TW202301637A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本揭示實施例提供了半導體裝置及其製造方法，其中形成鐵電隨機存取記憶體陣列，位元線驅動器及源極線驅動器形成在鐵電隨機存取記憶體陣列下方。藉由使用與用於在鐵電隨機存取記憶體陣列內形成單個記憶體單元的製程相同的製程來形成通孔。

Description

半導體裝置及其製造方法
無
半導體記憶體用於電子應用的積體電路，包括例如收音機、電視、手機及個人計算裝置。半導體記憶體包括兩大類。一類是揮發性記憶體；另一類是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory; RAM)，隨機存取記憶體可進一步分為兩個子類別，即靜態隨機存取記憶體(static random access memory; SRAM)及動態隨機存取記憶體(dynamic random access memory; DRAM)。靜態隨機存取記憶體及動態隨機存取記憶體皆為揮發性的，因為此兩者在斷電時會丟失其儲存的資訊。
另一方面，非揮發性記憶體上可儲存資料。一類非揮發性半導體記憶體是鐵電式隨機存取記憶體（ferroelectric random access memory; FeRAM或FRAM）。鐵電式隨機存取記憶體的優點包括其快速的寫入/讀取速度及小尺寸。
無
以下揭示內容提供了諸多不同的實施例或實例，以用於實施本揭示實施例的不同特徵。為了簡化本揭示實施例，下文描述了元件及佈置的特定實例。當然，此些實例僅為實例，並不意欲進行限制。例如，在下文的描述中，第一特徵在第二特徵上方或之上的形成可包括第一特徵及第二特徵以直接接觸方式而形成的實施例，並且亦可包括在第一特徵與第二特徵之間可形成額外特徵，以使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭示實施例可在各種實例中重複元件符號及/或字母。此種重複是為了簡單明晰之目的，其本身並不指定所論述的各種實施例及/或配置之間的關係。
此外，為了便於描述，本文可使用空間相對術語，如「在……下方」、「在……以下」、「下部」、「在……上方」、「上部」等，來描述一個元件或特徵與圖式中所示的另一元件或特徵的關係。除了圖中所示的方向之外，空間相關術語意欲包括裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或以其他定向），並且本文使用的空間相對描述語同樣可相應地解釋。
現在將參考特定實施例描述實施例，在此些實施例中，驅動器使CMOS底部區域(CMOS under area; CuA)設計連接到3D FeRAM記憶體單元。然而，本文描述的實施例並不意欲局限於所包括的精確描述，因為此些概念可在廣泛的實施例中實現。所有此些實施例皆完全意欲包括在本描述內容的範疇內。
現參看第1A-1B圖，示出了半導體裝置100的一部分，此裝置包括半導體基板101、主動元件103、層間介電層(interlayer dielectric; ILD) 105及金屬化層110，此金屬化層110至少包括第一介電層107及第一介電層107內的第一金屬層109 (M1)。半導體基板101可包括摻雜或未摻雜的塊體矽，或者絕緣體上矽(silicon-on-insulator; SOI)基板的主動層。通常，SOI基板包括半導體材料層，如矽、鍺、矽鍺、SOI、絕緣體上矽鍺(silicon germanium on insulator; SGOI)或上述各者的組合。可使用的其他基板包括多層基板、梯度基板或混合定向基板。
半導體基板101可包括主動元件103。如一般技術者將認識到的，各種各樣的主動元件及被動元件，如電晶體、電容器、電阻器、上述各者的組合等，可用於產生半導體裝置100的設計的期望結構及功能要求。主動元件103可為平面、鰭式場效應電晶體、奈米結構場效應電晶體、上述各者的組合等，並且可使用任何合適的方法形成。
在一特定實施例中，源極/汲極區域形成在半導體基板101中的閘極介電層的相對側，閘極電極形成在閘極介電層上。在半導體基板101為n型基板的一實施例中，透過佈植適當的p型摻雜劑（如硼、鎵、銦等）來形成源極/汲極區。或者，在半導體基板為p型基板的一實施例中，可透過佈植適當的n型摻雜劑（如磷、砷等）來形成源極/汲極區域。使用閘極介電層及閘極電極作為遮罩來佈植此些源極/汲極區域。
此外，主動元件103可被分組及/或連接在一起，以便形成功能電路系統。在一特定實施例中，位元線驅動器區127中的主動元件103可被製造以形成位元線驅動器，而源極線驅動器區129中的主動元件103可被製造成形成字線驅動器。然而，可利用任何合適的連接組合來形成任何合適的功能電路系統。
層間介電層105形成在主動元件103上，以便保護及隔離主動元件103。在一個實施例中，層間介電層105可包括諸如硼磷矽酸鹽玻璃(BPSG)的材料，儘管任何合適的介電層都可用於任一層。可使用諸如PECVD的製程形成層間介電層105，但亦可使用諸如LPCVD的其他製程。層間介電層105可形成為約100埃與約3000埃之間的厚度。
一旦形成了層間介電層105，可穿過層間介電層105形成接觸插塞104，以電連接主動元件103。在一實施例中，接觸插塞104的形成可透過首先形成穿過層間介電層105的接觸插塞開口來開始，以曝露主動元件103的源極/汲極區或者閘極電極，用導電材料填充開口，隨後使用諸如化學機械拋光的製程來平坦化導電材料。然而，可使用任何合適的形成接觸插塞104的方法。
第一介電層107可形成在層間介電層105上。第一介電層107可由一或更多種合適的介電材料製成，如低k介電層（如碳摻雜氧化物）、極低k介電層（如多孔碳摻雜二氧化矽、氧化矽、氮化矽）、聚合物（如聚醯亞胺）、上述各者的組合等。第一介電層107可透過諸如旋塗製程或化學氣相沉積(chemical vapor deposition; CVD)的製程形成，但可使用任何合適的製程，並且可具有在約400埃與約1000埃之間的第一厚度T 1，如約600埃。
第1A圖額外圖示第一介電層107內第一金屬層109的形成。在一實施例中，第一金屬層109可使用例如雙鑲嵌製程形成，由此首先在第一介電層107內形成溝槽及通孔的開口。在一實施例中，可使用一或更多個光微影遮罩及蝕刻製程來形成開口。一旦形成，開口可用導電材料填充及/或過量填充，然後進行平坦化。然而，可使用任何合適的方法。
第二介電層111可形成在第一介電層107上。在一實施例中，第二介電層111可使用與上述第一介電層107類似的方法及類似的製程形成。然而，可使用任何合適的方法來形成第二介電層111。
第二金屬層113可形成在第二介電層111中。在一實施例中，如上所述，第二金屬層113可使用與第一金屬化層109類似的材料及類似的製程（例如，鑲嵌或雙鑲嵌）形成。然而，可利用任何合適的方法來形成第二金屬層113。
第三介電層115可形成在第二介電層111上。在一實施例中，如上所述，第三介電層115可使用與第一介電層107類似的方法及類似的製程形成。然而，可使用任何合適的方法來形成第三介電層115。
第三金屬層117可形成在第三介電層115中。在一實施例中，如上所述，第三金屬層117可使用與第一金屬化層109類似的材料及類似的製程（例如，鑲嵌或雙鑲嵌）形成。然而，可利用任何合適的方法來形成第三金屬層117。
第四介電層119可形成在第三介電層115上。在一實施例中，如上所述，第四介電層119可使用與第一介電層107類似的方法及類似的製程形成。然而，可使用任何合適的方法來形成第四介電層119。
第四金屬層121可形成在第四介電層119中。在一實施例中，如上所述，第四金屬層121可使用與第一金屬化層109類似的材料及類似的製程（例如，鑲嵌或雙鑲嵌）形成。然而，可利用任何合適的方法來形成第四金屬層121。
第五介電層123可形成在第四介電層119上。在一實施例中，如上所述，第五介電層123可使用與第一介電層107類似的方法及類似的製程形成。然而，可使用任何合適的方法來形成第五介電層123。
第五金屬層125可形成在第五介電層123中。在一實施例中，第五金屬層125可為諸如鋁、鈦、氮化鈦、氮化鉭、鈷、銀、金、銅、鎳、鉻、鉿、釕、鎢、鉑、氮化鎢、上述各者的組合等的材料。如上所述，第五金屬層125可使用與第一金屬化層109類似的製程（例如，鑲嵌或雙鑲嵌）形成。然而，可利用任何合適的材料及製造方法來形成第五金屬層125。
第1B圖圖示在第1A圖形成的結構的透視圖，第1A圖是第1B圖沿線A-A'截取的橫剖面視圖。此外，為了便於觀察各個結構，此結構的介電部分連同半導體基板101的大部分已經被移除，以便顯示導電連接。
如在此視圖中更佳地看出，半導體基板101上方的主動元件103連接到上覆的金屬線。此外，第五金屬層125將充當閘道通孔，以便存取上覆的記憶體單元區503（下文參照第5圖進一步描述）。
第2圖圖示在第五介電層123上方形成多層堆疊201。為了將多層堆疊201與第五介電層123分開，首先沉積第一硬遮罩層202。在一實施例中，第一硬遮罩層202可為使用諸如化學氣相沉積、原子層沉積、物理氣相沉積、上述各者的組合等製程沉積的材料，如氮氧化矽、碳化矽、碳氧化矽、上述各者的組合等。然而，可使用任何合適的材料及製造方法。
多層堆疊201包括交替的第一介電層201A及第二介電層201B。第一介電層201A由第一介電材料形成，而第二介電層201B由第二介電材料形成。在所示實施例中，多層堆疊201包括五層第一介電層201A及四層第二介電層201B。應當理解，多層堆疊201可包括任意數量的第一介電層201A及第二介電層201B。
多層堆疊201將在後續處理中被圖案化。圖案化的第一介電層201A將用以隔離隨後形成的薄膜電晶體(thin film transistor; TFT)。圖案化的第二介電層201B是犧牲層（或虛設層），其將在隨後的處理中被移除，並被用於薄膜電晶體的字線1013（第2圖中未示出，但是下文將參照第10A圖、第10B圖進一步說明及描述）所取代。如此，第二介電層201B的第二介電材料相對於第一介電層201A的第一介電材料的蝕刻具有高蝕刻選擇性。在實施例中，第一介電層201A可由諸如氧化矽的氧化物形成，而第二介電層201B可由諸如氮化矽的氮化物形成。亦可使用相對於彼此具有可接受的蝕刻選擇性的介電材料的其他組合。
多層堆疊201的每一層可藉由可接受的沉積製程形成，如化學氣相沉積(chemical vapor deposition; CVD)、原子層沉積(atomic layer deposition; ALD)等。每個層的厚度可在約15奈米至約90奈米的範圍內。在一些實施例中，第一介電層201A形成為不同於第二介電層201B的厚度。例如，第一介電層201A可形成為第一厚度T 1，而第二介電層201B可形成為第二厚度T 2，第二厚度T 2大於或小於第一厚度T 1達約0%至約100%。多層堆疊201可具有在約1000奈米至約10000奈米（如約2000奈米）範圍內的總高度H 1。然而，可使用任何合適的厚度。
在第3圖中，光阻劑301形成在多層堆疊201上方。為了便於論述，第3圖中沒有示出第一硬遮罩層202之下的結構。光阻劑301可透過使用旋塗技術來形成，並且可使用可接受的光微影技術來圖案化。圖案化光阻劑301可曝露區域303中的多層堆疊201，同時遮蔽多層堆疊201的剩餘部分。例如，多層堆疊201的最頂層可曝露在區域303中。
在第4圖中，使用光阻劑301作為遮罩來蝕刻區域303中的多層堆疊201的曝露部分。蝕刻可為任何可接受的蝕刻製程，如濕式或乾式蝕刻、反應性離子蝕刻(reactive ion etching; RIE)、中性束蝕刻(neutral beam etching; NBE)等或上述各者的組合。蝕刻可為各向異性的。蝕刻可移除第一介電層201A及第二介電層201B在區域303中的部分。因為第一介電層201A及第二介電層201B具有不同的材料組成，因此用於移除此些層的曝露部分的蝕刻劑可能不同。在一些實施例中，第二介電層201B在蝕刻第一介電層201A時充當蝕刻停止層，並且下層的第一介電層201A在蝕刻第二介電層201B時充當蝕刻停止層。因此，可選擇性地移除第一介電層201A及第二介電層201B的部分，而不移除多層堆疊201的剩餘層，且開口可延伸至期望的深度。在另一實施例中，在開口達到期望的深度之後，可使用定時蝕刻製程來停止對開口的蝕刻。
一旦開口已經形成，光阻劑301被修整以曝露多層堆疊201的額外部分。可使用可接受的光微影技術來修整光阻劑301。由於修整，光阻劑301的寬度減小，並且多層堆疊201在額外區中的部分被曝露。隨後，可使用新修整的光阻劑301作為遮罩來蝕刻多層堆疊201的此些新曝露的部分（及先前透過蝕刻製程曝露的下層的部分）。蝕刻可為任何合適的蝕刻製程，如濕式或乾式蝕刻、反應性離子蝕刻、中性束蝕刻等或上述各者的組合。蝕刻製程可為各向異性的。蝕刻可將開口進一步延伸至多層堆疊201中。
第5圖圖示可藉由重複光阻劑301的修整及蝕刻製程來形成階梯圖案。特定而言，形成階梯圖案，其中第一介電層201A及第二介電層201B中的上覆者偏離第一介電層201A及第二介電層201B中的下層者的邊緣。
第5圖額外示出，一旦階梯圖案已經形成，則光阻劑301可被移除。在一實施例中，可使用灰化製程移除光阻劑301，由此提高光阻劑301的溫度，直至光阻劑301經歷分解，且可輕鬆移除。然而，可利用任何合適的製程來移除光阻劑301。
藉由形成階梯圖案，隨後移除光阻劑301，原始多層堆疊201被分隔成階梯區501及記憶體單元區503。在階梯區501中，第一介電層201A及第二介電層201B的數量各有不同，一些區域具有單組第一介電層201A及第二介電層201B，而其他區域則具有更多組，如四組第一介電層201A及第二介電層201B。此外，記憶體單元區503具有最初皆沉積在多層堆疊201內的每一層。
第6圖示出金屬間介電層(intermetal dielectric; IMD) 601的沉積。在一實施例中，金屬間介電層601可為介電材料，如氧化矽、氮化矽、氮氧化矽、其他低k介電材料、此些材料的組合等。金屬間介電層601可使用化學氣相沉積、原子層沉積、物理氣相沉積、旋塗製程、此些製程的組合等來沉積。然而，可使用任何合適的材料及任何合適的方法。
第7A-7B圖示出一旦沉積了金屬間介電層601後，金屬間介電層601被平坦化為與多層堆疊201的頂層共面。為了便於觀察及論述，第6圖所示的結構被分成兩個圖式，第7A圖圖示記憶體單元區503，而第7B圖圖示階梯區501。在一實施例中，金屬間介電層601可使用拋光製程來平坦化，此製程如化學機械拋光製程、研磨製程，或者甚至一組一或更多個蝕刻製程。然而，可使用任何合適的製程來平坦化金屬間介電層601。
第8A-8B圖（第8A圖圖示記憶體單元區503，而第8B圖圖示階梯區501）圖示圖案化製程的開始，以形成穿過記憶體單元區503的溝槽。在一實施例中，從沉積第一硬遮罩層801開始此製程，此第一硬遮罩層801可為諸如氮氧化矽、碳化矽、碳氧化矽、上述各者的組合等的材料，並且可使用諸如化學氣相沉積、原子層沉積、物理氣相沉積、上述各者的組合等的製程來沉積。然而，可使用任何合適的材料及沉積方法。
第9A-9B圖（其中第9A圖圖示記憶體單元區503，而第9B圖圖示階梯區501）圖示多層堆疊201中第一溝槽901的形成。在所示實施例中，第一溝槽901延伸穿過多層堆疊201。第一溝槽901可使用可接受的光微影及蝕刻技術來形成，如利用對多層堆疊201有選擇性的蝕刻製程（例如，以比下層的材料更快的速率蝕刻第一介電層201A及第二介電層201B的介電材料）。蝕刻可為任何可接受的蝕刻製程，如反應離子蝕刻(reactive ion etch; RIE)、中性束蝕刻(neutral beam etch; NBE)等，或其組合。蝕刻可為各向異性的。在特定實施例中，第一溝槽901可透過使用與氫氣(H 2)或氧氣(O 2)氣體混合的氟基氣體（例如，C 4F 6）的乾式蝕刻來形成。然而，可利用任何合適的製程。
多層堆疊201的一部分設置在每對第一溝槽901之間。多層堆疊201的每個部分可具有在約50奈米至約500奈米（例如約240奈米）範圍內的寬度W 1，且具有第2圖論述的高度H 1。多層堆疊201的每個部分的深寬比(aspect ratio; AR)是高度H 1與多層堆疊201的此部分最窄特徵處的寬度的比率，在此處理步驟即為寬度W 1。根據一些實施例，當形成第一溝槽901時，多層堆疊201的每個部分的深寬比在約5至約15的範圍內。形成深寬比小於約5的多層堆疊201的每個部分可能無法使記憶體陣列具有足夠的記憶體單元密度。形成深寬比大於約15的多層堆疊201的每個部分可能導致多層堆疊201在後續處理中扭曲或塌陷。
一旦第一溝槽901已經形成，第一溝槽901被擴展以形成第一側壁凹陷903。具體而言，第二介電層201B的側壁被第一溝槽901曝露的部分從第一側壁凹陷903處凹陷。儘管第二介電層201B的側壁被示出為直的，但是側壁可為凹的或凸的。第一側壁凹陷903可藉由可接受的蝕刻製程形成，如對第二介電層201B的材料有選擇性的蝕刻製程。蝕刻可為各向同性的。在實施例中，第一溝槽901可透過使用磷酸(H 3PO 4)的濕式蝕刻來擴展。然而，亦可利用任何合適的蝕刻製程，如乾式選擇性蝕刻。
一旦凹陷，第一導電特徵909形成在第一側壁凹陷903中，並填充及/或過度填充第一溝槽901。第一導電特徵909可各自包括一或更多個層，如種晶層、膠層、阻障層及擴散層等。在一些實施例中，第一導電特徵909各自包括種晶層905（或膠層）及主層907，但在其他實施例中可省略種晶層905。每個種晶層905沿著位於第一側壁凹陷903內的對應主層907的材料的三個側面（例如，頂面、側壁及底面）延伸。種晶層905由第一導電材料形成，此第一導電材料可用於幫助生長或幫助黏附隨後沉積的材料，如氮化鈦、氮化鉭、鈦、鉭、鉬、釕、銠、鉿、銥、鈮、錸、鎢、上述各者的組合、上述各者的氧化物等。主層907可由第二導電材料形成，如金屬，如鎢、鈷、鋁、鎳、銅、銀、金、鉬、釕、氮化鉬、鈦、氮化鈦、氮化鉭、鉻、鉿、鉑、氮化鎢、上述各者的合金等。在第一介電層201A由諸如氧化矽的氧化物形成的一特定實施例中，種晶層905可由氮化鈦形成，且主層可由鎢形成。種晶層905及主層907均可藉由可接受的沉積製程形成，如化學氣相沉積(chemical vapor deposition; CVD)、原子層沉積(atomic layer deposition; ALD)等。
一旦第一導電特徵909已經形成，第一溝槽901的剩餘部分可用第一介電材料911填充，以便提供額外的結構支撐。在一實施例中，第一介電材料911可為諸如氧化矽的材料，使用諸如化學氣相沉積、原子層沉積、物理氣相沉積、上述各者的組合等的沉積製程形成。然而，可使用任何合適的材料及方法。
一旦已經沉積了第一導電特徵909及第一介電材料911以填充及/或過度填充第一溝槽901，第一導電特徵909及第一介電材料911可經平坦化以移除第一溝槽901外部的多餘材料，使得在平坦化第一導電特徵909及第一介電材料911之後，第一導電特徵909及第一介電材料911完全跨越第一溝槽901的頂部。在一實施例中，第一導電特徵909及第一介電材料911可藉由使用例如化學機械平坦化(chemical mechanical planarization; CMP)製程來平坦化。然而，亦可利用任何合適的平坦化製程，如研磨製程。
第9B圖圖示第一導電特徵909不僅形成在記憶體單元區503內，且亦形成在階梯區501內。然而，在階梯區501中，第一導電特徵909可被形成為在所示點處僅具有單個第一側壁凹陷903（但額外的第一側壁凹陷903可形成在未示出的額外層中）。如此，第一導電特徵909沿著比記憶體單元區503內長得多的長度具有直的側壁。
第10A-10B圖（第10A圖圖示記憶體單元區503，而第10B圖圖示階梯區501）圖示在多層堆疊201中形成第二溝槽1001。在所示實施例中，第二溝槽1001延伸穿過多層堆疊201。第二溝槽1001可藉由使用可接受的光微影及蝕刻技術形成，如利用對多層堆疊201有選擇性的蝕刻製程（例如，以比蝕刻基板102的材料更快的速率蝕刻第一介電層201A及第二介電層201B的介電材料）。蝕刻可為任何可接受的蝕刻製程，且在一些實施例中，可類似於參見第9A及9B圖論述的用以形成第一溝槽901的蝕刻。
多層堆疊201的一部分設置在每個第二溝槽1001與第一溝槽901之間。多層堆疊201的每個部分可具有在約50奈米至約500奈米範圍內的寬度W 2，並且具有第2圖論述的高度H 1。多層堆疊201的每個部分的深寬比(aspect ratio; AR)是高度H 1與多層堆疊201的此部分最窄特徵處的寬度的比率，在此處理步驟即為寬度W 2。根據一些實施例，當形成第二溝槽1001時，多層堆疊201的每個部分的深寬比在約5至約15的範圍內。形成深寬比小於約5的多層堆疊201的每個部分可能無法使記憶體陣列具有足夠的記憶體單元密度。形成深寬比大於約15的多層堆疊201的每個部分可能導致多層堆疊201在後續處理中扭曲或塌陷。
一旦第二溝槽已經形成，第二溝槽1001被擴展以形成第二側壁凹陷1003。具體而言，移除第二介電層201B的剩餘部分以形成第二側壁凹陷1003。第二側壁凹陷1003因此曝露第一導電特徵909的部分。第二側壁凹陷1003可藉由可接受的蝕刻製程形成，如對第二介電層201B的材料有選擇性的蝕刻製程（例如，以比蝕刻第一介電層201A的材料更快的速率選擇性地蝕刻第二介電層201B的材料）。蝕刻可為任何可接受的蝕刻製程，且在一些實施例中，可類似於參見第9A及9B圖論述的用以形成第一側壁凹陷903的蝕刻。
一旦第二側壁凹陷1003已經形成，第二導電特徵1009及第二介電材料1011形成在第二側壁凹陷1003中，並且填充及/或過度填充第二溝槽1001。第二導電特徵1009可由選自第一導電特徵909的同一組候選材料的材料形成，並且可藉由使用選自用於形成第一導電特徵909的材料的同一組候選方法的方法形成。第一導電特徵909及第二導電特徵1009可由相同的材料形成，或者可包括不同的材料。在一些實施例中，第二導電特徵1009各自包括種晶層1005及主層1007，但在其他實施例中可省略種晶層1005。第二導電特徵1009的種晶層1005及主層1007可分別具有與第一導電特徵909的種晶層905及主層907相似的厚度。在一些實施例中，種晶層905及種晶層1005由類似的材料形成，在此種情況下，種晶層905及種晶層1005可在形成期間合併，使得在此兩者之間不存在可辨別的界面。在其他實施例中，種晶層905及種晶層1005由不同的材料形成，在此種情況下，種晶層905及種晶層1005在形成期間不會合併，從而在此兩者之間存在可辨別的界面。
一旦第二導電特徵1009已經形成，第二溝槽1001的剩餘部分可用第二介電材料1011填充，以便提供額外的結構支撐。在一實施例中，第二介電材料1011可為諸如氧化矽的材料，使用諸如化學氣相沉積、原子層沉積、物理氣相沉積、上述各者的組合等的沉積製程形成。然而，可使用任何合適的材料及方法。
一旦已經沉積了第二導電特徵1009及第二介電材料1011以填充及/或過度填充第二溝槽1001，第二導電特徵1009及第二介電材料1011可被平坦化以移除第二溝槽1001外部的多餘材料，使得在平坦化第二導電特徵1009及第二介電材料1011之後，第二導電特徵1009及第二介電材料1011完全跨越第二溝槽1001的頂部。在一實施例中，第二導電特徵1009及第二介電材料1011可使用例如化學機械平坦化(chemical mechanical planarization; CMP)製程來平坦化。然而，亦可利用任何合適的平坦化製程，如研磨製程。
第一導電特徵909及第二導電特徵1009統稱為記憶體單元區503的字線1013。相鄰成對的第一導電特徵909及第二導電特徵1009彼此實體接觸，且彼此電耦合。因此，每對第一導電特徵909及第二導電特徵1009用作單個字線1013。
第10B圖圖示第二導電特徵1009不僅形成在記憶體單元區503內，且亦形成在階梯區501內。然而，在階梯區501中，第二導電特徵1009可被形成為在所示點處僅具有單個第二側壁凹陷1003（但額外的側壁凹陷可形成在未明確示出的額外層中）。如此，第二導電特徵1009沿著比記憶體單元區503內長得多的長度具有直的側壁。
第11A-11B圖（第11A圖圖示記憶體單元區503，而第11B圖圖示階梯區501）圖示回蝕製程，以便移除第一介電材料911及第二介電材料1011。在一實施例中，可使用例如濕式蝕刻製程或各向異性蝕刻製程來執行回蝕製程。然而，可使用任何合適的蝕刻製程。
第12A-12B圖（第12A圖圖示記憶體單元區503，而第12B圖圖示階梯區501）圖示回蝕製程，以便移除第一導電特徵909及第二導電特徵1009的多餘部分。在一實施例中，可使用例如各向異性蝕刻製程來執行回蝕製程。然而，可使用任何合適的蝕刻製程。另外，為便利起見，第一導電特徵909（例如，種晶層905及主層907）及第二導電特徵1009（例如，種晶層1005及主層1007）的各個部分已經合併成標記為第一導電特徵909及第二導電特徵1009的單個結構。
在一實施例中，執行回蝕製程，直至移除第一導電特徵909及第二導電特徵1009中未被第一介電層201A覆蓋的材料被去除。如此，第一導電特徵909及第二導電特徵1009的剩餘材料具有與第一介電層201A的剩餘部分相似的寬度。然而，可利用任何合適的尺寸。
第12B圖圖示執行回蝕製程以不僅對記憶體單元區503內，而是亦對階梯區501內形成的第一導電特徵909及第二導電特徵1009進行圖案化。然而，隨著第一介電材料911及第二介電材料1011被移除，且第一導電特徵909及第二導電特徵1009被圖案化，存在額外的字線1013。
第13A-13B圖（第13A圖圖示記憶體單元區503，而第13B圖圖示階梯區501）圖示在第一溝槽901及第二溝槽1001中形成薄膜電晶體膜堆疊。具體地，兩個鐵電條1301、半導體條1303及介電層1305形成在第一溝槽901及第二溝槽1001中的每一者中。在此實施例中，第一溝槽901及第二溝槽1001中沒有形成其他層。在另一實施例中，可在第一溝槽901及第二溝槽1001中形成額外層。
鐵電條1301是由可接受的鐵電材料形成的資料儲存條，用於儲存數位值，如氧化鋯鉿(HfZrO)；氧化鉿鋁(HfAlO)、氧化鋯(ZrO)；摻雜有鑭(La)、矽(Si)、釓(Gd)、鋁(Al)等的氧化鉿(HfO)；未摻雜的氧化鉿(HfO)；鋯鈦酸鉛(PZT)、鉭酸鍶鉍(SBT)等。鐵電條1301的材料可藉由可接受的沉積製程形成，如原子層沉積、化學氣相沉積、物理氣相沉積(physical vapor deposition; PVD)等。
半導體條1303由可接受的半導體材料形成，用於提供薄膜電晶體的溝道區，如氧化銦錫(ITO)、氧化鋅(ZnO)、氧化銦鎢(InWO)、氧化銦鎵鋅(InGaZnO)、氧化銦鋅(InZnO)、氧化銦錫(ITO)、氧化銦鎵鋅錫(IGZTO)、多晶矽、非晶矽等。半導體條1303的材料可藉由可接受的沉積製程形成，如原子層沉積、化學氣相沉積、物理氣相沉積等。
介電層1305由介電材料形成。可接受的介電材料包括氧化物，如氧化矽及氧化鋁；氮化物，如氮化矽；碳化物，如碳化矽；諸如此類；或者上述各者的組合，如氮氧化矽、碳氧化矽、碳氮化矽等。介電層1305的材料可藉由可接受的沉積製程形成，如原子層沉積、化學氣相沉積、可流動化學氣相沉積(flowable CVD; FCVD)等。
鐵電條1301、半導體條1303及介電層1305可透過沉積、蝕刻及平坦化的組合來形成。例如，鐵電層可共形地沉積在多層堆疊201上及第一溝槽901中（例如，在第一導電特徵909的側壁及第一介電層201A的側壁上）。隨後可在鐵電層上共形沉積半導體層。隨後可各向異性地蝕刻半導體層，以移除半導體層的水平部分，從而曝露鐵電層。隨後，介電層可共形地沉積在半導體層的剩餘垂直部分及鐵電層的曝露部分上。隨後對各個層應用平坦化製程，以移除多層堆疊201上的多餘材料。平坦化製程可為化學機械拋光(chemical mechanical polish; CMP)、回蝕製程、此兩者的組合等。鐵電層、半導體層及介電層保留在第一溝槽901中的部分分別形成鐵電條1301、半導體條1303及介電層1305。平坦化製程曝露多層堆疊201，以使得在平坦化製程之後，多層堆疊201、鐵電條1301、半導體條1303及介電層1305的頂表面共面（在製程變化內）。
第13B圖圖示鐵電條1301、半導體條1303及介電層1305的沉積不僅在記憶體單元區503內進行，且亦在階梯區501內進行。如此，鐵電條1301、半導體條1303及介電層1305延伸到與字線1013相鄰的階梯區501中。
第14A-14B圖（第14A圖圖示記憶體單元區503，而第14B圖圖示階梯區501）圖示穿過介電層1305及半導體條1303的介電插塞1401的形成，下層的位元線驅動器區127及源極線驅動器區129添加回圖式中。介電插塞1401是隔離柱，此些隔離柱將設置在相鄰的薄膜電晶體之間，並將以實體及電性方式分隔相鄰的薄膜電晶體。在圖示的實施例中，介電插塞1401不延伸穿過鐵電條1301。鐵電條1301的不同區域可被單獨極化，鐵電條1301因此可用於儲存值，即使當相鄰區未經實體及電性分隔時亦如此。在另一實施例中，介電插塞1401亦穿過鐵電條1301形成。介電插塞1401進一步延伸穿過第一介電層201A。
作為形成介電插塞1401的實例，介電插塞1401的開口可穿過介電層1305及半導體條1303形成。可使用可接受的光微影及蝕刻技術來形成開口。隨後在開口中形成一或更多種介電材料。可接受的介電材料包括氧化物，如氧化矽；氮化物，如氮化矽；碳化物，如碳化矽；諸如此類；或者上述各者的組合，如氮氧化矽、碳氧化矽、碳氮化矽等。介電材料可藉由可接受的沉積製程形成，如原子層沉積、化學氣相沉積等。在一些實施例中，氧化矽或氮化矽沉積在開口中。隨後對各個層應用平坦化製程，以移除最頂部的第一介電層201A上方的多餘介電材料。平坦化製程可為化學機械拋光(chemical mechanical polish; CMP)、回蝕製程、上述各者的組合等。剩餘的介電材料在開口中形成介電插塞1401。
一旦形成，即穿過介電層1305形成位元線1403及源極線1405。位元線1403及源極線1405進一步延伸穿過第一介電層201A。位元線1403及源極線1405充當薄膜電晶體的源極/汲極區。位元線1403及源極線1405是成對形成的導電列，每個半導體條1303接觸對應的位元線1403及對應的源極線1405。每個薄膜電晶體包括位元線1403、源極線1405、字線1013及與字線1013相交的半導體條1303及鐵電條1301的區。每個介電插塞1401設置在一薄膜電晶體的位元線1403與另一薄膜電晶體的源極線1405之間。換言之，位元線1403及源極線1405設置在每個介電插塞1401的相對側。因此，每個介電插塞1401以實體及電性方式分隔相鄰的薄膜電晶體。
作為形成位元線1403及源極線1405的一實例，位元線1403及源極線1405的開口可穿過介電層1305及第一硬遮罩層202形成。可使用可接受的光微影及蝕刻技術來形成開口。具體而言，開口形成在介電插塞1401的相對側。隨後在開口中形成一或更多種導電材料，例如膠層及塊狀導電材料。可接受的導電材料包括金屬，如鋁、鈦、氮化鈦、氮化鉭、鈷、銀、金、銅、鎳、鉻、鉿、釕、鎢、鉑、氮化鎢、上述各者的組合等。導電材料可藉由可接受的沉積製程（如原子層沉積或化學氣相沉積）、可接受的鍍覆製程（如電鍍或化學鍍）等形成。在一些實施例中，鎢沉積在開口中。隨後對各層進行平坦化製程，以移除最頂部的第一介電層201A上方的多餘導電材料。平坦化製程可為化學機械拋光(chemical mechanical polish; CMP)、回蝕製程、上述各者的組合等。剩餘的導電材料在開口中形成位元線1403及源極線1405。
第14B圖示出，儘管介電插塞1401、位元線1403及源極線1405形成在記憶體單元區503內，但類似的結構沒有形成在階梯區501內。如此，階梯區501內的結構沒有發生變化。
第15A-15B圖（第15A圖圖示記憶體單元區503，而第15B圖圖示階梯區501）圖示在最頂部的第一介電層201A上方形成互連結構1501。互連結構1501可包括例如介電層中的金屬化圖案，其中為了清晰起見，第15A圖中僅圖示互連結構1501的導電特徵。介電材料可包括一或更多個介電層，如一或更多個低k (low-k; LK)或超低K (extra low-k; ELK)介電材料層。金屬化圖案可為金屬互連，此些互連包括金屬線（下文參看第15C圖進一步論述）及形成在一或更多個介電層中的導電通孔1517。互連結構1501可透過鑲嵌製程形成，如單鑲嵌製程、雙鑲嵌製程等。
第15B圖示出，儘管互連結構1501形成在記憶體單元區503內，但是類似的結構未形成在階梯區501內。如此，階梯區501內的結構沒有發生變化。
第15C圖圖示記憶體單元區503上的互連結構1501的俯視圖（其中為了清晰起見，位元線及源極線是部分透明的）。在一些實施例中，如圖所示，互連結構1501及下層結構包括記憶體陣列區1503及沿著記憶體陣列區1503的外邊緣定位的連接區1505。在一實施例中，記憶體陣列區1503包括薄膜電晶體的陣列，其中每個薄膜電晶體是用於儲存資料的鐵電隨機存取記憶體(ferroelectric random access memory; FeRAM)記憶體單元，且記憶體陣列區1503額外包括互連結構1501的部分，此些部分用以提供與位元線1403及源極線1405的電連接，以用於讀取及/或寫入各個記憶體單元。
在一特定實施例中，互連結構1501包括在互連結構1501內形成為導線的一系列位元線（例如，第一位元線1506、第二位元線1507、第三位元線1509、第四位元線1511、第五位元線1513及第六位元線1515），且亦包括用以將各個記憶體單元與此系列位元線連接的導電通孔1517。此外，互連結構1501額外包括一系列源極線（例如，第一源極線1519、第二源極線1521、第三源極線1523、第四源極線1525、第五源極線1527及第六源極線1529），此些源極線亦形成為互連結構1501內的導線，且亦包括用以將各個記憶體單元與此系列源極線連接的導電通孔1517。
然而，連接區1505儘管包括與記憶體單元區503相同的結構，但連接區1505被用於在記憶體單元區503內的記憶體單元與位於記憶體單元區503及連接區1505下方的下層位元線驅動器（例如，在位元線驅動器區127內）及源極線驅動器（例如，在源極線驅動器區129內）之間提供電連接。特定而言，連接區1505藉由使用與記憶體陣列區1503內形成的薄膜電晶體相同的結構，使用導電源極線1403及位元線1405將記憶體單元區503內的記憶體單元連接到位於記憶體的區域設計（例如，在CuA配置中）下的互補金屬氧化物半導體(complementary metal-oxide-semiconductor transistor; CMOS)元件。
為提供此連接，位於連接區1505內的位元線1403及源極線1405連接至並實體接觸位於第五介電層123內的第五金屬層125中的單個金屬層（例如，穿孔）（參見第1A-1B圖）。特定而言，因為第五金屬層125內的穿孔已經位於連接區1505中，因此在形成位元線1403及源極線1405的開口時，連接區1505內的第五金屬層125內的穿孔亦將曝露（但形成在記憶體陣列區1503中的用於位元線1403及源極線1405的開口將曝露第五介電層123），且位元線1403及源極線1405的材料將沉積以與第五金屬層125內的穿孔實體接觸。如此，位於連接區1505內的位元線1403及源極線1405被用作導電通孔，即使位元線1403及源極線1405的結構與記憶體單元區503內的位元線1403及源極線1405的結構相同亦如此。
藉由使用位元線1403及源極線1405來提供連接，可利用相同的結構（除了存在第五金屬層125的情況之外）來儲存資料（例如，位於記憶體陣列區1503內的薄膜電晶體）及亦提供通過記憶體陣列的電連接（例如，利用位於連接區1505內的相同結構）。此相同的結構允許用相同的製程同時形成結構，且不需要單獨的製程來藉由使用例如深通孔來形成期望的連接。
第15D圖圖示沿著第15C圖中的線D-D'截取的記憶體陣列區1503及連接區1505的橫剖面視圖。如圖所示，記憶體單元透過導電通孔1517中的第一者、第一源極線1519、導電通孔1517中的第二者、連接區1505內鄰近半導體條1303的源極線1405、第五金屬層125，及金屬化層110的其餘部分連接到源極線驅動器區129內的主動元件103（例如，連接至源極線驅動器）。
第15E圖圖示沿著第15C圖中的線E-E'截取的記憶體陣列區1503及連接區1505的橫剖面視圖。如圖所示，記憶體單元透過導電通孔1517中的第一者、第二源極線1521、導電通孔1517中的第二者、連接區1505中與半導體條1303相鄰的源極線1405、第五金屬層125，及金屬化層110的其餘部分連接到源極線驅動器區129內的主動元件103（例如，連接至源極線驅動器）。
第15F圖圖示沿著第15C圖中的線F-F'截取的記憶體陣列區1503及連接區1505的橫剖面視圖。如圖所示，記憶體單元透過導電通孔1517中的第一者、第一位元線1506、導電通孔1517中的第二者、連接區1505中與半導體條1303相鄰的位元線1403、第五金屬層125，及金屬化層110的其餘部分連接到位元線驅動器區127內的主動元件103（例如，連接至位元線驅動器）。
第15G圖圖示沿著鄰近半導體條1303的線G-G'截取的記憶體陣列區1503及連接區1505的橫剖面視圖。如圖所示，記憶體單元透過導電通孔1517中的第一者、第二位元線1507、導電通孔1517中的第二者、連接區1505中與半導體條1303相鄰的位元線1403、第五金屬層125，及金屬化層110的其餘部分連接到位元線驅動器區127內的主動元件103（例如，連接至位元線驅動器）。
一旦形成互連結構1501以將記憶體單元與驅動器互連，就可執行額外的處理。例如，在一實施例中，藉由形成穿過金屬間介電層601的開口並利用一或更多種導電材料填充此些開口，即可形成與位於階梯區（例如，參見第15B圖）中的各個字線1013的導電接觸（未單獨示出）。然而，可利用任何合適的額外處理步驟。
第16圖圖示另一實施例，其中連接區1505不位於記憶體陣列區1503的邊緣（如第15A-15G圖所示），而是位於記憶體陣列區1503的中心區。如此，記憶體陣列區1503的分隔部分位於連接區1505的多側。然而，僅藉由移動第五金屬層125的位置即可利用連接區1505的任何合適的置放。
藉由利用相同結構來形成記憶體單元的薄膜電晶體及通孔，此些通孔將薄膜電晶體連接至位於記憶體陣列下方的下層元件，可使用同時的製程來形成薄膜電晶體及電連接。藉由使用同時的製程，記憶體單元及通孔的形成共用相同的光微影遮罩，且可避免使用額外的遮罩及製程來形成通孔，從而簡化了整個製程並降低整個製程的成本。此外，藉由將驅動器置放在記憶體陣列下方，而不是將其置放在記憶體陣列的外邊緣上，可減少整體元件的佔用面積，從而獲得更小的整體元件。
根據一實施例，提供製造半導體裝置的方法，此方法包括：在半導體基板上形成源極線驅動器；在源極線驅動器上形成第一金屬化層；直接在第一金屬化層上沉積多層堆疊；在多層堆疊內形成鐵電隨機存取記憶體單元；及與鐵電隨機存取記憶體單元同時形成通往第一金屬化層的通孔。在一實施例中，此方法進一步包括在鐵電隨機存取記憶體單元上形成第二金屬化層，此第二金屬化層透過通孔將源極線驅動器電連接到鐵電隨機存取記憶體單元。在一實施例中，此方法進一步包括在形成第一金屬化層之前在半導體基板上形成位元線驅動器。在一實施例中，此方法進一步包括形成通往第一金屬化層的第二通孔，此第二通孔與鐵電隨機存取記憶體單元同時形成。在一實施例中，在形成通孔之後，通孔位於半導體層附近。在一實施例中，在形成通孔之後，半導體層與鐵電層相鄰。在一實施例中，此方法進一步包括：在第一金屬化層上形成介電層；及形成穿過介電層的穿孔，其中鐵電隨機存取記憶體單元藉由介電層與第一金屬化層隔離，而穿孔透過通孔電連接至第一金屬化層。
根據另一實施例，提供製造半導體裝置的方法，此方法包括：在半導體基板上沉積多層堆疊，其中主動元件陣列直接形成在多層堆疊下方；圖案化多層堆疊以形成複數個第一開口及複數個第二開口，複數個第一開口曝露介電材料，而複數個第二開口曝露金屬化層中連接到主動元件陣列的複數個導電部分；替換多層堆疊的一些層以形成複數個字線；沿著複數個第一開口及複數個第二開口的側壁沉積鐵電層；在複數個第一開口及複數個第二開口中沉積與鐵電層相鄰的半導體層；及沉積第二介電材料以填充複數個第一開口及複數個第二開口的剩餘部分；及將第二介電材料平坦化為多層堆疊；及形成延伸穿過第二介電材料的導電材料，此導電材料與金屬化層的複數個導電部分實體接觸。在一實施例中，此方法進一步包括在導電材料上形成第二金屬化層，以將複數個第一開口之一者內的導電材料的第一部分電連接到複數個第二開口之一者內的導電材料的第二部分。在一實施例中，第一複數個主動元件陣列是位元線驅動器的一部分。在一實施例中，第二複數個主動元件陣列是源極線驅動器的一部分。在一實施例中，複數個第二開口沿著記憶體陣列的邊緣定位。在一實施例中，複數個第二開口位於記憶體陣列內。在一實施例中，鐵電層是鐵電隨機存取記憶體單元的一部分。
在又一實施例中，半導體裝置包括：位於半導體基板上的位元線驅動器；位元線驅動器上的第一金屬化層，此第一金屬化層包括介電材料；在第一金屬化層上方的鐵電隨機存取記憶體陣列，其中鐵電隨機存取記憶體陣列內的每個記憶體單元皆包括鐵電材料、半導體材料及導電材料；及電連接到第一金屬化層的穿孔，此穿孔鄰近鐵電材料及半導體材料。在一實施例中，半導體裝置進一步包括記憶體單元上方的第二金屬化層。在一實施例中，第二金屬化層將穿孔電連接至鐵電隨機存取記憶體陣列的記憶體單元。在一實施例中，穿孔沿著鐵電隨機存取記憶體陣列的邊緣定位。在一實施例中，穿孔位於鐵電隨機存取記憶體陣列的中心。在一實施例中，位元線驅動器直接位於穿孔下方。
前文概述了數個實施例的特徵，使得本領域技術人員可更佳地理解本揭示實施例的態樣。熟習該項技術者應該理解，他們可容易地將本揭示實施例用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或達成相同的優點。熟習該項技術者亦應該認識到，此種等同構造不脫離本揭示實施例的精神及範疇，且在不脫離本揭示實施例的精神及範疇的情況下，他們可在此進行各種改變、替換及變更。
100:半導體裝置 101:半導體基板 103:主動元件 104:接觸插塞 105:層間介電層 107:第一介電層 109:第一金屬層 110:金屬化層 111:第二介電層 113:第二金屬層 115:第三介電層 117:第三金屬層 119:第四介電層 121:第四金屬層 123:第五介電層 125:第五金屬層 127:位元線驅動器區 129:源極線驅動器區 201:多層堆疊 201A:第一介電層 201B:第二介電層 202:第一硬遮罩層 301:光阻劑 303:區域 501:階梯區 503:記憶體單元區 601:金屬間介電層 801:第一硬遮罩層 901:第一溝槽 903:第一側壁凹陷 905:種晶層 907:主層 909:第一導電特徵 911:第一介電材料 1001:第二溝槽 1003:第二側壁凹陷 1005:種晶層 1007:主層 1009:第二導電特徵 1011:第二介電材料 1013:字線 1301:鐵電條 1303:半導體條 1305:介電層 1401:介電插塞 1403:位元線 1405:源極線 1501:互連結構 1503:記憶體陣列區 1505:連接區 1506:第一位元線 1507:第二位元線 1509:第三位元線 1511:第四位元線 1513:第五位元線 1515:第六位元線 1517:導電通孔 1519:第一源極線 1521:第二源極線 1523:第三源極線 1525:第四源極線 1527:第五源極線 1529:第六源極線 A-A':線 D-D':線 E-E':線 F-F':線 G-G':線 H 1:高度 T 1:第一厚度 T 2:第二厚度 W 1:寬度 W 2:寬度 M1:第一金屬層
當結合附圖閱讀時，自以下詳細描述中可最佳地理解本揭示實施例的態樣。注意，根據工業標準實踐，各種特徵並未按比例繪製。事實上，為了論述清晰，各種特徵的尺寸可任意增加或減少。 第1A-1B圖圖示根據一些實施例在基板上形成主動元件及金屬化層。 第2圖圖示根據一些實施例的材料堆疊的形成。 第3圖圖示根據一些實施例的光阻劑的置放。 第4圖圖示根據一些實施例的材料堆疊的圖案化。 第5圖圖示根據一些實施例的階梯圖案的形成。 第6圖圖示根據一些實施例的金屬間介電層的沉積。 第7A-7B圖圖示根據一些實施例的金屬間介電層的平坦化。 第8A-8B圖圖示根據一些實施例的硬質遮罩的沉積。 第9A-9B圖圖示根據一些實施例的第一溝槽的形成及用導電材料及介電材料填充第一溝槽。 第10A-10B圖圖示根據一些實施例的第二溝槽的形成及用導電材料及介電材料填充第二溝槽。 第11A-11B圖圖示根據一些實施例的介電材料的移除。 第12A-12B圖圖示根據一些實施例的導電材料的圖案化。 第13A-13B圖圖示根據一些實施例的鐵電條、半導體條及介電層的沉積。 第14A-14B圖圖示根據一些實施例的介電插塞、位元線及源極線的沉積。 第15A-15G圖圖示根據一些實施例的互連結構的形成。 第16圖圖示根據一些實施例的一實施例，其中通孔位於記憶體陣列的中心。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
103:主動元件
127:位元線驅動器區
129:源極線驅動器區
202:第一硬遮罩層
201A:第一介電層
503:記憶體單元區
909:第一導電特徵
1009:第二導電特徵
1013:字線
1301:鐵電條
1303:半導體條
1305:介電層
1401:介電插塞
1501:互連結構
1517:導電通孔

Claims (20)

  1. 一種製造半導體裝置的方法，包括： 在一半導體基板上形成一源極線驅動器； 在該源極線驅動器上方形成一第一金屬化層； 直接在該第一金屬化層上沉積一多層堆疊； 在該多層堆疊內形成一鐵電隨機存取記憶體單元；及 與該鐵電隨機存取記憶體單元同時形成通往該第一金屬化層的一通孔。
  2. 如請求項1所述之方法，進一步包括在該鐵電隨機存取記憶體單元上形成一第二金屬化層，該第二金屬化層透過該通孔將該源極線驅動器電連接到該鐵電隨機存取記憶體單元。
  3. 如請求項1所述之方法，進一步包括在形成該第一金屬化層之前，在該半導體基板上形成一位元線驅動器。
  4. 如請求項1所述之方法，進一步包括形成通往該第一金屬化層的一第二通孔，該第二通孔與該鐵電隨機存取記憶體單元同時形成。
  5. 如請求項1所述之方法，其中在形成該通孔之後，該通孔與一半導體層相鄰定位。
  6. 如請求項5所述之方法，其中在形成該通孔之後，該半導體層與一鐵電層相鄰。
  7. 如請求項1所述之方法，進一步包括： 在該第一金屬化層上方形成一介電層；且 形成穿過該介電層的一穿孔，其中該鐵電隨機存取記憶體單元藉由該介電層與該第一金屬化層隔離，且該通孔經由該穿孔電連接至該第一金屬化層。
  8. 一種製造半導體裝置的方法，包括： 在一半導體基板上方沉積一多層堆疊，其中一主動元件陣列直接形成在該多層堆疊的下方； 圖案化該多層堆疊以形成複數個第一開口及複數個第二開口，該複數個第一開口曝露一介電材料，且該複數個第二開口曝露連接至該主動元件陣列的一金屬化層的複數個導電部分； 替換該多層堆疊的一些層以形成複數個字線； 沿著該複數個第一開口及該複數個第二開口的一側壁沉積一鐵電層； 在該複數個第一開口及該複數個第二開口中沉積與該鐵電層相鄰的一半導體層； 沉積一第二層介電材料以填充該複數個第一開口及該複數個第二開口的一剩餘部分； 平坦化該第二介電材料至該多層堆疊；且 形成一導電材料，該導電材料延伸穿過該第二介電材料，該導電材料與該金屬化層的該複數個導電部分實體接觸。
  9. 如請求項8所述之方法，進一步包括在該導電材料上形成一第二金屬化層，以將該導電材料位於該複數個第一開口之一者內的一第一部分電連接至該導電材料位於該複數個第二開口之一者內的一第二部分。
  10. 如請求項8所述之方法，其中該主動元件陣列的第一複數個主動元件是一位元線驅動器的一部分。
  11. 如請求項10所述之方法，其中該主動元件陣列的第二複數個元件陣列是一源極線驅動器的一部分。
  12. 如請求項8所述之方法，其中該複數個第二開口沿一記憶體陣列的一邊緣定位。
  13. 如請求項8所述之方法，其中該複數個第二開口位於一記憶體陣列內。
  14. 如請求項8所述之方法，其中該鐵電層是一鐵電隨機存取記憶體單元的一部分。
  15. 一種半導體裝置，包括： 一位元線驅動器，位於一半導體基板上方； 一第一金屬化層，位於該位元線驅動器上方，該第一金屬化層包括一介電材料； 一鐵電隨機存取記憶體陣列，位於該第一金屬化層上方，其中該鐵電隨機存取記憶體陣列內的每一記憶體單元包括一鐵電材料、一半導體材料、及一導電材料；及 一穿孔，電連接至該第一金屬化層，該穿孔與該鐵電材料及該半導體材料相鄰。
  16. 如請求項15所述之半導體裝置，進一步包括在該記憶體單元上的一第二金屬化層。
  17. 如請求項16所述之半導體裝置，其中該第二金屬化層將該穿孔電連接至該鐵電隨機存取記憶體陣列的一記憶體單元。
  18. 如請求項15所述之半導體裝置，其中該穿孔沿該鐵電隨機存取記憶體陣列的一邊緣定位。
  19. 如請求項15所述之半導體裝置，其中該穿孔位於該鐵電隨機存取記憶體陣列的一中心。
  20. 如請求項15所述之半導體裝置，其中該位元線驅動器直接位於該穿孔下方。
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