CN112689894A - 非易失性半导体存储装置及其制造方法 - Google Patents

非易失性半导体存储装置及其制造方法 Download PDF

Info

Publication number
CN112689894A
CN112689894A CN201980059930.5A CN201980059930A CN112689894A CN 112689894 A CN112689894 A CN 112689894A CN 201980059930 A CN201980059930 A CN 201980059930A CN 112689894 A CN112689894 A CN 112689894A
Authority
CN
China
Prior art keywords
layer
wiring layer
wiring
memory device
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980059930.5A
Other languages
English (en)
Other versions
CN112689894B (zh
Inventor
野田光太郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN112689894A publication Critical patent/CN112689894A/zh
Application granted granted Critical
Publication of CN112689894B publication Critical patent/CN112689894B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Non-Volatile Memory (AREA)

Abstract

根据实施方式，非易失性半导体存储装置具备：多个第一布线层，在第一方向上延伸，沿着与第一方向交叉的第二方向排列；多个第二布线层，在与第一方向以及第二方向交叉的第三方向上设置于多个第一布线层的上方，在第一方向上排列，在第二方向上延伸；多个第一层叠结构体，在多个第二布线层与多个第一布线层的交叉部分，包含配置于第二布线层与第一布线层之间的存储单元；第二层叠结构体，在第二方向上与多个第一布线层相邻，沿着第二方向排列，与第二布线层相接触；以及绝缘层，设置于多个第一层叠结构体之间以及多个第二层叠结构体之间，第二层叠结构体的杨氏模量比绝缘层的杨氏模量大。提供一种机械强度优异、耐图案短路、因此成品率提高、可靠性高的非易失性半导体存储装置及其制造方法。

Description

非易失性半导体存储装置及其制造方法
技术领域
本发明的实施方式涉及非易失性半导体存储装置及其制造方法。
背景技术
近年来，开发了对膜的电阻变化加以利用的电阻变化存储器(ReRAM)。作为ReRAM的一种，开发了对由膜的存储区域中的结晶状态与无定形状态之间的热性相变所引起的电阻值变化加以利用的相变存储器(PCM)。另外，反复层叠2个不同的合金而得到的超晶格型的PCM能够以较少的电流使膜发生相变，因此作为容易实现节电化的存储装置而受到关注。
现有技术文献
专利文献
专利文献1：美国专利第9，583，538号说明书
发明内容
发明解决的技术问题
本实施方式解决的技术问题在于，提供机械强度优异、图案短路强、成品率提高、可靠性高的非易失性半导体存储装置及其制造方法。
用于解决技术问题的手段
实施方式的非易失性半导体存储装置具备：多个第一布线层、多个第二布线层、多个第一层叠结构体、第二层叠结构体、以及绝缘层。多个第一布线层在第一方向上延伸，并沿着与第一方向交叉的第二方向排列。多个第二布线层在与第一方向以及第二方向交叉的第三方向上设置于多个第一布线层的上方，在第一方向上排列，并在第二方向上延伸。多个第一层叠结构体在多个第二布线层与多个第一布线层的交叉部分，配置于第二布线层与第一布线层之间，包含存储单元。第二层叠结构体在第二方向上与多个第一布线层相邻，沿着第二方向排列，并与第二布线层接触。绝缘层设置于多个第一层叠结构体之间以及多个第二层叠结构体之间。第二层叠结构体的杨氏模量比绝缘层的杨氏模量大。
附图说明
图1是实施方式的非易失性半导体存储装置的示意性鸟瞰结构图。
图2是图1的存储单元部分的示意性鸟瞰结构图。
图3是实施方式的非易失性半导体存储装置的电路结构图。
图4是实施方式的非易失性半导体存储装置的示意性的俯视图案构成图。
图5是实施方式的非易失性半导体存储装置的示意性的俯视结构例。
图6中(a)是实施方式的非易失性半导体存储装置的放大后的示意性俯视结构例，(b)是周边部PE与单元阵列部AY的边界部分的放大后的示意性俯视结构例。
图7是用于说明实施方式的非易失性半导体存储装置的机械强度的示意性剖视结构图。
图8中(a)是表示图案倒塌的概念图，(b)是压曲变形的示意图，(c)是压曲变形中的位移与载荷的关系的说明图。
图9是第一实施方式的非易失性半导体存储装置，(a)是示意性的俯视结构图，(b)是沿着图9的(a)的I-I线的示意性的剖视结构图。
图10是第一实施方式的非易失性半导体存储装置，(a)是第二布线层的加工前的从沿着图9的(a)的II-II线的Y方向观察的示意性的剖视结构图，(b)是第二布线层的加工后的从沿着图9的(a)的II-II线的Y方向观察的示意性的剖视结构图。
图11是比较例的非易失性半导体存储装置，(a)是示意性的俯视结构图，(b)是沿着图11的(a)的III-III线的示意性的剖视结构图。
图12是比较例的非易失性半导体存储装置，(a)是第二布线层的加工前的从沿着图11的(a)的IV-IV线的Y方向观察的示意性的剖视结构图，(b)是第二布线层的加工后的从沿着图11的(a)的IV-IV线的Y方向观察的示意性的剖视结构图。
图13是第二实施方式的非易失性半导体存储装置，(a)是示意性的俯视结构图，(b)是沿着图13的(a)的V-V线的示意性的剖视结构图。
图14是第三实施方式的非易失性半导体存储装置，(a)是示意性的俯视结构图，(b)是沿着图14的(a)的VI-VI线的示意性的剖视结构图。
图15是第四实施方式的非易失性半导体存储装置，(a)是示意性的俯视结构图，(b)是沿着图15的(a)的VII-VII线的示意性的剖视结构图。
图16是第五实施方式的非易失性半导体存储装置，(a)是示意性的俯视结构图，(b)是沿着图15的(a)的VIII-VIII线的示意性的剖视结构图。
图17是第六实施方式的非易失性半导体存储装置，(a)是示意性的俯视结构图，(b)是沿着图15的(a)的IX-IX线的示意性的剖视结构图。
图18是第七实施方式的非易失性半导体存储装置的第一制造方法，(a)是说明一个工序的示意性鸟瞰结构图(其一)，(b)是说明一个工序的示意性鸟瞰结构图(其二)。
图19是第七实施方式的非易失性半导体存储装置的第一制造方法，(a)是说明一个工序的示意性鸟瞰结构图(其三)，(b)是说明一个工序的示意性鸟瞰结构图(其四)。
图20是第七实施方式的非易失性半导体存储装置的第一制造方法，是说明一个工序的示意性鸟瞰结构图(其五)。
图21是第七实施方式的非易失性半导体存储装置的第一制造方法，是说明一个工序的示意性鸟瞰结构图(其六)。
图22是第七实施方式的非易失性半导体存储装置的第二制造方法，是说明一个工序的示意性鸟瞰结构图(其一)。
图23是第七实施方式的非易失性半导体存储装置的第二制造方法，(a)是说明一个工序的示意性鸟瞰结构图(其二)，(b)是说明一个工序的示意性鸟瞰结构图(其三)。
图24是第七实施方式的非易失性半导体存储装置的第三制造方法，是说明一个工序的示意性鸟瞰结构图。
图25是第八实施方式的非易失性半导体存储装置的制造方法，(a)是说明一个工序的示意性的俯视图案构成图(其一)，(b)是说明一个工序的示意性的俯视图案构成图(其二)。
图26是第八实施方式的非易失性半导体存储装置的制造方法，(a)是说明一个工序的示意性的俯视图案构成图(其三)，(b)是说明一个工序的示意性的俯视图案构成图(其四)。
图27是第八实施方式的非易失性半导体存储装置的制造方法，(a)是沿着图25的(a)的X-X线的示意性的剖视结构图，(b)是沿着图25的(a)的XI-XI线的示意性的剖视结构图。
图28是第八实施方式的非易失性半导体存储装置的制造方法，(a)是沿着图25的(b)的XII-XII线的示意性的剖视结构图，(b)是沿着图25的(b)的XIII-XIII线的示意性的剖视结构图。
图29是第八实施方式的非易失性半导体存储装置的制造方法，是沿着图26的(a)的XIV-XIV线的示意性的剖视结构图。
图30是第八实施方式的非易失性半导体存储装置的制造方法，是沿着图26的(a)的XV-XV线的示意性的剖视结构图。
图31是第八实施方式的非易失性半导体存储装置的制造方法，是沿着图26的(b)的XVI-XVI线的示意性的剖视结构图。
图32是第八实施方式的非易失性半导体存储装置的制造方法，是沿着图26的(b)的XVII-XVII线的示意性的剖视结构图。
图33是第九实施方式的非易失性半导体存储装置，(a)是沿着X-Z方向的示意性的剖视结构图，(b)是沿着Y-Z方向的示意性的剖视结构图。
图34中(a)是比较例的非易失性半导体存储装置的周边部的绝缘分离区域(浅沟槽隔离(STI：Shallow Trench Isolation))部分的示意性的俯视图案构成图，(b)是沿着图34的(a)的XVIII-XVIII线的示意性的剖视结构图。
图35是第十实施方式的非易失性半导体存储装置的周边部的STI部分的示意的俯视图案结构图，(b)是沿着图35的(a)的XX-XX线的示意性的剖视结构图。
图36中(a)是沿着图34的(a)的XIX-XIX线的示意性的剖视结构，是说明通过反应性离子蚀刻(RIE：Reactive Ion Etching)对电极层进行加工的工序的示意性的剖视结构图，(b)是通过RIE对电极层进行了加工之后的示意性的剖视结构图，(c)是进一步进行湿蚀刻处理之后的示意性的剖视结构图。
图37中(a)是沿着图35的(a)的XXI-XXI线的示意性的剖视结构，是说明通过RIE对电极层进行加工的工序的示意性的剖视结构图，(b)是通过RIE对电极层进行了加工之后的示意性的剖视结构图，(c)是进一步进行湿蚀刻处理之后的示意性的剖视结构图。
具体实施方式
接着，参照附图对本实施方式进行说明。在以下说明的附图的记载中，对相同或类似的部分标注相同或类似的附图标记。但是，应该注意的是，附图是示意性的，各构成部件的厚度与平面尺寸的关系等与现实的不同。因此，具体的厚度、尺寸应当参考以下的说明来判断。另外，当然也包括在附图的相互之间、相互的尺寸的关系、比率不同的情况。
另外，以下所示的实施方式例示了用于将技术思想具体化的装置、方法，并不限定各构成部件的材质、形状、结构、配置等。该实施方式能够在权利要求书的范围内施加各种变更。
[实施方式]
实施方式的非易失性半导体存储装置1的示意性鸟瞰结构如图1所示，例如以3行×3列的阵列状层叠4层。图1的存储单元10部分的示意性鸟瞰结构如图2所示那样表示。
如图1所示，实施方式的非易失性半导体存储装置1具备交叉点型存储器结构，具备：配置于同一平面上的多个第一布线层11；在多个第一布线层11上的同一平面上三维交叉地配置的多个第二布线层12；在这多个第二布线层12与多个第一布线层11的交叉部分配置于第二布线层12与第一布线层11之间的存储单元10。实施方式的非易失性半导体存储装置1例如也可以配置于具备形成于半导体基板上的绝缘层的绝缘基板上。
第一布线层11和第二布线层12非平行地三维交叉。例如，如图1所示，多个存储单元10在二维方向(XY方向)上配置成矩阵状，进而该矩阵状的阵列在与XY平面正交的Z方向上层叠多层。第一布线层11在上下的存储单元10之间共享，同样地，第二布线层12在上下的存储单元10之间共享。在图1中，在多个第一布线层11与多个第二布线层12之间配置有层间绝缘膜，但省略图示。
在以下的说明中，为了方便，有时将第一布线层11称为下层布线层或位线，将第二布线层12称为上层布线层或字线。另外，交叉点型存储器结构能够层叠多层。位线、字线的称呼也可以相反。
在实施方式的非易失性半导体存储装置中，电阻变化存储器(ReRAM：ResistiveRandom Access Memory)、相变存储器(PCM：Phase-Change Memory)、强磁性体存储器(FeRAM：Ferroelectric Random Access Memory)等均能够应用。另外，也能够应用磁隧道结(MTJ：Magneto Tunnel Junction)电阻变化元件。在以下的说明中，主要对PCM进行说明。
(存储单元的结构)
如图2所示，实施方式的非易失性半导体存储装置的存储单元10具有在第一布线层11与第二布线层12之间串联连接的存储元件和选择器22。存储元件具有电阻变化膜24。
选择器22例如也可以是2端子间开关元件。在施加于2端子间的电压为阈值以下的情况下，该开关元件为“高电阻”状态，例如电气上为非导通状态。在施加于2端子间的电压为阈值以上的情况下，开关元件变为“低电阻”状态，例如电气上变为导通状态。开关元件也可以无论电压为何种极性都具有该功能。该开关元件包含从由碲(Te)、硒(Se)及硫(S)组成的组中选择的至少一种以上的硫族元素。或者，也可以包含作为包含上述硫族元素的化合物的硫族化物。该开关元件除此以外也可以包含从由硼(B)、铝(Al)、镓(Ga)、铟(In)、碳(C)、硅(Si)、锗(Ge)、锡(Sn)、砷(As)、磷(P)、锑(Sb)组成的组中选择的至少一种以上的元素。
另外，选择器22例如能够由具有PIN(p-intrinsic-n)结构的硅二极管等构成。此外，也可以不使用选择器22。
电阻变化膜24能够对电阻相对低的状态(置位状态)和电阻高的状态(复位状态)在电气上进行开关，非易失性地存储数据。选择器22防止在对所选择的存储单元进行电访问(形成(forming)/写入/擦除/读出)时的寄生电流(sneak current)。
电阻变化膜24例如包含金属氧化物。作为该金属氧化物，例如可以使用从由锆(Zr)、钛(Ti)、铝(Al)、铪(Hf)、锰(Mn)、钽(Ta)、钨(W)组成的组中选择的一种金属或两种以上的金属的合金的氧化物。
在将存储单元10形成为超晶格型的PCM的情况下，电阻变化膜24由层叠有多个硫族化物化合物的层的超晶格结构形成。电阻变化膜24所使用的硫族化物化合物如例如Sb2Te3等锑化碲及GeTe等锗化碲那样，由2个以上的硫族化物化合物构成。为了使相变稳定，该硫族化物化合物的一种优选包含锑(Sb)或铋(Bi)。选择器22由过渡金属的硫族化物化合物形成。该硫族化物化合物例如为从由钛(Ti)、钒(V)、铜(Cu)、锌(Zn)、铬(Cr)、锆(Zr)、铂(Pt)、钯(Pd)、钼(Mo)、镍(Ni)、锰(Mn)及铪(Hf)组成的组中选择的一种以上的过渡金属、和从由硫(S)、硒(Se)及碲(Te)组成的组中选择的一种以上的硫族元素的化合物。更优选的是，硫族化物化合物是在将M设为过渡金属、将X设为硫族元素时，组成由化学式MX或MX2表示的化合物。在组成为MX的情况下，该硫族化物化合物中的过渡金属M的浓度为50原子％，组成为MX2的情况下，过渡金属M的浓度为33原子％。但是，由于化合物的组成分别具有容许宽度，因此硫族化物化合物中的过渡金属M的优选浓度为20原子％以上且60原子％以下。在本实施方式中，硫族化物化合物例如为TiTe2。
电阻变化膜24被导电膜25和导电膜23夹着。导电膜25及导电膜23具备金属膜或金属氮化膜。作为导电膜25及导电膜23，例如也可以使用氮化钛膜。
在导电膜25与第二布线层12之间配置有电极层26。第一布线层11、第二布线层12以及电极层26例如能够应用钨(W)、钛(Ti)、钽(Ta)或者它们的氮化物等。
另外，电阻变化膜24也可以由硅(Si)形成，电极层26由镍(Ni)或铂(Pt)形成。
在第一布线层11与选择器22之间配置有导电膜21。导电膜21具备金属膜或金属氮化膜。导电膜21例如可以具备钛氮化物(TiN)、钨(W)、铜(Cu)或铝(Al)等导电性材料。导电膜21与第一布线层11连接。
导电膜21、23、25防止夹着导电膜21、23、25的上下的层间的元素的扩散。另外，导电膜21、23、25提高了夹着导电膜21、23、25的上下的层间的紧贴性。
当通过第一布线层11及第二布线层12向电阻相对低的低电阻状态(置位状态)的电阻变化膜24施加复位电压时，电阻变化膜24能够切换为电阻相对高的高电阻状态(复位状态)。
当对高电阻状态(复位状态)的电阻变化膜24施加比复位电压高的置位电压时，电阻变化膜24能够切换为低电阻状态(置位状态)。
制造方法的详细情况在后面叙述，但图1所示的基本结构例如可以如以下那样制造。在下层布线层11上层叠了包含存储单元10的层叠膜之后，将层叠膜以及下层布线层11加工成Y方向的线状，在通过加工而形成的层叠膜间的沟槽中埋入层间绝缘膜之后，在层叠膜上以及层间绝缘膜上形成上层布线层12。通过将上层布线层12加工成X方向的线状，进而对加工成线状的上层布线层12之间的下方的层叠膜也进行加工，从而能够在上层布线层12与下层布线层11的交叉部分形成大致柱状(以后简称为“柱状”)的多个层叠膜构成的存储单元10。
实施方式的非易失性半导体存储装置1的基本电路结构如图3所示，在第一布线层11与第二布线层12的交叉点连接有存储单元10。在图3中，存储单元10被表示为电阻变化膜24和选择器22的串联结构。如图1所示，非易失性半导体存储装置1例如具有4层的层叠结构，因此在该情况下，将图3所示的电路结构层叠4层。
如图4所示，实施方式的非易失性半导体存储装置1的示意性的俯视图案构成例具备多个第一布线层(位线)11、多个第二布线层(字线)12、以及配置于多个位线11与多个字线12的交叉部的存储单元10。另外，具备：位线连接部BHU，多个位线11延伸而成；以及字线连接部WHU，多个字线12延伸而成。在位线连接部BHU，形成有用于在位线11形成接触件的接合焊盘(位线接触件BC)，在字线连接部WHU，形成有用于在字线12形成接触件的接合焊盘(字线连接器WC)。
如图4所示，实施方式的非易失性半导体存储装置1在字线连接部WHU，具备由与存储单元10同样的层叠膜结构构成的层叠结构体，作为用于支承第二布线层(字线)12的加强结构。因此，在存储单元10的周边部(字线连接部WHU)，能够抑制第二布线层(字线)12的图案倒塌、相邻图案间的图案短路的发生。在以下的说明中，层叠结构体具备与存储单元10同样的层叠膜结构，因此有时也表现为虚设单元(DC)。
在图4的结构在Z方向上多层化的情况下，例如，在位线连接部BHU，也配置有由与存储单元10同样的层叠膜结构构成的虚设单元(DC)结构，作为用于支承上层的第一布线层(位线)11的加强结构。因此，在位线连接部BHU，也能够抑制第一布线层(位线)11的图案倒塌、相邻图案间的图案短路的发生。
在此，虚设单元DC具有与存储单元10同样的层叠膜结构，因此具备比层间绝缘膜牢固的材质。
如图5所示，实施方式的非易失性半导体存储装置具有周边部PE和单元部AY。周边部PE以包围单元部AY的方式配置。在周边部PE能够配置对单元部AY进行控制的逻辑电路等。另外，能够在周边部PE设置进行与外部的数据的交接的电极焊盘PD。
在单元部AY上矩阵状地配置有多个存储单元阵列1A。存储单元阵列1A具有多个第一布线层11和多个第二布线层12。
在此，如图6的(a)所示，第一布线层11和第二布线层12从各个存储单元阵列1A延伸。另外，在相邻的存储单元阵列1A之间，如图6的(a)所示，第一布线层11延伸并连接，同样，在相邻的存储单元阵列1A间，第二布线层12延伸并连接。也可以将该存储单元阵列1A间的区域作为层叠结构体形成区域52。即，除了位线连接部BHU及字线连接部WHU以外，也可以将存储单元阵列1A间的区域也作为层叠结构体形成区域52。
在层叠结构体形成区域52中，能够在第一布线层11以及第二布线层12上连接接触件。在图6的(a)中，在相邻的存储单元阵列1A间，第一布线层11以及第二布线层12看起来呈直线延伸，但在连接接触件时，第一布线层11以及第二布线层12也可以弯曲。另外，也可以在各个存储单元阵列1A的角部相对置的部分配置虚设图案DP，作为层叠结构体形成区域52。
在该层叠结构体形成区域52中，未设置存储单元10。另外，层叠结构体形成区域52的宽度(X方向的宽度W2以及Y方向的宽度W4)比由柱状的层叠膜构成的存储单元10间的宽度W1(X方向的宽度以及Y方向的宽度)宽。
同样地，在周边区域PE也基本上没有配置存储单元10。如图6的(b)所示，第一布线层11及第二布线层12从存储单元阵列1A延伸至周边区域PE。在此，从存储单元阵列1A至延伸出的第一布线层11的端部为止的距离W3，比由柱状的层叠膜构成的存储单元10间的宽度W1(X方向的宽度及Y方向的宽度)宽。
在此，如图5、图6的(a)以及图6的(b)所示，第一布线层(位线)11延伸的宽度W4的层叠结构体形成区域52、宽度W3的周边区域PE成为位线连接部BHU。同样地，第二布线层(字线)12延伸的宽度W2的层叠结构体形成区域52、宽度W3的周边区域PE成为字线连接部WHU。
在实施方式的非易失性半导体存储装置1中，在字线连接部WHU，作为用于支承第二布线层(字线)12的加强结构，配置有由与存储单元10相同的层叠膜结构构成的虚设单元DC。因此，在存储单元10的周边部(字线连接部WHU)，能够抑制第二布线层(字线)12的图案倒塌、相邻图案间的图案短路的发生。
在图4的结构在Z方向上多层化的情况下，例如，在位线连接部BHU，配置由与存储单元10相同的层叠膜结构构成的虚设单元(DC)结构，作为用于支承第一布线层(位线)11的加强结构。因此，在位线连接部BHU，也能够抑制第一布线层(位线)11的图案倒塌、相邻图案间的图案短路的发生。
(机械强度)
将用于说明实施方式的非易失性半导体存储装置的机械强度的示意性剖视结构如图7所示那样表示。在图7的例子中，在绝缘基板9与第二布线层12之间配置有6个存储单元10。在相邻的存储单元10之间以及绝缘基板9与第二布线层12之间配置有层间绝缘膜31。层间绝缘膜31例如能够由PSZ(聚硅氮烷)形成。PSZ是由涂布膜形成的SiO膜，能够将SiON膜水蒸气氧化而使其SiO化来形成。第一布线层11及第二布线层12例如由钨(W)形成。另外，在W的加工中，例如也可以使用d-TEOS(由双等离子体CVD-SiO2制成的四乙氧基硅烷)。
在此，W的杨氏模量为约345GPa，SiO的杨氏模量为约80.1GPa。假设包含存储单元10的柱状结构的部分为大致W，且层间绝缘膜31由SiO形成，则材质硬的部分与材质软的部分的杨氏模量的比率约为3：1。
例如，在硬的部分的条数为0、软的部分的条数为12条的情况下，第二布线层12与绝缘基板9之间的整体强度以0条×相对强度3+12条×相对强度1＝12(任意单位)来表示。另一方面，例如，在硬的部分的条数为6条、软的部分的条数为6条的情况下，第二布线层12与绝缘基板9之间的整体强度由6条×相对强度3+6条×相对强度1＝24(任意单位)表示。
柱状结构的强度Pcr与杨氏模量成比例，并与高度的平方成反比，因此当柱的杨氏模量为3倍时，能够耐倒塌达到√3倍的高度。现实中，将材质硬的部分和材质软的部分以1：1间隔设置时，如上述数值例那样，成为2倍的杨氏模量，能够耐倒塌达到√2倍的高度。
在实施方式的非易失性半导体存储装置中，在存储单元10的周边部(HUP部)，设置由与存储单元10同样的层叠膜结构构成的虚设单元DC结构的柱，作为用于支承第二布线层12的加强结构，从而能够成为提高机械强度而不易倾倒的结构。
表示图案倒塌的原因的概念图如图8的(a)所示那样表示。在图8的(a)中，P表示载荷，d表示柱间的距离，θ表示伴随压曲的角度。在图8的(a)中，2条相邻的柱状结构具备配置于绝缘基板9上的层间绝缘膜31和配置于层间绝缘膜31上的第二布线层12。压曲变形的示意图如图8的(b)所示那样表示，压曲变形中的位移Δh与载荷P的关系的说明图如图8的(c)所示那样表示。
压曲是指在利用线与空间进行加工时，由于材料固有地保持的压缩应力，线图案的进深方向呈波状地发生结构变形的不良，伴随着诱发相邻的图案间的短路的危险性。
如图8的(c)所示，在对柱施加了压缩方向的载荷P的情况下，若在阈值以下，则如曲线A所示，产生均匀压缩变形。在载荷P超过阈值的情况下，如曲线B所示，成为横向挠曲变形比均匀压缩变形更稳定的状态。将该现象称为压曲，将发生压曲的阈值定义为压曲载荷Pcr。该柱的压曲载荷Pcr由(1)式表示。
Pcr＝π2EI/4h2 (1)
在此，E表示材料的杨氏模量，I表示剖面2次力矩，h表示柱的高度。
(第一实施方式)
第一实施方式的非易失性半导体存储装置1的示意性的俯视构成如图9的(a)所示那样表示，沿着图9的(a)的I-I线的示意性的剖视结构如图9的(b)所示那样表示。
如图9的(a)及图9的(b)所示，第一实施方式的非易失性半导体存储装置1设置有多个第一布线层11，该多个第一布线层11设置于绝缘基板9上，且在Y方向上延伸。第一布线层11沿X方向排列。在多个第一布线层11的上方设置有沿X方向延伸的多个第二布线层12。第二布线层12沿Y方向排列。在多个第二布线层12与多个第一布线层(11)的交叉部分具备：配置于第二布线层12与第一布线层11之间的多个第一层叠结构体；以及与第一层叠结构体在X方向上相邻配置并与第二布线层(12)相接触的第二层叠结构体。绝缘基板9例如具备在半导体基板上形成的绝缘层。在此，第一层叠结构体具备具有电阻变化膜24的多个存储单元(MC)10，第二层叠结构体具备虚设单元DC。
在以下的说明中，层叠膜(21、22、23、24、25、26)构成存储单元10，因此有时仅表现为层叠膜10，与层叠膜10相同结构的层叠膜(21D、22D、23D、24D、25D、26D)构成虚设单元DC，因此也有时仅表现为层叠膜DC。
第一实施方式的非易失性半导体存储装置1，示出了存储单元10和虚设单元DC在第一布线层11与第二布线层12之间配置一层的例子。以下，在第二～第七实施方式的非易失性半导体存储装置1中也是同样的。
第一实施方式的非易失性半导体存储装置1，在与多个第一布线层11相同的面上具备与第一布线层11相邻配置的多个导电层11D。虚设单元DC配置于第二布线层12与导电层11D之间。
多个导电层11D在绝缘基板9上配置为圆形的岛状。
另外，构成存储单元10的层叠膜(21、22、23、24、25、26)具备与构成虚设单元DC的层叠膜(21D、22D、23D、24D、25D、26D)相同的层叠结构。
另外，第一实施方式的非易失性半导体存储装置1，具备配置于多个第二布线层12与多个第一布线层11之间的层间绝缘膜31(第一绝缘层31M、第二绝缘层31D)。虚设单元DC具备杨氏模量比第二绝缘层31D大的层叠膜。另外，虚设单元DC也可以具备收缩率比第二绝缘层31D小的层叠膜。
在图9的(a)及图9的(b)中，用第一绝缘层31M表示存储单元MC侧的层间绝缘膜，用第二绝缘层31D表示虚设单元DC侧的层间绝缘膜。第一绝缘层31M及第二绝缘层31D的边界DOL用虚线表示。边界DOL的位置依赖于设计条件及制造工序。
即，也可以是，第一实施方式的非易失性半导体存储装置1还具备设置于多个第一层叠结构体之间的第一绝缘层31M和设置于多个第二层叠结构体之间的第二绝缘层31D，在X方向上，在最接近第二层叠结构体的多个第一层叠结构体中的一个第一层叠结构体与最接近第一层叠结构体的多个第二层叠结构体中的一个第二层叠结构体之间，隔着边界DOL而设置有第一绝缘层31M和第二绝缘层31D。另外，第二绝缘层31D也可以具备杨氏模量比第一绝缘层31M大的膜结构。
在第一绝缘层31M和第二绝缘层31D的杨氏模量不同的结构中，在第一绝缘层31M的形成后形成第二绝缘层31D，因此在将第一层叠结构体和第二层叠结构体加工成柱结构时，第一绝缘层31M与第二绝缘层31D的挖掘量会产生差。在此，挖掘量是指通过同时加工将第一层叠结构体和第二层叠结构体加工成柱结构时的第一绝缘层31M和第二绝缘层31D的蚀刻量(蚀刻加工深度)。
杨氏模量高的膜，硬度高，密度也高。因此，难以被蚀刻，挖掘量也小。配置于存储单元MC部的第一绝缘层31M有时具备杨氏模量相对较低的例如多孔的膜结构。即，通过制造工序，在第一绝缘层31M的形成后形成第二绝缘层31D，因此第二绝缘层31D和第一绝缘层31M的挖掘量不同。也有时由于该挖掘量的差而产生杨氏模量的差。即，第二绝缘层31D也可以具备杨氏模量比第一绝缘层31M大的膜结构。
层间绝缘膜31M以及31D也可以具备实质上相同的材质，因此在以下的说明中，不区分层间绝缘膜31M以及31D的表述，仅表示为31。
存储单元10及虚设单元DC的单元材料的杨氏模量例如约为100GPa左右，层间绝缘膜31的杨氏模量例如约为50GPa左右。
另一方面，关于收缩率，根据收缩条件而变化，但存储单元10及虚设单元DC的单元材料的收缩率，为层间绝缘膜31的收缩率的约0.1％～10％左右。另外，作为层间绝缘膜31的材料，不仅能够应用SiO2，还能够应用SiO、SiOC、SiON等。另外，单元(Cell)材料也能够应用包含W、金属化合物以及它们的复合体、C等的PCM。
存储单元10在Y方向上以相同的宽度、相同的间隔配置。但是，最外侧的存储单元10的宽度与除此以外的存储单元10的宽度相比，可以粗，也可以细。另外，最外侧的存储单元10与最外侧的存储单元10内侧一个的存储单元10之间的距离，与其他存储单元10间的距离相比，可以大，也可以较小。另外，存储单元10在X方向上以相同的宽度、相同的间隔配置。但是，即使与虚设单元DC相邻的最外侧的存储单元10的宽度，与除此以外的存储单元10的宽度相比，可以粗，也可以细。另外，与虚设单元DC相邻的最外侧的存储单元10与最外侧的存储单元10内侧一个的存储单元10之间的距离，与其他存储单元10间的距离相比，可以大，也可以小。
虚设单元DC也可以在X方向上配置多个，且在X方向以及Y方向上以相同的宽度、相同的间隔配置。虚设单元DC也可以以与存储单元10相同的宽度、相同的间隔配置，还可以以与存储单元10不同的宽度、不同的间隔配置。
在实施方式的非易失性半导体存储装置1中，第二布线层12的加工前的从沿着图9的(a)的II-II线的Y方向观察的示意性剖视结构如图10的(a)所示那样表示，第二布线层12的加工后的从沿着II-II线的Y方向观察的示意性剖视结构如图10的(b)所示那样表示。
在比较例的非易失性半导体存储装置1B中，第二布线层12的加工前的从沿着图11的(a)的IV-IV线的Y方向观察的示意性剖视结构如图12(a)所示那样表示，第二布线层12的加工后的从沿着图11的(a)的IV-IV线的Y方向观察的示意性剖视结构如图12(b)所示那样表示。
在比较例的非易失性半导体存储装置1B中，如图12所示，在存储单元10的周边部(HUP部)，支承第二布线层12的部件是层间绝缘膜31，强度弱。因此，在存储单元10的周边部(HUP部)，容易发生第二布线层12的图案倒塌、相邻图案间的图案短路。
另一方面，在第一实施方式的非易失性半导体存储装置1中，如图10所示，在存储单元10的周边部(HUP部)，配置有由与存储单元10同样的层叠膜结构构成的虚设单元DC结构，作为用于支承第二布线层12的加强结构。由此，与比较例的结构相比，强度相对较强。因此，在存储单元10的周边部(HUP部)，能够抑制第二布线层12的图案倒塌、相邻图案间的图案短路的发生。
(第二实施方式)
第二实施方式的非易失性半导体存储装置1的示意性的俯视结构如图13的(a)所示那样表示，沿着图13的(a)的V-V线的示意性的剖视结构如图13的(b)所示那样表示。
多个导电层11D在绝缘基板9上以沿Y方向呈长圆形状的岛状而配置。存储单元10和虚设单元DC具备相同的层叠结构。其他结构与第一实施方式相同。
(第三实施方式)
第三实施方式的非易失性半导体存储装置1的示意性的俯视结构如图14的(a)所示那样表示，沿着图14的(a)的VI-VI线的示意性的剖视结构如图14的(b)所示那样表示。
多个导电层11D在绝缘基板9上以沿X方向呈长圆形状的岛状而配置。存储单元10和虚设单元DC具备相同的层叠结构。其他结构与第一实施方式相同。
(第四实施方式)
第四实施方式的非易失性半导体存储装置1的示意性的俯视结构如图15的(a)所示那样表示，沿着图15的(a)的VII-VII线的示意性的剖视结构如图15的(b)所示那样表示。
多个导电层11D在绝缘基板9上以沿Y方向呈长圆形状的岛状而配置。而且，一个导电层11D在俯视时跨越相邻的2条第二布线层12而配置。存储单元10和虚设单元DC具备相同的层叠结构。
即使导电层11D在俯视时跨越相邻的2条第二布线层12而配置，第二布线层12之间的下方的层叠膜10以及层叠膜DC也通过第二布线层12的加工工序被加工，因此虚设单元DC被切断。因此，也可以在第二布线层12与第一导电层11D的交叉部分形成包含虚设单元DC的柱状的层叠膜DC，第二布线层12在下层的多个导电层11D上走线。其他结构与第一实施方式相同。
(第五实施方式)
第五实施方式的非易失性半导体存储装置1的示意性的俯视结构如图16的(a)所示那样表示，沿着图16的(a)的VIII-VIII线的示意性的剖视结构如图16的(b)所示那样表示。
多个虚设单元DC在形成于绝缘基板9上的层间绝缘膜31B上以沿Y方向呈长圆形状的岛状而配置。存储单元10和虚设单元DC具备相同的层叠结构。其他结构与第一实施方式相同。
(第六实施方式)
第六实施方式的非易失性半导体存储装置1的示意性的俯视结构如图17的(a)所示那样表示，沿着图17的(a)的IX-IX线的示意性的剖视结构如图17的(b)所示那样表示。
多个虚设单元DC在形成于绝缘基板9上的层间绝缘膜31B上以沿Y方向呈长圆形状的岛状而配置。而且，一个虚设单元DC在俯视时跨越相邻的2条第二布线层12而配置。存储单元10和虚设单元DC具备相同的层叠结构。
即使一个虚设单元DC跨越相邻的2条第二布线层12而配置，在Y方向上相邻的2条第二布线层12也由于被切断而没有电连接。即，第二布线层12被加工成线状，进而加工成线状的第二布线层12之间的下方的层叠膜10以及层叠膜DC也被加工，因此，虚设单元DC被切断。因此，也可以在第二布线层12与层间绝缘膜31B的交叉部分形成柱状的层叠膜DC，第二布线层12在下层的多个虚设单元DC上走线。其他结构与第一实施方式相同。
(第七实施方式)
第七实施方式的非易失性半导体存储装置1的鸟瞰结构如图21所示那样表示。另外，该第一制造方法的一个工序如图18～图21所示那样表示。
在第七实施方式中，多个导电层11D具备矩形形状，存储单元10和虚设单元DC具备相同的层叠结构。另外，在图21中，示出了2个虚设单元DC，但能够在X方向、Y方向上相互分离地配置。其他结构与第一实施方式相同。
(第一制造方法_一层单元结构)
以下，使用图18～图21，对第七实施方式的非易失性半导体存储装置1的第一制造方法进行说明。第一制造方法在第一～第四实施方式中也同样能够应用。
第一制造方法具有如下工序：如图18的(a)所示那样、在绝缘基板9上的第一布线层11上层叠层叠膜10之后，如图18的(b)所示那样、将存储单元形成区域51的层叠膜10加工成沿Y方向延伸的翅片状，将层叠结构体形成区域52的层叠膜10加工成岛状。接着，具有如图19的(a)所示那样、形成层间绝缘膜31并进行平坦化的工序。接着，具有如下工序：如图19的(b)所示那样、形成金属层(12)后，如图20所示那样、将金属层(12)加工成在第二方向上延伸的线状，并形成与存储单元形成区域51的层叠膜10及层叠结构体形成区域52的层叠膜DC重叠的第二布线层12。接着，具有如下工序：如图21所示那样、对第二布线层12之间的下方的层叠膜10及层间绝缘膜31进行加工，在存储单元形成区域51形成具有柱状的层叠膜的存储单元10，在层叠结构体形成区域52形成具有柱状的层叠膜的虚设单元DC。以下进行详细叙述。
(a)首先，如图18的(a)所示，在绝缘基板9上形成第一布线层11后，在第一布线层11上层叠成为存储单元10和虚设单元DC的层叠膜(21、22、23、24、25、26)。即，在第一布线层11上依次形成导电膜21、选择器22、导电膜23、电阻变化膜24、导电膜25以及电极层26。
(b)接着，如图18的(b)所示，例如通过RIE(Reactive Ion Etching)法，将层叠膜10及第一布线层11同时加工成沿Y方向延伸的翅片状，将层叠膜DC及第一导电层11D同时加工成岛状。结果，形成层压膜10及层压膜DC。
多个第一布线层11以及第一布线层11上的层叠膜10在与Y方向正交的X方向上夹着沟槽而排列。
另外，多个第一导电层11D以及第一导电层11D上的层叠膜DC在Y方向以及X方向上夹着沟槽而排列。
(c)接着，如图19的(a)所示，形成层间绝缘膜31，使用化学机械研磨(CMP：Chemical Mechanical Polishing)技术等进行平坦化。其结果，在通过加工而形成的层叠膜10、层叠膜DC之间的沟槽中埋入有层间绝缘膜31。
在存储单元形成区域51中，在X方向上相邻的第一布线层11之间的区域以及在X方向上相邻的层叠膜10之间的区域设置有层间绝缘膜31。层间绝缘膜31也可以隔着内衬膜(省略图示)而被埋入。内衬膜在形成层间绝缘膜31之前保形(comformal)地形成。
作为层间绝缘膜31，例如，通过ALD(Atomic Layer Deposition：原子层沉积)法、低压CVD(Chemical Vapor Deposition：化学气相沉积)、流动性(flowable)CVD法等形成硅氧化膜或硅氮化膜。
流动性CVD法是等离子体CVD法的一种，例如在400℃左右的温度下，通过杂质的混入而形成具有与液体相似的流动性的SiOxNxHx膜。之后，例如，在200℃左右的O3气氛中进行烘烤，或者在350℃左右的温度下进行water vapor gas处理，由此从SiOxNxHx膜中抽出NH3(气体)，制成SiO(硅氧化膜)。
例如，第一布线层11、第一导电层11D以及电极层26、26D能够由钨形成，层间绝缘膜31能够由硅氧化膜形成。此外，例如，形成硅氮化膜作为内衬膜。因此，通过内衬膜，钨被氧化等保护。另外，根据第一布线层等材料、层间绝缘膜31的材料，也可以没有内衬膜。
另外，形成于存储单元形成区域51的层间绝缘膜31以及形成于层叠结构体形成区域52的层间绝缘膜31也可以多层化形成。
层间绝缘膜31例如也可以具备使用了包含TEOS(Tetraethyl orthosilicate，Tetraethoxysilane)的原料气体的等离子体CVD(Chemical Vapor Deposition，化学气相沉积)法、低压CVD法、ALD法、涂布法等形成的硅氧化膜。
层间绝缘膜31可以使用不同种类的膜，例如硅氧化膜和硅氮化膜的多层膜。另外，层间绝缘膜31也可以设为例如相同的硅氧化物系的同种的多层膜。但是，即使是同种，也可以设为膜质不同的多层膜。
例如，硅氧化膜有时因原料气体而含有氢(H)。而且，根据成膜方法、成膜条件，能够控制硅氧化膜中的Si-H键的量。通常，存在越是致密的硅氧化膜，Si-H键的量越少的倾向。因此，在使用硅氧化膜作为层间绝缘膜31的情况下，通过控制层间绝缘膜中的Si-H键的量而形成致密的膜，从而能够对于使用了例如包含氟化碳(C4F8、C4F6、CF4等)的气体的RIE，控制蚀刻速率。
利用例如CMP法，对沉积在层叠膜10或层叠膜DC之上的层间绝缘膜31进行研磨而将其去除，并且使存储单元形成区域51及层叠结构体形成区域52上的层间绝缘膜31的上表面平坦化。进而，在层叠膜的上表面形成的内衬膜被去除，而如图19的(a)所示那样、电极层26、26D的上表面露出。
(d)接着，如图19的(b)所示，形成成为第二布线层12的金属层。
(e)接着，如图20所示，将金属层加工成沿X方向延伸的线状。其结果，第二布线层12与存储单元10的电极层26以及虚设单元DC的电极层26D连接。虚设单元DC彼此分离，因此第二布线层12也可以与电极层26D连接。
多个第二布线层12隔开间隙地在Y方向上排列，在Y方向上相邻的第二布线层12之间，层叠膜10的上表面(电极层26的上表面)以及层间绝缘膜31的上表面露出。
第二布线层12在设置有层叠膜10的存储单元形成区域51沿X方向延伸，进而也向存储单元形成区域51的周边的层叠结构体形成区域52的虚设单元DC延伸。
(f)接着，如图21所示，通过使用了未图示的掩模的RIE法，对被加工成线状的第二布线层12之间的下方的层叠膜10及层间绝缘膜31也进行加工，在第二布线层12与第一布线层11的交叉部分形成存储单元10，在第二布线层12与第一导电层11D的交叉部分形成虚设单元DC。
在此，在第二布线层12之间的下方的层叠膜10、层间绝缘膜31的蚀刻中，例如也可以使用使用了包含氟化碳(C4F8、C4F6、CF4等)的气体的RIE法。第二布线层12之间的下方的层叠膜10和层间绝缘膜31同时被蚀刻而被去除。
(第二制造方法_一层单元结构)
以下，使用图22～图23，对第七实施方式的非易失性半导体存储装置1的第二制造方法进行说明。第二制造方法在第一～第六实施方式中也同样能够应用。
第二制造方法具有如图22所示那样、在绝缘基板9上图案形成出第一布线层11后，形成第一层间绝缘膜31并进行平坦化的工序。接下来，具有如图23的(a)所示那样、在第一布线层11及层间绝缘膜31上形成层叠膜10的工序。接着，具有如图23B所示那样、将存储单元形成区域51的第一布线层11上的层叠膜10加工成沿Y方向延伸的翅片状，并将层叠结构体形成区域52的层叠膜DC加工成岛状的工序。接着，具有与图19的(a)同样地、形成第二层间绝缘膜31并进行平坦化的工序。接着，具有如下工序：与图19的(b)同样地、形成金属层后，如图20所示那样、将金属层加工成在第二方向上延伸的线状，形成与存储单元形成区域51的层叠膜10及层叠结构体形成区域52的层叠膜DC重叠的第二布线层12的工序。接着，具有如下工序：如图21所示那样、对第二布线层12之间的下方的层叠膜10及层间绝缘膜31进行加工，在存储单元形成区域51形成具有柱状的层叠膜的存储单元10，在层叠结构体形成区域52形成具有柱状的层叠膜的虚设单元DC。
另外，图案形成出第一布线层11的工序也可以具有如图22所示那样同时图案形成出第一导电层11D的工序。
另外，在第一布线层11上形成层叠膜10的工序也可以具有如图23的(a)所示那样、同时在第一导电层11D上形成层叠膜10的工序。
另外，将第一布线层11上的层叠膜10加工成沿Y方向延伸的翅片状的工序也可以具有同时将第一导电层11D上的层叠膜DC加工成岛状的工序。
另外，第一导电层11D也可以跨越俯视时相邻的第二布线层12而配置。以下进行详细叙述。
(a)首先，如图22所示，在绝缘基板9上图案形成出第一布线层11及第一导电层11D之后，在器件整个面上形成层间绝缘膜31，使用CMP技术等进行平坦化。其结果，在图案形成出的第一布线层11与第一导电层11D之间埋入有层间绝缘膜31。
(b)接下来，如图23的(a)所示，形成成为存储单元10及虚设单元DC的层叠膜。即，在第一布线层11及第一导电层11D上依次形成导电膜21、选择器22、导电膜23、电阻变化膜24、导电膜25及电极层26。
(c)接着，如图23的(b)所示，例如通过RIE法对层叠膜10及层间绝缘膜31进行加工。如图23的(b)所示，第一布线层11上的层叠膜10被加工成沿Y方向延伸的翅片状，第一导电层11D上的层叠膜DC被加工成岛状。结果，形成层压膜10和层压膜DC。
以下的工序与第一制造方法相同。即，通过图19～图21所示的工序，形成第七实施方式的非易失性半导体存储装置1。
(第三制造方法_一层单元结构)
以下，使用图24，对第七实施方式的非易失性半导体存储装置1的第三制造方法进行说明。第三制造方法在第一～第六实施方式中也同样能够应用。
第三制造方法具有如图22所示那样、在绝缘基板9上图案形成出第一布线层11后，形成第一层间绝缘膜31并进行平坦化的工序。接下来，具有如图23的(a)所示那样、在第一布线层11及层间绝缘膜31上形成层叠膜10的工序。接着，具有如图23的(b)所示那样、将存储单元形成区域51的第一布线层11上的层叠膜10加工成沿Y方向延伸的翅片状，将层叠结构体形成区域52的层叠膜DC加工成岛状的工序。接着，具有与图19的(a)同样地、形成第二层间绝缘膜31并进行平坦化的工序。接着，具有如下工序：如图24所示那样、在与Y方向交叉的X方向上对第一布线层11上的层叠膜10进行加工，在存储单元形成区域51形成柱状的层叠膜10，在层叠结构体形成区域52形成柱状的层叠膜DC。接着，具有形成第三层间绝缘膜并进行平坦化的工序。接着，具有如下工序：与图19的(b)同样地、形成金属层之后，与图20同样地、将金属层加工成在第二方向上延伸的线状，形成与存储单元形成区域51的层叠膜10及层叠结构体形成区域52的层叠膜DC重叠的第二布线层12的工序。
另外，图案形成出第一布线层11的工序也可以具有如图22所示那样、同时图案形成出第一导电层11D的工序。
另外，在第一布线层11上形成层叠膜10的工序也可以具有如图23的(a)所示那样、同时在第一导电层11D上形成层叠膜10的工序。
另外，将第一布线层11上的层叠膜10加工成沿Y方向延伸的翅片状的工序也可以同时具有将第一导电层11D上的层叠膜DC加工成岛状的工序。
另外，第一导电层11D也可以跨越俯视时相邻的第二布线层12而配置。以下进行详细叙述。
(a)首先，如图22所示，在绝缘基板9上图案形成出第一布线层11及第一导电层11D之后，在器件整个面上形成层间绝缘膜31，使用CMP技术等进行平坦化。其结果，在图案形成出的第一布线层11与第一导电层11D之间埋入有层间绝缘膜31。
(b)接下来，如图23的(a)所示，形成成为存储单元10及虚设单元DC的层叠膜。即，在第一布线层11及第一导电层11D上依次形成导电膜21、选择器22、导电膜23、电阻变化膜24、导电膜25及电极层26。
(c)接着，如图23的(b)所示，例如通过RIE法对层叠膜10及层间绝缘膜31进行加工。第一布线层11上的层叠膜10被加工成沿Y方向延伸的翅片状，第一导电层11D上的层叠膜DC被加工成岛状。结果，形成层压膜10及层压膜DC。
(d)接着，与图19的(a)同样地，形成层间绝缘膜31，使用CMP技术等进行平坦化。其结果，在通过加工而形成的层叠膜10、层叠膜DC之间的沟槽中埋入有层间绝缘膜31。
(e)接下来，如图24所示，在与Y方向交叉的X方向上对第一布线层11上的层叠膜10进行加工，形成包含存储单元的柱状的层叠膜10以及包含虚设单元的柱状的层叠膜DC。
(f)接着，形成层间绝缘膜31，使用CMP技术等进行平坦化。其结果，在通过加工而形成的柱状的层叠膜10、层叠膜DC之间的沟槽中埋入有层间绝缘膜31。
(g)接着，与图19的(b)同样地，形成成为第二布线层12的金属层。
(h)接着，与图20同样地，将成为第二布线层12的金属层加工成在X方向上延伸的线状。
其结果，第二布线层12与存储单元10的电极层26及虚设单元DC的电极层26D连接，形成第七实施方式的非易失性半导体存储装置1。
(纵横比)
若将如图22所示那样对第一布线层11进行加工时的纵横比设为AG1、将如图23的(b)所示那样对层叠膜10进行加工时的纵横比设为AS1、将如图24所示那样对层叠膜10进行加工时的纵横比设为AT1、将如图20所示那样将对第二布线层12进行加工时的纵横比设为AG2，则纵横比的大小关系为：AG1＜AS1、AS1与AT1大致相同程度，AG1与AG2为大致相同程度或AG2稍大。因此，AG1≈AG2＜AS1≈AT1成立。
在第一制造方法中，形成图18的(b)所示的结构时的纵横比为AG1+AS1。而且，形成图21所示的结构时的纵横比为AG2+AS1。
在第二制造方法中，形成图22所示的结构时的纵横比为AG1。进而，形成图23的(b)所示的结构时的纵横比为AS1。进而，形成图21所示的结构时的纵横比为AG2+AS1。
在第三制造方法中，形成图22所示的结构时的纵横比为AG1。进而，形成图23的(b)所示的结构时的纵横比为AS1。进而，形成图24所示的结构时的纵横比成为AT1。进而，形成图20所示的结构时的纵横比为AG2。
在第一制造方法中，掩模图案形成工序为2次，但蚀刻时的纵横比成为AG1+AS1、AG2+AS1，纵横比相对较大的蚀刻工序有2次。另一方面，在第一制造方法中，由于同时加工第一布线层11和层叠膜10，并同时加工第二布线层12和层叠膜10，因此不存在微细的覆盖工序。
在第二制造方法中，掩模图案形成工序为3次，但蚀刻时的纵横比成为AG1、AS1、AG2+AS1，纵横比相对较大的蚀刻工序只要是1次即可。在第二制造方法中，在第一布线层11的加工后对层叠膜10进行加工，因此在层叠膜10的加工中，要求微细的覆盖工序的精密度。另一方面，由于第二布线层12和层叠膜10同时加工，因此在该工序中，不存在微细的覆盖工序。
在第三制造方法中，掩模图案形成工序为4次，但蚀刻时的纵横比成为AG1、AS1、AT1、AG1，不存在纵横比相对较大的蚀刻工序。在第三制造方法中，在第一布线层11的加工后对层叠膜10进行加工，因此在层叠膜10的加工中，要求微细的覆盖工序的精密度。而且，由于在层叠膜10的加工后对第二布线层12进行加工，因此在第二布线层12的加工中，要求微细的覆盖工序的精密度。
在第一制造方法中，由于第一布线层11与层叠膜10的同时加工蚀刻时的纵横比高，因此例如在以W形成第一布线层11时也观测到W的底部的宽度呈锥状扩展的倾向，但在第二制造方法以及第三制造方法中，由于分割而实施对第一布线层11的加工，因此该倾向能够消除。
第一～第三制造方法，能够基于掩模图案形成工序的次数、纵横比的大小、以及微细的覆盖工序的精密度、线&空间的图案尺寸来适当选择。
(第八实施方式_两层单元)
第八实施方式的非易失性半导体存储装置1的示意性剖视结构如图31及图32所示那样表示。另外，其制造方法如图25～图32所示那样表示。在各图中，省略了内衬膜的图示。
第八实施方式的非易失性半导体存储装置1如图31以及图32所示，示出了第一存储单元10以及第一虚设单元DC在第一布线层11与第二布线层12之间配置一层，进而第二存储单元10以及第二虚设单元DC在第二布线层12与第三布线层11之间配置一层的例子。即，第八实施方式的非易失性半导体存储装置1表示存储单元10及虚设单元DC分别层叠两层的例子。
第八实施方式的非易失性半导体存储装置1，如图31以及图32所示，具备：在Y方向上延伸的多个第一布线层11；多个第二布线层12，在多个第一布线层11的上方在与Y方向交叉的X方向上延伸；第一存储单元10，在多个第二布线层12与多个第一布线层11的交叉部分配置于第二布线层12与第一布线层11之间；以及第一虚设单元DC，与第一存储单元10相邻地配置，支承第二布线层12。
如图25的(a)及图25的(b)所示，在最表面具有电极层26D的第一虚设单元DC在俯视时在第二布线层12的延伸方向上与第二布线层12实质上重复配置。
另外，在与多个第一布线层11同一平面上，具备与第一布线层11相邻配置的第一导电层11D，第一虚设单元DC在第一导电层11D与第二布线层12的交叉部分配置于第二布线层12与第一导电层11D之间。
进而，具备：多个第三布线层11，在多个第二布线层12的上方在第一方向上延伸；第二存储单元10，在多个第三布线层11与多个第二布线层12的交叉部分，配置于第三布线层11与第二布线层12之间；以及第二虚设单元DC，与第二存储单元10相邻地配置，支承第三布线层11。
如图26的(a)及图26的(b)所示，在最表面具有电极层26D2的第二虚设单元DC在俯视时在第三布线层11的延伸方向上与第三布线层11实质上重复配置。
另外，在与多个第二布线层12同一平面上，具备与第二布线层12相邻地配置的第二导电层12D，第二虚设单元DC在第二导电层12D与第三布线层11的交叉部分，配置于第三布线层11与第二导电层12D之间。
第一导电层11D、第二导电层12D在俯视时也可以配置为矩形形状、圆形状或具有长圆形状的岛状。
第一导电层11D也可以跨越俯视时相邻的第二布线层12而配置。
第二导电层12D也可以跨越俯视时相邻的第三布线层11而配置。
第一虚设单元DC具备与第一存储单元10相同的层叠结构。
第二虚设单元DC具备与第二存储单元10相同的层叠结构。
(制造方法_两层单元)
第八实施方式的非易失性半导体存储装置的制造方法，而且是说明一个工序的示意性的平面图案构成，如图25的(a)及图25的(b)、图26的(a)及图26的(b)所示那样表示。
(A)沿着图25的(a)的X-X线的示意性剖视结构如图27(a)所示那样表示，沿着图25的(a)的XI-XI线的示意性剖视结构如图27(b)所示那样表示。
首先，与图22同样地，在绝缘基板9上图案形成出第一布线层11及第一导电层11D后，形成层间绝缘膜31，并进行平坦化。其结果，在图案形成出的第一布线层11与第一导电层11D之间埋入有层间绝缘膜31。
接着，与图23的(a)同样地，形成成为存储单元10以及虚设单元DC的层叠膜10。
接着，与图23的(b)同样地，对层叠膜10以及层间绝缘膜31进行加工。第一布线层11上的层叠膜10被加工成沿Y方向延伸的翅片状，第一导电层11D上的层叠膜DC被加工成岛状。作为结果，形成成为存储单元10的层叠膜(21、22、23、24、25、26)以及成为虚设单元DC的层叠膜(21D、22D、23D、24D、25D、26D)。
另外，也可以与图18的(a)以及图18的(b)所示的第一制造方法同样地，在第一布线层11上层叠了成为存储单元10以及虚设单元DC的层叠膜(21、22、23、24、25、26)之后，将层叠膜10以及第一布线层11同时加工成在Y方向上延伸的翅片状，将层叠膜DC以及第一导电层11D同时加工成岛状。
接着，与图19的(a)同样地、形成层间绝缘膜31，并进行平坦化。其结果，如图27(a)以及图27(b)所示，在通过加工而形成的层叠膜10、层叠膜DC间的沟槽中埋入有层间绝缘膜31。
(B)沿着图25的(b)的XII-XII线的示意性剖视结构如图28的(a)所示那样表示，沿着图25的(b)的XIII-XIII线的示意性剖视结构如图28的(b)所示那样表示。
与图19的(b)同样地，形成成为第二布线层12的金属层。
接着，与图20同样地，将成为第二布线层12的金属层加工成在X方向上延伸的线状。其结果，第二布线层12与存储单元10的电极层26及虚设单元DC的电极层26D电连接。
接着，与图21同样地，对被加工成线状的第二布线层12之间的下方的层叠膜10及层间绝缘膜31也进行加工，在第二布线层12与第一布线层11的交叉部分，形成包含存储单元10的柱状的层叠膜(21、22、23、24、25、26)及包含虚设单元DC的柱状的层叠膜(21D、22D、23D、24D、25D、26D)。
接着，如图28的(a)及图28的(b)所示，形成层间绝缘膜31，并进行平坦化。
(C)沿着图26的(a)的XIV-XIV线的示意性剖视结构如图29所示那样表示，沿着图26的(a)的XV-XV线的示意性剖视结构如图30所示那样表示。
与图23A同样地，形成成为第二存储单元10以及第二虚设单元DC的层叠膜10。
接着，与图23的(b)同样地对层叠膜10进行加工。第二布线层12上的层叠膜10被加工成沿X方向延伸的翅片状，第二导电层12D上的层叠膜DC被加工成岛状。作为结果，形成成为第二存储单元10的层叠膜(21、22、23、24、25、26)以及成为第二虚设单元DC的层叠膜(21D、22D、23D、24D、25D、26D)。
接着，与图19的(a)同样地，在器件整个面上形成层间绝缘膜31，进行平坦化。其结果，如图29以及图30所示，在通过加工而形成的层叠膜10、层叠膜DC间的沟槽中埋入有层间绝缘膜31。
(D)沿着图26的(b)的XVI-XVI线的示意性剖视结构如图31所示那样表示，沿着图26的(b)的XVII-XVII线的示意性剖视结构如图32所示那样表示。
与图19的(b)同样地，形成成为第二布线层12的金属层。
接着，与图20同样地，将成为第三布线层11的金属层加工成沿Y方向延伸的线状。其结果，第三布线层11与第二存储单元10的电极层26以及第二虚设单元DC的电极层26D电连接。
接着，与图21同样地，对被加工成线状的第三布线层11之间的下方的层叠膜10以及层间绝缘膜31也进行加工，在第三布线层11与第二布线层12的交叉部分形成包含第二存储单元10的柱状的层叠膜(21、22、23、24、25、26)以及包含第二虚设单元DC的柱状的层叠膜(21D、22D、23D、24D、25D、26D)。
接着，如图31及图32所示，在器件整个面上形成层间绝缘膜31，并进行平坦化。另外，在进一步多层化的情况下，根据存储单元阵列的层叠数，重复前述的工序。
(第九实施方式_多层单元)
第九实施方式的非易失性半导体存储装置的沿着X-Z方向的示意性剖视结构如图33的(a)所示那样表示，沿着Y-Z方向的示意性剖视结构如图33的(b)所示那样表示。第九实施方式的非易失性半导体存储装置表示将存储单元10及虚设单元DC层叠为4层以上的多层结构的例子。另外，在图33的(a)及图33的(b)中，配置有多个第一布线层11、多个第二布线层12、多个存储单元10、多个虚设单元DC、多个第一导电层11D、多个第二导电层12D，但这些以外的区域被层间绝缘膜31填充。
多个存储单元10在存储单元阵列1A内在多个第一布线层11与多个第二布线层12的交叉点以矩阵状配置。另一方面，虚设单元DC配置于存储单元阵列1A的周边部的字线连接部WHU及位线连接部BHU。具备第一布线层11、第二布线层12、存储单元10以及虚设单元DC的存储单元阵列1A根据层叠数量而多层化。
第九实施方式的非易失性半导体存储装置如图33的(a)所示，具备：多个第一布线层11，在Y方向上延伸；多个第二布线层12，在多个第一布线层11的上方，在与Y方向交叉的X方向上延伸；第一存储单元10，在多个第二布线层12与多个第一布线层11的交叉部分，配置于第二布线层12与第一布线层之间，具有第一电阻变化膜；多个第一导电层11D，在与多个第一布线层11同一平面上以岛状配置；以及多个第一虚设单元DC，与第一存储单元10相邻，配置于第一导电层11D与第二布线层12之间，支承第二布线层12。
第九实施方式的非易失性半导体存储装置如图33的(b)所示，具备：多个第二布线层12，在X方向上延伸；多个第三布线层11，在多个第二布线层12的上方，在与X方向交叉的Y方向上延伸；第二存储单元10，在多个第二布线层12与多个第三布线层11的交叉部分，配置于第二布线层12与第三布线层11之间，具有第二电阻变化膜；多个第二导电层12D，在与多个第二布线层12同一平面上以岛状配置；以及多个第二虚设单元，与第二存储单元10相邻，配置于第二导电层12D与第三布线层11之间，支承第三布线层11。
另外，也可以具备存储单元MC被配置为矩阵状的存储单元阵列1A(参照图4、图5)和配置于存储单元阵列1A的周边的位线连接部BHU/字线连接部WHU，第一虚设单元DC/第二虚设单元DC配置于位线连接部BHU/字线连接部WHU。
另外，虚设单元DC也可以在沿Z方向上下相邻的第二布线层12间、隔着第一导电层11D地层叠两层。
另外，第二虚设单元DC也可以在沿Z方向上下相邻的第一布线层11间、隔着第二导电层12D地层叠两层。
(第十实施方式_绝缘分离区域的层结构例)
比较例的非易失性半导体存储装置如图34的(a)及图34的(b)所示，在周边部的绝缘分离区域(浅沟槽隔离(STI：ShallowTrenchIsolation))部分，具备：多个第一布线层14M0，在绝缘基板7内沿Y方向延伸；多个第二布线层18M1，在多个第一布线层14M0的上方沿与Y方向交叉的X方向延伸；以及多个第一层叠结构体16V，在多个第二布线层18M1与多个第一布线层14M0的交叉部分配置于第二布线层18M1与第一布线层14M0之间。第一层叠结构体16V具备VIA电极。在绝缘基板7与第二布线层18M1之间配置有层间绝缘膜33。在此，VIA电极是连接第一布线层14M0与第二布线层18M1之间的电极。
另一方面，第十实施方式的非易失性半导体存储装置如图35的(a)及图35的(b)所示，在周边部的绝缘分离区域中，具备：在Y方向上延伸的多个第一布线层14M0；多个第二布线层18M1，在多个第一布线层14M0的上方，在与Y方向交叉的X方向上延伸；多个第一层叠结构体16V，在多个第二布线层18M1与多个第一布线层14M0的交叉部分，配置于第二布线层18M1与第一布线层14M0之间；以及第二层叠结构体16VD，与第一层叠结构体16V相邻地配置，并支承第二布线层18M1。
第一层叠结构体16V具备第一电极(VIA电极)，第二层叠结构体16VD具备第二电极(虚设VIA电极)。在绝缘基板7与第二布线层18M1之间配置有层间绝缘膜33。
另外，沿着图34的(a)的XIX-XIX线的示意性剖视结构、而且是用于说明通过RIE加工出第二布线层18M1的工序的示意性剖视结构如图36的(a)所示那样表示，加工电极层后的示意性剖视结构如图36的(b)所示那样表示，进而，进行湿蚀刻处理后的示意性剖视结构如图36的(c)所示那样表示。
另一方面，沿着图35的(a)的XXI-XXI线的示意性剖视结构、而且是用于说明通过RIE加工出第二布线层18M1的工序的示意性剖视结构如图37的(a)所示那样表示，加工电极层后的示意性剖视结构如图37的(b)所示那样表示，进而，进行湿蚀刻处理后的示意性剖视结构如图37的(c)所示那样表示。
在比较例的非易失性半导体存储装置中，第二布线层18M1的加工前的从Y方向观察的沿着XIX-XIX线的示意性剖视结构如图36的(a)所示那样表示。接着，使用掩模5进行了第二布线层18M1的RIE加工后的从Y方向观察的沿着XIX-XIX线的示意性剖视结构如图36的(b)所示那样表示，进而实施湿蚀刻后的从Y方向观察的沿着XIX-XIX线的示意性剖视结构如图36的(c)所示那样表示。
在比较例的非易失性半导体存储装置中，如图36所示，在VIA电极16V的周边部，支承第二布线层18M1的部件是层间绝缘膜33，强度较弱。因此，在VIA电极16V的周边部，容易产生第二布线层18M1的图案倒塌、相邻图案间的图案短路。
在实施方式的非易失性半导体存储装置1中，第二布线层18M1的加工前的从Y方向观察的沿着XXI-XXI线的示意性剖视结构如图37的(a)所示那样表示。接着，使用掩模5进行了第二布线层18M1的RIE加工后的从Y方向观察的沿着XXI-XXI线的示意性剖视结构如图37的(b)所示那样表示，进而实施湿蚀刻后的从Y方向观察的沿着XXI-XXI线的示意性剖视结构如图37的(c)所示那样表示。
在第十实施方式的非易失性半导体存储装置中，如图37所示，在VIA电极16V的周边部，作为用于支承第二布线层18M1的加强结构，配置有由与VIA电极16V相同的电极结构构成的虚拟VIA电极16VD，因此与比较例的结构相比，强度相对较强。因此，在VIA电极16V的周边部，能够抑制第二布线层18M1的图案倒塌、相邻图案间的图案短路的发生。
如以上说明的那样，根据实施方式的非易失性半导体存储装置，在存储单元的周边部，作为用于支承布线层的加强结构，通过设置由与存储单元相同的层叠膜结构构成的虚设单元结构的柱，从而能够提供机械强度优异、图案短路较强、因此成品率提高、可靠性高的非易失性半导体存储装置及其制造方法。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。
权利要求书(按照条约第19条的修改)
1.(修改后)
一种非易失性半导体存储装置，具备：
多个第一布线层，在第一方向上延伸，并沿着与所述第一方向交叉的第二方向排列；
多个第二布线层，在与所述第一方向及所述第二方向交叉的第三方向上设置于所述多个第一布线层的上方，在所述第一方向上排列，在所述第二方向上延伸；
多个第一层叠结构体，在所述多个第二布线层与所述多个第一布线层的交叉部分，配置于所述第二布线层与所述第一布线层之间，包含第一存储单元；
多个第一导电层，与所述多个第一布线层设置于同一层，与所述第一布线层在所述第二方向上相邻而排列，不连接到所述第二布线层以外；
多个第二层叠结构体，配置于所述第二布线层与所述多个第一导电层的交叉部分；；以及
绝缘层，设置于所述多个第一层叠结构体之间以及所述多个第二层叠结构体之间，
所述第二层叠结构体的杨氏模量比所述绝缘层的杨氏模量大。
2.根据权利要求1所述的非易失性半导体存储装置，其中，
所述第一层叠结构体具备第一电极，
所述第二层叠结构体具备第二电极。
3.根据权利要求1所述的非易失性半导体存储装置，其中，还具备：
第一绝缘层，设置于所述多个第一层叠结构体之间；以及
第二绝缘层，设置于所述多个第二层叠结构体之间，
在所述第二方向上，在最接近所述第二层叠结构体的所述多个第一层叠结构体中的一个第一层叠结构体与最接近所述第一层叠结构体的所述多个第二层叠结构体中的一个第二层叠结构体之间，设置有所述第一绝缘层和所述第二绝缘层。
4.根据权利要求3所述的非易失性半导体存储装置，其中，
所述第二绝缘层的杨氏模量比所述第一绝缘层的杨氏模量大。
5.根据权利要求3所述的非易失性半导体存储装置，其中，
所述第二层叠结构体具备收缩率比所述第一绝缘层的收缩率小的膜。
6.(删除)
7.(修改后)
根据权利要求1所述的非易失性半导体存储装置，其中，具备：
多个第三布线层，在所述第三方向上设置于所述多个第二布线层的上方，在所述第一方向上延伸；
第三层叠结构体，在所述多个第三布线层与所述多个第二布线层的交叉部分，配置于所述第三布线层与所述第二布线层之间，包含第二存储单元；
第二导电层，与所述多个第二布线层设置于同一层，与所述多个第二布线层在所述第一方向上相邻而排列，以及
第四层叠结构体，配置于所述第三布线层与所述第二导电层的交叉部分，
所述第二导电层不连接到所述第三布线层以外。
8.(删除)
9.根据权利要求1所述的非易失性半导体存储装置，其中，
所述第二层叠结构体具备与包含所述第一存储单元的所述第一层叠结构体相同的层叠结构。
10.(删除)
11.(删除)
12.(删除)
13.(修改后)
根据权利要求7所述的非易失性半导体存储装置，其中，
在与第一方向及第二方向正交的第三方向上相邻的所述第二布线层之间，隔着所述第一导电层而层叠两层所述第二层叠结构体。
14.(修改后)
根据权利要求7所述的非易失性半导体存储装置，其中，
在与第一方向及第二方向正交的第三方向上相邻的所述第一布线层之间，隔着所述第二导电层而层叠两层所述第四层叠结构体。
15.(删除)
16.一种非易失性半导体存储装置的制造方法，具有如下工序：
在基板上图案形成出第一布线层后，形成第一层间绝缘膜并进行平坦化后，在所述第一布线层及所述第一层间绝缘膜的上方形成层叠膜的工序；
将存储单元形成区域的所述第一布线层的上方的所述层叠膜加工成在第一方向上延伸的翅片状，将层叠结构体形成区域的所述层叠膜加工成岛状的工序；以及
形成第二层间绝缘膜并进行平坦化的工序。
17.根据权利要求16所述的非易失性半导体存储装置的制造方法，其中，具有如下工序：
形成金属层后，将所述金属层加工成在与所述第一方向交叉的第二方向上延伸的线状，形成与所述层叠结构体形成区域的所述层叠膜重叠的第二布线层的工序，
对所述第二布线层之间的下方的所述层叠膜及所述第二层间绝缘膜也进行加工，在所述存储单元形成区域形成具有柱状的所述层叠膜的存储单元，在所述层叠结构体形成区域形成具有柱状的所述层叠膜的层叠结构体。
18.根据权利要求17所述的非易失性半导体存储装置的制造方法，其中，
图案形成出所述第一布线层的工序，具有同时图案形成出第一导电层的工序，
形成所述层叠膜的工序，具有同时在所述第一导电层的上方形成所述层叠膜的工序，
将所述第一布线层的上方的所述层叠膜加工成在第一方向上延伸的翅片状的工序，具有同时将所述第一导电层的上方的所述层叠膜加工成岛状的工序。
19.根据权利要求16所述的非易失性半导体存储装置的制造方法，其中，具有如下工序：
在与所述第一方向交叉的第二方向上对所述第一布线层的上方的所述层叠膜进行加工，在所述存储单元形成区域形成柱状的所述层叠膜及在所述层叠结构体形成区域形成柱状的所述层叠膜的工序；以及
形成第三层间绝缘膜并进行平坦化后，形成金属层，将所述金属层加工成在所述第二方向上延伸的线状，形成与所述存储单元形成区域的所述层叠膜及所述层叠结构体形成区域的所述层叠膜重叠的第二布线层的工序。
20.根据权利要求18所述的非易失性半导体存储装置的制造方法，其中，
所述第一导电层跨越俯视时相邻的所述第二布线层而配置。
21.(追加)
一种非易失性半导体存储装置，具备：
第一存储单元阵列，设置有：多个第一布线层，在第一方向上延伸，在与所述第一方向交叉的第二方向上排列；多个第二布线层，在所述第二方向上延伸，在所述第一方向上排列；以及多个第一层叠结构体，设置于所述第一布线层与所述第二布线层之间且包含第一存储单元；
多个第一导电层，与所述第一布线层设置于同一层，与所述第一布线层在所述第二方向上相邻地排列；
多个第二层叠结构体，包含所述多个所述第一导电层和所述第二布线层；以及
绝缘层，设置于所述多个第一层叠结构体之间以及所述多个第二层叠结构体之间，
所述第二层叠结构体的杨氏模量比所述绝缘层的杨氏模量大。
22.(追加)
根据权利要求21所述的非易失性半导体存储装置，其中，还具有：
第二存储单元阵列，设置有：多个第三布线层，在所述第一方向上延伸，在所述第二方向上排列；所述多个第二布线层；以及多个第三层叠结构体，设置于所述第三布线层与所述第二布线层之间，包含第二存储单元，
所述第二存储单元阵列在所述第二方向上与所述第一存储单元阵列相邻，
所述第二层叠结构体设置于所述第一存储单元阵列与所述第二存储单元阵列之间。
23.(追加)
根据权利要求21所述的非易失性半导体存储装置，其中，还具有：
包含所述第一存储单元的单元部；以及
设置于所述单元部的周边的周边部，
所述第二层叠结构体设置于所述单元部。
24.(追加)
根据权利要求23所述的非易失性半导体存储装置，其中，
在所述周边部设置有电路元件。

Claims (20)

1.一种非易失性半导体存储装置，具备：
多个第一布线层，在第一方向上延伸，沿着与所述第一方向交叉的第二方向排列；
多个第二布线层，在与所述第一方向及所述第二方向交叉的第三方向上设置于所述多个第一布线层的上方，在所述第一方向上排列，在所述第二方向上延伸；
多个第一层叠结构体，在所述多个第二布线层与所述多个第一布线层的交叉部分，配置于所述第二布线层与所述第一布线层之间，包含第一存储单元；
第二层叠结构体，与所述多个第一布线层在所述第二方向上相邻，沿着所述第二方向排列，与所述第二布线层相接触；以及
绝缘层，设置于所述多个第一层叠结构体之间以及所述多个第二层叠结构体之间，
所述第二层叠结构体的杨氏模量比所述绝缘层的杨氏模量大。
2.根据权利要求1所述的非易失性半导体存储装置，其中，
所述第一层叠结构体具备第一电极，
所述第二层叠结构体具备第二电极。
3.根据权利要求1所述的非易失性半导体存储装置，其中，还具备：
第一绝缘层，设置于所述多个第一层叠结构体之间；以及
第二绝缘层，设置于所述多个第二层叠结构体之间，
在所述第二方向上，在最接近所述第二层叠结构体的所述多个第一层叠结构体中的一个第一层叠结构体、与最接近所述第一层叠结构体的所述多个第二层叠结构体中的一个第二层叠结构体之间，设置有所述第一绝缘层和所述第二绝缘层。
4.根据权利要求3所述的非易失性半导体存储装置，其中，
所述第二绝缘层的杨氏模量比所述第一绝缘层的杨氏模量大。
5.根据权利要求3所述的非易失性半导体存储装置，其中，
所述第二层叠结构体具备收缩率比所述第一绝缘层的收缩率小的膜。
6.根据权利要求1所述的非易失性半导体存储装置，其中，具备：
多个第一导电层，与所述多个第一布线层在所述第二方向上相邻，与所述第一布线层设置于同一层，沿着所述第二方向排列，
所述第二层叠结构体设置于所述第二布线层与所述第一导电层之间。
7.根据权利要求1所述的非易失性半导体存储装置，其中，具备：
多个第三布线层，在所述第三方向上设置于所述多个第二布线层的上方，在所述第一方向上延伸；
第三层叠结构体，在所述多个第三布线层与所述多个第二布线层的交叉部分，配置于所述第三布线层与所述第二布线层之间，包含第二存储单元；以及
第四层叠结构体，与所述第三层叠结构体在所述第二方向上相邻配置，与所述第三布线层相接触。
8.根据权利要求6所述的非易失性半导体存储装置，其中，
所述第一导电层不与所述第二布线层以外的任一布线层连接。
9.根据权利要求1所述的非易失性半导体存储装置，其中，
所述第二层叠结构体具备与包含所述第一存储单元的所述第一层叠结构体相同的层叠结构。
10.根据权利要求7所述的非易失性半导体存储装置，其中，具备：
第二导电层，以与所述第二布线层相邻的方式与所述多个第二布线层配置于同一平面上，
所述第四层叠结构体在所述第二导电层与所述第三布线层的交叉部分配置于所述第三布线层与所述第二导电层之间。
11.根据权利要求6所述的非易失性半导体存储装置，其中，具备：
多个第二布线层，在第二方向上延伸；
多个第三布线层，设置于所述多个第二布线层的所述第三方向的上方，在与第二方向交叉的第一方向上延伸；
第三层叠结构体，在所述多个第二布线层与所述多个第三布线层的交叉部分，配置于所述第二布线层与所述第三布线层之间，包含第二存储单元；
多个第二导电层，与所述多个第二布线层配置于同一平面上；以及
多个第四层叠结构体，与所述第二存储单元相邻配置，与所述第三布线层相接触。
12.根据权利要求11所述的非易失性半导体存储装置，其中，具备：
存储单元阵列，由所述第一存储单元及所述第三层叠结构体以矩阵状配置而成；以及
周边部，配置于所述存储单元阵列的周边，
所述第二层叠结构体及所述第四层叠结构体配置于所述周边部。
13.根据权利要求11所述的非易失性半导体存储装置，其中，
在与第一方向及第二方向正交的第三方向上相邻的所述第二布线层之间，隔着所述第一导电层而层叠两层所述第二层叠结构体。
14.根据权利要求11所述的非易失性半导体存储装置，其中，
在与第一方向及第二方向正交的第三方向上相邻的所述第一布线层之间，隔着所述第二导电层而层叠两层所述第四层叠结构体。
15.一种非易失性半导体存储装置的制造方法，具有如下工序：
在基板上的第一布线层上层叠了具备电阻变化膜的层叠膜后，将存储单元形成区域的所述层叠膜加工成在第一方向上延伸的翅片状，将层叠结构体形成区域的所述层叠膜加工成岛状的工序；
形成层间绝缘膜并进行平坦化后，形成金属层，将所述金属层加工成在第二方向上延伸的线状，形成与所述层叠结构体形成区域的所述层叠膜重叠的第二布线层的工序；以及
对所述第二布线层之间的下方的所述层叠膜及所述层间绝缘膜进行加工，在所述存储单元形成区域形成具有柱状的所述层叠膜的存储单元，在所述层叠结构体形成区域形成具有柱状的所述层叠膜的层叠结构体的工序。
16.一种非易失性半导体存储装置的制造方法，具有如下工序：
在基板上图案形成出第一布线层后，形成第一层间绝缘膜并进行平坦化后，在所述第一布线层及所述第一层间绝缘膜的上方形成层叠膜的工序；
将存储单元形成区域的所述第一布线层的上方的所述层叠膜加工成在第一方向上延伸的翅片状，将层叠结构体形成区域的所述层叠膜加工成岛状的工序；以及
形成第二层间绝缘膜并进行平坦化的工序。
17.根据权利要求16所述的非易失性半导体存储装置的制造方法，其中，具有如下工序：
形成金属层后，将所述金属层加工成在与所述第一方向交叉的第二方向上延伸的线状，形成与所述层叠结构体形成区域的所述层叠膜重叠的第二布线层的工序，
对所述第二布线层之间的下方的所述层叠膜及所述第二层间绝缘膜也进行加工，在所述存储单元形成区域形成具有柱状的所述层叠膜的存储单元，在所述层叠结构体形成区域形成具有柱状的所述层叠膜的层叠结构体。
18.根据权利要求17所述的非易失性半导体存储装置的制造方法，其中，
图案形成出所述第一布线层的工序，具有同时图案形成出第一导电层的工序，
形成所述层叠膜的工序，具有同时在所述第一导电层的上方形成所述层叠膜的工序，
将所述第一布线层的上方的所述层叠膜加工成在第一方向上延伸的翅片状的工序，具有同时将所述第一导电层的上方的所述层叠膜加工成岛状的工序。
19.根据权利要求16所述的非易失性半导体存储装置的制造方法，其中，具有如下工序：
在与所述第一方向交叉的第二方向上对所述第一布线层的上方的所述层叠膜进行加工，在所述存储单元形成区域形成柱状的所述层叠膜及在所述层叠结构体形成区域形成柱状的所述层叠膜的工序；以及
形成第三层间绝缘膜并进行平坦化后，形成金属层，将所述金属层加工成在所述第二方向上延伸的线状，形成与所述存储单元形成区域的所述层叠膜及所述层叠结构体形成区域的所述层叠膜重叠的第二布线层的工序。
20.根据权利要求18所述的非易失性半导体存储装置的制造方法，其中，
所述第一导电层跨越俯视时相邻的所述第二布线层而配置。
CN201980059930.5A 2019-03-06 2019-03-06 非易失性半导体存储装置及其制造方法 Active CN112689894B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/008821 WO2020179006A1 (ja) 2019-03-06 2019-03-06 不揮発性半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN112689894A true CN112689894A (zh) 2021-04-20
CN112689894B CN112689894B (zh) 2024-03-12

Family

ID=72338473

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980059930.5A Active CN112689894B (zh) 2019-03-06 2019-03-06 非易失性半导体存储装置及其制造方法

Country Status (4)

Country Link
US (1) US11963371B2 (zh)
CN (1) CN112689894B (zh)
TW (1) TWI807134B (zh)
WO (1) WO2020179006A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220021550A (ko) * 2020-08-14 2022-02-22 삼성전자주식회사 정보 저장 물질 패턴 및 셀렉터 물질 패턴을 포함하는 반도체 장치
JP2023032049A (ja) * 2021-08-26 2023-03-09 キオクシア株式会社 半導体装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020102791A1 (en) * 2001-01-31 2002-08-01 Fujitsu Limited Capacitor and method for fabricating the same, and semiconductor device and method for fabricating the same
US6713824B1 (en) * 1998-12-15 2004-03-30 Kabushiki Kaisha Toshiba Reliable semiconductor device and method of manufacturing the same
US20050199945A1 (en) * 2004-03-09 2005-09-15 Nec Electronics Corporation Nonvolatile memory and nonvolatile memory manufacturing method
US20100078622A1 (en) * 2008-09-26 2010-04-01 Yasuhito Yoshimizu Nonvolatile memory device and method for manufacturing same
JP2012039124A (ja) * 2011-08-30 2012-02-23 Sony Corp 不揮発性磁気メモリ装置
US20130237028A1 (en) * 2011-09-13 2013-09-12 Hironobu FURUHASHI Method of fabricating semiconductor memory device
US20140239246A1 (en) * 2013-02-28 2014-08-28 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20160049421A1 (en) * 2014-08-18 2016-02-18 SanDisk Technologies, Inc. Three dimensional nand device having dummy memory holes and method of making thereof
US20160343434A1 (en) * 2015-05-20 2016-11-24 Joonhee Lee Semiconductor devices including auxiliary bit lines

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013065707A (ja) 2011-09-16 2013-04-11 Toshiba Corp 不揮発性記憶装置およびその製造方法
US9093642B2 (en) 2013-01-25 2015-07-28 Kabushiki Kaisha Toshiba Non-volatile memory device and method of manufacturing the same
US9257484B2 (en) 2013-01-30 2016-02-09 Kabushiki Kaisha Toshiba Non-volatile memory device and method of manufacturing the same
US9893280B2 (en) 2015-02-06 2018-02-13 Toshiba Memory Corporation Memory device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713824B1 (en) * 1998-12-15 2004-03-30 Kabushiki Kaisha Toshiba Reliable semiconductor device and method of manufacturing the same
US20020102791A1 (en) * 2001-01-31 2002-08-01 Fujitsu Limited Capacitor and method for fabricating the same, and semiconductor device and method for fabricating the same
US20050199945A1 (en) * 2004-03-09 2005-09-15 Nec Electronics Corporation Nonvolatile memory and nonvolatile memory manufacturing method
US20100078622A1 (en) * 2008-09-26 2010-04-01 Yasuhito Yoshimizu Nonvolatile memory device and method for manufacturing same
JP2012039124A (ja) * 2011-08-30 2012-02-23 Sony Corp 不揮発性磁気メモリ装置
US20130237028A1 (en) * 2011-09-13 2013-09-12 Hironobu FURUHASHI Method of fabricating semiconductor memory device
US20140239246A1 (en) * 2013-02-28 2014-08-28 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20160049421A1 (en) * 2014-08-18 2016-02-18 SanDisk Technologies, Inc. Three dimensional nand device having dummy memory holes and method of making thereof
US20160343434A1 (en) * 2015-05-20 2016-11-24 Joonhee Lee Semiconductor devices including auxiliary bit lines

Also Published As

Publication number Publication date
WO2020179006A1 (ja) 2020-09-10
CN112689894B (zh) 2024-03-12
US11963371B2 (en) 2024-04-16
TWI807134B (zh) 2023-07-01
US20210202580A1 (en) 2021-07-01
TW202034415A (zh) 2020-09-16

Similar Documents

Publication Publication Date Title
JP5559549B2 (ja) 抵抗メモリ装置及びその製造方法
CN111739904B (zh) 三维相变存储器的制备方法及三维相变存储器
US20200066801A1 (en) Memory device and electronic apparatus including the same
JP5025696B2 (ja) 抵抗変化メモリ
US11963371B2 (en) Nonvolatile semiconductor memory device and fabrication method of the nonvolatile semiconductor memory device
TW201535684A (zh) 非揮發性記憶體裝置及其之製造方法
CN113284919B (zh) 非易失性半导体存储装置及其制造方法
TWI729571B (zh) 非揮發性半導體記憶裝置及其製造方法
TWI762994B (zh) 非揮發性半導體記憶裝置及其製造方法
US8258494B2 (en) Nonvolatile memory device and method for manufacturing same
CN108807454A (zh) 半导体器件及其制造方法
CN114864811A (zh) 相变存储单元、相变存储器及其制备方法、电子设备
US11963368B2 (en) Resistive random access memory device
TWI786760B (zh) 半導體裝置及其製造方法
KR20240039355A (ko) 가변 저항 소자 및 이를 포함하는 반도체 장치
CN117524273A (zh) 半导体器件及其制造方法
CN118019348A (zh) 半导体器件及其制造方法
KR20240074385A (ko) 반도체 장치 및 그 제조 방법
JP2023065314A (ja) 半導体装置及びその製造方法
CN116249358A (zh) 半导体器件及其制造方法
KR20200042837A (ko) 산화 방지층을 갖는 가변 저항 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant