KR101946178B1 - 웨이퍼 휨이 감소된 삼차원 nand 디바이스 및 그 제조 방법 - Google Patents

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마티아스 베닝거
자야벨 파차무투
요한 알스마이어
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샌디스크 테크놀로지스 엘엘씨
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Abstract

모놀리식 삼차원 NAND 스트링은 기판의 주 표면에 대해 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들, 및 기판의 주 표면에 대해 실질적으로 수직으로 연장되는 적어도 하나의 트렌치를 포함한다. 트렌치는, 적어도, 제1 트렌치 재료 및 제2 트렌치 재료로 충진된다. 제1 트렌치 재료는 제1 응력 타입의 제1 크기를 받고 있는 재료를 포함하고, 제2 트렌치 재료는, 기판 상에 복수의 제어 게이트 전극들 또는 제1 트렌치 재료 중 적어도 하나에 의해 가해지는 응력으로 인한 기판의 휨을 상쇄하기 위해, 응력을 받고 있지 않거나, 제1 응력 타입과 반대인 제2 응력 타입을 받고 있거나, 또는 제1 응력 타입의 제1 크기보다 더 작은 제1 응력 타입의 제2 크기를 받고 있는 재료를 포함한다.

Description

웨이퍼 휨이 감소된 삼차원 NAND 디바이스 및 그 제조 방법{THREE DIMENSIONAL NAND DEVICE HAVING REDUCED WAFER BOWING AND METHOD OF MAKING THEREOF}
관련 출원의 상호 참조
본원은 2014년 11월 13일자로 출원된 미국 정식 출원 일련 번호 제 14/540,479 호에 대한 우선권을 주장하고, 상기 출원의 전체 내용은 참조로 본원에 포함된다.
기술분야
본 개시내용은 일반적으로, 반도체 디바이스들의 분야에 관한 것으로, 구체적으로, 삼차원 수직 NAND 스트링들 및 다른 삼차원 디바이스들, 및 그 제조 방법들에 관한 것이다.
셀당 하나의 비트를 갖는 삼차원 수직 NAND 스트링들은, 명칭이 "S-SGT(Stacked-Surrounding Gate Transistor) 구조화된 셀을 갖는 신규한 초 고 밀도 메모리"인 T. Endoh 등에 의한 논문, IEDM Proc.(2001) 33-36에서 개시된다.
본 개시내용의 일 실시예에 따르면, 모놀리식(monolithic) 삼차원 NAND 디바이스를 제조하는 방법은 기판의 주 표면에 대해 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들을 포함한다. 복수의 제어 게이트 전극들은, 적어도, 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극, 및 기판의 주 표면 위에 그리고 제1 디바이스 레벨 아래에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함한다. 모놀리식 삼차원 NAND 디바이스는, 제1 제어 게이트 전극과 제2 제어 게이트 전극 사이에 위치된 레벨간 절연층; 복수의 반도체 채널들로서, 복수의 반도체 채널들 각각의 적어도 하나의 제1 부분이 제1 디바이스 레벨에 위치되고, 복수의 반도체 채널들 각각의 적어도 하나의 제2 부분이 제2 디바이스 레벨에 위치되도록, 복수의 반도체 채널들 각각의 적어도 하나의 단부 부분이 기판의 주 표면에 대해 실질적으로 수직으로 연장되는 것인, 반도체 채널; 복수의 제어 게이트 전극들 각각과 복수의 반도체 채널들의 각각의 반도체 채널 사이에 위치된 적어도 하나의 메모리 막; 및 기판의 주 표면에 대해 실질적으로 수직으로 연장되는 적어도 하나의 제1 트렌치를 더 포함한다. 적어도 하나의 제1 트렌치는, 적어도, 제1 트렌치 재료 및 제2 트렌치 재료로 충진되고, 트렌치는, 제1 트렌치 재료로부터 복수의 제어 게이트 전극들을 전기적으로 절연시키기 위해, 트렌치의 벽들 상에 위치된 전기 절연성 재료를 더 포함한다. 제1 트렌치 재료는 제1 응력 타입의 제1 크기를 받고 있는 재료를 포함하고, 제 2 트렌치 재료는, 기판 상에 복수의 제어 게이트 전극들 또는 제1 트렌치 재료 중 적어도 하나에 의해 가해지는 응력으로 인한 기판의 휨을 상쇄하기 위해, 응력을 받고 있지 않거나, 제1 응력 타입과 반대인 제2 응력 타입을 받고 있거나, 또는 제1 응력 타입의 제1 크기보다 더 작은 제1 응력 타입의 제2 크기를 받고 있는 재료를 포함한다.
본 개시내용의 다른 실시예에 따르면, 모놀리식 삼차원 NAND 디바이스를 제조하는 방법은, 교번하는 제1 층들과 제2 층들의 스택을 형성하는 단계로서, 교번하는 제1 층들과 제2 층들의 스택은 기판의 주 표면에 대해 실질적으로 평행하게 연장되는 것인 단계; 기판의 주 표면에 대해 실질적으로 수직으로 연장되는 적어도 하나의 트렌치를 형성하기 위해, 스택을 에칭하는 단계; 적어도 하나의 트렌치에 제1 트렌치 재료를 형성하는 단계; 및 적어도 하나의 트렌치에 제1 트렌치 재료와 상이한 제2 트렌치 재료를 형성하는 단계를 포함한다. 제1 트렌치 재료는 기판의 주 표면에 대해 실질적으로 수직인 장축을 갖는 복수의 전기 전도성 기둥들을 포함한다. 제1 트렌치 재료는 제1 응력 타입의 제1 크기를 받고 있는 재료를 포함하고, 제2 트렌치 재료는, 기판 상에 제1 트렌치 재료에 의해 가해지는 응력으로 인한 기판의 휨을 상쇄하기 위해, 응력을 받고 있지 않거나, 제1 응력 타입과 반대인 제2 응력 타입을 받고 있거나, 또는 제1 응력 타입의 제1 크기보다 더 작은 제1 응력 타입의 제2 크기를 받고 있는 재료를 포함한다.
본 개시내용의 다른 실시예에 따르면, 모놀리식 삼차원 NAND 메모리 디바이스는, 실리콘 기판; 실리콘 기판 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 삼차원 NAND 스트링들의 어레이; 및 실리콘 기판에 또는 위에 위치된 어레이와 연관된 구동 회로(driver circuit)를 포함한다. 모놀리식 삼차원 NAND 스트링들의 어레이의 각각의 모놀리식 삼차원 NAND 스트링은, 기판의 주 표면에 대해 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들로서, 복수의 제어 게이트 전극들은, 적어도, 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극, 및 기판의 주 표면 위에 그리고 제1 디바이스 레벨 아래에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함하는 것인, 제어 게이트 전극; 제1 제어 게이트 전극과 제2 제어 게이트 전극 사이에 위치된 레벨간 절연층; 복수의 반도체 채널들로서, 복수의 반도체 채널들 각각의 적어도 하나의 제1 부분이 제1 디바이스 레벨에 위치되고, 복수의 반도체 채널들 각각의 적어도 하나의 제2 부분이 제2 디바이스 레벨에 위치되도록, 복수의 반도체 채널들 각각의 적어도 하나의 단부 부분이 기판의 주 표면에 대해 실질적으로 수직으로 연장되는 것인 반도체 채널; 복수의 제어 게이트 전극들 각각과 복수의 반도체 채널들의 각각의 반도체 채널 사이에 위치된 적어도 하나의 메모리 막; 및 기판의 주 표면에 대해 실질적으로 수직으로 연장되며, 적어도, 제1 트렌치 재료 및 제2 트렌치 재료로 충진되는 적어도 하나의 제1 트렌치를 포함한다. 제1 트렌치 재료는 기판의 주 표면에 대해 실질적으로 수직인 장축을 갖는 복수의 전기 전도성 기둥들을 포함한다. 제1 트렌치 재료는 제1 응력 타입의 제1 크기를 받고 있는 재료를 포함하고, 제2 트렌치는, 기판 상에 복수의 제어 게이트 전극들 또는 제1 트렌치 재료 중 적어도 하나에 의해 가해지는 응력으로 인한 기판의 휨을 상쇄하기 위해, 응력을 받고 있지 않거나, 제1 응력 타입과 반대인 제2 응력 타입을 받고 있거나, 또는 제1 응력 타입의 제1 크기보다 더 낮은 제1 응력 타입의 제2 크기를 받고 있는 재료를 포함한다.
도 1a는 본 개시내용의 실시예들에 따른 메모리 블록의 상면도이다. 도 1b는 도 1a에서의 라인(Z-Z')을 따르는 디바이스의 측 단면도이다. 도 1c는 도 1a에서의 라인(B-B')을 따르는 디바이스의 측 단면도이다.
도 2a는 본 개시내용의 실시예들에 따른 메모리 블록의 상면도이다. 도 2b는 도 2a에서의 라인(Z-Z')을 따르는 디바이스의 측 단면도이다. 도 2c는 도 2a에서의 라인(B-B')을 따르는 디바이스의 측 단면도이다.
도 3a 및 도 3b는, 각각, 일 실시예의 NAND 스트링의 측 단면도 및 상면 단면도이다. 도 3a는 도 3b에서의 라인(Y-Y')을 따르는 디바이스의 측 단면도인 한편, 도 3b는 도 3a에서의 라인(X-X')을 따르는 디바이스의 측 단면도이다.
도 3c 및 도 3d는, 각각, 일 실시예의 NAND 스트링의 측 단면도 및 상면 단면도이다. 도 3c는 도 3d에서의 라인(Y-Y')을 따르는 디바이스의 측 단면도인 한편, 도 3d는 도 3c에서의 라인(X-X')을 따르는 디바이스의 측 단면도이다.
도 4는 본 개시내용의 다른 대안적인 실시예에 따른 NAND 스트링의 측 단면도이다.
도 5는 본 개시내용의 실시예들에 따른 메모리 블록의 상면도이다.
도 6 내지 도 20, 도 25 내지 도 35a, 도 36 내지 도 39a, 도 40a, 및 도 40b는 도 1a에서의 라인(C-C')을 따르는 도 1a, 도 1b, 및 도 1c에서 예시된 디바이스를 제조하는 실시예 방법에서의 단계들을 예시하는 측 단면도들이다. 도 21, 도 23, 및 도 24는 도 1a에서의 라인(D-D')을 따르는 도 1a, 도 1b, 및 도 1c에서 예시된 디바이스의 대안적인 실시예의 측 단면도이다. 도 22는 도 21에서 도시된 단계의 상면도이다. 도 35c는 도 35a 및 도 35b에서 도시된 단계의 상면도이다. 도 35a는 도 35c에서의 라인(E-E')을 따르는 디바이스의 측 단면도이다. 도 35b는 도 35c에서의 라인(F-F')을 따르는 디바이스의 측 단면도이다. 도 39c는 도 39a 및 도 39b에서 도시된 단계의 상면도이다. 도 39a는 도 39c에서의 라인(E-E')을 따르는 디바이스의 측 단면도이다. 도 39b는 도 39c에서의 라인(F-F')을 따르는 디바이스의 측 단면도이다.
도 41a, 도 42, 도 43a, 도 44a, 및 도 44b는 도 2a에서의 라인(C-C')을 따르는 도 2a, 도 2b, 및 도 2c에서 예시된 디바이스를 제조하는 실시예 방법에서의 단계들을 예시하는 측 단면도들이다. 도 41c는 도 41a 및 도 41b에서 도시된 단계의 상면도이다. 도 41a는 도 41c에서의 라인(E-E')을 따르는 디바이스의 측 단면도이다. 도 41b는 도 41c에서의 라인(F-F')을 따르는 디바이스의 측 단면도이다. 도 43c는 도 43a 및 도 43b에서 도시된 단계의 상면도이다. 도 43a는 도 43c에서의 라인(E-E')을 따르는 디바이스의 측 단면도이다. 도 43b는 도 43c에서의 라인(F-F')을 따르는 디바이스의 측 단면도이다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 아래에서 설명될 것이다. 다음의 설명이 본 개시내용의 다양한 실시예들을 설명하도록 의도되고, 본 개시내용을 제한하도록 의도되지 않는다는 것이 이해되어야 한다.
본 개시내용의 실시예들은 수직 NAND 스트링들의 어레이와 같은 메모리 디바이스들의 모놀리식 삼차원 어레이를 제공한다. NAND 스트링들은 적어도 하나의 메모리 셀이 다른 메모리 셀 위에 위치되도록 수직으로 배향된다. 어레이는 실리콘 또는 다른 반도체 재료의 단위 면적 당 메모리 셀들의 더 높은 밀도를 제공하도록 NAND 디바이스들의 수직 스케일링을 허용한다.
모놀리식 삼차원 메모리 어레이는, 개재하는 기판들 없이, 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. "모놀리식"이라는 용어는 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접적으로 증착되는 것을 의미한다. 반대로, 이차원 어레이들이 별개로 형성되고, 그 후에 함께 패키징되어 비-모놀리식 메모리 디바이스가 형성될 수 있다. 예컨대, 발명의 명칭이 "삼차원 구조 메모리"인 Leedy의 미국 특허 번호 제 5,915,167 호에서와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고, 메모리 레벨들을 서로의 위에 접착함으로써 비-모놀리식 적층된 메모리들이 구축되었다. 본딩 전에 기판들이 박형화될 수 있거나 또는 메모리 레벨들로부터 제거될 수 있지만, 초기에 메모리 레벨들이 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 삼차원 메모리 어레이들이 아니다.
도 1a 및 도 2a는 위에 놓인 층들을 통해 아래에 놓인 층들이 도시되는 본 개시내용의 실시예들의 메모리 블록의 개략적인 "시 스루(see through)" 상면도들이다. 도 1b는 도 1a에서의 라인(Z-Z')을 따르는 디바이스의 측 단면도인 한편, 도 2b는 도 2a에서의 라인(Z-Z')을 따르는 디바이스의 측 단면도이다. 도 1c는 도 1a에서의 라인(B-B')을 따르는 디바이스의 측 단면도이고, 도 2c는 도 2a에서의 라인(B-B')을 따르는 디바이스의 측 단면도이다.
몇몇 실시예들에서, 도 1a, 도 2a, 도 1c, 및 도 2c에서 도시된 바와 같이, 모놀리식 삼차원 NAND 메모리 디바이스는 메모리 막(13), 반도체 채널(1), 그리고 선택적으로, 절연성 충진 재료(2)로 충진된 모놀리식 삼차원 NAND 스트링들(150)의 어레이를 포함한다.
도 1c 및 도 2c에서 도시된 바와 같이, 모놀리식 삼차원 NAND 메모리 디바이스는, 교번하는 층들의 스택(120)을 형성하도록, 각각 기판(100)의 주 표면(100a)에 대해 실질적으로 평행하게 연장되는 복수의 절연층들(19)에 의해 분리된 복수의 제어 게이트 전극들(3)을 더 포함한다.
도 1a, 도 1b, 도 2a, 및 도 2b에서 도시된 바와 같이, 모놀리식 삼차원 NAND 메모리 디바이스는 기판(100)의 주 표면(100a)에 대해 실질적으로 수직으로 연장되는 적어도 하나의 트렌치(84)를 더 포함한다. 적어도 하나의 소스 전극(202)이 트렌치(84)에 위치된다. 몇몇 실시예들에서, 도 1a 및 도 1b에서 도시된 바와 같이, 소스 전극(202)(예컨대, 202a, 202b 등)은 적어도 하나의 제1 트렌치 재료를 포함하는 전기 전도성 기둥들(206)을 포함한다.
특정한 실시예들에서, 도 2a 및 도 2b에서 도시된 바와 같이, 소스 전극(202)은 기판(100)의 주 표면(100a)에 대해 실질적으로 평행한 위에 놓인 전기 전도성 층(207)과 접촉하는 전기 전도성 기둥들(206)을 포함한다. 전기 전도성 기둥들(206) 및 전기 전도성 층(207)은 각각 제1 트렌치 재료를 포함할 수 있다.
몇몇 실시예들에서, 도 6 내지 도 40b에 관하여 아래에서 더 상세히 설명되는 바와 같이, 복수의 제어 게이트 전극들(3)은, 먼저, 도 7 내지 도 28에서 도시된 바와 같이, 복수의 희생 층들(121)을 형성하고, 그 후에, 도 29 내지 도 31에서 도시된 바와 같이, 복수의 희생 층들(121)을 제거하고, 결과적인 개구들(예컨대, 리세스들)(182)을 전도성 재료로 충진하여, 복수의 제어 게이트 전극들(3)을 형성함으로써 형성된다. 이러한 충진 단계는 기판 상에 복수의 제어 게이트 전극들(3)에 의해 가해지는 압축 또는 인장 응력, 예컨대 텅스텐 제어 게이트 전극들에 의해 가해지는 인장 응력으로 인한 기판(100)의 휨을 발생시킬 수 있다.
몇몇 실시예들에서, 소스 전극(202)은, 도 26 내지 도 31에서 도시된 바와 같이, 교번하는 층들의 스택(120)에 트렌치(84)를 에칭하고, 도 32 내지 도 40b 및 도 41a 내지 도 44b에서 도시된 바와 같이, 제1 트렌치 재료, 제2 재료(209), 및 절연체 재료(205)로 트렌치(84)를 충진함으로써 형성된다. 이러한 충진 단계는 기판(100) 상에 예컨대 기둥들(206) 및/또는 층들(207)과 같은 제1 트렌치 재료에 의해 가해지는 압축 또는 인장 응력으로 인한 기판(100)의 휨을 발생시킬 수 있다. 몇몇 실시예들에서, 텅스텐과 같은 제1 트렌치 재료의 더 많은 양은 디바이스에서의 더 큰 인장 응력을 초래한다.
기판 상에 복수의 제어 게이트 전극들 및/또는 전기 전도성 기둥들에 의해 가해지는 압축 또는 인장 응력에 대항하기 위해, 트렌치(84)는 적어도 하나의 제2 트렌치 재료(209)로 적어도 부분적으로 충진된다. 제1 트렌치 재료가 제1 응력 타입의 제1 크기를 받고 있는 재료를 포함하는 경우에, 제2 트렌치 재료는, 기판 상에 복수의 제어 게이트 전극들 또는 제1 트렌치 재료 중 적어도 하나에 의해 가해지는 응력으로 인한 기판의 휨을 상쇄하기 위해, 응력를 받고 있지 않거나, 제1 응력 타입과 반대인 제2 응력 타입을 받고 있거나, 또는 제1 응력 타입의 제1 크기보다 더 작은 제1 응력 타입의 제2 크기를 받고 있는 재료를 포함한다. 몇몇 실시예들에서, 제1 응력 타입은 인장 응력이고, 제2 응력 타입은 압축 응력이다. 다른 실시예들에서, 제1 응력 타입은 압축 응력이고, 제2 응력 타입은 인장 응력이다. 몇몇 실시예들에서, 제1 트렌치 재료는 인장 응력의 제1 크기를 받고 있고, 제2 트렌치 재료는 압축 응력을 받고 있다. 몇몇 실시예들에서, 제2 트렌치 재료는 압축 응력을 받고 있고, 복수의 제어 게이트 전극들(3)은 인장 응력을 받고 있다. 대안적으로, 기둥들(206), 층들(207), 및/또는 제어 게이트 전극들(3)은 압축 응력을 받고 있고, 제2 트렌치 재료는 인장 응력을 받고 있다.
도 1a 및 도 2a에서 도시된 바와 같이, 각각의 기둥(206)은 기판(100)의 주 표면(100a)에 대해 실질적으로 평행한 평면에서 실질적으로 원형인 단면 형상을 가질 수 있다. 각각의 기둥(206)은 타원형, 다각형, 또는 불규칙한 단면 형상들과 같은 다른 단면 형상들을 가질 수 있다. 각각의 기둥(206)의 단면 형상은 기둥(206) 내에서 또는 기둥들(206) 간에 균일할 수 있거나 또는 불균일할 수 있다. 몇몇 실시예들에서, 도 1b, 도 1c, 도 2b, 및 도 2c에서 도시된 바와 같이, 기둥들(206)은 대체로 원통형인 형상을 갖는다. 다른 실시예들에서, 각각의 기둥(206)은 기판으로부터의 거리에 따라 변화되는 단면 형상, 예컨대, 원뿔 형상 또는 절두된 원뿔 형상과 같은 테이퍼 형상을 가질 수 있다.
도 1a 및 도 2a는 복수의 메모리 블록들(400)을 포함하는 메모리 디바이스들을 예시하고, 각각의 메모리 블록(400)은 본 개시내용의 실시예들에 따른 복수의 수직 NAND 스트링들(150)의 어레이를 포함한다. 도 1c 및 도 2c에서 도시된 바와 같이, 각각의 스트링은 각각 메모리 디바이스 레벨들(70)을 포함한다.
도 1c 및 도 2c에서 도시된 바와 같이, 각각의 NAND 스트링(150)은 메모리 디바이스 레벨들(70)에서의 반도체 채널(1)에 인접하여 위치된 적어도 하나의 메모리 막(13)을 포함한다. 구체적으로, 메모리 막(13)은 반도체 채널(1)과 복수의 제어 게이트 전극들(3) 사이에 위치된다. 도 3a 및 도 3c에서 도시된 바와 같이, 메모리 막(13)은 터널 유전체(11), 전하 저장 구역(들)(9)(예컨대, 유전체 전하 트래핑 층 또는 플로팅 게이트들), 및 블로킹 유전체(7)를 포함한다.
도 1c 및 도 2c에서 도시된 바와 같이, 메모리 디바이스 레벨들(70)은 기판(100)의 주 표면(100a)에 대해 실질적으로 수직으로 연장되는 적어도 하나의 단부 부분을 갖는 반도체 채널(1)을 포함한다. 예컨대, 도 1c, 도 3a, 및 도 3c에서 도시된 바와 같이, 반도체 채널(1)은 메모리 디바이스 레벨들(70)에서 기둥 형상을 가질 수 있고, 메모리 디바이스 레벨들(70)에서의 전체 기둥-형상 반도체 채널은 기판(100)의 주 표면에 대해 실질적으로 수직으로 연장된다. 몇몇 실시예들에서, 도 1c에서 도시된 바와 같이, 반도체 채널(1)의 대향하는 단부 부분들은 채널의 전도성 타입(예컨대, p-타입)과 반대인 전도성 타입 도펀트들(예컨대, n-타입)로 도핑된 각각의 반도체 소스 및 드레인 구역들(102a, 103a)을 포함한다. 소스 및 드레인 구역들(102a, 103a)은 각각의 소스 콘택(102) 및 드레인 콘택(103)과 전기적으로 접촉한다. 일 실시예에서, 도 3a 및 도 3c에서 도시된 바와 같이, 디바이스의 소스/드레인 콘택들은 반도체 채널(1) 아래에 형성된 제1 콘택(102) 및 반도체 채널(1) 위에 형성된 제2 콘택(103)을 포함할 수 있다. 몇몇 실시예들에서, 제1 콘택(102)은 소스 콘택이고, 제2 콘택(103)은 드레인 콘택이다. 예컨대, 도 3a 및 도 3c에서 도시된 바와 같이, 채널(1)의 바닥 부분(1b)은 (소스 콘택(102)이 채널(1)의 전도성 타입과 반대인 전도성 타입의 반도체이고, 디바이스의 소스 구역으로서 작용하는 경우에) 소스 콘택(102)과 접촉하고, 도 1c, 도 3a, 및 도 3c에서 도시된 바와 같이, 채널(1)의 상측 부분에서의 드레인 구역(103a)은 드레인 콘택(103)과 전기적으로 연결된다.
도 2c 및 도 4에서 도시된 대안적인 실시예에서, 반도체 채널(1)은 J-형 파이프 형상을 가질 수 있다. J-형 파이프 형상 반도체 채널(1)의 제1 윙 부분(101a)은 기판(100)의 주 표면에 대해 실질적으로 수직으로 연장될 수 있고, J-형 파이프 형상 반도체 채널의 제2 수평 부분(101b)은 기판(100)의 주 표면에 대해 실질적으로 평행하게 연장된다. 도 2c 및 도 4에서 도시된 디바이스는, 도 1c의 채널(1) 아래의 콘택(102)이 도 4에서 생략된 것을 제외하고는, 도 1a 내지 도 1c에서 도시된 디바이스의 도 1a에서의 라인(B-B')을 따르는 측 단면도와 유사하다. 소스 또는 드레인 전극들 중 하나(예컨대, 드레인 전극(203))는 위로부터 반도체 채널(1)의 윙 부분(101a) 위에서 드레인 콘택(103)을 통해 드레인 구역(103a)과 접촉하고, 소스 또는 드레인 전극들 중 다른 하나(예컨대, 소스 전극(202))는 위로부터 반도체 채널의 제2 부분(101b) 옆의 소스 구역(102a)과 접촉한다. 이러한 실시예들에서, 도 3a 및 도 3c의 수평 소스 콘택(102)은 필요하지 않다. 몇몇 실시예들에서, 소스 전극(202)은, 도 1a 및 도 2a에서 도시된 것과 유사하게, 제어 게이트 전극들(3)에 대해 실질적으로 평행하게 연장되는 유전체(205) 절연된 트렌치(84)에 위치된다. 몇몇 실시예들에서, 도 1a, 도 1c, 도 2a, 및 도 2c에서 도시된 바와 같이, 드레인 전극은 반도체 채널(1) 위에 위치된 비트 라인(203)이고, 비트 라인은 복수의 제어 게이트 전극들(3)에 대해 그리고 소스 전극(202)에 대해 실질적으로 수직으로 연장된다.
몇몇 실시예들에서, 도 3c 및 도 3d에서 도시된 바와 같이, 반도체 채널(1)은 충진된 특징부일 수 있다. 몇몇 다른 실시예들에서, 반도체 채널(1)은 중공형일 수 있고, 예컨대, 도 3a 및 도 3b에서 도시된 바와 같이, 절연성 충진 재료(2)로 충진된 중공의 실질적으로 원통형인 형상(예컨대, 중공의 절두된 원뿔과 같은 직경이 증가되는 테이퍼형 원통, 또는 도 3a 및 도 3c에서 도시된 바와 같이, 바닥 부분(1b)을 갖는, 채널의 대부분에 걸쳐 높이에 따라 직경이 실질적으로 균일한 원통)일 수 있다. 이러한 실시예들에서, 절연성 충진 재료(2)가 반도체 채널(1)에 의해 둘러싸인 중공 부분을 충진하도록 형성될 수 있다.
기판(100)은 본 기술분야에 알려져 있는 임의의 반전도성 기판, 예컨대 단결정질 실리콘, 실리콘-게르마늄 또는 실리콘-게르마늄-탄소와 같은 IV-IV 화합물들, III-V 화합물들, II-VI 화합물들, 그러한 기판들 위의 에피택셜 층들, 또는 임의의 다른 반전도성 또는 비-반전도성 재료, 예컨대 실리콘 산화물, 유리, 플라스틱, 금속 또는 세라믹 기판일 수 있다. 기판(100)은 메모리 디바이스를 위한 구동 회로들과 같은, 그러한 기판(100) 상에 제작된 집적 회로들을 포함할 수 있다.
예컨대, 실리콘, 게르마늄, 실리콘 게르마늄, 또는 다른 화합물 반도체 재료들, 예컨대 III-V, II-VI, 또는 전도성 또는 반전도성 산화물들 등과 같은 임의의 적합한 반도체 재료들이 반도체 채널(1)에 사용될 수 있다. 반도체 재료는 비정질, 다결정질, 또는 단결정일 수 있다. 반도체 채널 재료는 임의의 적합한 증착 방법들에 의해 형성될 수 있다. 예컨대, 일 실시예에서, 반도체 채널 재료는 저압 화학 기상 증착(LPCVD)에 의해 증착된다. 몇몇 다른 실시예들에서, 반도체 채널 재료는 초기에 증착된 비정질 반도체 재료를 재결정화함으로써 형성되는 재결정화된 다결정질 반도체 재료일 수 있다.
절연성 충진 재료(2)는 임의의 전기 절연성 재료, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 고-k 절연성 재료들을 포함할 수 있다.
도 3a 및 도 3c에서 도시된 바와 같이, 채널들(1)은 기판(100)의 주 표면(100a)에 대해 실질적으로 평행하게 연장되는 적어도 하나의 단부 부분을 갖는 소스 콘택(102)에 전기적으로 연결된다. 예컨대, 도 3a 및 도 3c에서 도시된 바와 같이, 소스 콘택(102)은 평면 형상을 가질 수 있고, 전체 평면-형상 소스 콘택은 기판(100)의 주 표면에 대해 실질적으로 평행하게 연장된다. 다른 실시예들에서, 소스 콘택(102)은 레일 형상을 갖는다.
대안적으로, 위에서 설명되고 도 2c 및 도 4에서 예시된 J-형 파이프 형상을 갖는 반도체 채널에서와 같이, 예컨대, 소스 전극(202)이 기판(100)에서의 또는 위의 소스 구역(102a)과 접촉하고, 반도체 채널(1)의 부분(101b)이 기판(100)에서 또는 위에서 기판의 주 표면(100a)에 대해 평행하게 연장되는 경우에, 소스 콘택(102)이 생략될 수 있다.
다양한 실시예들에서, 반도체 채널(1)은 제1 전도성 타입(예컨대, p-타입)을 갖는 비정질 실리콘 또는 폴리실리콘을 포함하고, 소스 콘택(102)은 제2 전도성 타입(예컨대, n-타입) 및 반도체 채널(1)보다 더 높은 도핑 농도를 갖는 단결정 실리콘 또는 폴리 실리콘을 포함하고, 기판(100)은 소스 콘택(102)보다 더 낮은 도핑 농도를 갖는 단결정 실리콘 기판을 포함한다. 예컨대, 기판(100)의 상측 부분은, 소스 콘택(102) 아래에, 또는 소스 콘택(102)의 부재 시에, 도 1c 및 도 2c에서 도시된 바와 같이, 소스(102b) 아래에 그리고 소스(102b)의 측면 주위에, 제1 전도성 타입의 웰(예컨대, p-웰(302))을 포함할 수 있다.
몇몇 실시예들에서, 기판(100)의 적어도 상단 주 표면(100a)은 단결정 실리콘을 포함한다. 전체 기판(100)은 실리콘 웨이퍼와 같은 단결정 실리콘 기판을 포함할 수 있다. 대안적으로, 기판은 실리콘 웨이퍼 또는 다른 지지 재료 위에 위치되는 상단 주 표면(100a)을 형성하는 단결정 실리콘 층을 포함할 수 있다.
메모리 디바이스 레벨들(70)에서의 모놀리식 삼차원 NAND 스트링들(150)은, 기판(100)의 주 표면(100a)에 대해 실질적으로 평행하게 연장되는, 도 1c, 도 2c, 도 3a, 도 3c, 및 도 4에서 도시된 바와 같은 복수의 제어 게이트 전극들(3)을 더 포함한다. NAND 스트링들(150)을 포함하는 제어 게이트 전극들(3)의 부분들은 본원에서 "워드 라인들"이라고 지칭될 수 있다. 제어 게이트 전극들(3)은 기판(100)의 주 표면(100a)에 대해 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다. 도 1c 및 도 2c에서 도시된 바와 같이, 복수의 제어 게이트 전극들(3)은, 적어도, 제1 디바이스 레벨(예컨대, 메모리 디바이스 레벨 A)에 위치된 제1 제어 게이트 전극(3a), 및 기판(100)의 주 표면(100a) 위에 그리고 디바이스 레벨 A 아래에 위치된 제2 디바이스 레벨(예컨대, 메모리 디바이스 레벨 B)에 위치된 제2 제어 게이트 전극(3b)을 포함한다. 제어 게이트 재료는 도핑된 폴리실리콘, 텅스텐, 구리, 알루미늄, 탄탈룸, 티타늄, 코발트, 티타늄 질화물, 이들의 합금들, 또는 이러한 재료들의 조합과 같은 본 기술분야에 알려져 있는 임의의 하나 이상의 적합한 전도성 또는 반도체 제어 게이트 재료를 포함할 수 있다.
블로킹 유전체(7)가 제어 게이트 전극(들)(3)에 인접하여 위치된다. 몇몇 실시예들에서, 도 3a 및 도 3c에서 도시된 바와 같이, 블로킹 유전체는 제어 게이트 전극(3)에 인접하여 그리고 채널(1)에 대해 평행하게 위치된다. 다른 실시예들에서, 블로킹 유전체(7)는 제어 게이트 전극(3)을 둘러쌀 수 있다. 블로킹 유전체(7)는 복수의 제어 게이트 전극들(3) 중 각각의 제어 게이트 전극과 접촉하여 위치된 복수의 블로킹 유전체 세그먼트들을 갖는 하나 이상의 층들을 포함할 수 있다. 대안적으로, 블로킹 유전체는 NAND 스트링의 메모리 셀 부분의 전체 길이에 이르는 하나 이상의 연속적인 층들을 포함할 수 있다.
모놀리식 삼차원 NAND 스트링(150)은 또한, 적어도 하나의 전하 저장 구역(9)을 포함한다. 전하 저장 구역(9)은 NAND 스트링의 메모리 셀 부분의 전체 길이에 이르는 하나 이상의 연속적인 층들을 포함할 수 있다. 대안적으로, 전하 저장 구역은 블로킹 유전체(7)와 채널(1) 사이에 위치된 복수의 분리된 전하 저장 구역들 또는 세그먼트들(9)을 포함할 수 있다.
분리된 전하 저장 구역들(9)은 복수의 수직으로 이격된 전도성(예컨대, 금속, 예컨대 텅스텐, 몰리브덴, 탄탈룸, 티타늄, 백금, 루테늄 및 이들의 합금들, 또는 금속 실리사이드, 예컨대 텅스텐 실리사이드, 몰리브덴 실리사이드, 탄탈룸 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드 또는 이들의 조합) 또는 반도체(예컨대, 폴리실리콘) 플로팅 게이트들을 포함할 수 있다. 대안적으로, 전하 저장 구역(9)은 실리콘 질화물 층 또는 실리콘 질화물 세그먼트들과 같은 절연성 전하 트래핑 재료를 포함할 수 있다. 대안적으로, 전하 저장 구역(9)은, 예컨대 루테늄 나노입자들과 같은 금속 나노입자들과 같은 전도성 나노입자들을 포함할 수 있다.
모놀리식 삼차원 NAND 스트링의 터널 유전체(11)는 전하 저장 구역(9)과 반도체 채널(1) 사이에 위치된다. 터널 유전체 층(11)은 실리콘 산화물을 포함할 수 있다. 예컨대, 터널 유전체 층(11)은 실리콘 이산화물 층, 또는 실리콘 이산화물/실리콘 질화물/실리콘 이산화물 다층일 수 있다.
블로킹 유전체(7) 및 터널 유전체(11)는 임의의 하나 이상의 동일한 또는 상이한 전기 절연성 재료들, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 절연성 재료들, 예컨대 금속 산화물 재료들, 예를 들어 알루미늄 산화물 또는 하프늄 산화물로부터 독립적으로 선택될 수 있다. 블로킹 유전체(7)는 실리콘 산화물 및 금속 산화물(예컨대, Al2O3) 층들과 같은 다수의 상이한 층들을 포함할 수 있다. 터널 유전체(11)는 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물의 다중층들(예컨대, ONO 층들)을 포함할 수 있다.
일 실시예에서, 터널 유전체(11)는 기판(100)의 주 표면(100a)에 대해 수직으로 연장되는 실리콘 산화물 층을 포함하고, 전하 트래핑 층(9)은 기판(100)의 주 표면(100a)에 대해 수직으로 연장되고 터널 유전체(11)와 접촉하는 실리콘 질화물 층을 포함한다. 블로킹 유전체(7)는, 전하 트래핑 층(9)과 접촉하고 기판(100)의 주 표면(100a)에 대해 수직으로 연장되는 구역들로 패터닝된 실리콘 산화물과 금속 산화물 층들의 조합 또는 제1 실리콘 산화물 층을 포함한다.
도 1a 및 도 2a에서 도시된 바와 같이, 복수의 드레인 전극들(예컨대, 비트 라인들)(203)이 각각의 블록(400)에서의 NAND 스트링들(150)의 어레이 위에 위치된다. 도 1a 및 도 2a에서 도시된 바와 같이, 드레인 전극들(203)은 각각의 블록(400)에서 제1 유전체 충진된 트렌치(84a)로부터 제2 유전체 충진된 트렌치(84b)로 비트 라인 방향(B-B')으로 연장된다. 게다가, 도 1a 및 도 2a에서 도시된 바와 같이, 각각의 트렌치(84)는 워드 라인 방향으로 연장되고, 2개의 인접한 블록들(400)을 분리시킨다. 도 1b, 도 1c, 도 2b, 및 도 2c에서 도시된 바와 같이, 드레인 전극들(203)은 복수의 메모리 블록들(400)에 걸쳐 트렌치들 위에서 그리고 트렌치들에 대해 수직으로 연장된다. 각각의 드레인 전극(203)은 드레인 콘택(103)을 통해 하나의 NAND 스트링(150)에서의 반도체 채널(1)의 상측 부분에 (예컨대, 채널(1) 위의 도핑된 드레인 구역(103a)에) 전기적으로 연결된다.
도 1a 및 도 2a에서 도시된 바와 같이, 드레인 전극들(203)의 밀도는 NAND 스트링들(150)의 행들의 수에 따라 그리고 각각의 행에서의 인접한 NAND 스트링들 사이의 간격에 따라 좌우된다. 예컨대, 도 1a 및 도 2a에서 도시된 바와 같이, 각각의 NAND 스트링(150)은 그 각각의 NAND 스트링(150) 위로 지나가는 하나의 드레인 전극(203)을 갖는다. 도 1c 및 도 2c에서 도시된 바와 같이, 각각의 드레인 콘택(103)이 각각의 NAND 스트링(150)에서의 채널(1)을 NAND 스트링(150) 위로 지나가는 각각의 드레인 전극(203)에 연결시킨다. 이러한 경우에, 드레인 콘택(103)은 NAND 스트링(150)의 중간 위에 위치될 수 있다.
다른 실시예들에서, 각각의 메모리 개구(81)는 그 각각의 메모리 개구(81) 위로 지나가는 예컨대 2개의 드레인 전극들과 같은 하나 초과의 드레인 전극을 가질 수 있다. 각각의 드레인 콘택은 각각의 NAND 스트링에서의 채널을 NAND 스트링 위로 지나가는 드레인 전극들 중 하나에만 연결시킨다. 이러한 경우에서, 드레인 콘택은 NAND 스트링의 중심에서 벗어나(예컨대, 중간보다 주변부에 더 근접하게) 위치될 수 있고, 드레인 콘택은 NAND 스트링의 주변부에서 채널과 접촉한다. 몇몇 실시예들에서, 드레인 콘택(103)은 좁은 섹션 아래의 넓은 섹션을 갖는 2-파트 드레인 콘택이다. 넓은 섹션은 도핑된 드레인 구역(103a)과 2-파트 드레인 콘택 사이의 우수한 전기 접촉을 제공할 수 있다. 각각의 메모리 개구(81) 위로 지나가는 다수의 드레인 전극들을 갖는 특정한 실시예들에서, 좁은 섹션은 2-파트 드레인 콘택(103)이 다수의 드레인 전극들 중 단일 드레인 전극과의 전기 접촉을 유지하게 허용한다.
도 1a 및 도 2a는 각각, 메모리 블록(400)의 상면도를 예시한다. 메모리 블록은 위에서 설명된 모놀리식 삼차원 NAND 스트링들(150)의 적어도 하나의 행을 포함하는 NAND 스트링들의 어레이, 어레이의 제1 측 상에 위치된 제1 트렌치(84a), 및 어레이의 제1 측의 반대편에 있는 어레이의 제2 측 상에 위치된 제2 트렌치(84b)를 포함한다.
도 1a 및 도 2a에서 도시된 바와 같이, 각각의 블록(400)에서, 제1 소스 전극(202a)이 제1 트렌치(84a)에 위치되고, 제2 소스 전극(202b)이 제2 트렌치(84b)에 위치된다. 도 1a에서 도시된 실시예에서, 제1 소스 전극(202a)은 기판(100)의 주 표면(100a)에 대해 실질적으로 수직인 장축을 갖는 복수의 전기 전도성 기둥들(206a)을 포함하는 제1 재료를 포함한다. 도 2a에서 도시된 실시예에서, 제1 소스 전극(202a)은 기판(100)의 주 표면(100a)에 대해 실질적으로 평행하게 연장되는 위에 놓인 전기 전도성 층(207)과 접촉하는 복수의 전기 전도성 기둥들(206a)을 포함하는 제1 재료를 포함한다. 몇몇 실시예들에서, 전기 전도성 층(207)은 레일 형상 소스 콘택이다.
소스 전극(202)의 전기 전도성 재료는 임의의 전기 전도성 재료, 예컨대 텅스텐 또는 텅스텐 합금, 또는 텅스텐 전극, 및 티타늄 질화물 또는 텅스텐 질화물 라이너를 포함할 수 있다.
제2 트렌치 재료(209)가 트렌치(84)에 위치되고, 전기 절연성, 전기 전도성, 또는 반도체 재료를 포함할 수 있다. 몇몇 실시예들에서, 제2 트렌치 재료(209)는 다이아몬드-유사 탄소, N+ 도핑된 다결정질 실리콘, 비정질 탄소, 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄질화물로부터 선택되는 재료를 포함한다. 대안적으로, 제2 트렌치 재료는 에어 갭일 수 있다.
몇몇 실시예들에서, 도 1b 및 도 2b에서 도시된 바와 같이, 소스 전극(202)은 기판의 주 표면에 대해 실질적으로 수직인 장축을 갖는 복수의 전기 전도성 기둥들(206)을 포함하는 제1 트렌치 재료를 포함하고, 제2 트렌치 재료(209)는 트렌치(84)에서 복수의 전기 전도성 기둥들(206) 각각 사이에 위치된다.
다른 실시예들에서, 도 2b에서 도시된 바와 같이, 소스 전극(202)은 기판(100)의 주 표면(100a)에 대해 실질적으로 수직인 장축을 갖는 복수의 전기 전도성 기둥들(206)을 포함하는 제1 트렌치 재료, 및 기판(100)의 주 표면(100a)에 대해 실질적으로 평행하게 연장되는 전기 전도성 층(207)을 포함하고, 제2 트렌치 재료(209)는 복수의 전기 전도성 기둥들(206) 각각 사이에서 그리고 전기 전도성 층(207) 아래에서 트렌치(84)에 위치된다.
메모리 디바이스 레벨들(70)에서, 트렌치(84)는 트렌치(84)의 벽들 둘 다에 위치된 실리콘 산화물 등과 같은 임의의 적합한 절연층(205)을 포함할 수 있다. 도 1c, 도 2c, 및 도 4에서 도시된 바와 같이, 복수의 전기 전도성 기둥들(206), 및 선택적으로, 전기 전도성 층(207)을 포함하는 각각의 소스 전극(202)은 절연층(205)에 의해 제어 게이트 전극들(3)로부터 분리된다. 몇몇 실시예들에서, 각각 도 1c, 도 2c, 및 도 4에서 도시된 바와 같이, 소스 전극(202)의 전기 전도성 기둥(206)은 기판(100)에서의 소스 구역, 예컨대 소스 콘택(102), 또는 p-웰(302)에서의 소스(102a)와 접촉한다.
몇몇 실시예들에서, 전극 션트(204)가 비트 라인들(203) 및 기판(100)의 주 표면(100a)에 대해 실질적으로 평행하게 연장되고, 다수의 소스 전극들(202)(예컨대, 202a, 202b 등)을 전기적으로 연결시킨다. 도 5에서 도시된 바와 같이, 전극 션트(204)는 전기 전도성 기둥들(206)(예컨대, 206a, 206b 등)과 전기적으로 접촉할 수 있다. 다른 실시예들에서, 전극 션트(204)는, 예컨대 전기 전도성 층(207)과 같은 레일 형상 소스 콘택과 전기적으로 접촉할 수 있다. 전극 션트는 본 기술분야에 알려져 있는 임의의 적합한 전도성 재료들을 포함한다.
NAND 스트링들의 어레이는 NAND 스트링들(150)의 임의의 수의 행들을 포함할 수 있다. 예컨대, 도 1a 및 도 2a에서 도시된 어레이들은 각각, NAND 스트링들의 적어도 4x1, 예컨대 적어도 4x3, 또는 4x4 어레이를 포함한다. 즉, 이러한 도면들에서 도시된 어레이는 NAND 스트링들의 4개의 행들을 갖고, 각각의 행에 적어도 하나의 NAND 스트링이 존재한다. NAND 스트링들의 행들은 워드 라인 방향으로(예컨대, 도 1a 및 도 2a에서 라인(Z-Z')을 따라) 연장된다. 따라서, 블록(400)에서의 어레이는 워드 라인 방향으로 연장되는 NAND 스트링들(150)의 제1, 제2, 제3, 및 제4 행을 포함한다. 도 1a 및 도 2a에서 도시된 바와 같이, NAND 스트링들의 제1 및 제3 행에서의 반도체 채널들은 워드 라인 방향을 따라 NAND 스트링들의 제2 및 제4 행에서의 각각의 반도체 채널들로부터 오프셋된다. 일반적으로, NAND 스트링들의 홀수 행들에서의 반도체 채널들은 워드 라인 방향을 따라 NAND 스트링들의 짝수 행들에서의 각각의 반도체 채널들로부터 오프셋된다. 대안적으로, 인접한 행들에서의 반도체 채널들이 정렬될 수 있다.
대안적인 실시예들에서, 각각의 메모리 블록(400)은 NAND 스트링들의 4개보다 더 적은 행들을 갖는 어레이를 가질 수 있다. 대안적으로, 각각의 블록에서의 어레이는 NAND 스트링들의 4개 초과의 행들, 예컨대 5개 내지 20개의 행들을 가질 수 있다. 도 1a 및 도 2a는 NAND 스트링들의 복수의 4x4 어레이들을 도시하고, 여기에서, 각각의 어레이는 NAND 스트링들의 4개의 행들을 갖고, 각각의 행은 4개의 NAND 스트링들을 포함한다.
도 2a 및 도 2c에서 도시된 바와 같이, NAND 스트링들(150)의 제1 및 제2 행 각각에서의 제1 반도체 채널(1)은 p-웰(302)과 접촉하는 바닥 측(1b)을 포함한다. p-웰(302)은 차례로, 제1 소스 전극(202a)(예컨대, 도 2a에서의 "상측" 트렌치(84a)에 위치된 소스 전극에 대응하는 도 2c에서의 좌측 소스 전극) 및 제2 소스 전극(202b)(예컨대, 도 2a에서의 "하측" 트렌치(84b)에 위치된 소스 전극에 대응하는 도 2c에서의 우측 소스 전극)과 접촉한다.
도 2a에서 도시된 바와 같이, 제어 게이트 전극들(3)은 비트 라인 방향(B-B')에 대해 수직인 워드 라인 방향(Z-Z')으로 연장된다. 제어 게이트 전극들(3)은 메모리 블록(400)에서의 어레이에서 연속적이다. 즉, 제어 게이트 전극들(3)은 NAND 스트링들(150)을 포함하는 분리된 개구들(81)(이는 본원에서 전면 측 개구들 또는 메모리 개구들이라고 지칭됨)을 갖는 연속적인 스트립 또는 시트의 형상을 갖는다. 그러나, 제어 게이트 전극들(3)은, 블록(400) 전체에 걸쳐, 트렌치들(84) 사이의 비트 라인 방향에서 그리고 워드 라인 방향에서 전기적 및 물리적 연속성을 갖는다. 즉, 메모리 개구들(81)은 각각의 블록에서의 하나의 트렌치(84)로부터 반대편 트렌치(84)로의 제어 게이트 전극들에서의 연속적인 전기적 및 물리적 경로를 완전히 단절시키지 않는다.
메모리 블록(400)은 도 1a 및 도 2a에서 도시된 NAND 스트링들의 제1, 제2, 제3, 및 제4 행들에 대해 복수의 메모리 디바이스 레벨들(70) 각각에서 공통 제어 게이트 전극(3)을 포함한다. 공통 제어 게이트 전극(3)은 또한, 워드 라인 또는 워드 라인 핑거라고 지칭될 수 있다(도 1a 및 도 2a에서 파선들로 도시됨). 다양한 실시예들에서, 메모리 블록(400)은 선택적으로, p-웰(302)과 제어 게이트 전극들(3) 사이에 위치된 선택 게이트 전극(33)(예컨대, 도 1c 및 도 2c에서 도시된 소스 측 선택 게이트 전극(33))을 포함하고, 선택 게이트 전극은 어레이에서 연속적이다. 메모리 블록(400)은 선택적으로, 도 1c 및 도 2c에서 도시된, 제어 게이트 전극들(3) 위에 위치된 드레인 측 선택 게이트 전극(34)을 포함할 수 있고, 드레인 측 선택 게이트 전극은 어레이에서 연속적이다. 다양한 실시예들에서, 블록(400)에서의 NAND 스트링들의 제1, 제2, 제3, 및 제4 행에 대해, 도 1c 및 도 2c에서 도시된 바와 같이, 소스 전극(202)은 공통 소스 콘택(102)과 접촉하거나, 또는 소스 콘택(102)이 생략된 경우에, 기판(100) 또는 p-웰(302)에서의 소스 구역(102a)과 접촉한다. 따라서, 각각의 블록(400)에서의 어레이에서의 모든 NAND 스트링들은 동일한 소거 단계에서 함께 소거될 수 있다. 예컨대, 하나의 소스 전극(202), 하나의 비트 라인(즉, 드레인 전극)(203), 및 하나의 워드 라인(예컨대, 제어 게이트 전극)(3)을 선택함으로써(즉, 전류 또는 전압을 인가함으로써), 하나의 특정한 메모리 셀이 선택될 수 있다. 구체적으로, 특정한 블록(400)이 그 블록에서의 공통 소스 전극(202)으로 선택되고, 특정한 메모리 개구(81)/NAND 스트링(150)이 비트 라인(드레인 전극)(203)으로 선택되고, NAND 스트링(150)에서의 하나의 메모리 디바이스 레벨(70)에서의 특정한 셀이 워드 라인(3)으로 선택된다. 다양한 실시예들에서, 메모리 블록(400)은 복수의 제어 게이트 전극들(3)과 기판 사이에 위치된 소스 측 선택 트랜지스터(250)(도 1c 및 도 2c에서 도시된 바와 같이, 소스 측 선택 게이트 전극(33), 및 채널 및 메모리 막의 인접한 부분들을 포함함)를 포함할 수 있다. 다양한 실시예들에서, 메모리 블록(400)은 NAND 메모리 셀 구역 위에(예컨대, 구역(200)에서의 메모리 디바이스 레벨들(70) 위에 그리고 도핑된 드레인 구역(103a) 아래에) 위치된 드레인 측 선택 트랜지스터(드레인 측 선택 게이트 전극(34), 및 채널 및 메모리 막의 인접한 부분들을 포함함)를 포함할 수 있다.
위에서 설명된 바와 같이, 다양한 실시예들에서, 반도체 채널(1)은 메모리 디바이스 레벨들(70)에서 중실형 로드(rod)일 수 있거나 또는 중공의 실질적으로 원통형인 형상일 수 있다. 터널 유전체(11)는 반도체 채널(1)을 둘러싸는 원통 또는 반전된 절두된 원뿔을 포함한다. 전하 저장 구역(9)은 터널 유전체(11)를 둘러싸는 원통 또는 반전된 절두된 원뿔을 포함한다. 블로킹 유전체(7)는 전하 저장 구역(9)을 둘러싸는 원통 또는 반전된 절두된 원뿔을 포함한다. 복수의 제어 게이트 전극들(3)은 각각의 NAND 스트링(150)에서의 블로킹 유전체(7)를 둘러싸는 금속 또는 금속 합금 제어 게이트 전극들을 포함한다.
도 6 내지 도 40b은, 본 개시내용의 비-제한적인 실시예들에 따른, 제1 재료, 제2 재료로 충진된 트렌치를 갖고, 절연층을 갖는 NAND 디바이스를 제조하는 방법들을 예시한다. 구체적으로, 방법들은 기판 상에 제1 트렌치 재료 및/또는 복수의 제어 게이트 전극들에 의해 가해지는 기계적 응력으로 인한 웨이퍼 휨이 더 낮아지게 한다.
구체적으로, 종래 기술 방법에서, 제어 게이트 전극들은, 먼저, 절연층들에 의해 분리된 희생 층들의 스택을 형성함으로써 형성된다. 희생 층들이 제거되고, 결과적인 공간은, 예컨대 텅스텐과 같은 전도성 재료로 충진된다. 그러나, 이러한 충진 방법은 기판에 대해 기계적 응력이 가해지게 한다. 고온 어닐링이 약간의 응력을 경감시킬 수 있지만, 예컨대 CMOS 기술을 포함하는 디바이스들과 같은 몇몇 디바이스들의 경우에, 높은 온도들은 수용가능하지 않다.
반대로, 도 6 내지 도 40b을 참조하여 더 상세히 설명되는 바와 같이, 본 개시내용의 실시예 방법들에서, 제1 재료와 제2 재료의 교번하는 층들의 스택(120)이 기판(100)의 주 표면(100a) 위에 증착되고, 후속하여, 적어도 하나의 트렌치(84)가 스택(120)에 에칭된다. 트렌치(84)는 기판의 주 표면에 대해 실질적으로 수직으로 연장된다. 트렌치(84)는 제1 트렌치 재료 및 제2 트렌치 재료로 충진되고, 여기에서, 제1 트렌치 재료는 제1 응력 타입의 제1 크기를 받고 있는 재료를 포함하고, 제2 트렌치 재료는, 기판 상에 복수의 제어 게이트 전극들 또는 제1 트렌치 재료 중 적어도 하나에 의해 가해지는 응력으로 인한 기판의 휨을 상쇄하기 위해, 응력 을 받고 있지 않거나, 제1 응력 타입과 반대인 제2 응력 타입을 받고 있거나, 또는 제1 응력 타입의 제1 크기보다 더 작은 제1 응력 타입의 제2 크기를 받고 있는 재료를 포함한다.
도 6 내지 도 40b는 도 4의 NAND 디바이스의 일 실시예를 제조하는 방법을 예시한다. 도 6은 NAND 디바이스를 제조하는 실시예 방법에서의 제1 단계를 예시한다. 도 6은 기판(100)의 주 표면(100a)에 대해 실질적으로 평행하게 형성된 선택적인 전도성 소스 콘택(102)을 도시한다. 다양한 실시예들에서, 기판은 1018 cm3 미만, 예컨대 1015 내지 1017 cm3의 농도로 제1 전도성 타입(예컨대, 도 1c 및 도 2c에서 도시된 p-웰(302)을 포함하는 것과 같은 n 또는 p-타입)으로 선택적으로 도핑된 단결정 실리콘이다. 다양한 실시예들에서, 전도성 소스 콘택(102)은 기판(100)의 도핑된 상측 부분 또는 기판보다 더 높은 도핑 농도를 갖는 증착된 반도체 층을 포함한다. 몇몇 실시예들에서, 전도성 소스 콘택(102)은 적어도 1018 cm3의 농도로 제2 전도성 타입(예컨대, 기판의 전도성 타입과 반대인 p 또는 n-타입)으로 도핑된 폴리실리콘 또는 단결정 실리콘이다.
몇몇 실시예들에서, 선택적인 절연층(예컨대, 실리콘 산화물 등)(100I)이 기판(100)(예컨대, 실리콘 기판) 바로 위에 또는 상에 형성되고, 선택적인 전도성 소스 콘택(102)이 절연층 바로 위에 또는 상에 형성된다. 이러한 실시예들에서, NAND 스트링들은 결과적인 SOI(silicon on insulator) 기판 상에 형성된다.
대안적으로, 도 2c 및 도 4에서 도시된 바와 같이, 소스 콘택(102)이 생략될 수 있다. 이러한 실시예들에서, 도 7 내지 도 40b에서 도시된 바와 같이, p-웰(302)이 기판(100)에 형성된다.
도 7에서 도시된 바와 같이, 교번하는 층들(19 및 121)의 스택(120)이 p-웰(302) 위에 형성된다. 층들(19, 121)은 스퍼터링, CVD, PECVD MBE 등과 같은 임의의 적합한 증착 방법에 의해 증착될 수 있다. 층들(19, 121)은 두께가 6 내지 100 nm일 수 있다.
이러한 실시예에서, 제1 층들(19)은 전기 절연성 재료를 포함한다. 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-k 유전체(예컨대, 알루미늄 산화물, 하프늄 산화물 등, 또는 유기 절연성 재료)와 같은 임의의 적합한 절연성 재료가 사용될 수 있다. 제2 층들(121)은 절연성 또는 반도체 재료와 같은 희생 재료를 포함한다. 예컨대, 층들(19)은 실리콘 산화물을 포함할 수 있고, 층들(121)은 실리콘 질화물 또는 실리콘, 예컨대 비정질 실리콘 또는 폴리실리콘, 또는 실리콘-게르마늄 및 게르마늄을 포함하는 IV 족 반도체와 같은 다른 반도체 재료를 포함할 수 있다. 몇몇 실시예들에서, 층들(121)은 실리콘 질화물을 포함한다.
층들(19, 121)의 증착 후에, 스택(120)에 적어도 하나의 전면 측 개구(81)를 형성하기 위해, 스택(120)을 에칭하는 것이 후속된다. 도 8 및 도 9에서 도시된 바와 같이, NAND 스트링들(150)의 수직 채널들이 후속하여 형성될 위치들에 메모리 개구들(81)(예컨대, 원통형 메모리 개구들 또는 홀들)의 어레이가 형성될 수 있다. 메모리 개구들(81)은 위에서 볼 때 원형 단면들을 가질 수 있다. 명료성을 위해, 도 8 내지 도 15에서 2개의 메모리 개구들(81)이 도시된다.
메모리 개구들(81)은, 다음과 같이, 포토리소그래피 및 에칭에 의해 형성될 수 있다. 도 8에서 도시된 바와 같이, 먼저, 메모리 개구 마스크(130a)가 스택의 상단 층(19t) 위에 형성되고, 스택(120)을 노출시키는 마스크 개구들(131)을 형성하도록 패터닝된다. 마스크(130a)는 포토레지스트 및/또는 하드 마스크 재료의 하나 이상의 층과 같은 임의의 적합한 재료를 포함할 수 있다. 그 후에, 마스크(130)에서의 마스크 개구들(131)을 통해 스택에 메모리 개구(81)를 형성하기 위해, RIE를 사용하여 스택(120)이 에칭된다. 도 9에서 도시된 바와 같이, 소스 콘택(102)(또는 소스 콘택(102)이 생략된 경우 기판(100) 또는 p-웰(302))이 개구(81)에서 노출될 때까지, 각각의 전면 측 메모리 개구(81)가 에칭된다.
그 후에, 도 10에서 도시된 바와 같이, 마스크(130a)가 제거된다.
그 후에, 도 11에서 도시된 바와 같이, 메모리 막(13)이 메모리 개구들(81)에 그리고 스택(120) 위에 형성된다. 구체적으로, 이러한 단계는 선택적으로, 메모리 개구들(81)에 블로킹 유전체를 형성하는 것, 메모리 개구에서의 선택적인 블로킹 유전체 위에 전하 저장 구역(예컨대, 실리콘 질화물 층 또는 플로팅 게이트들)을 형성하는 것, 및 메모리 개구(81)에서의 전하 저장 구역 위에 터널링 유전체를 형성하는 것을 포함한다. 대안적으로, 블로킹 유전체는 프로세스에서의 추후의 단계에서 후면 측으로부터 형성된다. 전하 저장 구역이 플로팅 게이트들을 포함하는 경우에, 각각의 플로팅 게이트는 전기적으로 절연되어야 하고, 다른 디바이스 레벨들에서의 플로팅 게이트들로부터 수직으로 분리되어야 한다.
그 후에, 메모리 개구들(81)에서의 메모리 막(13)의 터널 유전체 층 부분 위에 저농도 도핑된 또는 진성 폴리실리콘과 같은 채널 재료를 증착함으로써, 채널(1)이 형성된다. 몇몇 실시예들에서, 채널(1)을 형성한 후에, 고온 어닐링이 수행될 수 있다. 위에서 논의된 바와 같이, 전체 메모리 개구(81)는 도 3d에서 예시된 디바이스를 형성하도록 충진될 수 있다. 대안적으로, 채널 재료의 층이 먼저, 메모리 개구(81)에 증착된 후에, 절연성 충진 재료(2)의 증착이 후속됨에 따라, 도 3b에서 예시된 디바이스가 형성될 수 있다.
몇몇 실시예들에서, 도 12 내지 도 20을 참조하여 아래에서 설명되는 바와 같이, 채널은 보호 층을 활용하는 다-단계 프로세스에 의해 형성될 수 있다. 먼저, 도 12에서 도시된 바와 같이, 비정질 실리콘 또는 폴리실리콘 층과 같은 커버 반도체 층(132)이 메모리 개구들(81)에서 메모리 막(13) 위에 그리고 스택(120) 위에 형성된다. 층(132)은 후속 에칭 단계 동안의 손상으로부터 메모리 막(13)을 보호한다.
그 후에, 선택적인 하드 마스크 커버 층(133)이 층(132) 위에 형성된다. 예컨대, 하드 마스크 커버 층(133)은 비정질 탄소 층을 포함할 수 있다. 도 13에서 도시된 바와 같이, 층(133)이 스택(120)의 상단 상의 층(132) 위에 위치되지만, 메모리 개구들(81) 내로 연장되지 않도록, 층(133)은 비-등각적으로 증착된다. 대안적으로, 층(133)은 등각적으로 증착될 수 있고, 그 후에, 메모리 개구(81)로부터 제거되도록 포토리소그래피 및 에칭에 의해 패터닝될 수 있다. 대안적으로, 하드 마스크 커버 층(133)이 생략될 수 있다.
도 14에서 도시된 바와 같이, 메모리 막(13)(예컨대, 블로킹 유전체, 전하 저장 구역, 및 터널 유전체) 및 커버 반도체 층(132)이, RIE 또는 다른 적합한 이방성 에칭 방법을 사용하여, 메모리 개구들(81)의 바닥으로부터 제거된다. 커버 반도체 층(132)은 에칭 손상으로부터 메모리 개구들(81)의 측벽들 상의 메모리 막(13)을 보호하고, 선택적인 하드 마스크 커버 층(133)은 스택의 나머지가 에칭되지 않도록 보호한다. 대안적으로, 커버 반도체 층(132)의 상단이 제거되고, 상단 스택 층(19t)이 스택의 나머지가 에칭되지 않도록 보호한다. 에칭 단계는 메모리 개구들(81)의 바닥에서 기판(100) 또는 p-웰(302)을 노출시키는 개구들(81)의 연장 부분들(81A)을 형성한다. 그 후에, 하드 마스크 커버 층(133)이 애싱 또는 선택적인 습식 에칭과 같은 임의의 적합한 방법에 의해 제거된다.
도 15에서 도시된 바와 같이, 반도체 채널 바디 층(134)이 메모리 개구들(81)에 형성되고, 그에 따라, 그러한 반도체 채널 바디 층(134)은 메모리 개구들(81)에서 노출된(예컨대, 메모리 개구들(81)의 부분들(81a)에서 노출된) 소스 콘택(102), 기판(100), 또는 p-웰(302)과 접촉한다. 반도체 채널 바디 층(134)은 비정질 실리콘 또는 폴리실리콘과 같은 채널 재료를 포함한다. 층들(132 및 134)은 동일한 재료들을 포함할 수 있고, 층(134)은 메모리 개구들(81)의 측벽들 상의 층(132)과 접촉한다.
그 후에, 도 16에서 도시된 바와 같이, 실리콘 산화물 층과 같은 선택적인 코어 절연층(2)이 메모리 개구들(81)에 그리고 스택(120) 위에 증착된다. 층(2)은 또한 도 3a 및 도 3b에서 도시된다. 그 후에, 도 17에서 도시된 바와 같이, 메모리 개구들(81)의 상단에 리세스(135)를 형성하기 위해, 선택적인 에치백에 의해, 코어 절연층(2)이 메모리 개구들(81)의 상단으로부터 리세스된다.
그 후에, 도 18에서 도시된 바와 같이, 리세스(135)는 스택(120) 상의 층(134) 위에 그리고 리세스(135)에 등각적으로 증착되는 반도체 캡 층(136)에 의해 충진된다. 캡 층(136)은 비정질 실리콘 또는 폴리실리콘과 같은 채널 반도체 재료를 포함한다. 층(136)은 층들(132 및 134)과 동일한 재료를 포함할 수 있다. 층(136)은 리세스(135)를 완전히 충진하고, 메모리 개구들(81)에서의 리세스(135)의 측벽들 상의 층(134)과 접촉한다.
도 19에서 도시된 바와 같이, 그 후에, 반도체 채널 층들(132, 134, 및 136)은, 커버 층(85)의 상단 및 스택의 상측 실리콘 산화물 층(19t)을 노출시키기 위해, 스택(120)의 상단으로부터 그러한 층들을 제거하도록, 에치백 또는 CMP에 의해 평탄화된다. 채널 층들(132, 134, 및 136)은 메모리 개구들(81)에서 유지되고, 함께, 메모리 디바이스 레벨들(70)에서의 위에서 설명된 채널(1)을 형성한다.
따라서, 도 19에서 도시된 바와 같이, 채널(1)은 3개의 하위층(sublayer)들(132, 134, 136)로 구성된다. 하위층(132)은 그 외측 표면이 메모리 막(13)과 접촉되는 외측 중공 원통 또는 중공의 반전된 절두된 원뿔을 포함한다. 하위층(132)은 소스 콘택(102)과 접촉하지 않는다.
하위층(134)은 그 외측 표면이 하위층(132)과 접촉되는 내측 중공 원통 또는 중공의 반전된 절두된 원뿔을 포함한다. 하위층(134)은 개구(81)의 하측 부분에서 그 내측 표면이 코어 절연층(2)과 접촉되고, 개구들(81)의 상측 부분에서 그 내측 표면이 하위층(136)과 접촉된다. 몇몇 실시예들에서, 하위층(134)은 개구들(81)의 연장 부분(81a)을 완전히 충진하고, 소스 콘택(102, 기판(100), 또는 p-웰(302)과 접촉한다.
하위층(136)은 개구들(81)의 상측 부분에만 위치된 충진된 원통 또는 충진된 반전된 절두된 원뿔을 포함한다. 하위층(136)은 그 외측 표면이 하위층(134)과 접촉된다. 하위층(136)은 또한, 그 바닥 표면이 코어 절연층(2)의 상단과 접촉된다.
도 20에서 도시된 바와 같이, 폴리실리콘 채널(1)의 상단 부분은 도핑된 드레인(103a)을 형성하기 위해 도핑된다. 메모리 막(13), 반도체 채널(1), 및 코어 절연층(2)은 함께 메모리 개구 재료(155)를 형성한다.
도 21 내지 도 24는 희생 층들(121)이 제거된 후에 스택 층들을 지지하는 지지 컬럼(support column)의 형성을 예시한다. 도 21, 도 23, 및 도 24는 도 20에서 보이는 것과 동일한 방향을 갖지만, 도 20에서의 도면의 평면 내로 또는 외로 시프트된 측 단면도들이다.
도 21에서 도시된 바와 같이, 마스크(170)가 디바이스 위에 형성되고, 스택의 상측 실리콘 산화물 층(19t)을 노출시키도록 컬럼 개구(171)가 마스크(170)에 형성된다.
도 22는 개구(171)를 갖는 마스크(170)의 상면도를 도시한다.
도 23에서 도시된 바와 같이, RIE 또는 다른 적합한 방법을 사용하여, 스택에서의 모든 층들을 통해 소스 콘택(102)까지 컬럼 개구(172)가 에칭된다.
마지막으로, 도 24에서 도시된 바와 같이, 절연성 지지 컬럼(173)이 컬럼 개구(172)에 형성된다. 컬럼(173)은 개구(172) 내에 그리고 나머지 디바이스 층들 위에 실리콘 산화물 층과 같은 절연층(174)을 증착하고, 그 후에, CMP 평탄화와 같은 평탄화를 행함으로써 형성될 수 있다. 하나의 컬럼(173)만이 도면들에서 도시되지만, 하나 초과의 컬럼이 동시에 형성될 수 있다.
도 25는 컬럼(들)(173) 및 층(174)의 형성 후의 도 20과 동일한 단면도를 도시한다. 도 25에서 보이는 것은 도 24에서의 도면의 평면 내에 또는 외에 있고, 그에 따라, 컬럼(173)은 도 25에서 보이지 않는다.
도 26 내지 도 40b는 트렌치들(예컨대, 후면 측 개구들)(84) 및 소스 전극(202)을 형성하는 방법을 예시한다.
도 26에서 도시된 바와 같이, 마스크(190)가 층(174) 위에 형성된다. 마스크(190)는 위에서 설명된 하드 마스크 및/또는 포토레지스트일 수 있다. 적어도 하나의 후면 측 마스크 개구(181)가 마스크에 형성된다. 몇몇 실시예들에서, 복수의 개구들(181)이 마스크(190)에 형성된다.
그 후에, 도 27에서 도시된 바와 같이, 소스 콘택(102), 기판(100), 또는 p-웰(302)까지 연장되는 스택(120)에서의 후면 측 개구(예컨대, 트렌치)(84)를 형성하기 위해, 마스크(190)에서의 개구(181)를 통해 층(174) 및 스택(120)이 에칭된다. 따라서, 후면 측 개구(84)를 형성하는 단계는 에칭 정지부로서 작용할 수 있는 소스 콘택(102), 기판(100), 또는 p-웰(302)을 노출시키는 후면 측 트렌치를 형성한다.
소스 콘택(102)이 저농도 또는 중간 정도로 도핑된 폴리실리콘(예컨대, n-타입 폴리실리콘)을 포함하는 경우에, 개구(84)에 형성될 소스 전극(202)과 접촉하게 될 고농도 도핑된 콘택 구역(102CR)을 소스 콘택(102)에 형성하기 위해, 도펀트들(예컨대, 비소 또는 인과 같은 n-타입 도펀트들 및/또는 붕소와 같은 p-타입 도펀트들)이 선택적으로, 개구(84)를 통해 소스 콘택(102) 내에 주입될 수 있다. 실시예에서, n-타입 및 p-타입 도펀트들 모두가 N-/P+ 구역(102CR)을 형성하기 위해 주입되고, 그 후에, 활성화 어닐링이 후속된다. 도 1c 및 도 2c에서 도시된 바와 같이, 소스 콘택(102)이 생략되는 경우에, 기판(100) 또는 p-웰(302)에 도핑된 소스 구역(102a)을 형성하기 위해, 도펀트들이 기판(100) 내에 주입된다. 그 후에, 도 28에서 도시된 바와 같이, 마스크(190)가 제거될 수 있다.
그 후에, 도 29에서 도시된 바와 같이, 제1 재료 층들(19) 사이에 후면 측 리세스들(182)을 형성하기 위해, 희생 제2 재료 층들(121)의 적어도 일부가 후면 측 개구들(84)을 통해 제거된다. 층들(121)은 실리콘 질화물 층들(121)을 제거하지만 실리콘 산화물 층들(174, 19, 및 7) 또는 실리콘 구역들(예컨대, 소스 콘택(102))을 제거하지 않는 실리콘 질화물 선택적인 에칭과 같은 선택적인 에칭에 의해 제거될 수 있다. 선택적인 에칭은 메모리 막(13)의 외측 부분을 형성하는 실리콘 산화물 블로킹 유전체(7)와 같은 산화물 블로킹 유전체 상에서 정지될 수 있다. 위에서 설명된 지지 컬럼(173)은 스택(120)의 이격된 층들(19)을 지지하고, 층들(19)이 서로에 대해 붕괴되는 것을 방지한다.
대안적으로, 블로킹 유전체가 선택적으로, 메모리 개구(81)에 형성되는 대신에, 후면 측 리세스들(182)에 형성될 수 있다.
그 후에, 도 30에서 도시된 바와 같이, 금속 또는 금속 합금 제어 게이트 전극들(3)이 후면 측 개구들(84)을 통해 후면 측 리세스들(182)에 형성된다. 금속 또는 금속 합금 제어 게이트 재료의 부분(183)이 후면 측 개구들(예컨대, 트렌치들)(84)을 부분적으로 또는 완전히 충진하고, 층(174) 위에 위치된다. 제어 게이트 전극(3) 재료는 위에서 설명된 임의의 적합한 재료들을 포함할 수 있다. 예컨대, 재료는 TiN 라이너 및 텅스텐 게이트 재료를 포함할 수 있다. 이러한 충진은 기계적 응력이 기판 상에 가해지게 할 수 있고, 이는 기판 및/또는 웨이퍼 휨을 야기할 수 있다.
그 후에, 도 31에서 도시된 바와 같이, 제어 게이트 전극들(3)의 형성을 완료하기 위해, 제어 게이트 전극들(3)을 제거하지 않으면서, 금속 또는 금속 합금 제어 게이트 재료의 부분(183)이 후면 측 개구들(예컨대, 트렌치들)(84)로부터 그리고 층(174) 위로부터 이방성 에칭에 의해 제거된다. 선택 게이트 전극들(33, 34)이 동시에 또는 상이한 단계 동안에 제어 게이트 전극들(3) 위에 그리고 아래에 형성될 수 있다.
도 32에서 도시된 바와 같이, 실리콘 산화물 층과 같은 절연층(205)이 후면 측 트렌치들(84)의 바닥 및 측벽들 상에 형성된다. 층(205)은 또한 층(174) 위에 형성된다.
도 33에서 도시된 바와 같이, 제2 트렌치 재료(209)가 후면 측 트렌치(84)에 형성되고, 제2 트렌치 재료의 부분(209a)이 층(205) 위에 형성된다. 그 후에, 도 34에서 도시된 바와 같이, 층(205)을 노출시키도록 디바이스의 상단으로부터 제2 트렌치 재료(209)를 제거하기 위해, 층(205) 위에 형성된 제2 트렌치 재료의 부분(209b)이 에치백 또는 CMP에 의해 평탄화된다.
도 35a, 도 35b, 및 도 35c에서 도시된 바와 같이, 마스크(192)가 층(205) 위에 형성된다. 마스크(192)는 위에서 설명된 하드 마스크 및/또는 포토레지스트일 수 있다. 도 35a 및 도 35c에서 도시된 바와 같이, 적어도 하나의 마스크 개구(193)가 마스크(192)에 형성된다. 몇몇 실시예들에서, 복수의 개구들(193)이 마스크(192)에 형성된다. 도 35c에서 도시된 바와 같이, 복수의 개구들(193)은 기둥들(206)의 의도된 위치에 대응한다. 따라서, 도 35a에서 도시된 바와 같이, 마스크(192)의 개구(193)는 E-E'를 따라 취해진 단면도에서 나타난다. 도 35b에서 도시된 바와 같이, 마스크(192)는 F-F'를 따라 취해진 단면도에서 중실형인 것으로 나타난다.
도 36 내지 도 38은 도 35c에서 E-E'를 따라 취해진 측 단면도들이다.
도 36에서 도시된 바와 같이, 제2 트렌치 재료(209)의 부분 및 절연층(205)의 부분이 마스크(192)에서의 개구(193)를 통해 이방성 에칭에 의해(예컨대, RIE 스페이서 에칭에 의해) 후면 측 트렌치(84)의 부분들로부터 제거된다. 이는 소스 콘택(102), 기판(100), 또는 p-웰(302)을 노출시키고, 이들 중 임의의 것이 에칭 정지부로서 작용할 수 있다. 도 1b, 도 1c, 도 2b, 및 도 2c에서 도시된 바와 같이, 복수의 전기 전도성 기둥들(206)이 소스 콘택(102), 기판(100), 또는 p-웰(302)과 전기 접촉할 수 있지만, 제2 트렌치 재료(209)는 소스 콘택(102) 또는 p-웰(302)과 접촉하지 않을 수 있도록, 절연층(205)의 부분이 후면 측 트렌치(84)의 바닥(84a) 상에 유지될 수 있다.
그 후에, 도 37에서 도시된 바와 같이, 마스크(192)가 제거된다. 대안적으로, 마스크(192)가 제자리에 유지될 수 있고, 적어도 하나의 전기 전도성 기둥(206)을 포함하는 제1 트렌치 재료가 마스크(192)에서의 개구들(193)을 통해 형성될 수 있다.
그 후에, 도 38에서 도시된 바와 같이, 적어도 하나의 전기 전도성 기둥(206)을 포함하는 제1 트렌치 재료가 후면 측 트렌치(84)에 형성된다. 전기 전도성 기둥(206)은 소스 전극(202)을 형성한다. 제1 트렌치 재료는 TiN, 루테늄, 및/또는 텅스텐과 같은 임의의 적합한 금속 또는 금속 합금일 수 있다.
도 39a에서 도시된 바와 같이, 후면 측 트렌치(84)에만 제1 재료를 남기도록, 디바이스 위에 위치된 소스 전극 재료의 부분(186)이 CMP 또는 에칭에 의해 제거된다. 도 39c는 도 39a 및 도 39b에서 도시된 단계의 상면도이다. 도 39a는 도 39c에서의 라인(E-E')을 따르는 디바이스의 측 단면도이다. 도 39b는 도 39c에서의 라인(F-F')을 따르는 디바이스의 측 단면도이다.
도 40a에서 도시된 바와 같이, 절연체 층(205a)이 층(205), 제2 트렌치 재료(209), 및 전도성 기둥(206) 위에 형성된다.
도핑된 드레인(103a)과 접촉하는 드레인 콘택(103)이 층들(174, 205, 및 205a)에서의 개구에 형성된다. 도 40b에서 도시된 바와 같이, 드레인 콘택(103)과 접촉하는 비트 라인(드레인 전극)(203)이 드레인 위에 형성된다.
도 41a, 도 42, 도 43a, 도 44a, 및 도 44b는 도 2a에서의 라인(C-C')을 따르는 도 2a, 도 2b, 및 도 2c에서 예시된 디바이스를 제조하는 대안적인 실시예 방법에서의 단계들을 예시하는 측 단면도들이다.
이러한 대안적인 실시예에서, 도 37에서 도시된 바와 같은 제2 트렌치 재료(209)의 이방성 에칭 후에, 도 41a, 도 41b, 및 도 41c에서 도시된 바와 같이, 후면 측 트렌치(84)에 제2 트렌치 재료(209)의 리세스된 부분(209')을 형성하기 위해, 제2 트렌치 재료(209)가 후면 측 트렌치(84)의 부분으로부터 부분적으로 제거된다. 도 41c는 도 41a 및 도 41b에서 도시된 단계의 상면도이다. 도 41a는 도 41c에서의 라인(E-E')을 따르는 디바이스의 측 단면도이다. 도 41b는 도 41c에서의 라인(F-F')을 따르는 디바이스의 측 단면도이다. 도 41a 및 도 41b에서 도시된 바와 같이, 제 2 트렌치 재료(209)가 후면 측 트렌치(84)의 상측 부분(84c)으로부터 제거될 수 있다. 도 41a 및 도 41b에서 도시된 바와 같이, 제2 트렌치 재료(209)는 후면 측 트렌치(84)의 하측 부분(84b)에서 유지될 수 있다.
그 후에, 도 42에서 도시된 바와 같이, 전기 전도성 층(207) 및 적어도 하나의 전기 전도성 기둥(206)을 포함하는 제1 트렌치 재료가 후면 측 트렌치(84)에 형성된다. 전기 전도성 기둥(206)이 후면 측 트렌치(84)의 하측 부분(84b)에 형성되는 한편, 전기 전도성 층(207)은 후면 측 트렌치(84)의 상측 부분(84c)에 형성된다. 전기 전도성 기둥(206) 및 전기 전도성 층(207)은 함께 소스 전극(202)을 형성한다. 제1 트렌치 재료는 TiN, 루테늄, 및/또는 텅스텐과 같은 임의의 적합한 금속 또는 금속 합금일 수 있다.
도 43a에서 도시된 바와 같이, 후면 측 트렌치(84)에만 제1 재료를 남기도록, 디바이스 위에 위치된 소스 전극 재료의 부분(186)이 CMP 또는 에칭에 의해 제거된다. 도 43c는 도 43a 및 도 43b에서 도시된 단계의 상면도이다. 도 43a는 도 43c에서의 라인(E-E')을 따르는 디바이스의 측 단면도이다. 도 43b는 도 43c에서의 라인(F-F')을 따르는 디바이스의 측 단면도이다. 도 43c에서 도시된 바와 같이, 전기 전도성 층(207)은 후면 측 트렌치(84) 위에서 연장된다. 도 43b는 전기 전도성 층(207)이 후면 측 트렌치(84)의 상측 부분(84c)에, 심지어, 전기 전도성 기둥(206)을 포함하지 않는 후면 측 트렌치(84)의 부분들에 위치되는 것을 나타낸다.
도 44a에서 도시된 바와 같이, 절연체 층(205a)이 층(205) 및 전기 전도성 층(207) 위에 형성된다.
도핑된 드레인(103a)과 접촉하는 드레인 콘택(103)이 층들(174, 205, 및 205a)에서의 개구에 형성된다. 도 44b에서 도시된 바와 같이, 드레인 콘택(103)과 접촉하는 비트 라인(드레인 전극)(203)이 드레인 위에 형성된다.
하나의 메모리 블록(400)의 부분의 형성이 도 6 내지 도 40b에서 도시되지만, 도 1a 및 도 2a에서 도시된 하나 또는 하나 초과의 메모리 블록들(400)을 형성하기 위해 동일한 방법이 사용될 수 있다는 것이 이해되어야 한다. 다른 메모리 블록(들)(400)을 형성하기 위한 방법은, 제2 후면 측 트렌치(84b)를 형성하는 단계, 제2 후면 측 트렌치에 제2 소스 전극(202a)을 형성하는 단계, 및 제1 후면 측 트렌치(84)와 제2 후면 측 트렌치(84b) 사이에 전면 측 메모리 개구들의 적어도 4x4 어레이와 같은 전면 측 메모리 개구들(81)의 적어도 하나의 행을 형성하는 단계를 포함한다. 방법은 또한, 메모리 개구들(81) 각각에 선택적인 블로킹 유전체(7)를 형성하는 단계, 메모리 개구들 각각에서 블로킹 유전체 위에 전하 저장 구역(9)을 형성하는 단계, 및 메모리 개구들 각각에서 전하 저장 구역 위에 터널 유전체(11)를 형성하는 단계를 포함한다. 방법은 또한, 메모리 개구들(81) 각각의 바닥으로부터 블로킹 유전체, 전하 저장 구역, 및 터널 유전체를 제거하는 단계, 선택적인 소스 콘택(102) 또는 기판(100) 또는 p-웰(302)과 접촉하도록 메모리 개구들 각각에 반도체 채널을 형성하는 단계를 포함한다.
전술한 바가 특정한 실시예들을 참조하지만, 본 개시내용이 그에 제한되지 않는다는 것이 이해될 것이다. 다양한 변형들이 개시된 실시예들에 대해 이루어질 수 있고, 그러한 변형들이 본 개시내용의 범위 내에 있도록 의도된다는 것을 당업자는 인식할 것이다. 본원에서 인용된 모든 발행물들, 특허 출원들, 및 특허들은 이들 전체가 본원에 참조로 포함된다.

Claims (26)

  1. 기판의 주 표면에 대해 실질적으로 평행하게 연장되며, 적어도, 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극, 및 상기 기판의 주 표면 위에 그리고 상기 제1 디바이스 레벨 아래에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함하는 복수의 제어 게이트 전극;
    상기 제1 제어 게이트 전극과 상기 제2 제어 게이트 전극 사이에 위치된 레벨간 절연층;
    복수의 반도체 채널들로서, 각각의 적어도 하나의 제1 부분이 상기 제1 디바이스 레벨에 위치되고, 각각의 적어도 하나의 제2 부분이 상기 제2 디바이스 레벨에 위치되도록, 각각의 적어도 하나의 단부 부분이 상기 기판의 주 표면에 대해 실질적으로 수직으로 연장되는 것인, 반도체 채널;
    상기 복수의 제어 게이트 전극들 각각과 상기 복수의 반도체 채널들의 각각의 반도체 채널 사이에 위치된 적어도 하나의 메모리 막; 및
    상기 기판의 주 표면에 대해 실질적으로 수직으로 연장되며, 적어도, 제1 트렌치 재료 및 제2 트렌치 재료로 충진되는 적어도 하나의 제1 트렌치
    를 포함하며,
    상기 제1 트렌치는, 상기 제1 트렌치 재료로부터 상기 복수의 제어 게이트 전극들을 전기적으로 절연시키기 위해, 상기 트렌치의 벽들 상에 위치된 전기 절연성 재료를 더 포함하고,
    상기 제1 트렌치 재료는 제1 응력 타입의 제1 크기를 받고 있는 재료를 포함하고, 상기 제2 트렌치 재료는, 상기 기판 상에 상기 복수의 제어 게이트 전극들 또는 상기 제1 트렌치 재료 중 적어도 하나에 의해 가해지는 응력으로 인한 상기 기판의 휨을 상쇄하기 위해, 응력을 받고 있지 않거나, 상기 제1 응력 타입과 반대인 제2 응력 타입을 받고 있거나, 또는 상기 제1 응력 타입의 제1 크기보다 더 작은 상기 제1 응력 타입의 제2 크기를 받고 있는 재료를 포함하는,
    모놀리식(monolithic) 삼차원 NAND 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 응력 타입은 인장 응력이고, 상기 제1 트렌치 재료는 인장 응력의 제1 크기를 받고 있는 재료를 포함하고,
    상기 제2 응력 타입은 압축 응력이고, 상기 제2 트렌치 재료는 압축 응력을 받고 있는 재료를 포함하는,
    모놀리식 삼차원 NAND 메모리 디바이스.
  3. 제1항에 있어서,
    상기 제1 응력 타입은 압축 응력이고, 상기 제1 트렌치 재료는 압축 응력의 제1 크기를 받고 있는 재료를 포함하고,
    상기 제2 응력 타입은 인장 응력이고, 상기 제2 트렌치 재료는 인장 응력을 받고 있는 재료를 포함하는,
    모놀리식 삼차원 NAND 메모리 디바이스.
  4. 제1항에 있어서,
    상기 제1 응력 타입은 인장 응력이고, 상기 제1 트렌치 재료는 인장 응력의 제1 크기를 받고 있는 재료를 포함하고,
    상기 제2 응력 타입은 압축 응력이고, 상기 제2 트렌치 재료는 압축 응력을 받고 있는 재료를 포함하고,
    상기 복수의 제어 게이트 전극들은 인장 응력을 받고 있는,
    모놀리식 삼차원 NAND 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제1 트렌치 재료는 상기 기판의 주 표면에 대해 실질적으로 수직인 장축을 갖는 복수의 전기 전도성 기둥들을 포함하는,
    모놀리식 삼차원 NAND 메모리 디바이스.
  6. 제5항에 있어서,
    상기 제1 트렌치 재료는 상기 복수의 기둥들과 접촉하는 전기 전도성 층을 더 포함하고, 상기 전기 전도성 층은 상기 기판의 주 표면에 대해 실질적으로 평행한,
    모놀리식 삼차원 NAND 메모리 디바이스.
  7. 제1항에 있어서,
    상기 복수의 제어 게이트 전극들은 전기 전도성 재료를 포함하고,
    상기 제1 트렌치 재료는 상기 기판에서의 소스 구역과 접촉하는 전기 전도성 소스 전극 재료를 포함하고,
    상기 제2 트렌치 재료는 전기 절연성, 전기 전도성, 또는 반도체 재료를 포함하는,
    모놀리식 삼차원 NAND 메모리 디바이스.
  8. 제7항에 있어서,
    상기 복수의 제어 게이트 전극들은 텅스텐 또는 텅스텐 합금을 포함하고,
    상기 제1 트렌치 재료는 텅스텐 또는 텅스텐 합금을 포함하고,
    상기 제2 트렌치 재료는 다이아몬드-유사 탄소, N+ 도핑된 다결정질 실리콘, 비정질 탄소, 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 탄질화물로부터 선택되는 재료를 포함하는,
    모놀리식 삼차원 NAND 메모리 디바이스.
  9. 제7항에 있어서,
    상기 복수의 제어 게이트 전극들은 텅스텐 또는 텅스텐 합금을 포함하고,
    상기 제1 트렌치 재료는 텅스텐 또는 텅스텐 합금을 포함하고,
    상기 제2 트렌치 재료는 에어 갭을 포함하는,
    모놀리식 삼차원 NAND 메모리 디바이스.
  10. 제1항에 있어서,
    상기 제1 트렌치 재료는 상기 기판의 주 표면에 대해 실질적으로 수직인 장축을 갖는 복수의 전기 전도성 기둥들을 포함하고,
    상기 제2 트렌치 재료는 상기 복수의 전기 전도성 기둥들 각각 사이에 위치되는,
    모놀리식 삼차원 NAND 메모리 디바이스.
  11. 제1항에 있어서,
    상기 반도체 채널은 기둥 형상을 갖고, 상기 기판의 주 표면에 대해 실질적으로 수직으로 연장되고,
    위로부터 기둥-형상의 반도체 채널과 접촉하는 소스 또는 드레인 전극 중 하나, 및 아래로부터 상기 기둥-형상의 반도체 채널과 접촉하는 소스 또는 드레인 전극 중 다른 하나를 더 포함하는,
    모놀리식 삼차원 NAND 메모리 디바이스.
  12. 제1항에 있어서,
    상기 반도체 채널은 J-형 파이프 형상을 갖고,
    상기 J-형 파이프 형상의 반도체 채널의 윙(wing) 부분은 상기 기판의 주 표면에 대해 실질적으로 수직으로 연장되고, 상기 윙 부분에 연결되는 상기 J-형 파이프 형상의 반도체 채널의 연결 부분은 상기 기판의 주 표면에 대해 실질적으로 평행하게 연장되고,
    소스 구역 및 드레인 구역이 각각 상기 반도체 채널과 접촉하고,
    드레인 전극이 위로부터 상기 반도체 채널의 제1 윙 부분에서의 상기 드레인 구역과 접촉하고,
    상기 제1 트렌치 재료는 위로부터 상기 반도체 채널의 연결 부분에서의 상기 소스 구역과 접촉하는 기둥 형상의 소스 전극을 포함하는,
    모놀리식 삼차원 NAND 메모리 디바이스.
  13. 제11항에 있어서,
    상기 소스 전극과 전극 션트를 전기적으로 접촉시키며, 상기 제1 트렌치에 위치되고,
    상기 복수의 제어 게이트 전극들에 대해 실질적으로 평행하게 연장되는, 레일 형상의 소스 라인; 및
    상기 드레인 전극에 전기적으로 연결되며, 상기 반도체 채널 위에 위치되고, 상기 복수의 제어 게이트 전극들에 대해 그리고 상기 소스 라인에 대해 실질적으로 수직으로 연장되는 비트 라인
    을 더 포함하는,
    모놀리식 삼차원 NAND 메모리 디바이스.
  14. 모놀리식 삼차원 NAND 메모리 디바이스로서,
    실리콘 기판;
    상기 실리콘 기판 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 삼차원 NAND 스트링들의 어레이; 및
    상기 실리콘 기판에 또는 위에 위치된 상기 어레이와 연관된 구동 회로(driver circuit)
    를 포함하며,
    상기 모놀리식 삼차원 NAND 스트링들의 어레이의 각각의 모놀리식 삼차원 NAND 스트링은,
    기판의 주 표면에 대해 실질적으로 평행하게 연장되며, 적어도, 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극, 및 상기 기판의 주 표면 위에 그리고 상기 제1 디바이스 레벨 아래에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함하는, 복수의 제어 게이트 전극;
    상기 제1 제어 게이트 전극과 상기 제2 제어 게이트 전극 사이에 위치된 레벨간 절연층;
    복수의 반도체 채널들로서, 상기 복수의 반도체 채널들 각각의 적어도 하나의 제1 부분이 상기 제1 디바이스 레벨에 위치되고, 상기 복수의 반도체 채널들 각각의 적어도 하나의 제2 부분이 상기 제2 디바이스 레벨에 위치되도록, 상기 복수의 반도체 채널들 각각의 적어도 하나의 단부 부분이 상기 기판의 주 표면에 대해 실질적으로 수직으로 연장되는 것인, 반도체 채널;
    상기 복수의 제어 게이트 전극들 각각과 상기 복수의 반도체 채널들의 각각의 반도체 채널 사이에 위치된 적어도 하나의 메모리 막; 및
    상기 기판의 주 표면에 대해 실질적으로 수직으로 연장되며, 적어도, 제1 트렌치 재료 및 제2 트렌치 재료로 충진되는 적어도 하나의 제1 트렌치;
    를 포함하고,
    상기 제1 트렌치 재료는 상기 기판의 주 표면에 대해 실질적으로 수직인 장축을 갖는 복수의 전기 전도성 기둥들을 포함하고,
    상기 제1 트렌치 재료는 제1 응력 타입의 제1 크기를 받고 있는 재료를 포함하고, 상기 제2 트렌치 재료는, 상기 기판 상에 상기 복수의 제어 게이트 전극들 또는 상기 제1 트렌치 재료 중 적어도 하나에 의해 가해지는 응력으로 인한 상기 기판의 휨을 상쇄하기 위해, 응력을 받고 있지 않거나, 상기 제1 응력 타입과 반대인 제2 응력 타입을 받고 있거나, 또는 상기 제1 응력 타입의 제1 크기보다 더 작은 상기 제1 응력 타입의 제2 크기를 받고 있는 재료를 포함하는,
    모놀리식 삼차원 NAND 메모리 디바이스.
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