KR20170066377A - 빗살 형상의 소스 전극을 갖는 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents

빗살 형상의 소스 전극을 갖는 3차원 메모리 디바이스 및 그 제조 방법 Download PDF

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Abstract

모놀리식 3차원 메모리 디바이스는 트렌치 내에 빗살 형상의 전극을 포함하고, 여기서 전극은 기판의 주 표면으로부터 융기된 전기 도전성 재료의 가늘고 긴 연속적인 부분 및 연속적인 부분과 기판의 주 표면 사이에 연장되는 이격된 도전성 기둥들을 포함하는 복수의 제2 부분들을 포함한다. 유전체 재료와 같은, 충전 재료가 복수의 제2 부분들 사이에 위치된다.

Description

빗살 형상의 소스 전극을 갖는 3차원 메모리 디바이스 및 그 제조 방법{THREE DIMENSIONAL MEMORY DEVICE HAVING COMB-SHAPED SOURCE ELECTRODE AND METHODS OF MAKING THEREOF}
본 개시내용은 일반적으로 반도체 디바이스의 분야에 관한 것으로서, 구체적으로는, 수직 NAND 스트링과 같은, 3차원 메모리 디바이스 및 다른 3차원 디바이스와 그 제조 방법에 관한 것이다.
셀당 1 비트를 가지는 3차원 수직 NAND 스트링은 T. Endoh 등의 논문["Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36]에 개시되어 있다.
일 실시예는 기판의 주 표면에 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들 - 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 기판의 주 표면 위쪽에 그리고 제1 디바이스 레벨 아래쪽에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함함 -; 및 제1 제어 게이트 전극과 제2 제어 게이트 전극 사이에 위치된 레벨간 절연 층을 포함하는 모놀리식 3차원 메모리 디바이스에 관한 것이다. 메모리 디바이스는 또한 복수의 반도체 채널들 - 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 제1 부분은 제1 디바이스 레벨에 위치되고, 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 제2 부분은 제2 디바이스 레벨에 위치되도록, 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 단부 부분은 기판의 주 표면에 실질적으로 수직으로 연장됨 - 을 포함하고, 적어도 하나의 메모리 필름(memory film)이 복수의 제어 게이트 전극들의 각각의 제어 게이트 전극과 복수의 반도체 채널들의 각자의 반도체 채널 각각 사이에 위치된다. 메모리 디바이스는 또한 기판의 주 표면에 실질적으로 수직으로 연장되는 트렌치, 트렌치에 위치된 제1 트렌치 재료 - 제1 트렌치 재료는 트렌치 내에서 기판의 주 표면에 실질적으로 평행한 제1 방향으로 연속적으로 연장되는 제1 부분; 및 제1 부분으로부터 기판의 주 표면에 실질적으로 수직인 제2 방향으로 연장되고 제1 방향을 따라 서로 이격되어 있는 복수의 제2 부분들을 포함함 -, 및 트렌치에서 제1 트렌치 재료의 제2 부분들 사이에 위치된 제2 트렌치 재료를 포함한다.
다른 실시예는 기판의 주 표면 위쪽에 재료 층들의 스택을 형성하는 단계, 기판의 주 표면에 실질적으로 수직으로 연장되는 트렌치를 형성하기 위해 스택을 에칭하는 단계, 기판의 주 표면에 실질적으로 수직인 주축을 가지는 복수의 이격된 전기 도전성 기둥들을 트렌치 내에 형성하는 단계 - 전기 도전성 기둥들은 트렌치를 적어도 부분적으로 채우는 전기 절연성 충전 재료에 의해 서로 분리되어 있음 -, 및 복수의 기둥들과 접촉하는 전기 도전성 층을 트렌치 내에 형성하는 단계를 포함하는 모놀리식 3차원 메모리 디바이스를 제조하는 방법에 관한 것이다.
다른 실시예는 실리콘 기판, 실리콘 기판 위쪽에 배치된 복수의 디바이스 레벨들을 가지는 모놀리식 3차원 NAND 스트링들의 어레이, 및 실리콘 기판에 또는 그 위쪽에 위치된, 어레이와 연관된 구동기 회로를 포함하는 모놀리식 3차원 NAND 메모리 디바이스에 관한 것이다. 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 모놀리식 3차원 NAND 스트링은 기판의 주 표면에 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들 - 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 기판의 주 표면 위쪽에 그리고 제1 디바이스 레벨 아래쪽에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함함 -, 제1 제어 게이트 전극과 제2 제어 게이트 전극 사이에 위치된 레벨간 절연 층, 복수의 반도체 채널들 - 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 제1 부분은 제1 디바이스 레벨에 위치되고, 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 제2 부분은 제2 디바이스 레벨에 위치되도록, 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 단부 부분은 기판의 주 표면에 실질적으로 수직으로 연장됨 -, 및 복수의 제어 게이트 전극들의 각각의 제어 게이트 전극과 복수의 반도체 채널들의 각자의 반도체 채널 각각 사이에 위치된 적어도 하나의 메모리 필름을 포함한다. 어레이는 또한 기판의 주 표면에 실질적으로 수직으로 연장되는 적어도 하나의 트렌치 - 적어도 하나의 트렌치는 적어도 제1 트렌치 재료 및 제2 트렌치 재료로 채워짐 - 를 포함하고, 여기서 제1 트렌치 재료는 트렌치 내에서 기판의 주 표면에 실질적으로 평행한 제1 방향으로 연속적으로 연장되는 제1 부분 및 제1 부분으로부터 기판의 주 표면에 실질적으로 수직인 제2 방향으로 연장되고 기판의 주 표면에 실질적으로 평행한 제1 방향을 따라 서로 이격되어 있는 복수의 제2 부분들을 포함하며, 제2 트렌치 재료는 제1 트렌치 재료의 제2 부분들 사이에 위치된다.
도 1a는 본 개시내용의 실시예들에 따른 메모리 디바이스의 개략 평면도이다.
도 1b는 트렌치 내에 위치된 빗살 형상의 구조를 가지는 소스 전극을 보여주는 도 1a에서의 라인 A-A'을 따라 절취한 메모리 디바이스의 측단면도이다.
도 2a는 도 1a에서의 라인 B-B'을 따라 절취한 비트 라인 방향에서의 메모리 디바이스의 일부분의 측단면도이다.
도 2b는 도 1a에서의 라인 C-C'을 따라 절취한 워드 라인 방향에서의 메모리 디바이스의 일부분의 측단면도이다.
도 3a 및 도 3b는, 각각, 일 실시예의 NAND 스트링의 측단면도 및 평단면도이다. 도 3a는 도 3b에서의 라인 Y-Y'을 따른 디바이스의 측단면도인 반면, 도 3b는 도 3a에서의 라인 X-X'을 따른 디바이스의 측단면도이다.
도 3c 및 도 3d는, 각각, 다른 실시예의 NAND 스트링의 측단면도 및 평단면도이다. 도 3c는 도 3d에서의 라인 Y-Y'을 따른 디바이스의 측단면도인 반면, 도 3d는 도 3c에서의 라인 X-X'을 따른 디바이스의 측단면도이다.
도 4a 내지 도 4f는 일 실시예에 따른 NAND 스트링 메모리 디바이스를 제조하는 방법에서의 단계들의 개략 측단면도이다.
도 5a 내지 도 5m은 일 실시예에 따른 트렌치 내에 위치된 빗살 형상의 구조를 갖는 소스 전극을 가지는 NAND 스트링 메모리 디바이스를 제조하는 방법에서의 단계들의 개략 측단면도(도 5a 내지 도 5d, 도 5f, 도 5g 및 도 5i 내지 도 5m) 및 평단면도(도 5e 및 도 5h)이다.
첨부 도면들을 참조하여 본 개시내용의 실시예들이 이하에서 기술될 것이다. 이하의 설명이 본 개시내용을 제한하려고 의도되어 있는 것이 아니라 본 개시내용의 다양한 실시예들을 설명하려고 의도되어 있다는 것을 잘 알 것이다.
본 개시내용의 실시예들은, 수직 NAND 스트링들의 어레이와 같은, 메모리 디바이스들의 모놀리식 3차원 어레이를 제공할 수 있다. NAND 스트링들은, 적어도 하나의 메모리 셀이 다른 메모리 셀 위쪽에 위치되도록, 수직으로 배향될 수 있다. 어레이는 NAND 디바이스들의 수직 스케일링이 실리콘 또는 다른 반도체 재료의 단위 면적당 보다 높은 메모리 셀들의 밀도를 제공할 수 있게 할 것이다.
모놀리식 3차원 메모리 어레이란 다수의 메모리 레벨들이 어떤 중간 기판들도 없이, 반도체 웨이퍼와 같은, 단일의 기판 위쪽에 형성되는 것을 말한다. 용어 "모놀리식"이란 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 있는 레벨의 층들 바로 위에 퇴적된다는 것을 의미한다. 이와 달리, 2차원 어레이들이 개별적으로 형성되고 나서, 비모놀리식 메모리 디바이스를 형성하기 위해 함께 패키징될 수 있다. 예를 들어, 발명의 명칭이 "Three Dimensional Structure Memory"인 Leedy의 미국 특허 제5,915,167호에서와 같이, 메모리 레벨들을 개별 기판들 상에 형성하고 메모리 레벨들을 서로의 위에 부착시키는 것에 의해 비모놀리식 적층형 메모리들이 구성되었다. 기판들이 본딩 이전에 박형화되거나 메모리 레벨들로부터 제거될 수 있지만, 메모리 레벨들이 처음에 개별 기판들 위쪽에 형성되기 때문에, 이러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다.
도 1a는 본 개시내용의 일 실시예에 따른 메모리 디바이스(101)의 개략 평면도이다. 도 1b는 도 1a에서의 라인 A-A'을 따른 측단면도이다. 도 2a 및 도 2b는 메모리 디바이스(101)의 부분들의 측단면도이다. 도 2a는 도 1a에서의 라인 B-B'을 따라 절취한 비트 라인(즉, y-축) 방향에서의 메모리 디바이스(101)의 측단면도이다. 도 2c는 도 1b에서의 라인 C-C'을 따라 절취한 워드 라인(즉, x-축) 방향에서의 메모리 디바이스(101)의 측단면도이다.
다양한 실시예들에서, 메모리 디바이스(101)는 반도체 기판(100)의 주 표면(100a)에 실질적으로 수직으로 연장되는 적어도 하나의 트렌치(84)를 포함할 수 있고, 전극(202)(예컨대, 소스 라인)은 트렌치(84)에 위치될 수 있다. 전극(202)은 기판(100)의 주 표면(100a)에 실질적으로 평행한 제1 방향(예컨대, 도 1a 내지 도 2b에서 x-축 또는 워드 라인 방향)으로 연속적으로 연장되는 제1 부분(501)을 포함할 수 있다. 제1 부분(501)은 전기 도전성 재료의 층을 포함할 수 있고, 가늘고 긴 레일 형상의(즉, 스트립 형상의) 구조를 가질 수 있다. 전극(202)은 또한 제1 부분(501)으로부터 기판(100)의 주 표면(100a)에 실질적으로 수직인 제2 방향(즉, z-축 방향)으로 연장되고 제1(즉, x-축) 방향을 따라 서로 이격되어 있을 수 있는 복수의 제2 부분들(503)(도 1b에서의 503a, 503b 및 503c를 참조)을 포함할 수 있다. 복수의 제2 부분들(503) 각각은 기판(100)의 주 표면(100a)에 실질적으로 수직인 주축을 갖는 전기 도전성 재료의 실질적으로 기둥 형상의 구조물을 포함할 수 있다. 제2 부분들(503) 각각은 트렌치(84)의 하단에서 기판(100)의 주 표면(100a)과 전기적으로 접촉할 수 있다. 이와 같이, 도 1b에 도시된 바와 같은 측단면에서 볼 때, 이 실시예에 따른 전극(202)은 빗의 형상과 비슷할 수 있고, 여기서 제1 부분(501)은 기판(100)의 주 표면(100a) 위쪽에 융기된 가늘고 긴 도전성 재료 스트립을 형성하고, 복수의 제2 부분들(503)은 제1 부분(501)으로부터 연장되는 일련의 도전성 프롱들 또는 치형들(a series of conductive prongs or teeth)을 형성하고 기판(100)의 주 표면(100a)과 전기적으로 접촉한다. 제1 부분(501) 및 제2 부분들(503)의 전기 도전성 재료(들)와 상이한 충전 재료(504)는, 도 1b에 도시된 바와 같이, 제1 부분(501) 아래쪽에 있는 트렌치(84)를 채울 수 있고, 전극(202)의 제2 부분들(503) 각각 사이에 위치될 수 있다. 충전 재료(504)는 전기 절연성 재료(즉, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은, 유전체 재료)일 수 있다.
본원에서 사용되는 바와 같이, 제1 부분(501)이 제1 방향에 그리고 서로 수직인 각자의 제2(예컨대, z) 및 제3(예컨대, y) 방향들을 따른 제1 부분(501)의 치수들보다 더 큰 제1 방향을 따른 길이 치수를 가질 때, 제1 부분(501)은 제1(예컨대, x) 방향으로 가늘고 길게 되어 있다. 본원에서 사용되는 바와 같이, 제1 부분(501)이 길이 치수에 실질적으로 수직인 평면에서 실질적으로 다각형(예컨대, 직사각형, 정사각형, 삼각형 등), 원형, 계란형 또는 불규칙적 형상의 단면 형상을 가질 때, 제1 부분(501)은 실질적으로 "레일 형상의" 구조를 가질 수 있다. 제1 부분(501)의 단면 형상 및/또는 단면적은 그의 길이 치수를 따라 균일하거나 불균일할 수 있다.
그에 부가하여, 본원에서 사용되는 바와 같이, 제2 부분(503)이 제2 방향에 그리고 서로 수직인 각자의 제1(예컨대, x) 및 제3(예컨대, y) 방향들을 따른 제2 부분(503)의 치수들보다 더 큰 제2(예컨대, z) 방향을 따른 길이 치수를 가질 때, 제2 부분(503)은 실질적으로 기둥 형상의 구조를 갖는다. 일 실시예에서, 제2 부분(503)은 제2 방향(예컨대, 실질적으로 수평인 x-y 평면)에 그리고 기판의 주 표면(100a)에 실질적으로 수직인 평면에서 실질적으로 원형 단면 형상을 가질 수 있다. 실질적으로 기둥 형상의 제2 부분들(503)은, 계란형, 다각형 또는 불규칙적 단면 형상들과 같은, 다른 단면 형상들을 가질 수 있다. 제1 부분들(503)의 단면 형상 및/또는 단면적은 특정의 제1 부분(503) 내에서 및/또는 다수의 제1 부분들(503)에 걸쳐 균일하거나 불균일할 수 있다. 예를 들어, 도 1b에 도시된 바와 같이, 제1 부분들(503)은 제1 부분(501)과 기판(100)의 주 표면(100a) 사이에서 테이퍼링되는 단면적을 갖는 일반적으로 원통형인 형상을 가질 수 있다.
모놀리식 3차원 NAND 스트링 메모리 디바이스에 소스 라인 전극을 형성하는 종래의 프로세스는 (예컨대, 도 1a에 도시된 바와 같이, 라인 A-A'을 통해) 기판(100)의 주 표면(100a)에 수직으로 연장되는 평면(예컨대, x-z 평면) 내에서 트렌치에서 연속적인 단일 플레이트 형상의 전극을 형성하기 위해 트렌치를 도전성 재료로 채우는 것을 포함한다. 발명자들은 이 종래의 플레이트 형상의 전극 설계가 모놀리식 3차원 메모리 디바이스의 제조 동안 기판(예컨대, 실리콘 웨이퍼)의 "휨(bowing)" 문제의 원인일 수 있다는 것을 발견하였다. 휨은 제조 프로세스의 다수의 스테이지들(에컨대, 리소그래피, 에칭, 퇴적)에 걸쳐 처리 및 도구 취급 안정성에 부정적 영향을 미치기 때문에 바람직하지 않다. 게다가, 모놀리식 3차원 메모리 디바이스의 메모리 레벨들의 개수가 증가함에 따라 이 문제가 악화된다. 일반적으로, 디바이스에 있는 메모리 레벨들의 개수가 많을수록, 트렌치(들) 내의 소스 라인 전극(들)의 체적이 크고, 그 결과 제조 프로세스 동안 웨이퍼 휨의 정도가 크다. 웨이퍼 휨의 정도는 일반적으로 모놀리식 3차원 메모리 디바이스에서 기판 위쪽에 있는 메모리 레벨들의 개수(예컨대, 워드 라인 스택의 높이)에 비례하여 증가할 수 있다.
다양한 실시예들은, 앞서 기술되고, 예를 들어, 도 1b에 도시된 바와 같이, 트렌치 내에 빗살 형상의 전극을 포함하는 모놀리식 3차원 메모리 디바이스를 포함할 수 있다. 다양한 실시예들에 따른 빗살 형상의 전극 구조물은 기판(100)의 주 표면(100a)으로부터 융기되어 있는 가늘고 긴 연속적인 부분(501)과 연속적인 부분(501)과 기판(100)의 주 표면(100a) 사이에 연장되는 이격된 도전성 기둥들을 포함할 수 있는 복수의 제2 부분들(503)을 포함할 수 있다. 충전 재료(504)(예컨대, 유전체 재료)는 복수의 제2 부분들(503) 사이에 위치될 수 있다. 이와 같이, 앞서 기술된 바와 같은 종래의 플레이트 형상의 전극에서와 달리, 전극이 기판에 실질적으로 수직으로 연장되는 평면 내에서 트렌치에서 연속적이지 않을 수 있고, 전극 재료와 상이한 충전 재료에 의해 분리되어 있는 이격된 도전성 기둥들을 포함할 수 있다. 다양한 실시예들에 따른 전극은 종래의 플레이트 형상의 전극과 비교하여 더 낮은 체적, 기판과의 감소된 접촉 면적 및/또는 더 낮은 인장 응력을 가질 수 있고, 메모리 디바이스의 제조 동안 웨이퍼의 휨을 감소시킬 수 있다. 그에 부가하여, 복수의 제2 부분들(503)을 통해 기판(100)과의 전기적 접촉을 유지하면서 보다 많은 수의 메모리 레벨들(예컨대, 워드 라인 스택의 높이의 증가)을 수용하기 위해 연속적인 부분(501)의 위치가 상승될 수 있다. 발명자들은 다양한 실시예들에 따른 빗살 형상의 전극을 사용하여, 종래의 플레이트 형상 전극 설계에서와 달리, 웨이퍼 휨의 정도가 디바이스에 있는 메모리 레벨들의 개수에 비례하여 증가하지 않을 수 있다는 것을 발견하였다.
도 1a 내지 도 2b에 도시된 바와 같이, 메모리 디바이스(101)는 적어도 하나의 주변 영역(300) 및 적어도 하나의 주변 영역(300)에 인접한 적어도 하나의 디바이스 영역(200)을 포함할 수 있다. 메모리 디바이스(101)는, 도 2a 및 도 2b에 도시된 바와 같이, 반도체 기판(100)(예컨대, 실리콘 기판)의 주 표면(100a) 위쪽에 형성될 수 있는 모놀리식 3차원 메모리 디바이스일 수 있다. 메모리 디바이스(101)는 기판(100)의 주 표면(100a)에 실질적으로 평행한 제1(즉, x-축) 방향으로 가늘고 길게 되어 있을 수 있는 복수의 전기 도전성 전극들(202)(즉, 소스 라인 전극들(202a, 202b))을 포함할 수 있다. 도 1a 및 도 2a에 도시된 바와 같이, 소스 라인들(202)이 절연된 슬릿 트렌치들(84) 내에 위치될 수 있다. 도 1a 및 도 2a에 도시된 바와 같이, 소스 라인들(202)이 y-축(예컨대, 비트 라인) 방향을 따라 서로 이격되어 있을 수 있고 x-축(예컨대, 워드 라인) 방향에서 서로 평행하게 연장될 수 있다. 도 1a 및 도 2a에 도시된 바와 같이, 활성 메모리 셀 구역들(201)(예컨대, 메모리 블록들)이 디바이스 영역(200)에서 소스 라인들(202)의 쌍들 사이에 위치될 수 있다. 단일의 활성 메모리 셀 구역(201)이 도 1a 및 도 2a에 도시되어 있지만, 메모리 디바이스(101)가 복수의 활성 메모리 셀 구역들(201)을 포함할 수 있고, 여기서 각각의 활성 메모리 셀 구역(201)은 한 쌍의 트렌치들(84) 사이에 위치될 수 있고 여기서 적어도 하나의 트렌치(84)는 전기 도전성 소스 라인 전극(202)을 포함한다는 것을 잘 알 것이다. 도 1b 및 도 2a에 도시된 바와 같이, 전극들(202) 각각은 트렌치 내에서 제1(즉, x-축) 방향으로 연장되는 연속적인 제1 부분(501) 및 제1(즉, x-축) 방향에서 이격되어 있을 수 있는 복수의 제2 부분들(503)을 포함할 수 있다.
활성 메모리 셀 구역들(201) 각각은 본 개시내용의 일 실시예에 따른 수직 NAND 스트링들(150)의 어레이(180)를 포함할 수 있다. 도 2b에 도시된 바와 같이, 각각의 NAND 스트링은 기판(100)의 주 표면(100a)에 실질적으로 수직으로 연장되는 실질적으로 기둥 형상의 구조물을 포함할 수 있고 복수의 메모리 디바이스 레벨들을 포함할 수 있다. 어레이(180)와 연관된 하나 이상의 구동기 회로들이 기판(예컨대, 실리콘 기판) 내에 또는 그 위쪽에 위치될 수 있다. 도 2b에 도시된 바와 같이, 각각의 NAND 스트링(150)은 메모리 디바이스 레벨들(70)에서 반도체 채널(1)에 인접하여 위치되는 적어도 하나의 메모리 필름(13)을 포함할 수 있다. 구체적으로는, 메모리 필름(13)은 반도체 채널(1)과 복수의 제어 게이트 전극들 사이에 위치될 수 있고, 복수의 제어 게이트 전극들 각각은 메모리 레벨들(70) 각각 내에 연장되는 전기 도전성 워드 라인(3)을 포함할 수 있거나 그와 전기적으로 연속적일 수 있으며, 이에 대해서는 이하에서 기술한다. 도 3a 내지 도 3d를 참조하여 이하에서 기술되는 바와 같이, 메모리 필름(13)은 터널 유전체(11), 전하 저장 영역(들)(9)(예컨대, 유전체 전하 트래핑 층 또는 부유 게이트들), 및 차단 유전체(7)를 포함할 수 있다.
실시예들에서, 도 2b에 도시된 바와 같이, 주변 영역(300)은 복수의 전기 도전성 워드 라인들(3)의 각자의 계단형 부분들과 접촉하는 복수의 워드 라인 콘택들(303)을 포함하는 워드 라인 연결 영역(302)을 포함할 수 있다. 도 1a 및 도 2b에 도시된 바와 같이, 워드 라인들(3)은 워드 라인 연결 영역(302)으로부터 활성 메모리 셀 구역(201) 내로(즉, 한 쌍의 소스 라인들(202a, 202b) 사이에) 연장될 수 있는 복수의 수직으로 분리된 핑거들을 포함할 수 있다. 각각의 워드 라인(3)은 활성 메모리 셀 구역(201) 내의 복수의 수직 NAND 스트링들(150)에 인접한 상이한 디바이스 레벨(70)에서 연장될 수 있다. 복수의 절연 층들(19)(즉, 레벨간 절연 층들)이 각자의 워드 라인들(3) 사이에서 기판(100)의 주 표면(100a)에 실질적으로 평행하게 연장될 수 있다. 도 1a 및 도 2a에 도시된 바와 같이, 절연성 재료(205)가 슬릿 트렌치들(84a, 84b)에서 소스 라인들(202a, 202b)에 인접하여 연장될 수 있고 소스 라인들(202a, 202b)을 활성 메모리 셀 구역(201)에 있는 각자의 워드 라인들(3)로부터 전기적으로 절연시킬 수 있다.
실시예들에서, 도 2a 및 도 2b에 도시된 바와 같이, 기판(100)은 반도체 기판(100)의 주 표면(100a)에 실질적으로 평행하게 연장되는 제1 도전성 유형의 도핑된 웰 영역(105)을 가질 수 있다. 실시예들에서, 도핑된 웰 영역(105)은 p-웰 영역을 포함할 수 있다. 소스 영역(113)은 슬릿 트렌치들(84a, 84b) 각각의 하단에 위치될 수 있고 각자의 소스 라인들(202a, 202b)과 전기적으로 접촉할 수 있다. 소스 영역들(113)은 도핑된 웰 영역(105)의 도전성 유형과 반대인 도전성 유형을 가지는 기판(100)의 영역들을 포함할 수 있다(예컨대, 도핑된 웰 영역(105)이 p-웰 영역일 때 소스 영역(113)은 n-형일 수 있다). 실시예들에서, 소스 영역(113)은 기판(100)의 도핑된 웰 영역(105)의 제1 도전성 유형과 반대인 제2 도전성 유형을 가지는 기판(100)의 소스 영역(113)을 제공하기 위해 트렌치(84)를 통해 기판(100)에 주입하는 것에 의해(예컨대, 이온 주입을 통해) 형성될 수 있다. 소스 라인(202)이 이어서 소스 영역(113)과 전기적으로 접촉하게 트렌치(84)에 형성될 수 있다.
실시예들에서, 도 2a에 도시된 바와 같이, 소스 라인들(202)(예컨대, 소스측 전극들) 각각은, (예컨대, 도핑된 웰 영역(105) 내에서) 기판(100)의 주 표면(100a)에 실질적으로 평행하게 연장되고 디바이스 레벨들(70) 아래쪽으로부터 반도체 채널(1)과 접촉하는 반도체 채널 부분(115)을 거쳐, NAND 스트링들(150)의 반도체 채널(1)에 소스 영역(113)을 통해 전기적으로 결합될 수 있다.
도 2a 및 도 2b에 도시된 바와 같이, 메모리 디바이스(101)는 또한 디바이스 레벨들(70) 위쪽으로부터 드레인 영역(116)을 거쳐 NAND 스트링들(150)의 반도체 채널(1)과 접촉하는 드레인 전극들(103)을 포함할 수 있다. 비트 라인들(203)은 디바이스 레벨들(70) 위쪽에서 소스 라인들(202)에 실질적으로 수직인 방향으로 연장될 수 있고 드레인 전극들(103)과 접촉할 수 있다.
실시예들에서, NAND 스트링들(150)의 반도체 채널은 J자 형상의 파이프 형상 반도체 채널의 날개 부분을 형성하는 반도체 채널(1)의 수직으로 연장되는 부분 및 날개 부분에 연결되는 J자 형상의 파이프 형상 반도체 채널의 연결 부분을 형성하는 수평으로 연장되는 반도체 채널 부분(115)을 갖는 J자 형상의 파이프 형상을 가질 수 있다. 드레인 전극(103)은 위쪽으로부터 반도체 채널(1)의 수직으로 연장되는 제1 날개 부분에서 드레인 영역(116)과 접촉할 수 있고, 소스 전극(202)은 위쪽으로부터 수평으로 연장되는 연결 반도체 채널 부분(115)에서 소스 영역(113)과 접촉하는 (예컨대, 도 1b에 도시된 바와 같은) 빗살 형상의 소스 전극을 포함할 수 있다.
도 3a 내지 도 3d는 실시예들에 따른 모놀리식 3차원 NAND 스트링(150)의 측단면도(도 3a 및 도 3c) 및 평단면도(도 3b 및 도 3d)이다. NAND 스트링들(150)은, 도 1a 내지 도 2b를 참조하여 앞서 기술된 것과 같은, 메모리 디바이스(101)의 하나 이상의 활성 메모리 셀 구역들(201)에 위치될 수 있다.
일부 실시예들에서, 도 3a 및 도 3c에 도시된 바와 같이, 모놀리식 3차원 NAND 스트링(150)은 기판(100)의 주 표면(100a)에 실질적으로 수직으로 연장되는 적어도 하나의 단부 부분을 가지는 반도체 채널(1)을 포함한다. "실질적으로 수직으로"(또는 "실질적으로 평행하게")는 0 내지 10° 이내를 의미한다. 예를 들어, 도 3a 및 도 3c에 도시된 바와 같이, 반도체 채널(1)은 복수의 메모리 디바이스 레벨들(70)(예컨대, 도 3c에서의 레벨 A, 레벨 B 등)을 통해 연장되는 기둥 형상을 가질 수 있고, 메모리 디바이스 레벨들에서의 기둥 형상의 반도체 채널 전체는 기판(100)의 주 표면(100a)에 실질적으로 수직으로 연장된다. 채널들(1)은 도 3a 및 도 3c에 개략적으로 예시되어 있는 제1(예컨대, 드레인) 전극(103)에 전기적으로 연결될 수 있다. 제1(예컨대, 드레인) 전극(103)은 채널(1)의 상단에 연결될 수 있다. 채널(1)의 하단은 기판(100)의 도핑된 웰 영역(105)에 위치될 수 있는 수평으로 연장되는 채널 부분(115)을 통해 제2(예컨대, 소스) 전극(202)(예컨대, 도 3a 및 도 3c에 도시되지 않은, 도 1a 및 도 1b 및 도 2a에서의 빗살 형상의 소스 라인(202))에 연결될 수 있다. NAND 스트링(150)은 NAND 스트링(150)의 메모리 레벨들(70)의 위쪽에 그리고 아래쪽에, 각각, 위치될 수 있는 드레인측 및 소스측 선택 또는 액세스 트랜지스터들(명확함을 위해 도 3a 및 도 3c에 도시되지 않음)을 추가로 포함할 수 있다.
일부 실시예들에서, 도 3c 및 도 3d에 도시된 바와 같이, 반도체 채널(1)은 채워지는 특징부(filled feature)일 수 있다. 일부 다른 실시예들에서, 도 3a 및 도 3b에 도시된 바와 같이, 반도체 채널(1)은 속이 비어 있을 수 있고, 예를 들어, 절연성 충전 재료(2)로 채워진 속이 비어 있는 원통일 수 있다. 이 실시예들에서, 절연성 충전 재료(2)는 반도체 채널(1)에 의해 둘러싸인 속이 비어 있는 부분을 채우기 위해 형성될 수 있다.
메모리 디바이스(101)는 기판(100) 위쪽에 있는 재료 층들의 스택(120)에 형성된 복수의 NAND 스트링들(150)을 포함할 수 있다. 기판(100)은 단결정 실리콘(monocrystalline silicon), 실리콘-게르마늄 또는 실리콘-게르마늄-탄소와 같은 IV-IV 화합물, III-V 화합물, II-VI 화합물, 이러한 기판들 위쪽의 에피택셜 층, 또는, 실리콘 산화물, 유리, 플라스틱, 금속 또는 세라믹 기판과 같은, 임의의 다른 반도전성 재료(semiconducting material) 또는 비반도전성 재료(non-semiconducting material)와 같은, 본 기술 분야에 공지된 임의의 반도전성 기판(semiconducting substrate)일 수 있다. 기판(100)은, 메모리 디바이스에 대한 구동기 회로들과 같은, 그 위에 제조된 집적 회로들을 포함할 수 있다.
임의의 적당한 반도체 재료들, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 또는, III-V, II-VI와 같은, 다른 화합물 반도체 재료들, 또는 도전성 또는 반도전성(semiconductive) 산화물들 등이 반도체 채널(1)에 대해 사용될 수 있다. 반도체 재료는 비정질, 다결정(polycrystalline) 또는 단결정(single crystal)일 수 있다. 반도체 채널 재료는 임의의 적당한 퇴적 방법들에 의해 형성될 수 있다. 예를 들어, 일 실시예에서, 반도체 채널 재료는 LPCVD(low pressure chemical vapor deposition)에 의해 퇴적될 수 있다. 일부 다른 실시예들에서, 반도체 채널 재료는 초기에 퇴적된 비정질 반도체 재료를 재결정화하는 것에 의해 형성되는 재결정화된 다결정 반도체 재료(recrystallized polycrystalline semiconductor material)일 수 있다.
절연성 충전 재료(2)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 하이-k(high-k) 절연성 재료들과 같은, 임의의 전기 절연성 재료를 포함할 수 있다.
모놀리식 3차원 NAND 스트링은, 앞서 도 2a 및 도 2b에 도시된 워드 라인들(3)과 연속적일 수 있는, 복수의 제어 게이트 전극들(3)을 추가로 포함한다. 제어 게이트 전극들/워드 라인들(3)은 교대로 있는 제어 게이트 전극들/워드 라인들(3)과 절연 층들(19)의 스택(120)을 형성하는 복수의 전기 절연성 층들(19)에 의해 서로 전기적으로 분리될 수 있다. 제어 게이트 전극들/워드 라인들(3)은 기판(100)의 주 표면(100a)에 실질적으로 평행하게 연장되는 스트립 형상을 가지는 부분을 포함할 수 있다. 복수의 제어 게이트 전극들/워드 라인들(3)은 적어도 제1 디바이스 레벨(예컨대, 디바이스 레벨 A)에 위치된 제1 제어 게이트 전극/워드 라인(3a) 및 기판(100)의 주 표면(100a) 위쪽에 그리고 디바이스 레벨 A 아래쪽에 위치된 제2 디바이스 레벨(예컨대, 디바이스 레벨 B)에 위치된 제2 제어 게이트 전극/워드 라인(3b)을 포함한다. 워드 라인들/제어 게이트들(3)의 재료는, 도핑된 폴리실리콘, 텅스텐, 텅스텐 질화물, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 티타늄 질화물 또는 이들의 합금 또는 이 재료들의 조합과 같은, 본 기술분야에 공지된 임의의 하나 이상의 적당한 도전성 또는 반도체 제어 게이트 재료를 포함할 수 있다.
차단 유전체(7)는 제어 게이트(들)(3)에 인접하여 위치될 수 있다. 예를 들어, 도 3a 및 도 3c에 도시된 바와 같이, 똑바른 차단 유전체 층(7)이 각각의 제어 게이트(3)의 가장자리(즉, 작은 표면)에 인접해서만 위치될 수 있다. 대안적으로, 차단 유전체가, 반도체 채널(1)과 마주하는 제어 게이트(3)의 상단, 하단 및 측면 표면 상에 있는 것과 같이, 제어 게이트(3)를 둘러쌀 수 있다.
모놀리식 3차원 NAND 스트링은 또한 전하 저장 영역(9)을 포함할 수 있다. 도 3a 및 도 3c에 도시된 바와 같이, 전하 저장 영역(9)은 NAND 스트링의 메모리 셀 부분의 길이 전체에 연장되는 하나 이상의 연속적인 층들을 포함할 수 있다. 예를 들어, 전하 저장 영역(9)은, 실리콘 질화물 층과 같은, 절연성 전하 트래핑 재료를 포함할 수 있다. 대안적으로, 전하 저장 영역은 차단 유전체와 채널(1) 사이에 위치된 복수의 불연속적 전하 저장 영역들 또는 세그먼트들(9)을 포함할 수 있다. 복수의 불연속적 전하 저장 영역들(9)은 적어도 디바이스 레벨 A에 위치된 제1 불연속적 전하 저장 영역 및 디바이스 레벨 B에 위치된 제2 불연속적 전하 저장 영역을 포함할 수 있다. 불연속적 전하 저장 영역들(9)은 복수의 수직으로 이격된 도전성(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 실리사이드, 몰리브덴 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합과 같은 금속 실리사이드), 또는 반도체(예컨대, 폴리실리콘) 부유 게이트들을 포함할 수 있다. 대안적으로, 불연속적 전하 저장 영역(9)은, 실리콘 질화물 세그먼트들과 같은, 절연성 전하 트래핑 재료를 포함할 수 있다. 대안적으로, 전하 저장 영역(9)은, 금속 나노입자들, 예를 들어, 루테늄 나노입자들과 같은, 도전성 나노입자들을 포함할 수 있다.
모놀리식 3차원 NAND 스트링의 터널 유전체(11)는 전하 저장 영역(9)과 반도체 채널(1) 사이에 위치된다.
차단 유전체(7) 및 터널 유전체(11)는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물 재료들, 예를 들어, 알루미늄 산화물 또는 하프늄 산화물과 같은 다른 절연성 재료들과 같은, 임의의 하나 이상의 동일하거나 상이한 전기 절연성 재료들 중에서 독립적으로 선택될 수 있다. 차단 유전체(7) 및/또는 터널 유전체(11)는 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물의 다수의 층들(예컨대, ONO 층들)을 포함할 수 있다.
NAND 스트링 어레이(180)를 제조하는 실시예 방법이 도 4a 내지 도 4e 및 도 5a 내지 도 5m에 예시되어 있다. 이 실시예에서, 기판의 주 표면에 실질적으로 수직인 주축을 가지는 복수의 이격된 전기 도전성 기둥들(503)이 재료 층 스택(120)을 관통하여 형성된 배면 개구부(84)(즉, 트렌치) 내에 형성되고, 여기서 전기 도전성 기둥들(503)은 트렌치(84)를 적어도 부분적으로 채우는 전기 절연성 충전 재료(504)에 의해 서로 분리되어 있으며, 전기 도전성 층(501)은 트렌치(84) 내에 형성되고 기둥들(503)과 전기적으로 접촉하고 있다. 배면 개구부/트렌치(84) 내의 도전성 층(501) 및 도전성 기둥들(503)은, 도 1a 내지 도 2b와 관련하여 앞서 기술된 것과 같은, NAND 스트링 메모리 디바이스에 대한 실질적으로 빗살 형상의 전극(예컨대, 소스측 전극)을 형성할 수 있다.
도 4a 내지 도 4e는 (예컨대, 도 2a 및 도 2b에 도시된 것과 같은) NAND 스트링 어레이(180)의 일부분의 형성을 나타내는 측단면도이다. 도 4a에 예시된 바와 같이, 방법은 교대로 있는 제1 재료 층들(19)과 제2 재료 층들(121)의 스택(120)을 기판(100)의 주 표면(100a) 위쪽에 형성하는 단계를 포함한다. 제2 재료는 제1 재료와 상이하다. 층들(19, 121)은, 스퍼터링, CVD, PECVD, MBE, ALD 등과 같은, 적당한 퇴적 방법에 의해 형성될 수 있다. 층들(19, 121)은 두께가 6 내지 100 nm일 수 있다.
일 실시예에서, 제1 재료 층들(19)은, 산화물(예컨대, 실리콘 산화물, 실리콘 산질화물, 하이-k 유전체 등)과 같은, 전기 절연성 재료를 포함한다. 제2 재료 층들(121)은, 제1 층들(19)의 재료와 상이한 절연성 재료와 같은, 희생 재료를 포함할 수 있다. 예를 들어, 층들(19)은 (예컨대, TEOS(tetraethyl orthosilicate) 소스를 사용하여 형성된) 실리콘 산화물을 포함할 수 있고, 층들(121)은 ONON 스택(120)을 형성하는 실리콘 질화물을 포함할 수 있다. 대안적으로, 층들(19)은 실리콘 산화물을 포함할 수 있고, 층들(121)은 OPOP 스택(120)을 형성하는 폴리실리콘을 포함할 수 있다.
도 4b에 도시된 바와 같이, 층들(19, 121)의 형성에 뒤이어서, 스택(120)에 적어도 하나의 전면 개구부(81)를 형성하기 위해 스택(120)을 에칭할 수 있다. NAND 스트링들(150)의 수직 채널들이 차후에 형성될 위치들에 전면 개구부들(81)(예컨대, 원통형 메모리 개구부들 또는 홀들)의 어레이가 형성될 수 있다.
전면 개구부들(81)이 포토리소그래피 및 에칭에 의해 다음과 같이 형성될 수 있다. 먼저, 메모리 홀 마스크(도 4a 및 도 4b에 도시되지 않음)가 스택(120) 위쪽에 형성되고, 전면 개구부들(81)의 장래의 위치들에 대응하는 개구부들을 형성하기 위해 패터닝될 수 있다. 마스크는, 포토레지스트 및/또는 하드 마스크 재료의 하나 이상의 층과 같은, 임의의 적당한 재료를 포함할 수 있다. 이어서, 도 4b에 도시된 바와 같이, 스택(120)이 스택에 적어도 하나의 개구부(81)를 형성하기 위해 (예컨대, 반응성 이온 에칭(reactive ion etching)(RIE)을 사용하여) 에칭될 수 있다. 도 4b의 실시예에서, 에칭이 기판(100)에서 중단될 수 있다. 대안적으로, 에칭 스톱 층이 기판 위쪽에 형성될 수 있고, 에칭이 에칭 스톱 층 상에서 중단될 수 있다. 전면 메모리 개구부들(81)을 형성하기 위해 에칭 이후에, 마스크가 제거될 수 있다.
전면 메모리 개구부들(81) 각각은 스택(120)의 층들(19, 121)의 노출된 표면들에 의해 정의되는 측벽(407) 및, 이 실시예에서 기판(100)의 노출된 표면에 의해 정의되는, 하단 표면(408)을 포함할 수 있다.
도 4c를 참조하면, 적어도 하나의 메모리 필름(404)이 전면 개구부들(81)의 측벽들(407) 위쪽에 형성될 수 있다. 도 2a 내지 도 3d와 관련하여 앞서 기술된 바와 같이, 메모리 필름(404)은, 예를 들어, 전하 저장 재료(9) 및 터널 유전체 층(11)을 포함할 수 있다. 전하 저장 재료(9)는 전면 개구부들(81) 각각의 측벽(407)의 적어도 일부분 위쪽에 형성될 수 있고, 터널 유전체 층(11)은 전면 개구부들(81)의 측벽들(407)의 적어도 일부분 위쪽에 있는 전하 저장 재료(9) 상에 형성될 수 있다. 일부 실시예들에서, 메모리 필름(404)은 또한 차단 유전체(7)를 포함할 수 있다. 차단 유전체(7)는 전면 개구부들(81) 각각의 측벽(407)의 적어도 일부분 위쪽에 형성될 수 있고, 전하 저장 재료(9) 및 터널 유전체(11)는 차단 유전체(7) 위쪽에 형성될 수 있다.
실시예들에서, 메모리 필름(404)은 전면 개구부들(81) 각각의 측벽들(407) 및 하단 표면들(408) 위쪽에를 비롯한 스택(120) 위쪽에 형성될 수 있고, 메모리 필름(404)이 전면 개구부들(81)의 측벽들(407) 상에 남아 있을 수 있으면서, 메모리 필름(404)을 스택(120)의 상단 표면으로부터 그리고 전면 개구부들(81)의 하단 표면(408)으로부터 제거하기 위해 비등방성 에칭 프로세스(예컨대, RIE 프로세스)가 수행될 수 있다. 메모리 필름(404)이 상이한 물질들의 다수의 층들(예컨대, 차단 유전체(7), 전하 저장 재료(9) 및/또는 터널 유전체 층(11))을 포함하면, 동일한 에칭 단계 동안 또는 상이한 에칭 단계들 동안 상이한 재료들이 스택(120)의 상단 표면 및/또는 전면 개구부들(81)의 하단 표면들(408)로부터 선택적으로 제거될 수 있다.
도 4c를 다시 참조하면, 반도체 채널(1)(예컨대, 폴리실리콘 또는 비정질 실리콘 층)이 전면 개구부들(81)의 측벽들(507)을 따라 적어도 하나의 메모리 필름(404) 위쪽에 형성될 수 있다. 반도체 채널(1)은 기판(100)의 주 표면(100a)에 실질적으로 수직으로 연장될 수 있고, 메모리 필름(404)의 적어도 일부분이 반도체 채널(1)과 전면 개구부(81)의 측벽(407) 사이에 위치될 수 있다. 도 4c에 도시된 바와 같이, 반도체 채널(1)은 전면 개구부들(81)의 하단 표면들(408)에서 기판(100)의 노출된 표면과 접촉할 수 있다. 임의로, 반도체 채널(1)은 하부(예컨대, 소스측) 선택 게이트 트랜지스터(명확함을 위해 도 4c에 도시되지 않음)의 반도체 채널 부분과 접촉할 수 있다. 하부 선택 게이트 트랜지스터의 반도체 채널 부분은 기판(100)의 주 표면(100a)으로부터 연장되는 돌출부로서 형성될 수 있거나, 반도체 기판(100) 내에 위치될 수 있으며, 각자의 메모리 개구부들(81)의 하단 표면들(408)을 정의할 수 있다. 하부 선택 게이트 트랜지스터의 반도체 채널 부분은 전면 개구부(81) 내에서 연장되는 수직으로 배향된 반도체 채널(1)을, 기판(100) 상에 또는 그 내에 위치되고 기판(100)의 주 표면(100a)에 실질적으로 평행하게 연장되는 수평 채널 부분(412)에, 전기적으로 결합시킬 수 있다. 수직 NAND 스트링들(150)의 모놀리식 3차원 어레이의 하부(예컨대, 소스측) 선택 트랜지스터들을 제조하는 적당한 구성들 및 방법들의 예들이 예를 들어, 2013년 12월 19일에 출원된 미국 특허 출원 제14/133,979호, 2014년 3월 25일에 출원된 미국 특허 출원 제14/225,116호, 2014년 3월 25일에 출원된 미국 특허 출원 제14/225,176호, 및 2014년 4월 9일에 출원된 미국 가특허 출원 제61/977,173호 - 이들 모두는 모든 목적들을 위해 참고로 본원에 포함됨 - 에 기술되어 있다.
도 4c에 도시된 바와 같이, 임의적인 절연성 충전 재료(2)(예컨대, 실리콘 산화물과 같은, 산화물)가 반도체 채널(1) 위쪽에 형성되고 전면 개구부들(81)을 채울 수 있다.
도 4d를 참조하면, 스택(120)에 하나 이상의 배면 개구부들(예컨대, 트렌치들)(84)을 형성하기 위해 스택(120)이 (예컨대, 도 4d에 도시되지 않은, 포토리소그래피에 의해 패터닝된 마스크를 통해) 에칭될 수 있다. 이 실시예에서, 배면 개구부(예컨대, 트렌치)(84)는 스택(120) 전체를 관통하여 반도체 기판(100)까지 연장된다. 스택(120)의 층들(19, 121)은 배면 개구부(84)의 2개의 대향하는 측벽들(411)을 적어도 부분적으로 정의할 수 있고, 기판(100)은 배면 개구부(84)의 하단 표면(414)을 정의할 수 있다.
도 4e를 참조하면, 제1 재료 층들(19) 사이에 배면 리세스들(409)을 형성하기 위해 제2 재료 층들(121)의 적어도 일부분이 배면 개구부(84)를 통해 제거될 수 있다. 실리콘 질화물 층들(121)은 제거하지만 층들(19)의 실리콘 산화물 재료는 제거하지 않는 실리콘 질화물 선택적 에칭(예컨대, 고온 인산 습식 에칭)과 같은, 선택적 에칭에 의해 층들(121)이 제거될 수 있다.
도 4f를 참조하면, 차단 유전체(7)가 임의로 배면 개구부(84)를 통해 배면 리세스들(409)에 형성될 수 있다. 차단 유전체(7)가 배면 리세스들(409)(도 4e 참조) 각각의 제1 측면 표면들(419) 상의 노출된 메모리 필름(404) 위쪽에 형성될 수 있다. 차단 유전체(7)가 또한 배면 리세스들(409) 각각의 상단 및 하단 표면들 상에서 스택(120)의 제1 재료 층들(19)에 인접하여 형성될 수 있다. 차단 유전체(7)가 또한 배면 개구부(84)의 측벽들(411)을 따라 층들(19)의 노출된 작은 표면들 위쪽에 그리고 배면 개구부(84)의 하단 표면(414) 상의 기판(100)의 노출된 표면 위쪽에 형성될 수 있다.
대안적으로, 차단 유전체(7)가 (예컨대, 도 4c를 참조하여 앞서 기술된 바와 같이, 메모리 필름(404)의 일부로서) 전면 개구부들(81)을 통해 형성될 수 있고, 어떤 차단 유전체(7)도 배면 개구부(84)를 통해 배면 리세스들(409)에 형성되지 않을 수 있다. 일부 실시예들에서, 차단 유전체(7)가 전면 개구부들(81) 및 배면 개구부들(84) 둘 다를 통해 형성될 수 있다.
실시예들에서, 차단 유전체(7)는 단일의 층 또는 상이한 절연성 재료들의 적어도 2개의 층들의 스택을 포함할 수 있다. 예를 들어, 상이한 절연성 재료들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 Al2O3, HfO2, HfSiO, TaO2 또는 다른 금속 산화물들과 같은 하이-k 재료를 포함할 수 있다. 일 실시예에서, 차단 유전체(7)는, 알루미늄 산화물 및/또는 하프늄 산화물과 같은, 금속 산화물 재료를 포함할 수 있고, 금속 산화물의 적어도 하나의 층 및 부가의 절연성 재료의 적어도 하나의 층을 포함하는 스택을 포함할 수 있다. 예를 들어, 차단 유전체(7)는 알루미늄 산화물의 층(7A) 및 실리콘 산화물의 보호층(502)을 포함할 수 있다.
도 4f를 다시 참조하면, 제어 게이트 전극들(3)이 배면 개구부(84)를 통해 배면 리세스들(409)에 형성될 수 있다. 차단 유전체(7)가 배면 리세스들(509) 내에 존재할 때, 제어 게이트 전극들이 배면 리세스들(509)에서 차단 유전체(7) 위쪽에 형성될 수 있다. 제어 게이트 전극들(3) 각각은 각자의 디바이스 레벨(예컨대, 도 2a 및 도 2b와 도 3a 및 도 3b에 도시된 바와 같이, 레벨 A, 레벨 B 등)에서 기판(100)의 주 표면(100a) 위쪽에 위치될 수 있다.
제어 게이트 전극들(3) 각각은, 금속 질화물들 및 금속 실리사이드들을 포함한, 하나 이상의 금속들 또는 금속 합금들을 포함하는, 하나 이상의 전기 도전성 금속 재료들을 포함할 수 있다. 일 실시예에서, 금속 질화물 라이너 재료(예컨대, 텅스텐 질화물(WN) 또는 티타늄 질화물(TiN) 라이너, 도 4f에 도시되지 않음)를 배면 리세스들(409)에서 차단 유전체(7) 위쪽에 퇴적하는 것, 및 뒤이어서 배면 리세스들(409)을 채우기 위해 금속(예컨대, 텅스텐)을 금속 질화물 라이너 재료 위쪽에 퇴적하는 것에 의해 제어 게이트 전극들(3)이 형성될 수 있다. 배면 개구부(84)에 위치된 제어 게이트들(3)의 금속 및/또는 금속 질화물 라이너 재료 중 임의의 것이 (예컨대, 하나 이상의 에칭 단계들을 통해) 배면 개구부(84)로부터 제거될 수 있다.
도 5a 내지 도 5m은 일 실시예에 따른 배면 개구부/트렌치 내에 위치된 빗살 형상의 구조를 갖는 전극(예컨대, 소스측 전극)을 가지는 NAND 스트링 메모리 디바이스를 제조하는 방법에서의 단계들의 개략 측단면도(도 5a 내지 도 5d, 도 5f, 도 5g 및 도 5i 내지 도 5m) 및 평단면도(도 5e 및 도 5h)를 나타내고 있다. 도 5a는 도 4e에서의 점선들에 의해 표시된 영역(420)에 실질적으로 대응하는 스택(120)의 일부분의 측단면도이다. 도 5a에 도시된 바와 같이, 절연성 재료의 층(205)이 배면 개구부(84)의 측벽들(411) 및 하단 표면(414) 위쪽에 형성될 수 있다. 절연성 재료의 층(205)은 배면 개구부(84)의 측벽들(411)을 따라 배면 개구부(84)를 복수의 제어 게이트 전극들(3)로부터 절연시킬 수 있다. 실시예들에서, 절연성 재료의 층(205)은 실리콘 질화물을 포함할 수 있다. 다른 실시예들에서, 절연성 재료의 층(205)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
도 5b를 참조하면, 배면 개구부(84)의 하단 표면(414) 위쪽에 위치된 절연성 재료의 층(205)의 일부분이 에칭에 의해(예컨대, 반응성 이온 에칭(RIE)과 같은 방향성 에칭(directional etch)을 사용하여) 제거될 수 있다. 배면 개구부(84)의 하단 표면(414) 상의 기판(100)을 노출시키기 위해, 배면 개구부(84)의 하단 표면(414) 위쪽에 임의로 위치될 수 있는 부가의 층들(임의의 차단 유전체(7)(금속 산화물 층(7A) 및/또는 보호 산화물 층(502)을 포함함) 및/또는 하단 표면(414) 위쪽에 있는 제어 게이트(3) 재료 등)이 (예컨대, 동일한 또는 별개의 에칭 단계들에서의) 에칭에 의해 제거될 수 있다. NAND 메모리 디바이스에서 배면 개구부(84)로부터의, 차단 유전체(7)와 같은, 재료들의 선택적 제거를 위한 방법들은 2014년 8월 26일에 출원된 미국 특허 출원 제14/468,743호 - 그 전체 내용이 참고로 본원에 포함됨 - 에 기술되어 있다. 실시예들에서, 에칭은 기판(100)에 또는 그 위쪽에 위치되는 소스 영역(113)을 노출시킬 수 있다. 소스 영역(113)은 배면 개구부(84)를 통해 기판 내로 주입될 수 있는 기판(100)의 도핑된 영역을 포함할 수 있다.
도 5c를 참조하면, 배면 개구부(84)를 적어도 부분적으로 채우기 위해 전기 절연성 충전 재료(504)가 형성될 수 있다. 도 5c에 도시된 바와 같이, 전기 절연성 충전 재료(504)가 배면 개구부(84)를 완전히 채울 수 있고, 또한 스택(120)의 상단 표면을 덮을 수 있다. 전기 절연성 충전 재료(504)는, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나와 같은, 적당한 절연성 재료를 포함할 수 있다. 실시예들에서, 전기 절연성 충전 재료(504)는 SOG(spin-on-glass), BSG(borosilicate glass), 및 TEOS(tetraethyl orthosilicate) 소스를 사용하여 형성된 실리콘 산화물 중 적어도 하나를 포함하는 실리콘 산화물을 포함할 수 있다.
도 5d 및 도 5e를 참조하면, 마스크(507)가 스택(120) 위에 있는 절연성 충전 재료(504) 위쪽에 형성될 수 있고, 복수의 이격된 개구부들(508)을 형성하기 위해 마스크(507)가 패터닝될 수 있다. 도 5d는 스택(120)의 상단 위쪽에 있는 마스크(507)를 보여주는 스택(120)의 측단면도이고, 도 5e는 마스크(507) 아래에 있는 배면 개구부(예컨대, 트렌치)(84)의 위치 및 이격된 개구부들(508)을 보여주는 (즉, 마스크(507)를 내려다보는) 스택(120)의 평면도이다. 개구부들(508) 각각은 배면 개구부(84) 위쪽에 위치되는 절연성 충전 재료(504)의 상부 표면을 노출시킬 수 있다. 마스크(507)는 비정질 탄소(예컨대, 소위 어드밴스 패터닝 필름(advance patterning film)("APF™")), 실리콘 질화물, 금속 등과 같은, 하드 마스크 재료 또는 포토레지스트와 같은, 임의의 적당한 마스크 층을 포함할 수 있고, 포토리소그래피를 사용하여 패터닝될 수 있다.
도 5f 내지 도 5h를 참조하면, 배면 개구부(84) 내의 절연성 충전 재료(504)에 복수의 실질적으로 기둥 형상의 개구부들(509)을 형성하기 위해 스택(120)이 마스크(507)를 통해 (예컨대, 반응성 이온 에칭(RIE)을 사용하여) 에칭될 수 있다. 도 5h는 배면 개구부(84) 내의 기둥 형상의 개구부들(509)을 보여주는 스택(120)의 평면도이다. 도 5f는 도 5h의 라인 D-D'을 따라 절취한 스택(120)의 측단면도이고, 도 5g는 도 5h의 라인 E-E'을 따라 절취한 스택(120)의 측단면도이다. 도 5f 내지 도 5h에 도시된 바와 같이, 개구부들(509)은 절연성 충전 재료(504)에 의해 서로 분리될 수 있다. 에칭은 마스크(507) 아래에 있는 절연성 충전 재료(504) 또는 다른 층들 또는 재료들을 스택(120)으로부터 제거함이 없이 개구부들(509)을 형성하기 위해 마스크(507)에서의 개구부들(508)을 통해 노출된 절연성 충전 재료(504)의 부분들을 선택적으로 제거할 수 있다. 예를 들어, 도 5f에 도시된 바와 같이, 에칭은 실질적으로 기둥 형상의 개구부들(509) 각각 내에서 배면 개구부(84)의 측벽들(411) 상의 절연성 재료의 층(205)(예컨대, 실리콘 질화물)을 노출시키기 위해 절연성 충전 재료(예컨대, 실리콘 산화물)를 제거할 수 있다. 도 5f 내지 도 5h의 실시예에서, 에칭이 기판(100)에서 중단될 수 있다(도 5f를 참조). 상세하게는, 도 5b와 관련하여 앞서 기술된 바와 같이, 에칭은 기판(100)에 또는 그 위쪽에 위치되는 소스 영역(113)을 노출시킬 수 있다. 대안적으로, 에칭 스톱 층이 기판 위쪽에 형성될 수 있고, 에칭이 에칭 스톱 층 상에서 중단될 수 있다. 도 5g에 도시된 바와 같이, 마스크(507)를 통해 노출되지 않는 절연성 충전 재료(504)의 영역들이 에칭으로부터 보호될 수 있고 배면 개구부(84)에 남아 있을 수 있다. 개구부들(509)을 형성하기 위해 에칭 이후에, 도 5f 내지 도 5h에 도시된 바와 같이, 마스크(507)가 제거될 수 있다.
도 5i 및 도 5j를 참조하면, 마스크(507)의 제거 이후에, 배면 개구부(84) 내에 절연성 충전 재료(504)의 리세싱된 부분(511)을 제공하기 위해 절연성 충전 재료(504)를 스택(120)의 상단으로부터 그리고 배면 개구부(84)의 상부 부분(513)으로부터 제거하기 위해 스택(120)이 에칭될 수 있다. 도 5i는 기둥 형상의 개구부(509) 및 절연성 충전 재료(504)가 스택(120)의 상단 표면으로부터 제거된 것을 보여주는 도 5f에 대응하는(즉, 도 5h의 라인 D-D'을 따라 절취한) 스택(120)의 측단면도이다. 도 5j는 도 5g에 대응하는(즉, 도 5h의 라인 E-E'을 따라 절취한) 스택(120)의 측단면도이고, 절연성 충전 재료(504)가 스택(120)의 상단 표면으로부터 그리고 배면 개구부(84) 내에서 리세싱된 부분(511)으로부터 제거된 것을 보여준다. 도 5j에 도시된 바와 같이, 에칭은 리세싱된 부분(511)을 제공하기 위해 (즉, 기판(100)의 주 표면(100a)에 대해 원위에 있는 배면 개구부(84)의 상부 단부에 인접한) 배면 개구부(84)의 상부 부분(513)으로부터 절연성 충전 재료(504)의 일부분을 제거할 수 있다. 도 5j에 도시된 바와 같이, 절연성 충전 재료(504)가 (즉, 기판(100)의 주 표면(100a)에 인접한) 배면 개구부(84)의 하부 부분(514)에 남아 있을 수 있다. 배면 개구부(84)의 하부 부분(514)에 있는 절연성 충전 재료(504)는 기둥 형상의 개구부들(509) 사이에 위치될 수 있다.
도 5k 내지 도 5m을 참조하면, 배면 개구부(84)의 하부 부분(514)에 있는 절연성 충전 재료(504)에서의 실질적으로 기둥 형상의 개구부들(509) 내에 그리고 배면 개구부(84)의 상부 부분(513)에서의 리세싱된 부분(511) 내에를 포함한, 배면 개구부(84) 내에 전기 도전성 재료(515)가 형성될 수 있다. 전기 도전성 재료(515)는 금속, 금속 합금, 금속 질화물, 금속 실리사이드 또는 고농도로 도핑된 반도체 재료와 같은 하나 이상의 재료들을 포함할 수 있다. 실시예들에서, 전기 도전성 재료(515)는 금속 또는 금속 질화물 재료를 포함하는 제1 라이너 재료(517) 및 제1 라이너 재료와 상이한 제2 금속 또는 금속 합금 재료(519)를 포함할 수 있다. 예를 들어, 제1 라이너 재료(517)는 절연성 충전 재료(504) 위쪽에 형성된 티타늄, 텅스텐 질화물 및/또는 티타늄 질화물 재료의 층을 포함할 수 있고, 제2 금속 또는 금속 합금 재료(519)는 제1 라이너 재료(517) 위쪽에 형성되는 텅스텐을 포함할 수 있다. 도 5k 및 도 5l에 도시된 바와 같이, 스택(120)의 상단 표면 위쪽으로 연장되는 임의의 전기 도전성 재료(515)가 (예컨대, CMP(chemical mechanical polishing)를 사용하여) 제거되어, 배면 개구부(84) 내에 도전성 재료(515)를 남겨 둘 수 있다. 도 5k는 (즉, 도 5h의 라인 D-D'을 따라 절취한) 도 5f 및 도 5i에 대응하는 스택(120)의 측단면도이고, 배면 개구부(84) 내에 전기 도전성 기둥(503)을 형성하기 위해 기둥 형상의 개구부(509)를 채우는 전기 도전성 재료(515)를 나타내고 있다. 도 5l은 (즉, 도 5h의 라인 E-E'을 따라 절취한) 도 5g 및 도 5j에 대응하는 스택(120)의 측단면도이고, 배면 개구부(84)의 상부 부분(513)에서 절연성 충전 재료(504)의 리세싱된 부분(511)을 채우는 전기 도전성 재료(515)를 나타내고 있다. 절연성 충전 재료(504)는 전기 도전성 기둥들(503) 사이에서 배면 개구부(84)의 하부 부분(514)에 남아 있을 수 있다. 도 5m은, 도 5k가 도 5m의 라인 F-F'을 따라 절취되고 도 5l이 도 5m의 라인 G-G'을 따라 절취되도록, 도 5k 및 도 5l의 도면으로부터 90° 회전된 평면에서의 배면 개구부(84)의 측단면도이다. 전기 도전성 재료(515)는, 도 1a 내지 도 2b와 관련하여 앞서 기술된 것과 같은, 전극(202)(예컨대, 소스측 전극)을 배면 개구부(84) 내에 형성할 수 있다. 전기 도전성 재료(515)는 배면 개구부(84)의 상부 부분(513)에서 리세싱된 부분(511) 내에 도전성 재료의 연속적인 층(501) 및 연속적인 층(501)과 전기적으로 접촉하고 배면 개구부(84)의 하단 부분(514)에서 연장되는 복수의 도전성 기둥들(503)을 형성할 수 있다. 도전성 기둥들(503)은 기판(100)의 소스 영역(113)과 전기적으로 접촉할 수 있다. 절연성 충전 재료(504)는 도전성 기둥들(503)에 인접할 수 있고, 연속적 층(501)과 기판(100) 사이의 배면 개구부(84)를 채울 수 있다.
이상에서 특정의 실시예들을 언급하고 있지만, 본 개시내용이 그렇게 제한되지 않는다는 것을 잘 알 것이다. 본 기술분야의 통상의 기술자라면 개시된 실시예들에 대해 다양한 수정들이 행해질 수 있다는 것과 이러한 수정들이 본 개시내용의 범주 내에 있는 것으로 의도되어 있다는 것을 알 것이다. 본원에서 인용되는 간행물들, 특허 출원들 및 특허들 모두는 그 전체가 참고로 본원에 포함된다.

Claims (32)

  1. 모놀리식 3차원 NAND 메모리 디바이스로서,
    기판의 주 표면에 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들 - 상기 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 상기 기판의 상기 주 표면 위쪽에 그리고 상기 제1 디바이스 레벨 아래쪽에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함함 -;
    상기 제1 제어 게이트 전극과 상기 제2 제어 게이트 전극 사이에 위치된 레벨간 절연 층(interlevel insulating layer);
    복수의 반도체 채널들 - 상기 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 제1 부분은 상기 제1 디바이스 레벨에 위치되고, 상기 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 제2 부분은 상기 제2 디바이스 레벨에 위치되도록, 상기 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 단부 부분은 상기 기판의 상기 주 표면에 실질적으로 수직으로 연장됨 -;
    상기 복수의 제어 게이트 전극들의 각각의 제어 게이트 전극과 상기 복수의 반도체 채널들의 각자의 반도체 채널 각각(each respective semiconductor channel of the plurality of semiconductor channels) 사이에 위치된 적어도 하나의 메모리 필름;
    상기 기판의 상기 주 표면에 실질적으로 수직으로 연장되는 트렌치;
    상기 트렌치에 위치된 제1 트렌치 재료 - 상기 제1 트렌치 재료는
    상기 트렌치 내에서 상기 기판의 상기 주 표면에 실질적으로 평행한 제1 방향으로 연속적으로 연장되는 제1 부분, 및
    상기 제1 부분으로부터 상기 기판의 상기 주 표면에 실질적으로 수직인 제2 방향으로 연장되고 상기 제1 방향을 따라 서로 이격되어 있는 복수의 제2 부분들을 포함함 -; 및
    상기 트렌치에서 상기 제1 트렌치 재료의 상기 제2 부분들 사이에 위치된 제2 트렌치 재료
    를 포함하는, 모놀리식 3차원 NAND 메모리 디바이스.
  2. 제1항에 있어서, 상기 제1 트렌치 재료의 상기 제1 부분은 상기 기판의 상기 주 표면에 실질적으로 평행한 상기 제1 방향으로 가늘고 긴 실질적으로 레일 형상의 구조물을 포함하는, 모놀리식 3차원 NAND 메모리 디바이스.
  3. 제2항에 있어서, 상기 제1 트렌치 재료의 상기 복수의 제2 부분들 각각은 상기 기판의 상기 주 표면에 실질적으로 수직인 주축을 가지는 실질적으로 기둥 형상의 구조물(substantially pillar-shaped structure)을 포함하는, 모놀리식 3차원 NAND 메모리 디바이스.
  4. 제3항에 있어서, 상기 제2 트렌치 재료는 상기 제1 트렌치 재료의 인접한 제2 부분들 사이의 상기 트렌치를 실질적으로 채우고, 상기 제2 트렌치 재료는 상기 제1 트렌치 재료의 상기 제1 부분과 상기 기판의 상기 주 표면 사이에 위치되는, 모놀리식 3차원 NAND 메모리 디바이스.
  5. 제1항에 있어서,
    상기 복수의 제어 게이트 전극들은 전기 도전성 재료를 포함하고;
    상기 제1 트렌치 재료는 상기 기판에 있는 소스 영역과 접촉하는 전기 도전성 소스 전극 재료를 포함하며,
    상기 제2 트렌치 재료는 전기 절연성 재료를 포함하는, 모놀리식 3차원 NAND 메모리 디바이스.
  6. 제5항에 있어서,
    상기 복수의 제어 게이트 전극들은 텅스텐 및 텅스텐 합금 중 적어도 하나를 포함하고;
    상기 제1 트렌치 재료는 텅스텐 및 텅스텐 합금 중 적어도 하나를 포함하며;
    상기 제2 트렌치 재료는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함하는, 모놀리식 3차원 NAND 메모리 디바이스.
  7. 제6항에 있어서, 상기 제2 트렌치 재료는 SOG(spin-on-glass), BSG(borosilicate glass), 및 TEOS(tetraethyl orthosilicate) 소스를 사용하여 형성된 실리콘 산화물 중 적어도 하나를 포함하는 실리콘 산화물을 포함하는, 모놀리식 3차원 NAND 메모리 디바이스.
  8. 제6항에 있어서, 상기 제1 트렌치 재료는 상기 제1 트렌치 재료의 외측 표면 위쪽에 금속 및 금속 질화물 재료 중 적어도 하나를 포함하는 라이너(liner)를 포함하고, 텅스텐 및 텅스텐 합금 재료 중 적어도 하나는 상기 라이너의 내부에 위치되는, 모놀리식 3차원 NAND 메모리 디바이스.
  9. 제8항에 있어서, 상기 라이너는 티타늄 및 티타늄 질화물 중 적어도 하나를 포함하는, 모놀리식 3차원 NAND 메모리 디바이스.
  10. 제5항에 있어서, 상기 트렌치는 상기 복수의 제어 게이트 전극들을 상기 제1 트렌치 재료로부터 전기적으로 절연시키기 위해 상기 트렌치의 벽들 상에 위치된 전기 절연성 재료를 추가로 포함하는, 모놀리식 3차원 NAND 메모리 디바이스.
  11. 제9항에 있어서, 상기 트렌치의 벽들 상에 위치된 상기 전기 절연성 재료는 실리콘 질화물을 포함하는, 모놀리식 3차원 NAND 메모리 디바이스.
  12. 제1항에 있어서,
    상기 반도체 채널은 기둥 형상을 갖고 상기 기판의 상기 주 표면에 실질적으로 수직으로 연장되며;
    위쪽으로부터 상기 기둥 형상의 반도체 채널과 접촉하는 소스 전극 또는 드레인 전극 중 하나, 및 아래쪽으로부터 상기 기둥 형상의 반도체 채널과 접촉하는 소스 전극 또는 드레인 전극 중 다른 하나를 추가로 포함하는, 모놀리식 3차원 NAND 메모리 디바이스.
  13. 제1항에 있어서,
    상기 반도체 채널은 J자 형상의 파이프 형상을 가지며;
    상기 J자 형상의 파이프 형상 반도체 채널의 날개 부분은 상기 기판의 상기 주 표면에 실질적으로 수직으로 연장되고 상기 날개 부분에 연결되는 상기 J자 형상의 파이프 형상 반도체 채널의 연결 부분은 상기 기판의 상기 주 표면에 실질적으로 평행하게 연장되며;
    소스 영역과 드레인 영역 각각은 상기 반도체 채널과 접촉하고;
    드레인 전극은 위쪽으로부터 상기 반도체 채널의 제1 날개 부분에서 상기 드레인 영역과 접촉하며;
    상기 제1 트렌치 재료는 위쪽으로부터 상기 반도체 채널의 상기 연결 부분에서 상기 소스 영역과 접촉하는 빗살 형상의 소스 전극(comb shaped source electrode)을 포함하는, 모놀리식 3차원 NAND 메모리 디바이스.
  14. 모놀리식 3차원 NAND 메모리 디바이스를 제조하는 방법으로서,
    기판의 주 표면 위쪽에 재료 층들의 스택을 형성하는 단계;
    상기 기판의 상기 주 표면에 실질적으로 수직으로 연장되는 트렌치를 형성하기 위해 상기 스택을 에칭하는 단계;
    상기 기판의 상기 주 표면에 실질적으로 수직인 주축을 가지는 복수의 이격된 전기 도전성 기둥들(spaced-apart electrically conductive pillars)을 상기 트렌치 내에 형성하는 단계 - 상기 전기 도전성 기둥들은 상기 트렌치를 적어도 부분적으로 채우는 전기 절연성 충전 재료에 의해 서로 분리되어 있음 -; 및
    상기 복수의 기둥들과 접촉하는 전기 도전성 층을 상기 트렌치 내에 형성하는 단계
    를 포함하는, 방법.
  15. 제14항에 있어서, 상기 전기 도전성 층은 상기 기판의 상기 주 표면에 실질적으로 평행하게 연장되는, 방법.
  16. 제15항에 있어서, 상기 복수의 기둥들 및 상기 전기 절연성 충전 재료는 상기 전기 도전성 층과 상기 기판의 상기 주 표면 사이에 위치되는, 방법.
  17. 제14항에 있어서, 상기 재료 층들의 스택은 교대로 있는 복수의 제1 절연성 재료 층들과 제2 희생 재료 층들을 포함하고, 상기 방법은
    상기 제1 절연성 재료 층들 사이에 복수의 배면 리세스들(back side recesses)을 형성하기 위해 상기 트렌치를 통해 상기 제2 희생 재료 층들의 적어도 일부분을 선택적으로 제거하는 단계; 및
    상기 복수의 도전성 기둥들을 상기 트렌치 내에 형성하기 전에 상기 트렌치를 통해 상기 배면 리세스들에 복수의 제어 게이트 전극들을 형성하는 단계를 추가로 포함하는, 방법.
  18. 제17항에 있어서,
    상기 복수의 도전성 기둥들을 상기 트렌치 내에 형성하기 전에 상기 트렌치를 상기 복수의 제어 게이트 전극들로부터 전기적으로 절연시키기 위해 상기 트렌치의 측벽들 상에 절연 층을 형성하는 단계를 추가로 포함하는, 방법.
  19. 제18항에 있어서, 상기 절연 층은 상기 트렌치의 상기 측벽들 및 하단 표면 위쪽에 형성되는 실리콘 질화물의 층을 포함하고, 상기 방법은
    상기 실리콘 질화물의 층이 상기 트렌치의 상기 측벽들의 적어도 일부분 위쪽에 남아 있는 동안 상기 기판에 있는 소스 영역을 상기 트렌치의 상기 하단 표면에서 노출시키기 위해 상기 실리콘 질화물의 층을 에칭하는 단계를 추가로 포함하는, 방법.
  20. 제18항에 있어서,
    상기 트렌치를 적어도 부분적으로 채우기 위해 상기 트렌치 내에 상기 전기 절연성 충전 재료를 형성하는 단계; 및
    상기 충전 재료 내에 복수의 실질적으로 기둥 형상의 개구부들을 제공하기 위해 상기 전기 절연성 충전 재료의 부분들을 제거하는 단계를 추가로 포함하고, 상기 도전성 기둥들은 상기 실질적으로 기둥 형상의 개구부들 내에 형성되는, 방법.
  21. 제20항에 있어서,
    상기 트렌치 내에 상기 전기 절연성 충전 재료를 형성하는 단계는 상기 트렌치를 상기 전기 절연성 충전 재료로 채우는 단계를 포함하고, 상기 전기 절연성 충전 재료의 부분들을 제거하는 단계는 상기 충전 재료 내에 상기 복수의 실질적으로 기둥 형상의 개구부들을 제공하기 위해 마스크를 통해 상기 충전 재료를 에칭하는 단계를 포함하며;
    상기 기판에 있는 소스 영역은 상기 실질적으로 기둥 형상의 지지 개구부들의 각각의 지지 개구부의 하단 표면에서 노출되는, 방법.
  22. 제21항에 있어서,
    상기 마스크를 제거하는 단계; 및
    상기 트렌치 내에 그리고 상기 기판의 상기 주 표면에 대해 원위(distal)에 있는 상기 트렌치의 상부 단부(top end)에 인접하여 상기 충전 재료의 리세싱된 부분을 제공하기 위해 상기 전기 절연성 충전 재료를 에칭하는 단계를 추가로 포함하는, 방법.
  23. 제22항에 있어서,
    상기 전기 도전성 기둥들 및 상기 전기 도전성 층을 형성하는 단계는, 상기 충전 재료의 상기 리세싱된 부분 내에 그리고 상기 충전 재료 내의 상기 실질적으로 기둥 형상의 개구부들 내에를 포함한, 상기 트렌치 내에 전기 도전성 재료를 형성하는 단계를 포함하고;
    상기 전기 도전성 재료는 상기 실질적으로 기둥 형상의 지지 개구부들의 각각의 지지 개구부의 상기 하단 표면에서 상기 기판에 있는 상기 소스 영역과 접촉하는, 방법.
  24. 제23항에 있어서, 상기 전기 도전성 재료는 금속, 금속 합금, 금속 실리사이드 및 금속 질화물 중 적어도 하나를 포함하는, 방법.
  25. 제23항에 있어서, 상기 전기 도전성 재료는 금속 및 금속 질화물 재료 중 적어도 하나를 포함하는 제1 라이너 재료, 및 상기 제1 라이너 재료와 상이한 제2 금속 또는 금속 합금 재료를 포함하는, 방법.
  26. 제25항에 있어서, 상기 제1 라이너 재료는 티타늄 및 티타늄 질화물 중 적어도 하나를 포함하고, 상기 제2 금속 또는 금속 합금 재료는 텅스텐을 포함하는, 방법.
  27. 제24항에 있어서, 상기 전기 절연성 충전 재료는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함하는, 방법.
  28. 제27항에 있어서, 상기 전기 절연성 충전 재료는 SOG(spin-on-glass), BSG(borosilicate glass), 및 TEOS(tetraethyl orthosilicate) 소스를 사용하여 형성된 실리콘 산화물 중 적어도 하나를 포함하는 실리콘 산화물을 포함하는, 방법.
  29. 제18항에 있어서,
    상기 스택에 복수의 메모리 개구부들을 형성하는 단계; 및
    상기 각자의 복수의 메모리 개구부들에 복수의 메모리 필름들 및 반도체 채널들을 형성하는 단계를 추가로 포함하고, 상기 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 단부 부분은 상기 기판의 상기 주 표면에 실질적으로 수직으로 연장되는, 방법.
  30. 제29항에 있어서,
    각각의 반도체 채널은 J자 형상의 파이프 형상을 가지며;
    상기 J자 형상의 파이프 형상 반도체 채널의 날개 부분은 상기 기판의 상기 주 표면에 실질적으로 수직으로 연장되고 상기 날개 부분에 연결되는 상기 J자 형상의 파이프 형상 반도체 채널의 연결 부분은 상기 기판의 상기 주 표면에 실질적으로 평행하게 연장되며;
    소스 영역과 드레인 영역 각각은 상기 반도체 채널과 접촉하고;
    드레인 전극은 위쪽으로부터 상기 반도체 채널의 제1 날개 부분에서 상기 드레인 영역과 접촉하며;
    상기 전기 도전성 층 및 상기 이격된 전기 도전성 기둥들은 위쪽으로부터 상기 반도체 채널의 상기 연결 부분에서 상기 소스 영역과 접촉하는 소스 전극을 포함하는, 방법.
  31. 제30항에 있어서,
    상기 트렌치의 측벽들 상에 절연 층을 형성하는 단계; 및
    상기 드레인 전극을 상기 반도체 채널 위쪽에 위치된 상기 드레인 영역과 접촉하게 형성하는 단계; 및
    비트 라인을 상기 드레인 전극과 전기적으로 접촉하게 형성하는 단계를 추가로 포함하는, 방법.
  32. 모놀리식 3차원 NAND 메모리 디바이스로서,
    실리콘 기판;
    상기 실리콘 기판 위쪽에 배치된 복수의 디바이스 레벨들을 가지는 모놀리식 3차원 NAND 스트링들의 어레이; 및
    상기 실리콘 기판에 또는 그 위쪽에 위치된, 상기 어레이와 연관된 구동기 회로
    를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 모놀리식 3차원 NAND 스트링은
    기판의 주 표면에 실질적으로 평행하게 연장되는 복수의 제어 게이트 전극들 - 상기 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치된 제1 제어 게이트 전극 및 상기 기판의 상기 주 표면 위쪽에 그리고 상기 제1 디바이스 레벨 아래쪽에 위치된 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함함 -;
    상기 제1 제어 게이트 전극과 상기 제2 제어 게이트 전극 사이에 위치된 레벨간 절연 층;
    복수의 반도체 채널들 - 상기 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 제1 부분은 상기 제1 디바이스 레벨에 위치되고, 상기 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 제2 부분은 상기 제2 디바이스 레벨에 위치되도록, 상기 복수의 반도체 채널들의 각각의 반도체 채널의 적어도 하나의 단부 부분은 상기 기판의 상기 주 표면에 실질적으로 수직으로 연장됨 -; 및
    상기 복수의 제어 게이트 전극들의 각각의 제어 게이트 전극과 상기 복수의 반도체 채널들의 각자의 반도체 채널 각각 사이에 위치된 적어도 하나의 메모리 필름을 포함하고;
    상기 어레이는 상기 기판의 상기 주 표면에 실질적으로 수직으로 연장되는 적어도 하나의 트렌치를 포함하고, 상기 적어도 하나의 트렌치는 적어도 제1 트렌치 재료 및 제2 트렌치 재료로 채워지며;
    상기 제1 트렌치 재료는 상기 트렌치 내에서 상기 기판의 상기 주 표면에 실질적으로 평행한 제1 방향으로 연속적으로 연장되는 제1 부분 및 상기 제1 부분으로부터 상기 기판의 상기 주 표면에 실질적으로 수직인 제2 방향으로 연장되고 상기 기판의 상기 주 표면에 실질적으로 평행한 상기 제1 방향을 따라 서로 이격되어 있는 복수의 제2 부분들을 포함하고,
    상기 제2 트렌치 재료는 상기 제1 트렌치 재료의 상기 제2 부분들 사이에 위치되는, 모놀리식 3차원 NAND 메모리 디바이스.
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