KR20100087743A - 불휘발성 반도체 기억 장치 및 이를 제조하는 방법 - Google Patents

불휘발성 반도체 기억 장치 및 이를 제조하는 방법 Download PDF

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Abstract

불휘발성 반도체 기억 장치는 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는다. 각각의 메모리 스트링은, 기판에 대하여 수직 방향으로 연장되는 한 쌍의 기둥 형상부 및 상기 한 쌍의 기둥 형상부의 하단부를 연결시키도록 형성된 연결부를 갖는 제1 반도체층과, 상기 기둥 형상부의 측면을 둘러싸도록 형성된 전하 축적층과, 상기 기둥 형상부의 측면 및 상기 전하 축적층을 둘러싸도록 형성된 제1 도전층을 포함한다. 제1 도전층은 상기 메모리 셀의 제어 전극으로 기능한다.

Description

불휘발성 반도체 기억 장치 및 이를 제조하는 방법{NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치 및 이를 제조하는 방법에 관한 것이다.
종래, 실리콘 기판상의 2차원 평면 내에 소자들을 집적하여 LSI가 형성되어 왔다. 메모리의 기억 용량을 증가시키기 위해서 일반적으로는 1개 소자의 치수를 작게(미세화) 하지만, 이는 비용 및 기술의 관점에서 최근 어렵게 되고 있다. 미세화를 위해서는 포토리소그래피 기술 향상이 필요하지만, 리소그래피 공정에 필요한 비용은 점점 증가되고 있다. 또한, 미세화가 달성되어도, 구동 전압 등이 스케일링되지 않으면, 소자 간의 내압(withstanding voltage)등이 물리적인 한계점에 도달할 것으로 예상된다. 즉, 디바이스로서의 동작이 곤란해지는 가능성이 높다.
최근, 이러한 문제점을 해결하기 위해, 메모리 셀들을 3차원적으로 배치하여 메모리의 집적도를 증가시키는 다수의 반도체 기억 장치가 제안되어 있다(일본 특허 출원 공개 제2007-266143호 및 미국 특허 제5599724호, 제5707885호 참조).
메모리 셀들을 3차원적으로 배치한 종래의 반도체 기억 장치의 하나로서, 기둥형 구조의 트랜지스터를 사용한 반도체 기억 장치가 있다(일본 특허 출원 공개 제2007-266143호 및 미국 특허 제5599724호, 제5707885호 참조). 기둥형 구조의 트랜지스터를 사용한 반도체 기억 장치는 게이트 전극으로 기능하는 다층의 도전층 및 필러 형상의 기둥 형상 반도체를 구비한다. 기둥 형상 반도체는 트랜지스터의 채널(바디)부로서 기능한다. 기둥 형상 반도체의 주변에는 메모리 게이트 절연층이 배치된다. 도전층, 기둥 형상 반도체 및 메모리 게이트 절연층을 포함하는 구성은 메모리 스트링이라고 불린다.
상기 종래 기술에서는 적층된 도전층에 동시에 구멍을 형성한다. 계속해서, 이와 같이 형성된 구멍의 측벽에 메모리 게이트 절연층을 형성하고, 희석된 불산 처리를 행한다. 그리고, 구멍을 충전하여 기둥 형상 반도체를 형성한다. 상기 공정을 복수회에 걸쳐서 반복하여 메모리 셀들을 3차원적으로 형성한다. 그러나, 희석된 불산 처리에 의해 메모리 게이트 절연층이 에칭 제거되는 문제가 발생한다.
본 발명의 제1 형태에 관한 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖고, 각각의 상기 메모리 스트링은, 기판에 대하여 수직 방향으로 연장되는 한 쌍의 기둥 형상부 및 상기 한 쌍의 기둥 형상부의 하단부를 연결시키도록 형성된 연결부를 갖는 제1 반도체층과, 상기 기둥 형상부의 측면을 둘러싸도록 형성된 전하 축적층과, 상기 기둥 형상부의 측면 및 상기 전하 축적층을 둘러싸도록 형성된 제1 도전층을 포함하고, 상기 제1 도전층은 상기 메모리 셀의 게이트 전극으로 기능한다.
본 발명의 일 태양에 따르면, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는 불휘발성 반도체 기억 장치를 제조하는 방법이 제공되고, 상기 불휘발성 반도체 기억 장치를 제조하는 방법은, 기판 상에 제1 절연층을 개재하여 제1 도전층을 형성하는 단계와, 상기 제1 도전층을 파내기 위해 상기 기판과 평행한 제1 방향으로 연장되는 홈을 형성하는 단계와, 상기 제1 도전층의 상층 위에 제2 절연층을 개재하여 복수의 제2 도전층을 형성하는 단계와, 제1 관통 홀이 상기 제2 도전층과 상기 제2 절연층을 관통하고 또한 상기 홈의 제1 방향으로의 양 단부 근처에서 정합되도록 제1 관통 홀을 형성하는 단계와, 상기 제1 관통 홀과 대면하는 측면 및 상기 홈에 전하 축적층을 형성하는 단계와, 상기 전하 축적층의 측면에 제1 반도체층을 형성하는 단계를 포함한다.
본 발명은 높은 신뢰성을 갖고 또한 저렴한 불휘발성 반도체 기억 장치를 제공하는 것이 가능해진다.
도 1은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 구성 개략도.
도 2는 본 발명의 제1 실시 형태에 관한 메모리 트랜지스터 영역(12)의 일부 개략 사시도.
도 3은 본 발명의 제1 실시 형태에 관한 하나의 메모리 스트링(MS)의 확대도.
도 4는 본 발명의 제1 실시 형태에 관한 하나의 메모리 스트링(MS)의 회로도.
도 5는 제1 실시 형태에 관한 메모리 트랜지스터 영역(12)의 단면도.
도 6은 제1 실시 형태에 관한 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 7은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 8은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 9는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 10은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 11은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 12는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 13은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 14는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 15는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 16은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 17은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 18은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 19는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 20은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 21은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 22는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 23은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 24는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 25는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 26은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 27은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 28은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 29는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 30은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 31은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 32는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 33은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 34는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 35는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 36은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 37은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 38은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 39는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 40은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 41은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 42는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 43은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 44는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 45는 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 단면도.
도 46은 제1 실시 형태에 관한 제조 공정을 나타내는 메모리 트랜지스터 영역(12)의 종단부로부터 주변 영역(Ph)까지의 로우 방향 단면도.
도 47은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역의 일부 개략 사시도.
도 48은 제2 실시 형태에 관한 메모리 트랜지스터 영역의 단면도.
도 49는 본 발명의 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역의 일부 개략 사시도.
도 50은 제3 실시 형태에 관한 메모리 트랜지스터 영역의 단면도.
도 51은 본 발명의 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역의 일부 개략 상면도.
이하, 도면을 참조하여, 본 발명에 관한 불휘발성 반도체 기억 장치의 실시 형태 및 이를 제조하는 방법에 대해서 설명한다.
[제1 실시 형태]
(제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 구성)
도 1은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 개략도를 나타낸다. 도 1에 도시한 바와 같이, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는 주로 메모리 트랜지스터 영역(12), 워드선 구동 회로(13), 소스측 선택 게이트선(SGSm) 구동 회로(14), 드레인측 선택 게이트선(SGDm) 구동 회로(15), 감지 증폭기(16), 소스선 구동 회로(17) 및 백 게이트 트랜지스터 구동 회로(18)를 갖는다. 메모리 트랜지스터 영역(12)은 데이터를 기억하는 메모리 트랜지스터를 갖는다. 워드선 구동 회로(13)는 워드선 WLm에 인가되는 전압을 제어한다. 소스측 선택 게이트선(SGSm) 구동 회로(14)는 소스측 선택 게이트선(SGSm)에 인가되는 전압을 제어한다. 드레인측 선택 게이트선(SGDm) 구동 회로(15)는 드레인측 선택 게이트선(SGDm)에 인가되는 전압을 제어한다. 감지 증폭기(16)는 메모리 트랜지스터로부터 판독한 전위를 증폭한다. 소스선 구동 회로(17)는 소스선 SLn에 인가되는 전압을 제어한다. 백 게이트 트랜지스터 구동 회로(18)는 백 게이트 선(BG)에 인가되는 전압을 제어한다. 상기의 것들에 더하여, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는 비트선 BLn에 인가되는 전압을 제어하는 비트선 구동 회로(도시 생략)를 갖는다.
도 2는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 메모리 트랜지스터 영역(12)의 일부의 개략 사시도이다. 제1 실시 형태에서, 메모리 트랜지스터 영역(12)은 메모리 트랜지스터(MTr1mn 내지 MTr8mn), 소스측 선택 게이트 트랜지스터(SSTrmn) 및 드레인측 선택 게이트 트랜지스터(SDTrmn)로 각각 이루어지는 메모리 스트링(MS)을 m×n개(m, n은 자연수) 구비한다. 도 2는 m=6, n=2의 일례를 나타낸다. 도 3은 도 2의 일부를 확대한 단면도이다.
제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)에서, 메모리 트랜지스터 영역(12)에는 복수의 메모리 스트링(MS)이 배치된다. 상세하게는 후술하겠지만, 메모리 스트링(MS) 각각은 전기적으로 재기입 가능한 복수의 메모리 트랜지스터 MTrmn이 직렬로 접속된 구성을 갖는다. 도 1 및 도 2에 도시한 바와 같이, 메모리 스트링(MS) 각각을 구성하는 메모리 트랜지스터 MTrmn은 반도체층을 복수 적층함으로써 형성된다.
각 메모리 스트링(MS)은 U자 형상 반도체 SCmn, 워드선 WLmn(WLm1 내지 WLm8), 소스측 선택 게이트선(SGSm), 드레인측 선택 게이트선(SGDm)을 갖는다. 또한, 메모리 스트링(MS)은 백 게이트 선(BG)을 갖는다.
U자 형상 반도체 SCmn은 로우 방향에서 볼 때 U자 형상으로 형성된다. U자 형상 반도체 SCmn은 반도체 기판(Ba)에 대하여 대략 수직 방향으로 연장되는 한 쌍의 기둥 형상부 CLmn 및 한 쌍의 기둥 형상부 CLmn의 하단부를 연결시키도록 형성된 연결부 JPmn을 갖는다. 또한, 도 3에 도시한 바와 같이, U자 형상 반도체 SCmn은 한쪽의 기둥 형상부 CLmn의 상단부로부터 연결부 JPmn을 통해서 다른 쪽의 기둥 형상부 CLmn의 상단부까지 연통하는 중공부 H1을 갖는다. 중공부 H1 내에는 절연부(I)가 형성된다. 기둥 형상부 CLmn은 원기둥 형상과 각 기둥 형상 중 어느 형상으로도 형성될 수 있다는 것에 주목하자. 또한, 기둥 형상부 CLmn은 단차를 갖는 기둥 형상으로 형성될 수 있다. 여기서, 로우 방향은 적층 방향에 직교하는 방향이며, 후술하는 칼럼 방향은 수직 방향 및 로우 방향에 직교하는 방향이다.
U자 형상 반도체 SCmn은 한 쌍의 기둥 형상부 CLmn의 중심축을 연결하는 직선이 칼럼 방향과 평행하도록 배치된다. 또한, U자 형상 반도체 SCmn은 로우 방향 및 칼럼 방향으로 구성되는 면내에 매트릭스 상태로 형성되도록 배치된다.
각 층의 워드선 WLmn은 로우 방향과 평행하게 연장되는 형상을 갖는다. 각 층의 워드선 WLmn은 칼럼 방향으로 제1 간격을 두어 서로 절연 분리됨으로써 라인 상태로 반복적으로 형성된다.
칼럼 방향으로 같은 위치에 배치되고 로우 방향으로 배열되는 메모리 트랜지스터(MTr1mn 내지 MTr8mn)의 게이트는 동일한 워드선 WLmn에 접속된다. 각 워드선 WLmn은 메모리 스트링(MS)에 대략 수직으로 배치된다. 로우 방향의 워드선 WLmn의 단부는 계단 형상으로 형성된다. 칼럼 방향의 워드선 WLmn의 단부는 계단 형상에 한정되지 않는다는 점에 주목하자. 예를 들어, 칼럼 방향의 워드선 WLmn의 단부는 칼럼 방향의 임의 위치에 정렬될 수 있다.
도 3에 도시한 바와 같이, 워드선 WLmn과 기둥 형상부 CLmn 사이에는 ONO(Oxide-Nitride-Oxide)층(NL)이 형성된다. ONO층(NL)은 기둥 형상부 CLmn에 접하는 터널 절연층(TI), 터널 절연층(TI)에 접하는 전하 축적층(EC) 및 전하 축적층(EC)에 접하는 블록 절연층(BI)을 갖는다. 전하 축적층(EC)은 전하를 축적하는 기능을 갖는다.
즉, 전하 축적층(EC)은 기둥 형상부 CLmn의 측면을 둘러싸도록 형성된다. 또한, 각 워드선 WLmn은 기둥 형상부 CLmn의 측면 및 전하 축적층(EC)을 둘러싸도록 형성된다. 또한, 각각의 워드선 WLmn은 칼럼 방향으로 서로 인접하는 각각의 기둥 형상부 CLmn마다 분할된다.
드레인측 선택 게이트선(SGDm)은 최상부의 워드선 WLmn의 상부에 배치된다. 드레인측 선택 게이트선(SGDm)은 로우 방향과 평행하게 연장되는 형상을 갖는다. 드레인측 선택 게이트선(SGDm)은 칼럼 방향으로 교대로 제1 간격(D1), 또는 제2 간격(D2)(D2>D1)을 두어 서로 절연 분리됨으로써 라인 상태로 반복적으로 형성된다. 드레인측 선택 게이트선(SGDm)은 후술하는 소스측 선택 게이트선(SGSm)을 개재하여 제2 간격(D2)을 두고 형성된다. 또한, 기둥 형상부 CLmn은 드레인측 선택 게이트선(SGDm)의 칼럼 방향의 중심을 관통해서 형성된다. 도 3에 도시한 바와 같이, 드레인측 선택 게이트선(SGDm)과 기둥 형상부 CLmn 사이에는 게이트 절연층 DGI가 형성된다.
소스측 선택 게이트선(SGSm)은 최상부의 워드선 WLmn의 상부에 배치된다. 소스측 선택 게이트선(SGSm)은 로우 방향과 평행하게 연장되는 형상을 갖는다. 소스측 선택 게이트선(SGSm)은 칼럼 방향으로 교대로 제1 간격(D1), 제2 간격(D2)을 두어, 서로 절연 분리됨으로써 라인 상태로 반복적으로 형성된다. 소스측 선택 게이트선(SGSm)은 드레인측 선택 게이트선(SGDm)을 개재하여 제2 간격(D2)을 두고 형성된다. 또한, 기둥 형상부 CLmn은 소스측 선택 게이트선(SGSm)의 칼럼 방향의 중심을 관통해서 형성된다. 도 3에 도시한 바와 같이, 소스측 선택 게이트선(SGSm)과 기둥 형상부 CLmn 사이에는 게이트 절연층 SGI가 형성된다.
환언하면, 칼럼 방향으로 제1 간격(D1)을 둠으로써 2개의 드레인측 선택 게이트선(SGDm)과 2개의 소스측 선택 게이트선(SGSm)이 교대로 형성된다. 또한, 각 드레인측 선택 게이트선(SGDm) 및 각 소스측 선택 게이트선(SGSm)은 기둥 형상부 CLmn 및 게이트 절연층 SGI, DGI를 둘러싸도록 형성된다. 또한, 각 드레인측 선택 게이트선(SGDm) 및 각 소스측 선택 게이트선(SGSm)은 칼럼 방향으로 서로 인접하는 각 기둥 형상부 CLmn마다 분할된다.
백 게이트 선(BG)은 복수의 연결부 JPmn의 하부를 커버하도록 로우 방향 및 칼럼 방향으로 2차원적으로 확장되도록 형성된다. 도 3에 도시한 바와 같이, 백 게이트 선(BG)과 연결부 JPmn 사이에는 상술한 ONO층(NL)이 형성된다.
또한, 칼럼 방향으로 인접하는 U자 형상 반도체 SCmn의 기둥 형상부 CLmn의 상단부에는 소스선 SLn이 형성된다.
또한, 플러그 선 PLmn을 통해서 드레인측 선택 게이트선(SGDm)의 상방으로 연장하는 기둥 형상부 CLmn의 상단부에는 비트선 BLn이 형성된다. 각 비트선 BLn은 소스선 SLn 위에 위치하도록 형성된다. 각 비트선 BLn은 로우 방향으로 소정 간격을 두고, 칼럼 방향으로 연장되는 라인 상태로 반복적으로 형성된다.
다음에, 도 2 내지 도 4를 참조하여, 제1 실시 형태의 메모리 스트링(MS)으로 구성되는 회로 구성을 설명한다. 도 4는 제1 실시 형태의 하나의 메모리 스트링(MS)의 회로도이다.
도 2 내지 도 4에 도시한 바와 같이, 제1 실시 형태에서, 각 메모리 스트링(MS)은 8개의 메모리 트랜지스터(MTr1mn 내지 MTr8mn), 소스측 선택 게이트 트랜지스터(SSTrmn), 드레인측 선택 게이트 트랜지스터(SDTrmn) 및 백 게이트 트랜지스터(BGTrmn)를 갖는다. 이들 8개의 메모리 트랜지스터(MTr1mn 내지 MTr8mn) 및 소스측 선택 게이트 트랜지스터(SSTrmn) 및 드레인측 선택 게이트 트랜지스터(SDTrmn)는 각각 직렬로 접속된다(도 4 참조). 또한, 소스선 SLn에는 제어 회로가 접속된다.
각 메모리 트랜지스터 MTrmn은 기둥 형상부 CLmn, ONO층(NL)(전하 축적층(EC)) 및 워드선 WLmn으로 구성된다. ONO층(NL)에 접하는 워드선 WLmn의 단부는 메모리 트랜지스터 MTrmn의 제어 게이트 전극으로 기능한다.
드레인측 선택 게이트 트랜지스터(SDTrmn)는 기둥 형상부 CLmn, 게이트 절연층 DGI 및 드레인측 선택 게이트선(SGDm)으로 구성된다. 게이트 절연층 DGI에 접하는 드레인측 선택 게이트선(SGDm)의 단부는 드레인측 선택 게이트 트랜지스터(SDTrmn)의 제어 게이트 전극으로 기능한다.
소스측 선택 게이트 트랜지스터(SSTrmn)는 기둥 형상부 CLmn, 게이트 절연층 SGI 및 소스측 선택 게이트선(SGSm)으로 구성된다. 게이트 절연층 SGI에 접하는 소스측 선택 게이트선(SGSm)의 단부는 소스측 선택 게이트 트랜지스터(SSTrmn)의 제어 게이트 전극으로 기능한다.
백 게이트 트랜지스터(BGTrmn)는 연결부 JPmn, ONO층(NL)(전하 축적층(EC)) 및 백 게이트 선(BG)으로 구성된다. ONO층(NL)에 접하는 백 게이트 선(BG)의 단부는 백 게이트 트랜지스터(BGTrmn)의 제어 게이트 전극으로 기능한다.
(제1 실시 형태에 관한 불휘발성 반도체 장치(100)의 구체적 구성)
다음에, 도 5 및 도 6을 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 장치(100)의 구체적 구성에 대해서 설명한다. 도 5는 제1 실시 형태에 관한 불휘발성 반도체 장치(100)의 메모리 트랜지스터 영역(12)의 단면도이며, 도 6은 그 메모리 트랜지스터 영역(12)의 종단부 및 주변 영역(Ph)까지의 로우 방향 단면도이다. 또한, 도 5는 칼럼 방향의 단면 및 로우 방향의 단면을 나타낸다. 도 5 및 도 6은 도 1 내지 도 4에 도시된 메모리 스트링과 다른 16개의 메모리 트랜지스터가 직렬 접속된 메모리 스트링을 도시한다.
우선, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 메모리 트랜지스터 영역(12)의 구성에 대해서 설명한다. 도 5 및 도 6에 도시한 바와 같이, 메모리 트랜지스터 영역(12)(메모리 스트링(MS))은 반도체 기판(Ba)으로부터 적층 방향으로, 순차적으로 백 게이트 트랜지스터층(20), 메모리 트랜지스터층(30), 선택 게이트 트랜지스터층(40) 및 배선층(50)을 갖는다. 백 게이트 트랜지스터층(20)은 상술한 백 게이트 트랜지스터(BGTrmn)로 기능한다. 메모리 트랜지스터층(30)은 상술한 메모리 트랜지스터 MTrmn으로 기능한다. 선택 게이트 트랜지스터층(40)은 상술한 소스측 선택 게이트 트랜지스터층 SSTrmn 및 드레인측 선택 게이트 트랜지스터(SDTrmn)로 기능한다.
백 게이트 트랜지스터층(20)은 반도체 기판(Ba) 위에 순차 적층된 백 게이트 절연층(21) 및 백 게이트 도전층(22)을 갖는다. 이들 백 게이트 절연층(21) 및 백 게이트 도전층(22)은 로우 방향 및 칼럼 방향으로 메모리 트랜지스터 영역(12)의 단부까지 넓혀져서 형성된다. 또한, 백 게이트 트랜지스터층(20)은 백 게이트 절연층(21) 및 백 게이트 도전층(22)의 로우 방향 및 칼럼 방향의 단부 측벽을 커버하는 측벽 절연층(23)을 갖는다.
백 게이트 도전층(22)은 후술하는 U자 형상 반도체층(63)의 연결부(63a)의 하면 및 측면을 커버하도록 형성되고, 연결부(63a)의 상면과 동일한 높이로 형성된다.
백 게이트 절연층(21)은 산화 실리콘(SiO2)으로 구성된다. 백 게이트 도전층(22)은 폴리실리콘(p-Si)으로 구성된다. 측벽 절연층(23)은 산화 실리콘(SiO2)으로 구성된다.
또한, 백 게이트 트랜지스터층(20)은 백 게이트 도전층(22)을 파내어 형성된 백 게이트 홀(24)을 갖는다. 백 게이트 홀(24) 각각은 로우 방향으로 단변, 칼럼 방향으로 장변을 갖는 개구부를 갖는다. 백 게이트 홀(24)은 로우 방향 및 칼럼 방향으로 소정 간격을 두고 형성된다. 환언하면, 백 게이트 홀(24)은 로우 방향 및 칼럼 방향을 포함하는 면에 매트릭스 상태로 형성된다.
메모리 트랜지스터층(30)은 각각의 백 게이트 도전층(22) 상에 교대로 적층된 제1 내지 제4 워드선간 절연층(31a 내지 31d) 및 제1 내지 제4 워드선 도전층(32a 내지 32d)을 갖는다. 또한, 메모리 트랜지스터층(30)은 제4 워드선 도전층(32d) 위에 피착된 제1 분리/절연층(33a)을 갖는다. 또한, 메모리 트랜지스터층(30)은 제1 분리/절연층(33a) 상에 교대로 적층된 제5 내지 제8 워드선간 절연층(31e 내지 31h) 및 제5 내지 제8 워드선 도전층(32e 내지 32h)을 갖는다. 또한, 메모리 트랜지스터층(30)은 제8 워드선 도전층(32h) 위에 순차적으로 피착된 제2 분리/절연층(33b) 및 메모리 보호/절연층(34)을 갖는다.
제1 내지 제8 워드선간 절연층(31a 내지 31h), 제1 내지 제8 워드선 도전층(32a 내지 32h), 제1 분리/절연층(33a) 및 제2 분리/절연층(33b)은 칼럼 방향으로 소정 간격을 두고 로우 방향으로 연장하도록 라인 상태로 반복적으로 형성된다. 제1 내지 제8 워드선간 절연층(31a 내지 31h), 제1 내지 제8 워드선 도전층(32a 내지 32h), 제1 분리/절연층(33a) 및 제2 분리/절연층(33b)은 로우 방향의 단부에서 계단 형상으로 형성된다. 메모리 보호/절연층(34)은 제1 내지 제8 워드선간 절연층(31a 내지 31h), 제1 내지 제8 워드선 도전층(32a 내지 32h), 제1 분리/절연층(33a) 및 제2 분리/절연층(33b)의 로우 방향 및 칼럼 방향의 단부 및 제2 분리/절연층(33b)의 상면을 커버하도록 형성된다. 또한, 제1 내지 제8 워드선 도전층(32a 내지 32h)의 칼럼 방향의 단부 측면에는 실리사이드 막(36)이 형성된다.
제1 내지 제8 워드선간 절연층(31a 내지 31h)은 산화 실리콘(SiO2)으로 구성된다. 제1 내지 제8 워드선 도전층(32a 내지 32h)은 폴리실리콘(p-Si)으로 구성된다. 제1 분리/절연층(33a) 및 제2 분리/절연층(33b)은 산화 실리콘(SiO2)으로 구성된다. 메모리 보호/절연층(34)은 질화 실리콘(SiN)으로 구성된다. 실리사이드 막(36)은 규화 코발트(CoSi2)로 구성된다.
또한, 메모리 트랜지스터층(30)은 제1 분리/절연층(33a), 제1 내지 제4 워드선간 절연층(31a 내지 31d), 제1 내지 제4 워드선 도전층(32a 내지 32d)을 관통하도록 형성된 제1 메모리 홀(35a)을 갖는다. 제1 메모리 홀(35a)은 각 백 게이트 홀(24)의 칼럼 방향의 양단부 근방의 위치에서 정합하도록 형성된다. 또한, 메모리 트랜지스터층(30)은 제2 분리/절연층(33b), 제5 내지 제8 워드선간 절연층(31e 내지 31h), 제5 내지 제8 워드선 도전층(32e 내지 32h), 및 제1 분리/절연층(33a)을 관통하고, 제4 워드선 도전층(32d)을 파내어 형성된 제2 메모리 홀(35b)을 갖는다. 즉, 제1 메모리 홀(35a)과 제2 메모리 홀(35b)은 적층 방향으로 소정 길이만큼 중첩되도록 형성된다. 이 중첩된 길이는 예상되는 위치 맞춤 어긋남량의 최대치, 예를 들어, 최소 가공 치수의 약 1/3로 설정된다. 도 5에서, 제1 메모리 홀(35a)의 중심축은 제2 메모리 홀(35b)의 중심축과 어긋나 있지만, 이들 홀(35a, 35b)은 중심축을 서로 정합시켜서 형성할 수 있다는 점에 주목하자.
선택 게이트 트랜지스터층(40)은 메모리 보호/절연층(34) 위에 피착된 드레인측 도전층(41), 소스측 도전층(42) 및 층간 절연층(43)을 갖는다. 드레인측 도전층(41), 소스측 도전층(42), 층간 절연층(43)은 칼럼 방향으로 소정 간격을 두고 로우 방향으로 연장되도록 라인 상태로 반복적으로 형성된다.
드레인측 도전층(41)은 칼럼 방향으로 제1 간격(D1) 또는 제2 간격(D2)을 교대로 둠으로써 형성된다. 마찬가지로, 소스측 도전층(42)은 칼럼 방향으로 제1 간격(D1) 또는 제2 간격(D2)을 교대로 둠으로써 형성된다. 칼럼 방향으로 제2 간격(D2)을 두고 형성된 드레인측 도전층(41) 사이에 제1 간격(D1)을 두고 형성된 2개의 소스측 도전층(41)이 형성된다. 또한, 칼럼 방향으로 제2 간격(D2)을 두고 형성된 소스측 도전층(42) 사이에 제1 간격(D1)을 두고 형성된 2개의 드레인측 도전층(42)이 형성된다. 층간 절연층(43)은 상기와 같이 형성된 드레인측 도전층(41)과 소스측 도전층(42) 사이에 형성된다.
또한, 선택 게이트 트랜지스터층(40)은 드레인측 도전층(41), 소스측 도전층(42) 및 층간 절연층(43) 위에 형성된 선택 게이트 트랜지스터 절연층(44)을 갖는다.
드레인측 도전층(41) 및 소스측 도전층(42)은 폴리실리콘(p-Si)으로 구성된다. 층간 절연층(43) 및 선택 게이트 트랜지스터 절연층(44)은 산화 실리콘(SiO2)으로 구성된다.
또한, 선택 게이트 트랜지스터층(40)은 선택 게이트 트랜지스터 절연층(44) 및 드레인측 도전층(41)을 관통하도록 형성된 드레인측 홀(45a)을 갖는다. 또한, 선택 게이트 트랜지스터층(40)은 선택 게이트 트랜지스터 절연층(44) 및 소스측 도전층(42)을 관통하도록 형성된 소스측 홀(45b)을 갖는다. 드레인측 홀(45a) 및 소스측 홀(45b)은 제2 메모리 홀(35b)과 정합하는 위치에 형성된다. 칼럼 방향으로 서로 인접하는 소스측 홀(45b) 위에는 선택 게이트 트랜지스터 절연층(44)을 파내어 소스선 배선 홈(45c)이 형성된다. 소스선 배선 홈(45c)은 칼럼 방향으로 서로 인접하는 소스측 홀(45b)의 상부를 연결하고 로우 방향으로 연장되도록 형성된다.
상기 구성에서, 드레인측 홀(45a)에 대면하는 측벽에는 드레인측 게이트 절연층(61a)이 형성된다. 또한, 소스측 홀(45b)에 대면하는 측벽 상에 소스측 게이트 절연층(6lb)이 형성된다. 또한, 제2 메모리 홀(35b), 제1 메모리 홀(35a) 및 백 게이트 홀(24)에 대면하는 측벽에는 메모리 게이트 절연층(62)이 형성된다. 또한, U자 형상 반도체층(63)은 드레인측 게이트 절연층(61a), 소스측 게이트 절연층(6lb) 및 메모리 게이트 절연층(62)에 접촉하도록 드레인측 홀(45a), 소스측 홀(45b)의 높이까지 형성된다. U자 형상 반도체층(63)은 중공부를 갖는다. U자 형상 반도체층(63)의 중공부 내에는 내부 절연층(64)이 형성된다.
드레인측 게이트 절연층(61a) 및 소스측 게이트 절연층(6lb)은 통 형상을 갖는다. 메모리 게이트 절연층(62)은 로우 방향에서 볼 때 U자 형상을 갖는다. 메모리 게이트 절연층(62)은 한쪽의 상단부로부터 다른 쪽의 상단부까지 연속된 중공부를 갖는다. U자 형상 반도체층(63)은 로우 방향에서 볼 때 U자 형상을 갖는다. U자 형상 반도체층(63)은 로우 방향에서 볼 때 반도체 기판(Ba)에 대하여 수직 방향으로 연장되는 한 쌍의 기둥 형상부(63a) 및 한 쌍의 기둥 형상부(63a)의 하단부를 연결시키도록 형성된 연결부(63b)를 갖는다.
U자 형상 반도체층(63)은 상술한 U자 형상 반도체 SCmn으로 기능한다. 백 게이트 도전층(22)은 백 게이트 선(BG)으로 기능한다. 또한, 백 게이트 도전층(22)의 연결부(63a) 근방의 단부는 백 게이트 트랜지스터(BGTrmn)의 제어 게이트로서 기능한다. 제1 내지 제8 워드선 도전층(32a 내지 32h)은 워드선 WLm1 내지 WLm8로서 기능한다. 또한, 제1 내지 제8 워드선 도전층(32a 내지 32h)의 기둥 형상부(63b) 근방에 위치된 단부는 메모리 트랜지스터 MTrmn의 제어 게이트로서 기능한다. 드레인측 도전층(41)은 드레인측 선택 게이트선(SGDm)으로 기능한다. 또한, 드레인측 도전층(41)의 기둥 형상부(63b) 근방에 위치된 단부는 드레인측 선택 게이트 트랜지스터(SDTrmn)의 제어 게이트로서 기능한다. 소스측 도전층(42)은 소스측 선택 게이트선(SGSm)으로 기능한다. 또한, 소스측 도전층(42)의 기둥 형상부(63b) 근방에 위치된 단부는 소스측 선택 게이트 트랜지스터(SSTrmn)의 제어 게이트로서 기능한다. 또한, 내부 유전체층(64)은 절연부(I)에 대응한다.
또한, 상기 구성에서, 소스측 홀(45b)의 제1 높이로부터 소스선 배선 홈(45c)을 충전하도록 소스선 도전층(65)이 형성된다. 소스선 도전층(65)은 반도체 기판(Ba)과 평행한 판상으로 형성된다. 소스선 도전층(65)은 상술한 소스선 SLn에 대응한다.
드레인측 게이트 절연층(61a) 및 소스측 게이트 절연층(6lb)은 산화 실리콘(SiO2)으로 구성된다. 메모리 게이트 절연층(62) 각각은 블록 절연층(BI), 전하 축적층(EC), 및 터널 절연층(TI)으로 구성된다. 블록 절연층(BI)은 산화 실리콘(SiO2)으로 구성된다. 전하 축적층(EC)은 질화 실리콘(SiN)으로 구성된다. 터널 절연층(TI)은 산화 실리콘(SiO2)으로 구성된다. 즉, 메모리 게이트 절연층(62) 각각은 ONO층으로 구성된다. U자 형상 반도체층(63)은 폴리실리콘(p-Si)으로 구성된다. 각각의 내부 유전체층(64)은 산화 실리콘(SiO2)으로 구성된다. 소스선 도전층(65)은 티타늄(Ti), 질화 티타늄(TiN) 및 텅스텐(W)으로 구성된다.
배선층(50)은 각각의 선택 게이트 트랜지스터 절연층(44) 위에 순차 적층된 제1 배선 절연층(51), 제2 배선 절연층(52), 제3 배선 절연층(53) 및 제4 배선 절연층(54)을 갖는다.
제1 내지 제3 배선 절연층(51 내지 53)은 산화 실리콘(SiO2)으로 구성된다. 제4 배선 절연층(54)은 질화 실리콘(SiN)으로 구성된다.
또한, 배선층(50)은 제1 배선 절연층(51)을 파내어 형성된 비트선 배선 홈(56a) 및 비트선 배선 홈(56a)의 하방으로부터 제1 배선 절연층(51)을 관통하도록 형성된 비트선 플러그 홀(56)을 갖는다.
비트선 배선 홈(56a)은 비트선 플러그 홀(56)과 정합하는 위치에 형성된다. 비트선 배선 홈(56a)은 로우 방향으로 소정 간격을 두고, 칼럼 방향으로 연장하도록 라인 상태로 반복적으로 형성된다. 비트선 플러그 홀(56)은 드레인측 홀(45a)과 정합하는 위치에 형성된다.
비트선 배선 홈(56a)에는 비트선 도전층(55)이 형성된다. 비트선 도전층(55)은 상술한 비트선 BLn에 대응한다. 또한, 드레인측 홀(45a) 내의 U자 형상 반도체층(63)의 상면으로부터 비트선 플러그 홀(56)의 개구부까지 비트선 플러그층(57)이 형성된다. 비트선 도전층(55)은 로우 방향으로 소정 간격을 두고, 칼럼 방향으로 연장하도록 라인 상태로 반복적으로 형성된다. 또한, 비트선 플러그층(57)은 비트선 도전층(55)의 하면에 접촉하도록 기둥 형상으로 형성된다.
비트선 도전층(55)은 탄탈(Ta), 질화 탄탈(TaN) 및 구리(Cu)로 구성된다. 비트선 플러그층(57)은 티타늄(Ti), 질화 티타늄(TiN) 및 텅스텐(W)으로 구성된다.
다음에, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 주변 영역(Ph)에 대해서 설명한다. 도 6에 도시한 바와 같이, 주변 영역(Ph)에서, 반도체 기판(Ba) 위에는 베이스 영역(71)이 형성된다.
반도체 기판(Ba)의 베이스 영역(71) 위에는 게이트 절연층(81), 게이트 도전층(82)이 배치된다. 또한, 게이트 절연층(81) 및 게이트 도전층(82)의 측벽에는 측벽 절연층(83)이 배치된다. 구체적으로는, 주변 영역(Ph)에서 베이스 영역(71), 게이트 절연층(81) 및 게이트 도전층(82)으로 트랜지스터들이 구성된다. 이들 트랜지스터는 주변 영역(Ph)에 형성되는 주변 회로용으로 사용된다.
또한, 게이트 절연층(81), 게이트 도전층(82) 및 측벽 절연층(83)을 충전하도록, 메모리 트랜지스터 영역(12)의 드레인측 도전층(41) 및 소스측 도전층(42)의 상면까지, 층간 절연층(43)이 형성된다. 또한, 층간 절연층(43) 위에는 선택 게이트 트랜지스터 절연층(44)이 형성된다.
또한, 주변 영역(Ph)에서, 각각의 선택 게이트 트랜지스터 절연층(44) 위에는 순차 적층된 제1 배선 절연층(51), 제2 배선 절연층(52), 제3 배선층(84), 제3 배선 절연층(53) 및 제4 배선 절연층(54)이 형성된다.
주변 영역(Ph)에서, 선택 게이트 트랜지스터 절연층(44), 또는 선택 게이트 트랜지스터 절연층(44)과 층간 절연층(43)을 관통하도록 제1 플러그 홀(85a)이 형성된다. 제1 플러그 홀(85a)은 드레인측 도전층(41), 소스측 도전층(42), 제1 내지 제8 워드선 도전층(32a 내지 32h), 백 게이트 도전층(22), 게이트 도전층(82) 및 베이스 영역(71)에 도달하도록 형성된다.
제1 플러그 홀(85a)의 상부에는 선택 게이트 트랜지스터 절연층(44)을 파내어 칼럼 방향으로 연장되는 제1 배선 홈(85b)이 형성된다. 제1 배선 홈(85b)의 상부에는 제1 플러그 홀(85a)과 정합하는 위치에 제1 배선 절연층(51)을 관통하도록 제2 플러그 홀(85c)이 형성된다. 제2 플러그 홀(85c)의 상부에는 제1 배선 절연층(51)을 파내어 로우 방향 또는 칼럼 방향으로 연장되는 제2 배선 홈(85d)이 형성된다. 제2 배선 홈(85d)의 상부에는 제2 플러그 홀(85c)과 정합하는 위치에 제2 배선 절연층(52)을 관통하도록 제3 플러그 홀(85e)이 형성된다.
제1 플러그 홀(85a)에는 제1 플러그 도전층(86a)이 형성된다. 제1 배선 홈(85b)에는 제1 배선층(86b)이 형성된다. 제2 플러그 홀(85c)에는 제2 플러그 도전층(86c)이 형성된다. 제2 배선 홈(85d)에는 제2 배선층(86d)이 형성된다. 제3 플러그 홀(85e)에는 제2 배선층(86d)의 상면에 접촉하도록 제3 배선층(84)이 하방으로 돌출해서 형성된다.
제1 플러그 도전층(86a), 제1 배선층(86b) 및 제2 플러그 도전층(86c)은 티타늄(Ti), 질화 티타늄(TiN) 및 텅스텐(W)으로 구성된다. 제2 배선층(86d)은 탄탈(Ta), 질화 탄탈(TaN) 및 구리(Cu)로 구성된다. 제3 배선층(84)은 티타늄(Ti), 질화 티타늄(TiN) 및 알루미늄-구리(AlCu)로 구성된다.
(제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 동작)
다음에, 다시 도 1 내지 도 4를 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 장치(100)의 동작을 설명한다. 메모리 트랜지스터(MTr1mn 내지 MTr8mn)에서의 "판독 동작", "기입 동작" 및 "소거 동작"에 대해서 설명한다. "판독 동작", "기입 동작"에 대해서는 데이터가 판독되고 기입되는 대상으로 메모리 트랜지스터 MTr4mn를 이용할 경우를 예로서 설명한다. 또한, 전하 축적층(EC)에 전하가 축적되어 있지 않은 상태의 메모리 트랜지스터 MTr의 임계치Vth(중성 임계치)를 약 0V인 것으로 하여 설명한다.
(판독 동작)
메모리 트랜지스터 MTr4mn으로부터의 데이터 판독 시, 비트선 구동 회로는 비트선 BLn에 비트선 전압 Vbl을 인가한다. 소스선 구동 회로(17)는 소스선 SLn을0V로 설정한다. 소스측 선택 게이트선 구동 회로(14)은 소스측 선택 게이트선(SGSm)에 구동 전압 Vdd를 인가한다. 드레인측 선택 게이트선 구동 회로(15)는 드레인측 선택 게이트선(SGDm)에 구동 전압 Vdd를 인가한다. 백 게이트 선 구동 회로(19)는 백 게이트 선(BG)에 도통 전압 Vj를 인가한다. 보다 구체적으로는, 소스측 선택 게이트 트랜지스터(SSTrmn), 드레인측 선택 게이트 트랜지스터(SSTrmn) 및 백 게이트 트랜지스터(BGTrmn)를 온(ON) 상태로 한다.
또한, 데이터 판독 시, 워드선 구동 회로(13)는 데이터를 판독하고 싶은 비트(MTr4mn)가 접속되어 있는 워드선 WLm4를 0V로 설정한다. 반대로, 워드선 구동 회로(13)는 그 밖의 비트가 접속되어 있는 워드선 WLmn을 판독 전압 Vread(예를 들어, 4.5V)로 설정한다. 이런 동작에 의해, 데이터를 판독하고 싶은 메모리 트랜지스터 MTr4mn의 임계치 전압 Vth가 0V와 동일하거나, 크거나 작게 설정되는데 따라, 비트선 BLn에 전류가 흐르는 지의 여부가 결정된다. 따라서, 감지 증폭기(16)에 의해 비트선 BLn의 전류를 감지함으로써, 메모리 트랜지스터 MTr4mn의 데이터 정보를 판독하는 것이 가능해진다.
(기입 동작)
메모리 트랜지스터 MTr4mn에 데이터 "0"을 기입할 경우, 즉, 메모리 트랜지스터 MTr4mn의 전하 축적층(EC)에 전자를 주입하고, 메모리 트랜지스터 MTr4mn의 임계치 전압 Vth를 올릴 경우, 비트선 구동 회로는 비트선 Blm을 0V로 설정한다. 소스선 구동 회로(17)는 소스선 SLn에 구동 전압 Vdd(예를 들어, 3V)를 인가한다. 소스측 선택 게이트선 구동 회로(14)은 소스측 선택 게이트선(SGSm)에 오프 전압 Voff(예를 들어, 0V)를 인가한다. 드레인측 선택 게이트선 구동 회로(15)는 드레인측 선택 게이트선(SGDm)에 구동 전압 Vdd를 인가한다. 백 게이트 선 구동 회로(19)는 백 게이트 선(BG)에 도통 전압 Vj를 인가한다.
또한, 데이터 "0"의 기입시, 워드선 구동 회로(13)는 데이터를 기입하고 싶은 비트(MTr4mn)의 워드선 WLm4에 프로그램 전압 Vprog(예를 들어, 18V)을 인가한다. 한편, 워드선 구동 회로(13)는 그 밖의 워드선 WLmn에 패스 전압 Vpass(예를 들어, 10V)를 인가한다. 이런 동작에 의해, 원하는 비트(MTr4mn)에서만 전하 축적층(EC)에 인가되는 전계 강도가 증가되어 전하 축적층(EC)에 전자가 주입되기 때문에, 메모리 트랜지스터 MTr4mn의 임계치 전압 Vth가 양의 방향으로 시프트한다.
메모리 트랜지스터 MTr4mn에 데이터 "1"을 기입할 경우, 즉, 메모리 트랜지스터 MTr4m의 임계치 전압 Vth를 소거 상태로부터 증가시키지 않는 경우(전하 축적층(EC)에 전자를 주입하지 않는 경우), 비트선 구동 회로는 비트선 BLn에 구동 전압 Vdd를 인가한다. 그 밖의 구동 회로는 데이터 "0"의 기입시와 같은 동작을 실행한다는 점에 주목하자. 이 비트선 BLn에 구동 전압 Vdd가 인가됨에 의해, 드레인측 선택 게이트 트랜지스터(SDTrmn)의 게이트 전위와 그 소스 전위가 동 전위가 된다. 이런 동작에 의해, 드레인측 선택 게이트 트랜지스터(SDTrmn)가 오프(OFF) 상태가 되고 메모리 트랜지스터 MTr4mn의 채널 형성 영역(바디부)과 워드선 WLm4 사이의 전위차가 감소되기 때문에, 메모리 트랜지스터 MTr4mn의 전하 축적층(EC)에 전자가 주입되지 않는다.
(소거 동작)
데이터의 소거 시에는 복수의 메모리 스트링(MS)으로 구성되는 블록 단위로 메모리 트랜지스터의 데이터의 소거를 행한다.
우선, 백 게이트 선 구동 회로(19)는 백 게이트 선(BG)에 도통 전압 Vj를 인가한다. 계속해서, 선택 블록(데이터를 소거하고 싶은 블록)에서, 소스선 SLn의 일단부에 소거 전압 Verase(예를 들어, 20V)을 인가하고, 또한, 소스선 SLn을 플로팅 상태로 한다. 그리고, 이 소스선 SLn을 플로팅 상태로 하는 시점과 약간 시차를 두고 소스측 선택 게이트선 구동 회로(14)은 소스측 선택 게이트 트랜지스터(SSTrmn)의 전위를 상승(예를 들어, 15V)시킨다. 마찬가지로, 드레인측 선택 게이트선 구동 회로(15)는 드레인측 선택 게이트 트랜지스터(SDTrmn)의 전위를 상승(예를 들어, 15V)시킨다. 이러한 동작에 의해, 소스측 선택 게이트 트랜지스터(SSTrmn)의 게이트 단부 부근에서 GIDL(Gate Induced Drain Leak) 전류가 발생하고, 생성된 정공들이 메모리 트랜지스터(MTr1mn 내지 MTr8mn)의 바디부로 기능하는 기둥 형상부 CLmn에 유입된다. 반대로, 전자들은 소스선 SLn의 방향으로 흐른다. 이러한 동작에 의해, 메모리 트랜지스터 MTr의 채널 형성 영역(바디부)에는 소거 전압 Verase에 가까운 전위가 전달되기 때문에, 워드 구동 회로(13)가 워드선 WLm1 내지 WLm8을 예를 들어, 0V로 설정하면, 메모리 트랜지스터(MTr1mn 내지 MTr8mn)의 전하 축적층(EC)의 전자가 추출된다. 즉, 메모리 트랜지스터(MTr1mn 내지 MTr8mn)의 데이터의 소거가 행하여진다.
반면, 선택 블록의 메모리 트랜지스터의 데이터 소거를 행할 때, 비선택 블록에서는 워드선 WLm1 내지 WLm8을 플로팅 상태로 한다. 이러한 동작에 의해, 메모리 트랜지스터(MTr1mn 내지 MTr8mn)의 채널 형성 영역(바디부)의 전위의 상승은 커플링에 의해 워드선 WLm1 내지 WLm8의 전위를 상승시킨다. 따라서, 워드선 WLm1 내지 WLm8과 메모리 트랜지스터 MTr1mn 내지 MTr8mn의 전하 축적층(EC) 사이에 전위차가 발생하지 않기 때문에, 전하 축적층(EC)으로부터 전자가 추출(소거)되지 않는다.
(제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 방법)
다음에, 도 7 내지 도 46을 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 방법을 설명한다. 도 7 내지 도 45 중 홀수 번으로 나타낸 도면은 메모리 트랜지스터 영역(12)을 도시하는 단면도이다. 도 7 내지 도 45 중 홀수 번으로 나타낸 도면은 로우 방향의 단면도 및 칼럼 방향의 단면도이다. 도 8 내지 도 45 중 짝수 번으로 나타낸 도면은 메모리 트랜지스터 영역(12)의 종단부 및 주변 영역(Ph)을 나타내는 칼럼 방향의 단면도이다.
우선, 도 7 및 도 8에 도시한 바와 같이, 주변 영역(Ph)으로 기능하는 위치의 전방면에 베이스 영역(71)을 형성한 반도체 기판(Ba)을 준비한다. 다음에, 반도체 기판(Ba) 위에 산화 실리콘(SiO2) 및 폴리실리콘(p-Si)을 피착시킨 후, 리소그래피법, RIE(반응성 이온 에칭)법 및 이온 주입법을 사용하여, 메모리 트랜지스터 영역(12)에 백 게이트 절연층(21), 백 게이트 도전층(22) 및 측벽 절연층(23)을 형성한다. 또한, 주변 영역(Ph)에 게이트 절연층(81), 게이트 도전층(82) 및 측벽 절연층(83)을 형성한다.
다음에, 도 9 및 도 10에 도시한 바와 같이, 주변 영역(Ph)에, 반도체 기판(Ba)의 상면으로부터 게이트 도전층(82)(백 게이트 도전층(22))의 상면까지 산화 실리콘(SiO2)을 피착시켜, 층간 절연층(83a)을 형성한다. 계속해서, 백 게이트 도전층(22)을 파냄으로써, 메모리 트랜지스터 영역(12)에 백 게이트 홀(24)을 형성한다. 백 게이트 홀(24) 각각은 로우 방향으로 단변, 칼럼 방향으로 장변을 갖는 섬 형상의 개구부를 갖도록 형성된다. 백 게이트 홀(24)은 로우 방향 및 칼럼 방향으로 소정 간격으로 형성된다. 다음에, 백 게이트 홀(24) 내를 충전하도록 질화 실리콘(SiN)을 피착시킨다. 계속해서, 화학 기계 연마법(CMP:Chemical Mechanical Polishing), 또는 RIE법을 사용해서 백 게이트 도전층(22)의 상부의 질화 실리콘(SiN)을 제거하고, 백 게이트 홀(24) 내에 제1 희생층(91)을 형성한다. 도 9에 도시한 바와 같이, 백 게이트 홀(24)은 백 게이트 도전층(22)을 관통하지 않는 깊이까지 형성하고 있지만, 백 게이트 도전층(22)을 관통하도록 형성할 수 있다는 점에 주목하자.
다음에, 도 11 및 도 12에 도시한 바와 같이, 백 게이트 도전층(22), 희생층(91), 게이트 도전층(82) 및 층간 절연층(83a) 상에 교대로 산화 실리콘(SiO2) 및 폴리실리콘(p-Si)을 적층시켜, 제1 내지 제4 판상 워드선간 절연층(31a' 내지 31d'),제1 내지 제4 판상 폴리실리콘 도전층(32a' 내지 32d'),및 제1 판상 분리/절연층(33a')을 형성한다. 이들 제1 내지 제4 판상 워드선간 절연층(31a' 내지 31d'), 제1 내지 제4 판상 폴리실리콘 도전층(32a' 내지 32d'), 및 제1 판상 분리/절연층(33a')은 적층 방향에 직교하는 방향(로우 방향 및 칼럼 방향)으로 2차원적으로 넓혀지도록 형성된다.
계속해서, 제1 내지 제4 판상 워드선간 절연층(31a' 내지 31d'), 제1 내지 제4 판상 폴리실리콘층(32a' 내지 32d'),및 제1 판상 분리/절연층(33a')을 관통하도록 제1 메모리 홀(35a)을 형성한다. 또한, 제1 메모리 홀(35a)은 백 게이트 홀(24)의 칼럼 방향의 양단부 부근과 정합하는 위치에 형성된다. 제1 메모리 홀(35a) 내에는 질화 실리콘(SiN)을 피착시켜, 제2 희생층(92a)을 형성한다.
계속해서, 제1 판상 분리/절연층(33a') 상에 교대로 산화 실리콘(SiO2) 및 폴리실리콘(p-Si)을 적층시키고, 제5 내지 제8 판상 워드선간 절연층(31e' 내지 31h'),제5 내지 제8 판상 폴리실리콘층(32e' 내지 32h'), 및 제2 판상 분리/절연층(33b')을 형성한다. 이들 제5 내지 제8 판상 워드선간 절연층(31e' 내지 31h'), 제5 내지 제8 판상 폴리실리콘층(32e' 내지 32h'), 및 제2 판상 분리/절연층(33b')은 적층 방향에 직교하는 방향(로우 방향 및 칼럼 방향)으로 2차원적으로 넓혀지도록 형성된다.
계속해서, 제2 판상 분리/절연층(33b'), 제5 내지 제8 판상 워드선간 절연층(31e' 내지 31h'), 및 제5 내지 제8 판상 폴리실리콘층(32e' 내지 32h'), 제1 판상 분리/절연층(33a')을 관통하고, 제4 판상 워드선 폴리실리콘층(32d')을 파도록 제2 메모리 홀(35b)을 형성한다. 또한, 제2 메모리 홀(35b)은 제1 메모리 홀(35a)과 정합하는 위치에 형성된다. 제2 메모리 홀(35b)에는 질화 실리콘(SiN)을 피착시켜, 제3 희생층(92b)을 형성한다.
다음에, 도 13 및 도 14에 도시한 바와 같이, 제1 희생층(91), 제2 희생층(92a) 및 제3 희생층(92b)을 제거한다. 제1 희생층(91), 제2 희생층(92a) 및 제3 희생층(92b)은 예를 들어, 열인산 용액으로 제거된다. 이러한 도 13 및 도 14에 나타내는 공정을 거쳐, 다시, 제1 메모리 홀(35a), 제2 메모리 홀(35b) 및 백 게이트 홀(24)이 형성된다. 제1 메모리 홀(35a), 제2 메모리 홀(35b) 및 백 게이트 홀(24)은 서로 연통하여, 로우 방향에서 볼 때 U자 형상으로 형성된다. 계속해서, 희석된 불산 처리에 의해, 노출된 백 게이트 도전층(22)의 전방면 및 노출된 제1 내지 제8 판상 폴리실리콘층(32a' 내지 32h')의 전방면을 세정하여, 자연 산화막을 제거한다.
계속해서, 도 15 및 도 16에 도시한 바와 같이, 백 게이트 홀(24), 제1 메모리 홀(35a) 및 제2 메모리 홀(35b)에 대면하는 측벽 및 제2 판상 분리/절연층(33b')을 커버하도록, 메모리 게이트 절연층(62)을 형성한다. 구체적으로는 산화 실리콘(SiO2), 질화 실리콘(SiN), 산화 실리콘(SiO2)을 피착시켜, 메모리 게이트 절연층(62)을 형성한다.
다음에, 도 17 및 도 18에 도시한 바와 같이, 메모리 게이트 절연층(62) 상에 아몰퍼스 실리콘(a-Si)을 피착시켜, 아몰퍼스 실리콘층(93)을 형성한다. 아몰퍼스 실리콘층(93)은 중공부(93a)를 갖도록 형성된다. 환언하면, 아몰퍼스 실리콘층(93)은 백 게이트 홀(24), 제1 메모리 홀(35a) 및 제2 메모리 홀(35b)을 완전하게 채우지 않도록 형성된다.
계속해서, 도 19 및 도 20에 도시한 바와 같이, 중공부(93a)에 대면하는 아몰퍼스 실리콘층(93)의 측벽을 열산화시켜, 산화 실리콘(SiO2)을 형성한다. 또한, 잔존한 아몰퍼스 실리콘층(93)을 결정화시켜, 폴리실리콘(p-Si)을 형성하고, U자 형상 반도체층(63)을 형성한다. 또한, U자 형상 반도체층(63a)의 중공부(93a)에 형성된 산화 실리콘(SiO2) 상에 CVD(Chemical Vapor Deposition)법을 사용하여 산화 실리콘(SiO2)을 피착하고, 중공부(93a) 내를 충전하도록 내부 유전체층(64)을 형성한다. 또한, CMP 처리에 의해, 제2 판상 분리/절연층(33b') 위에 피착된 메모리 게이트 절연층(62), U자 형상 반도체층(63) 및 내부 유전체층(64)을 제거한다.
다음에, 도 21 및 도 22에 도시한 바와 같이, 주변 영역(Ph)측의 제1 내지 제8 판상 워드선간 절연층(31a' 내지 31h'), 제1 내지 제8 판상 폴리실리콘층(32a' 내지 32h'), 및 제1, 제2 판상 분리/절연층(32a',32b')의 단부를 계단 형상으로 가공한다. 이 공정은 예를 들어, 레지스트막의 슬리밍과 RIE(또는 리소그래피)를 반복하여 실행된다.
계속해서, 도 23 및 도 24에 도시한 바와 같이, 메모리 트랜지스터 영역(12)에서, 제2 판상 분리/절연층(33b'), 및 계단 형상으로 가공한 단부를 커버하도록 질화 실리콘(SiN)을 피착시켜, 메모리 보호/절연층(34)을 형성한다. 다음에, 메모리 트랜지스터 영역(12) 및 주변 영역(Ph)에서, 메모리 보호/절연층(34)의 최상면까지 산화 실리콘(SiO2)을 피착시켜, 층간 절연층(43)을 형성한다.
다음에, 도 25 및 도 26에 도시한 바와 같이, 메모리 트랜지스터 영역(12)에서, 칼럼 방향으로 소정 간격을 두고 로우 방향으로 연장하도록 메모리 분리 홈(94)을 라인 상태로 반복 형성한다. 메모리 분리 홈(94)은 칼럼 방향으로의 제1 메모리 홀(35a)과 제2 메모리 홀(35b) 사이에 위치하도록 형성된다. 메모리 분리 홈(94)은 메모리 보호/절연층(34'), 제1 내지 제8 판상 워드선간 절연층(31a' 내지 31h'), 제1 내지 제8 판상 폴리실리콘층(32a' 내지 32h'), 및 제1, 제2 분리/절연층(33a',33b')을 관통하도록 형성한다.
상기 도 25 및 도 26에 나타내는 메모리 분리 홈(94)의 형성 공정에 의해, 제1 내지 제8 판상 워드선간 절연층(31a' 내지 31h')은 로우 방향으로 서로 평행하게 연장되는 형상을 갖고 칼럼 방향으로 제1 간격을 두고 라인 상태로 반복적으로 형성된 제1 내지 제8 워드선간 절연층(31a 내지 31h)이 된다. 또한, 제1 내지 제8 판상 폴리실리콘층(32a' 내지 32h')은 로우 방향으로 서로 평행하게 연장되는 형상을 갖고 칼럼 방향으로 제1 간격을 두고 라인 상태로 반복적으로 형성된 제1 내지 제8 워드선 도전층(32a 내지 32h)이 된다. 또한, 제1 및 제2 판상 분리/절연층(33a', 33b')은 로우 방향으로 서로 평행하게 연장되는 형상을 갖고 칼럼 방향으로 제1 간격을 두고 라인 상태로 반복적으로 형성된 제1 및 제2 분리/절연층(33a,33b)이 된다.
계속해서, 도 27 및 도 28에 도시한 바와 같이, 메모리 분리 홈(94)의 측면에 코발트(Co)막을 CVD법에 의해 피착시킨다. 이후, RTA(Rapid Thermal Annealing) 처리를 더 행함으로써, 코발트 막이 제1 내지 제8 워드선 도전층(32a 내지 32h)을 구성하는 폴리실리콘(p-Si)과 자기 정합적으로 반응하여, 제1 내지 제8 워드선 도전층(32a 내지 32h)의 전방면에 실리사이드 막(36)이 형성된다. 미반응의 코발트 막은 황산-과산화수소수 혼합액 중에서 제거됨에 주목한다.
다음에, 도 29 및 도 30에 도시한 바와 같이, 질화 실리콘(SiN)으로 메모리 분리 홈(94)을 충전하고, 메모리 보호/절연층(34)을 메모리 분리 홈(94) 내로 연장되도록 형성한다.
계속해서, 메모리 보호/절연층(34) 상에 폴리실리콘(p-Si)을 피착시킨다. 그리고, 메모리 분리 홈(94)과 정합하는 위치에, 선택 트랜지스터 분리 홈(95)을 형성한다. 선택 트랜지스터 분리 홈(95)은 칼럼 방향으로 소정 간격을 두고 라인 상태로 반복적으로 형성한다. 이 공정에 의해, 드레인측 도전층(41) 및 소스측 도전층(42)이 형성된다.
다음에, 도 31 및 도 32에 도시한 바와 같이, 드레인측 도전층(41) 및 소스측 도전층(42) 위에 산화 실리콘(SiO2)을 피착시켜, 선택 게이트 트랜지스터 절연층(44)을 형성한다. 계속해서, 드레인측 홀(45a)을, 제2 메모리 홀(35b)과 정합하도록 선택 게이트 트랜지스터 절연층(44), 드레인측 도전층(41) 및 층간 절연층(34)을 관통시켜 형성한다. 또한, 소스측 홀(45b)을, 제2 메모리 홀(35b)과 정합하도록 선택 게이트 트랜지스터 절연층(44), 소스측 도전층(42) 및 층간 절연층(34)을 관통시켜 형성한다.
다음에, 도 33 및 도 34에 도시한 바와 같이, 질화 실리콘(SiN)을 피착시킨 후, 리소그래피 공정을 행한다. 이 공정에 의해, 드레인측 홀(45a) 및 소스측 홀(45b)의 측벽에 드레인측 게이트 절연층(61a) 및 소스측 게이트 절연층(6lb)이 형성된다.
계속해서, 드레인측 도전층(41) 및 소스측 도전층(42)보다 높은 소정 위치까지 폴리실리콘(p-Si)을, 드레인측 홀(45a) 및 소스측 홀(45b) 내의 게이트 절연층(61a)에 접하도록 피착시킨다. 즉, U자 형상 반도체층(63)의 상면이 드레인측 도전층(41) 및 소스측 도전층(42)보다 높은 소정 위치까지 연장되도록 U자 형상 반도체층(63)을 형성한다.
다음에, 도 35 및 도 36에 도시한 바와 같이, 주변 영역(Ph)에서, 선택 게이트 트랜지스터 절연층(44), 층간 절연층(43) 및 메모리 보호/절연층(34)을 관통하도록 제1 플러그 홀(85a)을 형성한다. 제1 플러그 홀(85a)은 베이스 영역(71), 게이트 도전층(82), 백 게이트 도전층(22), 제1 내지 제8 워드선 도전층(32a 내지 32h), 드레인측 도전층(41), 소스측 도전층(42)에 도달하도록 형성된다. 도 36에서는, 소스측 도전층(42)에 도달하는 제1 플러그 홀(85a)의 도시, 제1 워드선 도전층(32a) 및 제3 내지 제8 워드선 도전층(32c 내지 32h)에 도달하는 제1 플러그 홀(85a)의 도시를 생략하고 있는 점에 주목하자.
계속해서, 도 37 및 도 38에 도시한 바와 같이, 칼럼 방향으로 서로 인접하는 소스측 홀(45b)의 상부를 칼럼 방향으로 연결하도록 선택 게이트 트랜지스터 절연층(44)을 파내어, 소스선 배선 홈(45c)을 형성한다. 소스선 배선 홈(45c)은 칼럼 방향으로 단변, 로우 방향으로 장변을 각각 갖는 직사각 형상의 개구부를 갖도록 형성한다. 동시에, 제1 플러그 홀(85a)의 상부에서 선택 게이트 트랜지스터 절연층(44)이 파내어 주변 영역(Ph)에 제1 배선 홈(85b)을 형성한다.
다음에, 도 39 및 도 40에 도시한 바와 같이, 소스선 배선 홈(45c), 제1 배선 홈(85b) 및 제1 플러그 홀(85a)를 충전하도록, 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W)을 순차 피착시킨다. 이 후, 선택 게이트 트랜지스터 절연층(44)의 상면에 피착된 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W)을 CMP에 의해 제거한다. 상기 공정(소위, 듀얼 다마신 공정)을 거쳐, 소스선 배선 홈(45c)을 충전하도록 소스선 도전층(65)을 형성한다. 또한, 제1 플러그 홀(85a)을 충전하도록 제1 플러그 도전층(86a)을 형성하고, 제1 배선 홈(85b)을 충전하도록 제1 배선층(86b)을 형성한다.
계속해서, 도 41 및 도 42에 도시한 바와 같이, 선택 게이트 트랜지스터 절연층(44) 상에 산화 실리콘(SiO2)을 피착시켜, 제1 배선 절연층(51)을 형성한다. 다음에, 제1 배선 절연층(51)을 관통하도록 비트선 플러그 홀(56) 및 제2 플러그 홀(85c)을 형성한다. 비트선 플러그 홀(56)은 드레인측 홀(45a)과 정합하는 위치에 형성된다. 또한, 제2 플러그 홀(85c)은 제1 플러그 홀(85a)과 정합하는 위치에 형성된다.
다음에, 비트선 플러그 홀(56) 및 제2 플러그 홀(85c)을 충전하도록, 티타늄(Ti), 질화 티타늄(TiN) 및 텅스텐(W)을 순차 피착한다. 계속해서, 제1 배선 절연층(51) 상의 티타늄(Ti), 질화 티타늄(TiN) 및 텅스텐(W)을 CMP에 의해 제거한다. 도 41 및 도 42에 나타내는 공정을 거쳐, 비트선 플러그 홀(56) 내에는 비트선 플러그층(57)이 형성된다. 또한, 제2 플러그 홀(85c) 내에는 제2 플러그 도전층(86c)이 형성된다.
계속해서, 도 43 및 도 44에 도시한 바와 같이, 제1 배선 절연층(51)의 상면이 더욱 높게 되도록 산화 실리콘(SiO2)을 피착시킨다. 다음에, 제1 배선 절연층(51)을 파내어, 비트선 배선 홈(56a)을 형성한다.
비트선 배선 홈(56a)은 비트선 플러그 홀(56)과 정합하는 위치에 형성된다. 비트선 배선 홈(56a)은 로우 방향으로 소정 간격을 두고 칼럼 방향으로 연장되도록 라인 상태로 반복적으로 형성한다. 또한, 주변 영역(Ph)에서, 제1 배선 절연층(51)을 파내어, 제2 배선 홈(85d)을 형성한다.
다음에, 비트선 배선 홈(56a) 및 제2 배선 홈(85d)을 충전하도록, 탄탈(Ta), 질화 탄탈(TaN) 및 구리(Cu)를 순차 피착시킨다. 계속해서, 제1 배선 절연층(51) 상의 탄탈(Ta), 질화 탄탈(TaN) 및 구리(Cu)를 CMP에 의해 제거한다. 이상의 공정을 거쳐, 비트선 배선 홈(56a)에는 비트선 도전층(55)이 형성된다. 또한, 제2 배선 홈(85d)에는 제2 배선층(86d)이 형성된다.
계속해서, 도 45 및 도 46에 도시한 바와 같이, 제1 배선 절연층(51) 위에 산화 실리콘(SiO2)을 피착시켜, 제2 배선 절연층(52)을 형성한다. 주변 영역(Ph)에서 제2 배선 절연층(52)을 관통하도록, 제3 플러그 홀(85e)을 형성한다. 제3 플러그 홀(85e)은 제2 배선 홈(85d)과 정합하는 위치에 형성된다. 계속해서, 제3 플러그 홀(85e)을 충전하도록, 제2 배선 절연층(52)의 상면 상에 소정 높이로 티타늄(Ti), 질화 티타늄(TiN) 및 알루미늄-구리(AlCu)를 순차 피착한다. 다음에, 티타늄(Ti), 질화 티타늄(TiN) 및 알루미늄-구리(AlCu)를 소정의 형상으로 가공한다. 이상의 공정을 거쳐, 티타늄(Ti)-질화 티타늄(TiN)-알루미늄-구리(AlCu)로 제3 배선층(84)이 형성된다. 또한, 마찬가지의 공정을 거쳐, 본딩 패드(도시 생략)가 형성된다.
도 45 및 도 46에 계속해서, 제2 배선 절연층(52) 및 제3 배선층(84)의 상에 산화 실리콘(SiO2) 및 질화 실리콘(SiN)을 피착시켜, 제3 배선 절연층(53) 및 제4 배선 절연층(54)을 형성한다. 이상의 공정을 거쳐, 도 5 및 도 6에 나타낸 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)가 제조된다.
(제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 이점)
다음에, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 이점에 대해서 설명한다. 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는 상기 적층 구조에서 도시한 바와 같이 고집적화가능하다. 또한, 불휘발성 반도체 기억 장치(100)에서는 상기 제조 공정에서 설명한 바와 같이, 메모리 트랜지스터 MTrmn로 기능하는 각 층 및 소스측 선택 게이트 트랜지스터(SSTrmn), 드레인측 선택 트랜지스터층 SDTrmn으로 기능하는 각 층을, 워드선 WLmn의 적층수에 관계없이 소정의 리소그래피 공정수로 제조할 수 있다. 즉, 저렴하게 불휘발성 반도체 기억 장치(100)를 제조하는 것이 가능하다.
또한, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는 U자 형상 반도체층 SCmn의 연결부 JPmn(U자 형상의 하부)에 접하는 백 게이트 선(BG)을 갖는다. 그리고, 이 백 게이트 선(BG)은 연결부 JPmn에 대한 채널을 형성하는 백 게이트 트랜지스터(BGTrmn)로서 기능한다. 따라서, 거의 비도핑 상태의 U자 형상 반도체층 SCmn에 의해 우수한 도전성을 갖는 메모리 스트링(MS)을 구성할 수 있다.
또한, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)에서, 소스선 SLn(소스선 도전층(65))은 티타늄(Ti), 질화 티타늄(TiN) 및 텅스텐(W)으로 구성된다. 따라서, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는 소스선 SLn을 폴리실리콘 등의 반도체로 구성한 경우와 비교하여 판독 속도를 향상시킬 수 있다.
여기서, 복수회 폴리실리콘을 피착시켜서 U자 형상 반도체층(63)을 형성하는 비교예를 고려해 보기로 한다. 비교예의 제조 공정에서는 예를 들어, 제1 메모리 홀(35a) 내에 희생층(91) 대신 폴리실리콘을 형성한다. 계속해서, 폴리실리콘의 상부에 제5 내지 제8 워드선 도전층(32e 내지 32h)을 형성하고, 제2 메모리 홀(35b)을 형성하고, 제2 메모리 홀(35b) 내에 메모리 게이트 절연층(32)을 형성한다.
상기 비교예에서, 계속해서 제2 메모리 홀(35b) 내에 폴리실리콘을 피착시킬 때, 제2 메모리 홀(35b)의 저부(제1 메모리 홀(35a)의 폴리실리콘의 상면) 상의 자연 산화막을 습식 처리에 의해 제거할 필요가 있다. 그러나, 이 습식 처리로 인한 에칭에 의해, 제2 메모리 홀(35b) 내의 메모리 게이트 절연층(32)이 제거되는 문제가 발생한다.
또한, 비교예의 제조 공정에서는 제1 메모리 홀(35a) 내의 폴리실리콘과 제2 메모리 홀(35b) 내의 폴리실리콘 사이에 접촉 저항이 발생한다. 이 접촉 저항에 의해, U자 형상 반도체층(63)을 흐르는 전류는 불안정하게 된다.
반면, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)의 제조 공정에서는 습식 처리를 행하지 않고, 메모리 게이트 절연층(62) 및 U자 형상 반도체층(63)을 형성할 수 있다. 상세히 기술하자면, 백 게이트 홀(24), 제1 메모리 홀(35a) 및 제2 메모리 홀(35b) 내에 연속하여 메모리 게이트 절연층(62) 및 U자 형상 반도체층(63)을 형성한다. 따라서, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)에서, 메모리 게이트 절연층(62)은 에칭에 의해 제거되지 않고 소정의 두께로 형성될 수 있다. 또한, 습식 처리가 필요하지 않기 때문에, 메모리 게이트 절연층(62)을 구성하는 재료 선택 폭이 넓어질 수 있다. 따라서, 메모리 게이트 절연층(62)을 다치화에 대응한 재료로 구성하는 것이 가능하다. 이에 의해, 메모리 소자의 고밀도화를 증대시킬 수 있다.
다음에, U자 형상 반도체층(63)이 연속해서 형성되므로, 제1 메모리 홀(35a)과 제2 메모리 홀(35b) 사이의 경계에 접촉 저항을 발생시키지 않는다. 따라서, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)에서, U자 형상 반도체층(63)은 비교예보다 전류를 안정적으로 흐르게 할 수 있다.
또한, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)에는 U자 형상 반도체층(63)은 중공부를 갖도록 형성된다. 이 구성에 의해, 백 게이트 홀(24)의 직경, 제1 메모리 홀(35a)의 직경 및 제2 메모리 홀(35b)의 직경에 의존하지 않고 소정의 두께를 갖는 U자 형상 반도체층(63)을 형성하는 것이 가능하다. 상세히 기술하자면, 제1 실시 형태에 관한 불휘발성 반도체 장치(100)는 제조시의 개구부 직경의 편차에 관계없이 메모리 트랜지스터 MTrmn의 특성을 유지하는 것이 가능하다.
또한, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)에서는 제1 메모리 홀(35a)과 제2 메모리 홀(35b)이 적층 방향으로 중첩되어 형성된다. 따라서, 제1 메모리 홀(35a)의 중심 위치가 제2 메모리 홀(35b)의 중심 위치에서 소정 길이 어긋날 경우에도, 제1 메모리 홀(35a)과 제2 메모리 홀(35b)을 연통시킬 수 있다. 구체적으로는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는 신뢰성을 높일 수 있고, 또한 수율의 저하를 억제할 수 있다.
또한, 제1 실시 형태에 관한 불휘발성 반도체 장치(100)에서, 드레인측 선택 게이트 트랜지스터층(41)과 소스측 선택 게이트 트랜지스터층(42)은 동일한 피착층으로 구성된다. 따라서, 제1 실시 형태에 관한 불휘발성 반도체 장치(100)는 공정 비용을 저감할 수 있다.
이상과 같이, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(100)는 높은 신뢰성을 갖고 저렴하게 제조할 수 있다.
[제2 실시 형태]
(제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성)
다음에, 도 47 및 도 48을 참조하여, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성에 대해서 설명한다. 도 47은 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역의 일부 개략 사시도이며, 도 48은 메모리 트랜지스터 영역의 단면도이다.
도 47 및 도 48에 도시한 바와 같이, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치에서 메모리 트랜지스터층(30a) 및 선택 트랜지스터층(40a)의 구성은 제1 실시 형태의 구성과 상이하다.
메모리 트랜지스터층(30a) 및 선택 트랜지스터층(40a)에서 소스측 선택 게이트선(SGSm')(소스측 도전층(421)) 및 워드선 WLm1' 내지 WLm8'(제1 내지 제8 워드선 도전층(321a 내지 321h))의 구성은 제1 실시 형태의 것과 상이하다.
여기서, 소정 위치에 배치된 U자 형상 반도체층(63)(U자 형상 반도체층 SCmn)은 "U자 형상 반도체층(63(1))(U자 형상 반도체층 SCmn)"으로 도시된다. 또한, "U자 형상 반도체층(63(1))(U자 형상 반도체층 SCmn(1))"에 대해 칼럼에 인접하게 배치된 U자 형상 반도체층(63)(U자 형상 반도체층 SCmn)은 "U자 형상 반도체층(63(2))(U자 형상 반도체층 SCmn(2))"으로 도시된다.
제2 실시 형태에서, 워드선 WLm1' 내지 WLm8', 및 소스측 선택 게이트선(SGSm')을 기둥 형상부 CLmn에서 공유하도록 칼럼 방향으로 배열된 U자 형상 반도체층 SCmn(1)과 U자 형상 반도체층 SCmn(2)이 형성된다. 환언하면, 워드선 WLm1' 내지 WLm8', 및 소스측 선택 게이트선(SGSm')은 칼럼 방향으로 서로 인접하는 U자 형상 반도체층 SCmn을 구성하는 한 쌍의 기둥 형상부 CLmn 각각으로 분할된다. 드레인측 선택 게이트선(SGDm)은 제1 실시 형태와 마찬가지의 구성을 갖는다는 점에 주목하자. 소스측 선택 게이트선(SGSm')도 제1 실시 형태와 마찬가지의 구성을 가질 수 있다.
(제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법)
다음에, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 설명한다. 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정에서는, 제1 실시 형태의 도 25 및 도 26에 나타내는 공정에서 칼럼 방향으로 서로 인접하는 각각의 U자 형상 반도체층(63) 사이에 메모리 분리 홈(94)을 형성하지 않는다. 환언하면, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정에서는 각각의 U자 형상 반도체층(63)의 칼럼 방향의 중심에만 메모리 분리 홈(94)을 형성한다. 이 후, 제1 실시 형태와 같은 공정을 거쳐, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치가 제조된다.
(제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 이점)
제2 실시 형태에 관한 불휘발성 반도체 기억 장치는 제1 실시 형태와 같은 이점을 달성한다.
또한, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치에서, 워드선 WLm5' 내지 WLm8', 및 소스측 선택 게이트선(SGSm')은 칼럼 방향으로 서로 인접한 한 쌍의 기둥 형상부 CLm을 둘러싸도록 형성된다. 즉, 워드선 WLm1' 내지 WLm8', 및 소스측 선택 게이트선(SGSm')은 제1 실시 형태와 비교하여 칼럼 방향으로 폭이 넓게 형성된다. 이러한 구성에 의해, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치는 제1 실시 형태와 비교하여 제1 플러그 도전층(86a)과 소스측 선택 게이트선(SGSm')(소스측 도전층(421)) 사이의 접촉 저항 및 제1 플러그 도전층(86a)과 워드선 WLm1' 내지 WLm8'(제1 내지 제8 워드선 도전층(321a 내지 321h)) 사이의 접촉 저항을 저감시킬 수 있다.
또한, 제2 실시 형태에 관한 불휘발성 반도체 장치는 제1 실시 형태와 비교하여 그 제조 공정에서 칼럼 방향으로 서로 인접하는 U자 형상 반도체층(63) 사이에 메모리 분리 홈(94)을 형성하지 않는다. 따라서, 제1 실시 형태의 도 27 및 도 28에 나타내는 공정(실리사이드 공정)을 행할 때, 금속막을 형성하는 부분의 종횡비를 저하시킬 수 있으므로, 그 실리사이드 공정에서의 공정 안정성을 향상시킬 수 있다.
[제3 실시 형태]
(제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성)
다음에, 도 49 및 도 50을 참조하여, 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성에 대해서 설명한다. 도 49는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역의 일부 개략 사시도이며, 도 50은 메모리 트랜지스터 영역의 단면도이다.
도 49 및 도 50에 도시한 바와 같이, 제3 실시 형태에 관한 불휘발성 반도체 기억 장치에서, 백 게이트 선(BG')(백 게이트 트랜지스터층(20a))의 구성은 제1 실시 형태와 상이하다. 제3 실시 형태에 관한 백 게이트 선(BG')(백 게이트 트랜지스터층(20a))은 제1 백 게이트 선(BG1')(제1 백 게이트 도전층(22a)) 및 제1 백 게이트 선(BG1')(제1 백 게이트 도전층(22a))의 상부에 형성된 제2 백 게이트 선(BG2')(제2 백 게이트 도전층(22b))을 갖는다. 제1 백 게이트 선(BG1')(제1 백 게이트 도전층(22a))은 제1 실시 형태와 마찬가지로 연결부 JPmn(U자 형상 반도체층(63)의 하부)의 하면 및 측면을 커버하고 또한 연결부 JPmn의 상면과 동일한 높이까지 형성된다. 제2 백 게이트 선(BG2')(제2 백 게이트 도전층(22b))은 연결부 JPmn(연결부63a)의 상면을 커버하도록 형성된다.
(제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법)
다음에, 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 설명한다. 제3 실시 형태에 관한 불휘발성 반도체 기억 장치는 제1 실시 형태의 도 11 및 도 12에 나타내는 공정을 거쳐, 제1 백 게이트 도전층(22a)을 형성한다. 계속해서, 제1 희생층(91)을 형성한 후, 제1 희생층(91) 위에 폴리실리콘을 피착시키고, 또한 제2 백 게이트 도전층(22b)을 더 형성한다. 이 후, 제1 실시 형태의 도 13 내지 도 46에 나타내는 공정을 거쳐, 도 50에 나타내는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치가 제조된다.
(제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 이점)
제3 실시 형태에 관한 불휘발성 반도체 기억 장치는 제1 실시 형태와 같은 이점을 달성한다.
또한, 제3 실시 형태에 관한 불휘발성 반도체 기억 장치는 연결부 JPmn의 하면 및 측면을 커버하고 또한 연결부 JPmn의 상면과 동일한 높이까지 형성된 제1 백 게이트 선(BG1'), 및 연결부 JPmn의 상단부를 커버하는 제2 백 게이트 선(BG2')을 갖는다. 따라서, 제1 백 게이트 선(BG1') 및 제2 백 게이트 선(BG2')에 의해, 연결부 JPmn의 전체 주변에 걸쳐서 채널을 형성할 수 있다. 즉, 제3 실시 형태에 관한 불휘발성 반도체 기억 장치는 제1 및 제2 실시 형태와 비교하여 연결부 JPmn의 저항을 감소시킬 수 있다.
또한, 제조 공정에서, 제2 백 게이트 선(BG2')의 두께만을 변경시킴으로써, 제1 및 제2 실시 형태와 비교하여 최하층의 워드선 WLmn과 연결부 JPmn 사이의 거리를 용이하게 설계 변경하는 것이 가능하다.
[제4 실시 형태]
(제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성)
다음에, 도 51을 참조하여, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성에 대해서 설명한다. 도 51은 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역의 일부 개략 상면도이다.
도 51에 도시한 바와 같이, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치는 제1 실시 형태와 비교하여 워드선 WLmn"의 구성이 상이하다.
제4 실시 형태에서, 각 워드선 WLmn"은 적층 방향의 각 위치에서 로우 방향 및 칼럼 방향으로 2차원에 확장되는 형상을 갖는다. 또한, 상면으로부터 볼 때, 각 워드선 WLmn"은 로우 방향의 소정 위치 A를 중심으로 로우 방향에 대면하는 한 쌍의 빗(comb) 형상이 되도록 파단(분할)된다. 상세히 기술하자면, 각 워드선 WLmn"은 로우 방향으로 대면하는 제1 워드선 WLamn" 및 제2 워드선 WLbmn"으로 구성된다.
제1 워드선 WLamn" 및 제2 워드선 WLbmn"은 로우 방향으로 연장되는 돌출부 P를 갖는다. 제1 워드선 WLamn"의 돌출부 P는 U자 형상 반도체 SCm의 기둥 형상부 CLmn 중 하나를 둘러싸도록 형성된다. 제2 워드선 WLbmn"의 돌출부 P는 U자 형상 반도체 SCm의 다른 기둥 형상부 CLmn를 둘러싸도록 형성된다.
각 워드선 WLmn"이 파단된 영역(B)의 상층에 비트선 BL이 형성된다. 구체적으로는, 이 영역(B)이 메모리 트랜지스터 영역(12')으로서 기능한다.
(제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 이점)
제4 실시 형태에 관한 불휘발성 반도체 기억 장치는 제1 실시 형태와 같은 이점을 달성한다.
또한, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치에서, 상면으로부터 볼 때, 각 워드선 WLmn"은 적층 방향의 각 위치에서 로우 방향 및 칼럼 방향으로 2차원으로 확장되는 형상을 갖는다. 또한, 상면에서 볼 때, 각 워드선 WLmn"은 로우 방향의 소정 위치 A를 중심으로 빗 형상이 되도록 파단된다. 따라서, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치는 제1 내지 제3 실시 형태와 같이 워드선 WLmn을 라인 상태로 가공하지 않기 때문에, 제1 내지 제3 실시 형태보다 더 용이한 제조 공정으로 제조될 수 있다. 또한, 워드선 WLmn"의 구성에 의해 워드선 구동 회로(13)를 공통 회로로 구성할 수 있다. 따라서, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치는 워드선 구동 회로(13) 등을 포함하는 제어 회로의 점유 면적을 축소할 수 있다.
[기타 실시 형태]
이상, 불휘발성 반도체 기억 장치의 실시 형태를 설명했지만, 본 발명은 상기 실시 형태에 한정되지 않고, 발명의 취지를 일탈하지 않는 범위 내에서 다양한 변경, 추가, 치환 등이 가능하다.
예를 들어, 상기 제1 실시 형태에서, 판독 동작, 기입 동작, 소거 동작이 실행될 때, 백 게이트 선(BG)에 도통 전압 Vj를 인가하는 구성이지만, 통상의 동작 시에도 백 게이트 선에 도통 전압 Vj를 인가할 수 있다.
또한, 상기 제1 실시 형태에서, 백 게이트 도전층(22)은 U자 형상 반도체층(63)의 연결부(63a)의 하면 및 측면을 커버하지만, 이는 연결부(63a)의 측면만을 커버할 수 있다. 또한, 백 게이트 도전층(22)은 연결부(63a)의 저면만을 커버할 수 있다.
100 : 불휘발성 반도체 기억 장치
12 : 메모리 트랜지스터 영역
13 : 워드선 구동 회로
17 : 소스선 구동 회로
22 : 백 게이트 도전층

Claims (20)

  1. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는 불휘발성 반도체 기억 장치로서,
    각각의 상기 메모리 스트링은,
    기판에 대하여 수직 방향으로 연장되는 한 쌍의 기둥 형상부 및 상기 한 쌍의 기둥 형상부의 하단부를 연결하도록 형성된 연결부를 각각 갖는 제1 반도체층과,
    상기 기둥 형상부의 측면을 둘러싸도록 형성된 전하 축적층과,
    상기 기둥 형상부의 측면 및 상기 전하 축적층을 둘러싸도록 형성된 제1 도전층을 포함하고,
    상기 제1 도전층은 상기 메모리 셀의 게이트 전극으로 기능하는, 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 연결부에 접촉하도록 형성된 제2 도전층을 더 포함하고, 상기 제2 도전층은 상기 연결부에 채널을 형성하는 트랜지스터의 게이트 전극으로 기능하는, 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 기둥 형상부는 상기 기판과 평행한 제1 방향으로 배치되도록 형성되고,
    상기 제1 도전층은 상기 제1 방향으로 서로 인접한 각각의 상기 기둥 형상부마다 분할되어 있는, 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 기판과 평행한 제1 방향으로 배치된 상기 제1 반도체층은 상기 기둥 형상부에서 상기 제1 도전층을 공유하는, 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    각각의 상기 제1 도전층은 수직 방향에 직교하는 제2 방향으로 대면하는 한 쌍의 빗 형상부로 분할되고, 상기 빗 형상부 각각은 상기 제2 방향으로 연장되는 돌출부를 구비하고,
    상기 제1 도전층 중 어느 한 제1 도전층의 돌출부는 상기 제1 반도체층 중 어느 한 제1 반도체층의 기둥 형상부를 둘러싸도록 형성되고,
    나머지 다른 상기 제1 도전층의 돌출부는 나머지 다른 상기 제1 반도체층의 기둥 형상부를 둘러싸도록 형성되는, 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제1 도전층의 측면에 형성된 실리사이드 막을 더 포함하는, 불휘발성 반도체 기억 장치.
  7. 제2항에 있어서,
    상기 제2 도전층은 상기 연결부의 측면 및 하면을 둘러싸도록 형성되는, 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제2 도전층은 상기 연결부의 상면을 둘러싸도록 형성되는, 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제1 반도체층은 중공부를 갖는, 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 중공부를 내부 유전체층으로 충전하도록 형성된 내부 유전체층을 포함하는, 불휘발성 반도체 기억 장치.
  11. 제1항에 있어서,
    각각의 일단부가 각각의 상기 메모리 스트링에 연결된 선택 게이트 트랜지스터를 더 포함하고,
    각각의 상기 선택 게이트 트랜지스터는,
    상기 기둥 형상부의 상면으로부터 수직 방향으로 연장되는 제4 반도체층과,
    상기 제2 반도체층의 측면을 둘러싸도록 형성된 게이트 절연층과,
    상기 제2 반도체층의 측면 및 상기 게이트 절연층을 둘러싸도록 형성된 제3 도전층을 포함하고,
    상기 제3 도전층은 상기 선택 게이트 트랜지스터의 게이트 전극으로 기능하는, 불휘발성 반도체 기억 장치.
  12. 제2항에 있어서,
    메모리 셀이 동작 중에 있을 때, 상기 제2 도전층에 소정의 전압이 인가되고,
    상기 소정의 전압은 상기 연결부에 채널을 형성하기 위한 전압인, 불휘발성 반도체 기억 장치.
  13. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는 불휘발성 반도체 기억 장치를 제조하는 방법으로서, 상기 불휘발성 반도체 기억 장치를 제조하는 방법은,
    기판 상에 제1 절연층을 개재하여 제1 도전층을 형성하는 단계와,
    상기 제1 도전층을 파내어 상기 기판과 평행한 제1 방향으로 연장되는 홈을 형성하는 단계와,
    상기 제1 도전층의 상층 위에 제2 절연층을 개재하여 복수의 제2 도전층을 형성하는 단계와,
    제1 관통 홀이 상기 제2 도전층과 상기 제2 절연층을 관통하고 또한 상기 홈의 제1 방향으로의 양 단부 근처에서 정합되도록 상기 제1 관통 홀을 형성하는 단계와,
    상기 제1 관통 홀과 대면하는 측면 및 상기 홈에 전하 축적층을 형성하는 단계와,
    상기 전하 축적층의 측면에 제1 반도체층을 형성하는 단계를 포함하는, 불휘발성 반도체 기억 장치를 제조하는 방법.
  14. 제13항에 있어서,
    각각의 상기 제1 반도체층은 기판에 대해 수직 방향으로 연장되는 한 쌍의 기둥 형상부를 갖도록 구성되고,
    상기 제2 도전층을 상기 제1 방향으로 서로 인접한 각각의 상기 기둥 형상부마다 분할하는 단계를 더 포함하는, 불휘발성 반도체 기억 장치를 제조하는 방법
  15. 제13항에 있어서,
    상기 제2 도전층을 상기 제1 방향으로 배열된 상기 제1 반도체층이 상기 기둥 형상부에서 상기 제2 도전층을 공유하도록 분할하는 단계를 더 포함하는, 불휘발성 반도체 기억 장치를 제조하는 방법.
  16. 제13항에 있어서,
    각각의 상기 제2 도전층을 상기 제1 방향 및 수직 방향에 직교하는 제2 방향에 대면하는 한 쌍의 빗 형상부로 분할하는 단계를 더 포함하고,
    상기 제2 도전층은 상기 제2 방향으로 연장하는 돌출부를 갖도록 형성되고,
    상기 제2 도전층 중 어느 한 제2 도전층의 돌출부는 상기 제1 반도체층 중 어느 한 제1 반도체층의 기둥 형상부를 둘러싸도록 형성되고,
    나머지 다른 상기 제2 도전층의 돌출부는 나머지 다른 제1 반도체층의 기둥 형상부를 둘러싸도록 형성되는, 불휘발성 반도체 기억 장치를 제조하는 방법.
  17. 제13항에 있어서,
    상기 제1 도전층의 상면 상에 제3 도전층을 형성하는 단계를 더 포함하고,
    상기 제2 도전층은 상기 제3 도전층의 상층 위에 형성되고,
    상기 제1 관통 홀은 상기 제3 도전층, 상기 제2 도전층 및 상기 제2 절연층을 관통하도록 형성되는, 불휘발성 반도체 기억 장치를 제조하는 방법.
  18. 제13항에 있어서,
    상기 제1 반도체층은 중공부를 갖도록 형성되는, 불휘발성 반도체 기억 장치를 제조하는 방법.
  19. 제18항에 있어서,
    상기 중공부가 내부 유전체층으로 충전되도록 내부 유전체층을 형성하는 단계를 더 포함하는, 불휘발성 반도체 기억 장치를 제조하는 방법.
  20. 제13항에 있어서,
    제4 도전층을 형성하되, 상기 제4 도전층이 상기 제1 반도체층의 상면과 정합되는 위치에서 상기 제2 도전층의 상층 위에 상기 제4 도전층을 형성하는 단계와,
    상기 제4 도전층을 관통하도록 제2 관통 홀을 형성하는 단계와,
    상기 제2 관통 홀에 대면하는 측면에 게이트 절연층을 형성하는 단계와,
    상기 제2 관통 홀이 제2 반도체층으로 충전되도록 상기 제2 반도체층을 형성하는 단계를 더 포함하는, 불휘발성 반도체 기억 장치를 제조하는 방법.
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