KR101068343B1 - 비휘발성 반도체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 반도체 메모리 장치 및 이를 제조하는 방법에 관한 것으로, 각각의 메모리 스트링은 기판에 대해 수직 방향으로 연장된 한 쌍의 원주형 부분을 갖는 제1 반도체층과, 원주형 부분의 측면을 둘러싸도록 형성된 전하 저장층과, 전하 저장층을 둘러싸도록 형성된 제1 도전층을 구비한다. 각각의 선택 트랜지스터는 원주형 부분의 상부면으로부터 상방으로 연장된 제2 반도체층과, 제2 반도체층의 측면을 둘러싸도록 형성된 게이트 절연층과, 게이트 절연층을 둘러싸도록 형성된 제2 도전층을 구비한다. 제2 반도체층의 유효 불순물 농도는 제1 반도체층의 유효 불순물 농도 이하이다.
제1 반도체층, 제2 반도체층, 유효 불순물 농도, 게이트 절연층, 메모리 스트링
Description
본 출원은 2008년 11월 10일 출원된 이전 일본 특허 출원 제2008-287807호로부터의 우선권을 기초로 그 이점을 청구하고, 그 전체 내용이 본 명세서에 참조로 병합된다.
본 발명은 전기적으로 재기입가능한(rewritable) 비휘발성 반도체 메모리 장치 및 이를 제조하는 방법에 관한 것이다.
종래, LSI는 실리콘 기판 상의 2차원 평면에 소자들을 집적함으로써 형성된다. 이는 소자의 치수를 축소(소형화)함으로써 메모리의 저장 용량을 증가시키는 일반적인 방법이다. 그러나, 최근, 이러한 소형화에도 비용 및 기술면에서 어려워지고 있다. 소형화를 위해 포토리소그래피 기술의 개선이 필요하지만, 포토리소그래피 처리에 필요한 비용이 꾸준히 증가하고 있다. 또한, 소형화가 달성되어도, 구동 전압 등이 감소되지(scaled) 않으면 소자들 사이의 내전압(withstand voltage)과 같은 물리적 제한에 직면할 것으로 예측된다. 즉, 장치로서의 작동이 어렵게 될 가능성이 높다.
따라서, 최근, 메모리의 집적도를 증가시키기 위해 메모리 셀이 3차원적으로 배치된 반도체 메모리 장치가 제안된다(특허 문헌1: 일본 특허 공개 공보 제2007-266143호 참조).
메모리 셀이 3차원적으로 배치된 종래 반도체 메모리 장치는 원통형 기둥 형상의 구조를 갖는 트랜지스터를 사용한다(특허 문헌1). 원통형 기둥 형상의 구조를 갖는 트랜지스터를 사용하는 반도체 메모리 장치에는 게이트 전극을 형성하도록 구성된 다층 도전층 및 필러 형상의 원주형 반도체(columnar semiconductors)가 제공된다. 원주형 반도체는 트랜지스터의 채널(본체) 부분으로 기능한다. 원주형 반도체의 근처에 메모리 게이트 절연층이 제공된다. 이러한 도전층, 원주형 반도체 및 메모리 게이트 절연층을 포함하는 구성을 메모리 스트링이라 한다.
상술한 종래 기술이 추가의 집적화를 위해 이용되는 경우, 원주형 반도체의 길이가 증가한다. 결과적으로, 셀 전류가 증가될 필요가 있다. 동시에, 리드 마진(read margin)을 확보하기 위해 비선택적 메모리 스트링으로부터의 누수 전류를 감소시킬 필요가 있다.
본 발명의 제1 태양에 따르면, 비휘발성 반도체 메모리 장치로서, 비휘발성 반도체 메모리 장치로서, 직렬로 연결된 복수의 전기적으로 재기입가능한 메모리 셀을 각각 갖는 복수의 메모리 스트링과, 선택 트랜지스터들-상기 선택 트랜지스터들 중 하나는 각각의 상기 메모리 스트링의 각각의 단부에 접속됨-을 포함하고, 상기 각각의 메모리 스트링은, 기판에 대해 수직 방향으로 연장된 한 쌍의 원주형 부분과, 상기 한 쌍의 원주형 부분의 하단부와 결합하도록 형성된 결합부를 구비한 제1 반도체층과, 상기 원주형 부분의 측면을 둘러싸도록 형성된 전하 저장층과, 상기 전하 저장층과 상기 원주형 부분의 측면을 둘러싸도록 형성된 제1 도전층을 포함하고, 각각의 상기 선택 트랜지스터는, 상기 원주형 부분의 상부면으로부터 상방으로 연장된 제2 반도체층과, 상기 제2 반도체층의 측면을 둘러싸도록 형성된 게이트 절연층과, 상기 게이트 절연층과 상기 제2 반도체층의 측면을 둘러싸도록 형성된 제2 도전층을 포함하고, 상기 제1 도전층은 상기 메모리 셀의 제어 전극으로 기능하고, 상기 제2 도전층은 상기 선택 트랜지스터들의 제어 전극으로 기능하고, 상기 제2 반도체층의 유효 불순물 농도는 상기 제1 반도체층의 유효 불순물 농도 이하이다.
본 발명의 제2 태양에 따르면, 직렬로 연결된 복수의 전기적으로 재기입가능한 메모리 셀을 각각 갖는 복수의 메모리 스트링과, 선택 트랜지스터들-상기 선택 트랜지스터들 중 하나는 각각의 상기 메모리 스트링의 각각의 단부에 연결됨-을 포함하는 비휘발성 반도체 메모리 장치를 제조하는 방법으로서, 제1 층간 절연층을 개재하여 복수의 제1 도전층을 피착시키는 단계와, 제2 층간 절연층을 개재하여 제2 도전층을 상기 제1 도전층의 상부층 위에 피착시키는 단계와, 기판에 평행한 방향으로부터 보았을 때 U자 형상의 복수의 제1 도전층을 관통하여 제1 구멍을 형성하는 단계와, 상기 제2 도전층을 관통하여 제2 구멍을 형성하는 단계와, 상기 제1 구멍의 상기 제1 도전층의 측벽에 전하 저장층을 형성하는 단계와, 상기 제2 구멍의 상기 제2 도전층의 측벽에 절연층을 형성하는 단계와, 상기 제1 구멍을 충전하도록 제1 반도체층을 형성하는 단계와, 상기 제2 구멍을 충전하도록 제2 반도체층을 형성하는 단계와, 상기 제2 반도체층의 유효 불순물 농도를 상기 제1 반도체층의 유효 불순물 농도 이하가 되도록 설정하는 단계를 포함한다.
본원 발명에 의하면, 비휘발성 반도체 메모리 장치(100)를 고집적화할 수 있고, 비휘발성 반도체 메모리 장치(100)에서, 발생 재결합 전류가 감소될 수 있고, 드레인측 선택 트랜지스터(SDTr) 및 소스측 선택 트랜지스터(SSTr)는 우수한 컷오프 특성을 갖도록 구성될 수 있으며, 비휘발성 반도체 메모리 장치(100)의 수율(yield)을 향상시키고 소스측 선택 게이트 라인 구동 회로(14) 및 드레인측 선택 게이트 라인 구동 회로(15)를 간단히 구성할 수 있는 효과를 제공한다.
본 발명에 따른 비휘발성 반도체 메모리 장치의 실시예가 도면을 참조하여 설명된다.
[제1 실시예]
(제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 구성)
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 개략도를 도시한다. 도 1에 도시된 바와 같이, 제1 실시예에 따른 비휘발성 반도 체 메모리 장치(100)는 메모리 트랜지스터 영역(12), 워드 라인 구동 회로(13), 소스측 선택 게이트 라인(SGS) 구동 회로(14), 드레인측 선택 게이트 라인(SGD) 구동 회로(15), 센스 증폭기(16), 소스 라인 구동 회로(17) 및 백 게이트 트랜지스터 구동 회로(18)를 포함한다. 메모리 트랜지스터 영역(12)은 데이터를 저장하도록 구성된 메모리 트랜지스터를 포함한다. 워드 라인 구동 회로(13)는 워드 라인(WL)에 인가된 전압을 제어한다. 소스측 선택 게이트 라인(SGS) 구동 회로(14)는 소스측 선택 게이트 라인(SGS)에 인가된 전압을 제어한다. 드레인측 선택 게이트 라인(SGD) 구동 회로(15)는 드레인측 선택 게이트 라인(SGD)에 인가된 전압을 제어한다. 센스 증폭기(16)는 메모리 트랜지스터로부터 판독된 전위를 증폭시킨다. 소스 라인 구동 회로(17)는 소스 라인(SL)에 인가된 전압을 제어한다. 백 게이트 트랜지스터 구동 회로(18)는 백 게이트 라인(BG)에 인가된 전압을 제어한다. 위에 더하여, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)는 비트 라인(BL)에 인가된 전압을 제어하도록 구성된 비트 라인 구동 회로(도시 생략)를 포함한다는 것을 알아야 한다.
도 2는 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 메모리 트랜지스터 영역(12) 일부의 개략 사시도이다. 제1 실시예에서, 메모리 트랜지스터 영역(12)은 m × n 개의 각각의 메모리 스트링(MS), 소스측 선택 트랜지스터(SSTr) 및 드레인측 선택 트랜지스터(SDTr)를 포함한다(여기서, m 및 n은 자연수이다). 도 2는 m=6이고 n=2인 경우의 예를 도시한다.
제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)에서, 메모리 트랜지스 터 영역(12)에는 복수의 메모리 스트링(MS)이 제공된다. 상세히 후술되는 바와 같이, 각각의 메모리 스트링(MS)은 복수의 전기적으로 재기입가능한 메모리 트랜지스터(MTr1-MTr8)가 직렬로 접속된 구성을 갖는다. 메모리 스트링(MS)을 구성하는 메모리 트랜지스터(MTr1-MTr8)는 도 1 및 도 2에 도시된 바와 같이 복수의 반도체층을 적층시켜서 형성된다.
각각의 메모리 스트링(MS)은 U자 형상의 반도체(SC), 워드 라인(WL1-WL8) 및 백 게이트 라인(BG)을 포함한다. 드레인측 선택 트랜지스터(SDTr)는 원주형 반도체(SCa) 및 드레인측 선택 게이트 라인(SGD)을 포함한다. 소스측 선택 트랜지스터(SSTr)는 원주형 반도체(SCb) 및 소스측 선택 게이트 라인(SGS)을 포함한다.
U자 형상의 반도체(SC)는 횡방향(row direction)으로부터 볼 때 U자 형상으로 형성된다. U자 형상의 반도체(SC)는 반도체 기판(Ba)에 대해 사실상 수직 방향으로 연장되는 한 쌍의 원주형 부분(CL)과, 한 쌍의 원주형 부분(CL)의 하단부와 결합하도록 형성된 결합부(JP)를 포함한다. 원주형 부분(CL)은 원통형 기둥 형상 또는 프리즘 기둥 형상일 수 있다는 것을 알아야 한다. 또한, 원주형 부분(CL)은 층식 형상을 갖는 기둥 형상일 수 있다. 여기서, 횡방향은 적층 방향에 직교하는 방향이고, 후술되는 종방향(column direction)은 적층 방향과 횡방향에 직교하는 방향이다.
U자 형상의 반도체(SC)는 한 쌍의 원주형 부분(CL)의 라인 결합 중심축이 종방향에 평행하도록 배치된다. 또한, U자 형상의 반도체(SC)는 횡방향과 종방향으로 구성된 평면에 매트릭스를 형성하도록 배치된다.
원주형 반도체(SCa)는 원주형 부분(CL) 중 하나의 상부면으로부터 상방으로 연장하도록 형성된다. 원주형 반도체(SCb)는 원주형 부분(CL) 중 다른 하나의 상부면으로부터 상방으로 연장하도록 형성된다.
각각의 층의 워드 라인(WL1-WL8)은 횡방향에 평행하게 연장된 형상을 갖는다. 각각의 층의 워드 라인(WL1-WL8)은 서로 절연되고 격리되며 종방향으로 소정의 피치를 갖는 라인들을 반복하여 형성된다. 워드 라인(WL1)은 워드 라인(WL8)과 동일한 층에 형성된다. 유사하게, 워드 라인(WL2)은 워드 라인(WL7)과 동일한 층에 형성되고, 워드 라인(WL3)은 워드 라인(WL6)과 동일한 층에 형성되고, 워드 라인(WL4)은 워드 라인(WL5)과 동일한 층에 형성된다.
종방향으로 동일 위치에 구비되고 횡방향으로 정렬되는 메모리 트랜지스터(MTr1-MTr8)는 동일한 워드 라인(WL1-WL8)에 접속된다. 각각의 워드 라인(WL1-WL8)의 횡방향의 단부는 단차 형상으로 형성된다. 각각의 워드 라인(WL1-WL8)은 횡방향으로 라인지어진 복수의 원주형 부분(CL)을 둘러싸도록 형성된다.
도 3에 도시된 바와 같이, 워드 라인(WL1-WL8)과 원주형 부분(CL) 사이에 ONO(Oxide-Nitride-Oxide) 층(NL)이 형성된다. ONO 층(NL)은 원주형 부분(CL)에 인접한 터널 절연층(TI), 터널 절연층(TI)에 인접한 전하 저장층(EC), 및 전하 저장층(EC)에 인접한 블록 절연층(BI)을 포함한다. 전하 저장층(EC)은 전하를 축전하는 기능을 갖는다. 상술된 구성을 다른 말로 표현하면, 전하 저장층(EC)은 원주형 부분(CL)의 측면을 둘러싸도록 형성되고, 각각의 워드 라인(WL1-WL8)은 전하 저장층(EC)을 둘러싸도록 형성된다.
드레인측 선택 게이트 라인(SGD)은 워드 라인의 최상부 워드 라인(WL1)의 상방으로 제공된다. 드레인측 선택 게이트 라인(SGD)은 횡방향에 평행하게 연장된 형상을 갖는다. 드레인측 선택 게이트 라인(SGD)은 종방향으로 교대로 소정의 피치를 갖는 라인을 반복하여 형성되어서, 후술되는 소스측 선택 게이트 라인(SGS)을 개재한다. 드레인측 선택 게이트 라인(SGD)은 횡방향으로 라인지어진 복수의 원주형 반도체(SCa)의 각각을 둘러싸도록 형성된다. 도 3에 도시된 바와 같이, 드레인측 선택 게이트 라인(SGD)과 원주형 반도체(SCa) 사이에 게이트 절연층(DGI)이 형성된다. 상술된 구성을 다른 말로 표현하면, 각각의 드레인측 선택 게이트 라인(SGD)은 게이트 절연층(DGI)을 둘러싸도록 형성된다.
소스측 선택 게이트 라인(SGS)은 워드 라인의 최상의 워드 라인(WL8)의 상방으로 제공된다. 소스측 선택 게이트 라인(SGS)은 횡방향에 평행하게 연장된 형상을 갖는다. 소스측 선택 게이트 라인(SGS)은 종방향으로 소정 피치를 갖는 라인을 반복하여 형성되고, 그 사이에 상술된 드레인측 선택 게이트 라인(SGD)을 개재한다. 소스측 선택 게이트 라인(SGS)은 횡방향으로 라인지어진 복수의 원주형 반도체(SCb)의 각각을 둘러싸도록 형성된다. 도 3에 도시된 바와 같이, 소스측 선택 게이트 라인(SGS)과 원주형 반도체(SCb) 사이에 게이트 절연층(SGI)이 형성된다. 상기 구성을 다른 말로 표현하면, 각각의 소스측 선택 게이트 라인(SGS)은 게이트 절연층(SGI)을 둘러싸도록 형성된다.
백 게이트 라인(BG)은 횡방향과 종방향의 2차원적으로 연장하여 형성되어, 복수의 결합부(JP)의 하부를 덮는다. 도 3에 도시된 바와 같이, 백 게이트 라인(BG)과 결합부(JP) 사이에 상술된 ONO 층(NL)이 형성된다.
종방향으로 인접하게 및 소스측 선택 게이트 라인(SGS)에 의해 둘러싸인 한 쌍의 원주형 반도체(SCb)의 상단부에 소스 라인(SL)이 형성된다.
플러그 라인(PL)이 개재되어, 드레인측 선택 게이트 라인(SGD)에 의해 둘러싸인 원주형 반도체(SCa)의 상단부에 비트 라인(BL)이 형성된다. 각각의 비트 라인(BL)은 소스 라인(SL)의 상방으로 위치되도록 형성된다. 각각의 비트 라인(BL)은 종방향으로 연장되고 횡방향으로 소정의 이격 거리를 둔 라인을 반복하여 형성된다.
다음에, 제1 실시예의 메모리 스트링(MS)에 의해 구성된 회로의 구성, 드레인측 선택 트랜지스터(SDTr) 및 소스측 선택 트랜지스터(SSTr)가 도 2 내지 도 4를 참조하여 설명된다. 도 4는 제1 실시예의 하나의 메모리 스트링(MS), 드레인측 선택 트랜지스터(SDTr) 및 소스측 선택 트랜지스터(SSTr)의 회로도이다.
제1 실시예의 각각의 메모리 스트링(MS)은 도 2 내지 도 4에 도시된 바와 같이 직렬로 연결된 8개의 전기적으로 재기입가능한 메모리 트랜지스터(MTr1-MTr8)를 구비한다. 소스측 선택 트랜지스터(SSTr)는 메모리 스트링(MS)의 두 개의 단부 중 하나에 접속되고 드레인측 선택 트랜지스터(SDTr)는 메모리 스트링(MS)의 두 개의 단부 중 다른 하나에 접속된다. 백 게이트 트랜지스터(BGTr)는 (메모리 트랜지스터(MTr4)와 메모리 트랜지스터(MTr5) 사이의) 메모리 스트링(MS)에 제공된다.
각각의 메모리 트랜지스터(MTr)는 원주형 부분(CL), ONO 층(NL)(전하 저장층(EC)) 및 워드 라인(WL)으로 구성된다. ONO 층(NL)과 접촉하는 워드 라인(WL)의 에지부는 메모리 트랜지스터(MTr)의 제어 게이트 전극으로 기능한다.
드레인측 선택 트랜지스터(SDTr)는 원주형 반도체(SCa), 게이트 절연층(DGI) 및 드레인측 선택 게이트 라인(SGD)으로 구성된다. 게이트 절연층(DGI)과 접촉하는 드레인측 선택 게이트 라인(SGD)의 에지부는 드레인측 선택 트랜지스터(SDTr)의 제어 게이트 전극으로 기능한다.
소스측 선택 트랜지스터(SSTr)는 원주형 반도체(SCb), 게이트 절연층(SGI) 및 소스측 선택 게이트 라인(SGS)으로 구성된다. 게이트 절연층(DGI)과 접촉하는 소스측 선택 게이트 라인(SGS)의 에지부는 소스측 선택 트랜지스터(SSTr)의 제어 게이트 전극으로 기능한다.
백 게이트 트랜지스터(BGTr)는 결합부(JP), ONO 층(NL)(전하 저장층(EC)) 및 백 게이트 라인(BG)으로 구성된다. ONO 층(NL)과 접촉하는 백 게이트 라인(BG)의 에지부는 백 게이트 트랜지스터(BGTr)의 제어 게이트 전극으로 기능한다.
(제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 구체적 구성)
다음에, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 구체적 구성이 도 5를 참조하여 설명된다. 도 5는 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 메모리 트랜지스터 영역(12)의 단면도이다.
메모리 트랜지스터 영역(12)은 도 5에 도시된 바와 같이 적층 방향의 반도체 기판(Ba)으로부터 순차적으로 백 게이트 트랜지스터 층(20), 메모리 트랜지스터 층(30), 선택 트랜지스터 층(40) 및 배선층(50)을 포함한다. 백 게이트 트랜지스터 층(20)은 상술된 백 게이트 트랜지스터(BGTr)로서 기능한다. 메모리 트랜지스터 층(30)은 상술된 메모리 트랜지스터(MTr1-MTr8)로서 기능하다. 선택 트랜지스터 층(40)은 상술된 소스측 선택 트랜지스터(SSTr) 및 드레인측 선택 트랜지스터(SDTr)로서 기능한다.
백 게이트 트랜지스터 층(20)은 반도체 기판(Ba) 상에 순차적으로 적층된 백 게이트 절연층(21) 및 백 게이트 도전층(22)을 포함한다. 백 게이트 절연층(21) 및 백 게이트 도전층(22)은 메모리 트랜지스터 영역(12)의 말단부로 종횡 방향으로 연장하여 형성된다.
백 게이트 도전층(22)은 후술되는 U자 형상의 반도체층(35)의 결합부(35b)의 측면과 하부면을 덮고 결합부(35b)의 상부면과 동일한 높이로 형성된다.
백 게이트 절연층(21)은 산화 실리콘(SiO2)으로 구성된다. 백 게이트 도전층(22)은 폴리실리콘(Si)으로 구성된다.
또한, 백 게이트 트랜지스터 층(20)은 백 게이트 도전층(22)을 파서 형성된 백 게이트 구멍(23)을 포함한다. 각각의 백 게이트 구멍(23)은 횡방향으로 짧고 종방향으로 긴 개구를 갖도록 구성된다. 백 게이트 구멍(23)은 종횡 방향으로 소정의 간격을 두고 형성된다. 즉, 백 게이트 구멍(23)은 종횡 방향을 포함하는 평면에 매트릭스 형태로 형성된다.
메모리 트랜지스터 층(30)은 제1 내지 제5 워드 라인간 절연층(31a 내지 31e) 및 제1 내지 제4 워드 라인 도전층(32a 내지 32d)을 포함하고, 층(31a 내지 31e) 및 층(32a 내지 32d)은 백 게이트 도전층(22) 상부에 교대로 적층된다.
제1 내지 제5 워드 라인간 절연층(31a 내지 31e) 및 제1 내지 제4 워드 라인 도전층(32a 내지 32d)은 종방향으로 소정의 이격 거리를 두고 횡방향으로 연장된 라인들을 반복하여 형성된다. 제1 내지 제5 워드 라인간 절연층(31a 내지 31e) 및 제1 내지 제4 워드 라인 도전층(32a 내지 32d)은 행방향의 단부에 단차 형상으로 형성된다.
제1 내지 제5 워드 라인간 절연층(31a 내지 31e)은 산화 실리콘(SiO2)으로 구성된다. 제1 내지 제4 워드 라인 도전층(32a 내지 32d)은 폴리실리콘(Si)으로 구성된다.
메모리 트랜지스터 층(30)은 제1 내지 제5 워드 라인간 절연층(31a 내지 31e) 및 제1 내지 제4 워드 라인 도전층(32a 내지 32d)을 관통하도록 형성된 메모리 구멍(33)을 포함한다. 메모리 구멍(33)은 각각의 백 게이트 구멍(23)의 종방향의 양 단부 근처의 위치와 정렬하도록 형성된다.
또한, 상술된 백 게이트 트랜지스터 층(20)과 메모리 트랜지스터 층(30)은 메모리 게이트 절연층(34)과 U자 형상의 반도체층(35)을 포함한다. 메모리 게이트 절연층(34)은 메모리 구멍(33)의 제1 내지 제5 워드 라인간 절연층(31a 내지 31e) 및 제1 내지 제4 워드 라인 도전층(32a 내지 32d)의 측벽, 및 백 게이트 구멍(23)의 백 게이트 도전층(22)의 측벽 상에 형성된다.
U자 형상의 반도체층(35)은 횡방향으로부터 보았을 때 U자 형상으로 형성된다. U자 형상의 반도체층(35)은 메모리 게이트 절연층(34)과 접촉하고 백 게이트 구멍(23)과 메모리 구멍(33)을 충전시키도록 형성된다. U자 형상의 반도체층(35)은 횡방향으로부터 보았을 때 반도체 기판(Ba)에 대해 수직 방향으로 연장된 한 쌍의 원주형 부분(35a)과, 한 쌍의 원주형 부분(35a)의 하단부를 결합시키도록 형성된 결합부(35b)를 포함한다.
메모리 게이트 절연층(34)은 산화 실리콘(SiO2)-질화 실리콘(SiN)-산화 실리콘(SiO2)으로 구성된다. U자 형상의 반도체층(35)은 인(P)으로 도핑된 폴리실리콘(Si)(n형 반도체)으로 구성된다. U자 형상의 반도체층(35)은 1×1019cm-3 이상의 유효 불순물 농도를 갖는다. 여기서, 유효 불순물 농도는 n형 불순물 농도에서 p형 불순물 농도를 빼서 얻은 농도이다.
백 게이트 트랜지스터 층(20)과 메모리 트랜지스터 층(30)의 상술된 구성에서, 백 게이트 도전층(22)은 백 게이트 트랜지스터(BGTr)의 게이트로서 기능한다. 백 게이트 도전층(22)은 백 게이트 라인(BG)으로 기능한다. 제1 내지 제4 워드 라인 도전층(32a 내지 32d)은 메모리 트랜지스터(MTr1-MTr8)의 게이트로서 기능한다. 제1 내지 제4 워드 라인 도전층(32a 내지 32d)은 워드 라인(WL1-WL8)으로서 기능한다.
선택 트랜지스터 층(40)은 메모리 트랜지스터 층(30) 상에 배치된 층간 절연층(41), 드레인측 도전층(42a), 소스측 도전층(42b), 선택 트랜지스터 절연층(43) 및 층간 절연층(44)을 포함한다. 층간 절연층(41)은 제1 내지 제4 워드 라인 도전층(32a 내지 32d)과 제1 내지 제5 워드 라인간 절연층(31a 내지 31e)의 측면과 접 촉하도록 형성된다. 드레인측 도전층(42a), 소스측 도전층(42b) 및 선택 트랜지스터 절연층(43)은 종방향으로 소정의 이격 거리를 갖고 횡방향으로 연장된 라인을 반복하여 형성된다.
드레인측 도전층(42a)은 종방향으로 소정 피치를 갖고 횡방향으로 연장되어 형성된다. 유사하게, 소스측 도전층(42b)은 종방향으로 소정 피치를 갖고 횡방향으로 연장되어 형성된다. 한 쌍의 드레인측 도전층(42a)과 한 쌍의 소스측 도전층(42b)은 종방향으로 교대로 형성된다. 선택 트랜지스터 절연층(43)은 상술된 바와 같이 형성된 드레인측 도전층(42a)과 소스측 도전층(42b) 사이에 형성된다. 층간 절연층(44)은 드레인측 도전층(42a), 소스측 도전층(42b) 및 선택 트랜지스터 절연층(43) 위에 형성된다.
드레인측 도전층(42a)과 소스측 도전층(42b)은 붕소(B)로 도핑된 폴리실리콘(Si)(P+형 반도체)으로 구성된다. 층간 절연층(41, 44) 및 선택 트랜지스터 절연층(43)은 산화 실리콘(SiO2)으로 구성된다.
또한, 선택 트랜지스터 층(40)은 드레인측 구멍(45a), 소스측 구멍(45b), 소스 라인 배선 트렌치(45c), 드레인측 게이트 절연층(46a), 소스측 게이트 절연층(46b), 드레인측 원주형 반도체층(47a), 소스측 원주형 반도체층(47b), 플러그 도전층(48a) 및 소스 도전층(48b)을 포함한다.
각각의 드레인측 구멍(45a)은 층간 절연층(44), 드레인측 도전층(42a) 및 층간 절연층(41)을 관통하도록 형성된다. 각각의 소스측 구멍(45b)은 층간 절연 층(44), 소스측 도전층(42b) 및 층간 절연층(41)을 관통하도록 형성된다. 드레인측 구멍(45a)과 소스측 구멍(45b)은 메모리 구멍(33)과 정렬되는 위치에 형성된다. 소스 라인 배선 트렌치(45c)는 종방향으로 인접한 소스측 구멍(45b)의 상부에서 층간 절연층(44)을 파서 형성된다. 소스 라인 배선 트렌치(45c)는 종방향으로 인접한 소스측 구멍(45b)의 상부와 접속하고 횡방향으로 연장하도록 형성된다.
드레인측 게이트 절연층(46a)은 드레인측 구멍(45a)의 층간 절연층(41), 드레인측 도전층(42a) 및 층간 절연층(44)의 측벽 상에 형성된다. 소스측 게이트 절연층(46b)은 소스측 구멍(45b)의 층간 절연층(41), 소스측 도전층(42b) 및 층간 절연층(44)의 측벽 상에 형성된다. 드레인측 원주형 반도체층(47a)은 드레인측 구멍(45a) 내에서 소정 높이로 드레인측 게이트 절연층(46a)과 접촉하도록 형성된다. 소스측 원주형 반도체층(47b)은 소스측 구멍(45b) 내에서 소정 높이로 소스측 게이트 절연층(46b)과 접촉하도록 형성된다.
플러그 도전층(48a)은 드레인측 구멍(45a) 내의 소정 높이로부터 선택 트랜지스터 층(40)의 상부면까지 드레인측 구멍(45a)을 충전하도록 형성된다. 소스 도전층(48b)은 소스측 구멍(45b) 내의 소정 높이로부터 선택 트랜지스터 층(40)의 상부면까지 소스측 구멍(45b)과 소스 라인 배선 트렌치(45c)를 충전하도록 형성된다.
드레인측 게이트 절연층(46a)과 소스측 게이트 절연층(46b)은 산화 실리콘(SiO2)으로 구성된다. 드레인측 원주형 반도체층(47a)과 소스측 원주형 반도체층(47b)은 미세량의 인(P)으로 도핑된 폴리실리콘(Si)(n형 반도체) 또는 어떤 불순 물도 도핑되지 않은 폴리실리콘(Si)(i형 반도체)으로 구성된다. 드레인측 원주형 반도체층(47a)과 소스측 원주형 반도체층(47b)은 3×1017cm-3 이하의 유효 불순물 농도를 갖는다. 즉, 드레인측 원주형 반도체층(47a)과 소스측 원주형 반도체층(47b)의 유효 불순물 농도는 U자 형상의 반도체층(35)의 유효 불순물 농도보다 낮다. 플러그 도전층(48a)과 소스 도전층(48b)은 티타늄(Ti)-질화 티타늄(TiN)-텅스텐(W)으로 구성된다.
선택 트랜지스터 층(40)의 상술된 구조에서, 드레인측 도전층(42a)은 드레인측 선택 트랜지스터(SDTr)의 게이트 및 드레인측 선택 게이트 라인(SGD)으로 기능한다. 소스측 도전층(42b)은 소스측 선택 트랜지스터(SSTr)의 게이트와 소스측 선택 게이트 라인(SGS)으로 기능한다. 소스 도전층(48b)은 소스 라인(SL)으로 기능한다.
배선층(50)은 층간 절연층(51), 구멍(51a), 플러그층(51b) 및 비트 라인층(52)을 포함한다. 층간 절연층(51)은 선택 트랜지스터 층(40)의 상부면에 형성된다. 구멍(51a)은 드레인측 구멍(45a)과 정렬된 위치에서 층간 절연층(51)을 관통하여 형성된다. 플러그층(51b)은 구멍(51a)을 충전하도록 층간 절연층(51)의 상부면에 형성된다. 비트 라인층(52)은 플러그층(51b)의 상부면과 접촉하도록 횡방향으로 소정 피치를 갖고 종방향으로 연장된 라인으로 형성된다.
층간 절연층(51)은 산화 실리콘(SiO2)으로 구성된다. 플러그층(51b)과 비트 라인층(52)은 티타늄(Ti)-질화 티타늄(TiN)-텅스텐(W)으로 구성된다.
배선층(50)의 상술된 구조에서, 비트 라인층(52)은 비트 라인(BL)으로 기능한다.
(제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)를 제조하는 방법)
다음에, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)를 제조하는 방법이 도 6 내지 도 23을 참조하여 설명된다. 도 6 내지 도 23은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 방법을 도시한 단면도이다.
먼저, 산화 실리콘(SiO2) 및 폴리실리콘(Si)이 반도체 기판(Ba) 상에 피착되어 도 6에 도시된 바와 같이 각각 백 게이트 절연층(21) 및 백 게이트 도전층(22)을 형성한다.
다음에, 백 게이트 도전층(22)은 리소그래피 또는 RIE(Reactive Ion Etching)의 방법을 사용하여 파서, 도 7에 도시된 바와 같이, 백 게이트 구멍(23)을 형성한다.
그 후, 질화 실리콘(SiN)이 백 게이트 구멍(23)을 충전하도록 피착되어 도 8에 도시된 바와 같이, 희생층(61)을 형성한다.
다음에, 산화 실리콘(SiO2)과 폴리실리콘(Si)이 백 게이트 도전층(22)과 희생층(61) 상에 교대로 피착되어 도 9에 도시된 바와 같이, 제1 내지 제5 워드 라인간 절연층(31a 내지 31e) 및 제1 내지 제4 워드 라인 도전층(32a 내지 32d)을 형성한다.
이어서, 제1 내지 제5 워드 라인간 절연층(31a 내지 31e) 및 제1 내지 제4 워드 라인 도전층(32a 내지 32d)이 관통되어 도 10에 도시된 바와 같이, 메모리 구멍(33)을 형성한다. 메모리 구멍(33)은 희생층(61)의 종방향으로 양단부의 상부면에 도달하도록 형성된다.
다음에, 질화 실리콘(SiN)이 피착되어 메모리 구멍(33)을 충전하고, 이에 따라 도 11에 도시된 바와 같이, 희생층(62)을 형성한다.
이어서, 제1 내지 제5 워드 라인간 절연층(31a 내지 31e) 및 제1 내지 제4 워드 라인 도전층(32a 내지 32d)이 관통되어 도 12에 도시된 바와 같이, 트렌치(63)를 형성한다. 트렌치(63)는 종방향으로 라인지어진 메모리 구멍들(33) 사이에 형성된다. 트렌치(63)는 횡방향으로 연장되도록 형성된다.
다음에, 산화 실리콘(SiO2)이 피착되어 트렌치(63)를 충전하고, 이에 따라 도 13에 도시된 바와 같이, 층간 절연층(41)을 형성한다.
그 후, 폴리실리콘(Si)과 산화 실리콘(SiO2)이 층간 절연층(41) 상에 피착되어 도 14에 도시된 바와 같이, 드레인측 도전층(42a), 소스측 도전층(42b), 선택 트랜지스터 절연층(43), 층간 절연층(44)을 형성한다. 여기서, 드레인측 도전층(42a), 소스측 도전층(42b) 및 선택 트랜지스터 절연층(43)은 종방향으로 소정 피치를 갖고 횡방향으로 연장하도록 형성된다. 드레인측 도전층(42a)과 소스측 도전층(42b)은, 한 쌍의 드레인측 도전층(42a)과 한 쌍의 소스측 도전층(42b)이 종방향으로 교대로 배열되도록 형성된다.
다음에, 도 15에 도시된 바와 같이, 층간 절연층(44), 드레인측 도전층(42a) 및 층간 절연층(41)이 관통되어 드레인측 구멍(45a)을 형성하고, 또한, 층간 절연층(44), 소스측 도전층(42b) 및 층간 절연층(41)이 관통되어 소스측 구멍(45b)을 형성한다. 드레인측 구멍(45a) 및 소스측 구멍(45b)은 메모리 구멍(33)과 정렬된 위치에 형성된다.
이어서, 희생층(61, 62)은 도 16에 도시된 바와 같이, 고온의 인산 용액으로 제거된다.
다음에, 산화 실리콘(SiO2), 질화 실리콘(SiN) 및 산화 실리콘(SiO2)이 피착되어 도 17에 도시된 바와 같이, ONO 층(64)을 형성한다. ONO 층(64)은 백 게이트 구멍(23), 메모리 구멍(33), 드레인측 구멍(45a) 및 소스측 구멍(45b)의 측면을 덮도록 형성된다.
그 후, 폴리실리콘(Si)이 메모리 구멍(33)과 백 게이트 구멍(23)에 피착되고 도 18에 도시된 바와 같이, 인(P)으로 도핑된다. 이러한 처리를 통해, U자 형상의 반도체층(35)이 형성된다. 여기서, U자 형상의 반도체층(35)의 유효 불순물 농도는 1×1019cm-3 이상으로 설정된다.
다음에, 도 19에 도시된 바와 같이, 드레인측 구멍(45a)과 소스측 구멍(45b)에 형성된 ONO 층(64)이 제거된다. 이 처리를 통해, 메모리 구멍(33)과 백 게이트 구멍(23)에 잔류하여 남아있는 ONO 층(64)은 메모리 게이트 절연층(34)이 된다.
이어서, 산화 실리콘(SiO2)이 드레인측 구멍(45a)과 소스측 구멍(45b)의 측벽 상에 피착되어 도 20에 도시된 바와 같이, 드레인측 게이트 절연층(46a)과 소스 측 게이트 절연층(46b)을 형성한다.
다음에, 폴리실리콘(Si)은 도 21에 도시된 바와 같이, 드레인측 구멍(45a)과 소스측 구멍(45b)에 소정 높이로 피착되고 인(P)으로 도핑된다. 이러한 처리를 통해 드레인측 원주형 반도체층(47a) 및 소스측 원주형 반도체층(47b)이 형성된다. 여기서, 드레인측 원주형 반도체층(47a)과 소스측 원주형 반도체층(47b)의 유효 불순물 농도는 3×1017cm-3 이하로 설정된다. 즉, 드레인측 원주형 반도체층(47a)과 소스측 원주형 반도체층(47b)의 유효 불순물 농도는 U자 형상의 반도체층(35)의 유효 불순물 농도 이하로 설정된다.
그 후, 층간 절연층(44)이 파져서 종방향으로 인접한 각각의 소스측 구멍(45b)의 상부를 종방향으로 결합시키고, 이에 따라 도 22에 도시된 바와 같이, 소스 라인 배선 트렌치(45c)를 형성한다. 소스 라인 배선 트렌치(45c)는 종방향으로 짧고 횡방향으로 긴 직사각형 개구를 갖도록 형성된다.
다음에, 티타늄(Ti)-질화 티타늄(NiT)-텅스텐(W)이 피착되어 드레인측 구멍(45a), 소스측 구멍(45b) 및 소스 라인 배선 트렌치(45c)를 충전하고, 이에 따라 도 23에 도시된 바와 같이, 플러그층(48a) 및 소스 라인 도전층(48b)을 형성한다.
이어서, 배선층(50)이 형성되고, 이에 따라 도 5에 도시된 바와 같이, 비휘발성 반도체 메모리 장치(100)를 형성한다.
(제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 효과)
다음에, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 효과가 설 명된다. 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)는 상술된 적층 구조로 도시된 바와 같이 고집적도를 이룰 수 있다.
비휘발성 반도체 메모리 장치(100)에서, 드레인측 원주형 반도체층(47a)과 소스측 원주형 반도체층(47b)의 유효 불순물 농도는 U자 형상의 반도체층(35)의 유효 불순물 농도보다 작다. 결과적으로, 비휘발성 반도체 메모리 장치(100)에서, 메모리 트랜지스터(MTr1-MTr8)의 게이트들 사이(제1 내지 제4 워드 라인 도전층(32a 내지 32d) 사이)의 기생 저항이 감소될 수 있고, 판독하는 동안(during read) 셀 전류가 증가될 수 있다. 또한, 비휘발성 반도체 메모리 장치(100)에서, 발생 재결합 전류가 감소될 수 있고, 드레인측 선택 트랜지스터(SDTr) 및 소스측 선택 트랜지스터(SSTr)는 우수한 컷오프 특성을 갖도록 구성될 수 있다.
또한, 드레인측 원주형 반도체층(47a)과 소스측 원주형 반도체층(47b)의 유효 불순물 농도는 3×1017cm-3 이하이고, U자 형상의 반도체층(35)의 유효 불순물 농도는 1×1019cm-3 이상이다. 이제, 폴리실리콘층에서의 캐리어 밀도는 약 1×1018cm-3 의 경계 유효 불순물 농도에서 급격히 변한다는 것이 일반적으로 알려져 있다. 즉, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)에서, 드레인측 원주형 반도체층(47a)과 소스측 원주형 반도체층(47b)의 유효 불순물 농도, 및 U자 형상의 반도체층(35)의 유효 불순물 농도는 1×1018cm-3 의 유효 불순물 농도를 방지하도록 구성된다. 결과적으로, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)를 제조할 때 유효 불순물 농도에서 다소의 변화가 발생하는 경우에도, 캐리어 밀도는 크게 변하지 않는다. 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 수율(yield)이 향상될 수 있다.
또한, 비휘발성 반도체 메모리 장치(100)는 붕소(B)로 도핑된 폴리실리콘(Si)(P+형 반도체)으로 구성된 소스측 도전층(42b)과 드레인측 도전층(42a)을 포함한다. 결과적으로, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)에서, 드레인측 선택 트랜지스터(SDTr)와 소스측 선택 트랜지스터(SSTr)의 임계 전압이 양으로 설정될 수 있다. 결과적으로, 소스측 선택 게이트 라인 구동 회로(14) 및 드레인측 선택 게이트 라인 구동 회로(15)가 간단해질 수 있다.
[제2 실시예]
(제2 실시예에 따른 비휘발성 반도체 메모리 장치의 구체적 구성)
다음에, 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 구체적 구성이 도 24를 참조하여 설명된다. 도 24는 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 메모리 트랜지스터 영역(12)의 단면도이다. 제2 실시예에서, 제1 실시예와 유사한 구성에 유사한 도면부호를 부여하고 그 설명은 생략된다는 것을 알아야 한다.
도 24에 도시된 바와 같이, 제2 실시예에 따른 비휘발성 반도체 메모리 장치는 백 게이트 트랜지스터층(20a), 메모리 트랜지스터층(30a) 및 선택 트랜지스터층(40a)을 포함하고, 이들은 제1 실시예의 구조와 다르다.
백 게이트 트랜지스터층(20a)과 메모리 트랜지스터층(30a)은 제1 실시예와 다른 U자 형상의 반도체층(35A)을 포함한다. 백 게이트 트랜지스터층(20a)과 메모리 트랜지스터층(30a)은 내부 절연층(36)을 더 포함한다.
U자 형상의 반도체층(35A)은 제1 실시예와 유사하게 U자 형상으로 형성되고 한 쌍의 원주형 부분(35Aa)과, 한 쌍의 원주형 부분(35Aa)의 하단부와 결합하도록 형성된 결합부(35Ab)를 포함한다. 동시에, U자 형상의 반도체층(35A)은 원주형 부분(35Aa) 중 하나의 상단부로부터 결합부(35Ab)를 거쳐 원주형 부분(35Aa) 중 다른 하나의 상단부까지 연통하는 중공부(35Ac)를 포함한다는 점에서 제1 실시예와 상이하다.
내부 절연층(36)은 중공부(35Ac)를 충전하도록 형성된다. 내부 절연층(36)은 산화 실리콘(SiO2)으로 구성된다.
선택 트랜지스터층(40a)은 제1 실시예와 다른 드레인측 원주형 반도체층(47Aa)과 소스측 원주형 반도체층(47Ab)을 포함한다. 선택 트랜지스터층(40a)은 내부 절연층(49a, 49b)을 더 포함한다.
드레인측 원주형 반도체층(47Aa)은 제1 실시예와 유사하게 기둥 형상으로 형성된다. 동시에, 드레인측 원주형 반도체층(47Aa)은 그 상단부로부터 하단부까지 중공부(47Aaa)를 포함한다는 점에서 제1 실시예와 상이하다. 소스측 원주형 반도체층(47Ab)은 제1 실시예와 유사하게 기둥 형상으로 형성된다. 동시에, 소스측 원주형 반도체층(47Ab)은 그 상단부로부터 하단부까지 중공부(47Abb)를 포함한다는 점에서 제1 실시예와 상이하다.
내부 절연층(49a)은 드레인측 원주형 반도체층(47Aa)의 중공부(47Aaa)에 형성된다. 내부 절연층(49b)은 소스측 원주형 반도체층(47Ab)의 중공부(47Abb)에 형성된다. 내부 절연층(49a, 49b)은 산화 실리콘(SiO2)으로 구성된다.
(제2 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법)
다음에, 제2 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법이 도 25 내지 도 29를 참조하여 설명된다. 도 25 내지 도 29는 제2 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법의 단면도이다.
먼저, 제1 실시예의 도 6 내지 도 10에 도시된 것들을 포함하여 그 때까지의 처리가 실행된다. 다음에, 도 10에 도시된 희생층(61)은 고온의 인산 용액으로 제거되어 백 게이트 구멍(23)과 메모리 구멍(33)을 형성한다. 그 후, 산화 실리콘(SiO2), 질화 실리콘(SiN) 및 산화 실리콘(SiO2)이 피착되어 도 25에 도시된 바와 같이, 메모리 게이트 절연층(34)을 형성한다. 백 게이트 구멍(23)과 메모리 구멍(33)의 측면을 덮도록 메모리 게이트 절연층(34)이 형성된다.
다음에, 폴리실리콘(Si)은 백 게이트 구멍(23)과 메모리 구멍(33)의 측벽 상에 형성되고 도 26에 도시된 바와 같이, 인(P)으로 도핑된다. 이 처리를 통해, 중공부(35Ac)를 구비한 U자 형상의 반도체층(35A)이 형성된다. 그 후, 산화 실리콘(SiO2)이 피착되어 백 게이트 구멍(23)과 메모리 구멍(33)을 충전하고, 이에 따라 U자 형상의 반도체층(35A)의 중공부(35Ac)에 내부 절연층(36)을 형성한다. 또한, 내부 절연층(36)의 에칭 백 처리에 이어서, 폴리실리콘이 피착되고 그 상단부가 평탄화되어, 중공부(35Ac)를 밀봉하도록 구성된 커버층을 메모리 구멍(33)(내부 절연층(36))의 상단부에 형성한다.
이어서, 제1 실시예의 도 14 및 도 15의 처리와 유사한 처리가 실행되고, 이에 따라 도 27에 도시된 바와 같이, 드레인측 구멍(45a)을 형성하여 층간 절연층(44), 드레인측 도전층(42a) 및 층간 절연층(41)을 관통하고, 소스측 구멍(45b)을 형성하여 층간 절연층(44), 소스측 도전층(42b) 및 층간 절연층(41)을 관통한다. 여기서, 드레인측 구멍(45a)과 소스측 구멍(45b)은 메모리 구멍(33)과 정렬되는 위치에 형성된다.
다음에, 산화 실리콘(SiO2)은 드레인측 구멍(45a)과 소스측 구멍(45b)의 측면에 피착되어 도 28에 도시된 바와 같이, 드레인측 절연층(46a) 및 소스측 절연층(46b)을 형성한다.
이어서, 도 29에 도시된 바와 같이, 폴리실리콘(Si)이 드레인측 구멍(45a)과 소스측 구멍(45b)의 측벽에 소정 높이로 형성되고 인(P)으로 도핑된다. 이 처리를 통해, 중공부(47Aaa)를 갖는 드레인측 원주형 반도체층(47Aa)과 중공부(47Abb)를 갖는 소스측 원주형 반도체층(47Ab)을 형성한다. 그 후, 산화 실리콘(SiO2)이 드레인측 구멍(45a)과 소스측 구멍(45b)의 소정 높이로 피착되어, 드레인측 원주형 반도체층(47Aa)의 중공부(47Aaa)에 내부 절연층(49a)과, 소스측 원주형 반도체층(47Ab)의 중공부(47Abb)에 내부 절연층(49b)을 형성한다. 또한, 내부 절연 층(49a, 49b)의 에칭 백 처리(etching back)에 이어서, 폴리실리콘이 피착되고 그 상부층이 평탄화되어, 중공부(47Aaa, 47Abb)를 밀봉하도록 구성된 커버층을 드레인측 구멍(45a)(내부 절연층(49a))과 소스측 구멍(45b)(내부 절연층(49b))의 상부에 형성한다. 그 후, 제1 실시예의 도 22 및 도 23에 도시된 처리를 실행한 후 이어서, 배선층(50)이 형성되고, 이에 따라 도 24에 도시된 비휘발성 반도체 메모리 장치를 형성한다.
(제2 실시예의 비휘발성 반도체 메모리 장치의 효과)
다음에, 제2 실시예의 비휘발성 반도체 메모리 장치의 효과가 설명된다. 제2 실시예의 비휘발성 반도체 메모리 장치는 제1 실시예의 구조와 실질적으로 유사한 구조를 갖는다. 결과적으로, 제2 실시예의 비휘발성 반도체 메모리 장치는 제1 실시예의 효과와 동일한 효과를 갖는다.
또한, 제2 실시예의 비휘발성 반도체 메모리 장치에서, U자 형상의 반도체층(35A), 드레인측 원주형 반도체층(47Aa), 및 소스측 원주형 반도체층(47Ab)이 각각 중공부(35Ac), 중공부(47Aaa) 및 중공부(47Abb)를 포함하도록 형성된다. 이 구조는, 백 게이트 구멍(23)의 직경, 메모리 구멍(33)의 직경 및 드레인측 구멍(45a)과 소스측 구멍(45b)의 직경에 관계없이, U자 형상의 반도체층(35A), 드레인측 원주형 반도체층(47Aa), 및 소스측 원주형 반도체층(47Ab)이 균일한 두께로 형성되게 한다. 즉, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)를 제조하는 동안 개구 직경에서의 변화에 영향을 받지 않고 메모리 트랜지스터(MTr1-MTr8), 드레인측 선택 트랜지스터(SDTr) 및 소스측 선택 트랜지스터(SSTr)의 특성이 유지될 수 있다.
[제3 실시예]
(제3 실시예에 따른 비휘발성 반도체 메모리 장치의 구체적 구성)
다음에, 제3 실시예에 따른 비휘발성 반도체 메모리 장치의 구체적 구성이 도 30을 참조하여 설명된다. 도 30은 제3 실시예에 따른 비휘발성 반도체 메모리 장치의 메모리 트랜지스터 영역(12)의 단면도이다. 제3 실시예에서, 제1 실시예와 유사한 구성에 유사한 도면부호를 부여하고 그 설명은 생략된다는 것을 알아야 한다.
도 30에 도시된 바와 같이, 제3 실시예에 따른 비휘발성 반도체 메모리 장치는 백 게이트 트랜지스터층(20b), 메모리 트랜지스터층(30b) 및 선택 트랜지스터층(40b)을 포함하고, 이들은 제1 실시예 및 제2 실시예의 구조와 다르다.
백 게이트 트랜지스터층(20b), 메모리 트랜지스터층(30b) 및 선택 트랜지스터층(40b)은 U자 형상의 반도체층(35B), 내부 절연층(36B), 드레인측 원주형 반도체층(47Ba), 소스측 원주형 반도체층(47Bb), 내부 절연층(49Ba, 49Bb)을 포함하고, 이들은 제2 실시예와 다르다.
U자 형상의 반도체층(35B), 드레인측 원주형 반도체층(47Ba) 및 소스측 원주형 반도체층(47Bb)은 연속하여 일체로 형성된다. U자 형상의 반도체층(35B)은 중공부(35Bc)를 포함하고, 드레인측 원주형 반도체층(47Ba)은 중공부(47Baa)를 포함하고, 소스측 원주형 반도체층(47Bb)은 중공부(47Bbb)를 포함한다. 중공부(35Bc), 중공부(47Baa) 및 중공부(47Bbb)는 서로 연통하도록 형성된다. U자 형상의 반도체층(35B)의 중공부(35Bc)는 원주형 부분(35Ba) 중 하나의 상단부로부터 결합부(35Bb)를 통해 원주형 부분(35Ba) 중 다른 하나의 상단부까지 연통하도록 형성된다.
제1 실시예 및 제2 실시예와 유사하게, U자 형상의 반도체층(35B)의 유효 불순물 농도는 1×1019cm-3 이상이고, 드레인측 원주형 반도체층(47Ba)과 소스측 원주형 반도체층(47Bb)의 유효 불순물 농도는 3×1017cm-3 이하이다.
내부 절연층(36B)은 U자 형상의 반도체층(35B)의 중공부(35Bc)에 형성된다. 내부 절연층(36B)은 산화 실리콘(SiO2)으로 구성된다.
내부 절연층(49Ba)은 드레인측 원주형 반도체층(47Ba)의 중공부(47Baa)에 형성된다. 내부 절연층(49Bb)은 소스측 원주형 반도체층(47Bb)의 중공부(47Bbb)에 형성된다. 내부 절연층(49Ba, 49Bb)은 BSG(붕소(B)로 도핑된 산화 실리콘(SiO2))로 구성된다.
(제3 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법)
다음에, 제3 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법이 도 31 내지 도 33을 참조하여 설명된다. 도 31 내지 도 33은 제3 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법의 단면도이다.
먼저, 제1 실시예의 도 6 내지 도 16에 도시된 것들을 포함하여 그 때까지의 처리가 실행된다. 다음에, 도 31에 도시된 바와 같이, 메모리 게이트 절연층(34) 은 메모리 구멍(33)의 측벽에 형성되고, 드레인측 게이트 절연층(46a)과 소스측 게이트 절연층(46b)은 드레인측 구멍(45a)과 소스측 구멍(45b)에 각각 형성된다.
그 후, 도 32에 도시된 바와 같이, U자 형상의 반도체층(35B), 드레인측 원주형 반도체층(47Ba) 및 소스측 원주형 반도체층(47Bb)은 메모리 구멍(33)의 측면, 드레인측 구멍(45a)의 측면 및 소스측 구멍(45b)의 측면에 각각 형성된다. 여기서, U자 형상의 반도체층(35B), 드레인측 원주형 반도체층(47Ba) 및 소스측 원주형 반도체층(47Bb)은 연속하여 일체로 형성된다. 드레인측 원주형 반도체층(47Ba)과 소스측 원주형 반도체층(47Bb)은 각각 드레인측 구멍(45a)과 소스측 구멍(45b)의 소정 높이로 형성된다. U자 형상의 반도체층(35B), 드레인측 원주형 반도체층(47Ba) 및 소스측 원주형 반도체층(47Bb)은 각각 중공부(35Bc), 중공부(47Baa) 및 중공부(47Bbb)를 포함하도록 형성된다.
다음에, 도 33에 도시된 바와 같이, 산화 실리콘(SiO2)이 피착되어 U자 형상의 반도체층(35B)의 중공부(35Bc)를 충전하고, 이에 따라 내부 절연층(36B)을 형성한다. 이어서, BSG가 피착되어 드레인측 원주형 반도체층(47Ba)의 중공부(47Baa)와 소스측 원주형 반도체층(47Bb)의 중공부(47Bbb)를 충전하고, 이에 따라 각각 내부 절연층(49Ba)과 내부 절연층(49Bb)을 형성한다.
다음에, 도 33에 도시된 처리에 이어서, 내부 절연층(49Ba, 49Bb)에 함유된 붕소(B)가 드레인측 원주형 반도체층(47Ba)과 소스측 원주형 반도체층(47Bb)으로 확산된다. 결과적으로, 드레인측 원주형 반도체층(47Ba)과 소스측 원주형 반도체 층(47Bb)의 유효 불순물 농도는 U자 형상의 반도체층(35B)의 유효 불순물 농도보다 작게 된다. 그 후, 제1 실시예의 도 22 및 도 23에 도시된 처리를 실행한 후 이어서, 배선층(50)이 형성되고, 이에 따라 도 30에 도시된 비휘발성 반도체 메모리 장치를 형성한다.
(제3 실시예에 따른 비휘발성 반도체 메모리 장치의 효과)
다음에, 제3 실시예에 따른 비휘발성 반도체 메모리 장치의 효과가 설명된다. 제3 실시예에 따른 비휘발성 반도체 메모리 장치는 제2 실시예의 효과와 동일한 효과를 갖는다.
또한, 제3 실시예에 따른 비휘발성 반도체 메모리 장치에서, U자 형상의 반도체층(35B), 드레인측 원주형 반도체층(47Ba), 및 소스측 원주형 반도체층(47Bb)은 연속하여 일체로 형성된다. 결과적으로, 제3 실시예에 따른 비휘발성 반도체 메모리 장치에서, 드레인측 선택 트랜지스터(SDTr)와 메모리 트랜지스터(MTr1) 사이의 저항이 억제될 수 있고, 소스측 선택 트랜지스터(SSTr)와 메모리 트랜지스터(MTr8) 사이의 저항이 억제될 수 있다.
[다른 실시예]
본 발명에 따른 비휘발성 반도체 메모리 장치의 실시예에 대한 설명을 마쳤지만, 본 발명은 상술된 실시예로 한정되지 않고, 다양한 변경, 추가 및 대체 등이 본 발명의 기술 범위 및 기술 사상 내에서 가능하다.
예를 들어, 상술된 실시예에서, 비휘발성 반도체 메모리 장치는 U자 형상의 반도체층을 포함하는 구조를 갖지만, I자 형상(원주형)의 반도체층을 포함하는 구 조를 가질 수도 있다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 구조의 개략도.
도 2는 본 발명의 제1 실시예에 따른 메모리 트랜지스터 영역(12)의 부분 개략 사시도.
도 3은 본 발명의 제1 실시예에 따른 하나의 메모리 스트링(MS)의 확대도.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치의 일부의 회로도.
도 5는 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 단면도.
도 6은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 7은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 8은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 9는 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 10은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 11은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정 을 도시한 단면도.
도 12는 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 13은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 14는 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 15는 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 16은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 17은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 18은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 19는 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 20은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 21은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정 을 도시한 단면도.
도 22는 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 23은 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시한 단면도.
도 24는 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 단면도.
도 25는 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시한 단면도.
도 26은 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시한 단면도.
도 27은 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시한 단면도.
도 28은 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시한 단면도.
도 29는 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시한 단면도.
도 30은 제3 실시예에 따른 비휘발성 반도체 메모리 장치의 단면도.
도 31은 제3 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시한 단면도.
도 32는 제3 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도 시한 단면도.
도 33은 제3 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시한 단면도.
<도면 부호에 대한 간단한 설명>
12 : 메모리 트랜지스터 영역
13 : 워드 라인 구동 회로
14 : 소스측 선택 게이트 라인(SGS) 구동 회로
15 : 드레인측 선택 게이트 라인(SGD) 구동 회로
16 : 센스 증폭기
17 : 소스 라인 구동 회로
18 : 백 게이트 트랜지스터 구동 회로
20 : 백 게이트 트랜지스터 층
21 : 백 게이트 절연층
22 : 백 게이트 도전층
100 : 비휘발성 반도체 메모리 장치
Claims (20)
- 비휘발성 반도체 메모리 장치로서,직렬로 연결된 복수의 전기적으로 재기입가능한 메모리 셀을 각각 갖는 복수의 메모리 스트링과,선택 트랜지스터들-상기 선택 트랜지스터들 중 하나는 각각의 상기 메모리 스트링의 각각의 단부에 접속됨-을 포함하고,상기 각각의 메모리 스트링은,기판에 대해 수직 방향으로 연장된 한 쌍의 원주형 부분과, 상기 한 쌍의 원주형 부분의 하단부와 결합하도록 형성된 결합부를 구비한 제1 반도체층과,상기 원주형 부분의 측면을 둘러싸도록 형성된 전하 저장층과,상기 전하 저장층과 상기 원주형 부분의 측면을 둘러싸도록 형성된 제1 도전층을 포함하고,각각의 상기 선택 트랜지스터는,상기 원주형 부분의 상부면으로부터 상방으로 연장된 제2 반도체층과,상기 제2 반도체층의 측면을 둘러싸도록 형성된 게이트 절연층과,상기 게이트 절연층과 상기 제2 반도체층의 측면을 둘러싸도록 형성된 제2 도전층을 포함하고,상기 제1 도전층은 상기 메모리 셀의 제어 전극으로 기능하고,상기 제2 도전층은 상기 선택 트랜지스터들의 제어 전극으로 기능하고,상기 제2 반도체층의 유효 불순물 농도는 상기 제1 반도체층의 유효 불순물 농도 이하인, 비휘발성 반도체 메모리 장치.
- 제1항에 있어서, 상기 제1 반도체층의 상기 유효 불순물 농도는 1×1019cm-3 이상이고, 상기 제2 반도체층의 상기 유효 불순물 농도는 3×1017cm-3 이하인, 비휘발성 반도체 메모리 장치.
- 제1항에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 내부에 중공부를 포함하는, 비휘발성 반도체 메모리 장치.
- 제3항에 있어서, 상기 제1 반도체층의 상기 중공부에 형성된 제1 절연층과,상기 제2 반도체층의 상기 중공부에 형성된 제2 절연층을 더 포함하는, 비휘발성 반도체 메모리 장치.
- 제4항에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 연속하여 일체로 형성되어 제1 도전형으로 구성되고,상기 제2 절연층은 상기 제1 절연층보다 높은 제2 도전형의 유효 불순물 농도를 갖는, 비휘발성 반도체 메모리 장치.
- 제5항에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 인(P)으로 도핑된 폴리실리콘으로 구성되는, 비휘발성 반도체 메모리 장치.
- 제1항에 있어서, 상기 제1 도전층은 폴리실리콘으로 구성되고, 제2 도전층은 붕소로 도핑된 폴리실리콘으로 구성되는, 비휘발성 반도체 메모리 장치.
- 제4항에 있어서, 상기 제1 절연층과 상기 제2 절연층은 산화 실리콘으로 구성되는, 비휘발성 반도체 메모리 장치.
- 제5항에 있어서, 상기 제1 절연층과 상기 제2 절연층은 붕소로 도핑된 산화 실리콘으로 구성되는, 비휘발성 반도체 메모리 장치.
- 제1항에 있어서, 상기 결합부의 하부를 덮도록 형성된 제3 도전층을 더 포함하는, 비휘발성 반도체 메모리 장치.
- 제1항에 있어서, 상기 제1 도전층은 복수로 형성되고, 상기 제1 도전층의 단부는 단차 형상으로 형성되는, 비휘발성 반도체 메모리 장치.
- 직렬로 연결된 복수의 전기적으로 재기입가능한 메모리 셀을 각각 갖는 복수의 메모리 스트링과, 선택 트랜지스터들-상기 선택 트랜지스터들 중 하나는 각각의 상기 메모리 스트링의 각각의 단부에 연결됨-을 포함하는 비휘발성 반도체 메모리 장치를 제조하는 방법으로서,제1 층간 절연층을 개재하여 복수의 제1 도전층을 피착시키는 단계와,제2 층간 절연층을 개재하여 제2 도전층을 상기 제1 도전층의 상부층 위에 피착시키는 단계와,기판에 평행한 방향으로부터 보았을 때 U자 형상의 상기 복수의 제1 도전층을 관통하여 제1 구멍을 형성하는 단계와,상기 제2 도전층을 관통하여 제2 구멍을 형성하는 단계와,상기 제1 구멍의 상기 제1 도전층의 측벽에 전하 저장층을 형성하는 단계와,상기 제2 구멍의 상기 제2 도전층의 측벽에 절연층을 형성하는 단계와,상기 제1 구멍을 충전하도록 제1 반도체층을 형성하는 단계와,상기 제2 구멍을 충전하도록 제2 반도체층을 형성하는 단계와,상기 제2 반도체층의 유효 불순물 농도를 상기 제1 반도체층의 유효 불순물 농도 이하가 되도록 설정하는 단계를 포함하는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
- 제12항에 있어서, 상기 제1 반도체층의 유효 불순물 농도는 1×1019cm-3 이상이 되도록 설정되고, 상기 제2 반도체층의 유효 불순물 농도는 3×1017cm-3 이하가 되도록 설정되는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
- 제12항에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 중공부를 포함하도록 형성되는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
- 제14항에 있어서, 상기 제1 반도체층의 상기 중공부에 제1 절연층을 형성하는 단계와,상기 제2 반도체층의 상기 중공부에 제2 절연층을 형성하는 단계를 더 포함하는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
- 제15항에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 연속하여 일체로 형성되며, 제1 도전형으로 구성되고,상기 제2 절연층은 제2 도전형의 유효 불순물 농도가 상기 제1 절연층보다 높도록 구성되는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
- 제16항에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 인(P)으로 도핑된 폴리실리콘으로 구성되는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
- 제12항에 있어서, 상기 제1 도전층은 폴리실리콘으로 구성되고, 상기 제2 도전층은 붕소로 도핑된 폴리실리콘으로 구성되는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
- 제15항에 있어서, 상기 제1 절연층과 상기 제2 절연층은 산화 실리콘으로 구성되는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
- 제16항에 있어서, 상기 제1 절연층과 상기 제2 절연층은 붕소로 도핑된 산화 실리콘으로 구성되는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| A107 | Divisional application of patent | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |