JP2016213428A - 記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】製造コストを低減した記憶装置及びその製造方法
【解決手段】実施形態に係る記憶装置は、導電部材と、前記導電部材上に設けられ、複数の第１配線を互いに離隔して積層させた積層体と、前記積層体内に設けられたメモリセルと、前記第１配線と前記導電部材の上面を接続するコンタクトプラグと、絶縁部材と、を備える。前記コンタクトプラグは、前記コンタクトプラグの上部と、前記コンタクトプラグの下部のうち、前記第１配線に接続された第１部分と、前記コンタクトプラグの下部のうち、前記導電部材に接続された第２部分と、を有する。前記絶縁部材は、前記第１部分と前記第２部分の間に配置されている。
【選択図】図１

Description

本発明の実施形態は、記憶装置及びその製造方法に関する。
近年、メモリセルを３次元的に積層させることで、メモリセルの集積効率を向上させた記憶装置が提案されている。このような記憶装置として、交互に積層されたワード線とビット線との間にメモリセルを接続した３次元クロスポイント型の記憶装置が挙げられる。また、絶縁膜及び電極膜を交互に積層させた積層体とその積層体を貫く半導体ピラーとの間にメモリセルとして電荷保持膜を備えた３次元積層型フラッシュメモリの開発も行われている。このような記憶装置においては、チップサイズの縮小及び製造コストの低減が求められている。
特開２０１２−１９７２５５号公報
本発明の実施形態は、製造コストを低減した記憶装置及びその製造方法を提供する。
実施形態に係る記憶装置は、導電部材と、前記導電部材上に設けられ、複数の第１配線を互いに離隔して積層させた積層体と、前記積層体内に設けられたメモリセルと、前記第１配線と前記導電部材の上面を接続するコンタクトプラグと、絶縁部材と、を備える。前記コンタクトプラグは、前記コンタクトプラグの上部と、前記コンタクトプラグの下部のうち、前記第１配線に接続された第１部分と、前記コンタクトプラグの下部のうち、前記導電部材に接続された第２部分と、を有する。前記絶縁部材は、前記第１部分と前記第２部分の間に配置されている。
第１の実施形態に係る記憶装置を示す平面図である。 第１の実施形態に係る記憶装置のメモリ領域の一部を例示する斜視図である。 図１に示すＡ−Ａ’線による断面図である。 図１に示す領域Ｂにおけるワード線配線層及び電極膜の形状を例示した平面図である。 電極膜とコンタクトプラグとの接続状態及び下層配線とコンタクトプラグとの接続状態を例示した斜視図である。 図６（ａ）及び図６（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図７（ａ）〜図７（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図８（ａ）及び図８(ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図９（ａ）〜図９（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図１０（ａ）〜図１０（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図１１（ａ）〜図１１（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図１２（ａ）〜図１２（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図１４（ａ）〜図１４（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図１５（ａ）〜図１５（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図１６(ａ)〜図１６（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図１７（ａ）〜図１７（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 図１８（ａ）〜図１８（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する模式図である。 第１の実施形態の第１の変形例に係る記憶装置における電極膜とコンタクトプラグとの接続状態及び下層配線とコンタクトプラグとの接続状態を例示した斜視図である。 図２０（ａ）及び図２０（ｂ）は、第１の実施形態の第１の変形例に係る記憶装置の製造方法を例示する模式図である。 図２１（ａ）〜図２１（ｄ）第１の実施形態の第１の変形例に係る記憶装置の製造方法を例示する模式図である。 第１の実施形態の第２の変形例に係る記憶装置を示す断面図であり、図１に示すＡ−Ａ’線の断面に相当する。 第１の実施形態の第２の変形例に係る記憶装置における電極膜とコンタクトプラグとの接続状態及びシリコン基板とコンタクトプラグとの接続状態を例示した斜視図である。 第２の実施形態に係る記憶装置を示す断面図であり、図１に示すＡ−Ａ’線による断面に相当する。 図２５（ａ）〜図２５（ｄ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 図２６（ａ）〜図２６（ｄ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 図２７（ａ）〜図２７（ｄ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 図２８（ａ）〜図２８（ｄ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 図２９（ａ）〜図２９（ｄ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 図３０（ａ）〜図３０（ｄ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 図３１（ａ）〜図３１（ｄ）第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 図３２（ａ）〜図３２（ｄ）第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 図３３（ａ）〜図３３（ｄ）第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置の平面図である。
図１に示すように、本実施形態に係る記憶装置１００においては、シリコン基板１０１が設けられている。また、シリコン基板１０１の上層部分及び上面上に、記憶装置１００の駆動回路（図示せず）が設けられている。そして、シリコン基板１０１上に、駆動回路を埋め込む層間絶縁膜１０２が設けられている。層間絶縁膜１０２は、例えばシリコン酸化物などの絶縁材料を含む。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１０１の上面に対して平行であり、相互に直交する２方向を“Ｘ方向”及び“Ｙ方向”とし、Ｘ方向及びＹ方向の双方に対して直交する方向を“Ｚ方向”とする。
シリコン基板１０１上には、メモリ領域Ｍが設けられている。Ｚ方向から見たとき、メモリ領域Ｍの形状は、例えば四角形である。メモリ領域Ｍから見てＹ方向の両側には、２ケ所のワード線引出領域ＷＬａ及びＷＬｂが設けられている。
先ず、メモリ領域Ｍの構成について説明する。
図２は、本実施形態に係る記憶装置のメモリ領域の一部を例示する斜視図である。
図１及び図２に示すように、記憶装置１００のメモリ領域Ｍにおいては、層間絶縁膜１０２上に、Ｘ方向に延びる複数の下層ビット線ＧＢＬを含む下層ビット線配線層１０３が設けられている。下層ビット線ＧＢＬ上には、Ｙ方向に延びる複数の選択ゲート電極ＳＳＧが設けられている。また、選択ゲート電極ＳＳＧ上には、Ｙ方向に延びる複数のワード線ＷＬを含むワード線配線層１０４が設けられている。ワード線配線層１０４は、複数層設けられており、相互に離隔して積層されている。これにより、ワード線配線層１０４は積層体ＭＬを形成している。
同じワード線配線層１０４に含まれるワード線ＷＬはＸ方向から順に、１本おきに共通の電極膜ＷＬｆに接続されており、ワード線ＷＬは、電極膜ＷＬｆから櫛状に枝分かれしている。このとき、Ｘ方向に沿って数えたとき奇数番目のワード線ＷＬはワード線引出領域ＷＬａに設けられた板状の電極膜ＷＬｆに接続されており、偶数番目のワード線ＷＬは、ワード線引出領域ＷＬｂに設けられた電極膜ＷＬｆに接続されている。各下層ビット線ＧＢＬの直上域であって、隣り合う２本のワード線ＷＬの間には、Ｚ方向に延びる柱状のビット線ＢＬがそれぞれ設けられている。
隣り合う２本のワード線ＷＬの間において、各ビット線ＢＬはそれぞれ離隔して設けられている。また、ワード線ＷＬとビット線ＢＬの間には、メモリ膜１０５が設けられている。メモリ膜１０５には、金属酸化膜、又は、シリコン層と銀層の積層膜などの抵抗変化膜が設けられている。これにより、メモリ膜１０５は、抵抗変化型のメモリセルとして機能する。また、下層ビット線ＧＢＬの直上域であって、メモリ領域Ｍの最外周におけるワード線ＷＬの側面上にもＺ方向に延びるビット線ＢＬは設けられている。
図２に示すように、下層ビット線ＧＢＬとビット線ＢＬの間であって、隣り合う２本の選択ゲート電極ＳＳＧの間には、選択素子ＳＳが設けられている。選択素子ＳＳは、一本のビット線ＢＬにつき１つ接続されている。各選択素子ＳＳは相互に離隔している。選択素子ＳＳは下層ビット線ＧＢＬ上に設けられたソース領域ＳＲ、ソース領域ＳＲ上に設けられたチャネル領域となるシリコン層ＣＲ及びシリコン層ＣＲ上に設けられたドレイン領域ＤＲを含む。また、選択ゲート電極ＳＳＧと選択素子ＳＳの間には、ゲート絶縁膜ＧＩが設けられている。
なお、図の簡略化のため、図１及び図２においては、記憶装置１００の構成要素のうちシリコン基板１０１、層間絶縁膜１０２、下層ビット線ＧＢＬ、ビット線ＢＬ、選択素子ＳＳ、電極膜ＷＬｆ、ワード線ＷＬ及びメモリ膜１０５以外を省略している。
次に、メモリ領域Ｍとワード線引出領域ＷＬａとの関係について説明する。
以下、ワード線引出領域ＷＬａを例に挙げて説明するが、ワード線引出領域ＷＬｂの構成も同様である。
図３は、図１に示すＡ−Ａ’線による断面図である。
図４は、図１に示す領域Ｂにおけるワード線配線層及び電極膜の形状を例示した平面図である。
図５は、電極膜とコンタクトプラグとの接続状態及び下層配線とコンタクトプラグとの接続状態を例示した斜視図である。
図３に示すように、ワード線引出領域ＷＬａの層間絶縁膜１０２上には、下層配線１０６が設けられている。
図示しないが、下層配線１０６は、シリコン基板１０１の上面と接続されている。これにより、下層配線１０６は、シリコン基板１０１の上層部及び上面上に設けられた駆動回路に接続されている。下層配線１０６は、任意の配線パターンに加工されている。なお、下層配線１０６の一部は、メモリ領域Ｍ内に配置されていても良い。また、下層配線１０６は、選択ゲート電極ＳＳＧとシリコン基板１０１の間に配置されていても良い。更に、下層配線１０６は、Ｚ方向において、電極膜ＷＬｆと選択ゲート電極ＳＳＧの間に配置されていても良い。
層間絶縁膜１０２上には、層間絶縁膜１０７が設けられている。層間絶縁膜１０７は、下層配線１０６を覆っている。層間絶縁膜１０７は、例えばシリコン酸化物などの絶縁材料を含む。
メモリ領域Ｍにおいて、ワード線ＷＬ、ビット線ＢＬ及びメモリ膜１０５の相互間は、電極間絶縁膜１０９によって埋め込まれている。
ワード線引出領域ＷＬａにおいては、層間絶縁膜１０７上に複数枚の板状の電極膜ＷＬｆと複数の電極間絶縁膜１１５を含む積層体ＭＷａが設けられている。複数の電極膜ＷＬｆは互いに離隔されて、Ｚ方向に積層されている。電極膜ＷＬｆの相互間には、電極間絶縁膜１１５が設けられている。メモリ領域Ｍに配置された各ワード線配線層１０４に含まれるワード線ＷＬは、板状の電極膜ＷＬｆからＹ方向に沿って延びている。電極膜ＷＬｆ及びワード線ＷＬは、例えばタングステン（Ｗ）又は、窒化チタン（ＴｉＮ）などの導電材料を含む。上述したように、同一のワード線配線層１０４に含まれるワード線ＷＬのうちＸ方向に沿って数えて奇数番目のワード線ＷＬは、ワード線引出領域ＷＬａに配置された同一の電極膜ＷＬｆから延びている。偶数番目のワード線ＷＬは、ワード線引出領域ＷＬｂに配置された同一の電極膜ＷＬｆから延びている。これにより、上述の如く、Ｚ方向からみて、電極膜ＷＬｆ及びワード線ＷＬの形状は櫛状となる。
図４及び図５に示すように、積層体ＭＷａのＹ方向の端部は、Ｘ方向に沿って階段状に形成されている。積層体ＭＷａの端部において、下層の電極膜ＷＬｆの直上域の一部には、それより上層の電極膜ＷＬｆ及び電極間絶縁膜１１５が配置されていない。
図３及び図４に示すように、積層体ＭＷａの階段状に形成された部分は、絶縁膜１１１によって覆われている。ワード線引出領域ＷＬａにおいて積層体ＭＷａの絶縁膜１１１で覆われていない部分は、層間絶縁膜１１０で覆われている。層間絶縁膜１１０は、ワード線引出領域ＷＬａからメモリ領域Ｍにおける積層体ＭＬ上に渡って設けられている。Ｚ方向において、絶縁膜１１１の上面と層間絶縁膜１１０の上面とは、ほぼ同じ高さに位置している。絶縁膜１１１は、例えばシリコン酸化物などの絶縁材料を含む。
また、絶縁膜１１１のＹ方向における側面上及び各電極膜ＷＬｆの絶縁膜１１１で覆われていないＹ方向における側面上には、絶縁部材１１２が設けられている。絶縁部材１１２の形状は、シリコン基板１０１に対して起立し、Ｘ方向に延びる帯状である。Ｚ方向において、絶縁部材１１２の上面は、積層体ＭＬの上面の高さ以上で、層間絶縁膜１１０の上面よりも低い位置に形成されている。
絶縁部材１１２のＹ方向側の側面及び上面の少なくとも一部は、絶縁膜１１３によって覆われている。Ｚ方向において、絶縁膜１１３の上面は、層間絶縁膜１１０の上面及び絶縁膜１１１の上面とほぼ同じ位置に形成されている。
層間絶縁膜１１０、絶縁膜１１１及び１１３上には、絶縁膜１１４が設けられている。絶縁部材１１２は、層間絶縁膜１０７、絶縁膜１１３、１１１及び１１４とは、異なる材料で形成されている。
図３に示すように、絶縁膜１１４、１１３、１１１及び層間絶縁膜１０７には、これらを貫通するコンタクトホール１０８ｄが形成されている。Ｘ方向から見て、コンタクトホール１０８ｄは、絶縁部材１１２を跨いで二股に分かれた形状である。コンタクトホール１０８ｄの下端は、電極膜ＷＬｆの端部の上面及び下層配線１０６の上面に達している。コンタクトホール１０８ｄは、積層体ＭＷａの階段状に形成された部分の１段毎に形成されている。各コンタクトホール１０８ｄは、選択ゲート電極ＳＳＧには、接触していない。
コンタクトホール１０８ｄ内には、コンタクトプラグ１０８が設けられている。コンタクトプラグ１０８には、上部１０８ａと下部分が設けられている。コンタクトプラグ１０８の下部分は、上部１０８ａから二股に分かれた形状に形成されている。下部分において、二股に分かれたうちの一方の部分である部分１０８ｂは、積層体ＭＷａの階段状に形成された部分の上面に接続されている。また、二股に分かれたうちの他方の部分である部分１０８ｃは、下層配線１０６に接続されている。このとき、部分１０８ｂと部分１０８ｃの間には、絶縁部材１１２が配置されている。
図４及び図５に示すように、ワード線引出領域ＷＬａにおいて、各電極膜ＷＬｆのそれぞれにコンタクトプラグ１０８が接続されている。また、下層配線１０６は、複数設けられており、各コンタクトプラグ１０８の部分１０８ｃは、それぞれ別々の下層配線１０６に接続されている。
次に、本実施形態に係る記憶装置１００の製造方法について説明する。
図６（ａ）〜図１８（ｄ）は、本実施形態に係る記憶装置の製造方法を例示する模式図である。
図６（ａ）、図８（ａ）、図１１（ａ）及び図１３（ａ）は、ワード線引出領域における積層体の形状を例示する斜視図であり、図６（ｂ）、図８（ｂ）、図１１（ｂ）及び図１３（ｂ）は、ワード線引出領域における積層体の形状を例示する上面図である。
図７（ａ）は、図６（ａ）に示すＣ−Ｃ’線による断面図であり、図７（ｂ）は、図６（ａ）に示すＤ−Ｄ’線による断面図であり、図７（ｃ）は、図６（ａ）に示すＥ−Ｅ’線による断面図であり、図７（ｄ）は、図６（ａ）に示すＦ−Ｆ’線による断面図である。
図９（ａ）は、図８（ａ）に示すＣ−Ｃ’線による断面図であり、図９（ｂ）は、図８（ａ）に示すＤ−Ｄ’線による断面図であり、図９（ｃ）は、図８（ａ）に示すＥ−Ｅ’線による断面図であり、図９（ｄ）は、図８（ａ）に示すＦ−Ｆ’線による断面図である。
図１０（ａ）は、図８（ａ）に示すＣ−Ｃ’線による断面に相当する断面図であり、図１０（ｂ）は、図８（ａ）に示すＤ−Ｄ’線による断面に相当する断面図であり、図１０（ｃ）は、図８（ａ）に示すＥ−Ｅ’線による断面に相当する断面図であり、図１０（ｄ）は、図８（ａ）に示すＦ−Ｆ’線による断面に相当する断面図である。
図１２（ａ）は、図１１（ａ）に示すＣ−Ｃ’線による断面図であり、図１２（ｂ）は、図１１（ａ）に示すＤ−Ｄ’線による断面図であり、図１２（ｃ）は、図１１（ａ）に示すＥ−Ｅ’線による断面図であり、図１２（ｄ）は、図１１（ａ）に示すＦ−Ｆ’線による断面図である。
図１４（ａ）は、図１３（ａ）に示すＣ−Ｃ’線による断面図であり、図１４（ｂ）は、図１３（ａ）に示すＤ−Ｄ’線による断面図であり、図１４（ｃ）は、図１３（ａ）に示すＥ−Ｅ’線による断面図であり、図１４（ｄ）は、図１３（ａ）に示すＦ−Ｆ’線による断面図である。
図１５（ａ）、図１６（ａ）、図１７（ａ）及び図１８（ａ）は、図１３（ａ）に示すＣ−Ｃ’線による断面に相当する断面図であり、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）及び図１８（ｂ）は、図１３（ａ）に示すＤ−Ｄ’線による断面に相当する断面図であり、図１５（ｃ）、図１６（ｃ）、図１７（ｃ）及び図１８（ｃ）は、図１３（ａ）に示すＥ−Ｅ’線による断面に相当する断面図であり、図１５（ｄ）、図１６（ｄ）、図１７（ｄ）及び図１８（ｄ）は、図１３（ａ）に示すＦ−Ｆ’線による断面に相当する断面図である。
先ず、図６（ａ）〜図７（ｄ）に示すように、シリコン基板１０１の上層部及び上面上に駆動回路（図示せず）を形成する。そして、シリコン基板１０１上に、駆動回路を覆う層間絶縁膜１０２を形成する。
次に、ワード線引出領域ＷＬａにおいて、層間絶縁膜１０２上に下層配線１０６を任意の配線パターンで形成する。また、図示しないが、メモリ領域Ｍにおいて、層間絶縁膜１０２上に、下層ビット線ＧＢＬを形成する。次に、層間絶縁膜１０２上に下層配線１０６及び下層ビット線ＧＢＬを覆う層間絶縁膜１０７ａを形成する。次に、層間絶縁膜１０７ａ上に選択ゲート電極ＳＳＧを形成する。次に、選択ゲート電極ＳＳＧを層間絶縁膜１０７ｂで覆う。これにより、層間絶縁膜１０７ａ及び１０７ｂは層間絶縁膜１０７になる。なお、下層配線１０６の一部を、メモリ領域Ｍに形成しても良い。層間絶縁膜１０２及び１０７は、例えばシリコン酸化物などの絶縁材料を用いて形成する。
次に、層間絶縁膜１０７上に導電膜を形成し、パターニングすることにより、メモリ領域Ｍに複数のワード線ＷＬが形成されると共に、ワード線引出領域ＷＬａに電極膜ＷＬｆが形成される。ワード線引出領域ＷＬａ側に引き出されたワード線ＷＬと電極膜ＷＬｆは一体的に形成される。また、図示しないが、同じ導電膜から、ワード線引出領域ＷＬｂにも電極膜ＷＬｆが形成される。ワード線引出領域ＷＬｂ側に引き出されたワード線ＷＬと電極膜ＷＬｆを形成する。
次に、ワード線ＷＬ及び電極膜ＷＬｆを電極間絶縁膜１０９（１１５）によって埋め込み、ＣＭＰなどの平坦化処理を施す。以上の工程を繰り返すことにより、メモリ領域Ｍに積層体ＭＬが形成され、ワード線引出領域ＷＬａに積層体ＭＷａが形成され、ワード線引出領域ＷＬｂに積層体ＭＷｂが形成される。
その後、積層体ＭＷａ及び積層体ＭＬ上に、シリコン酸化物などの絶縁材料によって層間絶縁膜１１０を形成する。図８（ａ）〜図９（ｄ）に示すように、リソグラフィー及びドライエッチングを施すことにより、積層体ＭＷａのＹ方向の端部側において、層間絶縁膜１１０及び積層体ＭＷａの一部を除去し、階段状に加工する。このとき、例えば、リソグラフィー及びドライエッチングを複数回施し、各電極膜ＷＬｆの上面を露出させることで段差を形成し、積層体ＭＷａの端部側を階段状にする。本実施形態の場合、積層体ＭＷａのＹ方向側の端部をＸ方向に沿って昇段する階段状に形成する。
次に、図１０（ａ）〜図１０（ｄ）に示すように、全面にシリコン酸化物などの絶縁材料を堆積させる。その後、ＣＭＰ（Chemical Mechanical Polishing）などの平坦化処理を施すことによって、層間絶縁膜１１０上に堆積させた絶縁材料を除去し、電極膜ＷＬｆの階段状に加工した部分上に絶縁材料を残留させる。これにより、電極膜ＷＬｆの階段状に加工した部分を覆う絶縁膜１１１を形成する。
次に、メモリ領域Ｍにおいてワード線ＷＬの間であって下層ビット線ＧＢＬの直上域に層間絶縁膜１１０及び電極間絶縁膜１０９を貫通するメモリホールを形成する。メモリホールの内側面上の下部にゲート絶縁膜ＧＩを形成し、内側面上の上部にメモリ膜１０５を形成する。その後メモリホール内の下部に選択素子ＳＳを形成し、選択素子ＳＳ上にビット線ＢＬを形成する。
次に、図１１（ａ）〜図１２（ｄ）に示すように、絶縁膜１１１及び積層体ＭＷａにおける絶縁膜１１１の直下域に配置された部分をリソグラフィー及びドライエッチングにより部分的に除去し、絶縁膜１１１をＹ方向において中央部から端部にかけて除去する。その後、絶縁膜１１１を除去することで露出した下層の積層体ＭＷａを除去する。これにより、トレンチＴｈを形成し、層間絶縁膜１０７の上面を部分的に露出させる。
次に、全面にシリコン窒化物などの絶縁材料を含む絶縁膜を形成する。このシリコン窒化物を含む絶縁膜は、層間絶縁膜１１０及び絶縁膜１１１の膜厚よりも十分に薄く形成する。その後、この絶縁膜に対してドライエッチングを施す。これにより、シリコン窒化物を含む絶縁膜のトレンチＴｈの側面を覆う部分以外が除去され、図１３（ａ）〜図１４（ｄ）に示すように、トレンチＴｈの側面上に絶縁部材１１２が形成される。絶縁部材１１２の形状は、シリコン基板１０１に対して起立し、Ｘ方向に延びる帯状である。絶縁部材１１２は、絶縁膜１１１及び層間絶縁膜１０７とは異なる材料で形成されている。絶縁部材１１２の上面の高さは、積層体ＭＷａの上面の高さ以上であり絶縁膜１１１の上面よりも低い。シリコン窒化物を含む絶縁膜の膜厚を層間絶縁膜１１０及び１１１の膜厚よりも十分に薄く形成することで、ドライエッチング後において、絶縁部材１１２の上面を積層体ＭＷａの上面以上の高さで形成することができる。
次に、図１５（ａ）〜図１５（ｄ）に示すように、全面にシリコン酸化物などの絶縁材料を堆積させた後、ＣＭＰなどの平坦化処理を施す。これにより、トレンチＴｈ内に絶縁材料を残留させることで絶縁膜１１３を形成する。このとき、絶縁膜１１３によって絶縁部材１１２は覆われる。また、Ｚ方向において、絶縁膜１１３の上面は、絶縁膜１１１の上面とほぼ同じ位置となる。
次に、図１６（ａ）〜図１６（ｄ）に示すように、層間絶縁膜１１０、絶縁膜１１１及び１１３上にシリコン酸化物などの絶縁材料を堆積することによって絶縁膜１１４となる。
次に、図１７（ａ）〜図１７（ｄ）に示すように、シリコン酸化物のエッチング速度がシリコン窒化物及び金属材料のエッチング速度よりも高くなるような条件でドライエッチングを施す。このドライエッチングにより、絶縁膜１１４、１１３及び１１１の一部を選択的に除去することでコンタクトホール１０８ｄを開口する。一方、シリコン窒化物からなる絶縁部材１１２はあまりエッチングされない。これにより、Ｘ方向から見て、コンタクトホール１０８ｄは、絶縁部材１１２を跨いで二股に分かれた形状に形成される。そして、コンタクトホール１０８ｄは、電極膜ＷＬｆの端部の上面及び下層配線１０６の上面に到達させる。このとき、コンタクトホール１０８ｄは、選択ゲート電極ＳＳＧとは接触しない。コンタクトホール１０８ｄは、積層体ＭＷａにおける階段状に形成された部分の１段毎に形成する。このとき、絶縁部材１１２、下層配線１０６及び電極膜ＷＬｆは、エッチングストッパとして機能する。なお、絶縁部材１１２及び下層配線１０６は、ドライエッチング工程においてシリコン酸化物と選択比が取れれば良く、シリコン窒化物以外の絶縁材料で形成されていても良い。
次に、図１８（ａ）〜図１８（ｄ）に示すように、各コンタクトホール１０８ｄ内に導電材料を埋め込むことにより、コンタクトプラグ１０８を形成する。コンタクトプラグ１０８には、上部１０８ａと下部分が形成される。コンタクトプラグ１０８の下部分は、上部１０８ａから絶縁部材１１２を介して二股に分かれた形状に形成される。下部分において、二股に分かれたうちの一方の部分である部分１０８ｂは、電極膜ＷＬｆの上面に接続される。また、二股に分かれたうちの他方の部分である部分１０８ｃは、下層配線１０６に接続される。
以上、ワード線引出領域ＷＬａの製造方法について説明したが、ビット線引出領域ＢＬａについても同様である。
以上の工程によって、本実施形態に係る記憶装置１００は製造される。
次に、本実施形態の効果について説明する。
本実施形態に係る記憶装置１００においては、一つのコンタクトプラグ１０８によって、電極膜ＷＬｆと下層配線１０６とを接続している。これにより、コンタクトプラグの占有する領域が小さくなり、記憶装置の小型化が可能となる。
なお、電極膜ＷＬｆと下層配線１０６とを、電極膜ＷＬｆに接続されたコンタクトプラグと下層配線１０６に接続された別のコンタクトプラグとを配線でつなぐことで接続する方法も考えられる。しかし、この場合、２つのコンタクトプラグを接続する上層配線が必要となるため、上層配線を形成する工程が必要になり、製造コストが増加してしまう。また、電極膜ＷＬｆ上と下層配線１０６上とに別々にコンタクトホールを形成することになる。加えて、コンタクトホール間の距離を小さくすることは困難であり、記憶装置のサイズが大きくなってしまう。また、記憶装置のサイズによっては、微細なコンタクトホールを形成する必要があるため、リソグラフィー工程が困難になることに加え、リソグラフィー工程における製造コストも増加してしまう。
これに対して、本実施形態によれば、一本のコンタクトプラグ１０８によって電極膜ＷＬｆと下層配線１０６を接続できるため、上層配線が不要となる。したがって、上層配線を形成する工程を省略できるため、製造コストの削減が可能となる。また、コンタクトホール１０８ｄのコンタクト径を大きくすることが出来るため、リソグラフィー工程が容易になることに加え、リソグラフィー工程における製造コストの削減が可能となる。
（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。
図１９は、本変形例に係る記憶装置における電極膜とコンタクトプラグとの接続状態及び下層配線とコンタクトプラグとの接続状態を例示した斜視図である。
図１９に示すように、本変形例に係る記憶装置１００ａは、積層体ＭＷａのＹ方向における端部側の上面がランダムな段差形状になっている。つまり、第１の実施形態に係る記憶装置１００のように、Ｘ方向に沿って段階的に積層体ＭＷａの上面が低くなっていく形状ではない。
上述した積層体ＭＷａの形状以外の構成は、第１の実施形態と同様である。
次に、本変形例に係る記憶装置１００ａの製造方法について説明する。
図２０（ａ）〜図２１（ｄ）は、本変形例に係る記憶装置の製造方法を例示する模式図である。図２０（ａ）は、積層体のワード線引出領域の形状を例示する斜視図であり、図２０（ｂ）は、積層体のワード線引出領域の形状を例示する上面図である。
図２１（ａ）は、図２０（ａ）に示すＧ−Ｇ’線による断面図であり、図２１（ｂ）は、図２０（ａ）に示すＨ−Ｈ’線による断面図であり、図２１（ｃ）は、図２０（ａ）に示すＩ−Ｉ’線による断面図であり、図２１（ｄ）は、図２０（ａ）に示すＪ−Ｊ’線による断面図である。
先ず、第１の実施形態と同様に図６（ａ）〜図７（ｄ）に示す工程を実施する。
次に、図２０（ａ）〜図２１（ｄ）に示すように、リソグラフィー及びドライエッチングにより、積層体ＭＬの電極膜ＷＬｆのＹ方向の端部側に段差を形成する。
段差は、積層体ＭＬの各電極膜ＷＬｆの上面を露出させて形成する。
その後は、第１の実施形態と同様の工程を実施することで、本変形例に係る記憶装置１００ａは製造される。
本変形例の効果は、第１の実施形態と同様である。
（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。
図２２は、本変形例に係る記憶装置を示す断面図であり、図１に示すＡ−Ａ’線の断面に相当する。
図２３は、本変形例に係る記憶装置における電極膜とコンタクトプラグとの接続状態及びシリコン基板とコンタクトプラグとの接続状態を例示した斜視図である。
図２２及び図２３に示すように、本変形例に係る記憶装置１００ｂにおいては、コンタクトプラグ１０８とシリコン基板１０１上面に形成された駆動回路との間に接続された下層配線１０６が設けられていない。また、コンタクトプラグ１０８の部分１０８ｃが下層配線１０６を介すことなくシリコン基板１０１の上面に接続されている。
本変形例の上述した構成以外の構成及び効果は、第１の実施形態と同様である。
（第２の実施形態）
次に、第２の実施形態について説明する。
図２４は、第２の実施形態に係る記憶装置を示す断面図であり、図１に示すＡ−Ａ’線による断面に相当する。
図２４に示すように、本実施形態に係る記憶装置２００においては、絶縁膜１１１のメモリ領域Ｍ側の側面上及び底面上に絶縁膜２０１が設けられている。また、層間絶縁膜１０７と絶縁膜１１３との間には、絶縁膜２０２が設けられている。
上述した構成以外の構成は、第１の実施形態に係る記憶装置１００と同様である。
次に、本実施形態に係る記憶装置２００の製造方法について説明する。
図２５（ａ）〜図３３（ｄ）は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
図２５（ａ）及び図２６（ａ）は、図８（ａ）に示すＣ−Ｃ’線による断面に相当する断面図であり、図２５（ｂ）及び図２６（ｂ）は、図８（ａ）に示すＤ−Ｄ’線による断面に相当する断面図であり、図２５（ｃ）及び図２６（ｃ）は、図８（ａ）に示すＥ−Ｅ’線による断面に相当する断面図であり、図２５（ｄ）及び図２６（ｄ）は、図８（ａ）に示すＦ−Ｆ’線による断面に相当する断面図である。
図２７（ａ）、図２８（ａ）、図２９（ａ）、図３０（ａ）及び図３１（ａ）は、図１１（ａ）に示すＣ−Ｃ’線による断面に相当する断面図であり、図２７（ｂ）、図２８（ｂ）、図２９（ｂ）、図３０（ｂ）及び図３１（ｂ）は、図１１（ａ）に示すＤ−Ｄ’線による断面に相当する断面図であり、図２７（ｃ）、図２８（ｃ）、図２９（ｃ）、図３０（ｃ）及び図３１（ｃ）は、図１１（ａ）に示すＥ−Ｅ’線による断面に相当する断面図であり、図２７（ｄ）、図２８（ｄ）、図２９（ｄ）、図３０（ｄ）及び図３１（ｄ）は、図１１（ａ）に示すＦ−Ｆ’線による断面に相当する断面図である。
図３２（ａ）及び図３３（ａ）は、図１３（ａ）に示すＣ−Ｃ’線による断面に相当する断面図であり、図３２（ｂ）及び図３３（ｂ）は、図１３（ａ）に示すＤ−Ｄ’線による断面に相当する断面図であり、図３２（ｃ）及び図３３（ｃ）は、図１３（ａ）に示すＥ−Ｅ’線による断面に相当する断面図であり、図３２（ｄ）及び図３３（ｄ）は、図１３（ａ）に示すＦ−Ｆ’線による断面に相当する断面図である。
まず、第１の実施形態と同様に図６（ａ）〜図９（ｄ）に示す工程を実施する。
次に、図２５（ａ）〜図２５（ｄ）に示すように、図８（ａ）及び図８（ｂ）、図９（ａ）〜図９（ｄ）に示す中間構造体上にシリコン窒化物を含む絶縁材料によって絶縁膜２０１ａを形成する。その後、絶縁膜２０１ａ上にシリコン酸化物を含む絶縁材料によって絶縁膜１１１ａを形成する。
次に、図２６（ａ）〜図２６（ｄ）に示すように、ＣＭＰなどの平坦化処理を施すことによって、絶縁膜１１１ａ及び２０１ａを層間絶縁膜１１０上から除去する。このとき、積層体ＭＷａの階段状に加工された部分上には、絶縁膜１１１ａ及び２０１ａが残留する。残留した絶縁膜１１１ａは絶縁膜１１１となる。また、残留した絶縁膜２０１ａは、絶縁膜２０１となる。なお、層間絶縁膜１１０上の絶縁膜１１１ａを平坦化処理で除去した後、露出した絶縁膜２０１ａをドライエッチングで除去しても良い。
次に、メモリ領域Ｍにおいてワード線ＷＬの間であって下層ビット線ＧＢＬの直上域に層間絶縁膜１１０及び電極間絶縁膜１０９を貫通するメモリホールを形成する。メモリホールの内側面上の下部にゲート絶縁膜ＧＩを形成し、内側面上の上部にメモリ膜１０５を形成する。その後メモリホール内の下部に選択素子ＳＳを形成し、選択素子ＳＳ上にビット線ＢＬを形成する。
次に、図２７（ａ）〜図２７（ｄ）に示すように、絶縁膜１１１及び絶縁膜１１１の下の絶縁膜２０１及び積層体ＭＷａをリソグラフィー及びドライエッチングにより部分的に除去する。Ｙ方向において、絶縁膜１１１及び下層の絶縁膜２０１を中央部から端部にかけて除去した後、露出した積層体ＭＷａを除去することでトレンチＴｈを形成する。これにより、トレンチＴｈ内において、層間絶縁膜１０７の上面が部分的に露出する。
次に、図２８（ａ）〜図２８（ｄ）に示すように、全面にシリコン窒化物を含む絶縁材料を堆積することで、絶縁膜２０２ａを形成する。その後、絶縁膜２０２ａ上に、シリコン酸化物を含む絶縁材料によって絶縁膜１１３ａを形成する。
次に、図２９（ａ）〜図２９（ｄ）に示すように、ＣＭＰなどの平坦化処理を施すことにより、層間絶縁膜１１０、絶縁膜２０１及び１１１上から絶縁膜２０２ａ及び１１３ａを除去する。このとき、トレンチＴｈ内には、絶縁膜２０２ａ及び１１３ａの一部を残留させる。
これにより、トレンチＴｈ内に残留させた絶縁膜２０２ａは絶縁膜２０２ｂとなり、絶縁膜１１３ａは絶縁膜１１３となる。Ｘ方向からみて、絶縁膜２０２ｂの形状はＬ字型に形成される。
次に、図３０（ａ）〜図３０（ｄ）に示すように、層間絶縁膜１１０、絶縁膜２０１、１１１、２０２ｂ及び１１３上に、シリコン酸化物を含む絶縁材料を堆積させることで、絶縁膜１１４を形成する。
次に、図３１（ａ）〜図３１（ｄ）に示すように、ドライエッチングによって絶縁膜１１４、１１１及び１１３の一部をエッチングすることで、コンタクトホール１１８ｄを開口する。このとき、シリコン窒化物を含む膜に対しシリコン酸化物を含む膜のエッチングレートが高い条件でドライエッチングを施す。これにより、絶縁膜２０１及び２０２ｂを露出させる。したがって、シリコン窒化物を含む絶縁膜２０１及び２０２ｂは、エッチングストッパとして機能する。また、このドライエッチングにより、コンタクトホール１１８ｄ内に絶縁膜２０２ｂの絶縁膜１１１の側面を覆っていた部分を露出させる。
次に、図３２（ａ）〜図３２（ｄ）に示すように、ドライエッチングによってコンタクトホール１１８ｄの底の絶縁膜２０１及び２０２ｂの一部を選択的に除去し、電極膜ＷＬｆの上面及び層間絶縁膜１０７の上面を露出させる。このとき、ドライエッチングの条件は、シリコン窒化物を含む膜を選択的に除去できる条件とする。そして、絶縁膜２０１及び２０２ｂにおけるコンタクトホール１１８ｄの底面上に配置された部分が除去された時点で、エッチングを停止する。これにより、コンタクトホール１１８ｄ内においてＬ字型の絶縁膜２０２ｂのＺ方向に長い部分を残留させる。これにより、残留した絶縁膜２０２ｂの一部は、シリコン基板１０１に対して起立し、Ｘ方向に延びる帯状の絶縁部材１１２となる。また、絶縁膜１１３の下に残留した部分は、絶縁膜２０２となる。Ｚ方向において、絶縁部材１１２の上面は、積層体ＭＬの上面の高さ以上で、層間絶縁膜１１０の上面よりも低い位置に形成される。
次に、図３３（ａ）〜図３３（ｄ）に示すように、各コンタクトホール１１８ｄ内に導電材料を埋め込むことにより、コンタクトプラグ１０８を形成する。コンタクトプラグ１０８の下部分において、部分１０８ｂは、電極膜ＷＬｆの階段状に形成された部分の上面に接続する。部分１０８ｃは、下層配線１０６に接続する。
以上の工程によって、本実施形態に係る記憶装置２００は製造される。
なお、各コンタクトプラグ１０８上に複数の上層配線（図示せず）を形成しても良い。更に、絶縁膜２０１及び２０２は、ドライエッチング工程においてシリコン酸化物を含む膜と選択比が取れる絶縁性の膜であれば良く、シリコン窒化物以外の絶縁材料を含む膜であってもよい。更にまた、絶縁膜２０１及び２０２は、相互に異なる材料であっても良い。例えば、絶縁膜２０１は、アルミナを含む絶縁材料で形成しても良い。
次に、本実施形態の効果について説明する。
本実施形態においては、絶縁膜２０１及び２０２ｂがコンタクトホール１１８ｄを形成するドライエッチングの際にエッチングストッパとして機能する。これにより、３次元メモリの集積度を向上させるために、積層数を増やしてコンタクト加工で要求されるアスペクト比が高くなった場合でも、コンタクト加工の制御性を高めることができる。
上述した効果以外の効果は、第１の実施形態と同様である。
なお、各実施形態及びその変形例において、メモリ領域Ｍにおける選択素子ＳＳ、ゲート絶縁膜ＧＩ、メモリ膜１０５及びビット線ＢＬはワード線引出領域ＷＬａ（ＷＬｂ）にコンタクトプラグ１０８を形成した後に形成しても良い。また、上述した各実施形態及びその変形例においては、抵抗変化素子を含む記憶装置を例に挙げて説明したが、３次元積層型の半導体記憶装置でも良い。すなわち、導電膜と絶縁膜が交互に積層された積層体と、その積層体を貫く半導体ピラーの交差点毎にメモリセルを有する半導体記憶装置でも良い。
以上説明した実施形態によれば、製造コストを低減した記憶装置及びその製造方法を実現することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００、１００ａ、１００ｂ、２００：記憶装置、１０１：シリコン基板、１０２：層間絶縁膜、１０２、１０７：層間絶縁膜、１０３：下層ビット線配線層、１０４：ワード線配線層、１０５：メモリ膜、１０６：下層配線、１０７、１０７ａ、１０７ｂ、１１０、１１１：層間絶縁膜、１０８：コンタクトプラグ、１０８ａ：上部、１０８ｂ、１０８ｃ：部分、１０８ｄ：コンタクトホール、１０９、１１５：電極間絶縁膜、１１１、１１３、１１１ａ、１１３ａ、１１４、２０１、２０１ａ、２０２、２０２ａ、２０２ｂ：絶縁膜、１１２：絶縁部材、１１８ｄ：コンタクトホール、Ｂ：領域、ＢＬ：ビット線、ＢＬａ：ビット線引出領域、ＣＲ：シリコン層、ＤＲ：ドレイン領域、ＧＢＬ：下層ビット線、ＧＩ：ゲート絶縁膜、Ｍ：メモリ領域、ＭＬ、ＭＷａ、ＭＷｂ：積層体、ＳＲ：ソース領域、ＳＳ：各選択素子、ＳＳ：選択素子、ＳＳＧ：選択ゲート電極、Ｔｈ：トレンチ、ＷＬ：ワード線、ＷＬａ：ワード線引出領域、ＷＬａ，ＷＬｂ：ワード線引出領域、ＷＬｆ：電極膜

Claims (7)

  1. 導電部材と、
    前記導電部材上に設けられ、複数の第１配線を互いに離隔して積層させた積層体と、
    前記複数の第１配線の内の一つと接続されたメモリセルと、
    前記第１配線と前記導電部材の上面とを接続するコンタクトプラグと、
    絶縁部材と、
    を備え、
    前記コンタクトプラグは、
    前記コンタクトプラグの上部と、
    前記コンタクトプラグの下部のうち、前記第１配線に接続された第１部分と、
    前記コンタクトプラグの下部のうち、前記導電部材に接続された第２部分と、
    を有し、
    前記絶縁部材は、前記第１部分と前記第２部分の間に配置された記憶装置。
  2. 導電部材と、
    前記導電部材上に設けられ、第１方向に延びるピラーと、
    前記導電部材上に設けられ、前記第１方向に並び、前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向において、前記ピラーと重なる複数の第１配線と、
    前記複数の第１配線と前記ピラーの間に設けられたメモリセルと、
    前記第１配線と前記導電部材の上面とを接続するコンタクトプラグと、
    絶縁部材と、
    を備え、
    前記コンタクトプラグは、
    前記コンタクトプラグの上部と、
    前記コンタクトプラグの下部のうち、前記第１配線に接続された第１部分と、
    前記コンタクトプラグの下部のうち、前記導電部材に接続された第２部分と、
    を有し、
    前記絶縁部材は、前記第１部分と前記第２部分の間に配置された記憶装置。
  3. 前記絶縁部材の形状は、前記導電部材の主面に対して平行な方向に延びる帯状である請求項１または２に記載の記憶装置。
  4. 前記絶縁部材は前記第１配線の側面の少なくとも一部に接している請求項１〜３のいずれか１つに記載の記憶装置。
  5. 基板をさらに備え、
    前記導電部材は、前記基板と前記第１配線との間に配置された第２配線である請求項１〜４のいずれか１つに記載の記憶装置。
  6. 前記導電部材は、基板である請求項１または２に記載の記憶装置。
  7. メモリ領域と引出領域が設定された記憶装置の製造方法であって、
    導電部材上に複数の電極膜と複数の電極間絶縁膜を含み、前記複数の電極膜のそれぞれと前記複数の電極間絶縁膜のそれぞれとを交互に積層させた積層体を形成する工程と、
    前記引出領域において、前記複数の電極膜の各上面を露出させる工程と、
    前記メモリ領域にメモリセルを形成する工程と、
    前記引出領域において、前記積層体の端部の側面上に絶縁部材を形成する工程と、
    前記積層体、前記導電部材上に前記絶縁部材とは異なる材料を用いて第１絶縁膜を形成する工程と、
    前記第１絶縁膜における前記絶縁部材の直上域を含む部分を、前記絶縁部材に対して選択的にエッチングすることによってコンタクトホールを形成する工程と、
    前記コンタクトホール内に導電材料を埋め込む工程と、
    を備えた記憶装置の製造方法。
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