KR102505902B1 - 개선된 금속 콘택 랜딩 구조 - Google Patents

개선된 금속 콘택 랜딩 구조 Download PDF

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Abstract

3차원 메모리 구조들을 포함할 수 있는 반도체 구조들을 형성하기 위해, 프로세싱 방법들이 수행될 수 있다. 방법들은 프로세싱 챔버의 원격 플라즈마 구역에서 불소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은 플라즈마의 유출물들과 반도체 기판을 접촉시키는 단계를 포함할 수 있다. 반도체 기판은 프로세싱 챔버의 프로세싱 구역에 하우징될 수 있다. 방법들은 플라즈마의 유출물들을 이용하여, 노출된 질화물 재료들을 선택적으로 세정하는 단계를 포함할 수 있다. 방법들은 또한, 세정된 질화물 재료 위에 캡 재료를 후속하여 증착하는 단계를 포함할 수 있다. 캡 재료는 유전체 재료의 노출된 구역들에 비해 선택적으로 질화물 재료 상에 증착될 수 있다.

Description

개선된 금속 콘택 랜딩 구조
[0001] 본 출원은 2017년 8월 4일자로 출원된 미국 가출원 번호 제62/541,384호의 우선권을 주장하며, 이로써, 그 미국 가출원의 개시내용은 모든 목적들에 대해 그 전체가 인용에 의해 포함된다.
[0002] 본 기술은 반도체 시스템들, 프로세스들, 및 장비에 관한 것이다. 더 구체적으로, 본 기술은 반도체 디바이스 상에서 재료 층들을 선택적으로 에칭하고 선택적으로 증착하기 위한 시스템들 및 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능하게 된다. 기판 상에 패터닝된 재료를 생성하는 것은 노출된 재료의 제거를 위한 제어되는 방법들을 요구한다. 포토레지스트 내의 패턴을 아래 놓인 층들로 전사하는 것, 층들을 박형화하는 것, 또는 표면 상에 이미 존재하는 피처(feature)들의 측방향 치수들을 박형화하는 것을 포함하는 다양한 목적들을 위해, 화학적 에칭이 사용된다. 대개, 하나의 재료를 다른 재료보다 더 빠르게 에칭하여, 예컨대, 패턴 전사 프로세스 또는 개별 재료 제거를 가능하게 하는 에칭 프로세스를 갖는 것이 바람직하다. 그러한 에칭 프로세스는 제1 재료에 대해 선택적이라고 말한다. 재료들, 회로들, 및 프로세스들의 다양성의 결과로서, 에칭 프로세스들은 다양한 재료들에 대한 선택성(selectivity)을 갖도록 개발되어 왔다. 그러나, 증착 프로세스들은 계속, 일반적으로 블랭킷 코팅(blanket coat) 또는 등각 충전(conformal fill)을 활용하여, 기판들에 걸쳐 수행되고 있다.
[0004] 차세대 디바이스들에서 디바이스 사이즈들이 지속적으로 축소됨에 따라, 특정 층에 수 나노미터의 재료만이 형성될 때, 특히, 그 재료가 트랜지스터 형성에 중요할 때, 선택성은 더 중대한 역할을 할 수 있다. 다양한 재료들 사이에서 다수의 상이한 에칭 프로세스 선택성들이 개발되어 왔으나, 표준 선택성들은 현재 그리고 향후 디바이스 스케일에서 더 이상 적합하지 않을 수 있다. 부가적으로, 기판 상의 다른 위치에서 패터닝 및 형성이 수행되는 동안, 디바이스에 걸쳐 피처들의 다양한 임계 치수들을 형성 및 보호하기 위해 필요한, 마스킹, 형성, 및 제거 동작들의 수에 기반하여, 프로세스들에 대한 큐 시간(queue time)들이 계속 증가되고 있다.
[0005] 따라서, 고 품질 디바이스들 및 구조들을 생산하기 위해 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이들 및 다른 필요성들이 본 기술에 의해 해소된다.
[0006] 3차원 메모리 구조들을 포함할 수 있는 반도체 구조들을 형성하기 위해, 프로세싱 방법들이 수행될 수 있다. 방법들은 프로세싱 챔버의 원격 플라즈마 구역에서 불소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은 플라즈마의 유출물들과 반도체 기판을 접촉시키는 단계를 포함할 수 있다. 반도체 기판은 프로세싱 챔버의 프로세싱 구역에 하우징될 수 있다. 방법들은 플라즈마의 유출물들을 이용하여, 노출된 질화물 재료들을 선택적으로 세정하는 단계를 포함할 수 있다. 방법들은 또한, 세정된 질화물 재료 위에 캡 재료를 후속하여 증착하는 단계를 포함할 수 있다. 캡 재료는 유전체 재료의 노출된 구역들에 비해 선택적으로 질화물 재료 상에 증착될 수 있다.
[0007] 일부 실시예들에서, 제1 프로세싱 챔버에서 에칭이 수행될 수 있고, 제2 프로세싱 챔버에서 증착이 수행될 수 있다. 방법들은 또한, 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 반도체 기판을 이송하는 단계를 포함할 수 있으며, 이송은 진공을 파괴시키지 않으면서 수행될 수 있다. 방법들은 또한, 갭을 형성하기 위해, 질화물 재료들 및 캡 재료를 선택적으로 에칭하는 단계를 포함할 수 있다. 에칭은 습식 에칭 또는 플라즈마-강화 에칭일 수 있거나, 또는 습식 에칭 또는 플라즈마-강화 에칭을 포함할 수 있다. 방법들은 또한, 갭 내에 금속 재료를 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 금속 재료는 티타늄 질화물 또는 텅스텐 또는 이들 둘 모두일 수 있거나, 또는 티타늄 질화물 또는 텅스텐 또는 이들 둘 모두를 포함할 수 있다. 캡 재료는 실리콘 질화물을 포함할 수 있다. 유전체 재료는 실리콘 산화물일 수 있거나 또는 실리콘 산화물을 포함할 수 있다. 증착은 유전체 재료에 비해 질화물 재료들에 대하여 약 2:1 이상의 선택성으로 수행될 수 있다. 캡 재료를 선택적으로 증착하는 것은 유전체 재료 상의 캡 재료의 성장을 억제하는 것을 포함할 수 있다. 기판은 질화물 재료들과 유전체 재료들의 교번 층들을 포함할 수 있으며, 캡 재료는 별개의 캡 재료 형성들 사이의 분리를 유지하기 위해 형성될 수 있다.
[0008] 본 기술은 또한, 반도체 구조를 형성하는 방법들을 포함한다. 방법들은 프로세싱 챔버의 원격 플라즈마 구역에서 불소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은 플라즈마의 유출물들과 반도체 기판을 접촉시키는 단계를 포함할 수 있다. 반도체 기판은 프로세싱 챔버의 프로세싱 구역에 하우징될 수 있다. 방법들은 반도체 기판 상에서 유전체 재료의 노출된 구역들 근처에 포지셔닝된 질화물 재료의 노출된 구역들을 선택적으로 세정하는 단계를 포함할 수 있다. 방법들은 또한, 질화물 재료 위에 캡 재료를 후속하여 형성하는 단계를 포함할 수 있다. 캡 재료는 유전체 재료의 노출된 구역들에 비해 선택적으로 질화물 재료 상에 형성될 수 있다.
[0009] 일부 실시예들에서, 기판은, 유전체 재료의 노출된 구역에 의해 수직으로 분리된, 질화물 재료의 제1 노출된 구역 및 질화물 재료의 제2 노출된 구역을 포함할 수 있다. 유전체 재료는 실리콘 산화물일 수 있거나 또는 실리콘 산화물을 포함할 수 있다. 캡 재료는 실리콘 질화물일 수 있거나 또는 실리콘 질화물을 포함할 수 있다. 질화물 재료의 각각의 노출된 구역은 노출된 최상부 표면, 및 최상부 표면에 직각인 노출된 측벽을 포함할 수 있다. 캡 재료는, 제1 질화물 재료 및 제2 질화물 재료의 노출된 최상부 표면 및 노출된 측벽 상에 형성될 수 있다. 캡 재료는 제1 질화물 재료 상에 형성될 수 있고, 형성 후에, 제2 질화물 재료 상에 형성된 캡 재료와 접촉하지 않을 수 있다. 방법들은 또한, 반도체 기판으로부터 제1 질화물 재료, 제2 질화물 재료, 및 캡 재료들을 제거하는 단계를 포함할 수 있다.
[0010] 그러한 기술은 종래의 시스템들 및 기법들에 비해 다수의 이익들을 제공할 수 있다. 예컨대, 프로세스들은 금속 콘택 랜딩(metal contact landing)을 위한 더 넓은 영역을 제공할 수 있다. 부가적으로, 선택적인 동작들을 수행함으로써, 더 적은 마스킹 및 제거 동작들이 수행될 수 있으며, 이는 제작 큐 시간들을 극적으로 감소시킬 수 있고, 다른 방법으로는 어려운 구조들이 형성될 수 있게 할 수 있다. 이들 및 다른 실시예들은, 이들의 이점들 및 특징들 중 다수와 함께, 아래의 설명 및 첨부 도면들과 함께 상세히 설명된다.
[0011] 개시되는 기술의 성질 및 이점들의 추가적인 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0012] 도 1은 본 기술의 실시예들에 따른 예시적인 프로세싱 시스템의 평면도를 도시한다.
[0013] 도 2a는 본 기술의 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0014] 도 2b는 본 기술의 실시예들에 따른 예시적인 샤워헤드의 상세도를 도시한다.
[0015] 도 3은 본 기술의 실시예들에 따른 예시적인 샤워헤드의 저면도를 도시한다.
[0016] 도 4는 본 기술의 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0017] 도 5는 본 기술의 실시예들에 따른, 반도체 구조를 형성하는 방법에서의 선택된 동작들을 도시한다.
[0018] 도 6a 내지 도 6f는 본 기술의 실시예들에 따른 예시적인 기판들의 개략적인 단면도들을 도시한다.
[0019] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 스케일링된 것으로 구체적으로 명시되지 않는 한, 스케일링된 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 부가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0020] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 유사한 컴포넌트들을 구별하는 문자를 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용된 경우, 설명은, 문자와 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 적용가능하다.
[0021] 본 기술은 작은 피치 피처들의 반도체 프로세싱을 위한 시스템들 및 컴포넌트들을 포함한다. 2D NAND로부터 3D NAND로 전환할 때, 재료 층들을 측방향으로 에칭하고 형성하기 위해, 다수의 프로세스 동작들이 수직으로부터 수평 동작들로 변형된다. 부가적으로, 3D NAND 구조들에서 형성되는 셀들의 수가 증가됨에 따라, 메모리 홀들 및 다른 구조들의 종횡비들이 때때로 극적으로 증가된다. 종래의 3D NAND 프로세싱에서, 유전체 재료들 및 플레이스홀더(placeholder) 층들의 스택들은 전극-간 유전체 또는 IPD 층들을 형성할 수 있다. 이들 플레이스홀더 층들은, 플레이스홀더 재료를 완전히 제거하고 이 플레이스홀더 재료를 금속으로 대체하기 전에, 구조들을 생성하기 위해 수행되는 다양한 동작들을 가질 수 있다.
[0022] 제작 프로세스의 일부는 각각의 수직 레벨에서 금속 콘택 형성을 위한 접근을 제공하기 위한 계단 구조(staircase structure)를 형성하는 것을 포함할 수 있다. 산화물-질화물 층들 또는 ONON을 갖는 특정 제작 동작들에서, 질화물 층들은 금속 콘택 랜딩들을 포함할 수 있는 금속화를 위한 접근을 제공하기 위해 제거된다. 이 구조를 형성하는 프로세스는 종래의 프로세싱에서 다수의 동작들을 포함할 수 있으며, 그 동작들은, 계단 형성 후에, 계단 위에 놓이는 질화물 및 산화물 층들을 형성하는 것을 포함한다. 이들 층 형성들이 블랭킷 또는 등각 코팅들일 것이기 때문에, 각각의 레벨을 분리하도록, 계단들(stairs)의 측벽들을 측방향으로 에칭하기 위해, 후속 에칭 프로세스가 수행된다. 위에 놓인 산화물 층을 형성함으로써, 각각의 레벨 상의 질화물의 최상부 부분은 에칭 동안 보호된다. 그러나, 이러한 에칭 프로세스는 대개, 측방향으로 각각의 레벨의 질화물 층을 과다 에칭할 것이며, 이는 콘택 랜딩들이 형성되는 노출된 부분을 감소시킨다. 이어서, 후속하여 형성된 금속화 및 콘택 필러들은 감소된 접촉, 증가된 저항, 또는 다른 문제들을 특징으로 할 수 있다.
[0023] 본 기술은 이들 제작 동작들 중 다수를 제거하여 구조를 형성함으로써 이들 문제들을 극복한다. 종래의 셀들이 실리콘 질화물의 등각 층을 형성하는 경우, 본 기술은 부가적인 실리콘 질화물 캐핑 재료의 분리된 구역들을 생성할 수 있다. 이러한 캡은 콘택 랜딩 재료를 위한 유효 영역을 증가시킬 수 있고, 임의의 측방향 에칭 동작들을 감소 또는 제거할 수 있으며, 이는 메모리 구조의 각각의 레벨의 노출된 부분을 더 효과적으로 활용할 수 있다. 본 기술들은 계단 구조의 각각의 레벨의 노출된 질화물 부분 상의 선택적으로 증착된 캡 층을 활용함으로써 이들 구조들이 형성될 수 있게 한다. 캡 재료를 선택적으로 증착함으로써, 전체 콘택 랜딩 영역을 감소시킬 수 있는 층들의 에칭 백(etch back) 프로세스를 요구하지 않으면서, 구조의 각각의 레벨 사이에 분리가 생성될 수 있다.
[0024] 나머지 개시내용은 개시되는 기술을 활용하여 특정 에칭 및 증착 프로세스들을 일상적으로 식별할 것이지만, 설명되는 챔버들에서 발생할 수 있는 다양한 다른 에칭, 증착, 및 세정 프로세스들에 시스템들 및 방법들이 동일하게 적용가능하다는 것이 쉽게 이해될 것이다. 따라서, 본 기술은 설명되는 에칭 및 증착 프로세스들만을 이용한 사용으로 제한되는 것으로 간주되지 않아야 한다. 본 개시내용은, 본 기술에 따른 예시적인 프로세스 시퀀스의 동작들을 설명하기 전에, 특정 제거 및 증착 동작들을 수행하기 위해, 본 기술과 함께 사용될 수 있는 하나의 가능한 시스템 및 챔버들을 논의할 것이다.
[0025] 도 1은 실시예들에 따른, 증착, 에칭, 베이킹, 및 경화 챔버들의 프로세싱 시스템(100)의 일 실시예의 평면도를 도시한다. 도면에서, 한 쌍의 전방 개방 통합 포드(FOUP)들(102)은 다양한 사이즈들의 기판들을 공급하며, 그 기판들은 로봇 암들(104)에 의해 수용되고, 그리고 탠덤 섹션들(109a-c)에 포지셔닝된 기판 프로세싱 챔버들(108a-f) 중 하나 내에 배치되기 전에, 저압 홀딩 영역(106) 내에 배치된다. 제2 로봇 암(110)은 기판 웨이퍼들을 홀딩 영역(106)으로부터 기판 프로세싱 챔버들(108a-f)로 그리고 그 반대로 운송하기 위해 사용될 수 있다. 각각의 기판 프로세싱 챔버(108a-f)는, 순환 층 증착(CLD), 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 습식 에칭, 사전-세정, 탈기, 배향, 및 다른 기판 프로세스들에 부가하여, 본원에서 설명되는 선택적 증착 및 건식 에칭 프로세스들을 포함하는 다수의 기판 프로세싱 동작들을 수행하도록 장비될 수 있다.
[0026] 기판 프로세싱 챔버들(108a-f)은 기판 웨이퍼 상에서 유전체 막을 증착, 어닐링, 경화, 및/또는 에칭하기 위한 하나 이상의 시스템 컴포넌트들을 포함할 수 있다. 일 구성에서, 2개의 쌍들의 프로세싱 챔버들(예컨대, 108c-d 및 108e-f)은 기판 상에 유전체 재료 또는 금속-함유 재료를 증착하는 데 사용될 수 있으며, 제3 쌍의 프로세싱 챔버들(예컨대, 108a-b)은 증착된 유전체를 에칭하는 데 사용될 수 있다. 다른 구성에서, 모든 3개의 쌍들의 챔버들(예컨대, 108a-f)은 기판 상에서 유전체 막을 에칭하도록 구성될 수 있다. 설명되는 프로세스들 중 임의의 하나 이상은 상이한 실시예들에서 나타낸 제작 시스템으로부터 분리된 챔버(들)에서 수행될 수 있다.
[0027] 일부 실시예들에서, 챔버들은 구체적으로, 아래에서 설명되는 바와 같은 적어도 하나의 에칭 챔버 뿐만 아니라, 아래에서 설명되는 바와 같은 적어도 하나의 증착 챔버를 포함한다. 팩토리 인터페이스의 프로세싱 측에 이들 챔버들을 조합하여 포함시킴으로써, 아래에서 논의되는 모든 에칭 및 증착 프로세스들이, 제어된 환경에서 수행될 수 있다. 예컨대, 실시예들에서, 홀딩 영역(106)의 프로세싱 측에 진공 환경이 유지될 수 있고, 그에 따라, 모든 챔버들 및 이송들이 진공 하에서 유지된다. 이는 또한, 프로세싱되는 기판들과 수증기 및 다른 공기 컴포넌트들이 접촉하는 것을 제한할 수 있다. 유전체 막들을 위한 증착, 에칭, 어닐링, 및 경화 챔버들의 부가적인 구성들이 시스템(100)에 의해 고려된다는 것이 인식될 것이다.
[0028] 도 2a는 프로세싱 챔버 내에 파티셔닝된 플라즈마 생성 구역들을 갖는 예시적인 프로세스 챔버 시스템(200)의 단면도를 도시한다. 막 에칭 동안, 예컨대, 티타늄 질화물, 탄탈럼 질화물, 텅스텐, 코발트, 알루미늄 산화물, 텅스텐 산화물, 실리콘, 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 실리콘 옥시카바이드 등의 에칭 동안, 프로세스 가스가 가스 유입구 조립체(205)를 통해 제1 플라즈마 구역(215) 내로 유동될 수 있다. 원격 플라즈마 시스템(RPS)(201)이 시스템에 선택적으로 포함될 수 있고, 그리고 제1 가스를 프로세싱할 수 있으며, 그 후, 이 제1 가스는 가스 유입구 조립체(205)를 통해 이동한다. 유입구 조립체(205)는 2개 이상의 별개의 가스 공급 채널들을 포함할 수 있으며, 여기서, 제2 채널(미도시)은 RPS(201)(포함된 경우)를 우회할 수 있다.
[0029] 냉각 플레이트(203), 페이스플레이트(217), 이온 억제기(223), 샤워헤드(225), 및 기판(255)이 상부에 배치된 기판 지지부(265)가 도시되며, 이들은 실시예들에 따라 각각 포함될 수 있다. 페데스탈(265)은 프로세싱 동작들 동안 기판 또는 웨이퍼를 가열 및/또는 냉각시키도록 동작될 수 있는 열 교환 채널을 가질 수 있으며, 그 열 교환 채널을 통해 열 교환 유체가 유동하여 기판의 온도를 제어한다. 알루미늄, 세라믹, 또는 이들의 조합을 포함할 수 있는, 페데스탈(265)의 웨이퍼 지지 플래터는 또한, 매립된 저항성 가열기 엘리먼트를 사용하여, 비교적 높은 온도들, 이를테면 최대 또는 약 100 ℃ 내지 그 초과 또는 약 1100 ℃를 달성하기 위해, 저항성으로 가열될 수 있다.
[0030] 페이스플레이트(217)는 피라미드형, 원뿔형, 또는 좁은 최상부 부분이 넓은 최하부 부분으로 확장되는 다른 유사한 구조일 수 있다. 페이스플레이트(217)는 부가적으로, 도시된 바와 같이 평탄할 수 있고, 그리고 프로세스 가스들을 분배하는 데 사용되는 복수의 스루-채널(through-channel)들을 포함할 수 있다. RPS(201)의 사용에 따라, 플라즈마 여기 종 및/또는 플라즈마 생성 가스들은, 제1 플라즈마 구역(215) 내로의 더 균일한 전달을 위해, 페이스플레이트(217) 내의 복수의 홀들(도 2b에 도시됨)을 통과할 수 있다.
[0031] 예시적인 구성들은, 페이스플레이트(217)에 의해 제1 플라즈마 구역(215)으로부터 파티셔닝된 가스 공급 구역(258) 내로 가스 유입구 조립체(205)가 개방되게 하여, 가스들/종이 페이스플레이트(217) 내의 홀들을 통해 제1 플라즈마 구역(215) 내로 유동하게 하는 것을 포함할 수 있다. 구조적 및 동작적 피처들은, 제1 플라즈마 구역(215)으로부터 역으로 공급 구역(258), 가스 유입구 조립체(205), 및 유체 공급 시스템(210) 내로 유동하는 플라즈마의 상당한 역류를 방지하도록 선택될 수 있다. 페이스플레이트(217), 또는 챔버의 전도성 최상부 부분, 및 샤워헤드(225)는 피처들 사이에 절연 링(220)이 위치되어 있는 상태로 도시되며, 이는 AC 전위가 샤워헤드(225) 및/또는 이온 억제기(223)에 대하여 페이스플레이트(217)에 인가될 수 있게 한다. 절연 링(220)은 페이스플레이트(217)와 샤워헤드(225) 및/또는 이온 억제기(223) 사이에 포지셔닝될 수 있고, 그에 따라, 용량성 커플링 플라즈마(CCP)가 제1 플라즈마 구역에 형성되는 것을 가능하게 할 수 있다. 배플(미도시)이 부가적으로, 제1 플라즈마 구역(215)에 위치되거나, 또는 그렇지 않으면, 가스 유입구 조립체(205)와 커플링되어, 가스 유입구 조립체(205)를 통하는 구역 내로의 유체의 유동에 영향을 미칠 수 있다.
[0032] 이온 억제기(223)는 구조 전체에 걸쳐 복수의 애퍼처들을 정의하는 플레이트 또는 다른 기하형상을 포함할 수 있으며, 그 복수의 애퍼처들은 제1 플라즈마 구역(215) 밖으로의 이온성-하전 종의 이동을 억제하는 한편, 비하전 중성 또는 라디칼 종이 이온 억제기(223)를 통해 억제기와 샤워헤드 사이의 활성화 가스 전달 구역 내로 통과할 수 있게 하도록 구성된다. 실시예들에서, 이온 억제기(223)는 다양한 애퍼처 구성들을 갖는 천공 플레이트를 포함할 수 있다. 이들 비하전 종은 애퍼처들을 통해 반응성이 더 낮은 캐리어 가스와 함께 운송되는 고 반응성 종을 포함할 수 있다. 위에서 언급된 바와 같이, 홀들을 통하는 이온성 종의 이동이 감소될 수 있고, 일부 경우들에서는 완전히 억제될 수 있다. 이온 억제기(223)를 통과하는 이온성 종의 양을 제어하는 것은 유리하게, 아래 놓인 웨이퍼 기판과 접촉하게 되는 가스 혼합물에 대한 증가된 제어를 제공할 수 있으며, 이는 결국, 가스 혼합물의 증착 및/또는 에칭 특성들의 제어를 증가시킬 수 있다. 예컨대, 가스 혼합물의 이온 농도의 조정들은 그 가스 혼합물의 에칭 선택성, 예컨대 SiNx:SiOx 에칭 비율들, Si:SiOx 에칭 비율들 등을 상당히 변경할 수 있다. 증착이 수행되는 대안적인 실시예들에서, 이는 또한, 유전체 재료들에 대한 등각-대-유동성 스타일 증착들의 밸런스를 시프팅할 수 있다.
[0033] 이온 억제기(223) 내의 복수의 애퍼처들은 이온 억제기(223)를 통하는 활성화 가스, 즉 이온성, 라디칼, 및/또는 중성 종의 통과를 제어하도록 구성될 수 있다. 예컨대, 홀들의 종횡비, 또는 홀 직경 대 길이, 및/또는 홀들의 기하형상은 이온 억제기(223)를 통과하는 활성화 가스 내의 이온성-하전 종의 유동이 감소되도록 제어될 수 있다. 이온 억제기(223) 내의 홀들은 플라즈마 여기 구역(215)과 대면하는 테이퍼링(tapered) 부분, 및 샤워헤드(225)와 대면하는 원통형 부분을 포함할 수 있다. 원통형 부분은 샤워헤드(225)로 통과하는 이온성 종의 유동을 제어하도록 형상화 및 치수화될 수 있다. 억제기를 통하는 이온성 종의 유동을 제어하기 위한 부가적인 수단으로서, 조정가능 전기 바이어스가 또한 이온 억제기(223)에 인가될 수 있다.
[0034] 이온 억제기(223)는 플라즈마 생성 구역으로부터 기판으로 이동하는 이온성 하전 종의 양을 감소 또는 제거하도록 기능할 수 있다. 비하전 중성 및 라디칼 종은 기판과 반응하기 위해 이온 억제기 내의 개구들을 여전히 통과할 수 있다. 실시예들에서, 기판을 둘러싸는 반응 구역 내의 이온성 하전 종의 완전한 제거는 수행되지 않을 수 있다는 것이 유의되어야 한다. 특정 경우들에서, 이온성 종은 에칭 및/또는 증착 프로세스를 수행하기 위해 기판에 도달하도록 의도된다. 이들 경우들에서, 이온 억제기는 프로세스를 보조하는 레벨로 반응 구역 내의 이온성 종의 농도를 제어하는 것을 도울 수 있다.
[0035] 이온 억제기(223)와 조합된 샤워헤드(225)는, 여기 종이 여전히 챔버 플라즈마 구역(215)으로부터 기판 프로세싱 구역(233)으로 이동할 수 있게 하면서, 제1 플라즈마 구역(215)에 존재하는 플라즈마가 기판 프로세싱 구역(233) 내의 가스들을 직접적으로 여기시키는 것을 피할 수 있게 할 수 있다. 이러한 방식으로, 챔버는 에칭되는 기판(255)과 플라즈마가 접촉하는 것을 방지하도록 구성될 수 있다. 이는 유리하게, 생성된 플라즈마에 의해 직접적으로 접촉되는 경우 손상, 전위, 또는 그렇지 않으면 왜곡(warp)될 수 있는, 기판 상에 패터닝된 다양한 복잡한 구조들 및 막들을 보호할 수 있다. 부가적으로, 플라즈마가 기판과 접촉하거나 또는 기판 레벨에 접근할 수 있게 될 때, 산화물 종이 에칭되는 레이트가 증가될 수 있다. 따라서, 재료의 노출된 구역이 산화물인 경우, 이 재료는 기판으로부터 플라즈마를 원격으로 유지함으로써 더 보호될 수 있다.
[0036] 프로세싱 시스템은, 제1 플라즈마 구역(215) 또는 프로세싱 구역(233)에 플라즈마를 생성하도록, 페이스플레이트(217), 이온 억제기(223), 샤워헤드(225), 및/또는 페데스탈(265)에 전력을 제공하기 위해, 프로세싱 챔버와 전기적으로 커플링된 전력 공급부(240)를 더 포함할 수 있다. 전력 공급부는 수행되는 프로세스에 따라 챔버에 조정가능한 양의 전력을 전달하도록 구성될 수 있다. 그러한 구성은 수행되는 프로세스들에서 튜닝가능 플라즈마가 사용될 수 있게 할 수 있다. 대개 온 또는 오프 기능성이 제공되는 원격 플라즈마 유닛과 달리, 튜닝가능 플라즈마는 특정 양의 전력을 플라즈마 구역(215)에 전달하도록 구성될 수 있다. 이는 결국, 전구체들이 특정 방식들로 해리되어 이들 전구체들에 의해 생성되는 에칭 프로파일들을 향상시킬 수 있도록, 특정 플라즈마 특성들의 개발을 가능하게 할 수 있다.
[0037] 플라즈마는 샤워헤드(225) 위의 챔버 플라즈마 구역(215), 또는 샤워헤드(225) 아래의 기판 프로세싱 구역(233)에서 점화될 수 있다. 실시예들에서, 기판 프로세싱 구역(233)에 형성되는 플라즈마는 페데스탈이 전극으로서 작용하여 형성되는 DC 바이어스 플라즈마일 수 있다. 플라즈마는, 예컨대 불소-함유 전구체 또는 다른 전구체의 유입으로부터 라디칼 전구체들을 생성하기 위해, 챔버 플라즈마 구역(215)에 존재할 수 있다. 증착 동안 챔버 플라즈마 구역(215)에 플라즈마를 점화시키기 위해, 전형적으로는 라디오 주파수(RF) 범위의 AC 전압이 프로세싱 챔버의 전도성 최상부 부분, 이를테면 페이스플레이트(217)와 샤워헤드(225) 및/또는 이온 억제기(223) 사이에 인가될 수 있다. RF 전력 공급부는 13.56 MHz의 고 RF 주파수를 생성할 수 있지만, 또한, 다른 주파수들을 단독으로 또는 13.56 MHz 주파수와 조합하여 생성할 수 있다.
[0038] 도 2b는 페이스플레이트(217)를 통한 프로세싱 가스 분배에 영향을 미치는 피처들의 상세도(253)를 도시한다. 도 2a 및 도 2b에 도시된 바와 같이, 페이스플레이트(217), 냉각 플레이트(203), 및 가스 유입구 조립체(205)가 교차하여 가스 공급 구역(258)을 정의하며, 가스 유입구(205)로부터 가스 공급 구역(258) 내로 프로세스 가스들이 전달될 수 있다. 가스들은 가스 공급 구역(258)을 충전할 수 있고, 페이스플레이트(217) 내의 애퍼처들(259)을 통해 제1 플라즈마 구역(215)으로 유동할 수 있다. 애퍼처들(259)은 실질적으로 단방향 방식으로 유동을 지향시키도록 구성될 수 있고, 그에 따라, 프로세스 가스들은 프로세싱 구역(233) 내로 유동할 수 있지만, 페이스플레이트(217)를 횡단한 후에 가스 공급 구역(258) 내로 역류하는 것이 부분적으로 또는 완전히 방지될 수 있다.
[0039] 프로세싱 챔버 섹션(200)에서 사용하기 위한 샤워헤드(225)와 같은 가스 분배 조립체들은 듀얼 채널 샤워헤드(DCSH)들로서 지칭될 수 있고, 그리고 도 3에서 설명되는 실시예들에서 부가적으로 상세히 설명된다. 듀얼 채널 샤워헤드는, 프로세싱 구역(233) 외부에서 에천트들의 분리를 가능하게 하여, 프로세싱 구역 내로 전달되기 전에 챔버 컴포넌트들 및 서로에 대한 제한된 상호작용을 제공하는 에칭 프로세스들을 제공할 수 있다.
[0040] 샤워헤드(225)는 상부 플레이트(214) 및 하부 플레이트(216)를 포함할 수 있다. 플레이트들은 플레이트들 사이에 볼륨(218)을 정의하도록 서로 커플링될 수 있다. 플레이트들의 커플링은 상부 및 하부 플레이트들을 통하는 제1 유체 채널들(219), 및 하부 플레이트(216)를 통하는 제2 유체 채널들(221)을 제공하도록 이루어질 수 있다. 형성된 채널들은 제2 유체 채널들(221)만을 통한 볼륨(218)으로부터 하부 플레이트(216)를 통하는 유체 접근을 제공하도록 구성될 수 있으며, 제1 유체 채널들(219)은 플레이트들 사이의 볼륨(218) 및 제2 유체 채널들(221)로부터 유동적으로 격리될 수 있다. 볼륨(218)은 가스 분배 조립체(225)의 측면을 통해 유동적으로 접근가능할 수 있다.
[0041] 도 3은 실시예들에 따른, 프로세싱 챔버와 함께 사용하기 위한 샤워헤드(325)의 저면도이다. 샤워헤드(325)는 도 2a에 도시된 샤워헤드(225)와 대응할 수 있다. 제1 유체 채널들(219)의 뷰(view)를 나타내는 스루-홀들(365)은, 샤워헤드(225)를 통하는 전구체들의 유동을 제어하고 그 유동에 영향을 미치기 위해, 복수의 형상들 및 구성들을 가질 수 있다. 제2 유체 채널들(221)의 뷰를 나타내는 작은 홀들(375)은 샤워헤드의 표면에 걸쳐 실질적으로 균일하게 분포될 수 있고, 심지어 스루-홀들(365) 사이에서도 실질적으로 균일하게 분포될 수 있으며, 그리고 전구체들이 샤워헤드에서 빠져나갈 때 다른 구성들보다 더 균일한, 전구체들의 혼합을 제공하는 것을 도울 수 있다.
[0042] 도 4로 넘어가면, 본 기술의 하나 이상의 실시예들에 따른 원자 층 증착 시스템(400) 또는 반응기의 개략적인 단면도가 도시된다. 시스템(400)은 로드 락 챔버(10) 및 프로세싱 챔버(20)를 포함할 수 있다. 프로세싱 챔버(20)는 일반적으로, 진공 또는 적어도 낮은 압력 하에서 동작될 수 있는 밀봉가능 인클로저일 수 있다. 프로세싱 챔버(20)는 격리 밸브(15)에 의해 로드 락 챔버(10)로부터 격리될 수 있다. 격리 밸브(15)는, 폐쇄 포지션에서, 로드 락 챔버(10)로부터 프로세싱 챔버(20)를 밀봉할 수 있고, 그리고 개방 포지션에서, 기판(60)이 로드 락 챔버(10)로부터 밸브를 통해 프로세싱 챔버(20)로 그리고 그 반대로 이송될 수 있게 할 수 있다.
[0043] 시스템(400)은 기판(60)에 걸쳐 하나 이상의 가스들을 분배할 수 있는 가스 분배 플레이트(30)를 포함할 수 있다. 가스 분배 플레이트(30)는 당업자에게 알려져 있는 임의의 적합한 분배 플레이트일 수 있으며, 설명되는 특정 가스 분배 플레이트들이 본 기술의 범위를 제한하는 것으로 이해되지 않아야 한다. 가스 분배 플레이트(30)의 출력면은 기판(60)의 제1 표면(61)과 대면할 수 있다.
[0044] 가스 분배 플레이트(30)는 기판(60)에 하나 이상의 가스 스트림들을 전달하도록 구성된 복수의 가스 포트들, 및 각각의 가스 포트 사이에 배치되고 프로세싱 챔버(20) 밖으로 가스 스트림들을 전달하도록 구성된 복수의 진공 포트들을 포함할 수 있다. 도 4에 예시된 바와 같이, 가스 분배 플레이트(30)는 제1 전구체 인젝터(420), 제2 전구체 인젝터(430), 및 퍼지 가스 인젝터(440)를 포함할 수 있다. 인젝터들(420, 430, 440)은 시스템 컴퓨터(미도시), 이를테면 메인프레임에 의해, 또는 챔버-특정 제어기, 이를테면 프로그램가능 로직 제어기에 의해 제어될 수 있다. 전구체 인젝터(420)는 복수의 가스 포트들(425)을 통해 프로세싱 챔버(20) 내로 화합물(A)의 반응성 전구체의 연속 또는 펄스 스트림을 주입하도록 구성될 수 있다. 전구체 인젝터(430)는 복수의 가스 포트들(435)을 통해 프로세싱 챔버(20) 내로 화합물(B)의 반응성 전구체의 연속 또는 펄스 스트림을 주입하도록 구성될 수 있다. 퍼지 가스 인젝터(440)는 복수의 가스 포트들(445)을 통해 프로세싱 챔버(20) 내로 비-반응성 또는 퍼지 가스의 연속 또는 펄스 스트림을 주입하도록 구성될 수 있다. 퍼지 가스는 프로세싱 챔버(20)로부터 반응성 재료 및 반응성 부산물들을 제거하도록 구성될 수 있다. 퍼지 가스는 전형적으로, 불활성 가스, 이를테면 질소, 아르곤, 또는 헬륨일 수 있다. 가스 포트들(445)은 화합물(B)의 전구체로부터 화합물(A)의 전구체를 분리하여 전구체들 사이의 교차-오염을 방지하기 위해 가스 포트들(425)과 가스 포트들(435) 사이에 배치될 수 있다.
[0045] 다른 양상에서, 프로세싱 챔버(20) 내에 전구체들을 주입하기 전에, 원격 플라즈마 소스(미도시)가 전구체 인젝터(420) 및 전구체 인젝터(430)에 연결될 수 있다. 반응성 종의 플라즈마는 원격 플라즈마 소스 내의 화합물에 전기장을 인가함으로써 생성될 수 있다. 의도된 화합물들을 활성화시킬 수 있는 임의의 전력 소스가 사용될 수 있다. 예컨대, DC, 라디오 주파수, 및 마이크로파 기반 방전 기법들을 사용하는 전력 소스들이 사용될 수 있다. RF 전력 소스가 사용되는 경우, 그 RF 전력 소스는 용량성 또는 유도성 커플링될 수 있다. 활성화는 또한, 열 기반 기법, 가스 분해 기법, 고강도 광 소스, 이를테면 자외선 광, 또는 x-선 소스에 대한 노출에 의해 생성될 수 있다.
[0046] 시스템(400)은 프로세싱 챔버(20)에 연결된 펌핑 시스템(450)을 더 포함할 수 있다. 펌핑 시스템(450)은 일반적으로, 하나 이상의 진공 포트들(455)을 통해 프로세싱 챔버(20) 밖으로 가스 스트림들을 진공배기시키도록 구성될 수 있다. 진공 포트들(455)은, 가스 스트림들이 기판 표면과 반응한 후에 프로세싱 챔버(20) 밖으로 가스 스트림들을 진공배기시키기 위해, 그리고 전구체들 사이의 교차-오염을 추가로 제한하기 위해, 각각의 가스 포트 사이에 배치될 수 있다.
[0047] 시스템(400)은 각각의 포트 사이에서 프로세싱 챔버(20) 상에 배치된 복수의 파티션들(460)을 포함할 수 있다. 각각의 파티션의 하부 부분은 기판(60)의 제1 표면(61) 근처까지, 이를테면 예컨대, 제1 표면(61)으로부터 약 0.5 mm 이상까지 연장될 수 있다. 이러한 방식으로, 파티션들(460)의 하부 부분들은, 가스 스트림들이 기판 표면과 반응한 후에 가스 스트림들이 하부 부분들 주위에서 진공 포트들(455) 쪽으로 유동할 수 있게 할 정도로 충분한 거리만큼, 기판 표면으로부터 분리될 수 있다. 화살표들(498)은 가스 스트림들의 방향을 표시한다. 파티션들(460)이 가스 스트림들에 대한 물리적 배리어로서 동작할 수 있기 때문에, 파티션들(460)이 또한, 전구체들 사이의 교차 오염을 제한할 수 있다. 도시된 어레인지먼트는 단지 예시적인 것일 뿐이고, 본 기술의 범위를 제한하는 것으로 이해되지 않아야 한다. 도시된 가스 분배 시스템이 단지 하나의 가능한 분배 시스템일 뿐이고, 다른 타입들의 샤워헤드들이 이용될 수 있다는 것이 당업자에 의해 이해될 것이다.
[0048] 동작 시, 기판(60)은, 이를테면 로봇에 의해, 로드 락 챔버(10)로 전달될 수 있고, 셔틀(65) 상에 배치될 수 있다. 격리 밸브(15)가 개방된 후에, 셔틀(65)은 트랙(70)을 따라 이동될 수 있다. 셔틀(65)이 프로세싱 챔버(20)에 진입하면, 격리 밸브(15)는 폐쇄되어 프로세싱 챔버(20)를 밀봉할 수 있다. 이어서, 셔틀(65)은 프로세싱을 위해 프로세싱 챔버(20)를 통해 이동될 수 있다. 일 실시예에서, 셔틀(65)은 챔버를 통해 선형 경로로 이동될 수 있다.
[0049] 기판(60)이 프로세싱 챔버(20)를 통해 이동함에 따라, 기판(60)의 제1 표면(61)은, 가스 포트들(425)로부터 유래하는 화합물(A)의 전구체, 및 가스 포트들(435)로부터 유래하는 화합물(B)의 전구체, 그리고 이들 사이에서 가스 포트들(445)로부터 유래하는 퍼지 가스에 반복적으로 노출될 수 있다. 퍼지 가스의 주입은, 다음 전구체에 기판 표면(61)을 노출시키기 전에, 이전 전구체로부터의 미반응 재료를 제거하도록 설계될 수 있다. 다양한 가스 스트림들에 대한 각각의 노출 후에, 가스 스트림들은 펌핑 시스템(450)에 의해 진공 포트들(455)을 통해 진공배기될 수 있다. 각각의 가스 포트의 양 측들에 진공 포트가 배치될 수 있기 때문에, 가스 스트림들은 양 측들에서 진공 포트들(455)을 통해 진공배기될 수 있다. 따라서, 가스 스트림들은 각각의 가스 포트들로부터 기판(60)의 제1 표면(61) 쪽으로 수직 하방으로 유동하고, 제1 표면(61)에 걸쳐 그리고 파티션들(460)의 하부 부분들 주위로 유동하여, 최종적으로 진공 포트들(455) 쪽으로 상방으로 유동할 수 있다. 이러한 방식으로, 각각의 가스는 기판 표면(61)에 걸쳐 균일하게 분배될 수 있다. 기판(60)은 또한, 다양한 가스 스트림들에 노출되는 동안 회전될 수 있다. 기판의 회전은 형성되는 층들에 스트립들이 형성되는 것을 방지하는 데 유용할 수 있다. 기판의 회전은 연속 또는 불연속 스텝들일 수 있다.
[0050] 기판 표면(61)이 각각의 가스에 노출되는 정도는, 예컨대, 가스 포트로부터 유래하는 각각의 가스의 유량들 및 기판(60)의 이동의 레이트에 의해 결정될 수 있다. 일 실시예에서, 각각의 가스의 유량들은 기판 표면(61)으로부터 흡착된 전구체들을 제거하지 않도록 구성될 수 있다. 각각의 파티션 사이의 폭, 프로세싱 챔버(20) 상에 배치된 가스 포트들의 수, 및 기판이 앞뒤로 통과될 수 있는 횟수가 또한, 기판 표면(61)이 다양한 가스들에 노출되는 정도를 결정할 수 있다. 결과적으로, 증착되는 막의 양 및 품질은 위에서 설명된 인자들을 변화시킴으로써 최적화될 수 있다.
[0051] 다른 실시예에서, 시스템(400)은, 퍼지 가스 인젝터(440) 없이, 전구체 인젝터(420) 및 전구체 인젝터(430)를 포함할 수 있다. 결과적으로, 기판(60)이 프로세싱 챔버(20)를 통해 이동함에 따라, 기판 표면(61)은 화합물(A)의 전구체 및 화합물(B)의 전구체에 교번적으로 노출될 수 있고, 이들 사이에서 퍼지 가스에는 노출되지 않는다.
[0052] 도 4에 도시된 실시예는 기판 위에 가스 분배 플레이트(30)를 갖는다. 이러한 업라이트(upright) 배향에 대하여 실시예들이 설명 및 도시되었지만, 반전된 배향이 또한 가능하다는 것이 이해될 것이다. 그 상황에서, 기판(60)의 제1 표면(61)은 하방을 향할 수 있는 한편, 기판을 향하는 가스 유동들은 상방으로 지향될 수 있다. 하나 이상의 실시예들에서, 적어도 하나의 복사 열 소스(90)가 기판의 제2 면을 가열하기 위해 포지셔닝될 수 있다.
[0053] 일부 실시예들에서, 셔틀(65)은 기판(60)을 운반하기 위한 서셉터(66)일 수 있다. 일반적으로, 서셉터(66)는 기판에 걸쳐 균일한 온도를 형성하는 것을 돕는 캐리어일 수 있다. 서셉터(66)는 로드 락 챔버(10)와 프로세싱 챔버(20) 사이에서 도 4의 어레인지먼트에 대하여 좌측에서 우측으로 그리고 우측에서 좌측으로 양 방향들로 이동가능할 수 있다. 서셉터(66)는 기판(60)을 운반하기 위한 최상부 표면(67)을 가질 수 있다. 서셉터(66)는 가열식 서셉터일 수 있고, 그에 따라, 기판(60)은 프로세싱을 위해 가열될 수 있다. 예로서, 서셉터(66)는, 서셉터(66) 아래에 배치된, 복사 열 소스(90), 가열 플레이트, 저항성 코일들, 또는 다른 가열 디바이스들에 의해 가열될 수 있다. 측방향 이동(lateral transition)으로서 예시되어 있지만, 시스템(400)의 실시예들은 또한, 예시된 가스 분배 시스템 아래에 포지셔닝된 하나 이상의 기판들을 연속적으로 처리하기 위해 휠(wheel)이 시계방향 또는 반-시계방향으로 회전할 수 있는 회전 기반 시스템에서 활용될 수 있다. 부가적인 변형들은 본 기술에 의해 포함되는 것으로 유사하게 이해된다.
[0054] 도 5는 반도체 구조를 형성하는 방법(500)을 예시하며, 방법(500)의 다수의 동작들은, 예컨대, 이전에 설명된 바와 같은 챔버들(200 및 400)에서 수행될 수 있을 뿐만 아니라, 아래에서 논의되는 선택적인 동작들을 수행할 수 있는 다른 챔버들에서 수행될 수 있다. 방법(500)은 방법의 개시 전에 하나 이상의 동작들을 포함할 수 있으며, 그 하나 이상의 동작들은 프론트 엔드 프로세싱, 증착, 에칭, 폴리싱, 세정, 또는 설명되는 동작들 전에 수행될 수 있는 임의의 다른 동작들을 포함한다. 방법은 도면에 표시된 바와 같은 다수의 선택적인 동작들을 포함할 수 있으며, 그 선택적인 동작들은 본 기술에 따른 방법과 구체적으로 연관될 수 있거나 또는 구체적으로 연관되지 않을 수 있다. 예컨대, 동작들 중 다수는 더 광범위한 범위의 구조 형성을 제공하기 위해 설명되지만, 본 기술에 중요한 것은 아니거나, 또는 아래에서 추가로 논의될 바와 같은 대안적인 방법에 의해 수행될 수 있다. 방법(500)은 도 6a 내지 도 6f에 개략적으로 도시된 동작들을 설명하며, 도 6a 내지 도 6f의 예시들은 방법(500)의 동작들과 함께 설명될 것이다. 도 6은 단지 부분적인 개략도들만을 예시하며, 기판은 도면들에 예시된 바와 같은 양상들을 갖는 임의의 수의 섹션들을 포함할 수 있다는 것이 이해되어야 한다.
[0055] 방법(500)은 다수의 노출된 구역들을 갖는 기판, 이를테면, 3D NAND 구조를 생성하는 데 있어서 추가로 개발될 구역들을 포함하는 기판 상에 수행되는 동작들을 수반할 수 있다. 도 6a에 예시된 바와 같이, 실리콘, 실리콘 게르마늄, 또는 다른 기판 재료들일 수 있는 기판 위에 놓여 있을 수 있는 복수의 스택된 층들을 포함하는 프로세싱된 구조(600)의 일부가 도시된다. 층들은, 예컨대, 실리콘 질화물일 수 있는 질화물 재료(620)를 갖는 층들과 교번되는, 실리콘 산화물과 같은 산화물일 수 있는 유전체 재료(610)를 포함하는, 메모리 노드들을 생성하기 위한 층들을 포함할 수 있다. 구조의 각각의 층은 유전체 재료(610)의 층, 및 위에 놓인, 질화물 재료(620)의 층을 포함하는 것을 특징으로 할 수 있다. 계단 구조는 질화물 재료(620)의 최상부 부분 뿐만 아니라, 질화물 재료(620)와 산화물 재료(610) 둘 모두의 측벽들을 노출시킬 수 있다. 7개의 재료 층들만을 갖는 것으로 예시되어 있지만, 예시적인 구조들은 임의의 수의 층들, 이를테면, 최대 약 10개 이상, 약 15개 이상, 약 20개 이상, 약 25개 이상, 약 30개 이상, 약 35개 이상, 약 40개 이상, 약 45개 이상, 약 50개 이상, 약 55개 이상, 약 60개 이상, 약 65개 이상, 약 70개 이상, 약 80개 이상, 약 90개 이상, 약 100개 이상, 또는 그 초과의 재료 층들을 포함할 수 있다.
[0056] 방법(500)은 초기에, 도 6b에 예시된 바와 같이, 계단 구조 위에 측벽 캡 또는 보호 재료(623)를 생성하는 단계를 포함할 수 있다. 보호 재료(623)는 동작(505)에서 구조(600) 위에 등각적으로 형성된 산화물 층일 수 있다. 실시예들에서, 보호 재료(623)는 산화물, 질화물, 탄소-함유 재료, 또는 다양한 다른 재료들을 포함할 수 있다. 재료는 구조의 최상부 표면(623a) 뿐만 아니라 측벽 표면들(623b)에 걸쳐 형성될 수 있다. 실시예들에서, 측벽 부분들은 산화물 재료(610) 및/또는 질화물 재료(620) 중 하나 또는 둘 모두에 걸쳐 연장될 수 있다. 형성되면, 최상부 표면(623a)은 질화물 재료(620)의 표면을 노출시키기 위해 리세스(recess)될 수 있다. 최상부 표면(623a)은, 동작(510)에서, 방향성 컴포넌트를 포함하는 선택적 제거를 수행하는 것을 포함하는 다양한 방식들로 리세스될 수 있다. 예컨대, 최상부 표면(623a) 및 측벽 표면들(623b)이 유사한 보호 재료를 포함할 수 있지만, 제거는 최상부 표면(623a)으로 제한될 수 있거나, 또는 최상부 표면(623a)으로 실질적으로 제한될 수 있다.
[0057] 실시예들에서, 불활성 플라즈마를 보호 재료(623) 쪽으로 지향시키기 위해 프로세스가 수행될 수 있다. 예컨대, 전구체, 이를테면, 수소, 헬륨 아르곤, 또는 보호 재료(623)와 화학적으로 반응하지 않을 수 있는 일부 다른 재료로 바이어스 플라즈마, 이를테면 웨이퍼-레벨 DC 플라즈마가 형성될 수 있다. DC 바이어스 플라즈마를 활용함으로써, 플라즈마 유출물들은 기판에 대해 실질적으로 직각인 배향으로 기판에 전달될 수 있으며, 이는 측벽 표면들(623b)과의 상호작용을 제한 또는 감소시킬 수 있다. 실시예들에서, 최상부 표면들(623a)은 보호 재료(623)를 손상시킬 수 있는 플라즈마 유출물들과 접촉될 수 있다. 손상되면, 최상부 표면들(623a)은 측벽 부분들(623b)보다 제거되는 것이 더 쉬울 수 있다. 따라서, 아래에서 논의되는 바와 같은 플라즈마 제거는 상승된 온도들, 이를테면 약 80 ℃ 이상으로 수행될 수 있으며, 이는 최상부 표면(623a)을 제거할 수 있지만 측벽 부분들(623b)에 제한된 영향을 미칠 수 있다.
[0058] 방법(500)은, 기판 상의 계단 구조의 형성 및 보호 재료(623)의 최상부 표면들의 제거 후에, 질화물 재료의 세정 표면을 생성하는 단계를 포함할 수 있다. 반도체 프로세싱 챔버의 프로세싱 구역 내에 포지셔닝되면, 방법은, 동작(515)에서, 프로세싱 챔버의 원격 플라즈마 구역에서 불소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 동작(515)은 동작(510)의 연속일 수 있지만, 특정 특성들, 이를테면 압력 및/또는 온도는 조정될 수 있거나 또는 조정되지 않을 수 있다. 원격 플라즈마 구역은 프로세싱 구역과 유동적으로 커플링될 수 있지만, 원격 플라즈마 구역은, 노출된 구조들 또는 재료들을 손상시킬 수 있는 플라즈마를 기판 레벨에서 제한하기 위해, 물리적으로 파티셔닝될 수 있다.
[0059] 동작(520)에서, 플라즈마의 유출물들은 프로세싱 구역 내로 유동될 수 있으며, 여기서, 그 유출물들은 반도체 기판과 접촉할 수 있다. 동작(525)에서, 질화물 재료(620)의 노출된 구역들의 측벽 표면들(624) 또는 최상부 표면들(622) 상에 남아 있을 수 있는 잔여 산화물 재료 또는 다른 재료가 질화물 재료로부터 선택적으로 세정될 수 있다. 질화물 재료(620)의 노출된 구역들은, 이전 제작 동작들 동안, 이를테면, 3D NAND 반도체 구조일 수 있는 구조 상의 계단 형성 동안, 노출되었을 수 있다. 에칭 프로세스가 위에 놓인 유전체 재료(610)를 실질적으로 또는 본질적으로 제거하였을 수 있지만, 잔여 미립자 재료가 표면 상에 여전히 남아 있을 수 있다. 일부 실시예들에서, 후속 동작들, 이를테면 증착 동작들은, 질화물 재료(620)와 접촉하였을 수 있거나 또는 질화물 재료(620) 상에 잔여 미립자 재료를 증착하였거나 남겼을 수 있는 다른 재료들 또는 미립자들, 이를테면 산화물 또는 다른 재료들이 실질적으로 또는 본질적으로 제거된, 질화물 재료(620)의 표면에 적어도 부분적으로 기반할 수 있다. 따라서, 산화물 또는 다른 미립자 재료들이 실질적으로 또는 본질적으로 제거된, 질화물 재료들의 최상부 및/또는 측벽 표면을 제공하도록, 잔여 미립자 또는 다른 재료를 제거하기 위해, 불소-함유 플라즈마 유출물들이 질화물의 노출된 구역들로 전달될 수 있다. 세정 프로세스는 질화물에 비하여 산화물에 대해 높은 선택성을 갖는 에칭 프로세스와 유사할 수 있다. 따라서, 프로세스는 세정되는 질화물 층들에 최소의 영향을 미치도록 구성될 수 있다.
[0060] 선택적인 동작(530)에서, 기판은 에칭 챔버로부터 증착 챔버로 이송될 수 있다. 이송은 진공 하에서 발생할 수 있으며, 2개의 챔버들 둘 모두는, 제어되는 환경에서 이송이 발생할 수 있게 하기 위해, 동일한 클러스터 툴 상에 있을 수 있다. 예컨대, 이송 동안 진공 조건들이 유지될 수 있으며, 이송은 진공을 파괴시키지 않으면서 발생할 수 있다. 증착 챔버, 이를테면 위에서 설명된 챔버(400)에 있게 되면, 동작(535)에서, 세정된 질화물 재료(620) 위에 캡 재료가 형성 또는 증착될 수 있다. 도 6d에 예시된 바와 같이, 유전체 재료일 수 있는 캡 재료(625)는 세정된 질화물 재료(620)와 접촉하여 또는 세정된 질화물 재료(620) 바로 위에 형성될 수 있다. 증착 동작은 선택적 증착일 수 있으며, 여기서, 캡 재료는 노출된 유전체 재료(610)이 비해 우선적으로 질화물 재료(620) 상에 형성된다. 부가적인 마스킹 동작들을 포함할 수 있는 종래의 기술들과 대조적으로, 동작(535)은 에칭 동작(525) 직후에 수행될 수 있다.
[0061] 도면에 도시된 바와 같이, 캡 재료(625)는, 측벽 부분(624)이 얼마나 많이 노출되었는지에 따라, 질화물 재료들(620)의 측벽 부분(624)과 최상부 표면(622) 둘 모두를 따라 형성될 수 있거나, 또는 최상부 표면(622)을 따라 형성될 수 있다. 예컨대, 동작(510)에서의 선택적 제거는 보호 재료(623)의 높이를 감소시켜서 측벽(624)의 일부를 노출시킬 수 있다. 캡 재료(625)가 측벽(624)을 따라 연장되어 질화물 재료(620)의 커버리지(coverage)가 연장될 수 있다. 캡 재료(625)의 형성이 유전체 재료(610)에 비해 우선적으로 질화물 재료(620) 상에 발생할 수 있지만, 캡 재료(625)의 형성은 최상부 표면(622) 및 측벽 부분(624) 상에서 등각적일 수 있거나 또는 실질적으로 등각적일 수 있다. 일부 실시예들에서, 최상부 표면(622)을 따르는 캡 재료(625)의 제1 부분과 측벽 표면(624)을 따르는 캡 재료(625)의 제2 부분 사이의 두께의 차이는 실시예들에서 약 5 nm 이하일 수 있고, 두께의 차이는 약 4 nm 이하, 약 3 nm 이하, 약 2 nm 이하, 약 1 nm 이하, 약 0.5 nm 이하, 약 0.1 nm 이하일 수 있거나, 또는 두께는 실질적으로 또는 본질적으로 동일할 수 있다.
[0062] 부가적으로, 최상부 표면(622)을 따르는 캡 재료(625)의 제1 부분의 두께는 측벽 표면(624)을 따르는 캡 재료(625)의 제2 부분의 두께의 약 150% 이하일 수 있다. 일부 실시예들에서, 캡 재료(625)의 제1 부분의 두께는 제2 부분의 두께의 약 140% 이하일 수 있거나, 또는 질화물 재료(620)의 측벽 부분(624)을 따르는 제2 부분의 두께의 약 130% 이하, 약 120% 이하, 약 110% 이하, 약 109% 이하, 약 108% 이하, 약 107% 이하, 약 106% 이하, 약 105% 이하, 약 104% 이하, 약 103% 이하, 약 102% 이하, 약 101% 이하일 수 있거나, 또는 약 100% 또는 동일한 두께일 수 있다.
[0063] 예시된 바와 같이, 실시예들에서, 제1 캡 재료(625)와 제2 캡 재료(630) 사이에 분리부(628)가 유지될 수 있다. 제1 캡 재료(625)와 유사하게, 제2 캡 재료(630)는 질화물 재료(620)의 최상부 표면을 따라 형성된 제1 부분, 및 질화물 재료의 최상부 표면에 직각인 측벽 표면을 따라 형성된 제2 부분을 특징으로 할 수 있다. 다시, 측벽 커버리지의 정도는 질화물 재료(620)의 최상부 표면으로부터 수직 방향으로의 보호 재료(630)의 제거의 양에 기반할 수 있다. 분리부(628)는 질화물 재료들(620)의 층들 사이에 배치된 유전체 재료(610)의 노출된 측벽 부분을 따를 수 있다. 제1 캡 재료(625) 및 제2 캡 재료(630)는, 유전체 재료(610a)의 노출된 부분 또는 측벽에 의해, 구조(600)에서 서로 수직으로 분리될 수 있다. 분리부(628)의 길이는 유전체 재료의 두께에 비례할 수 있으며, 분리부는 제1 캡 재료(625)의 제1 부분이 제2 캡 재료(630)의 제2 부분과 접촉하지 않을 수 있는 것을 보장하기 위한 유전체 재료(610a)를 따르는 거리일 수 있다. 제1 캡 재료(625)의 제1 부분이 유전체 재료(610a)의 노출된 측벽에 평행하게 수직으로 연장될 수 있기 때문에, 실시예들에서, 분리부는 유전체 재료(610a)의 두께 미만일 수 있다.
[0064] 예컨대, 분리부(628)는 유전체 재료(610a)의 두께의 약 90% 이하일 수 있으며, 실시예들에서, 분리부(628)는 유전체 재료(610)의 두께의 약 80% 이하, 두께의 약 70% 이하, 두께의 약 60% 이하, 두께의 약 50% 이하, 두께의 약 40% 이하, 두께의 약 30% 이하, 두께의 약 20% 이하, 두께의 약 10% 이하, 두께의 약 5% 이하, 또는 그 미만일 수 있지만, 형성 프로세스의 특성들로 인해, 정의되는 분리부(628)는 제1 캡 재료(625)와 제2 캡 재료(630) 사이에 유지될 수 있다. 본 기술에 따른, 반도체 구조들을 형성하기 위한 일부 프로세스들은, 콘택들이 상부에 랜딩될 수 있는 전도성 재료들로 질화물 및 캡 재료들을 대체하는 것을 포함할 수 있다. 캡 재료들(625, 630) 사이에 분리부를 유지함으로써, 추후 형성되는 전도성 재료들 사이의 접촉이 제한 또는 방지되어, 층들 사이의 단락이 감소될 수 있다.
[0065] 기판의 이송은 발생할 수 있으나, 선택적 에칭과 선택적 증착 사이에 다른 기판 프로세싱은 수행되지 않을 수 있다. 아래에서 더 상세히 설명될 바와 같이, 실시예들에서, 선택적 증착은 다수의 동작들을 포함할 수 있지만, 전체 증착 프로세스는, 비록 동작들 사이에 기판 이송이 수행될 수 있기는 하나, 에칭 동작 세트 직후에 수행될 수 있다. 방법(500)에 따른 선택적 에칭 및 선택적 증착을 수행함으로써, 캡 재료(625)의 블랭킷 증착 또는 형성으로 인해 부가적인 마스킹 및 제거 기법들을 요구할 수 있는 종래의 기술에 비해 큐 시간들이 실질적으로 감소될 수 있다.
[0066] 방법(500)은 캡 재료(625)의 선택적 증착 후에 부가적인 동작들을 포함할 수 있다. 본 기술에 대해 선택적인 것이지만, 부가적인 동작들은 더 광범위한 제작 프로세스, 이를테면 메모리 구조들을 형성하는 데 있어서 수행될 수 있다. 예컨대, 캡 재료가 형성된 후에 수행될 수 있는 일부 예시적인 동작들은, 선택적인 동작(540)에서, 구조(600) 위의 유전체 재료의 형성 또는 증착을 포함한다. 증착은 계단 구조를 따르는 커버리지를 제공하기 위한 임의의 수의 증착 기법들일 수 있다. 도 6e에 예시된 바와 같이, 질화물 재료(620)의 노출된 부분들, 및 질화물 재료들 위에 놓인 캡 재료(625)를 덮기 위해, 재료(635)가 구조(600) 위에 형성 또는 증착될 수 있다. 일부 실시예들에서, 유전체 재료(635)는 산화물 재료일 수 있다. 후속 제작 동안의 부가적인 동작은, 선택적인 동작(545)에서, 질화물 재료들 및 캡 재료들을 제거하는 것을 포함할 수 있으며, 그 질화물 재료들 및 캡 재료들은, 이를테면 콘택 랜딩을 위한 후속 전도성 재료들을 위한 플레이스홀더들일 수 있다. 구조(600) 내에 갭들(640)을 형성하기 위해, 질화물 재료들(620)은 유전체 재료(635) 아래로부터 측방향으로 제거될 수 있다.
[0067] 예컨대, 본 기술에 따른 일부 메모리 구조들에서, 질화물 재료들(620) 및 캡 재료들(625)은 습식 에칭 동작 또는 건식 에칭, 이를테면 플라즈마-강화 에칭 또는 기상 에칭을 이용하여 제거될 수 있다. 제거는 구조(600) 상에 형성된 유전체 재료들(635) 및 유전체 재료들(610)에 비해 선택적으로 수행될 수 있다. 에칭은 갭 구역(640)을 생성하기 위해, 질화물 재료들(620) 및 캡 재료들(625)을 실질적으로, 본질적으로, 또는 완전히 제거할 수 있다. 그러한 갭 구역이 유전체 재료들(610)의 노출된 표면들에 걸친 거리보다 더 작을 수 있는 종래의 기술들과 달리, 본 기술은, 적어도 유전체 재료(610)의 측방향 에지까지 연장되는 측방향 길이를 특징으로 할 수 있는 갭 구역들(640)을 생성할 수 있다. 일부 실시예들에서, 갭 구역들(640)은 예시된 바와 같은 유전체 재료(610)의 측방향 에지를 넘어서 측방향으로 연장될 수 있다.
[0068] 종래의 기술들은, 이전에 논의된 바와 같이, 캡 재료의 등각 층을 형성할 수 있으며, 이는 구조의 개별 층들 사이의 연속성을 파괴시키기 위해 에칭 백될 필요가 있을 수 있다. 이를테면 산화물 재료들에 비해 질화물에 선택적인 선택적 에칭일 수 있는 이러한 에칭 백 프로세스는, 구조의 층들 사이의 완전한 분할을 보장하기 위해, 측벽들을 따라 캡 재료를 적어도 약간 과다 에칭할 수 있다. 일부 구조들에서 측방향으로 아래 놓인 재료가 또한 질화물일 수 있기 때문에, 과다 에칭 프로세스는 아래 놓인 질화물 구조의 측방향 길이를 감소시킬 수 있으며, 이어서, 그 아래 놓인 질화물 구조는 계단 구조의 동일 레벨 상에서 유전체 재료(610)의 측방향 길이보다 더 작은 측방향 길이를 특징으로 할 수 있다. 위에 놓인 유전체 재료(635)의 형성은 이러한 측방향 구역을 충전할 수 있다. 부가적인 유전체 아래의 후속 갭 형성은 감소된 측방향 길이까지만 갭 구역을 생성할 수 있으며, 이어서, 그 갭 구역은 금속 콘택 랜딩을 위한 것일 수 있는 전도성 재료를 위한 감소된 영역 또는 볼륨을 생성한다. 본 기술은, 제거 전의 질화물 재료 또는 갭 구역에 인접한 유전체 재료(610)일 수 있는, 각각의 구조 층의 연관된 유전체 재료와 동일한 측방향 길이를 유지할 수 있을 뿐만 아니라, 연관된 유전체 재료의 측방향 길이를 넘는 측방향 길이를 제공할 수 있다. 이러한 방식으로, 전도성 재료의 후속 충전을 위한 부가적인 두께 또는 볼륨이 제공될 수 있다.
[0069] 갭 구역들(640)이 형성되었으면, 선택적인 동작(550)에서, 갭 구역들(640) 내에 전도성 재료가 전달 또는 형성될 수 있다. 도 6f에 예시된 바와 같이, 전도성 재료(645)는 유전체 재료(635) 아래의 갭 구역들(640) 내로 측방향으로 유동 또는 형성될 수 있다. 구조의 각각의 층 사이에 분리부(628)를 유지하기 위해 형성되었을 수 있는 캡 재료(625)의 형성에 기반하여, 전도성 재료(645)는 전도성 재료의 각각의 위에 놓인 및 아래 놓인 구역으로부터 분리될 수 있고, 그에 따라, 전도성 재료는 구조의 상이한 층에서의 전도성 재료와 접촉하지 않을 수 있다. 각각의 층에서의 전도성 재료(645)는, 전도성 재료(645)에 인접할 수 있거나 또는 전도성 재료(645)와 직접적으로 접촉할 수 있는, 각각의 층의 연관된 유전체 재료(610)의 측방향 길이의 90% 이상 이내까지 측방향으로 연장될 수 있다. 일부 실시예들에서, 전도성 재료(645)는 각각의 층의 연관된 또는 인접한 유전체 재료(610)의 측방향 길이의 95% 이내 또는 100%까지 측방향으로 연장될 수 있다.
[0070] 부가적으로, 전도성 재료(645)는 각각의 층의 연관된 또는 인접한 유전체 재료(610)의 측방향 길이를 넘어서 측방향으로 연장될 수 있다. 실시예들에서, 전도성 재료(645)는 연관된 또는 인접한 유전체 재료(610)를 넘어서 약 0.1 nm 이상 연장될 수 있고, 그리고 약 0.5 nm 이상, 약 1 nm 이상, 약 2 nm 이상, 약 5 nm 이상, 약 10 nm 이상, 또는 그 초과로 연장될 수 있다. 캡 재료, 그리고 결과적으로 형성된 금속 또는 전도성 재료들과 연관된 길이는 유전체 재료들(610)의 원래 길이에 기반할 수 있다. 예컨대, 유전체 재료(635)가 유전체 재료들(610)과 유사한 또는 동일한 재료일 수 있기 때문에, 최종 구조에서 전도성 구역들 사이의 유전체 코팅은 연속적일 수 있다. 따라서, 본원에서 논의되는 길이들은 계단 레벨들의 형성 시 형성된 계단 구조와 연관된 재료들의 원래 길이와 연관될 수 있다.
[0071] 구조의 각각의 레벨에서, 적어도, 연관된 또는 인접한 유전체 재료의 측방향 길이까지, 또는 그 측방향 길이를 넘어서 연장되는 전도성 재료(645)를 제공함으로써, 본 기술은 종래의 재료들에 비해 우수할 수 있는 더 길고 더 두꺼운 콘택 랜딩 재료들을 제공할 수 있다. 금속 두께가 저항에 반비례할 수 있기 때문에, 더 두껍고 더 긴 콘택 랜딩 재료들을 제공함으로써, 본 기술은 더 낮은 저항을 특징으로 하는 구조들을 제공할 수 있다.
[0072] 실시예들에서, 금속 재료들은 하나 이상의 재료들로 형성될 수 있다. 예컨대, 갭 구역들(640)은 유전체 재료(610)의 층들 사이의 채널 구역(655)을 특징으로 할 수 있다. 금속-함유 재료는 일부 실시예들에서는 티타늄일 수 있는 전이 금속 재료를 포함할 수 있는 배리어 층을 포함할 수 있다. 예컨대, 실시예들에서, 배리어 층을 위해 사용되는 금속-함유 재료들은 티타늄 질화물을 포함할 수 있다. 선택적인 배리어 층의 형성 후에, 채널 구역(655)은 전도성 재료(645)로 충전될 수 있다. 갭 구역들(640)은 또한, 구조의 위에 놓인 층들을 넘어서 연장되는 단부 부분(660)을 특징으로 할 수 있다. 예컨대, 단부 부분(660)은, 계단 구조의 다음 상부 레벨과 연관된, 유전체 재료(610)의 위에 놓인 층의 측방향 길이의 단부로부터 시작하는, 전도성 재료의 부분일 수 있다. 전도성 재료는 단부 부분(660) 내에 포함될 수 있다. 전도성 재료(645)는 금속 콘택 랜딩들에 활용될 수 있는 임의의 전도성 재료일 수 있고, 그리고 구리, 텅스텐, 코발트, 또는 반도체 구조들의 제작에 유용한 임의의 다른 금속화 재료를 포함할 수 있다. 금속 재료들의 형성 후에, 전도성 재료(645)와 연결될 수 있는 콘택들을 구조를 통해 형성하는 것을 포함할 수 있는 후속 제작이 수행될 수 있다.
[0073] 실시예들에서, 단부 부분(660)에 포함된 전도성 재료(645)는 또한, 일정 두께를 특징으로 할 수 있다. 예컨대, 단부 부분(660)에서의 전도성 재료(645)의 두께는 채널 구역(655)에 포함된 재료의 두께 이상의 두께를 특징으로 할 수 있다. 단부 부분(660)에 포함된 전도성 재료(645)의 두께는 또한, 유전체 재료(610)의 아래 놓인 층의 두께, 이를테면, 전도성 재료(645)와 동일한, 계단 구조(600)의 레벨과 연관된 유전체 재료(610)의 두께 이상의 두께를 특징으로 할 수 있다. 전도성 재료(645)의 두께는 구조(600)의 동일한 레벨 또는 구조(600)의 상이한 레벨 상의 유전체 재료(610)의 두께의 적어도 105%일 수 있다.
[0074] 일부 실시예들에서, 전도성 재료(645)의 두께는 구조(600)의 임의의 레벨 상의 유전체 재료(610)의 두께의 약 110% 이상일 수 있고, 그리고 두께의 약 115% 이상, 두께의 약 120% 이상, 두께의 약 125% 이상, 두께의 약 130% 이상, 두께의 약 135% 이상, 두께의 약 140% 이상, 두께의 약 145% 이상, 두께의 약 150% 이상, 두께의 약 155% 이상, 두께의 약 160% 이상, 두께의 약 165% 이상, 두께의 약 170% 이상, 두께의 약 175% 이상, 두께의 약 180% 이상, 두께의 약 185% 이상, 두께의 약 190% 이상, 두께의 약 195% 이상, 두께의 약 200% 이상, 두께의 약 210% 이상, 두께의 약 220% 이상, 두께의 약 230% 이상, 두께의 약 240% 이상, 두께의 약 250% 이상, 또는 임의의 다른 두께일 수 있다. 그러나, 실시예들에서, 유전체 재료들(610 및/또는 635)에 의해 정의된 분리는 구조의 노드들 사이의 분리를 유지하기 위해 임의의 2개의 양들의 전도성 재료(645) 사이에 유지될 수 있다.
[0075] 다양한 재료들이 프로세싱에서 활용될 수 있으며, 에칭 및 증착은 다수의 컴포넌트들에 대해 선택적일 수 있다. 따라서, 본 기술은 단일 세트의 재료들로 제한되지 않을 수 있다. 예컨대, 이전에 언급된 바와 같이, 질화물 재료(620)는 반도체 프로세싱에서 활용되는 여러 절연성 또는 희생 종일 수 있다. 질화물 재료(620)는, 메모리 구조 내의 다른 층들 또는 재료들에 비해 선택적으로 추후에 제거될 수 있는, 질화물, 산화물, 또는 임의의 다른 유전체 재료들 또는 희생 재료들일 수 있거나 또는 이들을 포함할 수 있다. 유전체 재료(610)는 또한 절연성 재료를 포함할 수 있고, 그리고 또한, 실리콘-함유 재료, 산소-함유 재료, 탄소-함유 재료, 또는 이들 재료들의 일부 조합, 이를테면 실리콘 산화물 또는 실리콘 옥시카바이드를 포함할 수 있다. 캡 재료(625)는 하나 이상의 유전체 재료들, 절연성 재료들, 세라믹 재료들, 또는 배리어 재료들을 포함할 수 있다. 캡 재료(625)가 위에서 언급된 유전체 또는 희생 재료들 중 임의의 재료일 수 있지만, 일부 실시예들에서, 캡 재료(625)는 질화물 재료(620)와 동일한 재료일 수 있다. 예컨대, 실시예들에서, 캡 재료(625)는 또한 실리콘 질화물일 수 있거나, 또는 질화물 재료들(620)과 유사하게 에칭될 재료일 수 있다.
[0076] 세정 동작들은 특정 불소-함유 전구체들과 함께 부가적인 전구체들을 수반할 수 있다. 일부 실시예들에서, 플라즈마 유출물들을 생성하기 위해, 질소 트리플루오라이드가 활용될 수 있다. 부가적인 또는 대안적인 불소-함유 전구체들이 또한 활용될 수 있다. 예컨대, 불소-함유 전구체가 원격 플라즈마 구역 내로 유동될 수 있고, 그리고 불소-함유 전구체는, 원자 불소, 이원자 불소, 브롬 트리플루오라이드, 염소 트리플루오라이드, 질소 트리플루오라이드, 수소 플루오라이드, 황 헥사플루오라이드, 및 크세논 디플루오라이드로 구성된 그룹으로부터 선택되는 적어도 하나의 전구체를 포함할 수 있다. 원격 플라즈마 구역은 프로세싱 챔버 내의 격실 또는 프로세싱 챔버와 별개인 모듈 내에 있을 수 있다. 도 2에 예시된 바와 같이, RPS 유닛(201)과 제1 플라즈마 구역(215) 둘 모두가 원격 플라즈마 구역으로서 활용될 수 있다. RPS는 다른 챔버 컴포넌트들에 대한 손상 없이 플라즈마 유출물들의 해리를 가능하게 할 수 있는 한편, 제1 플라즈마 구역(215)은 기판으로의 더 짧은 경로 길이를 제공할 수 있으며, 그 경로 길이 동안 재결합이 발생할 수 있다.
[0077] 불소-함유 전구체를 증강시키기 위해, 부가적인 전구체가 원격 플라즈마 구역에 또한 전달될 수 있다. 예컨대, 질소-함유 전구체 또는 수소-함유 전구체가 불소-함유 전구체와 함께 전달될 수 있다. 일부 실시예들에서, 전구체는 질소 및 수소, 이를테면 예컨대 암모니아를 포함할 수 있다. 부가적인 전구체는 또한, 예컨대 불소-함유 전구체, 이를테면 메틸 플루오라이드일 수 있다. 질소-함유 또는 수소-함유 전구체는 플라즈마 유출물들에 대한 특정 H:F 원자 비율을 유지하기 위해 포함될 수 있다.
[0078] 선택적 증착은, 위에서 설명된 챔버(400)를 포함하는, 증착이 가능하고 원자 층 증착이 가능할 수 있는 챔버에서 수행될 수 있다. 증착은 다른 절연성 재료에 비해 선택적으로 질화물 재료 상에 절연성 재료를 증착하는 것을 전제로 할 수 있다. 예컨대, 캡 재료(625)는, 유전체 재료(610) 상에 최소로 형성되거나 또는 유전체 재료(610)로부터 제한되면서, 실질적으로 질화물 재료(620) 상에 형성될 수 있다. 선택적 증착은 다수의 동작들에 의해 수행될 수 있으며, 그 동작들은 선택적 증착을 가능하게 하기 위한 자기-조립 단분자층의 형성을 포함할 수 있거나, 또는 다른 유전체 재료들 상의 유전체의 형성을 능동적으로 억제하는 것을 포함할 수 있다.
[0079] 자기-조립 단분자층들은 증착을 튜닝하기 위해 구조의 구역들 상에 형성될 수 있다. 예컨대, 제1 자기-조립 단분자층이 구조 위에 형성될 수 있고, 이어서, 질화물 재료(620)로부터 단분자층을 제거하기 위해 노출될 수 있다. 단분자층은 유전체 재료(610) 위에 유지될 수 있다. 단분자층은 추후에 전달되는 전구체들에 대해 반발할 수 있거나 또는 추후에 전달되는 전구체들과 상호작용하는 데 실패할 수 있는 종결 모이어티(termination moiety)들을 가질 수 있다. 예컨대, 실시예들에서, 종결 모이어티들은 소수성일 수 있고, 그리고 부가적인 전구체들과 상호작용하지 않을 수 있는 수소-함유 모이어티들, 이를테면 메틸 기들로 종결될 수 있다. 캡 재료(625)를 생성하기 위해 활용되는 하나 이상의 전구체들과 반응적일 수 있거나 또는 친수성일 수 있는 제2 자기-조립 단분자층이 질화물 재료(620) 위에 형성될 수 있다. 제2 자기-조립 단분자층은 질화물 재료(620) 위에 선택적으로 형성될 수 있는데, 이는 재료가 제1 자기-조립 단분자층으로부터 반발될 수 있거나, 또는 금속으로 선택적으로 끌어당겨질 수 있기 때문이다. 제2 자기-조립 단분자층은 수산기 또는 다른 친수성 모이어티들, 또는 캡 재료(625)를 형성하는 데 사용되는 부가적인 전구체들과 특히 상호작용하는 모이어티들로 종결될 수 있다.
[0080] 이어서, 캡 재료(625)를 성장시키기 위해, 2개 이상의 전구체들을 활용하여, 원자 층 증착이 수행될 수 있다. 증착의 전구체들은 금속-함유 전구체, 및 제1 자기-조립 단분자층이 아니라 제2 자기-조립 단분자층을 종결하는 모이어티들과 상호작용하도록 구성된 전구체를 포함할 수 있다. 예컨대, 친수성 및 소수성 종결 단분자층들이 활용될 때, 원자 층 증착 전구체들 중 하나는 물, 또는 친수성일 수 있는 캡 재료를 성장시키기 위한 일부 다른 전구체를 포함할 수 있다. 이러한 방식으로, 소수성일 수 있는 제1 자기-조립 단분자층 위에 증착이 형성되지 않을 수 있다. 캡 재료가 산화물, 이를테면 실리콘 산화물을 포함하는 경우, 원자 층 증착에 사용되는 전구체들은 실리콘-함유 전구체 뿐만 아니라 물을 포함할 수 있다. 이어서, 물 또는 다른 전구체와의 반(half) 반응 동안, 물은 유전체 재료(610) 위에 형성된 제1 자기-조립 단분자층과 상호작용하는 데 실패할 수 있고, 그에 따라, 제1 자기-조립 단분자층 위에 증착이 형성되지 않을 것이다. 이러한 방식으로, 화학적으로 에칭될 수 있는 마스크 층이 형성되지 않으면서, 캡 재료(625)가 질화물 재료(620) 위에 선택적으로 형성될 수 있다.
[0081] 캡 재료(625)가 적합한 높이까지 형성된 후에, 제1 자기-조립 단분자층은 일 예에서는 이를테면 UV 광에 노출될 수 있고, 기판으로부터 제거될 수 있다. 따라서, 제1 자기-조립 단분자층은 금속 재료의 선택적 에칭 직후에, 또는 부가적인 챔버로의 이송 후에 그러나 부가적인 프로세스 동작들 전에 형성될 수 있으며, 화학적 제거 또는 에칭을 요구하는 부가적인 마스킹 층이 구조 상에서 활용되지 않을 수 있다. 유사하게, 캡 재료(625)가 금속 재료 위에 선택적으로 형성되는 것을 보장하기 위해 선택적 증착 후에 캡 재료(625)의 에칭이 필요하지 않을 수 있다. 이러한 방식으로, 종래의 형성에 활용되는 다수의 동작들이 제거될 수 있으며, 이는 큐 시간들을 상당히, 이를테면 수 시간만큼 감소시킬 수 있다.
[0082] 유전체 재료, 이를테면 질소-함유 재료를 선택적으로 증착하기 위한 대안적인 메커니즘들을 포함할 수 있는 부가적인 선택적 증착 기법들이 또한 활용될 수 있다. 예컨대, 이를테면, 이전에 설명된 재료들 중 하나 이상의 재료들의 형성에 사용되는 특정 전구체들을 끌어당길 수 있게 할 수 있는, 단분자층들의 종결 모이어티들 중 하나에서, 증착이 발생할 재료 상의 자기-조립 단분자층들 중 하나로서 질소-함유 재료가 활용될 수 있다. 예컨대, 질소-함유 종결 모이어티들이 활용될 수 있으며, 하나 이상의 아민들이 특정 층 형성 동안 활용될 수 있다. 또 다른 기법들은 실리콘 산화물에 비해 질화물 상의 증착을 향상시키기 위해 온도 차이들을 활용할 수 있다. 예컨대, 실리콘-함유 전구체 및 질소-함유 전구체를 활용하는 원자 층 증착은 약 500 ℃ 이상의 온도들로 수행될 수 있고, 그리고 약 750 ℃ 이상, 약 900 ℃ 이상, 약 1000 ℃ 이상, 또는 최대 약 1100 ℃ 이상의 온도들로 수행될 수 있다.
[0083] 이 범위 내에서 온도가 증가됨에 따라, 증착은 실리콘 산화물 상에서보다 더 높은 레이트로 질화물 상에 발생할 수 있다. 이어서, 실리콘 산화물 표면으로부터 제1 유전체 재료를 제거하기 위해, 질소의 선택적 에칭이 수행될 수 있다. 질화물 재료 표면 상에서 제1 유전체 재료가 또한 감소될 수 있지만, 두께가 실리콘 산화물 상의 두께보다 몇 배 더 클 수 있기 때문에, 질화물 재료 상의 두께를 유지하면서 실리콘 산화물의 완전한 제거가 수행될 수 있다.
[0084] 실시예들은 또한, 유전체 재료(610) 위에 캡 재료(625)를 형성하지 않으면서, 질화물 재료(620) 위에 선택적으로 캡 재료(625)를 형성하기 위해 억제제를 활용할 수 있다. 예컨대, 억제제는 유전체 재료에 걸쳐 적용될 수 있다. 억제제는, 다른 오일 또는 계면 활성제 재료들과 함께 테트라플루오로에틸렌 백본(backbone), 이를테면 PTFE 또는 실록산 백본, 이를테면 실리콘을 특징으로 할 수 있는 임의의 수의 재료들일 수 있다. 재료는 유전체 재료(610)의 노출된 부분들을 덮기 위해 적용될 수 있다. 억제제 재료는 질화물 재료(620) 상에 직각으로 형성 또는 증착될 수 있는 재료의 접착 또는 흡착을 방지할 수 있다. 캡 재료(625)의 형성 후에, 억제제 재료를 제거하기 위해 기판에 제거제가 적용될 수 있다. 제거제는, 잔여 억제제 재료를 제거하여 아래 놓인 유전체 재료(610)를 노출시킬 수 있는, 습식 에천트, 반응물, 또는 계면 활성제 세정제일 수 있다. 따라서, 억제제는 선택적 에칭 직후에, 또는 기판의 이송 후에 그러나 기판에 영향을 미치는 다른 프로세스 동작들 전에 적용될 수 있다. 억제제를 활용하는 것은 블랭킷 막의 후속 패터닝 및/또는 에칭을 통해 정의될 필요가 없는 정의된 구역에 캡 재료를 형성하는 것을 가능하게 할 수 있다. 사전 및 후속 패터닝 동작들을 제거함으로써, 프로세스들은 종래의 프로세스들에 비해 큐 시간들을 더 감소시킬 수 있다.
[0085] 억제제는 또한, 기판의 표면을 중화시킬 수 있거나 또는 불활성화시킬 수 있는, 플라즈마 적용의 생성물 또는 포이즈닝 제제(poisoning agent)일 수 있다. 예컨대, 불활성 전구체들을 포함할 수 있는 하나 이상의 전구체들로부터 개질 플라즈마(modifying plasma)가 형성될 수 있다. 플라즈마는 기판의 표면에 적용될 수 있으며, 이는 유전체 재료(610)의 표면들을 변경할 수 있지만, 질화물 재료(620)에 영향을 미치지 않을 수 있다. 하나의 가능한 예에서, 플라즈마가 생성되는, 프로세싱 챔버의 플라즈마 프로세싱 구역에 질소일 수 있는 질소-함유 전구체가 전달될 수 있다. 질소-함유 플라즈마 유출물들을 포함할 수 있는 플라즈마 유출물들이 기판에 전달될 수 있고, 그리고 유전체 재료(610)를 따라 질소화된 표면을 형성할 수 있다.
[0086] 플라즈마 유출물들은 질화물 재료(620)에 영향을 미치지 않을 수 있으며, 질화물 재료(620)는 순수(neat) 또는 미반응 표면을 유지할 수 있다. 이어서, 원자 층 증착 또는 다른 기상 또는 물리 증착을 포함할 수 있는 하나 이상의 증착 기법들을 이용하여 캡 재료(625)가 형성될 수 있다. 예컨대, 플라즈마 유출물들을 이용한 프로세싱 후에 원자 층 증착 기법이 활용될 수 있다. 증착의 각각의 사이클 후에, 질소-함유 플라즈마가 기판에, 이를테면 유전체 재료(610) 위에 재적용될 수 있다. 이러한 방식으로, 유전체 재료(610)의 표면은 이들 구역들 위의 캡 재료(625)의 형성을 방지 또는 제한하도록 패시베이팅될 수 있다. 유전체 재료(610)를 개질 또는 포이즈닝하기 위해, 다른 플라즈마 또는 비-플라즈마 재료들이 또한 사용될 수 있으며, 유전체 재료(610)는 또한, 캡 재료(625)의 형성에 사용될 수 있는 전구체들 중 하나 이상에 반발하도록 처리될 수 있다. 기판의 비-리세스된 부분들 상에 이들 플라즈마 유출물들을 활용하는 것은 블랭킷 막의 후속 패터닝 및/또는 에칭을 통해 정의될 필요가 없는 정의된 구역에 캡 재료를 형성하는 것을 가능하게 할 수 있다. 사전 및 후속 패터닝 동작들을 제거함으로써, 프로세스들은 종래의 프로세스들에 비해 큐 시간들을 더 감소시킬 수 있다.
[0087] 이들 기법들 중 임의의 기법은 하나 이상의 비-금속, 유전체, 또는 절연성 구역들이 비해 선택적으로 질소-함유 구역 위에 유전체 또는 절연성 재료들을 증착 또는 형성할 수 있다. 캡 재료가 질화물 재료(620) 또는 개재 층 위에만 형성되고, 캡 재료가 유전체 재료(610) 위에는 전혀 형성되지 않을 수 있으므로 선택성은 완전할 수 있다. 다른 실시예들에서, 선택성은 완전하지 않을 수 있고, 그리고 유전체 또는 절연성 재료들에 비한 질소-함유 재료들 상의 증착의 약 2:1 초과의 비율일 수 있다. 선택성은 또한, 약 5:1 이상, 약 10:1 이상, 약 15:1 이상, 약 20:1 이상, 약 25:1 이상, 약 30:1 이상, 약 35:1 이상, 약 40:1 이상, 약 45:1 이상, 약 50:1 이상, 약 75:1 이상, 약 100:1 이상, 약 200:1 이상, 또는 그 초과일 수 있다.
[0088] 캡 재료는 이전에 설명된 두께까지 형성될 수 있으며, 그 두께는 약 50 nm 이하일 수 있고, 그리고 약 40 nm 이하, 약 30 nm 이하, 약 20 nm 이하, 약 10 nm 이하, 약 5 nm 이하, 또는 그 미만일 수 있다. 따라서, 유전체 재료(610) 위에 제한된 양의 재료를 형성하거나 또는 본질적으로 재료를 형성하지 않으면서, 캡 재료(625)를 완전히 증착하기 위해, 50:1 미만의 선택성들이 용인가능할 수 있다. 섹션들이 완전히 분리되는 것을 보장하도록, 유전체 재료(610)로부터 캡 재료(625)가 완전히 제거되는 것을 보장하기 위해, 증착 후에 약간의 에칭 백 동작이 챔버(200)에서 수행될 수 있다. 질화물 재료(620)의 노출된 표면들에 걸쳐 커버리지가 완전할 수 있기 때문에, 에칭 백이 증착된 재료에 영향을 미치지 않을 수 있거나, 또는 에지들 또는 측벽들을 세정하여 평활한 표면을 생성할 수 있다. 질화물 재료(620) 상에 증착이 더 많이 될 수 있기 때문에, 유전체 재료(610) 상에 증착될 수 있는 임의의 양은 약간 더 긴 증착 시간에 의해 질화물 재료(620) 상에서 보상될 수 있으며, 이는 이어서, 원하는 양의 두께까지 리세스될 수 있고, 이는 유전체 재료(610)의 측벽들을 세정할 수 있다.
[0089] 증착 동작들은 이전에 설명된 온도 또는 압력들 중 임의의 것으로 수행될 수 있고, 그리고 약 50 ℃ 이상의 온도들로 수행될 수 있고, 그리고 약 100 ℃ 이상, 약 150 ℃ 이상, 약 200 ℃ 이상, 약 250 ℃ 이상, 약 300 ℃ 이상, 약 350 ℃ 이상, 약 400 ℃ 이상, 약 450 ℃ 이상, 약 500 ℃ 이상, 약 600 ℃ 이상, 약 700 ℃ 이상, 약 800 ℃ 이상, 또는 그 초과로 수행될 수 있다. 예컨대, 재료의 층들이 형성되고 있을 때 서로 상호작용하도록 전구체들을 활성화시키기 위해, 원자 층 증착 동작들 동안, 약 400 ℃ 이상의 온도들이 활용될 수 있다. 본 기술을 활용함으로써, 종래의 기법들에 비해 더 선택적인 형성 및 제거로 제작이 수행될 수 있으며, 이는 종래의 프로세스들에 비해 수 시간만큼 큐 시간들을 감소시킬 수 있다. 캡 형성에 부가하여 리세싱 동작들을 수행함으로써, 본 기술은 메모리 또는 다른 구조들 상에 더 두껍고 그리고/또는 더 긴 금속 콘택 랜딩 구역들을 제공할 수 있다. 이는 본 기술에 따라 메모리 또는 다른 구조들에서 저항을 감소시킬 수 있다.
[0090] 이전의 설명에서, 설명의 목적들로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 다수의 세부사항들이 제시되었다. 그러나, 이들 세부사항 중 일부가 없이, 또는 부가적인 세부사항들과 함께, 특정 실시예들이 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0091] 여러 실시예들에 개시되었지만, 실시예들의 사상으로부터 벗어나지 않으면서, 다양한 변형들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자에 의해 인식될 것이다. 부가적으로, 본 기술을 불필요하게 모호하게 하는 것을 방지하기 위해, 다수의 잘-알려진 프로세스들 및 엘리먼트들이 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 이해되지 않아야 한다.
[0092] 수치 범위가 주어진 경우, 그러한 수치 범위의 상한들과 하한들 사이에 존재하는 각각의 값은, 달리 명백히 표시되어 있지 않는 한, 하한의 단위의 최소 프랙션(fraction)까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값 또는 그 범위에 속하는 명시되지 않은 값과 그러한 명시된 범위내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 더 좁은 범위가 포함된다. 이러한 소범위의 상한들과 하한들은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상한과 하한 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지 그러한 소범위에서 제외되든지 간에, 임의의 한계값이 명시된 범위에서 구체적으로 제외된 것이 아닌 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0093] 본원 및 첨부 청구항들에서 사용되는 바와 같이, 단수 형태들("a", "an", 및 "the")은 문맥상 명확히 다르게 지시되지 않는 한 복수의 지시대상들을 포함한다. 따라서, 예컨대, "층"에 대한 언급은 복수의 그러한 층들을 포함하고, "전구체"에 대한 언급은 하나 이상의 전구체들, 및 당업자에게 알려져 있는 그 전구체들의 등가물들에 대한 언급을 포함하는 등이다.
[0094] 또한, "포함하다", "포함하는", "함유하다", "함유하는", "구비하다", 및 "구비하는"이라는 단어들은, 본 명세서 및 후속 청구항들에서 사용되는 경우, 명시된 특징들, 인티저(integer)들, 컴포넌트들, 또는 동작들의 존재를 특정하도록 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트(act)들, 또는 그룹들의 존재 또는 부가를 배제하지 않는다.

Claims (18)

  1. 반도체 구조를 형성하는 방법으로서,
    기판에 걸쳐 재료 층을 형성하는 단계 ― 상기 기판은 계단 모양 구조(stepped structure)로 질화물 재료들과 유전체 재료들의 교번 층들을 포함하고, 상기 재료 층은 상기 계단 모양 구조의 수평 표면들 및 수직 표면들을 따라 형성됨 ―;
    프로세싱 챔버의 원격 플라즈마 구역에서 불소-함유 전구체의 플라즈마를 형성하는 단계;
    상기 플라즈마의 유출물들과 반도체 기판을 접촉시키는 단계 ― 상기 반도체 기판은 상기 프로세싱 챔버의 프로세싱 구역에 하우징(house)됨 ―;
    상기 플라즈마의 유출물들을 이용하여, 상기 질화물 재료를 선택적으로 세정하는 단계 ― 상기 세정하는 단계는, 상기 계단 모양 구조의 상기 수직 표면들 상에 상기 재료 층을 유지하면서 상기 계단 모양 구조의 상기 수평 표면들로부터 상기 재료 층의 잔여 부분들을 제거함 ―; 및
    상기 계단 모양 구조의 상기 수평 표면들 상에 상기 세정된 질화물 재료 위로 캡 재료를 후속하여 증착하는 단계
    를 포함하며,
    상기 캡 재료는 상기 계단 모양 구조의 상기 수직 표면들 상의 상기 재료 층의 노출된 구역들에 비해 선택적으로 상기 질화물 재료 상에 증착되는,
    반도체 구조를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 세정하는 단계는 제1 프로세싱 챔버에서 수행되고, 상기 증착하는 단계는 제2 프로세싱 챔버에서 수행되는,
    반도체 구조를 형성하는 방법.
  3. 제2 항에 있어서,
    상기 제1 프로세싱 챔버로부터 상기 제2 프로세싱 챔버로 상기 반도체 기판을 이송하는 단계를 더 포함하며,
    상기 이송은 진공을 파괴시키지 않으면서 수행되는,
    반도체 구조를 형성하는 방법.
  4. 제1 항에 있어서,
    갭을 형성하기 위해, 상기 질화물 재료들 및 상기 캡 재료를 선택적으로 에칭하는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  5. 제4 항에 있어서,
    상기 에칭은 습식 에칭 또는 플라즈마-강화 에칭을 포함하는,
    반도체 구조를 형성하는 방법.
  6. 제4 항에 있어서,
    상기 갭 내에 금속 재료를 형성하는 단계를 더 포함하며,
    상기 금속 재료는 티타늄 질화물 또는 텅스텐을 포함하는,
    반도체 구조를 형성하는 방법.
  7. 제1 항에 있어서,
    상기 캡 재료는 실리콘 질화물을 포함하는,
    반도체 구조를 형성하는 방법.
  8. 제1 항에 있어서,
    상기 재료 층은 실리콘 산화물을 포함하는,
    반도체 구조를 형성하는 방법.
  9. 제1 항에 있어서,
    상기 증착은 상기 유전체 재료에 비해 상기 질화물 재료들에 대하여 2:1 이상의 선택성으로 수행되는,
    반도체 구조를 형성하는 방법.
  10. 제1 항에 있어서,
    상기 캡 재료를 선택적으로 증착하는 것은 상기 유전체 재료 상의 상기 캡 재료의 성장을 억제하는 것을 포함하는,
    반도체 구조를 형성하는 방법.
  11. 제1 항에 있어서,
    상기 캡 재료는 별개의 캡 재료 형성들 사이의 분리를 유지하기 위해 형성되는,
    반도체 구조를 형성하는 방법.
  12. 반도체 구조를 형성하는 방법으로서,
    계단 모양 구조의 수평 표면들 및 수직 표면들을 따라 등각적으로 재료 층을 형성하는 단계;
    프로세싱 챔버의 원격 플라즈마 구역에서 불소-함유 전구체의 플라즈마를 형성하는 단계;
    상기 플라즈마의 유출물들과 반도체 기판을 접촉시키는 단계 ― 상기 반도체 기판은 상기 프로세싱 챔버의 프로세싱 구역에 하우징됨 ―;
    상기 반도체 기판 상에서 상기 재료 층의 노출된 구역들 근처에 포지셔닝된 질화물 재료의 구역들을 선택적으로 세정하는 단계 ― 상기 세정하는 단계는, 상기 계단 모양 구조의 상기 수직 표면들 상에 상기 재료 층을 유지하면서 상기 계단 모양 구조의 상기 수평 표면들로부터 상기 재료 층의 잔여 부분들을 제거함 ―; 및
    상기 계단 모양 구조의 상기 수평 표면들 상에 상기 질화물 재료 위로 캡 재료를 후속하여 증착하는 단계
    를 포함하며,
    상기 캡 재료는 상기 계단 모양 구조의 상기 수직 표면들 상의 상기 재료 층의 노출된 구역들에 비해 선택적으로 상기 질화물 재료 상에 형성되는,
    반도체 구조를 형성하는 방법.
  13. 제12 항에 있어서,
    상기 세정하는 단계 후에, 상기 기판은 상기 재료 층의 노출된 구역에 의해 수직으로 분리된, 상기 질화물 재료의 제1 노출된 구역 및 상기 질화물 재료의 제2 노출된 구역을 포함하며,
    상기 재료 층은 실리콘 산화물을 포함하고, 상기 캡 재료는 실리콘 질화물을 포함하는,
    반도체 구조를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 질화물 재료의 각각의 노출된 구역은 노출된 최상부 표면, 및 상기 최상부 표면에 직각인 노출된 측벽을 포함하고,
    상기 캡 재료는 제1 질화물 재료 및 제2 질화물 재료의 노출된 최상부 표면 및 노출된 측벽 상에 형성되며,
    상기 형성 후에, 상기 제1 질화물 재료 상에 형성된 캡 재료는 상기 제2 질화물 재료 상에 형성된 캡 재료와 접촉하지 않는,
    반도체 구조를 형성하는 방법.
  15. 제12 항에 있어서,
    상기 반도체 기판으로부터 제1 질화물 재료, 제2 질화물 재료, 및 캡 재료들을 제거하는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  16. 제1 항에 있어서,
    상기 재료 층을 형성하는 단계 이후:
    상기 재료 층과 화학적으로 반응하지 않는 가스의 플라즈마를 형성하는 단계; 및
    상기 가스의 플라즈마 유출물들과 상기 재료 층을 접촉시키는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  17. 제16 항에 있어서,
    상기 재료 층을 접촉시키는 단계는:
    상기 기판과 직각 방향으로 상기 플라즈마 유출물들을 전달하는 단계를 포함하고,
    상기 전달하는 단계는, 상기 수직 표면들을 유지하면서 상기 수평 표면들을 따라 상기 재료 층을 손상시키는,
    반도체 구조를 형성하는 방법.
  18. 제17 항에 있어서,
    상기 질화물 재료를 선택적으로 세정하는 단계는, 상기 수평 표면들을 따라 상기 재료 층의 손상된 부분을 제거하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
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