CN117916865A - 高深宽比特征中的金属蚀刻 - Google Patents

高深宽比特征中的金属蚀刻 Download PDF

Info

Publication number
CN117916865A
CN117916865A CN202280032771.1A CN202280032771A CN117916865A CN 117916865 A CN117916865 A CN 117916865A CN 202280032771 A CN202280032771 A CN 202280032771A CN 117916865 A CN117916865 A CN 117916865A
Authority
CN
China
Prior art keywords
containing precursor
fluorine
etching
plasma
secondary gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280032771.1A
Other languages
English (en)
Inventor
王柏玮
X·C·陈
R·P·雷迪
O·贾恩
崔振江
王安川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN117916865A publication Critical patent/CN117916865A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32138—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only pre- or post-treatments, e.g. anti-corrosion processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/305—Electron-beam or ion-beam tubes for localised treatment of objects for casting, melting, evaporating or etching
    • H01J37/3053—Electron-beam or ion-beam tubes for localised treatment of objects for casting, melting, evaporating or etching for evaporating or etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

蚀刻的示例性方法可包括使含氟前驱物及二次气体流动至半导体处理腔室的处理区域中。二次气体可为或包括氧气或氮气。含氟前驱物与二次气体的流动速率比可为大于或约1:1。所述方法可包括使基板与含氟前驱物及二次气体接触。基板可包括暴露的金属。基板可界定高深宽比特征。所述方法可包括蚀刻在高深宽比结构内的暴露的金属。

Description

高深宽比特征中的金属蚀刻
相关申请的交叉引用
本申请案主张申请于2021年5月4日，并且标题为“METAL ETCH IN HIGH ASPECT-RATIO FEATURES(高深宽比特征中的金属蚀刻)”的美国非临时申请第17/307,636号的益处及优先权，所述申请的内容出于所有目的以其整体并入本文。
技术领域
本技术涉及半导体工艺及设备。更具体地，本技术涉及高深宽比特征内的蚀刻。
背景技术
集成电路通过在基板表面上产生复杂图案化材料层的工艺成为可能。在基板上产生图案化材料需要用于移除暴露材料的可控方法。化学蚀刻可用于各种目的，所述目的包括将光刻胶中的图案转移至下层中、将层薄化，或将已存在于表面上的特征的横向尺寸薄化。通常期望有一种蚀刻一材料比另一材料更快的蚀刻工艺，以促进例如图案转移工艺。据称，所述蚀刻工艺对第一材料具有选择性。由于材料、电路及工艺的多样性，已开发对各种材料具有选择性的蚀刻工艺。
基于在工艺中使用的材料，蚀刻工艺可被称为湿式或干式的。湿式HF蚀刻相对于其他电介质及材料优先地移除氧化硅。然而，湿式工艺在渗透某些受限的沟槽时可能具有困难，并且还可能有时使剩余的材料变形。在基板处理区域内形成的本地等离子体中产生的干式蚀刻可渗透更多受限的沟槽，并且表现出精细剩余结构的较小变形。然而，本地等离子体可在其放电时经由产生电弧而损坏基板。
因此，需要可用于产生高质量装置及结构的改良的系统及方法。本技术解决了这些及其他需要。
发明内容
蚀刻的示例性方法可包括使含氟前驱物及二次气体流动至半导体处理腔室的处理区域中。二次气体可为或包括氧气或氮气。含氟前驱物与二次气体的流动速率比可为大于或约1:1。所述方法可包括使基板与含氟前驱物及二次气体接触。基板可包括暴露的金属。基板可界定高深宽比结构。所述方法可包括蚀刻在高深宽比结构内的暴露的金属。
在一些实施例中，所述方法可包括形成含氟前驱物及二次气体的等离子体。处理区域内的温度可维持在小于或约500℃的温度。高深宽比结构可为或包括在3D NAND结构中的存储器孔。暴露的金属可侧向延伸至垂直于存储器孔形成的凹槽中。所述方法可包括，在蚀刻经暴露金属之后，净化半导体处理腔室的处理区域。所述方法可包括形成含氧前驱物的等离子体。所述方法可包括使暴露得金属与含氧前驱物的等离子体流出物接触以产生经氧化的金属。含氟前驱物可为第一含氟前驱物。所述方法可包括使第二含氟前驱物流入处理区域中。所述方法可包括使经氧化的金属与第二含氟前驱物接触。当使经氧化的金属与第二含氟前驱物接触时，处理区域可保持为无等离子体。所述方法可在约1托和约50托之间的腔室操作压力下执行。所述方法可包括，在蚀刻暴露的金属之后，使含氯前驱物流入处理区域中。含氯前驱物可清除残留的氟。在随后蚀刻高深宽比结构内的暴露的金属之后，顶部至底部负载值可小于或约为1.5。
本技术的一些实施例可涵盖蚀刻的方法。所述方法可包括使第一含氟前驱物及二次气体流动至半导体处理腔室的处理区域中。所述方法可包括使基板与第一含氟前驱物及二次气体接触。基板可包括暴露的金属。基板可界定3D NAND结构中的存储器孔。暴露金属可侧向延伸至垂直于存储器孔形成的凹槽中。所述方法可包括蚀刻在存储器孔内的暴露的金属。所述方法可包括形成含氧前驱物的等离子体。所述方法可包括使暴露的金属与含氧前驱物的等离子体流出物接触以产生经氧化的金属。所述方法可包括使第二含氟前驱物流动至半导体处理腔室的处理区域中。所述方法可包括移除经氧化的金属。
在一些实施例中，二次气体可包括氧气或氮气。第一含氟前驱物与二次气体的流动速率比可为大于或约1:1。所述方法可包括形成第一含氟前驱物及二次气体的等离子体。半导体处理腔室内的温度可保持在大约200℃与大约500℃之间。半导体处理腔室内的压力可保持在大约1托与大约50托之间。当使第二含氟前驱物流动至半导体处理腔室的处理区域中时，处理区域可保持为无等离子体。所述方法可包括，在蚀刻暴露得金属之后，使含氯前驱物流入处理区域中。含氯前驱物可从暴露的金属中清除残留的氟。
本技术的一些实施例可涵盖蚀刻的方法。所述方法可包括使第一含氟前驱物及二次气体流动至半导体处理腔室的处理区域中。二次气体可包括氧气或氮气。所述方法可包括使基板与第一含氟前驱物及二次气体接触。基板可包括暴露得金属，并且基板可界定高深宽比结构。所述方法可包括蚀刻在高深宽比结构内的暴露的金属。所述方法可包括使暴露的金属与含氧前驱物接触以产生经氧化的金属。所述方法可包括使第二含氟前驱物流动至半导体处理腔室的处理区域中。所述方法可包括移除经氧化的金属。所述方法可在小于或约500℃的腔室操作温度下执行。
所述技术可提供优于常规系统及技术的众多益处。例如，所述工艺可允许从高深宽比特征中移除金属。此外，所述工艺可在执行蚀刻工艺期间提供一系列侧壁轮廓。结合以下描述及附图更详细地描述这些及其他实施例，连同其许多优点及特征。
附图说明
所公开的技术的本质及优点的进一步理解可参考说明书的剩余部分及附图来实现。
图1图示了根据本技术的一些实施例的示例性处理系统的一个实施例的俯视平面图。
图2A图示了根据本技术的一些实施例的示例性处理腔室的示意性横截面图。
图2B图示了根据本技术的一些实施例的图2A中所示的处理腔室的一部分的详细视图。
图3图示了根据本技术的一些实施例的示例性喷头的底部平面图。
图4图示了根据本技术的一些实施例的方法中的示例性操作。
图5A至图5C图示了根据本技术的一些实施例的正经处理的基板的横截面图。
若干附图被包括作为示意图。应理解，所述附图是为了说明性目的，除非特定说明是按比例的，否则所述附图不被视为按比例的。此外，作为示意图，提供所述附图是为了帮助理解，并且可能不包括与现实表示相比的所有方面或信息，并且可能包括用于说明目的的夸大材料。
在附图中，相同的元件和/或特征可具有相同的附图标记。此外，相同类型的各种元件可以通过在附图标记后面加上区分相似元件的字母来区分。若说明书中仅使用第一附图标记，则所述描述适用于具有相同第一附图标记的任一个相似元件，而不管字母如何。
具体实施方式
在从2D NAND到3D NAND的转变中，许多工艺操作是从垂直操作改为水平操作。另外，随着3D NAND结构的形成单元数目的增加，存储器孔及其他结构的深宽比会增加，有时甚至会显著增加。在3D NAND处理期间，占位层(placeholder layer)及介电材料的堆叠可形成电极间介电层或IPD层。在完全移除材料并用金属替换之前，所述占位层可能会执行各种操作以放置结构。可以执行金属化，其中金属沿着结构且在电介质的层之间形成以作为存储器单元的一部分。金属可沿着存储器孔的侧壁并且在凹陷部分内延伸，并且可执行随后的蚀刻以分离存储器孔结构内的各个单元。
许多常规技术利用蚀刻工艺来生产所述结构，所述结构可能无法在未来的工艺节点上充分发挥作用。例如，随着结构内的单元数目增加至数百个单元，存储器孔可被形成至若干微米的深度。由于湿式蚀刻的稳健蚀刻，湿式蚀刻可在蚀刻剂接近结构底部之前就开始蚀刻更接近结构顶部的特征。此外，由于蚀刻剂的表面张力，小形状因子结构的湿式蚀刻可能会导致图案塌陷或变形。使用湿蚀刻剂还可能需要后续操作以移除在沟槽或孔内形成的残留物。还可执行干式蚀刻技术，但是可能会出现类似的负载问题。例如，由于进入沟槽深处需要时间，蚀刻可能已经更靠近结构顶部发生。在一些情况下，在结构顶部蚀刻的金属量与在结构底部蚀刻的量的比率(称为顶部到底部负载值)可大于或约为4。因此，顶部特征可能在蚀刻完成或靠近结构底部的单元分离之前被过度蚀刻。
本技术通过执行干式蚀刻工艺克服了所述问题，所述工艺可通过将保护气体与所使用的蚀刻剂结合来控制顶部至底部负载值。保护气体可占据整个待蚀刻金属的位置，这可以在蚀刻剂渗透高深宽比结构时限制或减少靠近结构顶部的蚀刻。这可允许沿结构形成可调谐的蚀刻轮廓，并且这可提供对蚀刻的附加控制，如此可增加工艺的均匀性，而与结构的深度无关。
尽管剩余的公开内容将例行地识别使用所公开技术的特定蚀刻工艺，但将容易理解，所述系统及方法同样适用于如可能发生在所述腔室中的沉积及清洁工艺。因此，本技术不应视为如此限于仅与蚀刻工艺或腔室一起使用。此外，尽管示例性腔室被描述为为本技术提供基础，但应理解，本技术实际上可应用于可允许所描述的操作的任何半导体处理腔室。
图1图示了根据实施例的沉积、蚀刻、烘烤及固化腔室的处理系统100的一个实施例的俯视平面图。在附图中，一对前开式标准舱102供应各种尺寸的基板，所述基板由机械臂104接收并且被放置至低压保持区106中，然后被放置至位于串接区段109a-c中的基板处理腔室108a-f中的一者中。第二机械臂110可用于将基板晶片从保持区106传送至基板处理腔室108a-f并返回。除了循环层沉积、原子层沉积、化学气相沉积、物理气相沉积、蚀刻、预清洗、脱气、定向等基板工艺之外，每个基板处理腔室108a-f可经装备以执行多个基板处理操作，包括如本文所述的干式蚀刻工艺。
基板处理腔室108a-f可包括用于在基板晶片上沉积、退火、固化和/或蚀刻介电膜的一个或多个系统部件。在一个配置中，两对处理腔室(例如，108c-d及108e-f)可用于在基板上沉积介电材料，而第三对处理腔室(例如，108a-b)可用于蚀刻所沉积的电介质。在另一配置中，所有三对腔室(例如108a-f)可被配置成在基板上蚀刻介电膜。所描述的任何一种或多种工艺可在与不同实施例中所示的制造系统分离的一个或多个腔室中进行。应了解，系统100构想了用于介电膜的沉积、蚀刻、退火及固化腔室的附加配置。
图2A图示了示例性工艺腔室系统200的横截面图，所述工艺腔室系统在处理腔室内具有分隔的等离子体产生区域，并且可被配置成执行如下文进一步描述的工艺。在膜蚀刻期间，诸如包括氮化钛、氮化钽、钨、硅、多晶硅、氧化硅、氮化硅、氧氮化硅、碳氧化硅或其他材料的膜蚀刻，工艺气体可穿过气体入口组件205流入第一等离子体区域215。远程等离子体系统201可以可选地被包括在系统中，并且可处理第一气体，所述第一气体随后行进穿过气体入口组件205。入口组件205可包括两个或更多个不同的气体供应通道，其中第二通道可绕过远程等离子体系统单元201(若包括)。
图示了冷却板203、面板217、离子抑制器223、喷头225和其上安置有基板255的基板支撑件265，并且上述每一者可根据实施例各自包括在内。基座265可具有热交换通道，热交换流体流过所述热交换通道以控制基板的温度，所述热交换通道可经操作以在处理操作期间加热和/或冷却基板或晶片。可包含铝、陶瓷或其组合的基座265的芯片支撑盘还可使用嵌入式电阻加热元件经电阻加热以达成相对较高的温度，例如从高达或约100℃至高于或约1100℃。
面板217可为金字塔形、锥形或另一类似结构，其中窄的顶部部分扩展到宽的底部部分。如图所示，面板217可另外地为平坦的并且包括用于分配工艺气体的多个贯穿通道。取决于RPS201的使用，等离子体产生气体和/或等离子体激发物种可穿过在面板217中的多个孔(第2B中所示)用于更均匀地输送至第一等离子体区域215中。
示例性配置可包括使气体入口组件205通向由面板217与第一等离子体区域215隔开的气体供应区域258，以便气体/物质穿过面板217中的孔流入第一等离子体区域215。结构及操作特征可被选择以防止等离子体从第一等离子体区域215显著回流回至供应区域258、气体入口组件205及流体供应系统210中。面板217或腔室的导电顶部及喷头225被示出为具有位于特征之间的绝缘环220，所述绝缘环允许相对于喷头225和/或离子抑制器223向面板217施加交流电位。绝缘环220可位于面板217与喷头225和/或离子抑制器223之间，使得电容耦合等离子体能够在第一等离子体区域中形成。挡板可附加地位于第一等离子体区域215中，或以其他方式与气体入口组件205耦接，以影响流体穿过气体入口组件205流入所述区域。在一些实施例中，可使用额外的等离子体源，包括在腔室周围延伸或与腔室流体连通的感应耦合等离子体源，以及额外的等离子体产生系统。
离子抑制器223可包含板或其他几何形状，其在整个结构中限定了多个孔口，所述孔口被配置成抑制带离子电荷的物质迁移出第一等离子体区域215，同时允许不带电的中性或自由基物种穿过离子抑制器223进入抑制器与喷头之间的活化气体输送区域。在实施例中，离子抑制器223可包含具有多种孔口配置的多孔板。所述不带电荷的物种可包括高度反应性物质，所述物种与反应性较低的载气一起穿过孔口传输。如上所述，离子物质穿过孔的迁移可得以减少，并且在某些情况下经完全抑制。控制穿过离子抑制器223的离子物质的量可有利地提供对与下层的晶片基板接触的气体混合物的增加的控制，这进而可增加对气体混合物的沉积和/或蚀刻特性的控制。例如，调整气体混合物的离子浓度可显著改变其蚀刻选择性，例如，SiNx:SiOx蚀刻比、Si:SiOx蚀刻比等。在执行沉积的替代实施例中，调整气体混合物的离子浓度还可改变介电材料的保形至可流动式沉积的平衡。
离子抑制器223中的多个孔口可被配置成控制活化气体，即离子、自由基和/或中性物质穿过离子抑制器223的传递。例如，可控制孔的深宽比，或孔的直径与长度，和/或孔的几何形状，使得通过离子抑制器223的活化气体中带离子电荷的物质的流动减少。离子抑制器223中的孔可包括面向等离子体激发区域215的锥形部分，及面向喷头225的圆柱形部分。圆柱形部分可被成形及调整尺寸以控制传递至喷头225的离子物质的流动。还可将可调节的电偏压施加至离子抑制器223，作为控制离子物质穿过抑制器的流动的附加构件。
离子抑制器223可用于减少或消除从等离子体产生区域行进至基板的带离子电荷物质的量。不带电的中性及自由基物质仍可能通过离子抑制器中的开口以与基板反应。应注意，在实施例中，可以不执行围绕基板的反应区域中的带离子电荷的物质的完全消除。在某些情况下，离子物质要到达基板以执行蚀刻和/或沉积工艺。在这些情况下，离子抑制剂可帮助将反应区域中离子物质的浓度控制在有助于所述工艺的水平。
喷头225与离子抑制器223结合可允许存在于第一等离子体区域215中的等离子体避免直接激发基板处理区域233中的气体，同时仍允许激发的物质从腔室等离子体区域215行进至基板处理区域233中。以此方式，腔室可被配置成防止等离子体接触被蚀刻的基板255。这可有利地保护在基板上图案化的各种复杂结构及膜，如果所述复杂结构及膜直接接触所产生的等离子体，则其可能会被损坏、错位或以其他方式翘曲。另外，当等离子体经允许以接触基板或接近基板级时，氧化物物质蚀刻的速率可能增加。因此，如果材料的暴露区域为氧化物，则所述材料可通过使等离子体远离基板来进一步保护。
处理系统可进一步包括与处理腔室电耦合的电源240，以向面板217、离子抑制器223、喷头225和/或基座265提供电力，以在第一等离子体区域215或处理区域233中产生等离子体。电源可被配置成取决于所执行的工艺向腔室输送可调节量的功率。所述配置可允许在正在被执行的工艺中使用可调谐等离子体。与通常具有开启或关闭功能的远程等离子体单元不同，可调谐等离子体可被配置成向等离子体区域215输送特定量的功率。这进而可允许特定等离子体特性的形成，以使得前驱物可以特定方式离解以增强由所述前驱物产生的蚀刻轮廓。
等离子体可在喷头225上方的腔室等离子体区域215或喷头225下方的基板处理区域233中被点燃。等离子体可存在于腔室等离子体区域215中以从例如含氟前驱物或其他前驱物的入流中产生自由基前驱物。通常在射频(“RF”)范围内的交流电压可施加在处理腔室的导电顶部(诸如面板217)与喷头225和/或离子抑制器223之间，以在沉积期间点燃腔室等离子体区域215中的等离子体。射频(RF)电源可产生13.56MHz的高射频频率，但还可单独或与13.56MHz的频率结合产生其他频率。
图2B图示了穿过面板217影响处理气体分配的特征的详细视图253。如图2A及图2B中所示，面板217、冷却板203和气体入口组件205相交以界定气体供应区域258，工艺气体可从气体入口205输送至所述气体供应区域中。气体可填充气体供应区域258并穿过面板217中的孔口259流到第一等离子体区域215。孔口259可被配置成以大体上单向的方式引导流动，以使得工艺气体可流入处理区域233，但是可在穿过面板217之后得以部分或完全防止回流到气体供应区域258中。
用于处理腔室部分200的气体分配组件(诸如喷头225)可称为双通道喷头，并且在图3中描述的实施例中另外详细说明。双通道喷头可提供允许蚀刻剂在处理区域233之外的分离的蚀刻工艺，以在被输送至处理区域之前提供与腔室部件和彼此之间的有限相互作用。
喷头225可包含上板214及下板216。板可彼此耦合以在板之间界定体积218。板的耦接可提供穿过上板及下板的第一流体通道219，以及穿过下板216的第二流体通道221。所形成的通道可被配置成仅经由第二流体通道221提供从容积218穿过下板216的流体通路，并且第一流体通道219可与板和第二流体通道221之间的容积218流体隔离。容积218可穿过气体分配组件225的侧边流体地接入。
图3为根据实施例的用于处理腔室的喷头325的底部视图。喷头325可与图2A中所示的喷头225相对应。显示第一流体通道219的视图的通孔365可具有多种形状和配置，以便控制且影响前驱物穿过喷头225的流动。显示第二流体通道221的视图的小孔375可大体上均匀地分布在喷头的表面上，甚至分布在通孔365之间，并且可有助于在前驱物离开喷头时提供比其他配置更均匀的前驱物混合。
先前论述的腔室可用于执行示例性方法，包括蚀刻方法，尽管可配置任意数目的腔室以执行在本技术的实施例中使用的一个或多个方面。转至图4，所述附图图示根据本技术的实施例的方法400的示例性操作。方法400可包括在方法开始之前的一个或多个操作，包括前端处理、沉积、蚀刻、抛光、清洁或可在所述操作之前执行的任何其他操作。所述方法可以包括多个可选操作，所述操作可以或可以不与根据本技术的实施例的方法的一些实施例特定相关联。例如，描述了许多操作以提供所执行的、但对本技术并非关键的，或者可通过如将在下文进一步论述的替代方法来执行的更广泛范围的工艺。方法400可描述在图5A至图5C中示意性地示出的操作，所述操作的说明将结合方法400的操作进行描述。应当理解，附图仅示出了部分示意图，并且基板可包含任意数目的具有如图所示的各种特性和方面的附加材料及特征。
方法400可能涉及或可能不涉及将半导体结构开发至特定制造操作的可选操作。应当理解，如图5A中所示，方法400可在任何数目的半导体结构或基板505上执行，包括可对其执行金属材料移除操作的示例性结构。如图5A中所示，基板505可以具有覆盖基板的多个堆叠层，所述堆叠层可为硅、硅锗或其他基板材料。例如，所述层可包括IPD层，所述IPD层包括介电材料510，所述介电材料可为与占位材料520成交替层的氧化硅，所述占位材料可为例如氮化硅或多晶硅。占位材料520可为或包括将被移除以在随后的操作中产生单独的存储器单元的材料。尽管仅用7层材料示出，示例性结构可包括任何层数，包括数百层材料，并且应理解，附图仅是用于说明本技术的诸方面的示意图。可为存储器孔或孔口的沟槽530可穿过堆叠结构界定至基板505的位准。沟槽530可由侧壁界定，所述侧壁可由介电材料510与占位材料520的交替层组成。例如，侧壁可为孔口或存储器孔的半径。尽管仅图标了单个存储器孔结构，但应理解，示例性基板可包括跨基板的任意数目的存储器结构。
在可于占位材料内形成凹部之后，可在结构上形成或沉积金属材料540。如图所示，金属540可围绕结构延伸并且在存储器孔和形成在占位材料中的每个凹槽内延伸。金属可为钼、钨或可用于3D NAND或其他半导体结构的多种其他金属。基板可随后被安置在处理腔室(例如上述的腔室200)中，并且可执行方法400以蚀刻高深宽比特征内的金属。例如，根据本技术的特征可以由结构的任何深宽比或高宽比来表征，尽管在一些实施例中材料可由更大的深宽比来表征，这可能不允许使用如上所述的传统技术或方法进行充分蚀刻。例如，在一些实施例中，示例性结构(例如作为非限制性实例的存储器孔)的深宽比可大于或约10:1、大于或约20:1、大于或约30:1、大于或约40:1、大于或约50:1、大于或约100:1或更大。
方法400可经执行以蚀刻或以其他方式移除金属540的部分，这可将金属分离成如图所示的结构的凹陷部分。所述方法可经执行以促进经由结构的轮廓控制，并改良蚀刻特性，诸如结构的凹陷部分内的金属的表面光滑度。例如，方法400可包括在操作405处，使含氟前驱物及诸如保护气体的二次气体流入其中保持基板的腔室的处理区域。含氟前驱物及二次气体可在操作410处接触基板，并在操作415处蚀刻高深宽比结构内的金属。如图5B中所示，金属540可沿着存储器孔的侧壁以及沿着跨结构的顶表面在沟槽内凹陷。虽然常规技术可产生类似于V形轮廓的顶部至底部的负载，其中更多的材料在如上所述的结构的顶部得以蚀刻，本技术可提供大体上或基本上笔直的轮廓，以及倒V形轮廓，其中进一步至结构中的材料可比结构顶部的材料被蚀刻得更多，这可允许形成顶部至底部的负载值范围。
为了提供此控制，本技术可利用可帮助限制或降低结构顶部的蚀刻或蚀刻速率的二次气体。例如，在接触特征内的金属之前，含氟前驱物及二次气体可沿着外部顶表面进入金属540，存储器孔形成至所述外部顶表面中。在没有可为保护气体的二次气体的情况下，蚀刻可在结构的顶部开始，之后蚀刻可以在更接近结构的底部开始。然而，通过并入二次气体，二次气体分子可占据沿着金属540的表面区域或位置，这样可降低蚀刻速率。例如，虽然氟可在分离的位置继续与金属结合，但所述位置可能至少部分地由二次气体阻挡。示例性金属(诸如钼或钨)可能不具有与氟一对一的移除特性，而是可在移除金属原子之前并入三个、四个或六个氟原子。因此，通过利用保护气体，可控制、减少或限制氟与金属之间的所述相互作用，这可促进控制蚀刻速率。
然而，随着二次气体相对于含氟前驱物的流动速率比增加，蚀刻速率可能会继续降低，且最终二次气体分子会在每个位置中断蚀刻工艺，阻止进一步的蚀刻。因此，在一些实施例中，含氟前驱物与二次气体的流动速率比可被保持大于或约1:1，如此可确保在结构顶部进行一定量的蚀刻。例如，含氟前驱物与二次气体的流动速率比可保持在大于或约1.2:1，并且可保持在大于或约1.4:1、大于或约1.6:1、大于或约1.8:1、大于或约2.0:1、大于或约2.2:1、大于或约2.4:1、大于或约2.6:1、大于或约2.8:1、大于或约3.0:1、大于或约4.0:1、大于或约5.0:1、大于或约6.0:1、大于或约7.0:1、大于或约8.0:1、大于或约9.0:1，大于或约10.0:1，或更大。另外，可使用第一流动速率比，并且第一流动速率比可随着蚀刻工艺的进行而被调整为与随着蚀刻工艺的进行而不同于第一流动速率比的第二流动速率比。在一些实施例中，在流动操作期间，任何提及的比率或包含在所列范围内的任何比率都可用于第一流动速率比或第二流动速率比。
在一些实施例中，可在接触基板上的金属之前对含氟前驱物和/或二次气体进行等离子体增强。等离子体可在处理腔室的远程区域中形成，或者可本地地形成。尽管可产生基板级等离子体，但是在一些实施例中，等离子体可为远程等离子体，如此可保护暴露的基板材料免受可能归因于基板级等离子体而发生的离子轰击。无论是否经过等离子体增强，所述材料皆可在结构顶部与金属540接触，且然后可穿过结构流入存储器孔中。蚀刻工艺可继续，直至朝向横向且垂直于存储器孔的方向延伸的凹槽移除金属为止。尽管所述工艺可继续以使金属进一步凹入每个凹槽中并穿过存储器孔将单元分离，但在一些实施例中，方法400可包括二次蚀刻工艺以完全分离单元并在凹槽内横向地蚀刻。因为存储器孔可能会延伸至几微米的深度，蚀刻剂可能会损失流入结构更深处的能量，并横向进入凹陷特征，这可进一步减慢蚀刻，并可能降低对暴露于若干表面上的介电材料的暴露表面的选择性。因此，在第二次操作中，可以调整蚀刻剂以执行第二次凹陷操作。
例如，处理区域可能或可能不在第一蚀刻操作之后净化。然后，在可选操作420中，等离子体可由含氧前驱物形成，并流向基板。再一次，等离子体可在处理腔室的远程部分中形成，或以基板级本地地形成。在可选操作425中，可使先前在第一蚀刻工艺中打开的所暴露的金属与含氧前驱物的等离子体流出物接触。在金属已经被氧化之后，在可选操作430处，第二含氟前驱物可流入处理腔室。在一些实施例中，等离子体可在第二含氟前驱物的输送之前被熄灭，并且处理腔室可在第二含氟前驱物的输送期间保持无等离子体。第二含氟前驱物可与第一含氟前驱物相同或不同，但在一些实施例中，第二前驱物可在工艺条件下更容易地提供氟。第二含氟前驱物可接触经氧化的材料，并且可在可选操作435移除经氧化的金属。如图5C中所示，金属540可在单元之间完全分离，并且可在沿着垂直存储器孔的存取位置内凹陷。
在一些实施例中，可在第一蚀刻工艺和/或第二蚀刻工艺之后将残余氟并入剩余金属中。因此，在一些实施例中，可在可选操作440处执行后处理操作，所述操作可在第一蚀刻工艺之后，诸如在操作415之后；在第二蚀刻工艺之后，例如在操作440处，或者在每一蚀刻工艺之后发生。例如，诸如三氯化硼的含氯前驱物可流入处理腔室。在实施例中，含氯前驱物可以或可以不进行等离子体增强，并且若进行等离子体增强，则可在处理腔室内远程或原位产生等离子体。在本技术的一些实施例中，含氯前驱物可接触基板，并且可与剩余金属的表面相互作用以清除任何残留的氟。
在一些实施例中，示例性的含氟前驱物可以包括氟或氯中的一者或多者，以及任何其他卤素。可使用的一些示例性前驱物可包括卤化物，包括氟化氢、三氟化氮或任何有机氟化物、双原子氟、三氟化溴、三氟化氯、六氟化硫、二氟化氙、三氯化硼、五氯化钨、六氯化钨或任何其他含氟前驱物。还可包括含氯前驱物或将其代替含氟前驱物，并且可使用三氯化硼、双原子氯或其他含氯前驱物。前驱物还可以多种组合一起流动。例如，如前所述，第二含氟前驱物相对于第一含氟前驱物可以更容易地提供氟。作为前驱物的一个非限制性示例，第一含氟前驱物可为或包括三氟化氮，而第二含氟前驱物可为或包括六氟化钨或六氟化硫。
前驱物还可与任何数目的附加前驱物或载气一起流动，包括双原子氢或含氢前驱物、氮气、氩气、氦气或任何数目的附加材料，尽管在一些实施例中，前驱物可能限于控制副反应或可能影响选择性的其他方面。在蚀刻工艺期间提供的二次气体可包括含氧前驱物和/或含氮前驱物。例如，非限制性的含氧前驱物可包括双原子氧、臭氧、水、醇、过氧化氢、一氧化二氮、一氧化氮或任何其他含氧材料。例如，非限制性的含氮前驱物可包括双原子氮，或任何还包括氮气的含氧前驱物。
工艺条件还可影响方法400中执行的操作。在实施例中，方法400的每个操作可在恒温期间执行，而在一些实施例中，可在不同操作期间调整温度。例如，在方法400期间的基板、基座或腔室温度可维持在大于或约150℃、大于或约200℃、大于或约250℃、大于或约300℃、大于或约350℃、大于或约400℃、大于或约450℃、大于或约500℃或更高。然而，在较高温度下，可能会发生含氟材料的进一步解离，这可产生更多的氟自由基。随着氟自由基量的增加，保护气体可能无法充分控制反应。因此，在一些实施例中，温度可保持低于或约700℃，并且可保持低于或约650℃、低于或约600℃、低于或约550℃、低于或约500℃，或更低。
在一些实施例中，所述工艺可在多种压力下发生，如此可促进在多个工艺腔室中的任一者中的操作。例如，所述工艺可在能够提供压力的腔室内进行，所述压力可保持在大于或约1托，并且可保持在大于或约2托、大于或约5托、大于或约10托、大于或约50托，大于或约100托、大于或约200托，或更高。通过利用大于或约1托的压力，可促进蚀刻剂穿过高深宽比结构的输送。尽管可以在如上所述的一个或多个操作中使用等离子体，但是在一些实施例中可以不使用等离子体，并且可在保持半导体处理腔室内的无等离子体环境的同时执行整个方法。当在一个或多个操作期间使用等离子体流出物时，等离子体功率可保持在小于约500W的功率下。通过保持较低的等离子体功率，溅射可得以控制，并且可将相互作用限制为更受控制的化学反应，如此可更好地限制蚀刻穿过金属的范围，例如更靠近结构顶部。例如，这可进一步促进对沿存储器孔的轮廓的控制。因此，在一些实施例中，等离子体功率可保持在小于或约450W、小于或约400W、小于或约350W、小于或约300W、小于或约250W、小于或约200W、小于或约150W、小于或约100W或更少。
通过利用如在本技术中所论述的前驱物及处理，3D NAND及其他半导体结构中使用的金属可从诸如氧化硅的介电材料部分之间更均匀地蚀刻，同时限制氧化硅的损坏或移除，并保持改良的轮廓或顶部至底部的负载值。例如，在本技术的一些实施例中，在第一蚀刻工艺或第二蚀刻工艺之后，顶部至底部的负载值可保持在小于或约2:1，并且可保持在小于或约1.8:1、小于或约1.6:1、小于或约1.5:1、小于或约1.4:1、小于或约1.3:1、小于或约1.2:1、小于或约1.1:1或约1.0:1，表明在更接近结构顶部以及更接近结构底部的位置处的等效蚀刻。通过使用术语“约”，本公开旨在涵盖在整个本发明技术中论述的形状因子的测量限制，这可能无法提供完美的测量精度，尽管通常识别的条件是可以理解的。此外，在一些实施例中，蚀刻工艺可如上文所述进一步经调整以产生V形轮廓或倒V形轮廓，其中顶部至底部的负载值可维持在小于或约0.9:1，并且可维持在小于或约0.8:1、小于或约0.7:1、小于或约0.6:1、小于或约0.5:1或更低。
在先前的描述中，为了解释的目的，已阐述了许多细节以提供对本发明技术的各种实施例的理解。然而，对于本领域技术人员显而易见的是，可在没有所述细节中的一些或具有附加细节的情况下实践某些实施例。
已公开了若干实施例，本领域技术人员将认识到，在不脱离实施例的精神的情况下可使用各种修改、替代构造及等同物。另外，为了避免不必要地混淆本发明技术，未描述多个众所熟知的工艺及元件。因此，以上描述不应视为限制本发明技术的范围。另外，方法或工艺可经描述为顺序的或分步的，但应理解，所述操作可同时执行，或以与所列不同的顺序执行。
在提供值范围的情况下，应当理解，除非上下文另有明确规定，否则还特定公开了所述范围的上限与下限之间的每个中间值(到下限单位的最小分数)。涵盖任何规定值或规定范围内的未规定中间值与所述规定范围内的任何其他规定或中间值之间的任何更窄范围。彼等较小范围的上限及下限可以独立地包括在所述范围内或排除在所述范围内，并且其中任一者、两者皆不或两者包括在较小范围内的每一范围还涵盖在本发明技术内，受制于以下所规定范围中任何明确排除的限制。若所述范围包括一个或两个限制，则还包括不包括其中一个或两个限制的范围。
如本文及所附权利要求中所用，单数形式“一(a)”、“一(an)”及“所述(the)”包括多形式，除非上下文另有明确规定。因此，例如，提及“一前驱物”包括多个此类前驱物，提及“所述层”包括提及本领域技术人员已知的一个或多个层及其等同物，等等。
此外，当在本说明书和以下权利要求中使用时，词语“包含(comprise(s))”、“包含(comprising)”、“含有(contain(s))”、“含有(containing)”、“包括(include(s))”和“包括(including)”意欲指定所述特征、整数、部件或操作的存在，但不排除一个或多个其他特征、整数、部件、操作、行为或群组的存在或添加。

Claims (20)

1.一种蚀刻方法，包含以下步骤：
使含氟前驱物及二次气体流入半导体处理腔室的处理区域，其中所述二次气体包含氧气或氮气，并且其中所述含氟前驱物与所述二次气体的流动速率比大于或约1:1；
使基板与所述含氟前驱物及所述二次气体接触，其中所述基板包含暴露的金属，并且其中所述基板界定高深宽比结构；以及
蚀刻在所述高深宽比结构内的所述暴露的金属。
2.如权利要求1所述的方法，进一步包含以下步骤：
形成所述第一含氟前驱物及所述二次气体的等离子体。
3.如权利要求1所述的方法，其中所述处理区域内的温度维持在小于或约500℃。
4.如权利要求1所述的方法，其中所述高深宽比结构包括3D NAND结构中的存储器孔，并且其中所述暴露的金属横向延伸至垂直于存储器孔形成的凹槽中。
5.如权利要求1所述的方法，进一步包含以下步骤：
在蚀刻所述暴露的金属之后，净化所述半导体处理腔室的所述处理区域；
形成含氧前驱物的等离子体；以及
将所述暴露的金属与所述含氧前驱物的等离子体流出物接触以产生经氧化的金属。
6.如权利要求5所述的方法，其中所述含氟前驱物为第一含氟前驱物，所述方法进一步包含以下步骤：
使第二含氟前驱物流入处理区域；以及
使所述经氧化的金属与所述第二含氟前驱物接触。
7.如权利要求6所述的蚀刻方法，其中当使所述经氧化的金属与所述第二含氟前驱物接触时，所述处理区域保持为无等离子体。
8.如权利要求1所述的蚀刻方法，其中所述方法是在约1托和约50托之间的腔室操作压力下执行。
9.如权利要求1所述的蚀刻方法，进一步包含以下步骤：
在蚀刻所述暴露的金属之后，使含氯前驱物流入所述处理区域中，其中所述含氯前驱物清除残留的氟。
10.如权利要求1所述的蚀刻方法，其中在蚀刻所述高深宽比结构内的所述暴露的金属之后，顶部至底部负载值小于或约为1.5。
11.一种蚀刻方法，包含以下步骤：
使第一含氟前驱物及二次气体流动至半导体处理腔室的处理区域；
使基板与所述第一含氟前驱物及所述二次气体接触，其中所述基板包含暴露的金属，并且其中所述基板在3D NAND结构中界定存储器孔，以及其中所述暴露的金属横向延伸至垂直于所述存储器孔形成的凹槽中；
蚀刻在所述存储器孔内的所述暴露的金属；
形成含氧前驱物的等离子体；
使所述暴露的金属与所述含氧前驱物的等离子体流出物接触以产生经氧化的金属；
使第二含氟前驱物流动至所述半导体处理腔室的所述处理区域中；以及
移除所述经氧化的金属。
12.如权利要求11所述的蚀刻方法，其中所述二次气体包含氧气或氮气。
13.如权利要求11所述的蚀刻方法，其中所述第一含氟前驱物与所述二次气体的流动速率比大于或约1:1。
14.如权利要求11所述的蚀刻方法，进一步包含以下步骤：
形成所述第一含氟前驱物及所述二次气体的等离子体。
15.如权利要求11所述的方法，其中所述半导体处理腔室内的温度维持在约200℃与约500℃之间。
16.如权利要求11所述的蚀刻方法，其中所述半导体处理腔室内的压力保持在约1托与约50托之间。
17.如权利要求11所述的蚀刻方法，其中当使第二含氟前驱物流动至所述半导体处理腔室的所述处理区域中时，所述处理区域保持为无等离子体。
18.如权利要求11所述的蚀刻方法，进一步包含以下步骤：
在蚀刻所述暴露的金属之后，使含氯前驱物流入所述处理区域中。
19.如权利要求16所述的蚀刻方法，其中所述含氯前驱物从所述暴露的金属中清除残留的氟。
20.一种蚀刻方法，包含以下步骤：
使第一含氟前驱物及二次气体流动至半导体处理腔室的处理区域中，其中所述二次气体包含氧气或氮气；
使基板与所述含氟前驱物及所述二次气体接触，其中所述基板包含暴露的金属，并且其中所述基板界定高深宽比结构；
蚀刻在所述高深宽比结构内的所述暴露的金属；
使所述暴露的金属与含氧前驱物接触以产生经氧化的金属；
使第二含氟前驱物流动至所述半导体处理腔室的所述处理区域中；以及
移除所述经氧化的金属，其中所述方法在小于或约500℃的腔室操作温度下执行。
CN202280032771.1A 2021-05-04 2022-04-08 高深宽比特征中的金属蚀刻 Pending CN117916865A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/307,636 US11631589B2 (en) 2021-05-04 2021-05-04 Metal etch in high aspect-ratio features
US17/307,636 2021-05-04
PCT/US2022/024040 WO2022235378A1 (en) 2021-05-04 2022-04-08 Metal etch in high aspect-ratio features

Publications (1)

Publication Number Publication Date
CN117916865A true CN117916865A (zh) 2024-04-19

Family

ID=83901636

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280032771.1A Pending CN117916865A (zh) 2021-05-04 2022-04-08 高深宽比特征中的金属蚀刻

Country Status (6)

Country Link
US (1) US11631589B2 (zh)
JP (1) JP2024519207A (zh)
KR (1) KR20240003446A (zh)
CN (1) CN117916865A (zh)
TW (1) TWI817471B (zh)
WO (1) WO2022235378A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894228B2 (en) * 2021-08-26 2024-02-06 Applied Materials, Inc. Treatments for controlling deposition defects

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989929A (en) * 1997-07-22 1999-11-23 Matsushita Electronics Corporation Apparatus and method for manufacturing semiconductor device
US6010966A (en) * 1998-08-07 2000-01-04 Applied Materials, Inc. Hydrocarbon gases for anisotropic etching of metal-containing layers
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US8921234B2 (en) * 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US9870899B2 (en) * 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US9837286B2 (en) * 2015-09-04 2017-12-05 Lam Research Corporation Systems and methods for selectively etching tungsten in a downstream reactor
US10283369B2 (en) 2016-08-10 2019-05-07 Tokyo Electron Limited Atomic layer etching using a boron-containing gas and hydrogen fluoride gas
US10497579B2 (en) * 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US11062897B2 (en) 2017-06-09 2021-07-13 Lam Research Corporation Metal doped carbon based hard mask removal in semiconductor fabrication
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
JP6772117B2 (ja) * 2017-08-23 2020-10-21 株式会社日立ハイテク エッチング方法およびエッチング装置
US11075084B2 (en) * 2017-08-31 2021-07-27 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Chemistries for etching multi-stacked layers
US10854426B2 (en) * 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10755941B2 (en) * 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US11121002B2 (en) * 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11217454B2 (en) * 2019-04-22 2022-01-04 Hitachi High-Tech Corporation Plasma processing method and etching apparatus
TW202117802A (zh) 2019-07-02 2021-05-01 美商應用材料股份有限公司 固化介電質材料的方法與設備
US11062921B1 (en) * 2020-09-11 2021-07-13 Applied Materials, Inc. Systems and methods for aluminum-containing film removal

Also Published As

Publication number Publication date
TW202301460A (zh) 2023-01-01
WO2022235378A1 (en) 2022-11-10
KR20240003446A (ko) 2024-01-09
US11631589B2 (en) 2023-04-18
TWI817471B (zh) 2023-10-01
JP2024519207A (ja) 2024-05-09
US20220359214A1 (en) 2022-11-10

Similar Documents

Publication Publication Date Title
US10319603B2 (en) Selective SiN lateral recess
US11004689B2 (en) Thermal silicon etch
US10854426B2 (en) Metal recess for semiconductor structures
TWI781757B (zh) 用於移除含鋁薄膜之系統及方法
US10283324B1 (en) Oxygen treatment for nitride etching
KR20200115659A (ko) 공극들을 형성하기 위한 시스템들 및 방법들
TWI817471B (zh) 高深寬比特徵中的金屬蝕刻
US20210111033A1 (en) Isotropic silicon nitride removal
US20220293430A1 (en) Isotropic silicon nitride removal
US10128086B1 (en) Silicon pretreatment for nitride removal
US11328909B2 (en) Chamber conditioning and removal processes
US20230290647A1 (en) Metal deposition and etch in high aspect-ratio features
TWI837885B (zh) 高深寬比特徵中的金屬沉積及蝕刻
US11488835B2 (en) Systems and methods for tungsten-containing film removal
US20240120210A1 (en) Isotropic silicon nitride removal
US20230386830A1 (en) Highly conformal metal etch in high aspect ratio semiconductor features

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination