CN102437032B - 后栅工艺中金属栅的制作方法 - Google Patents

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Abstract

本发明提供一种利用后栅工艺形成金属栅的方法,包括:提供衬底,所述衬底具有栅沟槽;在所述衬底表面进行至少一次金属层淀积-退火处理,以在所述栅沟槽内填充金属层;去除所述栅沟槽之外的金属层。上述方法能够减少栅极的寄生电阻,并且提高晶体管的可靠性。

Description

后栅工艺中金属栅的制作方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种后栅工艺中金属栅的制作方法。
背景技术
当前的集成电路制造过程中,22nm及以下技术节点的CMOS工艺的栅制作通常可分为前栅(gate first)工艺和后栅(gate last)工艺。
所谓前栅工艺是指:先淀积栅介质层,在栅介质层上形成栅极,然后进行源漏注入,之后进行退火工艺以激活源漏中的离子,从而形成源区和漏区。前栅工艺的优势在于步骤简单,但劣势在于,进行退火工艺时,栅极不可避免地要承受高温,导致晶体管的阈值电压Vt漂移,影响器件最终的电学性能。
所谓后栅工艺是指:先淀积栅介质层,在栅介质层上形成伪栅(如多晶硅),然后形成源区和漏区,再去除伪栅,形成栅沟槽,再采用合适的金属填充栅沟槽以形成金属栅,这样一来,可以使栅电极避开形成源区和漏区时引入的高温,从而减少晶体管的阈值电压Vt漂移,相对于前栅工艺,有利于改善器件的电学性能。
但是,在22nm及以下技术节点的CMOS工艺中,由于栅沟槽宽度变小,使得金属材料的填充效果难以满足要求,在栅沟槽中填入的金属中间会存在空隙或孔洞,这些间隙不仅会增大栅极的寄生电阻,而且还会造成晶体管可靠性降低等问题。
发明内容
本发明解决的问题是提供一种后栅工艺中金属栅的制作方法,以减少栅极的寄生电阻,并且提高晶体管的可靠性。
为解决上述问题,本发明提供一种后栅工艺中金属栅的制作方法,包括:
提供衬底,所述衬底具有栅沟槽;
在所述衬底表面进行至少一次金属层淀积-退火处理,以在所述栅沟槽内填充金属层;
去除所述栅沟槽之外的金属层。
在所述衬底表面进行至少一次金属层淀积-退火处理,以在所述栅沟槽内填充金属的步骤具体包括:
在所述衬底表面淀积金属层,以填充所述栅沟槽;
对所述金属层进行退火,以修正栅沟槽内的填充形貌。
优选的,所述金属层材料为Al或TiAlx
可选的,所述金属层包括:
至少两种元素金属层,各所述元素金属层顺次堆叠且由下至上熔点逐渐减小。
可选的,在所述衬底表面进行至少一次金属层淀积-退火处理具体包括以下步骤:
在所述衬底表面淀积子金属层;
对所述子金属层进行退火,以修正所述子金属层的填充形貌,从而完成一次淀积-退火处理周期;
至少执行两次所述淀积-退火处理周期。
优选的,所述子金属层材料为Al或TiAlx
可选的,所述子金属层包括:
至少两种元素金属层,各所述元素金属层顺次堆叠且由下至上熔点逐渐减小。
优选的,各所述元素金属层材料由下至上分别为Ti和Al。
优选的,所述退火在N2或He中进行。
优选的,所述退火的温度范围为300℃~600℃。
优选的,金属层淀积-退火处理中采用PVD或CVD工艺淀积所述金属层。
与现有技术相比,本发明具有以下优点:
采用至少一次金属层淀积-退火处理,即先采用金属材料填充于栅沟槽内,然后对填充的金属材料进行退火处理,利用金属材料在退火温度下具有流动性的特点,这样可以改善金属在栅沟槽内填充的形貌,从而改善金属的填充性能,减少填充金属层中的空隙或孔洞。
相对于ALD(单原子层沉积工艺)而言,ALD虽然保型性能优异,但由于淀积金属层的前驱源种类少,限制了其在金属栅制作上的应用;而本发明实施例的金属层淀积可以采用传统的PVD或CVD工艺,因此几乎可以沉积任何金属,使用PVD或CVD工艺在栅沟槽中淀积低电阻、导电性能优异的金属材料,而后结合退火工艺,则可以提高金属在栅沟槽内的填充性能,从而减少栅极的寄生电阻,并且提高晶体管的可靠性。
附图说明
图1为实施例一后栅工艺中金属栅的制作方法的流程图;
图2a-图2h实施例一后栅工艺中金属栅的制作方法的示意图;
图3为实施例二后栅工艺中金属栅的制作方法的流程图;
图4a~图4d为实施例二后栅工艺中金属栅的制作方法的示意图;
图5为实施例三后栅工艺中金属栅的制作方法的流程图;
图6a-图6d为实施例三后栅工艺中金属栅的制作方法的示意图;
图7为实施例四后栅工艺中金属栅的制作方法的流程图;
图8a-图8g为实施例四后栅工艺中金属栅的制作方法的示意图。
具体实施方式
本发明实施例提供一种后栅工艺中金属栅的制作方法,包括:提供衬底,所述衬底具有栅沟槽;接着,在所述衬底表面进行至少一次金属层淀积-退火处理,以在所述栅沟槽内填充金属层;去除所述栅沟槽之外的金属层。
上述金属栅的制作方法中,采用至少一次金属层淀积-退火处理,即先采用金属材料填充于栅沟槽内,然后对填充的金属材料进行退火处理,利于金属材料在退火温度下具有流动性的特点,这样可以改善金属在栅沟槽内填充的形貌,从而改善金属的填充性能,减少填充金属层中的空隙或孔洞。
相对于ALD(单原子层沉积工艺)而言,ALD虽然保型性能优异,但由于淀积金属层的前驱源种类少,限制了其在金属栅制作上的应用;而本发明实施例的金属层淀积可以采用传统的PVD或CVD工艺,因此几乎可以沉积任何金属,使用PVD或CVD工艺在栅沟槽中淀积低电阻、导电性能优异的金属材料,而后结合中温退火回流工艺,则可以提高金属在栅沟槽内的填充性能,从而减少栅极的寄生电阻,并且提高晶体管的可靠性。
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
其次,本发明结合示意图进行详细描述,在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
实施例一
图1为本实施例后栅工艺中金属栅的制作方法的流程图,图2a-图2h本实施例后栅工艺中金属栅的制作方法的示意图。
如图所示,所述后栅工艺中金属栅的制作方法包括:
步骤S1:提供半导体衬底20,所述半导体衬底20上形成栅介质层22以及所述栅介质层上的栅层24。
具体参考图2a,半导体衬底20的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(SiGe)、碳化硅(SiC);也可以是绝缘体上硅(SOI),绝缘体上锗(GOI);或者还可以为其它的材料,例如砷化镓等III-V族化合物。
在半导体衬底20表面内可利用浅沟槽工艺(STI)形成浅沟槽隔离区21,用于隔离后续工艺中形成的有源区。
形成浅沟槽隔离区21后,在半导体衬底20上淀积栅介质层,在本实施例中,所述栅介质层22包括依次叠加的栅氧化层221和高k介质层222(如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合)。其中,栅氧化层221的材料为氧化硅或氮氧化硅,其厚度约为0.1nm~1nm,在其他实施例中,栅氧化层221的材料也可以为本领域技术人员公知的其他材料;高k介质层222的材料为高介电常数的二氧化铪(HfO2),其厚度约为1nm~5nm,在其他实施例中,高k介质层222的材料也可以为本领域技术人员公知的其他材料。
接着,在所述栅介质层上淀积栅层24,在本实施例中,栅层24的材料为多晶硅,其厚度约为10nm~100nm,在其他实施例中,所述栅层24的材料也可以为本领域技术人员公知的其他材料,或者为叠层结构。
步骤S2:在所述栅层24上形成图案化的硬掩膜层25,并以所述硬掩膜层为刻蚀阻挡层形成栅极结构。
具体参考图2a和2b,在栅层24上淀积硬掩膜材料层(图中未示出),接着刻蚀所述硬掩膜材料层以形成具有栅极图案的硬掩膜层25(即图案化的硬掩膜层)。本实施例中,所述硬掩膜层25包括依次叠加的氧化硅层251和氮化硅层252,其中,所述氧化硅层251的厚度约为5nm~30nm,氮化硅层的厚度约为10nm~70nm。
然后,以上述图案化的硬掩膜层25为阻挡层依次刻蚀栅层24、栅介质层22,以形成栅极结构,所述栅极结构包括栅层24被刻蚀后形成的伪栅23以及刻蚀后的栅介质层22。
步骤S3,在所述栅极结构两侧形成侧墙27,并形成源漏区28。
具体参考图2c,在栅极结构(伪栅26和栅介质层22)的侧壁形成侧墙27。本实施例中,侧墙27为多层结构,从里至外依次包括第一侧墙层271,第二侧墙层272以及第三侧墙层273;所述第一侧墙层271接于伪栅23外侧,其材料为例如氮化硅(Si3N4),其厚度约为5nm~15nm,所述第二侧墙层272位于第一侧墙层271的外侧,其材料为氧化硅,其厚度约为2nm~10nm,所述第三侧墙层273位于第二侧墙层272的外侧,其材料为氮化硅(Si3N4),其厚度约为10nm~40nm。在其他实施例中,侧墙27也可以为单层或双层结构。
然后,以伪栅23及侧墙27为掩膜对半导体衬底20进行离子注入工艺,以形成源区281和漏区282。本实施例中,源漏区还具有源漏延伸区(即LDD结构),所述源漏延伸区(图中未标号)可以在形成伪栅23之后、形成侧墙27之前,以伪栅23为掩膜对半导体衬底20进行轻掺杂。在其他实施例中,也可以在形成侧墙27过程中,形成某第一侧墙介质层271之后,进行轻掺杂形成源漏延伸区。
步骤S4:淀积金属前介质层29,并进行平坦化工艺直至露出伪栅23。
具体参考图2d,形成源漏区28后,淀积金属前介质层29,该层间介质层29覆盖包括伪栅23及侧墙27在内的半导体衬底20的表面。本实施例中,金属前介质层29的材料为氧化硅玻璃或氮化硅(Si3N4),或者本领域技术人员公知的其他材料,例如PSG、BSG、FSG或其他低K材料中的一种或其组合。
接着,利用化学机械研磨(CMP)工艺对半导体衬底20表面进行平坦化,包括以下两步平坦化:第一步平坦化工艺停止在硬掩膜层25(见图2c),也即去除凸起的金属前介质层;第二步平坦化工艺停止在伪栅23表面,也即去除硬掩膜层25。
步骤S5:去除伪栅23以形成栅沟槽30,并在所述栅沟槽30内形成扩散阻挡层31。
具体参考图2e,利用干法刻蚀或湿法刻蚀去除伪栅23(见图2d),即去除多晶硅,露出栅介质层22,本实施例中栅沟槽底部露出的高k介质层,侧壁为露出的第一侧墙介质层271。在其他实施例中,可以一并去除高k介质层(或其他材料的栅介质层,后续同,不再赘述)。此时,在淀积扩散阻挡层31之前,还需重新形成高k介质层。
接着,在栅沟槽30内淀积扩散阻挡层31,本实施例中,对于nMOS器件,该金属扩散阻挡层31可以为单层结构,例如为TiAlN,也可以为多层结构,例如为TiN和TiAlN依次叠加的两层结构;对于pMOS器件,该金属扩散阻挡层31可以为单层结构,例如为TiN,也可以为多层结构,例如为TaN和TiN依次叠加的两层结构。
步骤S6:在包括所述栅沟槽30在内的衬底表面淀积栅金属层32;
具体参考图2f,利用PVD或CVD工艺在衬底表面淀积用于制作金属栅的金属层32,该金属层32填充于所述栅沟槽30内并覆盖栅沟槽30外的衬底表面。由于22nm及其以下技术节点的工艺中,栅极关键尺寸较小,栅沟槽30的宽度就较小,而采用PVD或CVD工艺淀积栅金属层填孔能力相对较差,因此,在金属层32填充于栅沟槽30后,在金属层32内通常形成有空隙或孔洞33。
所述PVD工艺可以为常温淀积、加热淀积或离子化PVD等方式,其中,后两者相对于前者可以在一定程度上改善金属层填孔能力。
金属层32的材料可以为Al,也可以为TiAlx合金。当金属层32的材料为合金时,PVD工艺(例如磁控溅射法)可采用相应的合金靶材或者采用多金属靶溅射,淀积过程中直接在衬底表面形成合金化的金属层。
步骤S7:对所述金属层32进行退火,以修正栅沟槽内的填充形貌。
具体参考图2g,在保护气氛中进行所述退火,所述退火的温度低于且接近金属层的熔点(可为中温退火),使得退火过程中金属层产生回流现象,栅沟槽台阶开口处(箭头A)较厚的金属向空隙或孔洞33回流,修正栅沟槽内的填充形貌,从而将栅沟槽30完全填满,以消除空隙或孔洞33。
本实施例中,所述保护气氛为N2或He气氛,退火温度范围为300℃~600℃。
步骤S8:去除栅沟槽30外的金属层32,从而形成金属栅34。
具体参考图2h,对具有金属层32的衬底表面进行平坦化工艺,停止在金属前介质层29表面,以去除栅沟槽30外的栅金属层,最终形成金属栅34。
由此可见,上述方法通过在淀积金属层后增加退火处理,能够改善填孔能力,减少栅沟槽内填充金属层时产生的空隙和孔洞,有利于减少栅极的寄生电阻,并且提高晶体管的可靠性。
上述实施例的淀积过程中,当金属层的材料为合金时,直接在衬底表面形成合金化的金属层,事实上,也可以先淀积二元或多元合金中熔点相对较高的元素,之后再淀积合金金属中熔点相对较低的元素金属,以下实施例中结合附图详细说明。
实施例二
图3为本实施例后栅工艺中金属栅的制作方法的流程图,图4a-图4d为本实施例后栅工艺中金属栅的制作方法的示意图。所述后栅工艺中金属栅的制作方法中,淀积金属层之前的步骤(即步骤S1~S5,图2a~2e)和实施例一相同或类似,在此不再赘述,区别仅在于淀积金属层之后的步骤,而且金属层的材料为至少两种元素金属的合金,本实施例中例如为TiAlx合金。
所述方法包括:
步骤S61:在包括所述栅沟槽30在内的衬底表面淀积第一元素金属层32a;
具体参考图4a,使用PVD或者CVD工艺淀积第一元素金属层32a,其材料为纯金属Ti,其厚度可为10nm-90nm,该第一元素金属层32a覆盖栅沟槽30的内部以及栅沟槽30外的金属前介质层29表面,但所述第一元素金属层32a并未填充栅沟槽30内,仅覆盖栅沟槽30的侧壁和底部。
步骤S62:在所述第一元素金属层32a上淀积第二元素金属层32b。
具体参考图4b,使用PVD或者CVD工艺淀积第二元素金属层32b,其材料为纯金属Al,其厚度可为10nm-90nm,该第二元素金属层32b覆盖于第一元素金属层32a之上,将栅沟槽30填充,由于22nm及其以下技术节点的工艺中,栅极关键尺寸较小,栅沟槽30的宽度就较小,而采用PVD或CVD工艺淀积金属层填孔能力相对较差,因此在第二元素金属层32b填充栅沟槽30后,在第二元素金属层32b中通常形成有空隙或孔洞33a。
步骤S61~S62中,所述第一元素金属层材料的熔点高于所述第二元素金属层材料的熔点,也即,先淀积合金中熔点相对较高的元素金属,例如TiAlx合金中的金属Ti相对于Al熔点更高,则先淀积Ti层,再淀积Al层。
步骤S63:对所述第一元素金属层32a和第二元素金属层32b进行退火,以形成合金化的金属层并修正栅沟槽内的填充形貌。
具体参考图4c,在保护气氛中进行所述退火,所述退火的温度可低于且接近第二元素金属层的熔点(中温退火),一方面,使得第一元素金属层32a和第二元素金属层32b发生合金化反应,形成金属层32,另一方面,使得退火过程中合金产生回流现象,栅沟槽台阶开口处较厚的金属向空隙或孔洞33a回流,修正栅沟槽内的填充形貌,从而将栅沟槽30完全填满,以消除空隙或孔洞33。
本实施例中,所述保护气氛为N2或He气氛,退火温度范围为300℃~600℃。先沉积的第一元素金属层的熔点要高于第二元素金属,而第二元素金属起到的作用还包括提高填充金属的保形性。
步骤S64:去除栅沟槽30外的金属层32,从而形成金属栅34。
具体参考图4d,对具有金属层32的衬底表面进行平坦化工艺,停止在金属前介质层29表面,以去除栅沟槽30外的金属层,最终形成金属栅34。
本实施例中,先淀积多元合金中熔点相对较高的元素(如TiAlx合金中的金属Ti),之后再淀积合金金属中熔点相对较低的元素金属(如TiAlx合金中的金属Al),接着通过控制热处理温度、时间等参数进行回流处理(如N2或He中退火回流,温度范围300~600℃),并最终达到促使金属层合金化和小尺寸工艺下的无空隙金属材料填充目的。本领域技术人员可以根据本实施例的启发得知,对于三元、四元合金等,也可以通过上述分层淀积合金中各个单元素金属层的方法来实现,分层淀积的过程中,各元素金属层顺次堆叠且由下至上熔点逐渐减小。
上述实施例一和实施例二中,即进行了一次金属层淀积-退火处理周期,实施例二中的两层单元素金属层在退火工艺中相当于一次合金化即完成了金属层的淀积,实际上,本发明提供的方法还可以通过多次的金属层淀积-退火处理周期形成金属栅,具体在实施例三和实施例四中说明。
实施例三
图5为本实施例后栅工艺中金属栅的制作方法的流程图,图6a-图6e为本实施例后栅工艺中金属栅的制作方法的示意图。
所述后栅工艺中金属栅的制作方法中,淀积金属层之前的步骤(即步骤S1~S5,图2a~2e)和实施例一相同或类似,在此不再赘述,区别仅在于淀积金属层之后的步骤。
后栅工艺中金属栅的制作方法包括:
步骤S71:淀积子金属层。
参考图6a,利用PVD或CVD工艺在衬底表面淀积用于制作金属栅的子金属层32c,该子金属层32c覆盖于栅沟槽30内并覆盖栅沟槽30外的衬底表面,其厚度小于栅沟槽的宽度,需要淀积多层子金属层才能将栅沟槽填充。所述子金属层32c的材料为单元素金属或至少两种元素金属的合金。
步骤S72:对所述子金属层进行退火,以修正栅沟槽内的填充形貌,从而完成一次淀积-退火处理周期。
参考图6b,在保护气氛中进行所述退火,所述退火的温度可低于且接近子金属层的熔点(中温退火),使得退火过程中子金属层产生回流现象,栅沟槽台阶开口处较厚的金属向栅沟槽30内回流,修正栅沟槽内的填充形貌,更均匀的覆盖栅沟槽的内部。本实施例中,所述保护气氛为N2或He气氛,退火温度范围为300~600℃。步骤71~72构成了一个淀积-退火处理周期。
步骤S73:至少重复两次所述淀积-退火处理周期,直至将栅沟槽填满,多层子金属层形成金属层。
参考图6c和6d,淀积另一子金属层32d,覆盖与所述子金属层32c上,接着对该子金属层32d进行退火处理,以修正栅沟槽内的填充形貌。其中,所述子金属层32d和32c的材料可以相同,厚度也可以相同或接近,退火的工艺参数也可以基本相同。
步骤74:去除栅沟槽外的金属层,从而形成金属栅。
本实施例仅执行两次淀积-退火处理周期为例,实际上,还可以根据设计要求执行两个以上的所述淀积-退火处理周期。
与实施例一相比,本实施例中将一次淀积金属层继而退火处理的工艺分为多个周期,每个周期内淀积子金属层继而对其进行退火处理,充分多次这样的周期直到将栅沟槽填满,利用本实施例中的方法,可以实现边生长金属层边修正栅沟槽填充形貌的效果,通过适当控制淀积的子金属层的层数进而实现完全填充、消除空隙或孔洞的目的。
当子金属层的材料为合金时,在每个淀积-退火处理周期内,直接在衬底表面形成合金化的金属层,事实上,也可以在每个淀积-退火处理周期内,先淀积二元或多元合金中熔点相对较高的元素,之后再淀积合金金属中熔点相对较低的元素金属,以下实施例中结合附图详细说明。
实施例四
本实施例的后栅工艺中金属栅的制作方法中,淀积金属层之前的步骤(即步骤S1~S5,图2a~2e)和实施例一相同或类似。相对于实施例三,所述子金属层的材料也为至少两种元素金属的合金,在一次淀积-退火处理周期内,通过先后淀积第一元素金属层和第二元素金属层,继而通过退火实现合金化和修正填充形貌的效果。
图7为本实施例后栅工艺中金属栅的制作方法的流程图,图8a-图8g为本实施例后栅工艺中金属栅的制作方法的示意图。所述方法中所述衬底表面淀积子金属层具体包括以下步骤:
步骤81:参考图8a,在包括栅沟槽在内的衬底表面淀积第一元素金属层32e。所述第一元素金属层的材料为Ti。
步骤82:参考图8b,在所述第一元素金属层32e上淀积第二元素金属层32f。第二元素金属层的材料为Al。其中,所述第一元素金属层32e的熔点高于所述第二元素金属层32f,它们的厚度小于栅沟槽的宽度,需要多次淀积才能将栅沟槽填充。
步骤83:参照图8c,对所述第一元素金属层32e和第二元素金属层32f进行退火,以形成合金化的子金属层并修正栅沟槽内的填充形貌,完成一次淀积-退火处理周期。
步骤S84:至少执行两次所述淀积-退火处理周期,直至将栅沟槽填满,多层子金属层形成金属层。
参考图8d、8e和8f,再次淀积第一元素金属层32e’和第二元素金属层32f’,接着进行退火处理,以修正栅沟槽内的填充形貌,同时合金化形成另一子金属层。其中,所述第一元素金属层32e’和32e、第二元素金属层32f’和32f的材料可以相同,厚度可以相同或接近,退火的工艺参数也可以基本相同。经过多次淀积-退火处理周期后,可以得到填充能力很好的金属填充效果。
步骤85:参考图8g,去除栅沟槽外的金属层,从而形成金属栅34e。
本实施例中,子金属层为二元合金,在其他实施例中也可以为三种以及三种以上,淀积-退火处理周期的循环的次数,也可以根据实际需要确定,本实施例中以两次为例进行说明,在其他实施例中,也可以为三种以及三种以上。
以上所述仅为本发明的具体实施例,为了使本领域技术人员更好的理解本发明的精神,然而本发明的保护范围并不以该具体实施例的具体描述为限定范围,任何本领域的技术人员在不脱离本发明精神的范围内,可以对本发明的具体实施例做修改,而不脱离本发明的保护范围。

Claims (11)

1.一种后栅工艺中金属栅的制作方法,其特征在于,包括:
提供衬底,所述衬底具有栅沟槽;
在所述衬底表面进行至少一次金属层淀积-退火处理,以在所述栅沟槽内填充金属层;所述退火的温度低于且接近金属层的熔点,使得退火过程中所述金属层产生回流现象,以修正栅沟槽内的填充形貌,从而将栅沟槽完全填满,以消除空隙或孔洞;
去除所述栅沟槽之外的金属层。
2.如权利要求1所述后栅工艺中金属栅的制作方法,其特征在于,在所述衬底表面进行至少一次金属层淀积-退火处理,以在所述栅沟槽内填充金属的步骤具体包括:
在所述衬底表面淀积金属层,以填充所述栅沟槽;
对所述金属层进行退火,以修正栅沟槽内的填充形貌。
3.如权利要求2所述后栅工艺中金属栅的制作方法,其特征在于,所述金属层材料为Al或TiAlx
4.如权利要求2所述后栅工艺中金属栅的制作方法,其特征在于,所述金属层包括:
至少两种元素金属层,各所述元素金属层顺次堆叠且由下至上熔点逐渐减小。
5.如权利要求1所述后栅工艺中金属栅的制作方法,其特征在于,在所述衬底表面进行至少一次金属层淀积-退火处理具体包括以下步骤:
在所述衬底表面淀积子金属层,
对所述子金属层进行退火,以修正所述子金属层的填充形貌,从而完成一次淀积-退火处理周期;
至少执行两次所述淀积-退火处理周期。
6.如权利要求5所述后栅工艺中金属栅的制作方法,其特征在于,所述子金属层材料为Al或TiAlx
7.如权利要求5所述后栅工艺中金属栅的制作方法,其特征在于,所述子金属层包括:
至少两种元素金属层,各所述元素金属层顺次堆叠且由下至上熔点逐渐减小。
8.如权利要求4或7所述后栅工艺中金属栅的制作方法,其特征在于,各所述元素金属层材料由下至上分别为Ti和Al。
9.如权利要求2或5所述后栅工艺中金属栅的制作方法,其特征在于,所述退火在N2或He中进行。
10.如权利要求2或5所述后栅工艺中金属栅的制作方法,其特征在于,所述退火的温度范围为300℃~600℃。
11.如权利要求1所述后栅工艺中金属栅的制作方法,其特征在于,金属层淀积-退火处理中采用PVD或CVD工艺淀积所述金属层。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515321B (zh) * 2012-06-28 2016-07-27 中芯国际集成电路制造(上海)有限公司 半导体器件的侧墙形成方法
KR101913434B1 (ko) * 2012-06-29 2018-10-30 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9214167B2 (en) 2013-03-12 2015-12-15 Seagate Technology Llc Main pole layer with at least tow sacrificial layers and a gap layer
CN105336598A (zh) * 2014-06-20 2016-02-17 中芯国际集成电路制造(上海)有限公司 金属栅极功函数层的制备方法、半导体器件及制备方法
US10056462B2 (en) * 2014-08-13 2018-08-21 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
CN105990118A (zh) * 2015-02-17 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
CN107564807B (zh) * 2017-08-31 2019-04-30 长江存储科技有限责任公司 一种金属栅极结构及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685800A (zh) * 2008-09-26 2010-03-31 台湾积体电路制造股份有限公司 半导体装置的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6423619B1 (en) * 2001-11-30 2002-07-23 Motorola, Inc. Transistor metal gate structure that minimizes non-planarity effects and method of formation
US6794234B2 (en) * 2002-01-30 2004-09-21 The Regents Of The University Of California Dual work function CMOS gate technology based on metal interdiffusion
US8097500B2 (en) * 2008-01-14 2012-01-17 International Business Machines Corporation Method and apparatus for fabricating a high-performance band-edge complementary metal-oxide-semiconductor device
US7799630B2 (en) * 2008-01-23 2010-09-21 United Microelectronics Corp. Method for manufacturing a CMOS device having dual metal gate
US7871915B2 (en) * 2008-09-26 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming metal gates in a gate last process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685800A (zh) * 2008-09-26 2010-03-31 台湾积体电路制造股份有限公司 半导体装置的制造方法

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