KR100407379B1 - 강유전체 메모리 소자 제조방법 - Google Patents

Abstract

본 발명은 강유전체 메모리 소자 제조방법에 관한 것으로, 특히 비트라인의 상부에 형성되고, 매몰 콘택을 통하여 상기 트랜지스터의 드레인 영역에 접속되어 있는 커패시터를 포함하는 복수개의 셀로 이루어지는 강유전체 메모리 장치에 있어서, 상기 커패시터는 하부전극과 상부전극으로 이루어져 있으며, 이때 하부전극을 패터닝 한후, 상부전극을 형성하기 전에 하부전극의 양측벽과 상부를 감싸도록 강유전체막을 적층함으로써, 제한된 셀 면적 내에서 하부전극의 사이즈를 증가시키지 않고 셀 커패시터의 용량을 확보할 수 있는 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

강유전체 메모리 소자 제조방법{Method for forming the ferroelectric memory device}

본 발명은 강유전체 메모리 소자 제조방법에 관한 것으로, 보다 상세하게는 하부전극과 상부전극으로 이루어진 커패시터에 있어서, 상기 하부전극을 패터닝 한후, 상부전극을 형성하기 전에 하부전극의 양측벽과 상부를 감싸도록 강유전체막을 적층함으로써, 제한된 셀 면적 내에서 하부전극의 사이즈를 증가시키지 않고 셀 커패시터의 용량을 확보할 수 있도록 할 수 있는 강유전체 메모리 소자 제조방법에 관한 것이다.

최근, 박막 형성 기술의 진보에 의하여 강유전체막을 사용하는 불휘발성 메모리 소자에 대한 연구가 활발해지고 있다. 강유전체 메모리 소자는 강유전체의 분극 현상(Polarization Phenomenon)을 이용하는 것으로서, EPROM 또는 EEPROM에 비하여 읽기/쓰기 동작이 빠른 장점을 지니고 있다.

또한, DRAM에 사용되는 셀 커패시터의 유전막으로 강유전체막을 사용하면, 리프레쉬 동작이 요구되지 않으므로 DRAM의 전력 소모 및 동작 속도를 향상시킬 수 있다. 이러한 강유전체 메모리 소자는 RAM과 같이 단일 전원 전압으로 읽기 동작 및 쓰지 동작을 수행할 수 있으므로, 강유전체 RAM(ferroelectric RAM ; FRAM)이라 불리운다.

상기 강유전체막으로는 PZT(PbZrTiO3)막이 널리 사용되고 있다. 이때, 셀 커패시터의 하부전극, 즉 스토리지 전극은 내산화성이면서 용융점이 높은 물질로 형성하여야 우수한 커패시터의 특성을 얻을 수 있으며, 그 대표적인 물질로 백금(Pt)을 들 수 있다.

한편, 지금까지 사용되어 온 대부분의 메모리 셀들은 트랜지스터, 커패시터 및 콘택홀 등이 평면 레이아웃에서 래터럴(lateral)로 이루어졌으며, 이와 같은 트랜지스터, 커패시터 및 콘택홀 등 각각의 면적의 합이 메모리 셀의 면적을 결정하는 요인으로 작용하였다.그러나, 기가 비트급의 메모리셀을 구성하기 위하여는 제한된 면적 내에 트랜지스터, 커패시터 및 소스/드레인 영역과의 접속을 위한 콘택홀을 모두 포함하여야 하므로, 지금까지 제시되어 온 레이아웃 방법으로는 면적에 따른 한계를 극복할 수 없다. 따라서, 면적의 한계를 극복하기 위하여는 3차원적인 셀 구조가 필요하다.

또한, 제한된 셀 면적 내에서 필요한 셀 커패시턴스를 확보하기 위하여는 고유전 물질을 사용하거나 셀 스토리지 노드의 높이를 높일 수 밖에 없다. 특히, 커패시터 구조를 COB(Capacitor over Bitline)구조로 형성하는 반도체소자에서는 비트 라인을 먼저 형성한 후, 그 비트 라인 위에 셀 커패시터를 형성함으로써, 제한된 셀 면적 내에서 셀 커패시터의 용량을 확보할 수 있다.그러나, 강유전체 메모리 용량이 증가할수록 단위 셀 사이즈는 줄어들고 있으며, 백금을 사용하여 하부전극을 형성하는 FRAM의 경우에는, 백금으로 이루어지는 하부 전극을 패터닝하기 위하여 현재 사용되고 있는 식각방법에 의하여 식각할 때 하부 전극의 측벽에 경사면이 형성되는 문제점이 있었다.

그 결과, 상기와 같이 형성된 경사면은 강유전체 커패시터의 사이즈가 감소함에 따라 커패시터의 패터닝 불량을 초래하게 되어 결국 반도체소자의 불량을 초래하게 되는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 하부전극과 상부전극으로 이루어진 셀 커패시터에 있어서, 상기 하부전극을 패터닝 한 후, 상부전극을 형성하기 전에 하부전극의 양측벽과 상부를 감싸도록 강유전체막을 적층함으로써, 제한된 셀 면적 내에서 하부전극의 사이즈를 증가시키지 않고 셀 커패시터의 용량을 확보할 수 있도록 하는 것이 목적이다.

도 1 내지 도 7은 본 발명의 실시예에 따른 강유전체 메모리 소자 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

-- 도면의 주요부분에 대한 부호의 설명 --

100 : 반도체기판 110 : 필드산화막

120 : 게이트 절연막 130 : 소스 영역

135 : 드레인 영역 140 : 워드라인

145 : 비트라인 150 : 하부전극

160 : 매몰 콘택 170 : 강유전체막

180 : 상부전극 190 : 플레이트 라인

200 : 제1층간절연막 패턴 210 : 제2층간절연막 패턴

220 : 금속 층간 절연막 패턴

상기 목적을 달성하기 위하여, 본 발명은 반도체기판 상에 활성영역과 비활성 영역을 갖는 반도체소자에 있어서, 상기 활성영역 상에 소스 영역, 드레인 영역 및 워드 라인 역할을 하는 게이트 전극을 구비하는 트랜지스터를 형성하는 단계와, 상기 결과물상에 상기 소스 영역의 일부를 노출시키는 비트 콘택홀을 구비한 제1층간절연막을 형성하는 단계와, 상기 비트 콘택홀을 채우는 제1도전층을 형성한 후 비트콘택홀을 매립하도록 패터닝하여 상기 비트 콘택홀을 통해 상기 소스 영역과 접속되는 비트라인을 형성하는 단계와, 상기 결과물 상에 제2층간절연막을 적층한 후 상기 제1층간절연막과 함께 패터닝하여 상기 드레인 영역의 일부를 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 제2도전층으로 채워서 매몰 콘택을 형성하는 단계와, 상기 결과물 상에 제1금속층을 적층한 후, 패터닝하여 하부전극을 형성하는 단계와, 상기 하부전극이 형성된 결과물 상에 강유전체막을 증착한 후 상기 강유전체막이 하부전극을 감싸도록 패터닝하는 단계와, 상기 결과물 상에 제2금속층을 적층한 후 상기 제2금속층이 강유전체막을 감싸도록 패터닝하여 상부전극을 형성하는 단계와, 상기 결과물 전면에 상기 상부전극의 일부를 노출시키는 플레이트 콘택홀을 구비한 금속 층간 절연막을 형성하는 단계와, 상기 플레이트 콘택홀을 채우는 제3도전층을 형성한 후 플레이트 콘택홀을 매립하도록 패터닝하여 상기 플레이트 콘택홀을 통해 상기 상부전극과 접속되는 플레이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조방법을 제공한다.더욱 바람직하게는, 상기 매몰 콘택을 형성하는 단계에서 상기 제2도전층은 도핑된 폴리실리콘, W, WN 및 WSi 중 적어도 어느 하나의 물질을 선택하여 사용한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.

도 1 내지 도 7은 본 발명의 실시예에 따른 강유전체 메모리 소자 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 1에 도시된 바와 같이, 반도체기판(100)의 소정 영역에 필드산화막(110)을 형성함으로써, 활성 영역과 비활성 영역을 한정하고, 게이트 절연막(120) 상에서 게이트 전극 역할을 하는 워드라인(140), 소스 영역(130) 및 드레인 영역(135)을 구비하는 트랜지스터를 통상의 CMOS 형성 공정에 따른 방법으로 형성한다.

이어서, 상기 결과물 전면에 산화막을 이용하여 제1층간절연막(200)을 증착한다.

그리고, 상기 제1층간절연막(미도시함)에 상기 소스영역(130)의 일부를 노출시키는 비트 콘택홀(미도시함)을 형성한 후, 상기 비트 콘택홀을 채우는 제1도전층(미도시함)을 증착하고 패터닝하여 상기 소스 영역(130)에 접속되는 비트 라인(145)을 형성한다.

그 후, 상기 비트 라인(145)이 형성된 결과물 전면에 산화막을 이용하여 제2층간절연막(미도시함)을 형성한 후, 상기 제1층간절연막(미도시함)과 함께 패터닝하여 상기 드레인 영역의 일부를 노출시키는 콘택홀을 형성함으로써 제1층간절연막 패턴(200) 및 제2층간절연막 패턴(210)을 형성한다.

그리고, 도 2에 도시된 바와 같이, 상기 콘택홀이 형성된 결과물 상에 도전 물질, 예를 들면 도핑된 폴리실리콘, W, WN 및 WSi 중 적어도 어느 하나의 물질을 증착하여 상기 콘택홀을 채우는 제2도전층(미도시함)을 증착한 후, 이를 CMP 또는 에치백 방법에 의하여 식가하여, 후속 공정에서 형성되는 강유전체 커패시터의 하부 전극과 트랜지스터의 드레인 영역(135)을 연결시킬 매몰 콘택(160)을 형성한다.

이어서, 도 3에 도시된 바와 같이, 상기 결과물 전면에 백금을 이용하여 제1금속층(미도시함)을 증착하고, 상기 제1금속층(미도시함)을 매몰 콘택(160)에 연결되게 패터닝하여 하부전극(150)을 형성한다.

도 4에 도시된 바와 같이, 상기 하부전극(150)이 형성된 결과물 전면에 강유전체막(170)을 졸-겔(sol-gel) 코팅 방법에 의하여 코팅한 후, 상기 강유전체막(170)이 하부전극(150)의 상부와 양 옆측벽을 감싸도록 패터닝한다.

이때, 상기 강유전체막(170)은 PZT(PbZrTiO₃), PbTiO₃, PbLaTiO₃,BST(BaSrTiO₃), BaTiO₃등 ABO₃형 페로브스카이트 구조(여기서, A 및 B는 금속원소)의 물질을 사용할 수 있다.

또한, 상기 강유전체막(170)은 선택적 화학증착법을 이용하여 하부전극(150)의 상부와 양 옆측벽에만 증착되도록 할 수 있다.그리고, 도 5에 도시된 바와 같이, 상기 강유전체막(150)이 형성된 결과물 전면에 제2금속층(미도시함)을 적층한 후, 상기 제2금속층(미도시함)이 강유전체막(150)의 상부와 양 옆측벽을 감싸도록 패터닝하여 상부전극(180)을 형성한다.

이때, 상기 상부전극(180) 형성 시, 제2금속층(미도시함)을 선택적 화학증착법을 이용하여 강유전체막(150)의 상부와 양 옆측벽에만 증착되도록 하여 상부전극(180)을 형성할 수도 있다.

그리고, 도 6에 도시된 바와 같이, 상기 결과물 전면에 금속 층간 절연막(미도시함)을 소정의 두께로 적층한 후, 패터닝하여 상부전극(180)의 일부를 노출시키는 플레이트 콘택홀이 형성된 금속 층간 절연막 패턴(220)을 형성한다.

계속하여, 도 7에 도시된 바와 같이, 상기 플레이트 콘택홀이 형성된 결과물 전면에 상기 플레이트 콘택홀이 채워지도록 제3도전층(미도시함)을 형성한 후, 패터닝하여 커패시터의 플레이트 라인(190)을 형성한다.

따라서, 상기한 바와 같이, 본 발명에 따른 강유전체 메모리 소자 제조방법을 이용하게 되면, 하부전극과 상부전극으로 이루어진 셀 커패시터에 있어서, 상기하부전극을 패터닝 한 후, 상부전극을 형성하기 전에 하부전극의 양측벽과 상부를 감싸도록 강유전체막을 적층함으로써, 제한된 셀 면적 내에서 하부전극의 사이즈를 증가시키지 않고 셀 커패시터의 용량을 확보할 수 있다.

Claims (4)

1. 하부전극과 상부전극으로 이루어진 셀 커패시터에 있어서,

   상기 하부전극이 형성된 반도체기판 상에 강유전체막을 증착한 후, 상기 강유전체막이 하부전극을 감싸도록 패터닝하는 단계와;

   상기 결과물 상에 제2금속층을 적층한 후, 상기 제2금속층이 강유전체막을 감싸도록 패터닝하여 상부전극을 형성하는 단계와;

   상기 결과물 전면에 상기 상부전극의 일부를 노출시키는 플레이트 콘택홀을 구비한 금속 층간 절연막을 형성하는 단계와;

   상기 플레이트 콘택홀을 채우는 제3도전층을 형성한 후, 패터닝하여 상기 플레이트 콘택홀을 통해 상기 상부전극과 접속되는 플레이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
2. 제 1항에 있어서, 상기 매몰 콘택을 형성하는 단계에서 상기 제2도전층은 도핑된 폴리실리콘, W, WN 및 WSi 중 적어도 어느 하나의 물질을 선택하여 사용하는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
3. 제 1항에 있어서, 상기 강유전체막 증착 시, 선택적 화학증착법을 이용하여하부전극의 상부와 양 옆측벽에만 증착되도록 하는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
4. 제 1항에 있어서, 상기 상부 전극 형성 시, 제2금속층을 선택적 화학증착법을 이용하여 강유전체막의 상부와 양 옆측벽에만 증착되도록 하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.