KR940020557A - 반도체 장치의 캐패시터 노드 제조방법 - Google Patents

반도체 장치의 캐패시터 노드 제조방법 Download PDF

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Abstract

본 발명은 메모리셀 한 개의 노드(NODE)가 이웃한 셀의 노드면적을 같이 공용하여 추가되는 마스킹 작업없이 셀당 캐패시터 면적을 극대화시킬 수 있도록 하는 메모리셀 캐패시터 제조방법에 관한 것으로서, 이웃한 두 셀의 노드콘택중 하나를 먼저 정의하고, 이 콘택에 형성될 제1전도층을 증착한 후 두 번째 콘택을 정의 한 다음 절연막으로 측벽을 형성함으로써 두 셀간의 노드를 격리시키고 제2전도층을 증착한 후 이웃한 두 셀의 한 개의 노드로 정의한 다음 사이드월 형성공정을 통하여 2중 실리더형의 캐패시터를 형성하여 한 셀의 노드가 이웃셀의 노드 면적까지를 서로 공유하여 캐패시터 면적을 2배이상 증가시킬 수 있도록 한 것이다.

Description

반도체 장치의 캐패시터 노드 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 장치의 캐패시터 노드 제조 공정도,
제4도는 본 발명에 따른 반도체 장치의 메모리셀 레이아웃도.

Claims (1)

  1. 반도체 기판상에 캐패시터 노드를 제조하는 방법에 있어서, 필드격리막(21), 회로소자, 비트라인, 제1절연막(22)을 형성 한 다음 제1질화막(23)을 증착 한 후에 상기 절연막(22) 및 제1질화막(23)의 소정 부분을 에치하여 제1노드영역(N1)을 정의하는 단계와, 상기 제1노드영역(N1)에 제1전도층(24)기 제2질화막(25)을 차례로 증착 한 다음 제2노드영역(N2)을 정의하기 위해 포토레지스터를 도포하는 단계와, 상기 제2질화막(25), 제1전도층(24), 제1질화막(23), 제1절연막(22)을 건식식각하여 제2노드영역(N2)을 정의하고, 제2절연막(26)을 증착 후 에치하여 제1전도층(24)과 분리한 다음 제2전도층(27)을 증착하는 단계와, 상기 제2전도층(27)의 소정부분 이외의 나머지 부분을 식각하고, 제3절연막(28)을 형성한 후 에치백하여 잔여된 제2전도층(27)의 측벽에 사이드월을 형성하는 단계와, 상기 제2 및 제1전도층(27)(24)을 에치하고 제3전도층(29)을 증착하는 단계와, 상기 단계 후 사이드월인 제3절연막(2)을 제거하여 2중 실리더형의 캐패시터 노드를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 캐패시터 노드 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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