JP3401073B2 - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
- Publication number
- JP3401073B2 JP3401073B2 JP00616494A JP616494A JP3401073B2 JP 3401073 B2 JP3401073 B2 JP 3401073B2 JP 00616494 A JP00616494 A JP 00616494A JP 616494 A JP616494 A JP 616494A JP 3401073 B2 JP3401073 B2 JP 3401073B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- conductive film
- forming
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 238000000034 method Methods 0.000 title claims description 23
- 238000003860 storage Methods 0.000 claims description 76
- 239000012535 impurity Substances 0.000 claims description 44
- 239000003990 capacitor Substances 0.000 claims description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 24
- 125000006850 spacer group Chemical group 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 238000009413 insulation Methods 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000000151 deposition Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスの製造
方法に関し、特に、隣接する積層キャパシタの面と相互
に重なった積層キャパシタの面を有する半導体デバイス
の製造方法に関する。
方法に関し、特に、隣接する積層キャパシタの面と相互
に重なった積層キャパシタの面を有する半導体デバイス
の製造方法に関する。
【０００２】
【従来の技術】半導体メモリセルにキャパシタを製造す
る従来技術としては、図５〜６に示すような方法と、図
７〜８に示す、本発明と類似で、ＩＥＤＭ '９１ Ｐ４
７３−４７６に紹介されている、ＳＶＣ（伸展垂直キャ
パシタ（Spreaded Vertical Capacitor））法とがあ
る。
る従来技術としては、図５〜６に示すような方法と、図
７〜８に示す、本発明と類似で、ＩＥＤＭ '９１ Ｐ４
７３−４７６に紹介されている、ＳＶＣ（伸展垂直キャ
パシタ（Spreaded Vertical Capacitor））法とがあ
る。
【０００３】図５は、半導体メモリセルにキャパシタを
製造する従来の方法を示す製造工程断面図である。
製造する従来の方法を示す製造工程断面図である。
【０００４】先ず、図５（ａ）に示すように、半導体基
板１０に、フィールド絶縁シリコン酸化膜１１とソース
／ドレイン領域１０２とを形成した後、半導体基板１０
の全面にシリコン酸化膜１２とシリコン窒化膜１３とを
この順に堆積した後、半導体基板１０のソース／ドレイ
ン領域１０２の部分にコンタクト孔Ｎを設ける。
板１０に、フィールド絶縁シリコン酸化膜１１とソース
／ドレイン領域１０２とを形成した後、半導体基板１０
の全面にシリコン酸化膜１２とシリコン窒化膜１３とを
この順に堆積した後、半導体基板１０のソース／ドレイ
ン領域１０２の部分にコンタクト孔Ｎを設ける。
【０００５】次に、図５（ｂ）に示すように、コンタク
ト孔Ｎ及びシリコン窒化膜１３上に、ストレージ電極と
して使用する多結晶シリコン膜１４を堆積する。次に、
その上にシリコン酸化膜１６及びシリコン窒化膜１５を
この順に堆積する。次いで、光蝕刻法でシリコン酸化膜
１６をエッチングする際のマスクとして使用できるよう
にシリコン窒化膜１５を整形する。
ト孔Ｎ及びシリコン窒化膜１３上に、ストレージ電極と
して使用する多結晶シリコン膜１４を堆積する。次に、
その上にシリコン酸化膜１６及びシリコン窒化膜１５を
この順に堆積する。次いで、光蝕刻法でシリコン酸化膜
１６をエッチングする際のマスクとして使用できるよう
にシリコン窒化膜１５を整形する。
【０００６】次に、図５（ｃ）に示すように、シリコン
窒化膜１５をマスクとして使用して、異方性エッチング
により、シリコン酸化膜１６′及び多結晶シリコン膜１
４′を形成する。その際、シリコン窒化膜１３はエッチ
ング停止層として使用する。その後、シリコン窒化膜１
５を取り除き、シリコン酸化膜１６′の上面及び側面、
多結晶シリコン膜１４′の側面並びにシリコン窒化膜１
３の上面に多結晶シリコン膜１７を堆積する。
窒化膜１５をマスクとして使用して、異方性エッチング
により、シリコン酸化膜１６′及び多結晶シリコン膜１
４′を形成する。その際、シリコン窒化膜１３はエッチ
ング停止層として使用する。その後、シリコン窒化膜１
５を取り除き、シリコン酸化膜１６′の上面及び側面、
多結晶シリコン膜１４′の側面並びにシリコン窒化膜１
３の上面に多結晶シリコン膜１７を堆積する。
【０００７】次に、図５（ｄ）に示すように、多結晶シ
リコン膜１７に反応性イオンエッチングを施して、シリ
コン酸化膜１６′の周りに側壁スペーサ１７′を形成し
た後、シリコン酸化膜１６′をＨＦ溶液中で湿式エッチ
ングして取り除き、筒状のストレージ電極を形成する。
その後、該ストレージ電極に誘電体膜１１０を形成し、
該誘電体膜１１０の上にキャパシタのプレート電極（図
示しない）を形成して、キャパシタ製造工程が完了す
る。
リコン膜１７に反応性イオンエッチングを施して、シリ
コン酸化膜１６′の周りに側壁スペーサ１７′を形成し
た後、シリコン酸化膜１６′をＨＦ溶液中で湿式エッチ
ングして取り除き、筒状のストレージ電極を形成する。
その後、該ストレージ電極に誘電体膜１１０を形成し、
該誘電体膜１１０の上にキャパシタのプレート電極（図
示しない）を形成して、キャパシタ製造工程が完了す
る。
【０００８】図６は、図５に示した方法によって製造さ
れたキャパシタの平面図である。
れたキャパシタの平面図である。
【０００９】即ち、一つのメモリセルに形成された長方
形のキャパシタ領域２１、コンタクト孔Ｎ１、Ｎ２、ビ
ット線２３、活性領域２５が示されている。
形のキャパシタ領域２１、コンタクト孔Ｎ１、Ｎ２、ビ
ット線２３、活性領域２５が示されている。
【００１０】図７は、半導体メモリセルにＳＶＣ法によ
ってキャパシタを製造する工程を示す製造工程断面図で
ある。
ってキャパシタを製造する工程を示す製造工程断面図で
ある。
【００１１】先ず、図７（Ａ）に示すように、シリコン
基板３０上に、フィールド絶縁膜３１、ソース／ドレイ
ン領域３１−１及びワード線３１−２を形成した後、絶
縁膜３２とシリコン窒化膜３３とをこの順に堆積する。
基板３０上に、フィールド絶縁膜３１、ソース／ドレイ
ン領域３１−１及びワード線３１−２を形成した後、絶
縁膜３２とシリコン窒化膜３３とをこの順に堆積する。
【００１２】次に、ソース／ドレイン領域３１−１の上
にコンタクト孔１０Ａ、１０Ｂ、１０Ｃを形成した後、
コンタクト孔１０Ａ、１０Ｂ、１０Ｃ及びシリコン窒化
膜３３上に多結晶シリコン膜３４を堆積する。その後、
多結晶シリコン膜３４の上にシリコン酸化膜を堆積した
後、光蝕刻法によって溝を形成することにより、シリコ
ン酸化膜３８が形成される。この時、シリコン酸化膜３
８は、コンタクト孔位置の中心から若干左側にずれた位
置に形成する。
にコンタクト孔１０Ａ、１０Ｂ、１０Ｃを形成した後、
コンタクト孔１０Ａ、１０Ｂ、１０Ｃ及びシリコン窒化
膜３３上に多結晶シリコン膜３４を堆積する。その後、
多結晶シリコン膜３４の上にシリコン酸化膜を堆積した
後、光蝕刻法によって溝を形成することにより、シリコ
ン酸化膜３８が形成される。この時、シリコン酸化膜３
８は、コンタクト孔位置の中心から若干左側にずれた位
置に形成する。
【００１３】次に、図７（Ｂ）に示すように、表面全体
に多結晶シリコン膜を堆積した後、該多結晶シリコン膜
を異方性乾式エッチングして、シリコン酸化膜３８の側
面にストレージ電極３７（図８における内壁Ａ′）を形
成する。
に多結晶シリコン膜を堆積した後、該多結晶シリコン膜
を異方性乾式エッチングして、シリコン酸化膜３８の側
面にストレージ電極３７（図８における内壁Ａ′）を形
成する。
【００１４】上記工程後、図７（Ｃ）に示すように、シ
リコン酸化膜３８を取り除いた後、ストレージ電極３７
の外側にシリコン酸化膜からなる側壁スペーサ３８′を
形成した後、再び全面に多結晶シリコン膜を堆積する。
その後、該多結晶シリコン膜に異方性エッチングを施し
て、他の一つのストレージ電極３７′（図８における外
壁Ｂ′）を形成する。該ストレージ電極３７′は、異方
性乾式エッチングのとき削られるので、ストレージ電極
３７より若干低い高さとなるが、この高さの差は、スト
レージ電極の平面図上の面積（図８参照）の差と相殺さ
れて、２個のストレージ電極３７と３７′のキャパシタ
容量は殆ど同じとなる。
リコン酸化膜３８を取り除いた後、ストレージ電極３７
の外側にシリコン酸化膜からなる側壁スペーサ３８′を
形成した後、再び全面に多結晶シリコン膜を堆積する。
その後、該多結晶シリコン膜に異方性エッチングを施し
て、他の一つのストレージ電極３７′（図８における外
壁Ｂ′）を形成する。該ストレージ電極３７′は、異方
性乾式エッチングのとき削られるので、ストレージ電極
３７より若干低い高さとなるが、この高さの差は、スト
レージ電極の平面図上の面積（図８参照）の差と相殺さ
れて、２個のストレージ電極３７と３７′のキャパシタ
容量は殆ど同じとなる。
【００１５】次に、図７（Ｄ）に示すように、側壁スペ
ーサ３８′を取り除いた後、ストレージ電極３７（内壁
Ａ′）とストレージ電極３７′（外壁Ｂ′）とを電気的
に完全に絶縁するため、窒化膜３３をエッチング停止膜
に利用して、異方性乾式エッチングを全面に施し、多結
晶シリコン膜３４の１部を取り除く。この後、内側のス
トレージ電極３７（内壁Ａ′）及び外側３７′（外壁
Ｂ′）の表面に、それぞれ誘電膜及びプレート電極（い
ずれも図示しない）を形成してストレージキャパシタを
完成する。
ーサ３８′を取り除いた後、ストレージ電極３７（内壁
Ａ′）とストレージ電極３７′（外壁Ｂ′）とを電気的
に完全に絶縁するため、窒化膜３３をエッチング停止膜
に利用して、異方性乾式エッチングを全面に施し、多結
晶シリコン膜３４の１部を取り除く。この後、内側のス
トレージ電極３７（内壁Ａ′）及び外側３７′（外壁
Ｂ′）の表面に、それぞれ誘電膜及びプレート電極（い
ずれも図示しない）を形成してストレージキャパシタを
完成する。
【００１６】図８は、ＳＶＣ法によって製造されたキャ
パシタの平面図である。即ち、ＳＶＣ法で形成された内
側のストレージ電極３７（内壁Ａ′）はコンタクト孔１
０Ａの多結晶シリコン電極の一部に接続され、外側のス
トレージ電極３７′（外壁Ｂ′）はコンタクト孔１０Ｂ
の多結晶シリコン電極の一部に接続されている。破線は
活性領域の範囲を示す。
パシタの平面図である。即ち、ＳＶＣ法で形成された内
側のストレージ電極３７（内壁Ａ′）はコンタクト孔１
０Ａの多結晶シリコン電極の一部に接続され、外側のス
トレージ電極３７′（外壁Ｂ′）はコンタクト孔１０Ｂ
の多結晶シリコン電極の一部に接続されている。破線は
活性領域の範囲を示す。
【００１７】
【発明が解決しようとする課題】上記従来の半導体メモ
リセルにキャパシタを製造する方法のうち、図５〜６に
示した方法で製造された半導体メモリセルャパシタは、
セル１個当りのストレージ電極面積が限定され、キャパ
シタ容量に限界があるので、メモリセルを超高集積化す
るうえでの問題点となる。
リセルにキャパシタを製造する方法のうち、図５〜６に
示した方法で製造された半導体メモリセルャパシタは、
セル１個当りのストレージ電極面積が限定され、キャパ
シタ容量に限界があるので、メモリセルを超高集積化す
るうえでの問題点となる。
【００１８】また、図７〜８に示したＳＶＣ法で製造さ
れた半導体メモリセルキャパシタは、位置極めの許容誤
差範囲が狭いという問題がある。即ち、ストレージ電極
の壁面がコンタクト孔の多結晶シリコン電極の一部に接
続されるが、その位置極めの許容誤差範囲は狭く、接続
が充分正確でない場合の抵抗増加が懸念される。また、
ストレージ電極のキャパシタ面積が内壁の壁面積に限定
されるという短所がある。
れた半導体メモリセルキャパシタは、位置極めの許容誤
差範囲が狭いという問題がある。即ち、ストレージ電極
の壁面がコンタクト孔の多結晶シリコン電極の一部に接
続されるが、その位置極めの許容誤差範囲は狭く、接続
が充分正確でない場合の抵抗増加が懸念される。また、
ストレージ電極のキャパシタ面積が内壁の壁面積に限定
されるという短所がある。
【００１９】本発明の目的は、上記問題点を解決するた
めに、隣接する２個のメモリセルのストレージ電極を、
互いに面積を共有するように重畳して形成することによ
り、１個のメモリセル当りの有効キャパシタ面積を増加
させること、及び、ストレージ電極とコンタクト孔の電
極とを接続する際の位置極め許容誤差範囲を広くして抵
抗増大を防止することにより、半導体の高集積化及び信
頼性向上に寄与することにある。
めに、隣接する２個のメモリセルのストレージ電極を、
互いに面積を共有するように重畳して形成することによ
り、１個のメモリセル当りの有効キャパシタ面積を増加
させること、及び、ストレージ電極とコンタクト孔の電
極とを接続する際の位置極め許容誤差範囲を広くして抵
抗増大を防止することにより、半導体の高集積化及び信
頼性向上に寄与することにある。
【００２０】
【課題を解決するための手段】本発明は、半導体基板上
に、複数のフィールド絶縁膜と複数のワード線とを形成
し、上記複数の各ワード線の間に位置する上記半導体基
板上に、第１不純物領域と第２不純物領域とを上記ワー
ド線を間に挟んで交互に形成し、上記複数の第１及び第
２不純物領域の上に第１絶縁膜を形成し、上記複数の第
１不純物領域の上の上記第１絶縁膜にビット線コンタク
ト孔を設け、複数のビット線コンタクトを電気的に接続
する複数のビット線を形成し、上記第１絶縁膜及び上記
ビット線の上に第２絶縁膜を形成し、上記第１絶縁膜及
び上記第２絶縁膜の、上記ワード線の１つを間に挟んで
上記第１不純物領域の一方の側に位置する上記第２不純
物領域の上方に位置する部分をエッチングして複数の第
１コンタクト孔を形成する工程と、上記複数の第１コン
タクト孔内及び上記第２絶縁膜上に第１導電膜を形成
し、上記第１導電膜上に第３絶縁膜を形成し、上記ワー
ド線の１つを間に挟んで上記第１不純物領域の他方の側
に位置する上記第２不純物領域の上方の上記第３絶縁膜
と上記第１導電膜と上記第２絶縁膜と上記第１絶縁膜と
にエッチングを施して複数の第２コンタクト孔を形成す
る工程と、上記複数の第２コンタクト孔の側壁に第４絶
縁膜を形成して上記複数の第２コンタクト孔と上記第１
導電膜とを分離した後、上記第２コンタクト孔内及び上
記第３絶縁膜上に第２導電膜を形成する工程と、上記第
２導電膜の、上記第１不純物領域を間に挟む２つの上記
ワード線の間の領域の上方に位置する部分をエッチング
した後、残存する上記第２導電膜の側面に複数の第５絶
縁膜スペーサを形成する工程と、上記第３絶縁膜の、上
記第５絶縁膜スペーサと残存する上記第２導電膜とによ
って保護されない部分を、上記第１導電膜が露出するま
でエッチングして除去する工程と、上記第２導電膜と、
表面に露出している上記第１導電膜とにエッチングを施
した後、全面に第３導電膜を形成する工程と、上記第３
導電膜にエッチングを施し、上記複数の第５絶縁膜スペ
ーサの側面に上記第３導電膜を残し、上記複数の第５絶
縁膜スペーサを取り除き、複数の第１、第２ストレージ
電極を形成し、上記複数の第１、第２ストレージ電極の
表面に誘電体膜とプレート電極とを形成する工程、とを
含んで成ることを特徴とする。
に、複数のフィールド絶縁膜と複数のワード線とを形成
し、上記複数の各ワード線の間に位置する上記半導体基
板上に、第１不純物領域と第２不純物領域とを上記ワー
ド線を間に挟んで交互に形成し、上記複数の第１及び第
２不純物領域の上に第１絶縁膜を形成し、上記複数の第
１不純物領域の上の上記第１絶縁膜にビット線コンタク
ト孔を設け、複数のビット線コンタクトを電気的に接続
する複数のビット線を形成し、上記第１絶縁膜及び上記
ビット線の上に第２絶縁膜を形成し、上記第１絶縁膜及
び上記第２絶縁膜の、上記ワード線の１つを間に挟んで
上記第１不純物領域の一方の側に位置する上記第２不純
物領域の上方に位置する部分をエッチングして複数の第
１コンタクト孔を形成する工程と、上記複数の第１コン
タクト孔内及び上記第２絶縁膜上に第１導電膜を形成
し、上記第１導電膜上に第３絶縁膜を形成し、上記ワー
ド線の１つを間に挟んで上記第１不純物領域の他方の側
に位置する上記第２不純物領域の上方の上記第３絶縁膜
と上記第１導電膜と上記第２絶縁膜と上記第１絶縁膜と
にエッチングを施して複数の第２コンタクト孔を形成す
る工程と、上記複数の第２コンタクト孔の側壁に第４絶
縁膜を形成して上記複数の第２コンタクト孔と上記第１
導電膜とを分離した後、上記第２コンタクト孔内及び上
記第３絶縁膜上に第２導電膜を形成する工程と、上記第
２導電膜の、上記第１不純物領域を間に挟む２つの上記
ワード線の間の領域の上方に位置する部分をエッチング
した後、残存する上記第２導電膜の側面に複数の第５絶
縁膜スペーサを形成する工程と、上記第３絶縁膜の、上
記第５絶縁膜スペーサと残存する上記第２導電膜とによ
って保護されない部分を、上記第１導電膜が露出するま
でエッチングして除去する工程と、上記第２導電膜と、
表面に露出している上記第１導電膜とにエッチングを施
した後、全面に第３導電膜を形成する工程と、上記第３
導電膜にエッチングを施し、上記複数の第５絶縁膜スペ
ーサの側面に上記第３導電膜を残し、上記複数の第５絶
縁膜スペーサを取り除き、複数の第１、第２ストレージ
電極を形成し、上記複数の第１、第２ストレージ電極の
表面に誘電体膜とプレート電極とを形成する工程、とを
含んで成ることを特徴とする。
【００２１】
【００２２】
【作用】キャパシタストレージ電極を、２重の筒状の構
造とすることが出来るので、１個のメモリセルのストレ
ージ電極と隣接するメモリセルのストレージ電極とが互
いに面積を共有することになり、かつ、２重の筒形状の
構造の底部分もキャパシタとして利用出来るので、各メ
モリセルのキャパシタストレージ電極の有効面積が２倍
以上に増加する。また、ストレージ電極の底部分が直接
コンタクト孔の多結晶シリコン電極と接続されるので、
位置極め許容誤差範囲が広くなり、位置極めの不正確に
起因する抵抗増大が防止される。
造とすることが出来るので、１個のメモリセルのストレ
ージ電極と隣接するメモリセルのストレージ電極とが互
いに面積を共有することになり、かつ、２重の筒形状の
構造の底部分もキャパシタとして利用出来るので、各メ
モリセルのキャパシタストレージ電極の有効面積が２倍
以上に増加する。また、ストレージ電極の底部分が直接
コンタクト孔の多結晶シリコン電極と接続されるので、
位置極め許容誤差範囲が広くなり、位置極めの不正確に
起因する抵抗増大が防止される。
【００２３】
【実施例】以下、本発明の実施例を添付図面を用いて説
明する。
明する。
【００２４】図１〜３は、本発明による半導体デバイス
の製造工程断面図であり、図４はその平面図である。こ
こに、図１〜３における図（Ａ）〜（Ｆ）及び図（ａ）
〜（ｆ）は、それぞれ、図４におけるＡ−Ａ′切断面及
びＢ−Ｂ′切断面における断面図を示す。
の製造工程断面図であり、図４はその平面図である。こ
こに、図１〜３における図（Ａ）〜（Ｆ）及び図（ａ）
〜（ｆ）は、それぞれ、図４におけるＡ−Ａ′切断面及
びＢ−Ｂ′切断面における断面図を示す。
【００２５】先ず、図１（Ａ）、（ａ）に示すように、
半導体基板５０の上に、フィールド絶縁膜５１を形成し
た後、ゲート絶縁膜５８６と、後にゲート電極となる多
結晶シリコン膜とを堆積して、ワード線５０４を形成す
る。その後、その上にシリコン酸化膜を堆積した後、エ
ッチングバックして、ワード線５０４の上面絶縁膜５８
７及び側面絶縁膜５８８を形成する。次に、半導体基板
５０の上の各ワード線５０４の間に、第１不純物領域５
０１と第２不純物領域５０２（５０２′）をワード線５
０４を挟んで交互に形成した後、その上に第１絶縁膜５
２としてシリコン酸化膜を堆積する。
半導体基板５０の上に、フィールド絶縁膜５１を形成し
た後、ゲート絶縁膜５８６と、後にゲート電極となる多
結晶シリコン膜とを堆積して、ワード線５０４を形成す
る。その後、その上にシリコン酸化膜を堆積した後、エ
ッチングバックして、ワード線５０４の上面絶縁膜５８
７及び側面絶縁膜５８８を形成する。次に、半導体基板
５０の上の各ワード線５０４の間に、第１不純物領域５
０１と第２不純物領域５０２（５０２′）をワード線５
０４を挟んで交互に形成した後、その上に第１絶縁膜５
２としてシリコン酸化膜を堆積する。
【００２６】その後、ホトレジスト膜（図示しない）を
塗布した後、露光及び現像して、第１不純物領域５０１
の上にビット線コンタクト孔を形成するためのマスク
（図示しない）を作る。
塗布した後、露光及び現像して、第１不純物領域５０１
の上にビット線コンタクト孔を形成するためのマスク
（図示しない）を作る。
【００２７】次に、上記マスクを使用して、第１絶縁膜
５２に非等方性エッチングを施して、第１不純物領域５
０１の上に、ビット線コンタクト孔５０３′を形成す
る。その後、ホトレジスト膜を除去した後、第１絶縁膜
５２の上及びビット線コンタクト孔５０３′の中に、多
結晶シリコン膜を堆積する。次いで、多結晶シリコン膜
に光蝕刻法を施して、ビット線５０３を形成した後、第
１絶縁膜５２及びビット線５０３の上に、窒化シリコン
からなる第２絶縁膜５３を形成する。
５２に非等方性エッチングを施して、第１不純物領域５
０１の上に、ビット線コンタクト孔５０３′を形成す
る。その後、ホトレジスト膜を除去した後、第１絶縁膜
５２の上及びビット線コンタクト孔５０３′の中に、多
結晶シリコン膜を堆積する。次いで、多結晶シリコン膜
に光蝕刻法を施して、ビット線５０３を形成した後、第
１絶縁膜５２及びビット線５０３の上に、窒化シリコン
からなる第２絶縁膜５３を形成する。
【００２８】その後、第２絶縁膜５３の上にホトレジス
ト膜（図示しない）を塗布した後、第１ストレージ電極
のコンタクト孔Ｎ１、Ｎ１′を形成するためにパターニ
ングする。該パターニングされたホトレジスト膜を用い
て、非等方性エッチングを施し、第１絶縁膜５２及び第
２絶縁膜５３をエッチングして、ワード線５０４を挟ん
で第１不純物領域５０１の一方の側に位置する第２不純
物領域５０２の上に、第１ストレージ電極コンタクト孔
Ｎ１、Ｎ１′を形成する。その後、上記ホトレジスト膜
を除去する。
ト膜（図示しない）を塗布した後、第１ストレージ電極
のコンタクト孔Ｎ１、Ｎ１′を形成するためにパターニ
ングする。該パターニングされたホトレジスト膜を用い
て、非等方性エッチングを施し、第１絶縁膜５２及び第
２絶縁膜５３をエッチングして、ワード線５０４を挟ん
で第１不純物領域５０１の一方の側に位置する第２不純
物領域５０２の上に、第１ストレージ電極コンタクト孔
Ｎ１、Ｎ１′を形成する。その後、上記ホトレジスト膜
を除去する。
【００２９】次いで、図１（Ｂ）、（ｂ）に示すよう
に、第２絶縁膜５３上及び第１ストレージ電極コンタク
ト孔Ｎ１、Ｎ１′中に多結晶シリコンを堆積して第１導
電膜５４を形成し、その上に、窒化シリコンからなる第
３絶縁膜５５を形成する。
に、第２絶縁膜５３上及び第１ストレージ電極コンタク
ト孔Ｎ１、Ｎ１′中に多結晶シリコンを堆積して第１導
電膜５４を形成し、その上に、窒化シリコンからなる第
３絶縁膜５５を形成する。
【００３０】次に、第２ストレージ電極コンタクト孔Ｎ
２を形成するため、第３絶縁膜５５上にホトレジストを
塗布した後、露光・現像して、パターニングされたホト
レジスト膜５００を形成する。
２を形成するため、第３絶縁膜５５上にホトレジストを
塗布した後、露光・現像して、パターニングされたホト
レジスト膜５００を形成する。
【００３１】次いで、図２（Ｃ）、（ｃ）に示すよう
に、ホトレジスト膜５００を用いて、第３絶縁膜５５
と、第１導電膜５４と、第２絶縁膜５３と、第１絶縁膜
５２とに非等方性エッチングを施し、ワード線５０４を
挟んで第１不純物領域５０１の他方の側に位置する第２
不純物領域５０２′の上に第２ストレージ電極コンタク
ト孔Ｎ２を形成した後、ホトレジスト膜５００を除去す
る。
に、ホトレジスト膜５００を用いて、第３絶縁膜５５
と、第１導電膜５４と、第２絶縁膜５３と、第１絶縁膜
５２とに非等方性エッチングを施し、ワード線５０４を
挟んで第１不純物領域５０１の他方の側に位置する第２
不純物領域５０２′の上に第２ストレージ電極コンタク
ト孔Ｎ２を形成した後、ホトレジスト膜５００を除去す
る。
【００３２】次に、第３絶縁膜５５上及び第２コンタク
ト孔Ｎ２中に酸化シリコンを堆積した後、エッチングバ
ックして、第２コンタクト孔側壁に、第２不純物領域５
０２′と後に形成されるストレージ電極Ｐ２とを電気的
に接続するための導電材を堆積しうるように、第２コン
タクト孔Ｎ２の半径よりも小さい厚さの第４絶縁膜５６
を形成する。該第４絶縁膜５６は、第２コンタクト孔Ｎ
２と第１導電膜５４とを絶縁する。
ト孔Ｎ２中に酸化シリコンを堆積した後、エッチングバ
ックして、第２コンタクト孔側壁に、第２不純物領域５
０２′と後に形成されるストレージ電極Ｐ２とを電気的
に接続するための導電材を堆積しうるように、第２コン
タクト孔Ｎ２の半径よりも小さい厚さの第４絶縁膜５６
を形成する。該第４絶縁膜５６は、第２コンタクト孔Ｎ
２と第１導電膜５４とを絶縁する。
【００３３】次に、第３絶縁膜５５上と、第２コンタク
ト孔Ｎ２内の第４絶縁膜５６及び第２不純物領域５０
２′に囲まれた領域中とに、多結晶シリコンを堆積し
て、第２導電膜５７を形成する。
ト孔Ｎ２内の第４絶縁膜５６及び第２不純物領域５０
２′に囲まれた領域中とに、多結晶シリコンを堆積し
て、第２導電膜５７を形成する。
【００３４】次いで、図２（Ｄ）、（ｄ）に示すよう
に、隣接する２個分のメモリセルの面積を有するホトレ
ジスト膜（図示しない）を用いた光蝕刻法を施し、該ホ
トレジスト膜によって保護されない、第１不純物領域５
０１を間に挟む２つのワード線５０４の間の領域の上方
に位置する部分の第２導電膜５７を、第３絶縁膜５５が
露出するまでエッチングして、第２ストレージ電極Ｐ２
を形成する。その後、第３絶縁膜５５の上と、第２スト
レージ電極Ｐ２の上面及び側面とに、シリコン酸化膜を
堆積した後、第３絶縁膜５５が露出するまでエッチング
して、第２ストレージ電極Ｐ２の側面に、第５絶縁膜５
８を形成する。その後、第３絶縁膜５５の、第５絶縁膜
５８と第２ストレージ電極Ｐ２とによって保護されない
部分を、第１導電膜５４が露出するまでエッチングして
除去する。
に、隣接する２個分のメモリセルの面積を有するホトレ
ジスト膜（図示しない）を用いた光蝕刻法を施し、該ホ
トレジスト膜によって保護されない、第１不純物領域５
０１を間に挟む２つのワード線５０４の間の領域の上方
に位置する部分の第２導電膜５７を、第３絶縁膜５５が
露出するまでエッチングして、第２ストレージ電極Ｐ２
を形成する。その後、第３絶縁膜５５の上と、第２スト
レージ電極Ｐ２の上面及び側面とに、シリコン酸化膜を
堆積した後、第３絶縁膜５５が露出するまでエッチング
して、第２ストレージ電極Ｐ２の側面に、第５絶縁膜５
８を形成する。その後、第３絶縁膜５５の、第５絶縁膜
５８と第２ストレージ電極Ｐ２とによって保護されない
部分を、第１導電膜５４が露出するまでエッチングして
除去する。
【００３５】次いで、図３（Ｅ）、（ｅ）に示すよう
に、第２導電膜５７と、表面に露出している第１導電膜
５４とに、第２絶縁膜５３をエッチング停止膜に利用し
て非等方性エッチングを施し、第２ストレージ電極Ｐ２
の底部分となる第２導電膜５７の一部を残して除去す
る。その後、残存する第２ストレージ電極Ｐ２の上面
と、第５絶縁膜５８の上及び側面と、露出した第２絶縁
膜５３の上とに、多結晶シリコンを堆積し、第３導電膜
５９を形成する。
に、第２導電膜５７と、表面に露出している第１導電膜
５４とに、第２絶縁膜５３をエッチング停止膜に利用し
て非等方性エッチングを施し、第２ストレージ電極Ｐ２
の底部分となる第２導電膜５７の一部を残して除去す
る。その後、残存する第２ストレージ電極Ｐ２の上面
と、第５絶縁膜５８の上及び側面と、露出した第２絶縁
膜５３の上とに、多結晶シリコンを堆積し、第３導電膜
５９を形成する。
【００３６】次いで、図２（Ｆ）、（ｆ）に示すよう
に、シリコン窒化膜からなる第２絶縁膜５３をエッチン
グ停止膜として利用して、第３導電膜５９に非等方性エ
ッチングを施し、ストレージ電極の１部である２つの壁
Ｐ１ａと壁Ｐ２ａとを形成する。外側の壁Ｐ１ａは第１
ストレージ電極Ｐ１の１部となり、内側の壁Ｐ２ａは第
２ストレージ電極Ｐ２の１部となる。
に、シリコン窒化膜からなる第２絶縁膜５３をエッチン
グ停止膜として利用して、第３導電膜５９に非等方性エ
ッチングを施し、ストレージ電極の１部である２つの壁
Ｐ１ａと壁Ｐ２ａとを形成する。外側の壁Ｐ１ａは第１
ストレージ電極Ｐ１の１部となり、内側の壁Ｐ２ａは第
２ストレージ電極Ｐ２の１部となる。
【００３７】その後、ＨＦ溶液中で湿式エッチングを施
して、第５絶縁膜５８を取り除くと、第１ストレージ電
極Ｐ１が第２ストレージ電極Ｐ２の下方に位置する２重
の筒状のストレージ電極が形成される。なお、第１スト
レージ電極Ｐ１は、奇数番目の不純物領域である第２不
純物領域５０２に接続されており、一方、第２ストレー
ジ電極Ｐ２は、偶数番目の不純物領域である第２不純物
領域５０２′に接続されている。
して、第５絶縁膜５８を取り除くと、第１ストレージ電
極Ｐ１が第２ストレージ電極Ｐ２の下方に位置する２重
の筒状のストレージ電極が形成される。なお、第１スト
レージ電極Ｐ１は、奇数番目の不純物領域である第２不
純物領域５０２に接続されており、一方、第２ストレー
ジ電極Ｐ２は、偶数番目の不純物領域である第２不純物
領域５０２′に接続されている。
【００３８】上記工程後、第１ストレージ電極Ｐ１及び
第２ストレージ電極Ｐ２の表面に、誘電体膜５１０とプ
レート電極５１１とを形成する。なお、第２ストレージ
電極Ｐ２の高さは、第１ストレージ電極Ｐ１の高さより
も小さいが、第２ストレージ電極Ｐ２は、壁Ｐ２ａの表
面及び平らな面Ｐ２ｂ上にキャパシタ面を有するのに対
し、第１ストレージ電極Ｐ１は、壁Ｐ１ａの表面にのみ
キャパシタ面を有するので、第１ストレージ電極Ｐ１の
容量と、第２ストレージ電極Ｐ２の容量は略等しい。
第２ストレージ電極Ｐ２の表面に、誘電体膜５１０とプ
レート電極５１１とを形成する。なお、第２ストレージ
電極Ｐ２の高さは、第１ストレージ電極Ｐ１の高さより
も小さいが、第２ストレージ電極Ｐ２は、壁Ｐ２ａの表
面及び平らな面Ｐ２ｂ上にキャパシタ面を有するのに対
し、第１ストレージ電極Ｐ１は、壁Ｐ１ａの表面にのみ
キャパシタ面を有するので、第１ストレージ電極Ｐ１の
容量と、第２ストレージ電極Ｐ２の容量は略等しい。
【００３９】また、誘電体膜５１０の上にプレート電極
５１１が形成されるので、キャパシタ面が隣接するメモ
リセル迄延長され、半導体メモリデバイスの高集積化が
可能となる。
５１１が形成されるので、キャパシタ面が隣接するメモ
リセル迄延長され、半導体メモリデバイスの高集積化が
可能となる。
【００４０】図４は、本発明による半導体デバイスの平
面図である。
面図である。
【００４１】本図には、４個のメモリセルが示されてお
り、Ａ−Ａ′とＢ−Ｂ′は、それぞれ、図１〜３におけ
る図（Ａ）〜（Ｆ）と（ａ）〜（ｆ）の各々の断面の切
断面を示す基準線である。
り、Ａ−Ａ′とＢ−Ｂ′は、それぞれ、図１〜３におけ
る図（Ａ）〜（Ｆ）と（ａ）〜（ｆ）の各々の断面の切
断面を示す基準線である。
【００４２】図には、シリコン基板上のワード線５０４
と、複数のワード線５０４の間に、偶数番目の第２不純
物領域５０２′と奇数番目の第２不純物領域５０２と、
第１不純物領域５０１と、第１不純物領域５０１上のビ
ット線コンタクト孔５０３′と、奇数番目の第２不純物
領域５０２における第１ストレージ電極コンタクト孔Ｎ
１と、偶数番目の第２不純物領域５０２′における第２
ストレージ電極コンタクト孔Ｎ２と、第１ストレージ電
極コンタクト孔Ｎ１を介して奇数番目の第２不純物領域
５０２と連節されている第１ストレージ電極Ｐ１と、第
２ストレージ電極コンタクト孔Ｎ２を介して偶数番目の
第２不純物領域５０２′と接続されている第２ストレー
ジ電極Ｐ２と、が図示されている。なお、第２ストレー
ジ電極Ｐ２は、第１ストレージ電極Ｐ１に囲まれてい
る。
と、複数のワード線５０４の間に、偶数番目の第２不純
物領域５０２′と奇数番目の第２不純物領域５０２と、
第１不純物領域５０１と、第１不純物領域５０１上のビ
ット線コンタクト孔５０３′と、奇数番目の第２不純物
領域５０２における第１ストレージ電極コンタクト孔Ｎ
１と、偶数番目の第２不純物領域５０２′における第２
ストレージ電極コンタクト孔Ｎ２と、第１ストレージ電
極コンタクト孔Ｎ１を介して奇数番目の第２不純物領域
５０２と連節されている第１ストレージ電極Ｐ１と、第
２ストレージ電極コンタクト孔Ｎ２を介して偶数番目の
第２不純物領域５０２′と接続されている第２ストレー
ジ電極Ｐ２と、が図示されている。なお、第２ストレー
ジ電極Ｐ２は、第１ストレージ電極Ｐ１に囲まれてい
る。
【００４３】
【発明の効果】上記本発明によれば、２重の筒状のキャ
パシタストレージ電極を形成することが出来、１個のメ
モリセルのストレージ電極と隣接するメモリセルのスト
レージ電極とが互いに面積を共有し、かつ、２重の筒形
状の構造の底部分もキャパシタとして使用されるので、
各メモリセルのキャパシタストレージ電極の有効面積を
２倍以上に増加させることが出来る。また、先行技術に
おいては、ストレージ電極の壁面とコンタクト孔の多結
晶シリコン電極の一部とを接続する際の位置極め許容誤
差範囲が狭く、接続が充分正確でない場合の抵抗増加が
懸念されるが、本発明においては、ストレージ電極の底
部分が直接コンタクト孔の多結晶シリコン電極と完全に
接続されるので、位置極め許容誤差範囲が大きくなり、
抵抗増加を防止することが出来、半導体の高集積化及び
信頼性向上に大きく寄与することが可能となる。
パシタストレージ電極を形成することが出来、１個のメ
モリセルのストレージ電極と隣接するメモリセルのスト
レージ電極とが互いに面積を共有し、かつ、２重の筒形
状の構造の底部分もキャパシタとして使用されるので、
各メモリセルのキャパシタストレージ電極の有効面積を
２倍以上に増加させることが出来る。また、先行技術に
おいては、ストレージ電極の壁面とコンタクト孔の多結
晶シリコン電極の一部とを接続する際の位置極め許容誤
差範囲が狭く、接続が充分正確でない場合の抵抗増加が
懸念されるが、本発明においては、ストレージ電極の底
部分が直接コンタクト孔の多結晶シリコン電極と完全に
接続されるので、位置極め許容誤差範囲が大きくなり、
抵抗増加を防止することが出来、半導体の高集積化及び
信頼性向上に大きく寄与することが可能となる。
【図１】本発明による半導体デバイスの製造工程断面図
である。
である。
【図２】本発明による半導体デバイスの製造工程断面図
である。
である。
【図３】本発明による半導体デバイスの製造工程断面図
である。
である。
【図４】本発明による半導体デバイスの平面図である。
【図５】半導体メモリセルにキャパシタを製造する従来
の方法を示す製造工程断面図である。
の方法を示す製造工程断面図である。
【図６】従来の半導体デバイスの平面図である。
【図７】半導体メモリセルにＳＶＣ法によってキャパシ
タを製造する工程を示す製造工程断面図である。
タを製造する工程を示す製造工程断面図である。
【図８】ＳＶＣ法による半導体デバイスの平面図であ
る。
る。
１０…半導体基板、 １１、１２…シリコ
ン酸化膜、１３…シリコン窒化膜、 １４、１
４′…多結晶シリコン膜、１５…シリコン窒化膜、
１６、１６′…シリコン酸化膜、１７…多結晶シ
リコン膜、 １７′…側壁スペーサ、Ｎ、Ｎ１、
Ｎ２…コンタクト孔、 １０２…ソース／ドレイン領
域、２１…キャパシタ領域、 ２３…ビット
線、２５…活性領域、 １１０…誘電体
膜、３０…シリコン基板、 ３１…フィール
ド絶縁膜、３１−１…ソース／ドレイン領域、３１−２
…ワード線、３２…絶縁膜、 ３３…
シリコン窒化膜、３４…多結晶シリコン膜、 ３
７、３７′…ストレージ電極、３８…シリコン酸化膜、
３８′…側壁スペーサ、１０Ａ、１０Ｂ、１
０Ｃ…コンタクト孔、Ａ′…内壁、
Ｂ′…外壁、５０…半導体基板、 ５１
…フィールド絶縁膜、５２…第１絶縁膜、
５３…第２絶縁膜、５４…第１導電膜、
５５…第３絶縁膜、５６…第４絶縁膜、
５７…第２導電膜、５８…第５絶縁膜、
５９…第３導電膜、５００…ホトレジスト膜、
５０１…第１不純物領域、５０２、５０２′…第２不
純物領域、５０３′…ビット線コンタクト孔、５０３…
ビット線、５０４…ワード線、 ５１０…
誘電体膜、５１１…プレート電極、 ５８６…
ゲート絶縁膜、５８７、５８８…絶縁膜、Ｎ１、Ｎ
１′、Ｎ２、Ｎ２′…コンタクト孔、Ｐ１…第１ストレ
ージ電極、 Ｐ２…第２ストレージ電極、Ｐ１ａ、
Ｐ２ａ…壁、 Ｐ２ｂ…平らな面
ン酸化膜、１３…シリコン窒化膜、 １４、１
４′…多結晶シリコン膜、１５…シリコン窒化膜、
１６、１６′…シリコン酸化膜、１７…多結晶シ
リコン膜、 １７′…側壁スペーサ、Ｎ、Ｎ１、
Ｎ２…コンタクト孔、 １０２…ソース／ドレイン領
域、２１…キャパシタ領域、 ２３…ビット
線、２５…活性領域、 １１０…誘電体
膜、３０…シリコン基板、 ３１…フィール
ド絶縁膜、３１−１…ソース／ドレイン領域、３１−２
…ワード線、３２…絶縁膜、 ３３…
シリコン窒化膜、３４…多結晶シリコン膜、 ３
７、３７′…ストレージ電極、３８…シリコン酸化膜、
３８′…側壁スペーサ、１０Ａ、１０Ｂ、１
０Ｃ…コンタクト孔、Ａ′…内壁、
Ｂ′…外壁、５０…半導体基板、 ５１
…フィールド絶縁膜、５２…第１絶縁膜、
５３…第２絶縁膜、５４…第１導電膜、
５５…第３絶縁膜、５６…第４絶縁膜、
５７…第２導電膜、５８…第５絶縁膜、
５９…第３導電膜、５００…ホトレジスト膜、
５０１…第１不純物領域、５０２、５０２′…第２不
純物領域、５０３′…ビット線コンタクト孔、５０３…
ビット線、５０４…ワード線、 ５１０…
誘電体膜、５１１…プレート電極、 ５８６…
ゲート絶縁膜、５８７、５８８…絶縁膜、Ｎ１、Ｎ
１′、Ｎ２、Ｎ２′…コンタクト孔、Ｐ１…第１ストレ
ージ電極、 Ｐ２…第２ストレージ電極、Ｐ１ａ、
Ｐ２ａ…壁、 Ｐ２ｂ…平らな面
フロントページの続き
(56)参考文献 特開 平４−212449（ＪＰ，Ａ)
特開 平４−365375（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (6)
- 【請求項１】半導体基板上に、複数のフィールド絶縁膜
と複数のワード線とを形成し、上記複数の各ワード線の
間に位置する上記半導体基板上に、第１不純物領域と第
２不純物領域とを上記ワード線を間に挟んで交互に形成
し、上記複数の第１及び第２不純物領域の上に第１絶縁
膜を形成し、上記複数の第１不純物領域の上の上記第１
絶縁膜にビット線コンタクト孔を設け、複数のビット線
コンタクトを電気的に接続する複数のビット線を形成
し、上記第１絶縁膜及び上記ビット線の上に第２絶縁膜
を形成し、上記第１絶縁膜及び上記第２絶縁膜の、上記
ワード線の１つを間に挟んで上記第１不純物領域の一方
の側に位置する上記第２不純物領域の上方に位置する部
分をエッチングして複数の第１コンタクト孔を形成する
工程と、 上記複数の第１コンタクト孔内及び上記第２絶縁膜上に
第１導電膜を形成し、上記第１導電膜上に第３絶縁膜を
形成し、上記ワード線の１つを間に挟んで上記第１不純
物領域の他方の側に位置する上記第２不純物領域の上方
の上記第３絶縁膜と上記第１導電膜と上記第２絶縁膜と
上記第１絶縁膜とにエッチングを施して複数の第２コン
タクト孔を形成する工程と、 上記複数の第２コンタクト孔の側壁に第４絶縁膜を形成
して上記複数の第２コンタクト孔と上記第１導電膜とを
分離した後、上記第２コンタクト孔内及び上記第３絶縁
膜上に第２導電膜を形成する工程と、 上記第２導電膜の、上記第１不純物領域を間に挟む２つ
の上記ワード線の間の領域の上方に位置する部分をエッ
チングした後、残存する上記第２導電膜の側面に複数の
第５絶縁膜スペーサを形成する工程と、上記第３絶縁膜の、上記第５絶縁膜スペーサと残存する
上記第２導電膜とによって保護されない部分を、上記第
１導電膜が露出するまでエッチングして除去する工程
と、 上記第２導電膜と、表面に露出している上記第１導電膜
とにエッチングを施した後、全面に第３導電膜を形成す
る工程と、 上記第３導電膜にエッチングを施し、上記複数の第５絶
縁膜スペーサの側面に上記第３導電膜を残し、上記複数
の第５絶縁膜スペーサを取り除き、複数の第１、第２ス
トレージ電極を形成し、上記複数の第１、第２ストレー
ジ電極の表面に誘電体膜とプレート電極とを形成する工
程とを含む半導体デバイスの製造方法。 - 【請求項２】請求項１において、上記第１、第４、第５
絶縁膜にＳｉＯ２を用いることを特徴とする半導体デバ
イスの製造方法。 - 【請求項３】請求項１において、上記第２、第３絶縁膜
にＳｉ３Ｎ４を用いることを特徴とする半導体デバイス
の製造方法。 - 【請求項４】請求項１において、上記第１、第２、第３
導電膜に多結晶シリコンを用いることを特徴とする半導
体デバイスの製造方法。 - 【請求項５】請求項１において、ビット線に多結晶シリ
コンを用いることを特徴とする半導体デバイスの製造方
法。 - 【請求項６】請求項３において、上記第２絶縁膜をエッ
チング停止膜として利用して、上記第３導電膜に非等方
性エッチングを施すことを特徴とする半導体デバイスの
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993-1898 | 1993-02-12 | ||
| KR1019930001898A KR960012257B1 (ko) | 1993-02-12 | 1993-02-12 | 반도체 장치의 캐패시터 노드 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312416A JPH07312416A (ja) | 1995-11-28 |
| JP3401073B2 true JP3401073B2 (ja) | 2003-04-28 |
Family
ID=19350703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00616494A Expired - Fee Related JP3401073B2 (ja) | 1993-02-12 | 1994-01-25 | 半導体デバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5476806A (ja) |
| JP (1) | JP3401073B2 (ja) |
| KR (1) | KR960012257B1 (ja) |
| DE (1) | DE4341698B4 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744091B1 (en) * | 1995-01-31 | 2004-06-01 | Fujitsu Limited | Semiconductor storage device with self-aligned opening and method for fabricating the same |
| JPH08288472A (ja) * | 1995-04-17 | 1996-11-01 | Oki Electric Ind Co Ltd | 半導体メモリセル及びその製造方法 |
| JP2682509B2 (ja) * | 1995-04-28 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3035188B2 (ja) * | 1995-05-10 | 2000-04-17 | 日本ファウンドリー株式会社 | 半導体装置 |
| JPH0917968A (ja) * | 1995-06-27 | 1997-01-17 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| US5550076A (en) * | 1995-09-11 | 1996-08-27 | Vanguard International Semiconductor Corp. | Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby |
| US5960318A (en) * | 1995-10-27 | 1999-09-28 | Siemens Aktiengesellschaft | Borderless contact etch process with sidewall spacer and selective isotropic etch process |
| US5652165A (en) * | 1996-06-10 | 1997-07-29 | Vanguard International Semiconductor Corporation | Method of forming a stacked capacitor with a double wall crown shape |
| US5663093A (en) * | 1996-06-17 | 1997-09-02 | Vanguard International Semiconductor Corporation | Method for forming a cylindrical capacitor having a central spine |
| US5807775A (en) * | 1996-06-24 | 1998-09-15 | Vanguard International Semiconductor Corporation | Method for forming a double walled cylindrical capacitor for a DRAM |
| KR100246989B1 (ko) * | 1996-09-09 | 2000-03-15 | 김영환 | 반도체소자의 캐패시터 형성방법 |
| US5677227A (en) * | 1996-09-09 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method of fabricating single crown, extendible to triple crown, stacked capacitor structures, using a self-aligned capacitor node contact |
| US5994730A (en) | 1996-11-21 | 1999-11-30 | Alliance Semiconductor Corporation | DRAM cell having storage capacitor contact self-aligned to bit lines and word lines |
| US6288423B1 (en) | 1997-04-18 | 2001-09-11 | Nippon Steel Corporation | Composite gate structure memory cell having increased capacitance |
| TW375790B (en) * | 1997-09-20 | 1999-12-01 | United Microelectronics Corp | Process for fabricating crown capacitor for DRAM |
| JPH11186513A (ja) * | 1997-12-19 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2000058782A (ja) | 1998-08-06 | 2000-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2001036036A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100368935B1 (ko) * | 2000-10-27 | 2003-01-24 | 삼성전자 주식회사 | 반도체 장치의 실린더형 스토리지 노드 형성방법 |
| JP2004522968A (ja) * | 2001-03-03 | 2004-07-29 | ホガム テクノロジー カンパニー リミテッド | ２極性信号出力を有する近接センサーを備えた近接センサーシステム |
| KR100475272B1 (ko) | 2002-06-29 | 2005-03-10 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
| JP4115779B2 (ja) * | 2002-08-30 | 2008-07-09 | 富士通株式会社 | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314835A (en) * | 1989-06-20 | 1994-05-24 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US5089869A (en) * | 1989-08-08 | 1992-02-18 | Matsushita Electric Industrial Co. Ltd. | Semiconductor memory device |
| JP2524842B2 (ja) * | 1989-11-08 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH03173176A (ja) * | 1989-11-30 | 1991-07-26 | Sharp Corp | 半導体記憶装置 |
| JP2528731B2 (ja) * | 1990-01-26 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR920001760A (ko) * | 1990-06-29 | 1992-01-30 | 김광호 | 디램셀의 적층형 캐패시터 제조방법 |
| US5192702A (en) * | 1991-12-23 | 1993-03-09 | Industrial Technology Research Institute | Self-aligned cylindrical stacked capacitor DRAM cell |
-
1993
- 1993-02-12 KR KR1019930001898A patent/KR960012257B1/ko not_active IP Right Cessation
- 1993-12-07 DE DE4341698A patent/DE4341698B4/de not_active Expired - Fee Related
-
1994
- 1994-01-25 JP JP00616494A patent/JP3401073B2/ja not_active Expired - Fee Related
- 1994-02-14 US US08/195,234 patent/US5476806A/en not_active Expired - Fee Related
-
1995
- 1995-06-07 US US08/482,534 patent/US5629540A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5629540A (en) | 1997-05-13 |
| US5476806A (en) | 1995-12-19 |
| JPH07312416A (ja) | 1995-11-28 |
| DE4341698B4 (de) | 2004-05-27 |
| KR940020557A (ko) | 1994-09-16 |
| DE4341698A1 (de) | 1994-08-18 |
| KR960012257B1 (ko) | 1996-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3401073B2 (ja) | 半導体デバイスの製造方法 | |
| US11251199B2 (en) | Three-dimensional NOR array including active region pillars and method of making the same | |
| US5700709A (en) | Method for manufacturing a capacitor for a semiconductor device | |
| KR940006682B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR0173332B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JP2930110B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR960011652B1 (ko) | 스택캐패시터 및 그 제조방법 | |
| CN114758989A (zh) | 电容阵列结构及其制备方法、半导体结构 | |
| JP3288805B2 (ja) | キャパシタの製造方法 | |
| JPH0294558A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH04264767A (ja) | 半導体装置及びその製造方法 | |
| JP2712926B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH01130557A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3062067B2 (ja) | 半導体装置及びその製造方法 | |
| JP3241789B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH098242A (ja) | 半導体装置およびその製造方法 | |
| KR960013643B1 (ko) | 캐패시터 저장전극 제조방법 | |
| KR960006721B1 (ko) | 스택 캐패시터 제조방법 | |
| JP2794721B2 (ja) | 半導体装置 | |
| JP2892443B2 (ja) | 半導体装置の製造方法 | |
| KR910008122B1 (ko) | 2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 | |
| KR970010681B1 (ko) | 2중 실린더 형태의 구조를 갖는 전하보존전극 제조방법 | |
| JP2558002B2 (ja) | 多層スタックキャパシタの製造方法及びこの方法によって製造される多層スタックキャパシタ | |
| JPH06338592A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3285093B2 (ja) | 半導体メモリ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |