JP3107050B2 - 多結晶シリコン膜の成膜方法 - Google Patents
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【０００１】
【発明の属する技術分野】本発明は表面に酸化膜が形成
された基板上に多結晶シリコン膜を成膜する方法に関
し、特に、多結晶シリコン膜をゲート電極として使用し
た場合に酸化膜の長期信頼性を向上させることができる
多結晶シリコン膜の成膜方法に関する。
された基板上に多結晶シリコン膜を成膜する方法に関
し、特に、多結晶シリコン膜をゲート電極として使用し
た場合に酸化膜の長期信頼性を向上させることができる
多結晶シリコン膜の成膜方法に関する。
【０００２】
【従来の技術】半導体装置におけるゲート電極として
は、通常、ＣＶＤ法で成膜された多結晶シリコン膜が使
用される。通常のＣＶＤ法によると、数十枚の基板が載
置された減圧雰囲気の縦型又は横型の電気炉内に、シラ
ンガス（ＳｉＨ4ガス）を導入することにより、多結晶
シリコン膜を成膜することができる。この成膜条件とし
ては、例えば縦型炉を使用して、基板温度を６５０℃の
温度に保持した状態で、炉内の圧力を０．５５Ｔｏｒ
ｒ、シランガス流量を１０００ｓｃｃｍとする条件が使
用されている。以下、これを第１の成膜条件という。
は、通常、ＣＶＤ法で成膜された多結晶シリコン膜が使
用される。通常のＣＶＤ法によると、数十枚の基板が載
置された減圧雰囲気の縦型又は横型の電気炉内に、シラ
ンガス（ＳｉＨ4ガス）を導入することにより、多結晶
シリコン膜を成膜することができる。この成膜条件とし
ては、例えば縦型炉を使用して、基板温度を６５０℃の
温度に保持した状態で、炉内の圧力を０．５５Ｔｏｒ
ｒ、シランガス流量を１０００ｓｃｃｍとする条件が使
用されている。以下、これを第１の成膜条件という。
【０００３】図９は縦軸に多結晶シリコン膜とその下地
となるゲート酸化膜との間の界面ラフネスの平均値Ｒｍ
ｓをとり、横軸に炉内位置をとって、第１の成膜条件で
成膜した場合の界面ラフネスと炉内位置との関係を示す
グラフ図である。なお、界面ラフネスの平均値とは、１
枚の基板内でのラフネスの平均値をいう。図９に示すよ
うに、第１の成膜条件で多結晶シリコン膜を成膜した場
合、ラフネスの平均値Ｒｍｓが炉内の基板位置によって
異なり、炉内の上方に載置された基板ほど、多結晶シリ
コン膜とゲート酸化膜との間の界面ラフネスの平均値が
上昇している。
となるゲート酸化膜との間の界面ラフネスの平均値Ｒｍ
ｓをとり、横軸に炉内位置をとって、第１の成膜条件で
成膜した場合の界面ラフネスと炉内位置との関係を示す
グラフ図である。なお、界面ラフネスの平均値とは、１
枚の基板内でのラフネスの平均値をいう。図９に示すよ
うに、第１の成膜条件で多結晶シリコン膜を成膜した場
合、ラフネスの平均値Ｒｍｓが炉内の基板位置によって
異なり、炉内の上方に載置された基板ほど、多結晶シリ
コン膜とゲート酸化膜との間の界面ラフネスの平均値が
上昇している。
【０００４】また、炉内の基板温度を６００℃の温度に
保持した状態で、炉内の圧力を０．５Ｔｏｒｒ、シラン
ガス流量を１０００ｓｃｃｍとする条件によっても、多
結晶シリコン膜を成膜することができる。以下、これを
第２の成膜条件という。図１１は縦軸に多結晶シリコン
膜とその下地となるゲート酸化膜との間の界面ラフネス
の平均値Ｒｍｓをとり、横軸に炉内位置をとって、第２
の成膜条件で成膜した場合の界面ラフネスと炉内位置と
の関係を示すグラフ図である。図１１に示すように、第
２の成膜条件で多結晶シリコン膜を成膜した場合には、
炉内の下方に載置された基板ほど、多結晶シリコン膜と
ゲート酸化膜との間の界面ラフネスの平均値が上昇して
いる。
保持した状態で、炉内の圧力を０．５Ｔｏｒｒ、シラン
ガス流量を１０００ｓｃｃｍとする条件によっても、多
結晶シリコン膜を成膜することができる。以下、これを
第２の成膜条件という。図１１は縦軸に多結晶シリコン
膜とその下地となるゲート酸化膜との間の界面ラフネス
の平均値Ｒｍｓをとり、横軸に炉内位置をとって、第２
の成膜条件で成膜した場合の界面ラフネスと炉内位置と
の関係を示すグラフ図である。図１１に示すように、第
２の成膜条件で多結晶シリコン膜を成膜した場合には、
炉内の下方に載置された基板ほど、多結晶シリコン膜と
ゲート酸化膜との間の界面ラフネスの平均値が上昇して
いる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
第１及び第２の成膜条件によって多結晶シリコン膜を成
膜し、この多結晶シリコン膜からなるゲート電極を有す
るＭＯＳトランジスタを形成した場合には、以下に示す
問題点が発生する。
第１及び第２の成膜条件によって多結晶シリコン膜を成
膜し、この多結晶シリコン膜からなるゲート電極を有す
るＭＯＳトランジスタを形成した場合には、以下に示す
問題点が発生する。
【０００６】図１０及び図１２は縦軸にワイブルをと
り、横軸にＱｂｄ値をとって、炉内の上方の基板及び下
方の基板のワイブルとＱｂｄ値との関係を示すグラフ図
である。このＱｂｄ値とは、ＭＯＳ構造における酸化膜
の長期信頼性の指標とされるものであり、Ｑｂｄ値が高
いほど長期信頼性が優れていることを示す。なお、図１
０は第１の成膜条件により得られた多結晶シリコン膜を
ゲート電極とした場合のＭＯＳキャパシタについて示し
ており、図１２は第２の成膜条件により得られた多結晶
シリコン膜をゲート電極とした場合のＭＯＳキャパシタ
について示している。
り、横軸にＱｂｄ値をとって、炉内の上方の基板及び下
方の基板のワイブルとＱｂｄ値との関係を示すグラフ図
である。このＱｂｄ値とは、ＭＯＳ構造における酸化膜
の長期信頼性の指標とされるものであり、Ｑｂｄ値が高
いほど長期信頼性が優れていることを示す。なお、図１
０は第１の成膜条件により得られた多結晶シリコン膜を
ゲート電極とした場合のＭＯＳキャパシタについて示し
ており、図１２は第２の成膜条件により得られた多結晶
シリコン膜をゲート電極とした場合のＭＯＳキャパシタ
について示している。
【０００７】図１０に示すように、第１の成膜条件で多
結晶シリコン膜を成膜した場合には、炉内の上方に配置
された基板の酸化膜は炉内の下方に配置された基板の酸
化膜と比較して、Ｑｂｄ値が低下している。また、図１
２に示すように、第２の成膜条件で多結晶シリコン膜を
成膜した場合には、炉内の下方に配置された基板の酸化
膜は炉内の上方に配置された基板の酸化膜と比較して、
Ｑｂｄ値が低下している。このように、従来の多結晶シ
リコン膜の成膜方法によると、炉内における基板の配置
位置によって酸化膜のＱｂｄ値が変化して、所望のＱｂ
ｄ値を得ることができない。
結晶シリコン膜を成膜した場合には、炉内の上方に配置
された基板の酸化膜は炉内の下方に配置された基板の酸
化膜と比較して、Ｑｂｄ値が低下している。また、図１
２に示すように、第２の成膜条件で多結晶シリコン膜を
成膜した場合には、炉内の下方に配置された基板の酸化
膜は炉内の上方に配置された基板の酸化膜と比較して、
Ｑｂｄ値が低下している。このように、従来の多結晶シ
リコン膜の成膜方法によると、炉内における基板の配置
位置によって酸化膜のＱｂｄ値が変化して、所望のＱｂ
ｄ値を得ることができない。
【０００８】なお、２層の多結晶シリコン膜の間に容量
絶縁膜を有する半導体装置において、容量絶縁膜の表面
の平均粗さを８０Å以下にすることにより、容量絶縁膜
の絶縁耐圧を向上させる技術が開示されている（特開平
９−１１６０９５号公報）。これは、容量絶縁膜の下地
となる多結晶シリコン膜の成膜条件を調整することによ
り、容量絶縁膜の表面の平均粗さを調整するものであ
る。
絶縁膜を有する半導体装置において、容量絶縁膜の表面
の平均粗さを８０Å以下にすることにより、容量絶縁膜
の絶縁耐圧を向上させる技術が開示されている（特開平
９−１１６０９５号公報）。これは、容量絶縁膜の下地
となる多結晶シリコン膜の成膜条件を調整することによ
り、容量絶縁膜の表面の平均粗さを調整するものであ
る。
【０００９】しかし、ＭＯＳ構造においては、ゲート酸
化膜の下地は基板であるので、特開平９−１１６０９５
号公報に記載された方法をＭＯＳ構造に適用することは
できない。
化膜の下地は基板であるので、特開平９−１１６０９５
号公報に記載された方法をＭＯＳ構造に適用することは
できない。
【００１０】また、ポリサイド構造のゲート電極を有す
る半導体素子の製造方法として、平均表面粗さが１ｎｍ
以下である多結晶シリコン層の上にシリサイド層を形成
する方法が公知である（特開平６−１５１３５３号公
報）。これにより、ゲート電極の線幅が微細化された場
合においても、シリサイド層の凝集又は剥離、及び電極
のシート抵抗の増加を防止することができる。
る半導体素子の製造方法として、平均表面粗さが１ｎｍ
以下である多結晶シリコン層の上にシリサイド層を形成
する方法が公知である（特開平６−１５１３５３号公
報）。これにより、ゲート電極の線幅が微細化された場
合においても、シリサイド層の凝集又は剥離、及び電極
のシート抵抗の増加を防止することができる。
【００１１】しかし、特開平６−１５１３５３号公報で
は、ゲート酸化膜の表面粗さ又はゲート酸化膜と多結晶
シリコン層との界面ラフネスについては記載されておら
ず、ゲート酸化膜の耐圧性及び信頼性を向上させること
はできない。
は、ゲート酸化膜の表面粗さ又はゲート酸化膜と多結晶
シリコン層との界面ラフネスについては記載されておら
ず、ゲート酸化膜の耐圧性及び信頼性を向上させること
はできない。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、ゲート酸化膜と多結晶シリコン膜との間の
界面ラフネスを低下させて、ゲート酸化膜の長期信頼性
を向上させることができる多結晶シリコン膜の成膜方法
を提供することを目的とする。
のであって、ゲート酸化膜と多結晶シリコン膜との間の
界面ラフネスを低下させて、ゲート酸化膜の長期信頼性
を向上させることができる多結晶シリコン膜の成膜方法
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る多結晶シリ
コン膜の成膜方法は、表面に酸化膜が形成された複数の
基板を反応炉内に載置して、前記反応炉内で前記酸化膜
上に多結晶シリコン膜を成膜する方法において、前記複
数の基板上への多結晶シリコン膜の平均成膜速度をｒav
（ｎｍ／分）、反応炉内の平均温度をＴav（℃）とした
とき、全ての基板上への多結晶シリコン膜の成膜速度を
０．９ｒav乃至１．１ｒav、反応炉内の温度をＴav−１
０（℃）乃至Ｔav＋１０（℃）とする成膜条件で、多結
晶シリコン膜を成膜し、前記酸化膜と前記多結晶シリコ
ン膜との間の界面ラフネスを１ｎｍ未満とすることを特
徴とする。
コン膜の成膜方法は、表面に酸化膜が形成された複数の
基板を反応炉内に載置して、前記反応炉内で前記酸化膜
上に多結晶シリコン膜を成膜する方法において、前記複
数の基板上への多結晶シリコン膜の平均成膜速度をｒav
（ｎｍ／分）、反応炉内の平均温度をＴav（℃）とした
とき、全ての基板上への多結晶シリコン膜の成膜速度を
０．９ｒav乃至１．１ｒav、反応炉内の温度をＴav−１
０（℃）乃至Ｔav＋１０（℃）とする成膜条件で、多結
晶シリコン膜を成膜し、前記酸化膜と前記多結晶シリコ
ン膜との間の界面ラフネスを１ｎｍ未満とすることを特
徴とする。
【００１４】なお、界面ラフネスは、断面のＴＥＭ観察
又は多結晶シリコン膜の除去後の観察等により測定され
る。
又は多結晶シリコン膜の除去後の観察等により測定され
る。
【００１５】また、前記成膜速度は、反応炉内の圧力及
びガス流量に関連付けて決定することができる。
びガス流量に関連付けて決定することができる。
【００１６】更に、前記多結晶シリコン膜の原料をシラ
ンガスとすることができ、前記反応炉は、縦型の電気炉
とすることができる。
ンガスとすることができ、前記反応炉は、縦型の電気炉
とすることができる。
【００１７】更にまた、前記多結晶シリコン膜は、ＭＯ
Ｓキャパシタのゲート電極として使用することができ
る。
Ｓキャパシタのゲート電極として使用することができ
る。
【００１８】
【発明の実施の形態】本発明においては、炉内の全ての
基板について、ゲート酸化膜と多結晶シリコン膜との間
の界面ラフネスの平均値が１ｎｍ未満となるように、半
導体基板上に形成されたゲート絶縁膜上に多結晶シリコ
ン膜を成膜する。多結晶シリコン膜の成膜条件として
は、炉内の温度、圧力及びガス流量等のパラメータがあ
る。従来の成膜条件では、ゲート酸化膜と多結晶シリコ
ン膜との間の界面ラフネスの平均値Ｒｍｓが炉内の基板
位置によって異なり、Ｒｍｓが１ｎｍ以上となる基板が
存在するため、この基板に形成されたゲート酸化膜の長
期信頼性が低下していた。
基板について、ゲート酸化膜と多結晶シリコン膜との間
の界面ラフネスの平均値が１ｎｍ未満となるように、半
導体基板上に形成されたゲート絶縁膜上に多結晶シリコ
ン膜を成膜する。多結晶シリコン膜の成膜条件として
は、炉内の温度、圧力及びガス流量等のパラメータがあ
る。従来の成膜条件では、ゲート酸化膜と多結晶シリコ
ン膜との間の界面ラフネスの平均値Ｒｍｓが炉内の基板
位置によって異なり、Ｒｍｓが１ｎｍ以上となる基板が
存在するため、この基板に形成されたゲート酸化膜の長
期信頼性が低下していた。
【００１９】そこで、炉内の全ての位置の基板における
界面ラフネスの平均値Ｒｍｓが１ｎｍ未満となるような
成膜条件について、本願発明者等が実験検討した結果、
多結晶シリコン膜の成膜速度を炉内において均一にする
ことが効果的であることを見い出した。反応炉内の平均
温度をＴav（℃）とし、炉内における多結晶シリコン膜
の成膜速度の平均値をｒav（ｎｍ／分）としたとき、反
応炉内の温度を０．９Ｔav乃至１．１Ｔavとした状態
で、最も成膜速度が遅い基板の成膜速度ｒLが０．９ｒ
av未満である場合、又は最も成膜速度が早い基板の成膜
速度ｒHが１．１ｒavを超える場合には、炉内の基板の
一部について、界面ラフネスＲｍｓが１ｎｍ以上となる
ことがあり、ゲート酸化膜の長期信頼性が低下する。従
って、本発明においては、炉内における全ての位置の基
板について、成膜速度が０．９ｒav乃至１．１ｒavとな
るように、ゲート酸化膜上に多結晶シリコン膜を成膜す
る。
界面ラフネスの平均値Ｒｍｓが１ｎｍ未満となるような
成膜条件について、本願発明者等が実験検討した結果、
多結晶シリコン膜の成膜速度を炉内において均一にする
ことが効果的であることを見い出した。反応炉内の平均
温度をＴav（℃）とし、炉内における多結晶シリコン膜
の成膜速度の平均値をｒav（ｎｍ／分）としたとき、反
応炉内の温度を０．９Ｔav乃至１．１Ｔavとした状態
で、最も成膜速度が遅い基板の成膜速度ｒLが０．９ｒ
av未満である場合、又は最も成膜速度が早い基板の成膜
速度ｒHが１．１ｒavを超える場合には、炉内の基板の
一部について、界面ラフネスＲｍｓが１ｎｍ以上となる
ことがあり、ゲート酸化膜の長期信頼性が低下する。従
って、本発明においては、炉内における全ての位置の基
板について、成膜速度が０．９ｒav乃至１．１ｒavとな
るように、ゲート酸化膜上に多結晶シリコン膜を成膜す
る。
【００２０】炉内における全ての位置の基板について、
成膜速度を０．９ｒav乃至１．１ｒ avとなるようにする
ためには、炉内の温度、圧力及びガス流量等を変化させ
て、最適な条件を探すことが必要である。例えば、縦型
のＣＶＤ炉を使った場合に、炉内に数十枚の基板を入れ
て多結晶シリコン膜を成膜するので、炉内の温度をでき
るだけ一定に保った状態で、圧力とガス流量を調整する
ことにより、複数の基板上への多結晶シリコン膜の成膜
速度を均一にすることができる。特に、反応炉内の平均
温度をＴav（℃）としたとき、反応炉内の温度はＴav−
１０（℃）乃至Ｔav＋１０（℃）であることが望まし
い。このようにして成膜条件を選択すると、炉内の全て
の位置において、界面ラフネスの平均値Ｒｍｓを１ｎｍ
未満とすることができる。
成膜速度を０．９ｒav乃至１．１ｒ avとなるようにする
ためには、炉内の温度、圧力及びガス流量等を変化させ
て、最適な条件を探すことが必要である。例えば、縦型
のＣＶＤ炉を使った場合に、炉内に数十枚の基板を入れ
て多結晶シリコン膜を成膜するので、炉内の温度をでき
るだけ一定に保った状態で、圧力とガス流量を調整する
ことにより、複数の基板上への多結晶シリコン膜の成膜
速度を均一にすることができる。特に、反応炉内の平均
温度をＴav（℃）としたとき、反応炉内の温度はＴav−
１０（℃）乃至Ｔav＋１０（℃）であることが望まし
い。このようにして成膜条件を選択すると、炉内の全て
の位置において、界面ラフネスの平均値Ｒｍｓを１ｎｍ
未満とすることができる。
【００２１】以下、本発明の第１の実施例に係る多結晶
シリコン膜の成膜方法について、具体的に説明する。先
ず、縦型の電気炉内に、表面にゲート酸化膜が形成され
た数十枚の基板を載置した後、電気炉内を減圧雰囲気と
する。次いで、炉内温度を上部から下部まで一定の６５
０℃の温度に保持した状態で、炉内の圧力を０．５Ｔｏ
ｒｒとし、２０００ｓｃｃｍの流量でシランガス（Ｓｉ
Ｈ4ガス）を導入することにより、ゲート酸化膜上に多
結晶シリコン膜を成膜する。
シリコン膜の成膜方法について、具体的に説明する。先
ず、縦型の電気炉内に、表面にゲート酸化膜が形成され
た数十枚の基板を載置した後、電気炉内を減圧雰囲気と
する。次いで、炉内温度を上部から下部まで一定の６５
０℃の温度に保持した状態で、炉内の圧力を０．５Ｔｏ
ｒｒとし、２０００ｓｃｃｍの流量でシランガス（Ｓｉ
Ｈ4ガス）を導入することにより、ゲート酸化膜上に多
結晶シリコン膜を成膜する。
【００２２】図１は縦軸に多結晶シリコン膜とゲート酸
化膜との間の界面ラフネスの平均値Ｒｍｓをとり、横軸
に炉内位置をとって、第１の実施例方法により多結晶シ
リコン膜を成膜した場合の界面ラフネスと炉内位置との
関係を示すグラフ図である。また、図２は縦軸に多結晶
シリコン膜の成膜速度をとり、横軸に炉内位置をとっ
て、第１の実施例方法により多結晶シリコン膜を成膜し
た場合の成膜速度と炉内位置との関係を示すグラフ図で
ある。更に、図３は縦軸にワイブルをとり、横軸にゲー
ト酸化膜のＱｂｄ値をとって、炉内の上方の基板及び下
方の基板のワイブルとＱｂｄ値との関係を示すグラフ図
である。なお、このＱｂｄ値は多結晶シリコン膜をゲー
ト電極としてＭＯＳキャパシタを形成した場合のもので
ある。
化膜との間の界面ラフネスの平均値Ｒｍｓをとり、横軸
に炉内位置をとって、第１の実施例方法により多結晶シ
リコン膜を成膜した場合の界面ラフネスと炉内位置との
関係を示すグラフ図である。また、図２は縦軸に多結晶
シリコン膜の成膜速度をとり、横軸に炉内位置をとっ
て、第１の実施例方法により多結晶シリコン膜を成膜し
た場合の成膜速度と炉内位置との関係を示すグラフ図で
ある。更に、図３は縦軸にワイブルをとり、横軸にゲー
ト酸化膜のＱｂｄ値をとって、炉内の上方の基板及び下
方の基板のワイブルとＱｂｄ値との関係を示すグラフ図
である。なお、このＱｂｄ値は多結晶シリコン膜をゲー
ト電極としてＭＯＳキャパシタを形成した場合のもので
ある。
【００２３】なお、図４は縦軸に多結晶シリコン膜の成
膜速度をとり、横軸に炉内位置をとって、従来の第１の
成膜条件で多結晶シリコン膜を成膜した場合の成膜速度
と炉内位置との関係を示すグラフ図である。
膜速度をとり、横軸に炉内位置をとって、従来の第１の
成膜条件で多結晶シリコン膜を成膜した場合の成膜速度
と炉内位置との関係を示すグラフ図である。
【００２４】図１に示すように、第１の実施例方法によ
り多結晶シリコン膜を成膜した場合、炉内の上方に載置
された基板は炉内の下方に載置された基板と比較して界
面ラフネスの平均値Ｒｍｓは上昇しているが、炉内の上
方に載置された基板であっても、ラフネスの平均値Ｒｍ
ｓが約０．１ｎｍとなっている。これは、図２に示すよ
うに、炉内の上方に載置された基板の方が、炉内の下方
に載置された基板と比較して、多結晶シリコン膜の成膜
速度が低下しているが、平均の成膜速度をＲavとしたと
きに、炉内における全ての位置の基板について、成膜速
度が０．９ｒav乃至１．１ｒavとなっているからであ
る。その結果、図３に示すように、炉内の基板位置に拘
わらず、所望のＱｂｄ値を得ることができる。
り多結晶シリコン膜を成膜した場合、炉内の上方に載置
された基板は炉内の下方に載置された基板と比較して界
面ラフネスの平均値Ｒｍｓは上昇しているが、炉内の上
方に載置された基板であっても、ラフネスの平均値Ｒｍ
ｓが約０．１ｎｍとなっている。これは、図２に示すよ
うに、炉内の上方に載置された基板の方が、炉内の下方
に載置された基板と比較して、多結晶シリコン膜の成膜
速度が低下しているが、平均の成膜速度をＲavとしたと
きに、炉内における全ての位置の基板について、成膜速
度が０．９ｒav乃至１．１ｒavとなっているからであ
る。その結果、図３に示すように、炉内の基板位置に拘
わらず、所望のＱｂｄ値を得ることができる。
【００２５】一方、図４に示すように、従来の第１の成
膜条件によると、炉内の下方に載置された基板と比較し
て、炉内の上方に載置された基板は、多結晶シリコン膜
の成膜速度が著しく遅くなっている。従って、特に、炉
内の上方に載置された基板について、ゲート酸化膜のＱ
ｂｄ値が低下する。
膜条件によると、炉内の下方に載置された基板と比較し
て、炉内の上方に載置された基板は、多結晶シリコン膜
の成膜速度が著しく遅くなっている。従って、特に、炉
内の上方に載置された基板について、ゲート酸化膜のＱ
ｂｄ値が低下する。
【００２６】次に、本発明の第２の実施例に係る多結晶
シリコン膜の成膜方法について、具体的に説明する。第
２の実施例においては、第１の実施例と成膜条件のみが
異なり、炉内温度を上部から下部まで一定の６００℃の
温度に保持した状態で、炉内の圧力を０．５Ｔｏｒｒと
し、５００ｓｃｃｍの流量でシランガス（ＳｉＨ4ガ
ス）を導入することにより、ゲート酸化膜上に多結晶シ
リコン膜を成膜する。
シリコン膜の成膜方法について、具体的に説明する。第
２の実施例においては、第１の実施例と成膜条件のみが
異なり、炉内温度を上部から下部まで一定の６００℃の
温度に保持した状態で、炉内の圧力を０．５Ｔｏｒｒと
し、５００ｓｃｃｍの流量でシランガス（ＳｉＨ4ガ
ス）を導入することにより、ゲート酸化膜上に多結晶シ
リコン膜を成膜する。
【００２７】図５は縦軸に多結晶シリコン膜とゲート酸
化膜との間の界面ラフネスの平均値Ｒｍｓをとり、横軸
に炉内位置をとって、第２の実施例方法により多結晶シ
リコン膜を成膜した場合の界面ラフネスと炉内位置との
関係を示すグラフ図である。また、図６は縦軸に多結晶
シリコン膜の成膜速度をとり、横軸に炉内位置をとっ
て、第２の実施例方法により多結晶シリコン膜を成膜し
た場合の成膜速度と炉内位置との関係を示すグラフ図で
ある。更に、図７は縦軸にワイブルをとり、横軸にＱｂ
ｄ値をとって、炉内の上方の基板及び下方の基板のワイ
ブルとＱｂｄ値との関係を示すグラフ図である。
化膜との間の界面ラフネスの平均値Ｒｍｓをとり、横軸
に炉内位置をとって、第２の実施例方法により多結晶シ
リコン膜を成膜した場合の界面ラフネスと炉内位置との
関係を示すグラフ図である。また、図６は縦軸に多結晶
シリコン膜の成膜速度をとり、横軸に炉内位置をとっ
て、第２の実施例方法により多結晶シリコン膜を成膜し
た場合の成膜速度と炉内位置との関係を示すグラフ図で
ある。更に、図７は縦軸にワイブルをとり、横軸にＱｂ
ｄ値をとって、炉内の上方の基板及び下方の基板のワイ
ブルとＱｂｄ値との関係を示すグラフ図である。
【００２８】なお、図８は縦軸に多結晶シリコン膜の成
膜速度をとり、横軸に炉内位置をとって、従来の第２の
成膜条件で多結晶シリコン膜を成膜した場合の成膜速度
と炉内位置との関係を示すグラフ図である。
膜速度をとり、横軸に炉内位置をとって、従来の第２の
成膜条件で多結晶シリコン膜を成膜した場合の成膜速度
と炉内位置との関係を示すグラフ図である。
【００２９】図５に示すように、第１の実施例と同様
に、第２の実施例方法により多結晶シリコン膜を成膜し
た場合、炉内の上方に載置された基板は炉内の下方に載
置された基板と比較して界面ラフネスの平均値Ｒｍｓは
上昇しているが、炉内の上方に載置された基板であって
も、ラフネスの平均値Ｒｍｓが約０．１ｎｍとなってい
る。これは、図６に示すように、６００℃の基板温度で
多結晶シリコン膜を成長させた場合に、成膜速度の絶対
値は６５０℃の基板温度の場合と著しく異なるが、この
成膜速度は炉内位置に依存せずにほぼ一定であり、炉内
における全ての位置の基板について、成膜速度が０．９
ｒav乃至１．１ｒavとなっているからである。その結
果、図７に示すように、炉内の基板位置に拘わらず、所
望のＱｂｄ値を得ることができる。
に、第２の実施例方法により多結晶シリコン膜を成膜し
た場合、炉内の上方に載置された基板は炉内の下方に載
置された基板と比較して界面ラフネスの平均値Ｒｍｓは
上昇しているが、炉内の上方に載置された基板であって
も、ラフネスの平均値Ｒｍｓが約０．１ｎｍとなってい
る。これは、図６に示すように、６００℃の基板温度で
多結晶シリコン膜を成長させた場合に、成膜速度の絶対
値は６５０℃の基板温度の場合と著しく異なるが、この
成膜速度は炉内位置に依存せずにほぼ一定であり、炉内
における全ての位置の基板について、成膜速度が０．９
ｒav乃至１．１ｒavとなっているからである。その結
果、図７に示すように、炉内の基板位置に拘わらず、所
望のＱｂｄ値を得ることができる。
【００３０】一方、図８に示すように、従来の第２の成
膜条件によると、炉内の下方に載置された基板と比較し
て、炉内の上方に載置された基板は、多結晶シリコン膜
の成膜速度が著しく遅くなっている。従って、特に、炉
内の上方に載置された基板について、ゲート酸化膜のＱ
ｂｄ値が低下する。
膜条件によると、炉内の下方に載置された基板と比較し
て、炉内の上方に載置された基板は、多結晶シリコン膜
の成膜速度が著しく遅くなっている。従って、特に、炉
内の上方に載置された基板について、ゲート酸化膜のＱ
ｂｄ値が低下する。
【００３１】
【発明の効果】以上詳述したように、本発明によれば、
炉内の全ての基板について基板上の酸化膜と多結晶シリ
コン膜との間の界面ラフネスを１ｎｍ未満となるよう多
結晶シリコン膜の成膜条件を決定しているので、酸化膜
の長期信頼性を向上させることができる。
炉内の全ての基板について基板上の酸化膜と多結晶シリ
コン膜との間の界面ラフネスを１ｎｍ未満となるよう多
結晶シリコン膜の成膜条件を決定しているので、酸化膜
の長期信頼性を向上させることができる。
【図１】縦軸に多結晶シリコン膜とゲート酸化膜との間
の界面ラフネスの平均値Ｒｍｓをとり、横軸に炉内位置
をとって、第１の実施例方法により多結晶シリコン膜を
成膜した場合の界面ラフネスと炉内位置との関係を示す
グラフ図である。
の界面ラフネスの平均値Ｒｍｓをとり、横軸に炉内位置
をとって、第１の実施例方法により多結晶シリコン膜を
成膜した場合の界面ラフネスと炉内位置との関係を示す
グラフ図である。
【図２】縦軸に多結晶シリコン膜の成膜速度をとり、横
軸に炉内位置をとって、第１の実施例方法により多結晶
シリコン膜を成膜した場合の成膜速度と炉内位置との関
係を示すグラフ図である。
軸に炉内位置をとって、第１の実施例方法により多結晶
シリコン膜を成膜した場合の成膜速度と炉内位置との関
係を示すグラフ図である。
【図３】縦軸にワイブルをとり、横軸にゲート酸化膜の
Ｑｂｄ値をとって、炉内の上方の基板及び下方の基板の
ワイブルとＱｂｄ値との関係を示すグラフ図である。
Ｑｂｄ値をとって、炉内の上方の基板及び下方の基板の
ワイブルとＱｂｄ値との関係を示すグラフ図である。
【図４】縦軸に多結晶シリコン膜の成膜速度をとり、横
軸に炉内位置をとって、従来の第１の成膜条件で多結晶
シリコン膜を成膜した場合の成膜速度と炉内位置との関
係を示すグラフ図である。
軸に炉内位置をとって、従来の第１の成膜条件で多結晶
シリコン膜を成膜した場合の成膜速度と炉内位置との関
係を示すグラフ図である。
【図５】縦軸に多結晶シリコン膜とゲート酸化膜との間
の界面ラフネスの平均値Ｒｍｓをとり、横軸に炉内位置
をとって、第２の実施例方法により多結晶シリコン膜を
成膜した場合の界面ラフネスと炉内位置との関係を示す
グラフ図である。
の界面ラフネスの平均値Ｒｍｓをとり、横軸に炉内位置
をとって、第２の実施例方法により多結晶シリコン膜を
成膜した場合の界面ラフネスと炉内位置との関係を示す
グラフ図である。
【図６】縦軸に多結晶シリコン膜の成膜速度をとり、横
軸に炉内位置をとって、第２の実施例方法により多結晶
シリコン膜を成膜した場合の成膜速度と炉内位置との関
係を示すグラフ図である。
軸に炉内位置をとって、第２の実施例方法により多結晶
シリコン膜を成膜した場合の成膜速度と炉内位置との関
係を示すグラフ図である。
【図７】縦軸にワイブルをとり、横軸にＱｂｄ値をとっ
て、炉内の上方の基板及び下方の基板のワイブルとＱｂ
ｄ値との関係を示すグラフ図である。
て、炉内の上方の基板及び下方の基板のワイブルとＱｂ
ｄ値との関係を示すグラフ図である。
【図８】縦軸に多結晶シリコン膜の成膜速度をとり、横
軸に炉内位置をとって、従来の第２の成膜条件で多結晶
シリコン膜を成膜した場合の成膜速度と炉内位置との関
係を示すグラフ図である。
軸に炉内位置をとって、従来の第２の成膜条件で多結晶
シリコン膜を成膜した場合の成膜速度と炉内位置との関
係を示すグラフ図である。
【図９】縦軸に多結晶シリコン膜とその下地となるゲー
ト酸化膜との間の界面ラフネスの平均値Ｒｍｓをとり、
横軸に炉内位置をとって、第１の成膜条件で成膜した場
合の界面ラフネスと炉内位置との関係を示すグラフ図で
ある。
ト酸化膜との間の界面ラフネスの平均値Ｒｍｓをとり、
横軸に炉内位置をとって、第１の成膜条件で成膜した場
合の界面ラフネスと炉内位置との関係を示すグラフ図で
ある。
【図１０】横軸にＱｂｄ値をとって、炉内の上方の基板
及び下方の基板のワイブルとＱｂｄ値との関係を示すグ
ラフ図である。
及び下方の基板のワイブルとＱｂｄ値との関係を示すグ
ラフ図である。
【図１１】縦軸に多結晶シリコン膜とその下地となるゲ
ート酸化膜との間の界面ラフネスの平均値Ｒｍｓをと
り、横軸に炉内位置をとって、第２の成膜条件で成膜し
た場合の界面ラフネスと炉内位置との関係を示すグラフ
図である。
ート酸化膜との間の界面ラフネスの平均値Ｒｍｓをと
り、横軸に炉内位置をとって、第２の成膜条件で成膜し
た場合の界面ラフネスと炉内位置との関係を示すグラフ
図である。
【図１２】横軸にＱｂｄ値をとって、炉内の上方の基板
及び下方の基板のワイブルとＱｂｄ値との関係を示すグ
ラフ図である。
及び下方の基板のワイブルとＱｂｄ値との関係を示すグ
ラフ図である。
Claims (5)
- 【請求項１】 表面に酸化膜が形成された複数の基板を
反応炉内に載置して、前記反応炉内で前記酸化膜上に多
結晶シリコン膜を成膜する方法において、前記複数の基
板上への多結晶シリコン膜の平均成膜速度をｒav（ｎｍ
／分）、反応炉内の平均温度をＴav（℃）としたとき、
全ての基板上への多結晶シリコン膜の成膜速度を０．９
ｒav乃至１．１ｒav、反応炉内の温度をＴav−１０
（℃）乃至Ｔav＋１０（℃）とする成膜条件で、多結晶
シリコン膜を成膜し、前記酸化膜と前記多結晶シリコン
膜との間の界面ラフネスを１ｎｍ未満とすることを特徴
とする多結晶シリコン膜の成膜方法。 - 【請求項２】 前記成膜速度は、反応炉内の圧力及びガ
ス流量に関連付けて決定されることを特徴とする請求項
１に記載の多結晶シリコン膜の成膜方法。 - 【請求項３】 前記多結晶シリコン膜の原料はシランガ
スであることを特徴とする請求項１又は２に記載の多結
晶シリコン膜の成膜方法。 - 【請求項４】 前記反応炉は、縦型の電気炉であること
を特徴とする請求項１乃至３のいずれか１項に記載の多
結晶シリコン膜の成膜方法。 - 【請求項５】 前記多結晶シリコン膜は、ＭＯＳキャパ
シタのゲート電極に使用されることを特徴とする請求項
１乃至４のいずれか１項に記載の多結晶シリコン膜の成
膜方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187184A JP3107050B2 (ja) | 1998-07-02 | 1998-07-02 | 多結晶シリコン膜の成膜方法 |
| KR1019990026322A KR100347393B1 (ko) | 1998-07-02 | 1999-07-01 | 다결정 실리콘막의 형성방법 |
| US09/345,344 US6300185B1 (en) | 1998-07-02 | 1999-07-01 | Polyacrystalline silicon film formation method |
| TW088111340A TW502325B (en) | 1998-07-02 | 1999-07-02 | Polycrystalline silicon film formation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187184A JP3107050B2 (ja) | 1998-07-02 | 1998-07-02 | 多結晶シリコン膜の成膜方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000021816A JP2000021816A (ja) | 2000-01-21 |
| JP3107050B2 true JP3107050B2 (ja) | 2000-11-06 |
Family
ID=16201590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10187184A Expired - Fee Related JP3107050B2 (ja) | 1998-07-02 | 1998-07-02 | 多結晶シリコン膜の成膜方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6300185B1 (ja) |
| JP (1) | JP3107050B2 (ja) |
| KR (1) | KR100347393B1 (ja) |
| TW (1) | TW502325B (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828427B2 (ja) * | 1988-09-14 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3263155B2 (ja) | 1992-11-02 | 2002-03-04 | 株式会社リコー | 電極の製造方法およびそれを用いた半導体素子の製造方法 |
| JPH09116095A (ja) | 1995-10-16 | 1997-05-02 | Asahi Chem Ind Co Ltd | 半導体装置およびその製造方法 |
-
1998
- 1998-07-02 JP JP10187184A patent/JP3107050B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-01 KR KR1019990026322A patent/KR100347393B1/ko not_active IP Right Cessation
- 1999-07-01 US US09/345,344 patent/US6300185B1/en not_active Expired - Lifetime
- 1999-07-02 TW TW088111340A patent/TW502325B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW502325B (en) | 2002-09-11 |
| US6300185B1 (en) | 2001-10-09 |
| JP2000021816A (ja) | 2000-01-21 |
| KR100347393B1 (ko) | 2002-08-03 |
| KR20000011410A (ko) | 2000-02-25 |
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