JPH0579181B2 - - Google Patents
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- JPH0579181B2 JPH0579181B2 JP61288913A JP28891386A JPH0579181B2 JP H0579181 B2 JPH0579181 B2 JP H0579181B2 JP 61288913 A JP61288913 A JP 61288913A JP 28891386 A JP28891386 A JP 28891386A JP H0579181 B2 JPH0579181 B2 JP H0579181B2
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高集積度の微細パターンを有する半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
（従来の技術）
従来、高集積メモリセルの構造としては、文
献、電子材料、1985年６月号p41〜46に記載され
ているように、トレンチ（溝堀り）型や３次元積
み上げ型があたつた。これらは、集積度向上に伴
うセル占有面積の減少によりキヤパシタの容量が
減少してしまうことを避けるために、Si基板に溝
を堀り、等価的に面積が増大したその溝の内面を
キヤパシタの容量部（電気的信号蓄積層）として
用いたり、断差の側壁、湾曲による容量増大部を
電気信号蓄積層利用するものである。
献、電子材料、1985年６月号p41〜46に記載され
ているように、トレンチ（溝堀り）型や３次元積
み上げ型があたつた。これらは、集積度向上に伴
うセル占有面積の減少によりキヤパシタの容量が
減少してしまうことを避けるために、Si基板に溝
を堀り、等価的に面積が増大したその溝の内面を
キヤパシタの容量部（電気的信号蓄積層）として
用いたり、断差の側壁、湾曲による容量増大部を
電気信号蓄積層利用するものである。
（発明が解決しようとする問題点）
しかしながら、この様な従来の電気信号蓄積部
を有する半導体装置では、再現性よく深い溝を堀
ることは非常に難しく、トレンチ型半導体装置に
おいても溝内部は丸みを有し、深いところでは細
くなつてしまい、また、積み上げ型半導体装置に
おいては、その容量増大は微微たるものであつ
た。この様に、製造上難易度の高いプロセスを有
するあるいは大幅な容量増大が不可能であり、安
価なコストで高集度のメモリセルを製造すること
ができないという問題点があつた。
を有する半導体装置では、再現性よく深い溝を堀
ることは非常に難しく、トレンチ型半導体装置に
おいても溝内部は丸みを有し、深いところでは細
くなつてしまい、また、積み上げ型半導体装置に
おいては、その容量増大は微微たるものであつ
た。この様に、製造上難易度の高いプロセスを有
するあるいは大幅な容量増大が不可能であり、安
価なコストで高集度のメモリセルを製造すること
ができないという問題点があつた。
本発明の目的は、高集積度の微細パターンを有
する半導体装置を低コストで再現性よく製造する
方法を提供することにある。
する半導体装置を低コストで再現性よく製造する
方法を提供することにある。
（問題点を解決するための手段）
上記の問題点を解決するため、第１の発明は、
基礎パターンの側面に電極パターン（側壁）を形
成し、この電極パターンの側面にスペースパター
ンを形成し、このスペースパターンの側面にさら
なる電極パターンを形成することを特徴とする。
基礎パターンの側面に電極パターン（側壁）を形
成し、この電極パターンの側面にスペースパター
ンを形成し、このスペースパターンの側面にさら
なる電極パターンを形成することを特徴とする。
また、第２の発明は、基礎パターンの側面に電
極パターンを形成し、この電極パターンをマスク
をして、基板を異方性エツチングすることを特徴
とする。
極パターンを形成し、この電極パターンをマスク
をして、基板を異方性エツチングすることを特徴
とする。
（作用）
本発明によれば、以上のように側壁によるパタ
ーンニングを行うことにより、微細なパターンが
容易に得られ、その凹凸を利用して、例えば容量
の大きな半導体装置を得ることができる。
ーンニングを行うことにより、微細なパターンが
容易に得られ、その凹凸を利用して、例えば容量
の大きな半導体装置を得ることができる。
（実施例）
第１図ａ〜ｉは、本発明の実施例を説明するた
めの電気的信号蓄積層の断面図であり、第２図は
第１図ｈに示した段階における、電気的信号蓄積
層の斜視図であり、第３図ａ〜ｃは本発明の他の
実施例を説明するための電気的信号蓄積層の断面
図である。以下、図面に沿つて説明する。
めの電気的信号蓄積層の断面図であり、第２図は
第１図ｈに示した段階における、電気的信号蓄積
層の斜視図であり、第３図ａ〜ｃは本発明の他の
実施例を説明するための電気的信号蓄積層の断面
図である。以下、図面に沿つて説明する。
まず、第１図ａに示すように、Si基板１上に全
面に化学気相成長法（CVD法）等の手段を用い
シリコン酸化膜（SiO2）を0.4μｍ程度厚さに積層
後、通常に行われているホトリソグラフイ、及び
エツチングを行うことによつて、基礎パターンと
して、SiO2パターン２を形成する。その後、第
１図ｂに示す様に、同様にCVD法を用い全面に
poly Si膜３を形成する。そしてpoly Si膜３の上
面より反応性イオンエツチング（RIE）等の異方
性エツチングにてpoly Si膜３をエツチングする
ことにより、第１図ｃに示すように、電極パター
ンである、poly si側壁３０のみを残し、poly Si
膜３を除去する。その後フツ酸（HF）等でSiO2
パターン２を除去した後、第１図ｄに示すように
再度CVD法によりSiO2膜４を全面に形成する。
その後、同様な手順にて異方性エツチングにより
第１図ｅに示すようにスペースパターンとして
SiO2側壁４０の形成した後第１図ｆに示すよう
にpoly Si膜５の積層、電極パターンであるpoly
Si側壁５０の形成（第１図ｇ）を行う。この様に
して、所望の数のpoly Si側壁、SiO2側壁を形成
した後、フツ酸等によりSiO2側壁４０を除去し、
第１図ｈに示すpoly Si側壁３０，５０を形成す
る。このpoly Si側壁３０，５０とSi基板１によ
る凹凸を、電気的信号蓄積部の表面積増大に用い
るのである。次に、第１図ｉに示すように、Si基
板１、poly Si側壁３０，５０上全面にキヤパシ
タの誘電体層６をまず形成する。この誘電体層は
例えば、熱酸化によるSiO2膜、CVD法による
SiO2膜又はSi3N4膜又はこれらの２種以上の組み
合わせによる積層膜、又は、該膜成膜後、N2、
H2、O2ガスのいずれかの組合せによる雰囲気で
熱処理を行つたもの、もしくは、特に材質を示さ
ないが誘電体となり得るもので所望の容量値が得
られるものであればさしつかえない。次に、キヤ
パシタの一方の電極７を、例えば低抵抗の
n+poly Si、金属等で形成する。ここで、電極７
に対する一方の電極としては、poly Si側壁３０，
５０のみ用いる方法、又はpoly Si側壁３０，５
０と、Si基板１との両方を用いる方法が考えら
れ、それに応じてこれらpoly Si側壁３０，５０、
Si基板１を低抵抗化する必要がある。その方法と
しては、誘電体層６の形成前又は後において、イ
ンプラ又は熱拡散等でＰ、As等の不純物をpoly
Si側壁３０，５０、Si基板１へ導入するもの、予
めSi基板１にＰ、As等を導入しておき、Ｐ、As
等を含んだpoly Si側壁３０，５０を形成する方
法等可能である。
面に化学気相成長法（CVD法）等の手段を用い
シリコン酸化膜（SiO2）を0.4μｍ程度厚さに積層
後、通常に行われているホトリソグラフイ、及び
エツチングを行うことによつて、基礎パターンと
して、SiO2パターン２を形成する。その後、第
１図ｂに示す様に、同様にCVD法を用い全面に
poly Si膜３を形成する。そしてpoly Si膜３の上
面より反応性イオンエツチング（RIE）等の異方
性エツチングにてpoly Si膜３をエツチングする
ことにより、第１図ｃに示すように、電極パター
ンである、poly si側壁３０のみを残し、poly Si
膜３を除去する。その後フツ酸（HF）等でSiO2
パターン２を除去した後、第１図ｄに示すように
再度CVD法によりSiO2膜４を全面に形成する。
その後、同様な手順にて異方性エツチングにより
第１図ｅに示すようにスペースパターンとして
SiO2側壁４０の形成した後第１図ｆに示すよう
にpoly Si膜５の積層、電極パターンであるpoly
Si側壁５０の形成（第１図ｇ）を行う。この様に
して、所望の数のpoly Si側壁、SiO2側壁を形成
した後、フツ酸等によりSiO2側壁４０を除去し、
第１図ｈに示すpoly Si側壁３０，５０を形成す
る。このpoly Si側壁３０，５０とSi基板１によ
る凹凸を、電気的信号蓄積部の表面積増大に用い
るのである。次に、第１図ｉに示すように、Si基
板１、poly Si側壁３０，５０上全面にキヤパシ
タの誘電体層６をまず形成する。この誘電体層は
例えば、熱酸化によるSiO2膜、CVD法による
SiO2膜又はSi3N4膜又はこれらの２種以上の組み
合わせによる積層膜、又は、該膜成膜後、N2、
H2、O2ガスのいずれかの組合せによる雰囲気で
熱処理を行つたもの、もしくは、特に材質を示さ
ないが誘電体となり得るもので所望の容量値が得
られるものであればさしつかえない。次に、キヤ
パシタの一方の電極７を、例えば低抵抗の
n+poly Si、金属等で形成する。ここで、電極７
に対する一方の電極としては、poly Si側壁３０，
５０のみ用いる方法、又はpoly Si側壁３０，５
０と、Si基板１との両方を用いる方法が考えら
れ、それに応じてこれらpoly Si側壁３０，５０、
Si基板１を低抵抗化する必要がある。その方法と
しては、誘電体層６の形成前又は後において、イ
ンプラ又は熱拡散等でＰ、As等の不純物をpoly
Si側壁３０，５０、Si基板１へ導入するもの、予
めSi基板１にＰ、As等を導入しておき、Ｐ、As
等を含んだpoly Si側壁３０，５０を形成する方
法等可能である。
以上は、一方の電極としてSi基板１、poly Si
側壁３０，５０を用いたが、これらを、少なくと
も金属を含む基板の上に少なくとも金属を含む材
質による側壁を形成する構造としても、又は、前
述とこの方法の組合せでも全く前述と同様のプロ
セスが可能であり、同様の効果を有することがで
きる。
側壁３０，５０を用いたが、これらを、少なくと
も金属を含む基板の上に少なくとも金属を含む材
質による側壁を形成する構造としても、又は、前
述とこの方法の組合せでも全く前述と同様のプロ
セスが可能であり、同様の効果を有することがで
きる。
次に、第１図ｈで示した段階における立体的イ
メージの例を第２図（斜視図）に示す。第２図Ａ
−A′での断面が第１図ｈに相当するものであり、
第２図５−１，５−２がそれぞれ第１図ｈの内側
のpoly Si側壁５０、外側のpoly Si側壁５０に対
応し、３−１がpoly Si側壁３０に対応している。
メージの例を第２図（斜視図）に示す。第２図Ａ
−A′での断面が第１図ｈに相当するものであり、
第２図５−１，５−２がそれぞれ第１図ｈの内側
のpoly Si側壁５０、外側のpoly Si側壁５０に対
応し、３−１がpoly Si側壁３０に対応している。
尚、実施例では基板１として平面を考えたが、
前記実施例において、第３図ａに示すように、
poly Si側壁３０，５０を形成した後、第３図ｂ
に示すようにpoly Si側壁３０，５０をマスクと
してSi基板１を異方的にエツチングし、次に第３
図ｃに示すように表面に誘電体層６を形成するこ
とにより、さらに電気的信号蓄積部表面積を増大
させることができる。
前記実施例において、第３図ａに示すように、
poly Si側壁３０，５０を形成した後、第３図ｂ
に示すようにpoly Si側壁３０，５０をマスクと
してSi基板１を異方的にエツチングし、次に第３
図ｃに示すように表面に誘電体層６を形成するこ
とにより、さらに電気的信号蓄積部表面積を増大
させることができる。
以上のように、本発明の実施例によれば、従来
の技術的に難易度の高いトレンチ構造や、あまり
容量の増大が期待できない積み上げ方式によるメ
モリキヤパシタの欠点を解決できる。
の技術的に難易度の高いトレンチ構造や、あまり
容量の増大が期待できない積み上げ方式によるメ
モリキヤパシタの欠点を解決できる。
すなわち、側壁によるパターニングを行うこと
により、従来のホトリソ手法では全く不可能であ
つた0.2μｍ幅程度の小さなパターンが容易に得ら
れることにより、その側壁による凹凸を利用し容
量の増大した電気的信号蓄積層を得ることができ
るのである。
により、従来のホトリソ手法では全く不可能であ
つた0.2μｍ幅程度の小さなパターンが容易に得ら
れることにより、その側壁による凹凸を利用し容
量の増大した電気的信号蓄積層を得ることができ
るのである。
例えばキヤパシタ（電気的信号蓄積層）面内全
域に本手法を用いて側壁による凹凸を作れば、側
壁の高さと幅を等しくしても表面積は約２倍にな
り容量も約２倍になる。さらに高さを高くすれば
容量は、より大きくなり、実験で高さが0.4μｍで
幅0.25μｍが得られており、この場合は約2.6倍の
容量になる。これら高さ、幅の関係は、成膜時、
エツチング時の条件によるものであり、これらの
条件によつてより容量の増大した電気的信号蓄積
層を得ることも可能である。また第３図で示した
方法を用いれば、従来トレンチ構造で深く堀つて
いた深さまで堀らなくても、より大きな容量の増
大が可能である。
域に本手法を用いて側壁による凹凸を作れば、側
壁の高さと幅を等しくしても表面積は約２倍にな
り容量も約２倍になる。さらに高さを高くすれば
容量は、より大きくなり、実験で高さが0.4μｍで
幅0.25μｍが得られており、この場合は約2.6倍の
容量になる。これら高さ、幅の関係は、成膜時、
エツチング時の条件によるものであり、これらの
条件によつてより容量の増大した電気的信号蓄積
層を得ることも可能である。また第３図で示した
方法を用いれば、従来トレンチ構造で深く堀つて
いた深さまで堀らなくても、より大きな容量の増
大が可能である。
（発明の効果）
以上詳細に説明したように本発明によれば、側
壁によるパターニングを行うことにより、微細な
パターンを容易に得ることができる。したがつ
て、その凹凸を利用して電気的信号蓄積層を形成
すれば、高集積度、大容量の半導体装置を得るこ
とができる。
壁によるパターニングを行うことにより、微細な
パターンを容易に得ることができる。したがつ
て、その凹凸を利用して電気的信号蓄積層を形成
すれば、高集積度、大容量の半導体装置を得るこ
とができる。
第１図ａ〜ｉは、本発明の実施例を説明するた
めの電気的信号蓄積層の断面図、第２図は第１図
ｈに示した段階における電気的信号蓄積層の断面
図、第３図ａ〜ｃは本発明の他の実施例を説明す
るための電気的信号蓄積層の断面図である。 １……Si基板、２……SiO2パターン、３……
poly Si膜、４……SiO2膜、５……poly Si膜、６
……誘電体層、７……電極、３０……poly Si側
壁、４０……SiO2側壁、５０……poly Si側壁。
めの電気的信号蓄積層の断面図、第２図は第１図
ｈに示した段階における電気的信号蓄積層の断面
図、第３図ａ〜ｃは本発明の他の実施例を説明す
るための電気的信号蓄積層の断面図である。 １……Si基板、２……SiO2パターン、３……
poly Si膜、４……SiO2膜、５……poly Si膜、６
……誘電体層、７……電極、３０……poly Si側
壁、４０……SiO2側壁、５０……poly Si側壁。
Claims (1)
- 【特許請求の範囲】 １ 基板上に第１層の基礎パターンを形成する第
１工程と、 全面に半絶縁性または導電性の第２層を形成す
る第２工程と、 前記第２層を異方性エツチング法を用いて垂直
エツチングすることにより、前記基礎パターンの
側面に前記第２層の電極パターンを形成する第３
工程と、 前記基礎パターンを除去する第４工程と、 全面にスペースパターンを形成するための第３
層を積層する第５工程と、 前記第３層を異方性エツチング法を用いて垂直
エツチングすることにより、前記電極パターンの
両側面に前記第３層のスペースパターンを形成す
る第６工程と、 全面に半絶縁性または導電性の第４層を積層す
る第７工程と、 前記第４層を異方性エツチング法を用いて垂直
エツチングすることにより、前記スペースパター
ンの側面に前記第４層の電極パターンを形成する
第８工程と、 前記スペースパターンを除去する第９工程とを
有し、 前記第５工程から第８工程を１回またはそれ以
上繰り返すことを特徴とする半導体装置の製造方
法。 ２ 半絶縁性または導電性の基板上に第１層の基
礎パターンを形成する工程と、 全面に半絶縁性または導電性の第２層を形成す
る工程と、 前記第２層を異方性エツチング法を用いて垂直
エツチングすることにより、前記基礎パターンの
側面に前記第２層の電極パターンを形成する工程
と、 前記基礎パターンを除去する工程と、 前記電極パターンをマスクとして、前記基板を
異方性エツチング法を用いてエツチングする工程
と を有することを特徴とする半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288913A JPS63142665A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
| JP5061960A JP2500288B2 (ja) | 1986-12-05 | 1993-03-22 | 半導体装置の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288913A JPS63142665A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
| JP5061960A JP2500288B2 (ja) | 1986-12-05 | 1993-03-22 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5061960A Division JP2500288B2 (ja) | 1986-12-05 | 1993-03-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142665A JPS63142665A (ja) | 1988-06-15 |
| JPH0579181B2 true JPH0579181B2 (ja) | 1993-11-01 |
Family
ID=26403042
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288913A Granted JPS63142665A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
| JP5061960A Expired - Lifetime JP2500288B2 (ja) | 1986-12-05 | 1993-03-22 | 半導体装置の製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5061960A Expired - Lifetime JP2500288B2 (ja) | 1986-12-05 | 1993-03-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JPS63142665A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63221659A (ja) * | 1987-03-10 | 1988-09-14 | Nec Kyushu Ltd | 半導体記憶装置 |
| JPS6474752A (en) * | 1987-09-17 | 1989-03-20 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| KR20000065395A (ko) * | 1999-04-02 | 2000-11-15 | 김영환 | 단전자 트랜지스터의 제조 방법 |
| KR100412140B1 (ko) * | 2001-12-28 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2004311706A (ja) | 2003-04-07 | 2004-11-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7807575B2 (en) | 2006-11-29 | 2010-10-05 | Micron Technology, Inc. | Methods to reduce the critical dimension of semiconductor devices |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748237A (en) * | 1980-09-05 | 1982-03-19 | Nec Corp | Manufacture of 2n doubling pattern |
| JPS60245264A (ja) * | 1984-05-21 | 1985-12-05 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-12-05 JP JP61288913A patent/JPS63142665A/ja active Granted
-
1993
- 1993-03-22 JP JP5061960A patent/JP2500288B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142665A (ja) | 1988-06-15 |
| JPH0621340A (ja) | 1994-01-28 |
| JP2500288B2 (ja) | 1996-05-29 |
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