DE10012141A1 - Verfahren zur Herstellung eines Einzelelektron-Transistors - Google Patents

Verfahren zur Herstellung eines Einzelelektron-Transistors

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Abstract

Verfahren zur Herstellung eines Einzelelektron-Transistors mit folgenden Schritten: DOLLAR A Bildung eines ersten Gateisolationsfilms (14) auf einem Halbleitersubstrat (11); Implantieren von Verunreinigungsionen in Source-/Drain-Bereiche des Halbleitersubstrats (11) zwecks Bildung von Source-/Drain-Verunreinigungsbereichen (12, 13); Bildung eines unteren Gates (15) auf dem ersten Gateisolationsfilm (14) oberhalb eines Kanalbereichs zwischen den Source-/Drain-Verunreinigungsbereichen (12, 13); Bildung eines zweiten Gateisolationsfilms (16) und darauf liegend eines dritten Isolationsfilms (19) auf der gesamten Substratoberfläche sowie auf dem auf ihr liegenden unteren Gate (15); selektives Entfernen des dritten Isolationsfilms (19) oberhalb des Kanalbereichs in einer Richtung senkrecht zum Kanalbereich, um einen Graben zu erhalten; und Bildung eines oberen Gates (17) an beiden Seiten des Grabens. Dadurch lassen sich die Grenzen der Elektronenstrahllithographie überwinden, wodurch die Herstellung eines elektrisch gebildeten Quantenpunktes möglich ist, dessen Größe bis herab auf wenige 10 Nanometer reduziert werden kann.

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Einzel­ elektron-Transistors gemäß dem Patentanspruch 1.
Fig. 1 betrifft eine graphische Darstellung, die zeigt, wie sich im Verlauf der technischen Entwicklung bei MOSFETs die Anzahl der Elektronen im Kanal verringern wird. Die Fig. 2 zeigt die dazugehörige statistische Fluktuation im Hinblick auf die Anzahl der Elektronen im Kanal.
Setzt sich die Entwicklung hochintegrierter Transistorstrukturen in der bisherigen Weise fort, so wird sich wahrscheinlich die Anzahl der im Kanal vorhandenen Elektronen von etwa 300 im Jahr 2010 auf nicht mehr als et­ wa 30 im Jahr 2020 verringern. Dies läßt Fig. 1 erkennen. Wird jedoch die Anzahl der zum Betrieb erforderlichen Elektronen reduziert, steigt das Verhältnis der Anzahl von Elektronen, die statistisch als fehlerhaft be­ trachtet werden können, zur Gesamtzahl der am Betrieb der Einrichtung beteiligten Elektronen allmählich an, was einen erheblichen Einfluß auf die Betriebssicherheit der Einrichtung hat. Es sind daher neue Strukturen erforderlich, mit deren Hilfe sich Einzelelektronen präzise steuern lassen.
Eine Möglichkeit besteht in einem kürzlich vorgeschlagenen Einzelelek­ tron-Transistor, mit dem sich die bei hoher Packungsdichte von MOSFETs auftretenden Probleme gegebenenfalls lösen lassen. Allerdings ist die Technologie zur Bildung eines Quantenpunktes von wenigen bis wenigen 10 Nanometern an gewünschten Positionen mit hoher Reproduzierbarkeit bei Einrichtungen, die bei Raumtemperatur betrieben werden sollen, außerordentlich kompliziert. Dessen ungeachtet weist der Einzelelektron- Transistor den Vorteil auf, daß er einzelne Elektronen steuern kann und bei sehr geringer Spannung betreibbar ist. Zur Herstellung eines Einzele­ lektron-Schalters muß eine Technologie verwendet werden, die es erlaubt, lediglich einen oder zwei Quantenpunkte an gewünschten Positionen und mit gewünschter Größe herzustellen. Eine Technologie, mit der sich viele Quantenpunkte mit hoher Konzentration herstellen lassen, ist nicht geeignet. Gesucht werden muß also nach einem lithographischen Verfah­ ren, mit dem sich Quantenpunkte kontrollierbar, reproduzierbar und zuverlässig bilden lassen. Die bei gegenwärtigen photolithographischen Verfahren mögliche minimals Linienbreite in Halbleiterprozessen hat ei­ nen Wert von etwa 0,2 µm erreicht. Um Muster mit feineren Linienbreiten herstellen zu können, kommt daher ein Elektronenstrahl- Direkteinschreibprozeß zum Einsatz, bei dem jedoch Nachbarschaftsef­ fekte hervorgerufen werden, die die Bildung von Linien oder anderen Strukturen gewünschter Größe erschweren.
Die Fig. 3 zeigt eine perspektivische Darstellung eines herkömmlichen Einzelelektron-Transistor, während die Fig. 4a bis 4d Querschnitts­ darstellungen zur Erläuterung der Herstellung dieses Transistors zeigen. Bei der Herstellung des Einzelelektron-Transistors kommt eine Struktur zum Einsatz, bei der Quantenpunkte zwischen zwei Tunnelübergängen ge­ bildet werden. In einigen wenigen Fällen konnte bereits experimentell nachgewiesen werden, daß der Betrieb eines Einzelelektron-Transistors bei Raumtemperatur möglich ist. Allerdings konnte die Größe der Quan­ tenpunkte nur zufallsbedingt verringert werden, beeinflußt etwa durch die Körnung des Polysiliziums oder durch Irregularitäten beim Elektro­ nenstrahl-Schreiben. Solche Technologien sind daher nicht geeignet, bei der Massenherstellung integrierter Schaltungen zum Einsatz zu kommen.
Andererseits wurde bereits daran gedacht, bei auf lithographischem Wege hergestellten Einzelelektron-Transistoren die Quantenpunkte auf elek­ trischem Wege auszubilden. Die Figur betrifft einen solchen bereits 1994 in Japan vorgeschlagenen Fall.
Entsprechend den Fig. 3 und 4d weist der herkömmliche Einzelelek­ tron-Transistor einen ersten Isolationsfilm 4 auf einem Halbleitersubstrat 1 auf, das in Fig. 3 nicht zu erkennen ist. Ein unteres Gate 5 mit geringer Breite befindet sich auf dem ersten Gateisolationsfilm 4, und n-Typ Source-/Drain-Verunreinigungsbereiche 2 und 3 liegen im Halbleitersub­ strat 1 in Längsrichtung des unteren Gates 5 im Abstand zueinander. Auf diese Weise wird ein nMOSFET erhalten. Ferner befindet sich ein zweiter Gateisolationsfilm 6 auf der gesamten Oberfläche des Substrats, auf der sich auch der nMOSFET befindet, und ein U-förmig ausgebildetes oberes Gate 7 liegt auf dem zweiten Gateisolationsfilm 6.
Nachfolgend soll die Herstellung des vorgeschlagenen Einzelelektron- Transistors näher beschrieben werden.
Gemäß Fig. 4a wir zunächst ein erster Isolationsfilm aus Siliziumoxid auf einem Halbleitersubstrat 1 gebildet. Danach werden BF2 Ionen im­ plantiert, um eine Schwellenspannung einzustellen. Gemäß Fig. 4b wird ein Photoresistfilm 8 auf den ersten Gateisolationsfilm 4 aufgebracht und anschließend durch Belichten und Entwickeln strukturiert, um Source/Drain-Bereiche zu definieren. Sodann wird der strukturierte Pho­ toresistfilm 8 als Maske bei der Injektion bzw. Implantierung von N-Typ Verunreinigungsionen (P) verwendet, um auf diese Weise im Halbleiter­ substrat 1 Source-/Drain-Verunreinigungsbereiche 2 und 3 zu erhalten. Entsprechend der Fig. 4c wird anschließend der Photoresistfilm 8 ent­ fernt. Danach wird Polysilizium auf die gesamte Oberfläche der so erhalte­ nen Struktur niedergeschlagen und selektiv entfernt, um Polysilizium nur in Richtung Source/Drain 2, 3 zu belassen, um auf diese Weise ein unteres Gate 5 zu erhalten. In einem nächsten Schritt wird ein zweiter Gateisola­ tionsfilm 6 aus Siliciumoxid auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht, also auch auf das untere Gate 5. Danach wird auf den zweiten Gateisolationsfilm 6 Polysilizium 7a aufgebracht. In einem nächsten Schritt wird das Polysilizium 7a mit einem nicht dargestellten Resist bedeckt, wie Fig. 4d erkennen läßt. Anschließend erfolgt ein Elek­ tronenstrahl-Direkteinschreiben sowie ein Ätzvorgang, um das Polysilizi­ um 7a selektiv zu entfernen. Auf diese Weise wird ein oberes Gate 7 erhal­ ten. Das obere Gate 7 besteht dabei aus 2 Stücken, die auf dem zweiten Ga­ teisolationsfilm 6 zwischen den Source-/Drain-Verunreinigungsberei­ chen 2, 3 liegen und sich in einer Richtung senkrecht zum unteren Gate 5 erstrecken. Mit anderen Worten wird auf diese Weise ein Quantenpunkt in einem Kanalbereich zwischen den beiden Stücken des oberen Gates 7 ge­ bildet, wobei eine Lücke zwischen den beiden Stücken des oberen Gates 7 sehr klein sein sollte. Andererseits muß an die beiden Stücke des oberen Gates 7 eine identische Spannung angelegt werden, so daß die jeweiligen einen Enden der beiden Stücke miteinander verbunden sind, was zu einem U-förmig ausgebildeten Gate 7 führt.
Nachfolgend soll der Betrieb des herkömmlichen Einzelelektron-Transis­ tors beschrieben werden.
Bei Anliegen einer positiven Spannung an das untere Gate 5 bildet sich ein schmaler Kanal in Übereinstimmung mit einem Quantendraht zwischen den Source-/Drain-Verunreinigungsbereichen 2 und 3 aus. Ferner wird eine negative Spannung an das obere Gate 7 gelegt. Da das Anlegen der ne­ gativen Spannung an die beiden Stücke des oberen Gates 7 zur Ausbildung von 2 Potentialbarrieren führt, die die Elektronen wahrnehmen, bildet sich im Zentrum des schmalen Kanalbereichs unterhalb des oberen Gates 7 ein elektrischer Quantenpunkt aus, und zwar im Kanalbereich zwischen den beiden Stücken des oberen Gates 7. Dieser im Kanalbereich zwischen dem oberen Gate 7 ausgebildete Quantenpunkt kann das Einzelektron- Tunneln steuern, so daß der herkömmliche Einzelelektron-Transistor ein entsprechendes Betriebsverhalten aufweist.
Bei diesem Transistor treten jedoch eine Reihe von Nachteilen auf. So zei­ gen die Fig. 5a bis 5c SEM-Aufnahmen (Sekundär Elektronen Mikro­ skop-Aufnahmen) der Struktur des oberen Gates, gebildet durch einen Elektronenstrahl-Direktschreibvorgang bei der Herstellung des herkömmlichen Einzelelektron-Transistors. Damit ein elektrisches Signal aufgrund des Einzelelektron-Tunnelungsvorgangs das thermische Raus­ chen überwinden und als Hauptsignal betrachtet werden kann ist eine Be­ dingung erforderlich, gemäß der eine Ladungsenergie eines Elektrons, q2/2C, hinreichend größer sein muß als seine thermische Energie KBT. Der Ausdruck q bezeichnet dabei die Elektronenladung, während C die Kapazität des Quantenpunktes bezeichnet. Somit ist eine Technologie zur Minimierung der Kapazität des Quantenpunktes nötig, um einen stabilen Betrieb der Einrichtung bei Raumtemperatur zu gewährleisten, wobei die Kapazität herkömmlicherweise bei 1,2 . 10-17 liegt. Dies ist ein experimen­ teller Wert, erhalten anhand einer Schwingungsperiode eines Einzelelek­ tron-Tunnelungsstromes, hervorgerufen durch eine an das untere Gate angelegte Spannung von etwa 13,8 mV. In diesem Zusammenhang wurde berichtet, daß die Lücke zwischen den beiden Stücken des oberen Gates 0,1 µm beträgt, was einen Grenzwert aufgrund des verwendeten photoli­ thographischen Verfahrens darstellt. Beim Schritt gemäß Fig. 4d ist es unmöglich, zwei Linien mit einer Lücke von 0,1 µm bei Anwendung des Elektronenstrahl-Direkteinschreibens mit guter Reproduzierbarkeit zu erhalten, und zwar wegen der Annäherungseffekte, so daß sich die Elek­ tronenstrahlenergie nicht mit perfekter Anisotropie ausbreiten kann. Ein Ergebnis der Experimente ist in den Fig. 5a bis 5c gezeigt. Die Fig. 5a betrifft das Ergebnis für ein Elektronenstrahl-Direkteinschreiben zur Bil­ dung des oberen Gates mit einer Linienbreite von 0,33 µm und einer Lücke zwischen den beiden Stücken des oberen Gates von 0,178 µm. Die Fig. 5 betrifft das Ergebnis eines Elektronenstrahl-Direkteinschreibens im Hin­ blick auf das obere Gate mit einer Linienbreite von 0,38 µm und einer Lücke zwischen den beiden Stücken des oberen Gates von 0,23 µm, und die Fig. 5c betrifft das Ergebnis eines Elektronenstrahl-Direkteinschreibens im Hinblick auf das obere Gate mit einer Linienbreite von 0,24 µm und ein­ er Lücke zwischen den beiden Stücken des oberen Gates von 0,218 µm. Die Resultate lassen erkennen, daß sich ein exaktes Muster für das obere Gate aufgrund der Annäherungseffekte nicht ausbilden läßt, wenn sowohl die Linienbreite als auch die Lücke zur Bildung des oberen Gatemusters sich dem Wert von 0,1 µm nähern. Die Lücke zwischen den beiden Stücken des oberen Gates bestimmt somit die Größe eines elektrisch sich ausbildenden Quantenpunktes, der somit nicht kleiner ausgebildet werden kann als es der Grenzwert der Elektronenstrahllithographie erlaubt. Der Quanten­ punkt kann somit nicht ohne cryogene Temperatur betrieben werden.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs ge­ nannten Art so weiterzubilden, daß sich Einzelelektron-Transistoren zuverlässiger, genauer und mit kleinerem Quantenpunkt herstellen las­ sen.
Die Lösung der gestellten Aufgabe ist im Anspruch 1 angegebenen. Vorteil­ hafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu ent­ nehmen.
Mit dem erfindungsgemäßen Verfahren ist es möglich, unter Überwindung der Grenzen der Elektronenstrahllithographie einen Einzelelektron-Tran­ sistor herzustellen, der eine schmalere Linienbreite und Lücke zwischen den Gatestücken aufweist, und der deswegen einen erheblich verklei­ nerten und elektrisch gebildeten Quantenpunkt besitzt, der lediglich Ab­ messungen bis zu wenigen 10 Nanometern oder darunter hat. Zu diesem Zweck können die voneinander beabstandeten Stücke des oberen Gates durch geeignete Seitenwandstücke realisiert werden.
Ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens umfaßt fol­ gende Schritte:
Bildung eines ersten Gateisolationsfilms auf einem Halbleitersubstrat; Implantieren von Verunreinigungsionen in Source-/Drain-Bereiche des Halbleitersubstrats zur Bildung von Source-/Drain-Verunreinigungsbe­ reichen; Bildung eines unteren Gates auf dem ersten Isolationsfilm ober­ halb eines Kanalbereichs zwischen den Source-/Drain-Verunreinigungs­ bereichen; Bildung eines zweiten Gateisolationsfilms und darauf liegend eines dritten Isolationsfilms auf der gesamten Oberfläche des Substrats, die auch das auf ihr liegende untere Gate trägt; selektives Entfernen des dritten Isolationsfilms im Bereich oberhalb des Kanalbereichs in einer Richtung senkrecht zum Kanalbereich, um auf diese Weise einen Graben zu erhalten; und Bildung eines oberen Gates an beiden Seiten des Gra­ bens.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung nä­ her beschrieben. Es zeigen:
Fig. 1 eine graphische Darstellung im Zusammenhang mit einem MOS­ FET zur Erläuterung der Tatsache, daß im Laufe der technischen Entwick­ lung die Anzahl der Elektronen im Kanal abnehmen wird;
Fig. 2 eine graphische Darstellung, die nochmals die Abnahme der elek­ tronen im Kanal im Laufe der technischen Entwicklung sowie die dazuge­ hörige statistische Fluktuation zeigt;
Fig. 3 eine perspektivische Darstellung eines herkömmlichen Einzele­ lektron-Transistors;
Fig. 4a bis 4d Querschnittsansichten zur Erläuterung der Herstel­ lung des konventionellen Einzelelektron-Transistors;
Fig. 5a bis 5c SEM-Aufnahmen von oberen Gatestrukturen, die durch Elektronenstrahl-Direkteinschreibung bei der Herstellung eines konven­ tionellen Einzelelektron-Transistors gebildet worden sind;
Fig. 6a bis 6i Querschnittsansichten zur Erläuterung der Herstel­ lung eines Einzelelektron-Transistors in Übereinstimmung mit einem be­ vorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 7 eine mit Hilfe eines 3D-Simulators berechnete Potentialvertei­ lung für einen Einzelelektron-Transistor nach der vorliegenden Erfindung mit einer oberen Gatelücke von 50 Nanometern;
Fig. 8 eine graphische Darstellung zur Erläuterung eines Einzelelek­ tron-Schaltstromes in Abhängigkeit einer Gatespannung bei einem Ein­ zelelektron-Transistor nach der vorliegenden Erfindung sowie bei einer Temperatur von 2,4 K; und
Fig. 9 eine graphische Darstellung zur Erläuterung eines Einzelelek­ tron-Schaltstromes in Abhängigkeit eine Gatespannung bei einem Einzel­ elektron-Transistor nach der vorliegenden Erfindung sowie bei einer Tem­ peratur von 100 K.
Nachfolgend wird ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung im einzelnen beschrieben, und zwar anhand der beiliegenden Fig. 6a bis 6e, die Querschnittsdarstellungen zur Erläuterung der Herstellung eines Einzelelektron-Transistors in Übereinstimmung mit diesem Ausführungsbeispiel zeigen.
Gemäß Fig. 6a wird bei der Herstellung eines Einzelelektron-Transistors in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vor­ liegenden Erfindung zunächst ein erster Gateisolationsfilm 14 aus Silizi­ umoxid auf einem Halbleitersubstrat 11 gebildet. Anschließend werden in den ersten Gateisolationsfilm 14 BF2 Ionen injiziert, um eine Schwellen­ spannung einzustellen. Sodann wird gemäß Fig. 6b ein Photoresistfilm 18 auf dem ersten Gateisolationsfilm 14 gebildet. Dieser Photoresistfilm 18 wird danach durch Belichtung und Entwicklung strukturiert, um Sour­ ce-/Drain-Bereiche zu definieren. Der strukturierte Photoresistfilm 18 wird dann als Maske bei der Injektion von N-Typ Verunreinigungsionen (P) in das Halbleitersubstrat 11 hinein verwendet, um Source-/Drain-Verun­ reinigungsbereiche 12 und 13 zu erhalten. Entsprechend Fig. 6c wird der Photoresistfilm 18 entfernt und Polysilizium wird auf die gesamte Oberflä­ che der so erhaltenen Struktur niedergeschlagen sowie selektiv entfernt, um Polysilizium nur noch in Richtung der Source-/Drain-Verunreini­ gungsbereiche 12 und 13 zu belassen, so daß auf diese Weise ein unteres Gate 15 erhalten wird. Danach werden TEOS (Tetraethylorthosilikat) oder Siliziumoxid auf die gesamte Oberfläche des Substrats und auf das untere Gate 15 aufgebracht, um einen zweiten Gateisolationsfilm 16 zu erhalten. Auf dem zweiten Gateisolationsfilm 16 wird ein dritter Isolationsfilm 19 aus einem Nitrid, oder dergleichen, gebildet, und es wird ein positiver Pho­ toresistfilm 20 auf den dritten Isolationsfilm 19 aufgebracht. Letzterer wird sodann durch Elektronenstrahl-Direkteinschreibung strukturiert.
Zur besseren Haftung während des Ätzen des dritten Isolationsfilms 19 wird zunächst der zweite Gateisolationsfilm 16 vor Bildung des dritten Iso­ lationsfilms 19 getempert, um die Struktur des zweiten Isolationsfilms 16 dichter zu machen. Der Photoresistfilm 20 besteht aus KrF, das sich bes­ ser als Ätzmaske verwenden läßt als PMMA.
Wie die Fig. 6d erkennen läßt, kommen eine Elektronenstrahl-Direktein­ schreibung und ein Plasmaätzen zum Einsatz, um einen Bereich des drit­ ten Isolationsfilms 19 selektiv zu entfernen, in welchem ein oberes Gate gebildet werden soll. Zunächst erfolgt die Bildung einer Furche bzw. eines Grabens im dritten Isolationsfilm 19, und es wird anschließend Polysilizi­ um 17a auf die gesamte Oberfläche der so erhaltenen Struktur aufge­ bracht, um das obere Gate zu bilden.
Gemäß Fig. 6e wird das so aufgebrachte Polysilizium anschließend ani­ sotrop geätzt, um das obere Gate 17 an beiden Seiten der Furche bzw. des Grabens zu erhalten. Dabei werden zwei zum oberen Gate 17 gehörende Stücke erhalten, die in einer Richtung senkrecht zum unteren Gate 15 ge­ bildet werden bzw. stehen. Die beiden Stücke des oberen Gates 17 liegen sich im Abstand einander gegenüber und weisen mit ihren konvexen Sei­ ten aufeinander zu. Es handelt sich hier um Seitenwandstücke, die an den einander gegenüberliegenden Seiten des dritten Isolationsfilms 19 inner­ halb des Grabens liegen.
Das Polysilizium 17a kann mit POCl3 dotiert werden, und zwar vor oder nach dem anisotropen Ätzen des Polysiliziums 17a, um eine bessere Fe­ stigkeit und Haftung der Seitenwände zu erhalten, etwa während des Ätz­ prozesses.
Das erfindungsgemäße Verfahren zur Herstellung eines Einzelelektron- Transistors weist eine Reihe von Vorteilen auf. Die Fig. 7 zeigt in diesem Zusammenhang eine mit Hilfe eines 3D-Simulators berechnete Potential­ verteilung bei einem Einzelelektron-Transistor nach der vorliegenden Er­ findung mit einer im oberen Gate vorhandenen Lücke von 50 Nanometern. Dagegen zeigt die Fig. 8 einen Einzelelektron-Schaltstrom in Abhängig­ keit einer Gatespannung beim Einzelelektron-Transistor nach der vorlie­ genden Erfindung sowie bei einer Temperatur von 4,2 K, während die Fig. 9 den Einzelelektron-Schaltstrom in Abhängigkeit der Gatespannung bei dem erfindungsgemäßen Einzelelektron-Transistor bei einer Temperatur von 100 K zeigt.
Die 3D-Simulation gemäß Fig. 7 wurde hergestellt, um die Form eines tatsächlichen Quantenpunktes vorhersagen zu können, wenn sich im obe­ ren Gate eine Lücke von 50 Nanometern findet. Beim Einzelelektron-Tran­ sistor nach Fig. 7 bildet sich ein elektrischer Quantenpunkt durch Ein­ dringen eines elektrischen Feldes aus, das durch eine Spannung am obe­ ren Gate hervorgerufen wird, so daß sich auf diese Weise die Größe des Quantenpunktes um mehr als 50% reduzieren läßt, und zwar im Vergleich zur Größe des gebildeten Musters bzw. der gebildeten geometrischen Struktur. Der Effekt läßt sich dadurch weiter maximieren, da die Lücke im oberen Gate noch kleiner gemacht wird und unter 50 Nanometern liegt. Dadurch läßt sich der elektrische Quantenpunkt noch weiter verkleinern.
Die Fig. 8 und 9 zeigen Schaltcharacteristica von Elektronen in Ab­ hängigkeit der Gatespannung bis herauf zu einer Temperatur von 100 K. Anhand der Schaltperiode kann abgeschätzt werden, daß die Kapazität zwischen dem Quantenpunkt und dem Gate bei etwa 3,2 . 10-18 F liegt. Ge­ mäß Fig. 8 weist der Einzelelektron-Transistor nach der vorliegenden Er­ findung eine Schaltperiode in einem Bereich von 50 mv bei einer cryogeni­ schen Temperatur von 4,2 K auf, was bedeutet, daß die Quantenpunktka­ pazität bei etwa 3,2 . 10-18 F liegt. Gemäß Fig. 9 zeigt der Einzelelektron- Transistor nach der vorliegenden Erfindung ebenfalls eine Schaltperiode in einem Bereich von 50 mv und bei einer Temperatur von 100 K. Daraus kann geschlossen werden, daß der Einzelelektron-Transistor nach der vorliegenden Erfindung auch bei einer Temperatur von 100 K arbeiten kann, während der herkömmliche Einzelelektron-Transistor nur bei einer cryogenischen Temperatur von 4,2 K betriebsfähig war. Durch Bildung des oberen Gates unter Verwendung von Seitenwänden läßt sich die Größe des Quantenpunktes beträchtlich reduzieren, so daß der oben beschriebene Effekt möglich wurde.

Claims (7)

1. Verfahren zur Herstellung eines Einzelelektron-Transistors mit fol­ genden Schritten:
  • 1. Bildung eines ersten Gateisolationsfilms (14) auf einem Halbleitersub­ strat (11);
  • 2. Implantieren von Verunreinigungsionen in Source-/Drain-Bereiche des Halbleitersubstrats (11) zwecks Bildung von Source-/Drain-Verunrei­ nigungsbereichen (12, 13);
  • 3. Bildung eines unteren Gates (15) auf dem ersten Gateisolationsfilm (14) sowie oberhalb eines Kanalbereichs zwischen den Source-/Drain-Verun­ reinigungsbereichen (12, 13);
  • 4. Bildung eines zweiten Gateisolationsfilms (16) und darauf eines dritten Isolationsfilms (19) auf einer Gesamtfläche des Halbleitersubstrats (11), auf der sich auch das untere Gate (15) befindet;
  • 5. selektives Entfernen des dritten Isolationsfilms (19) oberhalb des Ka­ nalbereichs sowie in einer Richtung senkrecht zum Kanalbereich, um ei­ nen Graben zu bilden; und
  • 6. Bildung eines oberen Gates (17) an beiden Seiten des Grabens.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Schritt (5) eine Elektronenstrahl-Direkteinschreibung zum Einsatz kommt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein KrF Resist auf den dritten Isolationsfilm (19) aufgebracht wird, bevor ein Elektronenstrahl zur Bildung eines Grabens beim Elektronenstrahl-Di­ rekteinschreiben darauf gerichtet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeich­ net, daß der erste und der zweite Gateisolationsfilm (14, 16) aus einem Oxid hergestellt werden, und daß der dritte Isolationsfilm (19) aus einem Nitrid hergestellt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeich­ net, daß der Schritt (6) folgende Teilschritte umfaßt:
  • - Aufbringen von Polysilizium auf den dritten Isolationsfilm (19), in welchem sich der Graben befindet;
  • - Dotieren des Polysiliziums mit POCl3; und
  • - anisotropes Ätzen des Polysiliziums zur Bildung von Polysilizium- Seitenwänden an beiden Seiten des Grabens.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeich­ net, daß der Schritt (5) folgende Teilschritte umfaßt:
  • - Aufbringen eines PECVD-Oxidfilms auf den dritten Isolationsfilm (19);
  • - Bildung eines KrF-Resists auf dem PECVD-Oxidfilm;
  • - Richten eines Elektronenstrahls auf einen Teil des KrF-Resists dort, wo ein Graben hergestellt werden soll, um den KrF-Resist entsprechend zu strukturieren, und selektives Entfernen des PECVD-Oxidfilms unter Ver­ wendung des strukturierten KrF-Resists als Maske; und
  • - Entfernen des dritten Isolationsfilms (19) unter Verwendung des PECVD- Oxidfilms als Maske.
7. Verfahren nach Anspruch 1 oder einem der folgenden, gekennzeich­ net durch einen Schritt zur Wärmebehandlung des zweiten Gateisola­ tionsfilms (16) vor Bildung des dritten Isolationsfilms (19).
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