CN1519952A - 具有存储功能的单电子晶体管及其制造方法 - Google Patents

Abstract

本发明提供了一种具有存储功能的单电子晶体管及其制造方法。在该单电子晶体管中，顺序叠置第一衬底和绝缘膜。第二衬底设置在绝缘膜上，并包括源极区、沟道区和漏极区。隧穿膜位于在第二衬底上。至少两个俘获层以间隔位于隧穿膜上，在该间隔中可在沟道区中形成至少一个量子点。栅极电极接触俘获层和该俘获层之间的隧穿膜。由于该单电子晶体管简单，且包括单个栅极电极，所以其制造工艺和其工作电路可简化，且可降低功耗。

Description

具有存储功能的单电子晶体管及其制造方法

技术领域

本发明涉及一种晶体管及其制造方法，尤其涉及一种具有存储功能的单电子晶体管及该单电子晶体管的制造方法。

背景技术

在由0.1nm或更小尺寸的量子点结或单电子结所构成的存储器件中，各个电子的移动可以通过调节由外部源施加的电压来控制。这被称为单电子效应。采用单电子效应的晶体管被称作单电子晶体管(SET)。

SET由形成在源极与漏极之间的纳米尺寸的量子点、以及与该量子点电容性耦接的栅极电极构成。

参见图1，在传统单电子晶体管中，栅极电极16形成在绝缘层10的预定区域上。分别自栅极电极16两侧除去部分预定厚度的绝缘层10，并在通过去除部分绝缘层10所形成的所得空置空间上形成第一和第二导电膜20和22。源极区12存在于绝缘层10的位于第一导电膜20下方的一部分内，漏极区14存在于绝缘层10的位于第二导电膜22下方的一部分内。源极和漏极区12和14延伸而抵达栅极电极16下方的区域。其中俘获电子(e)的量子点18存在于绝缘层10的位于栅极电极16下方的部分内，即存在于源极与漏极区域12与14之间。

图1的单电子晶体管对于在准确位置处均匀形成量子点18的方面具有实际困难，于是导致了很低的重复性。

为了解决这些问题，已经开发了各种类型的单电子晶体管。图2的截面图示出了一种类型的单电子晶体管。

参见图2，氧化物膜32存在于衬底30上，硅层34存在于氧化物膜32上。硅层34包括源极区34a、沟道区34b和漏极区34c。量子点34e形成在沟道区34b内。相对于量子点34e彼此对称的氮化物膜36a和36b位于硅层34上方，以与之隔开。量子点34e通过向氮化物膜36a和36b充入电子而形成。多晶硅耗尽型栅极(polysilicon depletion gate)38a和38b以间隔壁(spacer)的形式分别存在于氮化物膜36a和36b的相向端。耗尽型栅极38a和38b以相应于量子点34e的距离彼此间隔。多晶硅控制栅极40位于氮化物膜36a和36b的上方，以彼此隔开。控制栅极40位于耗尽型栅极38a与38b之间的部分向下凸出，即朝向量子点34e凸出。硅层34与控制栅极40之间的且不包括氮化物膜36a和36b的空间用层间绝缘膜填充。

如上所述，由于图2的传统单电子晶体管的量子点34e通过向氮化物膜36a和36b充入电子来形成，所以传统单电子晶体管一定程度上具有重复性，并具有单电子充电效应(charging effect)。然而，由于图2的传统单电子晶体管包括两个或多个诸如耗尽型栅极38a和38b、以及控制栅极40的栅极，所以其耗电大，且传统单电子晶体管的操作电路及其制造方法复杂。

发明内容

本发明提供一种具有存储功能的单电子晶体管，其简化了其制造工艺和其运行电路，并消耗较小功率。

本发明还提供一种制造该单电子晶体管的方法。

根据本发明的一个方面，提供一种具有存储功能的单电子晶体管。在该单电子晶体管中，顺序层叠第一衬底和绝缘膜。第二衬底叠在绝缘膜上，并包括源极区、沟道区和漏极区。隧穿膜形成在第二衬底上。至少两个俘获层以一间隔形成在隧穿膜上，在该间隔中可在沟道区中形成至少一个量子点。栅极电极接触俘获层和该至少两个俘获层之间的隧穿膜。

根据本发明的一个方面，提供另一种具有存储功能的单电子晶体管。在该单电子晶体管中，顺序层叠第一衬底和第一绝缘膜。第二衬底叠在第一绝缘膜上，并包括源极区、沟道区和漏极区。第二绝缘膜形成在第二衬底上。在该第二绝缘膜中以一间隔包括有至少两个俘获层，在该间隔中可在沟道区中形成至少一个量子点。隧穿经过沟道区的电子被俘获在俘获层中。栅极电极形成在第二绝缘膜上。

俘获层是具有俘获位的材料层，例如氮化硅层，或者每个俘获层完全被第二绝缘膜覆盖、并且是自包括导电硅层和导电锗层的导电材料层构成的组中选出的层。

根据本发明的另一个方面，提供一种制造单电子晶体管的方法。在此方法中，首先在第一半导体层上顺序叠置绝缘膜和第二半导体层。接着，在第二半导体层上形成隧穿膜。其后，以一间隔在隧穿膜上形成至少两个俘获层，在该间隔中可以在第二半导体层的预定区域中形成至少一个量子点。然后，形成栅极电极，从而接触俘获层之间的隧穿膜。最后，每个均掺杂有导电杂质的源极区和漏极区在第二半导体层中形成，使其比俘获层之间的间隔宽。

在形成栅极电极的步骤中，栅极电极形成在俘获层的整个表面上，或形成在每个俘获层的一部分上。

在形成栅极电极的步骤中，还生长隧穿膜来覆盖俘获层，并且将栅极电极形成在生长在俘获层的隧穿膜的整个表面上。可选地，在形成栅极电极的步骤中，还生长隧穿膜来覆盖俘获层，并且栅极电极形成在生长在俘获层上的隧穿膜的一部分上。

在形成源极和漏极区的步骤中，还在源极与漏极区之间的栅极电极上形成掩模图形，并且将导电杂质离子注入到其中已经形成掩模图形的所得结构中。

利用栅极电极作为掩模，通过将导电杂质离子注入到其中已经形成栅极电极的所得结构中，形成源极和漏极区。

俘获层是具有俘获位的材料层，例如氮化硅层，或者每个俘获层完全被第二绝缘膜覆盖、并且是自包括导电硅层和导电锗层的导电材料层构成的组中选出的层。

如上所述，因为单电子晶体管简单，且包括单栅极电极，所以其制造工艺和其运行电路可简化，且可降低能耗。

附图说明

通过参照附图详细描述本发明的示例性实施例，本发明的以上和其它特征和优点将变得更清楚，其中：

图1和2是两种传统单电子晶体管的截面图；

图3至12分别是根据本发明第一至第十实施例的、具有存储功能的单电子晶体管的截面图；

图13A和13B是截面图，用于显示在根据本发明一实施例的具有存储功能的单电子晶体管的俘获层充入电子前后，在沟道区中存在的能垒；

图14是一曲线图，示出了振荡周期电压和电容相对于根据本发明一实施例的具有存储功能的单电子晶体管的量子点尺寸的变化；

图15是一曲线图，示出了漏极电流相对于施加至根据本发明一实施例的具有存储功能的单电子晶体管的控制栅极电压的变化；以及

图16至20是用于说明根据本发明一实施例的具有存储功能的单电子晶体管的制造方法的截面图。

具体实施方式

根据本发明的具有存储功能的单电子晶体管和该单电子晶体管的制造方法将在以下参照附图得以更充分地描述，图中示出了本发明的优选实施例。附图中示出的层和区域的厚度为了说明的清楚而被夸大了。

根据本发明各实施例的单电子晶体管现在将参照图3至12进行描述，该单电子晶体管的制造方法将在之后参照图16至20进行描述。

如图3所示，在根据本发明第一实施例的单电子晶体管中，在第一衬底50上将第一绝缘膜52形成至一预定厚度。第一绝缘膜52是一衬垫绝缘膜。单电子晶体管形成在第一绝缘膜52上。

更具体地，导电的第二衬底54形成在例如诸如氧化硅膜的掩埋氧化物膜的第一绝缘膜52上。第一绝缘膜52和第二衬底54形成SOI衬底。第二衬底54(例如硅衬底)掺杂有预定浓度的第一导电类型杂质，以具有电导。第二衬底54包括源极区54S、沟道区54C和漏极区54D。沟道区54C位于源极区与漏极区54S与54D之间。其中可俘获，即可储存电子的量子点56位于沟道区54C的预定部分内。

沟道区54C中存在量子点56意味着在量子点56周围存在能垒(energybarrier)。在形成量子点56的同时，在量子点56内形成电子可处于其上的量子化能级。能级随着存在于量子点56周围的能垒的高度而改变。也就是说，随着能垒变高，在量子点56内形成更高的能级。如果引入到量子点56内的电子的能量根据施加到栅极电极60上的电压而具有形成在量子点56内的能级，则电子可以穿透存在于量子点56周围的能垒，并流入漏极区54D。引入到量子点56内的电子的能级取决于施加到栅极电极60上的电压。考虑到能级已经量子化，所以显然的是，施加到栅极电极60上的电压也是量子化的。也就是说，由于量子点56内形成的能级已经量子化，所以仅当施加相应于能级的栅极电压时，电流才流入到源极区和漏极区54S和54D内，而其它电压不具有电流。

源极区和漏极区54S和54D掺有其极性与第一导电类型杂质的极性相反的第二导电类型杂质。优选地，第二导电类型杂质的浓度高于第一导电类型杂质的浓度。例如氧化硅膜SiO₂的用于实现电子隧穿的第二绝缘膜57位于第二衬底54的整个表面上。第一和第二俘获层58a和58b位于第二绝缘膜57上，并彼此相隔一预定距离D。第一和第二俘获层58a和58b是介电层，该介电层每个均具有例如10¹²/cm²或更大的预定密度的、其中可俘获电子的俘获位(trap site)。第一和第二俘获层58a和58b可由氮化物(SiN)或PZT形成。如果俘获位密度适当，则除了PZT外，可以采用铁电材料(ferrodielectric material)来形成第一和第二俘获层58a和58b。栅极电极60在填充第一与第二俘获层58a与58b之间的间隙的同时，在第一和第二俘获层58a和58b上形成至预定厚度。

如果在栅极电极60上施加高电压，则电子由于沟道区54C与栅极电极60的耦接而被俘获在第一和第二俘获层58a和58b内。当第一和第二俘获层58a和58b充以电子时，沟道区54C的面对第一和第二俘获层58a和58b的部分由于所充入的电子而保留为积累层(accumulation layer)，同时量子点56形成在沟道区54C的相应于第一与第二俘获层58a与58b之间的间隔的部分内。因为沟道区54C的已经形成有量子点56的部分未充以电子，所以已经形成有量子点56的部分变成反转层(inversion layer)。由于积累层起到能垒的作用，所以如图13A所示的能垒形成在量子点56周围。在图13B中，附图标记E1和En分别表示量子点56的第一能级和第n能级，电子可处于该些能级上。附图标记62a′和62b′分别表示充以电子的第三和第四俘获层。

如上所述，由于栅极电压也被量子点56内形成的能级E1至En、以及第一和第二俘获层58a和58b所量子化，所以可以认为图3的晶体管等同于单电子晶体管(SET)进行操作。

优选地，量子点56的尺寸为100nm或更小，以使图3的晶体管在常温下等同于SET地进行操作。因此，优选的是，第一与第二俘获层58a与58b之间的距离(D)在常温下为100nm或更小，该距离确定了量子点56的大小。在高于常温的温度下，量子点56可以具有100nm或更大的尺寸，以使图3的晶体管等同于SET地进行操作。

以下，以与第一实施例中所用的相同的附图标记或记号表示与根据本发明第一实施例的单电子晶体管的元件相同的元件。此外，与第一实施例中所述及的元件相同的元件将不再叙述。此规则将等同地用于其它实施例。

参见图4，在根据本发明第二实施例的单电子晶体管中，第一绝缘膜52位于第一衬底50上，包括源极区、沟道区和漏极区54S、54C和54D的第二衬底54位于第一绝缘膜52上。第二绝缘膜57形成在第二衬底54上。第二实施例中的第二绝缘膜57明显比第一实施例中的厚。第一和第二俘获层58a和58b包括在第二绝缘膜57中，同时保持与第一实施例中所用的距离(D)相同的距离。图4的第二绝缘膜57形成在第一和第二俘获层58a和58b上，同时填充第一与第二俘获层58a与58b之间的间隔。图4的第二绝缘膜57具有平坦的表面。栅极电极60形成在第二绝缘膜57上。

如图5所示，根据本发明第三实施例的单电子晶体管具有与第二实施例相同的结构，其不同在于在第二绝缘膜57中包括其物性与第一和第二俘获层58a和58b不同的第三和第四俘获层62a和62b。第三和第四俘获层62a和62b以与第一与第二俘获层58a与58b之间的距离(D)相同的间隔彼此隔离。第三和第四俘获层62a和62b可以是具有预定俘获位的导电材料层，例如硅层或锗层。由于第三和第四俘获层62a和62b为导电的，所以它们分别与包括在其相邻晶体管中的第三和第四俘获层隔开，而第一和第二俘获层58a和58b分别与包括在其相邻晶体管中的第一和第二俘获层相连。

与第一至第三实施例相比，根据本发明第四实施例的单电子晶体管包括多个俘获层以在沟道区56C中形成多个量子点。

更具体地，参见图6，第一绝缘膜52、第二衬底54和第二绝缘膜57顺序叠置在第一衬底50上。第五至第八俘获层66a、66b、66c和66d在第二绝缘膜57上形成至预定厚度。第五俘获层66a由形成在沟道区54C上的一部分第二绝缘膜57形成在源极区54S上方，而第八俘获层66d由一部分第二绝缘膜57形成在漏极区54D上方。第六和第七俘获层66b和66c形成在第二绝缘膜57上第五与第八俘获层66a与66d之间。第五与第六俘获层66a与66b彼此隔离第一距离D1，第六和第七俘获层66b和66c彼此相隔D2距离，第七和第八俘获层66c和66d彼此隔离第三距离D3。在第五至第八俘获层66a至66d被充以电子的同时，在第五至第八俘获层66a至66d中的两个之间的沟道区54C中形成第一至第三量子点64a、64b和64c。因此，优选的是，第一、第二和第三距离D1、D2和D3具有这样一个值，使得在沟道区54C分别形成第一至第三量子点64a、64b和64c。例如，优选的是，第一、第二和第三距离D1、D2和D3在常温下为100nm或更小。当温度高于常温时，第一、第二和第三距离D1、D2和D3可以自100nm或更小的值减小。第五至第八俘获层66a、66b、66c和66d由栅极电极60覆盖，该栅极电极经由第一、第二和第三距离D1、D2和D3与第二绝缘膜57接触。

如图7所示，在根据本发明第五实施例的单电子晶体管中，第五至第八俘获层66a至66d由通过第一至第三距离D1、D2和D3生长的第二绝缘膜57覆盖。栅极电极60形成在第二绝缘膜57的平坦表面上。

如图8所示，根据本发明第六实施例的单电子晶体管具有与第五实施例相同的结构，其不同在于，第九至第十二俘获层68a至68d取代第五至第八俘获层66a至66d而包括在第二绝缘膜57中。第九至第十二俘获层68a至68d执行与第五至第八俘获层66a至66d相同的操作。然而，第九至第十二俘获层68a至68d为金属材料层，例如硅层或锗层，该金属材料层是导电的，并具有预定的俘获位。

参见图9，在根据本发明第七实施例的单电子晶体管中，在第一衬底50上顺序叠置第一绝缘膜52、第二衬底54、第三绝缘膜72、第十三俘获层74和第十四绝缘膜76。此处，第二衬底54包括源极区、沟道区、漏极区54S、54C和54D。第三绝缘膜72为隧穿氧化物膜，例如氧化硅膜。第四绝缘膜76例如是氧化硅膜，其防止第十三俘获层74中俘获的电子自其中选出。第十三俘获层74可以是具有一预定俘获位密度以俘获电子的介电层，例如具有10¹²/cm²或更大的俘获位密度的SiN或PZT。第三和第四绝缘膜72和76、以及第十三俘获层74形成为具有相同的厚度。

其后，在第四绝缘膜76的预定区域上以预定间隔设置两个绝缘膜图形78a和78b。该两个绝缘膜图形78a和78b分别形成在源极区和漏极区54S和54D上方，自沟道区54C上方的第三绝缘膜76的预定部分开始。第一和第二导电间隔壁80a和80b分别形成在两个绝缘膜图形78a和78b的对侧上。优选地，作为浮置栅极的第一和第二导电间隔壁80a和80b为硅(Si)层。第一和第二导电间隔壁80a和80b彼此隔离预定的间隔。在第十三俘获层74充以电子的同时，在沟道区54C中形成第四量子点70，该量子点具有与第一与第二导电间隔壁80a与80b之间的间隔相应的尺寸。因此，优选的是，第一与第二导电间隔壁80a与80b之间的间隔在常温下为100nm或更小。其中已经形成有第一和第二导电间隔壁80a和80b的所得结构的整个表面覆盖有第五绝缘膜82，该绝缘膜填充第一与第二导电间隔壁80a与80b之间的间隔。优选地，第五绝缘膜82比第三和第四绝缘膜72和76更厚。然后，用作控制栅极的栅极电极60形成在第五绝缘膜82的平坦表面上。

如图10所示，根据本发明第八实施例的单电子晶体管具有与第七实施例相同的结构，其不同在于，第十四和第十五俘获层84a和84b，以与第四量子点70的尺寸相应的间隔彼此隔开，其形成在形成第七实施例中的第十三俘获层74的位置上，即在第三绝缘膜72的预定部分上，且第三绝缘膜72的其余部分覆盖有覆盖第十四和第十五俘获层84a和84b的第六绝缘膜84。第十四和十五俘获层84a和84b也可以是相同于第九至第十二俘获层68a至68d的硅俘获层或锗俘获层。

在根据本发明第九实施例的单电子晶体管中，从第一衬底50到第三绝缘膜72的结构与先前实施例相同。参见图11，第十四和第十五俘获层84a和84b形成在第三绝缘膜72的一些部分上，且覆盖第十四和十五俘获层84a和84b的第六绝缘膜84形成在第三绝缘膜72的其余部分上。第六绝缘膜84的表面是平坦的，且下部栅极86在第六绝缘膜84的平坦表面上形成至预定厚度。第七绝缘膜88形成在下部栅极86上，且第一和第二上部栅极90a和90b形成在第七绝缘膜88上。第六和第七绝缘膜84和88是氧化硅膜。第一和第二上部栅极90a和90b在第十四和十五俘获层84a和84b充以电子时使用。在充以电子时，在第一和第二上部栅极90a和90b上施加例如约20V至30V的预定电压。在第七绝缘膜88面向沟道区54C的部分上，第一和第二上部栅极90a和90b以相应于第四量子点70的尺寸的第四间隔D4彼此隔开。

参见图12，在根据本发明第十实施例的单电子晶体管中，代替第九实施例中的第十四和十五俘获层84a和84b，第十三俘获层74形成在第三绝缘膜72的整个表面上。第四绝缘膜76形成在第十三俘获层74的整个表面上。其余结构与根据本发明第九实施例的单电子晶体管中的结构相同。

图13A示出了根据第一至第十实施例的单电子晶体管的俘获层未充以电子时，沟道区54C中形成的价带能垒Ev与导带能垒Ec。图13B示出了单电子晶体管的俘获层被充以电子时，沟道区54C中形成的价带能垒Ev和导带能垒Ec。

参见图13A，当俘获层62a和62b未充以电子时，在沟道区54C中未形成能垒。

然而，如图13B所示，在俘获层62a和62b充以电子时，在所得俘获层62a′和62b′之下的沟道区54C中形成能垒。在俘获层62a和62b被充以电子时，还在俘获层62a与62b之间的沟道区54C中形成量子点。因此，量子点由能垒围绕。这相当于在量子点中形成势阱的情形。

当俘获层62a和62b被充以电子，并因此在图5的量子点56周围形成能垒时，在图13B中所示的量子点56中形成n个能级E1至En。如果在俘获层62a和62b被充以电子之后施加到栅极电极60上的电压具有能级E1至En中的一个，则在沟道区54C中发现了穿过能垒的电子。也就是说，电流在源极区与漏极区54S与54D之间流动。

然而，如果施加到栅极电极60上的电压不具有能级E1至En中的能级，则根据本发明的单电子晶体管进入截止态，因此在源极区与漏极区54S与54D之间没有电流流动。

如上所述，由于根据本发明的单电子晶体管仅在所加电压具有量子点的能级E1至En中的一个能级时工作，所以与形成在量子点中的能级相同，使单电子晶体管工作的栅极电压也被量子化。

图13B的能垒高度随俘获层62a和62b中俘获的电子数目变化。例如，随着被俘获电子的数目减少，能垒变低。随着被俘获的电子数目的增加，能垒变高。

如果能垒高度随着被俘获电子的数目变化，则量子点的能级也改变。因此，使根据本发明的单电子晶体管能工作的栅极电压也改变。

如果利用此特性，则单电子晶体管可具有存储功能。由于量子点的能级根据能垒高度确定，所以在量子点的能级数量受到控制的情形下，根据本发明的单电子晶体管可以用作具有多重状态的存储器。

本发明的发明人测量了栅极电极60与量子点56之间的电容和振荡周期电压(导通电压)，以确定根据本发明的单电子晶体管充电的效应，即电子俘获效应。电容和振荡周期电压分别表示为公式1和2：

$C_{\mathrm{cg}}={\mathrm{\ϵ}}_{\mathrm{\ϵSiO}2}{W}_{\mathrm{ch}}\frac{S_{\mathrm{cg}}}{T_{\mathrm{cg}}}...\left(1\right)$

${\mathrm{\ΔV}}_{\mathrm{cg}}=\frac{q}{C_{\mathrm{cg}}}...\left(2\right).$

在公式1中，C_cg表示电容，ε_SiO2表示栅极电极60与量子点56之间存在的介电层(即SiO₂层)的介电常数，W_ch表示沟道区宽度，S_cg表示俘获层62a与62b之间的间隔，且T_cg表示介电层的厚度。在公式2中，q表示俘获层中俘获的电子数目。

以下的表1示出了根据本发明的单电子晶体管的电容和振荡周期电压，这在沟道区宽度(W_ch)为30nm，且介电层厚度为60nm时，利用公式1和2测量。

[表1]

Sch(nm)	Ccg(aF)	ΔVcg(mV)
			40	0.24	667
90	0.76	211
			140	1.3	123
200	1.86	86

参见表1，随着俘获层62a与62b之间的间隔(S_ch)减小，即量子点56的尺寸减小，电容C_cg减小，而导通的单电子晶体管中的振荡周期电压(ΔV_cg)增加。这意味着，俘获层62a与62b之间的间隔(S_ch)越小，单电子晶体管效应越强。

以上测量的结果示于图14和15。

图14中，第一曲线图G1显示了振荡周期电压(ΔV_cg)和电容(C_cg)相对于量子点56的尺寸(即俘获层62a与62b之间的间隔(S_ch))的变化。图15中，第三至第五曲线图G3、G4和G5显示了俘获层62a与62b之间的间隔(S_ch)分别为140nm、90nm和40nm时，漏极电流(nA)相对于控制栅极电压(V)的变化。

参见图15的第三至第五曲线图G3、G4和G5，从第一漏极电流峰出现的时刻开始，每当控制栅极电压增加该振荡周期电压(ΔV_cg)时，漏极电流峰就周期性出现。

如上所述，由此现象可看出，施加到根据本发明单电子晶体管上的栅极电压得以量子化。

现在将参照图16至20说明根据本发明的单电子晶体管的制造方法。参见图16，在第一衬底50上顺序形成第一绝缘膜52、第二衬底54、第二绝缘膜57和俘获材料层58。第一和第二绝缘膜52和57由氧化硅形成，且俘获材料层58为具有例如10¹²/cm²或更多的预定俘获位的介电或导电层。如果俘获材料层58为介电层，则其优选地由氮化硅或PZT形成，但是其可以由其它介电材料形成。如果俘获材料层58为导电层，则其优选地由硅或锗形成，但是其可以由其它导电材料形成。

接着，俘获材料层58被覆盖以光敏膜(未示出)。通过常规的光刻工艺构图该光敏膜，以在俘获材料层58上形成第一光敏膜图形M1。第一光敏膜图形M1彼此隔离距离(D)，因此暴露一部分俘获材料层58。其后，利用第一光敏膜图形M1作为蚀刻掩模将俘获材料层58的露出部分蚀刻掉，直至第二绝缘膜57显现。此时，第一光敏膜图形M1的形状无变化地转录到俘获材料层58中。由于第一光敏膜图形M1之间的距离(D)确定了将在第二衬底54中形成的量子点的尺寸，所以距离(D)优选地大于0，并等于或小于100nm(即0＜D≤100nm)。在俘获材料层58的露出部分被去除后，第一光敏膜图形M1也被去除。

图17示出了第一光敏膜图形M1被去除后的所得结构的横截面。参见图17，俘获材料层58的蚀刻产物，即第一和第二俘获层58a和58b，形成在第二绝缘膜57上。第一和第二俘获层58a和58b也以第一光敏膜图形M1之间的距离(D)而彼此隔离。

参见图18，在第一和第二俘获层58a和58b上方生长第二绝缘膜57至具有预定厚度，并对所生长的第二绝缘膜57的表面进行平坦化。栅极电极60在第二绝缘膜57的平坦化后的表面上形成至预定厚度。在栅极电极60上形成第二光敏膜图形M2，以在第二衬底54上形成图19的源极区和漏极区54S和54D。然后，例如导电类型与第二衬底54中所掺入的杂质的导电类型相反的杂质的导电杂质92被离子注入到形成有第二光敏膜图形M2的所得结构的整个表面中。优选地，第二光敏膜图形M2形成在栅极电极60的预定区域上，使得第二光敏膜图形M2的中心位于第一与第二俘获层58a与58b之间的距离D上方。由于进行离子注入来在第二衬底54中形成源极和漏极区域，所以优选地以一能量来进行，该能量使得导电杂质92能充分地抵达第二衬底54。其后，去除第二光敏膜图形M2。如图19所示，沟道区54C形成在第二衬底54的相应于第二光敏膜图形M2的区域中，并且源极区和漏极区54S和54D形成在沟道区54C两侧。

可选地，如图20所示，通过在第二绝缘膜57的相应于沟道区54C的区域上形成栅极电极图形60a，然后将导电杂质92离子注入到已经形成有栅极电极图形60a的所得结构的整个表面中，从而可将源极区和漏极区54S和54D形成在第二衬底54中。此处，导电杂质92的离子注入能量与以上所述的相同。

虽然已经参照本发明的示例性实施例对本发明进行了具体地显示和说明，但是本领域技术人员应当理解的是，在不背离本发明的如所附权利要求所确定的精神和范围的情况下，可在形式和细节上对其作各种改变。例如，栅极电极可以仅形成在俘获层中的一个上，且俘获层可以是不同的介电层或导电层。此外，减薄衬底的工艺还可以在将隧穿氧化物膜形成在SOI衬底上之前进行，该SOI衬底由绝缘膜和衬底(或半导体层)形成。

如上所述，在根据本发明的单电子晶体管中，俘获层利用互补金属氧化物半导体(CMOS)工艺形成。于是，俘获层可以准确地彼此隔离预定距离，且可以保持高的重复性。这表明，可在预定区域中准确地形成尺寸均匀的量子点，同时重复性提高。另外，由于根据本发明的单电子晶体管与现有技术相比，具有单个栅极，所以其消耗较低的能量，并易于制造。于是，根据本发明的单电子晶体管的电路结构可以比传统的单电子晶体管更简单。

Claims (24)

1.一种具有存储功能的单电子晶体管，包括：

顺序叠置的第一衬底和绝缘膜；

叠置在该绝缘膜上并包括源极区、沟道区和漏极区的第二衬底；

形成在第二衬底上的隧穿膜；

以一间隔形成在该隧穿膜上的至少两个俘获层，在该间隔中可在沟道区中形成至少一个量子点；以及

接触该些俘获层和该至少两个俘获层之间的该隧穿膜的栅极电极。

2.如权利要求1所述的单电子晶体管，其中，该栅极电极在该俘获层上延伸。

3.如权利要求1所述的单电子晶体管，其中，该俘获层为氮化物层或铁电层。

4.一种具有存储功能的单电子晶体管，包括：

顺序叠置的第一衬底和第一绝缘膜；

叠置在第一绝缘膜上并包括源极区、沟道区和漏极区的第二衬底；

形成在第二衬底上的第二绝缘膜；

以一间隔包括在该第二绝缘膜中的至少两个俘获层，在该间隔中可在沟道区中形成至少一个量子点，其中经过沟道区隧穿的电子被俘获在俘获层中；以及

形成在第二绝缘膜上的栅极电极。

5.如权利要求4所述的单电子晶体管，其中，该俘获层为氮化物层或铁电层。

6.如权利要求4所述的单电子晶体管，其中，该俘获层完全以第二绝缘膜覆盖。

7.如权利要求6所述的单电子晶体管，其中，该俘获层是从由包括导电硅层和导电锗层的导电材料层构成的组中选出的层。

8.如权利要求4所述的单电子晶体管，其中，第一和第二绝缘膜都是相同的氧化物膜。

9.一种制造单电子晶体管的方法，该方法包括：

在第一半导体层上顺序叠置绝缘膜和第二半导体层；

在第二半导体层上形成隧穿膜；

以一间隔在隧穿膜上形成至少两个俘获层，在该间隔中可以在第二半导体层的预定区域中形成至少一个量子点；

形成栅极电极，使其接触俘获层之间的隧穿膜；以及

在第二半导体层中形成每个均掺有导电杂质的源极区和漏极区，使其比俘获层之间的间隔宽。

10.如权利要求9所述的方法，其中，在形成栅极电极的过程中，栅极电极形成在俘获层的整个表面上。

11.如权利要求9所述的方法，其中，在形成栅极电极的过程中，栅极电极形成在每个俘获层的一部分上。

12.如权利要求9所述的方法，其中，形成栅极电极还包括：

生长隧穿膜以覆盖俘获层；以及

将栅极电极形成于生长在俘获层上的隧穿膜的整个表面上。

13.如权利要求9所述的方法，其中，形成栅极电极还包括：

生长隧穿膜以覆盖俘获层；以及

将栅极电极形成于生长在俘获层上的隧穿膜的一部分上。

14.如权利要求10所述的方法，其中，形成源极区和漏极区还包括：

在源极区与漏极区之间的栅极电极上形成掩模图形；以及

离子注入导电杂质到其中已经形成掩模图形的所得结构中。

15.如权利要求11所述的方法，其中，在形成源极区和漏极区的过程中，利用栅极电极作为掩模，通过离子注入导电杂质到其中已经形成栅极电极的所得结构中来形成源极区和漏极区。

16.如权利要求12所述的方法，其中，形成源极区和漏极区还包括：

在栅极电极上、于源极区与漏极区之间形成掩模图形；以及

离子注入导电杂质到其中已经形成有掩模图形的所得结构中。

17.如权利要求13所述的方法，其中，在形成源极区和漏极区的过程中，利用栅极电极作为掩模，通过离子注入导电杂质到其中已经形成栅极电极的所得结构中来形成源极区和漏极区。

18.如权利要求10所述的方法，其中，俘获层由氮化物或铁电材料形成，这些材料每种均具有至少10¹²/cm²的俘获密度。

19.如权利要求11所述的方法，其中，俘获层由氮化物或铁电材料形成，这些材料每种均具有至少10¹²/cm²的俘获密度。

20.如权利要求12所述的方法，其中，生长隧穿膜以致于完全覆盖俘获层。

21.如权利要求13所述的方法，其中，生长隧穿膜以致于完全覆盖俘获层。

22.如权利要求12所述的方法，其中，俘获层由氮化物或铁电材料形成，这些材料每种均具有至少10¹²/cm²的俘获密度。

23.如权利要求13所述的方法，其中，俘获层由氮化物或铁电材料形成，这些材料每种均具有至少10¹²/cm²的俘获密度。

24.如权利要求20所述的方法，其中，俘获层是从包括导电硅和导电锗的导电材料构成的组中选出的一种材料。

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