JP4758612B2 - メモリ機能を有する単電子トランジスタおよびその製造方法 - Google Patents
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Description
このように図2に示された従来のSETの場合、窒化膜36a、36bに電子を充電して量子点34eを形成するため、従来のSETは単電子充電効果と共にある程度の再現性も有している。しかし、従来のSETは前記のようにディプリーションゲート38a、38bおよびコントロールゲート40という二つ以上のゲートが備わるため、電力消耗が大きく、動作回路および製造工程が複雑であるという問題点がある。
本発明が解決しようとする他の技術的課題は、このようなSETの製造方法を提供することである。
次いで、本発明者は、本発明のSETに対する充電効果、すなわち電子トラップ効果を調べるためにゲート電極60と量子点56間のキャパシタンスおよび振動周期電圧(ターンオン電圧)を測定した。このとき、キャパシタンスおよび振動周期電圧は、各々次の数式1および数式2により与えられる。
52 第1絶縁膜
54 第2基板
54C チャンネル領域
54S ソース領域
54D ドレーン領域
56 量子点
57 第2絶縁膜
58a 第1トラップ層
58b 第2トラップ層
60 ゲート電極
Claims (41)
- 第1基板と、
前記第1基板上に積層された絶縁膜と、
前記絶縁膜上に積層されたソース領域、チャンネル領域およびドレーン領域を含む第2基板と、
前記第2基板上に形成されたトンネリング膜と、
前記トンネリング膜上に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、
前記チャンネル領域における前記少なくとも二つのトラップ層間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、
前記少なくとも二つのトラップ層間の前記トンネリング膜と、前記トラップ層と、に接触するように形成されるとともに、表面が平らに形成されたゲート電極とを備えること、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記ゲート電極は、前記少なくとも二つのトラップ層間および前記トラップ層上に形成されたこと、
を特徴とする請求項1に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、SiNからなる窒化膜または強誘電体膜であること、
を特徴とする請求項1に記載のメモリ機能を有する単電子トランジスタ。 - 第1基板と、
前記第1基板上に積層された第1絶縁膜と、
前記第1絶縁膜上に積層されたソース領域、チャンネル領域およびドレーン領域を含む第2基板と、
前記第2基板上に形成された第2絶縁膜と、
前記第2絶縁膜の内部に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、
前記チャンネル領域における前記少なくとも二つのトラップ層間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、
前記第2絶縁膜上に形成されるとともに、表面が平らに形成されたゲート電極とを備えること、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、SiNからなる窒化膜または強誘電体膜であること、
を特徴とする請求項4に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層の各々は、前記第2絶縁膜によって完全に囲まれたこと、
を特徴とする請求項4に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、導電性シリコン層および導電性ゲルマニウム層を含む導電性物質層よりなる群のうち選択された何れか一つであること、
を特徴とする請求項6に記載のメモリ機能を有する単電子トランジスタ。 - 前記第1絶縁膜および前記第2絶縁膜は、シリコン酸化膜であること、
を特徴とする請求項4に記載のメモリ機能を有する単電子トランジスタ。 - 第1基板と、
前記第1基板上に積層された第1絶縁膜と、
前記第1絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第2基板と、
前記第2基板上に形成された第2絶縁膜と、
前記第2絶縁膜上に連続的に形成されたトラップ層と、
前記トラップ層上に形成された第3絶縁膜と、
前記第3絶縁膜上に、互いに対向して形成された少なくとも二つの第4絶縁膜パターンと、
前記第4絶縁膜パターンの対向する面に、互いに所定の間隔を置いて形成された導電性スペーサと、
前記チャンネル領域における前記導電性スペーサ間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、
前記少なくとも二つの第4絶縁膜パターン間の前記第3絶縁膜と、前記第4絶縁膜パターン上と、に接触するように形成された第5絶縁膜と、
前記第5絶縁膜上に形成されるとともに、表面が平らに形成されたゲート電極とを備えること、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記第1絶縁膜ないし第3絶縁膜は、シリコン酸化膜であること、
を特徴とする請求項9に記載のメモリ機能を有する単電子トランジスタ。 - 前記導電性スペーサは、シリコンスペーサであること、
を特徴とする請求項9に記載のメモリ機能を有する単電子トランジスタ。 - 前記少なくとも一つの量子点のサイズは、常温で100nm以下であること、
を特徴とする請求項9に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、SiNからなる窒化膜または強誘電体膜であること、
を特徴とする請求項9に記載のメモリ機能を有する単電子トランジスタ。 - 前記第2絶縁膜、前記トラップ層および前記第3絶縁膜は、同じ厚さであること、
を特徴とする請求項9に記載のメモリ機能を有する単電子トランジスタ。 - 前記第5絶縁膜の厚さは、前記第2絶縁膜および前記第3絶縁膜より厚いこと、
を特徴とする請求項10に記載のメモリ機能を有する単電子トランジスタ。 - 第1基板と、
前記第1基板上に積層された第1絶縁膜と、
前記第1絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第2基板と、
前記第2基板上に形成された第2絶縁膜と、
前記第2絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、
前記少なくとも二つのトラップ層間の前記第2絶縁膜と、前記トラップ層上と、に接触するように形成された第3絶縁膜と、
前記第3絶縁膜上に、互いに対向して形成された少なくとも二つの第4絶縁膜パターンと、
前記第4絶縁膜パターンの対向する面に、互いに前記所定の間隔を置いて形成された導電性スペーサと、
前記チャンネル領域における前記導電性スペーサ間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、
前記少なくとも二つの第4絶縁膜パターン間の前記第3絶縁膜と、前記第4絶縁膜パターン上と、に接触するように形成された第5絶縁膜と、
前記第5絶縁膜上に形成されるとともに、表面が平らに形成されたゲート電極とを備えること、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記少なくとも二つのトラップ層は、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなること、
を特徴とする請求項16に記載のメモリ機能を有する単電子トランジスタ。 - 前記少なくとも二つのトラップ層は、SiNからなる窒化膜または強誘電体膜よりなること、
を特徴とする請求項16に記載のメモリ機能を有する単電子トランジスタ。 - 第1基板と、
前記第1基板上に積層された第1絶縁膜と、
前記第1絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第2基板と、
前記第2基板上に形成された第2絶縁膜と、
前記第2絶縁膜上に連続的に形成されたトラップ層と、
前記トラップ層上に形成された第3絶縁膜と、
前記第3絶縁膜上に連続的に形成された下部ゲートと、
前記下部ゲート上に形成された第4絶縁膜と、
前記第4絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つの上部ゲートと、
前記チャンネル領域における前記上部ゲート間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点とを備えたこと、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記第1絶縁膜ないし第4絶縁膜は、シリコン酸化膜であること、
を特徴とする請求項19に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、SiNからなる窒化膜または強誘電体膜であること、
を特徴とする請求項19に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなること、
を特徴とする請求項19に記載のメモリ機能を有する単電子トランジスタ。 - 第1基板と、
前記第1基板上に積層された第1絶縁膜と、
前記第1絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第2基板と、
前記第2基板上に形成された第2絶縁膜と、
前記第2絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、
前記少なくとも二つのトラップ層間の前記第2絶縁膜と、前記トラップ層上と、に接触するように形成された第3絶縁膜と、
前記第3絶縁膜上に連続的に形成された下部ゲートと、
前記下部ゲート上に形成された第4絶縁膜と、
前記第4絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つの上部ゲートと、
前記チャンネル領域における前記上部ゲート間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点とを備えたこと、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記少なくとも二つのトラップ層パターンは、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなること、
を特徴とする請求項23に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層パターンは、SiNからなる窒化膜または強誘電体膜よりなること、
を特徴とする請求項23に記載のメモリ機能を有する単電子トランジスタ。 - 第1半導体層上に絶縁膜および第2半導体層を順次に形成する第1段階と、
前記第2半導体層上にトンネリング膜を形成する第2段階と、
前記トンネリング膜上に、互いに所定の間隔を置いて少なくとも二つのトラップ層を形成する第3段階と、
前記少なくとも二つのトラップ層を覆うように前記トンネリング膜を成長させ、当該トンネリング膜上に表面が平らなゲート電極を形成する第4段階と、
前記第2半導体層に導電性不純物をドーピングすることでソース領域およびドレーン領域を形成するとともに、前記ソース領域およびドレーン領域の間に、前記所定の間隔よりも広いチャンネル領域を形成し、前記チャンネル領域における前記少なくとも二つのトラップ層間に対応する位置に、前記所定の間隔と同じサイズの量子点を形成する第5段階とを含むこと、
を特徴とする単電子トランジスタの製造方法。 - 前記第4段階で、前記ゲート電極は、前記トラップ層の全面に形成すること、
を特徴とする請求項26に記載の単電子トランジスタの製造方法。 - 前記第4段階で、前記ゲート電極は、前記トラップ層の一部領域上にだけ形成すること、
を特徴とする請求項26に記載の単電子トランジスタの製造方法。 - 前記第4段階は、
前記トラップ層上に成長された前記トンネリング膜の全面に前記ゲート電極を形成する段階とをさらに含むこと、
を特徴とする請求項26に記載の単電子トランジスタの製造方法。 - 前記第4段階は、
前記トラップ層上に成長された前記トンネリング膜の一部領域上に前記ゲート電極を形成する段階とをさらに含むこと、
を特徴とする請求項26に記載の単電子トランジスタの製造方法。 - 前記第5段階は、
前記ソース領域および前記ドレーン領域との間の前記ゲート電極上にマスクパターンを形成する段階と、
前記マスクパターンの形成面に前記導電性不純物をイオン注入する段階とをさらに含むこと、
を特徴とする請求項27に記載の単電子トランジスタの製造方法。 - 前記第5段階で、前記ソース領域および前記ドレーン領域は、前記ゲート電極をマスクとして前記ゲート電極が形成された面に前記導電性不純物をイオン注入して形成すること、
を特徴とする請求項28に記載の単電子トランジスタの製造方法。 - 前記第5段階は、
前記ソース領域および前記ドレーン領域間の前記ゲート電極上にマスクパターンを形成する段階と、
前記マスクパターンの形成面に前記導電性不純物をイオン注入する段階とをさらに含むこと、
を特徴とする請求項29に記載の単電子トランジスタの製造方法。 - 前記第5段階で、前記ソース領域および前記ドレーン領域は、前記ゲート電極をマスクとして前記ゲート電極が形成された面に前記導電性不純物をイオン注入して形成すること、
を特徴とする請求項30に記載の単電子トランジスタの製造方法。 - 前記トラップ層は、トラップ密度が少なくとも1012/cm2のSiNからなる窒化膜または強誘電体膜で形成すること、
を特徴とする請求項27に記載の単電子トランジスタの製造方法。 - 前記トラップ層は、トラップ密度が少なくとも1012/cm2のSiNからなる窒化膜または強誘電体膜で形成すること、
を特徴とする請求項28に記載の単電子トランジスタの製造方法。 - 前記トラップ層各々を完全に囲むように前記トンネリング膜を成長させること、
を特徴とする請求項29に記載の単電子トランジスタの製造方法。 - 前記トラップ層各々を完全に囲むように前記トンネリング膜を成長させること、
を特徴とする請求項30に記載の単電子トランジスタの製造方法。 - 前記トラップ層は、トラップ密度が少なくとも1012/cm2のSiNからなる窒化膜または強誘電体膜で形成すること、
を特徴とする請求項29に記載の単電子トランジスタの製造方法。 - 前記トラップ層は、トラップ密度が少なくとも1012/cm2のSiNからなる窒化膜または強誘電体膜で形成すること、
を特徴とする請求項30に記載の単電子トランジスタの製造方法。 - 前記トラップ層は、導電性シリコン層および導電性ゲルマニウム層を含む導電性物質層よりなる群から選択された何れか一つよりなること、
を特徴とする請求項37に記載の単電子トランジスタの製造方法。
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