JP4758612B2 - メモリ機能を有する単電子トランジスタおよびその製造方法 - Google Patents

メモリ機能を有する単電子トランジスタおよびその製造方法 Download PDF

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Description

本発明はトランジスタおよびその製造方法に係り、詳細にはメモリ機能を有する単電子トランジスタおよびその製造方法に関する。
量子点や０.１nm以下サイズの単電子の接合よりなる記憶素子の場合、外部から印加する電圧を調節することによって電子一つ一つの動きを調節できるが、これを単電子効果といい、このような効果を利用したトランジスタを単電子トランジスタ（ＳＥＴ：Ｓｉｎｇｌｅ Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｏｒｓ）という。
一つのＳＥＴは、ソース領域とドレーン領域との間にナノサイズの一つの量子点とこれと電気容量的にカップリングされたゲート電極とで構成される。
図１を参照すれば、従来技術によるＳＥＴで絶縁層１０の所定領域上にゲート電極１６が形成されている。ゲート電極１６の両側の絶縁層１０は、所定厚さだけ除去されており、そこに導電膜２０、２２が形成されている。第１導電膜２０下の絶縁層１０にソース領域１２が存在し、第２導電膜２２下の絶縁層１０にドレーン領域１４が存在する。ソース領域１２およびドレーン領域１４は、ゲート電極１６下まで拡張している。ゲート電極１６の下側の絶縁層１０に電子（ｅ）がトラップされる量子点１８が存在する。量子点１８は、ソース領域１２およびドレーン領域１４との間に存在する。
図１に示したＳＥＴの場合、量子点１８を均一に、かつ正確に形成しなければならないが、現実的に難点が多く、したがって再現性が低い。
このような問題点を解消するために多様な形態のＳＥＴが登場しており、図２は、その中の一つに対する断面図である。
図２を参照すれば、基板３０上に酸化膜３２が存在し、酸化膜３２上にシリコン層３４が存在する。シリコン層３４は、ソース領域３４ａ、チャンネル領域３４ｂおよびドレーン領域３４ｃに区分される。チャンネル領域３４ｂに量子点３４ｅが形成される。このようなシリコン層３４から離隔された上側に量子点３４ｅを中心に左右対称に配置される窒化膜３６ａ、３６ｂが存在する。量子点３４ｅは、窒化膜３６ａ、３６ｂに電荷が充電されることによって形成される。窒化膜３６ａ、３６ｂの対向する面にポリシリコンで構成されたディプリーションゲート３８ａ、３８ｂがスペーサ状に存在する。ディプリーションゲート３８ａ、３８ｂは、量子点３４ｅの大きさだけ離隔されている。窒化膜３６ａ、３６ｂから離隔された上側にポリシリコンで構成されたコントロールゲート４０が存在する。コントロールゲート４０のディプリーションゲート３８ａ、３８ｂ間に対応する部分は、量子点３４ｅに向かって下向き突出した形態にディプリーションゲート３８ａ、３８ｂ近くに存在する。シリコン層３４と窒化膜３６ａ、３６ｂとコントロールゲート４０との間は、層間絶縁膜で充填されている。
このように図２に示された従来のＳＥＴの場合、窒化膜３６ａ、３６ｂに電子を充電して量子点３４ｅを形成するため、従来のＳＥＴは単電子充電効果と共にある程度の再現性も有している。しかし、従来のＳＥＴは前記のようにディプリーションゲート３８ａ、３８ｂおよびコントロールゲート４０という二つ以上のゲートが備わるため、電力消耗が大きく、動作回路および製造工程が複雑であるという問題点がある。
特開２００１−１６８２９７号公報
本発明が解決しようとする技術的課題は、前記従来技術の問題点を改善するためのものであって、製造工程および動作回路を簡単にしつつ電力消耗も減らせるメモリ機能を有するＳＥＴを提供することである。
本発明が解決しようとする他の技術的課題は、このようなＳＥＴの製造方法を提供することである。
前記した課題を達成するために、本発明は、第１基板と、前記第１基板上に積層された絶縁膜と、前記絶縁膜上に積層されたソース領域、チャンネル領域およびドレーン領域を含む第２基板と、前記第２基板上に形成されたトンネリング膜と、前記トンネリング膜上に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、前記チャンネル領域における前記少なくとも二つのトラップ層間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、前記少なくとも二つのトラップ層間の前記トンネリング膜と、前記トラップ層と、に接触するように形成されるとともに、表面が平らに形成されたゲート電極とを備えること、を特徴とするメモリ機能を有する単電子トランジスタを提供する。
本発明はまた、前記した課題を達成するために、第１基板と、前記第１基板上に積層された第１絶縁膜と、前記第１絶縁膜上に積層されたソース領域、チャンネル領域およびドレーン領域を含む第２基板と、前記第２基板上に形成された第２絶縁膜と、前記第２絶縁膜の内部に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、前記チャンネル領域における前記少なくとも二つのトラップ層間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、前記第２絶縁膜上に形成されるとともに、表面が平らに形成されたゲート電極とを備えること、を特徴とするメモリ機能を有する単電子トランジスタを提供する。
ここで、トラップ層は、ＳｉＮと共に薄膜内部にトラップサイトを有している物質であるか、または各々第２絶縁膜によって完全に囲まれた、導電性シリコン層および導電性ゲルマニウム層を含む導電性物質層よりなる群から選択された何れか一つである。
本発明はまた、前記した課題を達成するために、第１基板と、前記第１基板上に積層された第１絶縁膜と、前記第１絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第２基板と、前記第２基板上に形成された第２絶縁膜と、前記第２絶縁膜上に連続的に形成されたトラップ層と、前記トラップ層上に形成された第３絶縁膜と、前記第３絶縁膜上に、互いに対向して形成された少なくとも二つの第４絶縁膜パターンと、前記第４絶縁膜パターンの対向する面に、互いに所定の間隔を置いて形成された導電性スペーサと、前記チャンネル領域における前記導電性スペーサ間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、前記少なくとも二つの第４絶縁膜パターン間の前記第３絶縁膜と、前記第４絶縁膜パターン上と、に接触するように形成された第５絶縁膜と、前記第５絶縁膜上に形成されるとともに、表面が平らに形成されたゲート電極とを備えること、を特徴とするメモリ機能を有する単電子トランジスタを提供する。
第１絶縁膜ないし第３絶縁膜は、シリコン酸化膜であってもよい。導電性スペーサは、シリコンスペーサであってもよい。少なくとも一つの量子点のサイズは、常温で１００ｎｍ以下であってもよい。トラップ層は、ＳｉＮからなる窒化膜または強誘電体層であってもよい。第２絶縁膜、トラップ層および第３絶縁膜は、同じ厚さであってもよい。第５絶縁膜の厚さは、第２絶縁膜および第３絶縁膜より厚いこともある。
本発明はまた、前記した課題を達成するために、第１基板と、前記第１基板上に積層された第１絶縁膜と、前記第１絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第２基板と、前記第２基板上に形成された第２絶縁膜と、前記第２絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、前記少なくとも二つのトラップ層間の前記第２絶縁膜と、前記トラップ層上と、に接触するように形成された第３絶縁膜と、前記第３絶縁膜上に、互いに対向して形成された少なくとも二つの第４絶縁膜パターンと、前記第４絶縁膜パターンの対向する面に、互いに前記所定の間隔を置いて形成された導電性スペーサと、前記チャンネル領域における前記導電性スペーサ間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、前記少なくとも二つの第４絶縁膜パターン間の前記第３絶縁膜と、前記第４絶縁膜パターン上と、に接触するように形成された第５絶縁膜と、前記第５絶縁膜上に形成されるとともに、表面が平らに形成されたゲート電極とを備えること、を特徴とするメモリ機能を有する単電子トランジスタを提供する。
少なくとも二つのトラップパターンは、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなるものであってもよい。少なくとも２つのトラップパターンは、ＳｉＮからなる窒化膜または強誘電体膜よりなるものであってもよい。
本発明はまた、前記した課題を達成するために、第１基板と、前記第１基板上に積層された第１絶縁膜と、前記第１絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第２基板と、前記第２基板上に形成された第２絶縁膜と、前記第２絶縁膜上に連続的に形成されたトラップ層と、前記トラップ層上に形成された第３絶縁膜と、前記第３絶縁膜上に連続的に形成された下部ゲートと、前記下部ゲート上に形成された第４絶縁膜と、前記第４絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つの上部ゲートと、前記チャンネル領域における前記上部ゲート間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点とを備えたこと、を特徴とするメモリ機能を有する単電子トランジスタ形成されうる間隙に分離されたことを特徴とするメモリ機能を有する単電子トランジスタを提供する。
第１絶縁膜ないし第４絶縁膜は、シリコン酸化膜であり、トラップ層は、ＳｉＮからなる窒化膜または強誘電体層であってもよい。また、トラップ層は、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなるものであってもよい。
本発明はまた、前記した課題を達成するために、第１基板と、前記第１基板上に積層された第１絶縁膜と、前記第１絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第２基板と、前記第２基板上に形成された第２絶縁膜と、前記第２絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、前記少なくとも二つのトラップ層間の前記第２絶縁膜と、前記トラップ層上と、に接触するように形成された第３絶縁膜と、前記第３絶縁膜上に連続的に形成された下部ゲートと、前記下部ゲート上に形成された第４絶縁膜と、前記第４絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つの上部ゲートと、前記チャンネル領域における前記上部ゲート間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点とを備えたこと、を特徴とするメモリ機能を有する単電子トランジスタを提供する。
ここで、少なくとも２つのトラップ層パターンは、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなるものであってもよい。そして、トラップ層パターンは、ＳｉＮからなる窒化膜または強誘電体膜よりなるものであってもよい。
前記した他の課題を達成するために、本発明は、第１半導体層上に絶縁膜および第２半導体層を順次に形成する第１段階と、前記第２半導体層上にトンネリング膜を形成する第２段階と、前記トンネリング膜上に、互いに所定の間隔を置いて少なくとも二つのトラップ層を形成する第３段階と、前記少なくとも二つのトラップ層を覆うように前記トンネリング膜を成長させ、当該トンネリング膜上に表面が平らなゲート電極を形成する第４段階と、前記第２半導体層に導電性不純物をドーピングすることでソース領域およびドレーン領域を形成するとともに、前記ソース領域およびドレーン領域の間に、前記所定の間隔よりも広いチャンネル領域を形成し、前記チャンネル領域における前記少なくとも二つのトラップ層間に対応する位置に、前記所定の間隔と同じサイズの量子点を形成する第５段階とを含むこと、を特徴とする単電子トランジスタの製造方法を提供する。
第４段階で、ゲート電極は、トラップ層の全面または一部領域上に形成する。
第４段階は、トラップ層を覆うようにトンネリング膜を成長させる段階およびトラップ層上に成長されたトンネリング膜の全面にゲート電極を形成する段階をさらに含むか、またはトラップ層を覆うようにトンネリング膜を成長させる段階およびトラップ層上に成長されたトンネリング膜の一部領域上にゲート電極を形成する段階をさらに含む。
第５段階は、ソース領域およびドレーン領域間に対応するゲート電極の所定領域上にマスクパターンを形成する段階およびマスクパターンの形成面に導電性不純物をイオン注入する段階をさらに含む。
第５段階で、ソース領域およびドレーン領域は、ゲート電極をマスクとしてゲート電極が形成された面に導電性不純物をイオン注入して形成する。トラップ層各々を完全に囲むようにトンネリング膜を成長させるが、このときはＳｉＮと共に薄膜内部にトラップサイトを有している物質であるか、またはトラップ層を導電性シリコン層および導電性ゲルマニウム層を含む導電性物質層よりなる群から選択された何れか一つで形成することが望ましい。
このように本発明によるＳＥＴは、構成が単純で、単一ゲート電極が使用されるため、本発明によるＳＥＴを利用する場合、製造工程および動作回路を単純化でき、電力消耗を減らすことができる。
本発明によるＳＥＴの場合、ＣＭＯＳ工程を利用してトラップ層を形成するため、トラップ層間の間隔を正確に形成でき、高い再現性を維持できるが、これは量子点が形成される位置およびサイズを均一にしつつ再現性を向上させうるということを意味する。これと共に本発明によるＳＥＴの場合は、従来とは異なって単一ゲートを備えるので、従来技術より電力消耗量が少なく、製造工程も簡単である。したがって、動作回路も従来技術より簡単に構成できる。
以下、本発明の実施例によるメモリ機能を有するＳＥＴおよびその製造方法を添付された図面を参照して詳細に説明する。この過程で図面に示された層や領域の厚さは、明細書の明確性のために誇張して示したものである。
まず、図３ないし図１２を参照して、本発明の多様な実施例によるＳＥＴを説明した後、図１６ないし図２０を参照してその製造方法を説明する。
本発明の実施例１によるＳＥＴの場合、図３に示したように、第１基板５０上に第１絶縁膜５２が所定の厚さに形成されている。第１絶縁膜５２は、パッド絶縁膜である。第１絶縁膜５２上にＳＥＴが備わっている。
具体的に、第１絶縁膜５２、例えば、シリコン酸化膜のような埋込み酸化膜上に導電性の第２基板５４が形成されている。第１絶縁膜５２と第２基板５４とは、ＳＯＩ基板を構成する。第２基板５４（例えば、シリコン基板）は、導電性のために所定の第１導電性不純物が所定の濃度にドーピングされている。第２基板５４は、ソース領域５４Ｓ、チャンネル領域５４Ｃおよびドレーン領域５４Ｄよりなる。チャンネル領域５４Ｃは、ソース領域５４Ｓおよびドレーン領域５４Ｄ間に位置する。チャンネル領域５４Ｃの所定位置に電子がトラップされる、すなわち保存されうる量子点５６が位置する。
チャンネル領域５４Ｃに量子点５６が存在するということは、量子点５６の周りにエネルギー障壁が存在することを意味する。量子点５６が形成されつつ量子点５６内には電子が位置できる量子化されたエネルギー準位が形成される。エネルギー準位は、量子点５６の周りに存在するエネルギー障壁の高さによって変わる。すなわち、エネルギー障壁の高さが高いほど量子点５６内にさらに多くのエネルギー準位が形成される。ゲート電極６０に印加される電圧によって、量子点５６に流入された電子が量子点５６内のエネルギー準位に当るエネルギーを有する場合、電子は、量子点５６の周りに存在するエネルギー障壁を透過してドレーン領域５４Ｄに流れうる。量子点５６に流入される電子が何れのエネルギー準位を有するか否かは、ゲート電極６０に印加される電圧によって決まる。エネルギー準位が量子化されたことを考慮するとき、ゲート電極６０に印加される電圧も量子化されることが分かる。言い換えれば、量子点５６でのエネルギー準位が量子化されたため、エネルギー準位に当るゲート電圧が印加されるときにだけソース領域５４Ｓからドレーン領域５４Ｄに流れる電流が存在し、その他のゲート電圧では電流が存在しない。
ソース領域５４Ｓおよびドレーン領域５４Ｄは、第１導電性不純物と極性が反対の第２導電性不純物にドーピングされている。このとき、第２導電性不純物の濃度は、第１導電性不純物より高いことが望ましい。第２基板５４の全面に電子トンネリングのための第２絶縁膜５７、例えばシリコン酸化膜ＳｉＯ2が存在し、第２絶縁膜５７上に第１トラップ層５８ａおよび第２トラップ層５８ｂが存在する。第１トラップ層５８ａおよび第２トラップ層５８ｂは、所定の間隔Ｄだけ離れている。第１トラップ層５８ａおよび第２トラップ層５８ｂは、電子がトラップされるトラップサイトが所定密度、例えば、１０12／ｃｍ2以上存在する誘電層である。第１トラップ層５８ａおよび第２トラップ層５８ｂは、ナイトライド層ＳｉＮまたはＰＺＴ層となりうる。トラップサイト密度を満足する場合、ＰＺＴ以外の他の強誘電層が第１トラップ層５８ａおよび第２トラップ層５８ｂとして利用されうる。第１トラップ層５８ａおよび第２トラップ層５８ｂ上に第１トラップ層５８ａおよび第２トラップ層５８ｂ間を充填する所定厚さのゲート電極６０が形成されている。
ゲート電極６０に高い電圧を印加する場合、チャンネル領域５４Ｃとゲート電極６０のカップリングによって第１トラップ層５８ａおよび第２トラップ層５８ｂに電子がトラップされる。このように第１トラップ層５８ａおよび第２トラップ層５８ｂが電子で充電される場合、第１トラップ層５８ａおよび第２トラップ層５８ｂと対面するチャンネル領域５４Ｃは、充電された電子によって、蓄積層として残る一方、第１トラップ層５８ａおよび第２トラップ層５８ｂ間に対応するチャンネル領域５４Ｃの一部に前記した量子点５６が形成される。チャンネル領域５４Ｃの量子点５６が形成された領域は、充電された電荷がないので、転位層になる。蓄積層は、バリヤー層として作用するため、量子点５６の周りに図１３（ａ）に示したようなエネルギー障壁が形成される。図１３（ｂ）で、Ｅ１、Ｅｎは、量子点５６で電子が位置できる最初エネルギー準位とｎ番目のネルギー準位とを表す。そして、６２ａ'と６２ｂ'は、電子で充電された第３トラップ層および第４トラップ層を表す。
第１トラップ層５８ａおよび第２トラップ層５８ｂが充電されつつ量子点５６に形成されるエネルギー準位Ｅ１〜Ｅｎによってゲート電圧も前記のように量子化されるので、図３に示したトランジスタは、ＳＥＴと同じ動作をすると予想できる。
常温で図３に示したトランジスタがＳＥＴと同等な動作をするためには、量子点５６が所定のサイズ、例えば１００ｎｍ以下であることが望ましい。したがって、量子点５６のサイズを決定する第１トラップ層５８ａおよび第２トラップ層５８ｂ間の間隔Ｄは、常温で１００ｎｍ以下であることが望ましい。温度が常温より低い場合、図３のトランジスタがＳＥＴと同等に動作するための量子点５６のサイズは、例えば、１００ｎｍより大きくなることがある。
後記するように、実施例１によるＳＥＴを構成する要素と同じ要素に対して、実施例１で使用した参照番号または符号をそのまま使用した。そして、前記同じ要素に対しては説明を省略した。このような過程は、後記する他の実施例にも同一に適用した。
図４を参照すれば、本発明の実施例２によるＳＥＴは、第１基板５０上に第１絶縁膜５２を備え、第１絶縁膜５２上にソース領域５４Ｓ、チャンネル領域５４Ｃおよびドレーン領域５４Ｄよりなる第２基板５４を備える。第２基板５４上に第２絶縁膜５７が形成されている。第２絶縁膜５７は、第１実施例に備わったものよりはるかに厚く形成されており、第１トラップ層５８ａおよび第２トラップ層５８ｂは、実施例１と同じ間隔Ｄを維持したままに第２絶縁膜５７に含まれている。図４に示した第２絶縁膜５７は、第１トラップ層５８ａおよび第２トラップ層５８ｂ間を充填しつつ第１トラップ層５８ａおよび第２トラップ層５８ｂ上に形成されたものであって、その表面は平らになっている。このような第２絶縁膜５７上にゲート電極６０が形成されている。
図５に示したように、実施例２によるＳＥＴと同じ構成を有するが、第２絶縁膜５７に第１トラップ層５８ａおよび第２トラップ層５８ｂの代わりに第１トラップ層５８ａおよび第２トラップ層５８ｂと物性の異なる第３トラップ層６２ａおよび第４トラップ層６２ｂが含まれた点に特徴がある。第３トラップ層６２ａおよび第４トラップ層６２ｂは、第１トラップ層５８ａおよび第２トラップ層５８ｂと同じ間隔Ｄに離れている。第３トラップ層６２ａおよび第４トラップ層６２ｂは、導電性を有しつつ所定のトラップサイトを有する物質層、例えばシリコン層またはゲルマニウム層になりうる。第３トラップ層６２ａおよび第４トラップ層６２ｂは、導電性を有するため、第１トラップ層５８ａおよび第２トラップ層５８ｂが各々隣接セルのトランジスタと連続された一方、第３トラップ層６２ａおよび第４トラップ層６２ｂは、各々隣接セルのトランジスタに備わったものと分離されている。
実施例４は、実施例１乃至３とは異なりチャンネル領域５４Ｃに複数の量子点が形成されるようにトラップ層を備える点に特徴がある。
具体的に、図６を参照すれば、第１基板５０上に第１絶縁膜５２、第２基板５４および第２絶縁膜５７が順次に積層されている。第２絶縁膜５７上に第５トラップ層ないし第８トラップ層６６ａ、６６ｂ、６６ｃ、６６ｄが所定厚さに形成されている。第５トラップ層６６ａは、チャンネル領域５４Ｃ上に形成された第２絶縁膜５７の所定領域上でソース領域５４Ｓ上に形成されている。一方、第８トラップ層６６ｄは、チャンネル領域５４Ｃ上に形成された第２絶縁膜５７の所定領域上でドレーン領域５４Ｄ上に形成されている。第６トラップ層６６ｂおよび第７トラップ層６６ｃは、このような第５トラップ層６６ａおよび第８トラップ層６６ｄ間の第２絶縁膜５７上に形成されている。第５トラップ層６６ａおよび第６トラップ層６６ｂは、第１間隔Ｄ１に離隔されており、第６トラップ層６６ｂおよび第７トラップ層６６ｃは第２間隔Ｄ２に、第７トラップ層６６ｃおよび第８トラップ層６６ｄは第３間隔Ｄ３に離隔されている。第５トラップ層ないし第８トラップ層６６ａ、６６ｂ、６６ｃ、６６ｄに電子が充電されつつ各トラップ層間のチャンネル領域５４Ｃに第１量子点ないし第３量子点６４ａ、６４ｂ、６４ｃが形成されるため、第１間隔ないし第３間隔Ｄ１、Ｄ２、Ｄ３はチャンネル領域５４Ｃに第１量子点ないし第３量子点６４ａ、６４ｂ、６４ｃが形成されうる値であることが望ましい。例えば、常温で第１間隔ないし第３間隔Ｄ１、Ｄ２、Ｄ３は、１００ｎｍ以下であることが望ましく、温度が常温より低くなる場合、その値はさらに小さくなりうる。第５トラップ層ないし第８トラップ層６６ａ、６６ｂ、６６ｃ、６６ｄは、第１間隔ないし第３間隔Ｄ１、Ｄ２、Ｄ３を通じて第２絶縁膜５７と接触されるゲート電極６０に覆われている。
図７に示したように、本発明の実施例５によるＳＥＴの場合、第５トラップ層ないし第８トラップ層６６ａ、６６ｂ、６６ｃ、６６ｄは、第１間隔ないし第３間隔Ｄ１、Ｄ２、Ｄ３を通じて成長した第２絶縁膜５７に覆われており、ゲート電極６０は、このような第２絶縁膜５７の平らな表面上に形成されている。
本発明の実施例６によるＳＥＴは、図８に示したように実施例５と同じ構成であるが、第２絶縁膜５７内に第５トラップ層ないし第８トラップ層６６ａ、６６ｂ、６６ｃ、６６ｄに代わって第９トラップ層ないし第１２トラップ層６８ａ、６８ｂ、６８ｃ、６８ｄが存在する。第９トラップ層ないし第１２トラップ層６８ａ、６８ｂ、６８ｃ、６８ｄは、第５トラップ層ないし第８トラップ層６６ａ、６６ｂ、６６ｃ、６６ｄと同じ作用をする。しかし、第９トラップ層ないし第１２トラップ層６８ａ、６８ｂ、６８ｃ、６８ｄは、導電性を有しつつ所定のトラップサイトを有する、例えばシリコン層またはゲルマニウム層のような金属物質層である。
本発明の実施例７によるＳＥＴの場合、図９を参照すれば、第１基板５０上に第１絶縁膜５２、ソース領域５４Ｓとチャンネル領域５４Ｃおよびドレーン領域５４Ｄよりなる第２基板５４、第３絶縁膜７２、第１３トラップ層７４、第４絶縁膜７６が順次に積層されている。第３絶縁膜７２は、トンネリング酸化膜であって、例えばシリコン酸化膜であり、第４絶縁膜７６は第１３トラップ層７４にトラップされた電子が第１３トラップ層７４から離脱されることを遮断するための絶縁膜であって、例えばシリコン酸化膜である。第１３トラップ層７４は、電子がトラップされるように所定のトラップサイト密度を有する誘電層、例えば１０12／ｃｍ２以上のトラップサイト密度を有するナイトライド層（ＳｉＮ）、ＰＺＴ層である。第３絶縁膜７２および第４絶縁膜７６と第１３トラップ層７４とは、均一した厚さに形成されている。
次いで、第４絶縁膜７６の所定領域上に二つの絶縁膜パターン７８ａ、７８ｂが所定間隔に離れて存在する。二つの絶縁膜パターン７８ａ、７８ｂは、各々チャンネル領域５４Ｃの上側に形成された第３絶縁膜７２の所定領域上からソース領域５４Ｓおよびドレーン領域５４Ｄの上側に形成されている。このような二つの絶縁膜パターン７８ａ、７８ｂの対面する側面に第１導電性スペーサ８０ａおよび第２導電性スペーサ８０ｂが形成されている。第１導電性スペーサ８０ａおよび第２導電性スペーサ８０ｂは、フローティングゲートとして使われるものであって、例えばシリコン（Ｓｉ）スペーサであることが望ましい。第１導電性スペーサ８０ａおよび第２導電性スペーサ８０ｂは、所定間隔だけ離れている。第１３トラップ層７４に電子が充電されつつチャンネル領域５４Ｃに第１導電性スペーサ８０ａおよび第２導電性スペーサ８０ｂの間隔に当るサイズの第４量子点７０が形成される。したがって、第１導電性スペーサ８０ａおよび第２導電性スペーサ８０ｂ間の間隔は、常温で１００ｎｍ以下であることが望ましい。第１導電性スペーサ８０ａおよび第２導電性スペーサ８０ｂが形成された結果物の全面は、第１導電性スペーサ８０ａおよび第２導電性スペーサ８０ｂ間の間隔を充填する第５絶縁膜８２で覆われている。第５絶縁膜８２は、第３絶縁膜７２および第４絶縁膜７６より厚いことが望ましい。第５絶縁膜８２の平らな表面にコントロールゲートとして使われるゲート電極６０が形成されている。
図１０を参照すれば、本発明の実施例８によるＳＥＴは、実施例７の第１３トラップ層７４が形成された所、すなわち第３絶縁膜７２の所定領域上に第４量子点７０のサイズに該当される間隔だけ離隔された第１４トラップ層８４ａおよび第１５トラップ層８４ｂが形成されており、第３絶縁膜７２の残り領域が第１４トラップ層８４ａおよび第１５トラップ層８４ｂを覆う第６絶縁膜８４で覆われたことを除いて、実施例７と同じ構成を有する。第１４トラップ層８４ａおよび第１５トラップ層８４ｂは、第９トラップ層ないし第１２トラップ層６８ａ、６８ｂ、６８ｃ、６８ｄのようにシリコントラップ層またはゲルマニウムトラップ層となりうる。
本発明の第９実施例によるＳＥＴで第１基板５０から第３絶縁膜７２までの構成は、実施例と同じである。
図１１を参照すれば、第３絶縁膜７２の所定領域上に第１４トラップ層８４ａおよび第１５トラップ層８４ｂが形成されており、第３絶縁膜７２の残り領域上に第１４トラップ層８４ａおよび第１５トラップ層８４ｂを覆う第６絶縁膜８４が形成されている。第６絶縁膜８４の表面は平らであり、その表面に下部ゲート８６が所定の厚さに形成されている。下部ゲート８６上に第７絶縁膜８８が形成されており、第７絶縁膜８８上に第１上部ゲート９０ａおよび第２上部ゲート９０ｂが形成されている。第６絶縁膜８４および第７絶縁膜８８は、シリコン酸化膜である。第１上部ゲート９０ａおよび第２上部ゲート９０ｂは、第１４トラップ層８４ａおよび第１５トラップ層８４ｂに電子を充電するときに使われる。電子充電のために第１上部ゲート９０ａおよび第２上部ゲート９０ｂに所定の電圧、例えば、２０Ｖ〜３０Ｖ程度が印加される。第１上部ゲート９０ａおよび第２上部ゲート９０ｂは、チャンネル領域５４Ｃに対応する第７絶縁膜８８上で第４量子点７０のサイズに対応する第４間隔Ｄ４だけ離隔されている。
図１２を参照すれば、本発明の実施例１０によるＳＥＴの場合、実施例９の第１４トラップ層８４ａおよび第１５トラップ層８４ｂに代えて第３絶縁膜７２の全面に第１３トラップ層７４が形成されており、第１３トラップ層７４の全面に第４絶縁膜７６が形成されている。残りの構成は、実施例９のＳＥＴと同じである。
図１３（ａ）は、実施例１乃至１０のＳＥＴのトラップ層に電子を充電しないときのチャンネル領域５４Ｃに形成される価電子帯のエネルギー障壁Ｅｖと伝導帯のエネルギー障壁Ｅｃを示す。図１３（ｂ）は、ＳＥＴのトラップ層に電子を充電するときのチャンネル領域５４Ｃに形成される価電子帯のエネルギー障壁Ｅｖと伝導帯のエネルギー障壁Ｅｃを示す。
図１３（ａ）を参照すれば、トラップ層６２ａ、６２ｂに電子が充電されていないとき、チャンネル領域５４Ｃにエネルギー障壁が形成されない。
しかし、電子がトラップ層６２ａ、６２ｂに充電されつつ図１３（ｂ）に示したようにトラップ層６２ａ、６２ｂの下側のチャンネル領域５４Ｃにエネルギー障壁が形成される。電子がトラップ層６２ａ、６２ｂに充電されつつトラップ層６２ａ、６２ｂ間のチャンネル領域５４Ｃに量子点も形成されるので、量子点はエネルギー障壁に囲まれる。このような結果は、量子点にポテンシャルウェルが形成されたことと同等である。
このようにトラップ層６２ａ、６２ｂに電子が充電されて量子点（図５の５６）の周りにエネルギー障壁が形成されれば、図１３（ｂ）に示したように量子点５６にｎ個のエネルギー準位Ｅ１〜Ｅｎが形成される。トラップ層６２ａ、６２ｂに電子が充電された後、ゲート電極６０に印加される電圧がエネルギー準位Ｅ１〜Ｅｎのうち何れか一つに該当される値であれば、チャンネル領域５４Ｃにエネルギー障壁を透過する電子の流れが存在する。すなわち、ソース領域５４Ｓおよびドレーン領域５４Ｄ間に電流が流れる。
しかし、ゲート電極６０に印加される電圧がエネルギー準位Ｅ１〜Ｅｎに該当される値でなければ、前記した本発明のＳＥＴはオフ状態になってソース領域５４Ｓおよびドレーン領域５４Ｄ間に電流が流れない。
このように本発明のＳＥＴは、量子点のエネルギー準位Ｅ１〜Ｅｎのうち何れか一つに該当されるゲート電圧でだけオン状態になるため、ＳＥＴがオン状態になるゲート電圧も量子点に存在するエネルギー準位と同様に量子化される。
一方、トラップ層６２ａ、６２ｂにトラップされた電子の量によって図１３（ｂ）に示されたエネルギー障壁の高さは変わる。例えば、トラップされた電子の量が少ないほどエネルギー障壁は低くなり、トラップされた電子の量が多いほどエネルギー障壁は高くなる。
このようにトラップされた電子の量によってエネルギー障壁の高さが変化する場合、量子点のエネルギー状態も変わって、結局、ＳＥＴがオン状態になるゲート電圧もシフトされる。
このような特性を利用すれば、ＳＥＴはメモリ機能を有しうる。エネルギー障壁の高さによって量子点でのエネルギー準位が決定されるので、量子点のエネルギー準位の数を調節する場合、ＳＥＴをマルチ状態のメモリとして使用できる。
次いで、本発明者は、本発明のＳＥＴに対する充電効果、すなわち電子トラップ効果を調べるためにゲート電極６０と量子点５６間のキャパシタンスおよび振動周期電圧（ターンオン電圧）を測定した。このとき、キャパシタンスおよび振動周期電圧は、各々次の数式１および数式２により与えられる。
Figure 0004758612
Figure 0004758612
数式１で、Ｃcgはキャパシタンスを、εSiO2はゲート電極６０と量子点５６との間に存在する誘電層、すなわちＳｉＯ2の誘電率を、Ｗchはチャンネル領域の幅を、Ｓcgはトラップ層６２ａ、６２ｂ間の間隔を、Ｔcgは誘電層の厚さを表す。数式２で、ｑはトラップ層にトラップされた電荷量を表す。
下記表１は、数式１および数式２を利用して本発明によるＳＥＴのキャパシタンスおよび振動周期電圧を測定した結果を表す。測定でチャンネル領域の幅（Ｗch）は３０ｎｍ、誘電層の厚さは６０ｎｍに各々固定した。
Figure 0004758612
量子点５６のサイズが小さくなるほどキャパシタンス（Ｃcg）が小さくなる一方、ＳＥＴがオン状態になる振動周期電圧（△Ｖcg）は増加することが分かる。これはトラップ層６２ａ、６２ｂ間の間隔（Ｓch）が狭くなるほどＳＥＴ効果が増加するのを意味する。
測定結果を図１４および図１５に示す。図１４で、第１グラフィックＧ１は、量子点５６のサイズ、すなわちトラップ層６２ａ、６２ｂ間の間隔（Ｓch）による振動周期電圧（△Ｖcg）およびキャパシタンス（Ｃcg）の変化を示す。そして、図１５の第３グラフないし第５グラフＧ３、Ｇ４、Ｇ５は、各々トラップ層間の間隔（Ｓch）が１４０ｎｍ、９０ｎｍおよび４０ｎｍであるときのコントロールゲート電圧（Ｖ）によるドレーン電流（ｎＡ）の変化を示す。
第３グラフないし第５グラフＧ３、Ｇ４、Ｇ５を参照すれば、最初のドレーン電流ピークが現れた時点からコントロールゲート電圧が振動周期電圧（△Ｖcg）だけ増加する度にドレーン電流ピークも周期的に現れることが分かる。
このような現象から、前記したように本発明のＳＥＴのゲート電圧が量子化されたことが分かる。
次いで、前記した本発明のＳＥＴの製造方法を図１６ないし図２０を参照して説明する。図１６を参照すれば、第１基板５０上に第１絶縁膜５２、第２基板５４、第２絶縁膜５７およびトラップ物質層５８を順次に形成する。このとき、第１絶縁膜５２および第２絶縁膜５７は、シリコン酸化膜で形成し、トラップ物質層５８は、所定のトラップサイト、例えば１０12／ｃｍ２以上のトラップサイトを有する誘電層または導電層で形成する。前者の場合、トラップ物質層５８はシリコンナイトライド層またはＰＺＴ層よりなるが、以外の他の誘電層で形成されうる。後者の場合、トラップ物質層５８は、シリコン層またはゲルマニウム層よりなることが望ましいが、同等な他の物質層で形成しうる。
次いで、トラップ物質層５８上に感光膜（図示せず）を塗布する。次いで、通常の写真工程を実施して感光膜をパターニングすることによって、第１感光膜パターンＭ１がトラップ物質層５８上に形成される。第１感光膜パターンＭ１は、所定間隔（Ｄ）に離隔されてトラップ物質層５８の一部を露出させる。以後、第１感光膜パターンＭ１をエッチングマスクとして使用してトラップ物質層５８の露出された領域を第２絶縁膜５７が表れるまで除去する。この過程で第１感光膜パターンＭ１の形状は、トラップ物質層５８にそのまま転写される。第１感光膜パターンＭ１間の間隔（Ｄ）によって以後第２基板５４に形成される量子点のサイズが決定されるので、間隔（Ｄ）は０よりは大きく、１００ｎｍ以下であることが望ましい（０＜Ｄ≦１００）。トラップ物質層５８の露出された領域が除去された後、第１感光膜パターンＭ１を除去する。
図１７は、第１感光膜パターンＭ１が除去された後の結果物の断面を示す。図１７を参照すれば、第２絶縁膜５７上にトラップ物質層５８のエッチング産物である第１トラップ層５８ａおよび第２トラップ層５８ｂが形成されたことが分かる。第１トラップ層５８ａおよび第２トラップ層５８ｂは、第１感光膜パターンＭ１間の間隔（Ｄ）だけ離隔される。
図１８を参照すれば、第１トラップ層５８ａおよび第２トラップ層５８ｂ上に第２絶縁膜５７を所定の厚さに成長させた後、その表面を平坦化する。そして、第２絶縁膜５７の平坦化した表面にゲート電極６０を所定厚さに形成する。ゲート電極６０上に第２基板５４にソース領域およびドレーン領域（図１９の５４Ｓ、５４Ｄ参照）を形成するための第２感光膜パターンＭ２を形成する。次いで、第２感光膜パターンＭ２をマスクとして第２感光膜パターンＭ２が形成された結果物の全面に導電性不純物９２、例えば第２基板５４にドーピングされた導電性不純物と反対の不純物をイオン注入する。第２感光膜パターンＭ２は、その中心が第１トラップ層５８ａおよび第２トラップ層５８ｂが離隔された領域に位置するようにゲート電極６０の所定領域上に形成することが望ましい。また、イオン注入は、第２基板５４にソース領域およびドレーン領域を形成するためのことであるので、導電性不純物９２が第２基板５４に十分に到達する程度のエネルギーとして実施することが望ましい。以後、第２感光膜パターンＭ２を除去すれば、図１９に示したように、第２基板５４の第２感光膜パターンＭ２に対応する領域にチャンネル領域５４Ｃが形成され、チャンネル領域５４Ｃの両側にソース領域５４Ｓおよびドレーン領域５４Ｄが形成される。
一方、図２０に示したように第２絶縁膜５７のチャンネル領域５４Ｃに対応する所定領域上にゲート電極パターン６０ａを形成した後、ゲート電極パターン６０ａが形成された結果物の全面に導電性不純物９２をイオン注入する場合にも第２基板５４にソース領域５４Ｓおよびドレーン領域５４Ｄが形成されうる。このとき、導電性不純物９２のイオン注入エネルギーは、前記の通りである。
以上の説明において、多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されなければならない。したがって、本発明の範囲は、説明された実施例によって決定されず、特許請求の範囲に記載された技術的思想によって決定されなければならない。例えば、ゲート電極を何れか一トラップ層上にだけ備えるか、または形成でき、トラップ層を相異なる誘電層または相異なる導電層で構成できる。また、絶縁膜および基板（または半導体層）で構成されたＳＯＩ基板にトンネリング酸化膜を形成する前に基板を薄く作る工程をさらに実施することもある。
本発明は、メモリチップが使用される全ての電子装置、例えば、コンピュータ、個人携帯端末機（ＰＤＡ）、携帯電話、デジタルカメラ、カムコーダ、ＭＰ３プレーヤ、メモリ機能を有する家電製品や事務機器に使用することができる。
二つの従来技術によるＳＥＴを示す断面図である。 二つの従来技術によるＳＥＴを示す断面図である。 本発明の実施例１に係るメモリ機能を有するＳＥＴを示す断面図である。 本発明の実施例２に係るメモリ機能を有するＳＥＴを示す断面図である。 本発明の実施例３係るメモリ機能を有するＳＥＴを示す断面図である。 本発明の実施例４に係るメモリ機能を有するＳＥＴを示す断面図である。 本発明の実施例５に係るメモリ機能を有するＳＥＴを示す断面図である。 本発明の実施例６に係るメモリ機能を有するＳＥＴを示す断面図である。 本発明の実施例７に係るメモリ機能を有するＳＥＴを示す断面図である。 本発明の実施例８に係るメモリ機能を有するＳＥＴを示す断面図である。 本発明の実施例９に係るメモリ機能を有するＳＥＴを示す断面図である。 本発明の実施例１０に係るメモリ機能を有するＳＥＴを示す断面図である。 （ａ）、（ｂ）は本発明の実施例によるメモリ機能を有するＳＥＴのトラップ層に電子がトラップされる前後にチャンネル領域で存在するエネルギー障壁を示す断面図である。 本発明の実施例によるメモリ機能を有するＳＥＴの量子点のサイズによる振動周期電圧およびキャパシタンスの変化を示すグラフである。 本発明の実施例によるメモリ機能を有するＳＥＴに印加されるコントロールゲート電圧によるドレーン電流を示すグラフである。 本発明の実施例によるメモリ機能を有するＳＥＴの製造方法を段階別に示す断面図である。 本発明の実施例によるメモリ機能を有するＳＥＴの製造方法を段階別に示す断面図である。 本発明の実施例によるメモリ機能を有するＳＥＴの製造方法を段階別に示す断面図である。 本発明の実施例によるメモリ機能を有するＳＥＴの製造方法を段階別に示す断面図である。 本発明の実施例によるメモリ機能を有するＳＥＴの製造方法を段階別に示す断面図である。
符号の説明
５０ 第１基板
５２ 第１絶縁膜
５４ 第２基板
５４Ｃ チャンネル領域
５４Ｓ ソース領域
５４Ｄ ドレーン領域
５６ 量子点
５７ 第２絶縁膜
５８ａ 第１トラップ層
５８ｂ 第２トラップ層
６０ ゲート電極

Claims (41)

  1. 第１基板と、
    前記第１基板上に積層された絶縁膜と、
    前記絶縁膜上に積層されたソース領域、チャンネル領域およびドレーン領域を含む第２基板と、
    前記第２基板上に形成されたトンネリング膜と、
    前記トンネリング膜上に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、
    前記チャンネル領域における前記少なくとも二つのトラップ層間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、
    前記少なくとも二つのトラップ層間の前記トンネリング膜と、前記トラップ層と、に接触するように形成されるとともに、表面が平らに形成されたゲート電極とを備えること、
    を特徴とするメモリ機能を有する単電子トランジスタ。
  2. 前記ゲート電極は、前記少なくとも二つのトラップ層間および前記トラップ層上に形成されたこと、
    を特徴とする請求項１に記載のメモリ機能を有する単電子トランジスタ。
  3. 前記トラップ層は、ＳｉＮからなる窒化膜または強誘電体膜であること、
    を特徴とする請求項１に記載のメモリ機能を有する単電子トランジスタ。
  4. 第１基板と、
    前記第１基板上に積層された第１絶縁膜と、
    前記第１絶縁膜上に積層されたソース領域、チャンネル領域およびドレーン領域を含む第２基板と、
    前記第２基板上に形成された第２絶縁膜と、
    前記第２絶縁膜の内部に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、
    前記チャンネル領域における前記少なくとも二つのトラップ層間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、
    前記第２絶縁膜上に形成されるとともに、表面が平らに形成されたゲート電極とを備えること、
    を特徴とするメモリ機能を有する単電子トランジスタ。
  5. 前記トラップ層は、ＳｉＮからなる窒化膜または強誘電体膜であること、
    を特徴とする請求項４に記載のメモリ機能を有する単電子トランジスタ。
  6. 前記トラップ層の各々は、前記第２絶縁膜によって完全に囲まれたこと、
    を特徴とする請求項４に記載のメモリ機能を有する単電子トランジスタ。
  7. 前記トラップ層は、導電性シリコン層および導電性ゲルマニウム層を含む導電性物質層よりなる群のうち選択された何れか一つであること、
    を特徴とする請求項６に記載のメモリ機能を有する単電子トランジスタ。
  8. 前記第１絶縁膜および前記第２絶縁膜は、シリコン酸化膜であること、
    を特徴とする請求項４に記載のメモリ機能を有する単電子トランジスタ。
  9. 第１基板と、
    前記第１基板上に積層された第１絶縁膜と、
    前記第１絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第２基板と、
    前記第２基板上に形成された第２絶縁膜と、
    前記第２絶縁膜上に連続的に形成されたトラップ層と、
    前記トラップ層上に形成された第３絶縁膜と、
    前記第３絶縁膜上に、互いに対向して形成された少なくとも二つの第４絶縁膜パターンと、
    前記第４絶縁膜パターンの対向する面に、互いに所定の間隔を置いて形成された導電性スペーサと、
    前記チャンネル領域における前記導電性スペーサ間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、
    前記少なくとも二つの第４絶縁膜パターン間の前記第３絶縁膜と、前記第４絶縁膜パターン上と、に接触するように形成された第５絶縁膜と、
    前記第５絶縁膜上に形成されるとともに、表面が平らに形成されたゲート電極とを備えること、
    を特徴とするメモリ機能を有する単電子トランジスタ。
  10. 前記第１絶縁膜ないし第３絶縁膜は、シリコン酸化膜であること、
    を特徴とする請求項９に記載のメモリ機能を有する単電子トランジスタ。
  11. 前記導電性スペーサは、シリコンスペーサであること、
    を特徴とする請求項９に記載のメモリ機能を有する単電子トランジスタ。
  12. 前記少なくとも一つの量子点のサイズは、常温で１００ｎｍ以下であること、
    を特徴とする請求項９に記載のメモリ機能を有する単電子トランジスタ。
  13. 前記トラップ層は、ＳｉＮからなる窒化膜または強誘電体膜であること、
    を特徴とする請求項９に記載のメモリ機能を有する単電子トランジスタ。
  14. 前記第２絶縁膜、前記トラップ層および前記第３絶縁膜は、同じ厚さであること、
    を特徴とする請求項９に記載のメモリ機能を有する単電子トランジスタ。
  15. 前記第５絶縁膜の厚さは、前記第２絶縁膜および前記第３絶縁膜より厚いこと、
    を特徴とする請求項１０に記載のメモリ機能を有する単電子トランジスタ。
  16. 第１基板と、
    前記第１基板上に積層された第１絶縁膜と、
    前記第１絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第２基板と、
    前記第２基板上に形成された第２絶縁膜と、
    前記第２絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、
    前記少なくとも二つのトラップ層間の前記第２絶縁膜と、前記トラップ層上と、に接触するように形成された第３絶縁膜と、
    前記第３絶縁膜上に、互いに対向して形成された少なくとも二つの第４絶縁膜パターンと、
    前記第４絶縁膜パターンの対向する面に、互いに前記所定の間隔を置いて形成された導電性スペーサと、
    前記チャンネル領域における前記導電性スペーサ間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点と、
    前記少なくとも二つの第４絶縁膜パターン間の前記第３絶縁膜と、前記第４絶縁膜パターン上と、に接触するように形成された第５絶縁膜と、
    前記第５絶縁膜上に形成されるとともに、表面が平らに形成されたゲート電極とを備えること、
    を特徴とするメモリ機能を有する単電子トランジスタ。
  17. 前記少なくとも二つのトラップ層は、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなること、
    を特徴とする請求項１６に記載のメモリ機能を有する単電子トランジスタ。
  18. 前記少なくとも二つのトラップ層は、ＳｉＮからなる窒化膜または強誘電体膜よりなること、
    を特徴とする請求項１６に記載のメモリ機能を有する単電子トランジスタ。
  19. 第１基板と、
    前記第１基板上に積層された第１絶縁膜と、
    前記第１絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第２基板と、
    前記第２基板上に形成された第２絶縁膜と、
    前記第２絶縁膜上に連続的に形成されたトラップ層と、
    前記トラップ層上に形成された第３絶縁膜と、
    前記第３絶縁膜上に連続的に形成された下部ゲートと、
    前記下部ゲート上に形成された第４絶縁膜と、
    前記第４絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つの上部ゲートと、
    前記チャンネル領域における前記上部ゲート間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点とを備えたこと、
    を特徴とするメモリ機能を有する単電子トランジスタ。
  20. 前記第１絶縁膜ないし第４絶縁膜は、シリコン酸化膜であること、
    を特徴とする請求項１９に記載のメモリ機能を有する単電子トランジスタ。
  21. 前記トラップ層は、ＳｉＮからなる窒化膜または強誘電体膜であること、
    を特徴とする請求項１９に記載のメモリ機能を有する単電子トランジスタ。
  22. 前記トラップ層は、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなること、
    を特徴とする請求項１９に記載のメモリ機能を有する単電子トランジスタ。
  23. 第１基板と、
    前記第１基板上に積層された第１絶縁膜と、
    前記第１絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第２基板と、
    前記第２基板上に形成された第２絶縁膜と、
    前記第２絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つのトラップ層と、
    前記少なくとも二つのトラップ層間の前記第２絶縁膜と、前記トラップ層上と、に接触するように形成された第３絶縁膜と、
    前記第３絶縁膜上に連続的に形成された下部ゲートと、
    前記下部ゲート上に形成された第４絶縁膜と、
    前記第４絶縁膜上に、互いに所定の間隔を置いて形成された少なくとも二つの上部ゲートと、
    前記チャンネル領域における前記上部ゲート間に対応する位置に、前記所定の間隔と同じサイズで形成された量子点とを備えたこと、
    を特徴とするメモリ機能を有する単電子トランジスタ。
  24. 前記少なくとも二つのトラップ層パターンは、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなること、
    を特徴とする請求項２３に記載のメモリ機能を有する単電子トランジスタ。
  25. 前記トラップ層パターンは、ＳｉＮからなる窒化膜または強誘電体膜よりなること、
    を特徴とする請求項２３に記載のメモリ機能を有する単電子トランジスタ。
  26. 第１半導体層上に絶縁膜および第２半導体層を順次に形成する第１段階と、
    前記第２半導体層上にトンネリング膜を形成する第２段階と、
    前記トンネリング膜上に、互いに所定の間隔を置いて少なくとも二つのトラップ層を形成する第３段階と、
    前記少なくとも二つのトラップ層を覆うように前記トンネリング膜を成長させ、当該トンネリング膜上に表面が平らなゲート電極を形成する第４段階と、
    前記第２半導体層に導電性不純物をドーピングすることでソース領域およびドレーン領域を形成するとともに、前記ソース領域およびドレーン領域の間に、前記所定の間隔よりも広いチャンネル領域を形成し、前記チャンネル領域における前記少なくとも二つのトラップ層間に対応する位置に、前記所定の間隔と同じサイズの量子点を形成する第５段階とを含むこと、
    を特徴とする単電子トランジスタの製造方法。
  27. 前記第４段階で、前記ゲート電極は、前記トラップ層の全面に形成すること、
    を特徴とする請求項２６に記載の単電子トランジスタの製造方法。
  28. 前記第４段階で、前記ゲート電極は、前記トラップ層の一部領域上にだけ形成すること、
    を特徴とする請求項２６に記載の単電子トランジスタの製造方法。
  29. 前記第４段階は、
    前記トラップ層上に成長された前記トンネリング膜の全面に前記ゲート電極を形成する段階とをさらに含むこと、
    を特徴とする請求項２６に記載の単電子トランジスタの製造方法。
  30. 前記第４段階は、
    前記トラップ層上に成長された前記トンネリング膜の一部領域上に前記ゲート電極を形成する段階とをさらに含むこと、
    を特徴とする請求項２６に記載の単電子トランジスタの製造方法。
  31. 前記第５段階は、
    前記ソース領域および前記ドレーン領域との間の前記ゲート電極上にマスクパターンを形成する段階と、
    前記マスクパターンの形成面に前記導電性不純物をイオン注入する段階とをさらに含むこと、
    を特徴とする請求項２７に記載の単電子トランジスタの製造方法。
  32. 前記第５段階で、前記ソース領域および前記ドレーン領域は、前記ゲート電極をマスクとして前記ゲート電極が形成された面に前記導電性不純物をイオン注入して形成すること、
    を特徴とする請求項２８に記載の単電子トランジスタの製造方法。
  33. 前記第５段階は、
    前記ソース領域および前記ドレーン領域間の前記ゲート電極上にマスクパターンを形成する段階と、
    前記マスクパターンの形成面に前記導電性不純物をイオン注入する段階とをさらに含むこと、
    を特徴とする請求項２９に記載の単電子トランジスタの製造方法。
  34. 前記第５段階で、前記ソース領域および前記ドレーン領域は、前記ゲート電極をマスクとして前記ゲート電極が形成された面に前記導電性不純物をイオン注入して形成すること、
    を特徴とする請求項３０に記載の単電子トランジスタの製造方法。
  35. 前記トラップ層は、トラップ密度が少なくとも１０12／ｃｍ2のＳｉＮからなる窒化膜または強誘電体膜で形成すること、
    を特徴とする請求項２７に記載の単電子トランジスタの製造方法。
  36. 前記トラップ層は、トラップ密度が少なくとも１０12／ｃｍ2のＳｉＮからなる窒化膜または強誘電体膜で形成すること、
    を特徴とする請求項２８に記載の単電子トランジスタの製造方法。
  37. 前記トラップ層各々を完全に囲むように前記トンネリング膜を成長させること、
    を特徴とする請求項２９に記載の単電子トランジスタの製造方法。
  38. 前記トラップ層各々を完全に囲むように前記トンネリング膜を成長させること、
    を特徴とする請求項３０に記載の単電子トランジスタの製造方法。
  39. 前記トラップ層は、トラップ密度が少なくとも１０12／ｃｍ2のＳｉＮからなる窒化膜または強誘電体膜で形成すること、
    を特徴とする請求項２９に記載の単電子トランジスタの製造方法。
  40. 前記トラップ層は、トラップ密度が少なくとも１０12／ｃｍ2のＳｉＮからなる窒化膜または強誘電体膜で形成すること、
    を特徴とする請求項３０に記載の単電子トランジスタの製造方法。
  41. 前記トラップ層は、導電性シリコン層および導電性ゲルマニウム層を含む導電性物質層よりなる群から選択された何れか一つよりなること、
    を特徴とする請求項３７に記載の単電子トランジスタの製造方法。
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