KR20050089265A - 고르게 분포된 실리콘 나노 도트가 포함된 게이트를구비하는 메모리 소자의 제조 방법 - Google Patents
고르게 분포된 실리콘 나노 도트가 포함된 게이트를구비하는 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20050089265A KR20050089265A KR1020040014594A KR20040014594A KR20050089265A KR 20050089265 A KR20050089265 A KR 20050089265A KR 1020040014594 A KR1020040014594 A KR 1020040014594A KR 20040014594 A KR20040014594 A KR 20040014594A KR 20050089265 A KR20050089265 A KR 20050089265A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- insulating film
- film
- gate
- nano dot
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 21
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 21
- 239000010703 silicon Substances 0.000 title claims abstract description 21
- 239000002096 quantum dot Substances 0.000 claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 239000002184 metal Substances 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 238000000137 annealing Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 239000008187 granular material Substances 0.000 claims description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 82
- 238000005530 etching Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 241000549556 Nanos Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Nanotechnology (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
고르게 분포된 실리콘 나노 도트를 포함하는 게이트가 구비된 메모리 소자의 제조 방법에 관해 개시되어 있다. 여기서 본 발명은 기판 상에 절연막과 상기 절연막에 내재되어 있고 소정의 간격으로 순차적으로 적층된 나노 도트층 및 도전막 패턴을 포함하는 게이트를 형성하는 제1 단계, 상기 기판에 상기 게이트와 접하는 소오스 및 드레인 영역을 형성하는 제2 단계, 상기 소오스 및 드레인 영역에 각각 제1 및 제2 금속층을 형성하는 제3 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로써, 보다 자세하게는 고르게 분포된 나노 도트(nano dot)를 포함하는 게이트가 구비된 메모리 소자의 제조 방법에 관한 것이다.
MOSFET의 크기가 작아지면서 이전 세대의 소자에서 볼 수 없었던 여러 효과들로 인한 문제들이 발생되고 있고, 이에 따라 MOSFET의 계속적인 축소가 어려워지고 있다.
예를 들면, 소자의 크기가 작아지면서 유효 채널 길이의 감소에 따른 문턱 전압의 저하, DIBL(Drain Induced Barrier Lowering), 펀치쓰루(punchthrough) 등과 소자 내부의 전계 증가에 의해 발생되는 고온 반송자(hot carrier)들에 의한 산화막의 열화 및 누설 전류 증가 등과 같은 문제들이 발생되는데, 이러한 문제들은 MOSFET의 축소가 어렵게 만드는 주요 요인들이 되고 있다.
그러나, 무엇보다 중요한 것은 MOSFET에 대한 스케일링(scaling)을 계속하여, 그 크기를 나노미터 수준까지 작게 하는 경우에 근본적인 물리적 한계에 부딪친다는 사실이다.
즉, 극소화된 MOSFET에서는 소자의 동작에 관여하는 전자의 수와 열적으로 요동(fluctuation)하는 전자의 수가 비슷해지게 되어 상온에서의 적절한 동작을 기대할 수 없게 된다.
이에 따라, 집적회로 기술의 대부분을 차지하는 CMOSFET를 대체할 새로운 소자 기술의 개발이 필요하게 되었고, 이러한 필요성에 따라 개발된 메모리 소자 중의 하나가 플래쉬 메모리 소자이다.
도 1을 참조하면, 종래의 플래쉬 메모리 소자는 기존의 MOSFET에 사용되는 기판(10)과 기판(10) 상에 형성된 게이트 적층물(12)로 구성된다. 기판(10)에 소오스 및 드레인 영역(10s, 10d)이 주어진 간격으로 형성되어 있다. 게이트 적층물(12)은 소오스 및 드레인 영역(10s, 10d)사이의 기판(10) 상에 존재한다. 게이트 적층물(12)은 게이트 절연막(12a), 전자가 트랩되는 플로팅 게이트(12b), 층간 절연막(12c) 및 컨트롤 게이트(12d)가 순차적으로 적층된 것이다.
이러한 플래쉬 메모리 소자는 FET이면서 플로팅 게이트(12b)에 트랩된 전자가 전원이 제거된 후에도 그대로 존재하는 비휘발성 메모리 소자이다. 때문에 플래쉬 메모리 소자를 이용하면 1bit를 기록하기 위해 한 개의 트랜지스터와 한 개의 커패시터가 필요한 DRAM보다 가격이 낮은 비휘발성 메모리 소자를 구현할 수 있다.
이러한 이점에도 불구하고, 도 1에 도시된 플래쉬 메모리 소자의 경우, 기록 속도가 느리고, 기록 전압이 높으며, 기록 횟수가 일만번 정도로 제한된다는 단점과 보유시간을 충분히 늘리기 위해 게이트 절연막의 두께를 충분히 두껍게 유지해야하므로 스케일러빌러티(scalability)가 부족해서 더 이상 미세화가 어렵다는 단점을 갖고 있는 바, 새로운 구조를 갖는 플래쉬 메모리 소자가 요구되고 있다.
이에 따라 최근에는 나노 기술을 접목한 플래쉬 메모리 소자가 소개되고 있다.
현재까지 소개된 나노 기술이 접목된 플래쉬 메모리 소자의 특징은 플로팅 게이트를 나노 도트로 형성하는 것이다.
그런데, 현재까지 소개된 나노 기술이 접목된 플래쉬 메모리 소자의 경우, 나노 도트가 먼저 형성되고, 그 다음에 게이트 형성을 위한 식각공정이 실시되는 바, 상기 나노 도트와 게이트 절연막사이의 식각률차이로 인해, 게이트의 경계가 상기 나노 도트를 따라 울퉁불퉁해질 수 있고, 특히 일부 나노 노트가 상기 게이트밖으로 튀어나올 수 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서 실리콘 나노 도트를 게이트에 고르게 분포할 수 있고, 상기 나노 도트가 게이트 바깥으로 튀어나오는 것을 방지할 수 있는 메모리 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 절연막과 상기 절연막에 내재되어 있고 소정의 간격으로 순차적으로 적층된 나노 도트층 및 도전막 패턴을 포함하는 게이트를 형성하는 제1 단계, 상기 기판에 상기 게이트와 접하는 소오스 및 드레인 영역을 형성하는 제2 단계, 상기 소오스 및 드레인 영역에 각각 제1 및 제2 금속층을 형성하는 제3 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법을 제공한다.
본 발명의 실시예에 의하면, 상기 제1 단계는 상기 기판 상에 상기 절연막과 상기 절연막에 내재되어 있고 소정의 간격으로 순차적으로 적층된 나노 도트 형성용 물질막 및 도전막 패턴을 포함하는 게이트를 형성하는 제1A 단계 및 상기 나노 도트 형성용 물질막을 적어도 하나의 나노 도트를 포함하는 나노 도트층으로 변환하는 제1B 단계를 포함할 수 있다.
이 경우, 상기 제1B 단계에서 상기 나노 도트 형성용 물질막이 상기 나노 도트층으로 될 때까지 상기 게이트를 어닐링할 수 있다.
또한, 상기 제1A 단계는 상기 기판 상에 제1 절연막, 상기 나노 도트 형성용 물질막, 제2 절연막, 도전막 및 제3 절연막을 순차적으로 적층하는 제1AA 단계, 상기 제1 절연막, 상기 나노 도트 형성용 물질막, 상기 제2 절연막, 상기 도전막 및 상기 제3 절연막을 패터닝하여 이들의 패턴들로 이루어진 게이트 적층물을 형성하는 제1AB 단계 및 상기 게이트 적층물의 측면에 스페이서를 형성하는 제1AC 단계를 포함할 수 있다.
또한, 상기 제1B 단계보다 상기 제2 단계를 먼저 실시할 수 있다.
상기 게이트는 700℃∼1100℃의 온도에서 30초∼1시간 동안 어닐링할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 제1 단계는 기판 상에 제1 절연막을 형성하는 제1A 단계, 상기 제1 절연막 상에 나노 도트 형성용 물질막을 형성하는 제1B 단계, 상기 나노 도트 형성용 물질막을 패터닝하여 게이트 형성영역을 한정하는 나노 도트 물질막 패턴을 형성하는 제1C 단계, 상기 나노 도트 물질막 패턴을 적어도 하나의 나노 도트를 포함하는 나노 도트층으로 변환시키는 제1D 단계, 상기 나노 도트층이 형성된 결과물 상에 상기 나노 도트층을 덮는 제2 절연막을 형성하는 제1E 단계, 상기 제2 절연막의 상기 나노 도트층과 대응하는 위치에 상기 도전막 패턴을 형성하는 제1F 단계, 상기 제2 절연막 상으로 상기 도전막 패턴을 덮는 제3 절연막을 형성하는 제1G 단계, 상기 도전막 패턴과 상기 나노 도트층을 포함하도록 상기 제1 내지 제3 절연막을 패터닝하는 제1H 단계를 포함할 수 있다.
상기 두 실시예에서 상기 나노 도트 형성용 물질막은 SiO2-X막(0<X<1) 또는 Si3N4-X막(0<X<1)으로 형성할 수 있다.
상기 제1D 단계에서 상기 나노 도트 형성용 물질막은 700℃∼1100℃의 온도에서 30초∼1시간 동안 어닐링하여 상기 나노 도트층으로 변환시킬 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 단계는 기판 상에 제1 절연막을 형성하는 제1A 단계, 상기 제1 절연막에 나노 도트 형성을 위한 알갱이를 주입하는 제1B 단계, 상기 알갱이가 주입된 제1 절연막을 패터닝하여 게이트 형성영역을 한정하는 제1 절연막 패턴을 형성하는 제1C 단계, 상기 제1 절연막 패턴에 적어도 하나의 나노 도트를 포함하는 나노 도트층을 형성하는 제1D 단계, 상기 기판 상에 상기 나노 도트층이 포함된 상기 제1 절연막 패턴을 덮는 제2 절연막을 형성하는 제1E 단계, 상기 제2 절연막의 상기 나노 도트층 바로 위쪽에 대응하는 소정 영역 상에 상기 도전막 패턴을 형성하는 제1F 단계, 상기 제2 절연막 상에 상기 도전막 패턴을 덮는 제3 절연막을 형성하는 제1G 단계, 상기 도전막 패턴과 상기 나노 도트층을 포함하도록 상기 제1 내지 제3 절연막을 패터닝하는 제1H 단계를 포함할 수 있다.
이 경우, 상기 알갱이는 실리콘(Si)일 수 있다. 그리고 상기 제1C 단계를 상기 제1B 단계보다 먼저 실시할 수 있다. 또한, 상기 제1D 단계에서 상기 나노 도트층은 상기 제1 절연막 패턴을 700℃∼1100℃의 온도에서 30초∼1시간 동안 어닐링하여 형성할 수 있다.
이러한 본 발명을 이용하면, 메모리 소자의 게이트 내에 실리콘 나노 도트를 고르게 형성할 수 있고, 상기 나노 도트가 게이트 밖으로 돌출되지 않게 형성할 수 있다.
이하, 본 발명의 실시예에 의한 메모리 소자의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
<제1 실시예>
본 발명의 제1 실시예에 의한 메모리 소자의 제조 방법(이하, 본 발명의 제1 제조 방법)은 도 2에 도시한 바와 같이 먼저 기판(40) 상에 제1 절연막(42), 나노 도트 형성을 위한 물질막(이하, 나노 도트 물질막)(44), 제2 절연막(46), 도전막(48) 및 제3 절연막(50)을 순차적으로 형성한다. 기판(40)은 반도체 기판으로 형성할 수 있고, 제1 절연막(42)은 터널링막으로써, 예를 들면 실리콘 산화막(SiO2)으로 형성할 수 있다. 그리고 나노 도트 물질막(44)은 전자가 트랩될 수 있는 소정 두께의 물질막, 예를 들면 실리콘 산화막(SiO2-X) 또는 질화막(Si3N
4-X)으로 형성할 수 있다. 상기 실리콘 산화막(SiO2-X)에서 하첨자 "X"의 값은 0<X<1이다. 그리고 상기 질화막(Si3N4-X)에서 하첨자 "X"의 값은 0<X<1이다. 제2 절연막(46)은 소정의 산화막, 예를 들면 실리콘 산화막으로 형성할 수 있다. 그리고 도전막(48)은 컨트롤 게이트를 형성하기 위한 것으로써, 예를 들면 도핑된 폴리 실리콘막 또는 금속막으로 형성할 수 있다.
다음, 게이트 형성영역을 한정하는 또는 소오스 및 드레인 영역을 한정하는 사진공정을 실시하고, 상기 사진공정에서 형성된 감광막 패턴(미도시)을 마스크로 사용하여 기판(40) 상에 순차적으로 적층된 물질막들(42, 44, 46, 48, 50)을 역순으로 식각한다. 이때, 상기 식각은 기판(40)이 노출될 때까지 실시한다. 상기 식각이 완료된 후, 상기 감광막 패턴을 제거한다. 이 결과 상기 감광막 패턴의 모양이 기판(40) 상에 순차적으로 적층된 물질막들(42, 44, 46, 48, 50)에 그대로 전사되어 도 3a에 도시한 바와 같이 기판(40)의 소정 영역 상에 게이트 적층물(G)이 형성되고, 게이트 적층물(G)사이에 기판(40)이 노출되는 홀(h1)이 형성된다. 기판(40)의 홀(h1)을 통해서 노출된 영역은 후속공정에서 소오스 및 드레인 영역으로 된다. 게이트 적층물(G)은 기판(40) 상에 순차적으로 적층된 물질막들(42, 44, 46, 48, 50)의 패턴들로 구성된다.
이와 같이 게이트 적층물(G)을 형성한 후, 기판(40)의 전면에 게이트 적층물(G)을 덮는 얇은 두께의 실리콘 산화막을 형성하고, 상기 실리콘 산화막을 이방성 식각한다. 상기 이방성 식각의 성질로 인해 게이트 적층물(G)의 측면을 제외한 전 영역에서 상기 실리콘 산화막이 제거되고, 게이트 적층물(G)의 측면에만 실리콘 산화막 패턴(SP)이 형성된다.
이하, 도 3b에 도시한 바와 같이, 게이트 적층물(G)과 스페이서(SP)를 묶어서 제1 게이트(G1)로 표시한다. 그리고 스페이서(SP)와 제1 내지 제3 절연막 패턴들(42a, 46a, 50a)은 서로 다른 절연막으로 형성할 수도 있지만, 동일한 절연막으로 형성하는 것이 바람직하므로, 물질막(52)으로 표시한다.
계속하면, 상술한 바와 같이 기판(40) 상에 제1 게이트(G1)를 형성한 다음에 기판(40)을 소정의 어닐링 장비에 로딩하여 소정의 온도에서 소정 시간동안 어닐링한다. 상기 어닐링 동안 나노 도트 물질막 패턴(44a)으로부터 실리콘(Si)이 석출된다. 이러한 어닐링을 거치면서 제1 게이트(G1)의 나노 도트 물질막 패턴(44a)에 나노 사이즈를 갖는 결정 도트가 형성되고, 종국에 나노 도트 물질막 패턴(44a)은 도 5에 도시한 바와 같이 소정의 간격으로 분포하는 나노 사이즈를 갖는 결정 도트들(54)을 포함하는 나노 도트층(56)이 된다. 나노 도트층(56)은 주어진 간격으로 이격된 복수의 나노 도트 군(group)(N1)으로 이루어져 있고, 각 군(N1)은 다시 복수의 나노 도트(54)를 포함한다. 나노 도트층(56)은 플로팅 게이트로써 각 나노 도트(54)에 전자가 트랩된다. 따라서 나노 도트층(56)은 저장 전극으로 사용될 수 있다.
제1 게이트(G)에 이러한 나노 도트층(56)을 형성한 다음에 기판(40)을 상기 어닐링 장비로부터 꺼낸다.
다음, 도 5에 도시한 바와 같이, 제1 게이트(G1)가 형성된 기판(40)에 도전성 불순물을 이온 주입하여 홀(h1)을 통해 노출된 기판(40)의 소정 영역에 소오스 및 드레인 영역(S, D)을 형성한다.
이렇게 해서, 기판(40)에 제1 게이트(G)와 소오스 및 드레인 영역(S, D)을 포함하는 트랜지스터가 형성되는데, 제1 게이트(G)는 저장 전극으로 사용될 수 있는 나노 도트층(56)이 포함되어 있으므로, 상기 트랜지스터는 단전자 메모리 소자와 동등한 역할을 할 수 있다.
다음, 도 6에 도시한 바와 같이, 제1 게이트(G1) 상에 홀(h1)을 통해 소오스 영역(S)에 연결되는 제1 금속층(58)을 형성하고, 홀(h1)을 통해 드레인 영역(D)에 연결되는 제2 금속층(60)을 형성한다. 제1 및 제2 금속층(58, 60)은 제1 게이트(G1)상으로 홀(h1)을 채우는 금속층(미도시)을 형성한 다음, 상기 금속층 상에 제1 및 제2 금속층(58, 60)을 한정하는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 식각 마스크로 하여 상기 금속층을 식각함으로써 형성할 수 있다.
<제2 실시예>
본 발명의 제2 실시예에 의한 메모리 소자의 제조 방법(이하, 본 발명의 제2 제조 방법)은 상기 본 발명의 제1 제조 방법과 달리 나노 도트층을 먼저 형성한 다음, 컨트롤 게이트와 제2 게이트를 순차적으로 형성하는데 특징이 있다.
하기 본 발명의 제2 제조 방법에 대한 상세한 설명에 기재된 참조번호들 중에서 본 발명의 제1 제조 방법의 상세한 설명에 기재된 참조번호와 동일한 것은 본 발명의 제1 제조 방법에서 설명한 부재와 동일한 부재를 나타낸다. 하기에서 동일한 부재에 대한 설명을 생략한다.
도 7을 참조하면, 본 발명의 제2 제조 방법은 먼저 기판(40) 상에 제1 절연막(42) 및 나노 도트 물질막(44)을 순차적으로 형성한다. 나노 도트 물질막(44)의 두께에 따라 후속 공정에서 형성되는 나노 도트의 사이즈가 달라진다. 그러므로 나노 도트 물질막(44)은 원하는 나노 도트의 사이즈에 따라 다른 두께로 형성할 수 있다. 예를 들면, 나노 도트 물질막(44)은 나노 도트의 사이즈가 2nm∼5nm가 될 수 있는 두께로 형성할 수 있다.
다음, 도 8에 도시한 바와 같이, 나노 도트 물질막(44)에 대한 사진 및 식각 공정을 실시하여 제1 절연막(42) 상에 제1 절연막(42)의 소정 영역을 노출시키는 나노 도트 물질막 패턴(44a)을 형성한다. 제1 절연막(42)의 상기 노출된 영역 아래의 기판(40)에는 후속 공정에서 소오스 및 드레인 영역이 형성된다. 나노 도트 물질막 패턴(44a)을 형성한 후, 그 결과물을 소정의 어닐링 장비를 이용하여 소정의 온도와 압력에서 소정 시간동안 어닐링한다. 이 과정에서 나노 도트 물질막 패턴(44a)으로부터 실리콘이 석출되면서 나노 도트 물질막 패턴(44a)에 나도 도트가 형성되기 시작하고, 종국에 나노 도트 물질막 패턴(44a)은 도 9에 도시한 바와 같이 주어진 간격으로 고르게 분포된 복수의 나노 도트(54)를 포함하는 나노 도트층(56)이 된다.
도 10을 참조하면, 제1 절연막(42) 상으로 나노 도트층(54)을 덮는 제4 절연막(62) 및 도전막(64)을 순차적으로 형성한다. 제4 절연막(62)은 소정의 산화막, 예를 들면 실리콘 산화막으로 형성할 수 있다. 제4 절연막(62)은 본 발명의 제1 제조 방법의 제2 절연막(46)에 대응될 수 있다. 도전막(64)은 도핑된 폴리 실리콘막 또는 금속막으로 형성할 수 있다. 도전막(64)은 본 발명의 제1 제조 방법의 도전막(48)에 대응될 수 있다.
도전막(64)을 형성한 다음, 도전막(64)에 사진 및 식각 공정을 적용하여 제4 절연막(62)의 소정 영역 상에 도전막 패턴(64a)을 형성한다. 도전막 패턴(64a)은 도 11에 도시한 바와 같이 나노 도트층(56)과 도전막 패턴(64a)이 상하로 마주하도록 나노 도트층(56) 바로 위쪽의 제4 절연막(62) 상에 형성하는 것이 바람직하다. 도전막 패턴(64a)은 플로팅 게이트로 사용된다.
다음, 도 12에 도시한 바와 같이, 제4 절연막(62) 상으로 도전막 패턴(64a)을 덮는 제5 절연막(66)을 소정의 두께로 형성한다. 제5 절연막(66)은 소정의 산화막, 예를 들면 실리콘 산화막으로 형성할 수 있다. 이 경우, 제1 절연막(42)과 제4 절연막(62)과 제5 절연막(66)은 모두 동일한 물질막이므로, 도 13에 도시한 바와 같이 하나의 제6 절연막(68)으로 나타낼 수 있다.
계속해서, 도 14에 도시한 바와 같이 도전층 패턴(64a)사이의 제6 절연막(68)에 기판(40)이 노출되는 홀(h2)을 형성하고, 홀(h2)사이의 기판(40) 상에 제2 게이트(G)를 형성한다. 제2 게이트(G2)는 제6 절연막(68)을 포함하고, 제6 절연막(68)에 상하로 이격되게 내재되어 있고, 순차적으로 적층된 나노 도트층(56) 및 도전막 패턴(64a)을 포함한다. 제2 게이트(G2)는 본 발명의 제1 제조 방법의 제1 게이트(G1)와 동등한 것이다.
다음, 도 15에 도시한 바와 같이, 홀(h2)을 통해 노출된 기판(40)의 소정 영역에 도전성 불순물을 이온 주입하여 소오스 영역(S)과 드레인 영역(D)을 형성한다.
다음, 도 16에 도시한 바와 같이, 제2 게이트(G2) 상에 소오스 영역(S)과 접촉되도록 제1 금속층(58) 및 드레인 영역(D)과 접촉되도록 제2 금속층(60)을 형성한다.
<제3 실시예>
본 발명의 제3 실시예에 의한 메모리 소자 제조 방법(이하, 본 발명의 제3 제조 방법)은 터널링막으로 사용되는 제1 절연막에 실리콘을 이온 주입하고, 상기 제1 절연막을 패터닝한 다음, 패터닝된 제1 절연막에 나노 도트를 형성하는데 특징이 있다.
본 발명의 제3 제조 방법에도 본 발명의 제2 제조 방법의 서두에 언급한 전제가 그대로 적용된다.
본 발명의 제3 제조 방법은 먼저 도 17에 도시한 바와 같이, 기판(40) 상에 제7 절연막(70)을 형성한다. 제7 절연막(70)은 소정의 산화막, 예를 들면 실리콘 산화막으로 형성할 수 있다.
다음, 도 18에 도시한 바와 같이 제7 절연막(70)에 나노 도트 형성을 위한 알갱이(seed), 예를 들면 실리콘(Si)을 도핑한다(71). 이때, 상기 알갱이는 제7 절연막(70)의 표층에 주입하는 것이 바람직하다. 나노 도트는 제7 절연막(70)에 형성된다. 따라서 나노 도트의 원하는 사이즈에 따라 제7 절연막(70)의 두께를 다르게 형성할 수 있다. 예를 들면, 제7 절연막(70)은 나노 도트의 사이즈가 2nm∼5nm 정도가 되는 두께로 형성할 수 있다.
다음, 도 19에 도시한 바와 같이, 상기 알갱이가 도핑된 제7 절연막(70)에 사진 및 식각공정을 적용하여 기판(40) 상에 제7 절연막 패턴(70a)을 형성한다. 제7 절연막 패턴(70a)이 형성되면서 제7 절연막(70)의 일부도 제거되어 기판(40)의 소정 영역이 노출된다. 기판(40)의 노출된 영역은 후속 공정에서 소오스 및 드레인 영역으로 된다.
제7 절연막 패턴(70a)을 형성한 후, 제7 절연막 패턴(70a)을 소정의 어닐링 장비에서 소정의 온도와 압력하에서 소정의 시간동안 어닐링한다. 이러한 어닐링 동안에 제7 절연막 패턴(70a)에 도핑된 알갱이, 예컨대 실리콘이 석출되면서 제7 절연막 패턴(70a)에 나노 도트가 형성되기 시작하고, 종국에 제7 절연막 패턴(70a)의 상층부에 주어진 간격으로 이격된 복수의 나노 도트(54)가 균일하게 분포된 나노 도트층(56)이 형성된다(도 20).
계속해서, 도 21에 도시한 바와 같이, 기판(40) 상에 제7 절연막 패턴(70a)을 덮는 제8 절연막(72)을 형성한다. 제8 절연막(72)은 소정의 산화막, 예를 들면 실리콘 산화막(SiO2)으로 형성할 수 있다. 제8 절연막(72)은 상기 본 발명의 제1 제조 방법의 제2 절연막(46)이나 상기 본 발명의 제2 제조 방법의 제5 절연막(66)과 동등하다.
한편, 제7 절연막 패턴(70a)과 제8 절연막(72)은 서로 다른 절연막으로 형성할 수도 있으나, 동일한 절연막으로 형성하는 것이 바람직하다. 이에 따라 제7 절연막 패턴70a)과 제8 절연막(72)을 도 22에 도시한 바와 같이 하나의 절연막(74)으로 도시하고, 이하 절연막(74)을 제9 절연막이라 한다.
다음, 도 23에 도시한 바와 같이, 제9 절연막(74) 상으로 컨트롤 게이트로 사용할 도전막(76)을 형성한다. 도전막(76)은 도핑된 폴리 실리콘막 또는 금속막으로 형성한다. 이어서 도전막(76)을 패터닝하여 도 24에 도시한 바와 같이 제9 절연막(74) 상의 나노 도트층(56)과 상하로 마주하는 위치에 도전막 패턴(76a)을 형성한다. 도전막 패턴(76a)은 컨트롤 게이트이다.
도 25를 참조하면, 제9 절연막(74) 상으로 도전막 패턴(76a)을 덮는 제10 절연막(78)을 소정의 두께로 형성한다. 제10 절연막(78)은 소정의 산화막, 예를 들면 실리콘 산화막(SiO2)으로 형성할 수 있다. 제10 절연막(78)과 제9 절연막(74)은 동일한 절연막으로 형성하는 것이 바람직하므로, 도 26에 도시한 바와 같이 제9 및 제10 절연막(74, 78)을 하나의 절연막(80)으로 나타낸다. 이하, 절연막(80)을 제11 절연막이라 한다.
다음, 도 27에 도시한 바와 같이, 제11 절연막(80)을 패터닝하여 기판(40)이 노출되는 홀(h3)과 제3 게이트(G3)를 형성한다. 제3 게이트(G3)의 구성은 제1 게이트(도 3b의 G1)나 제2 게이트(도 14의 G2)와 동일하다. 홀(h3)은 제3 게이트(G)에 사이에 형성한다. 홀(h3)을 통해 소오스 및 드레인 영역이 형성된 기판(40)의 소정 영역이 노출된다.
상술한 바와 같이, 그리고 도 27에서 볼 수 있듯이, 나노 도트층(56)은 주어진 간격으로 이격된 복수의 나노 도트군(group)(N1)으로 이루어져 있고, 각 군(N1)은 다시 복수의 나노 도트(54)를 포함한다. 제1 및 제2 게이트(G1, G2)와 마찬가지로 제3 게이트(G3)는 하나의 나노 도트군(N1)을 포함한다. 그리고 나노 도트군(N1)은 제11 절연막(80)에 완전히 내재되어, 나노 도트군(N1)을 이루는 나노 도트(54)가 제3 게이트(G3) 밖으로 노출되지도 않고, 나노 도트(54)의 윤곽이 제3 게이트(G3)의 측면으로 드러나지도 않는다.
다시 말하면, 제11 절연막(80)의 홀(h3)이 형성되는 경로에 나노 도트(54)가 존재하지 않는다. 그러므로 제3 게이트(G3)를 형성하는 과정에서 나노 도트(54)와 제11 절연막(80)사이의 식각률 차이에 기인하여 나노 도트(54)가 제3 게이트(G3)의 측면으로 돌출되거나 제3 게이트(G3)의 둘레가 울퉁불퉁해지는, 종래의 메모리 소자가 갖는 문제점을 해소할 수 있다.
상술한 바와 같이 제3 게이트(G3)를 형성한 다음, 도 28에 도시한 바와 같이, 기판(40)의 노출된 영역에 소오스 영역(S)과 드레인 영역(D)을 형성한다. 소오스 및 드레인 영역(S, D)은 홀(h3)을 통해서 노출된 기판(40)의 소정 영역에 기판(40)에 주입된 도전성 불순물과 반대되는 타입의 도전성 불순물을 이온주입하여 형성한다.
다음, 도 29에 도시한 바와 같이, 제3 게이트(G3) 상에 홀(h3)을 채우고 소오스 영역(S)과 접촉되는 제1 금속층(58)을 형성하고, 홀(h3)을 채우고 드레인 영역(D)과 접촉되는 제2 금속층(60)을 형성한다. 제1 및 제2 금속층(58, 60)은 이격되어 있다.
도 30은 상술한 본 발명의 제1 내지 제3 제조 방법 중 어느 한 방법으로 형성한 메모리 소자의 게이트에 대한 단면을 보여주는 사진이다.
도 30을 참조하면, 기판(검은 부분) 위에 균일한 사이즈를 갖는 실리콘 나노 도트층(C)이 형성된 것을 볼 수 있다.
도 31은 상술한 본 발명의 제1 내지 제3 제조 방법 중 어느 한 방법으로 형성한 메모리 소자의 게이트에 포함된 실리콘 나노 도트의 결정을 보여주는 사진이다.
도 31을 참조하면, 실리콘 나노 도트(원으로 표시된 부분)의 결정은 대체로 사이즈가 균일한 것을 볼 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 나노 도트가 포함된 다른 메모리 소자에도 본 발명의 제조 방법을 응용할 수 있을 것이다. 또한, 나노 도트층을 이중층으로 형성할 수도 있을 것이다. 또한, 상기 본 발명의 제1 제조 방법에서 나노 도트층(56)은 소오스 및 드레인 영역(S, D)을 형성한 후 형성할 수도 있다. 또한, 상기 본 발명의 제3 제조 방법에서 실리콘을 도핑하는 과정은 제7 절연막 패턴(70a)을 형성한 다음, 실시할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 실시예에 의한 메모리 소자의 제조 방법은 게이트에 포함될 나노 도트층을 상기 게이트가 형성될 위치에만 먼저 형성하고, 상기 게이트가 형성되지 않는 위치에는 형성하지 않는다. 이후, 상기 게이트를 형성하기 위한 식각공정을 실시한다. 그러므로 본 발명의 실시예에 의한 메모리 소자의 제조 방법을 이용하여 메모리 소자를 제조할 경우, 상기 게이트 형성을 위한 식각 공정에서 나노 도트가 전혀 노출되지 않으므로, 나노 도트가 게이트 밖으로 돌출되거나 게이트 가장자리가 울퉁불퉁해지는 것을 방지할 수 있다.
도 1은 종래 기술에 의한 플래시 메모리 소자의 단면도이다.
도 2 내지 도 6은 본 발명의 제1 실시예에 의한 고르게 분포된 실리콘 나노 도트를 포함하는 게이트를 구비하는 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 7 내지 도 16은 본 발명의 제2 실시예에 의한 고르게 분포된 실리콘 나노 도트를 포함하는 게이트를 구비하는 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 17 내지 도 29는 본 발명의 제3 실시예에 의한 고르게 분포된 실리콘 나노 도트를 포함하는 게이트를 구비하는 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 30은 본 발명의 실시예에 의한 제조 방법으로 형성한 메모리 소자의 게이트의 단면을 보여주는 주사 전자 현미경(SEM) 사진이다.
도 31은 본 발명의 실시예에 의한 제조 방법으로 형성한 메모리 소자의 게이트에 포함된 실리콘 나노 도트의 결정을 보여주는 주사 전자 현미경 사진이다.
*도면의 주요부분에 대한 부호의 설명*
40:기판 42, 46, 50:제1 내지 제3 절연막
44:나노 도트 형성을 위한 물질막(나노 도트 물질막)
48, 64, 76:도전막 42a, 46a, 50a:제1 내지 제3 절연막 패턴
44a:나노 도트 물질막 패턴 48a, 64a, 76a:도전막 패턴
52:절연막 58, 60:제1 및 제2 금속층
54:나노 도트 56:나노 도트층
62, 66, 68, 70:제4 내지 제7 절연막
71:실리콘 도핑 70a:제7 절연막 패턴
72, 74, 78, 80:제8 내지 제11 절연막
N1:나노 도트군(group) C:실리콘 나노 도트
S:소오스 영역 D:드레인 영역
SP:측면 산화막 패턴 h1, h2, h3:홀
G1, G2, G3:제1 내지 제3 게이트
Claims (18)
- 기판 상에 절연막과 상기 절연막에 내재되어 있고 소정의 간격으로 순차적으로 적층된 나노 도트층 및 도전막 패턴을 포함하는 게이트를 형성하는 제1 단계;상기 기판에 상기 게이트와 접하는 소오스 및 드레인 영역을 형성하는 제2 단계;상기 소오스 및 드레인 영역에 각각 제1 및 제2 금속층을 형성하는 제3 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제1 단계는,상기 기판 상에 상기 절연막과 상기 절연막에 내재되어 있고 소정의 간격으로 순차적으로 적층된 나노 도트 형성용 물질막 및 도전막 패턴을 포함하는 게이트를 형성하는 제1A 단계; 및상기 나노 도트 형성용 물질막을 적어도 하나의 나노 도트를 포함하는 나노 도트층으로 변환하는 제1B 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 2 항에 있어서, 상기 제1B 단계에서 상기 나노 도트 형성용 물질막이 상기 나노 도트층으로 될 때까지 상기 게이트를 어닐링하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 2 항에 있어서, 상기 제1A 단계는,상기 기판 상에 제1 절연막, 상기 나노 도트 형성용 물질막, 제2 절연막, 도전막 및 제3 절연막을 순차적으로 적층하는 제1AA 단계;상기 제1 절연막, 상기 나노 도트 형성용 물질막, 상기 제2 절연막, 상기 도전막 및 상기 제3 절연막을 패터닝하여 이들의 패턴들로 이루어진 게이트 적층물을 형성하는 제1AB 단계; 및상기 게이트 적층물의 측면에 스페이서를 형성하는 제1AC 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 2 항에 있어서, 상기 제1B 단계보다 상기 제2 단계를 먼저 실시하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 2 항 또는 제 5 항에 있어서, 상기 나노 도트 형성용 물질막은 SiO2-X막(0<X<1) 또는 Si3N4-X막(0<X<1)으로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 3 항에 있어서, 상기 게이트는 700℃∼1100℃의 온도에서 30초∼1시간 동안 어닐링하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제1 단계는,기판 상에 제1 절연막을 형성하는 제1A 단계;상기 제1 절연막 상에 나노 도트 형성용 물질막을 형성하는 제1B 단계;상기 나노 도트 형성용 물질막을 패터닝하여 게이트 형성영역을 한정하는 나노 도트 물질막 패턴을 형성하는 제1C 단계;상기 나노 도트 물질막 패턴을 적어도 하나의 나노 도트를 포함하는 나노 도트층으로 변환시키는 제1D 단계;상기 나노 도트층이 형성된 결과물 상에 상기 나노 도트층을 덮는 제2 절연막을 형성하는 제1E 단계;상기 제2 절연막의 상기 나노 도트층과 대응하는 위치에 상기 도전막 패턴을 형성하는 제1F 단계;상기 제2 절연막 상으로 상기 도전막 패턴을 덮는 제3 절연막을 형성하는 제1G 단계;상기 도전막 패턴과 상기 나노 도트층을 포함하도록 상기 제1 내지 제3 절연막을 패터닝하는 제1H 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 제1 내지 제3 절연막을 동일 물질막으로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 나노 도트 형성용 물질막은 SiO2-X막(0<X<1) 또는 Si3N4-X막(0<X<1)으로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 제1D 단계에서 상기 나노 도트 형성용 물질막을 어닐링하여 상기 나노 도트층으로 변환하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 11 항에 있어서, 상기 어닐링은 700℃∼1100℃의 온도에서 30초∼1시간 동안 실시하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제1 단계는,기판 상에 제1 절연막을 형성하는 제1A 단계;상기 제1 절연막에 나노 도트 형성을 위한 알갱이를 주입하는 제1B 단계;상기 알갱이가 주입된 제1 절연막을 패터닝하여 게이트 형성영역을 한정하는 제1 절연막 패턴을 형성하는 제1C 단계;상기 제1 절연막 패턴에 적어도 하나의 나노 도트를 포함하는 나노 도트층을 형성하는 제1D 단계;상기 기판 상에 상기 나노 도트층이 포함된 상기 제1 절연막 패턴을 덮는 제2 절연막을 형성하는 제1E 단계;상기 제2 절연막의 상기 나노 도트층 바로 위쪽에 대응하는 소정 영역 상에 상기 도전막 패턴을 형성하는 제1F 단계;상기 제2 절연막 상에 상기 도전막 패턴을 덮는 제3 절연막을 형성하는 제1G 단계;상기 도전막 패턴과 상기 나노 도트층을 포함하도록 상기 제1 내지 제3 절연막을 패터닝하는 제1H 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 13 항에 있어서, 상기 제1 내지 제3 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 13 항에 있어서, 상기 알갱이는 실리콘(Si)인 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 13 항에 있어서, 상기 제1C 단계를 상기 제1B 단계보다 먼저 실시하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 13 항에 있어서, 상기 제1D 단계에서 상기 나노 도트층은 상기 제1 절연막 패턴을 어닐링하여 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 17 항에 있어서, 상기 어닐링은 700℃∼1100℃의 온도에서 30초∼1시간 동안 실시하는 것을 특징으로 하는 메모리 소자의 제조 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040014594A KR100601943B1 (ko) | 2004-03-04 | 2004-03-04 | 고르게 분포된 실리콘 나노 도트가 포함된 게이트를구비하는 메모리 소자의 제조 방법 |
| JP2005060604A JP2005252266A (ja) | 2004-03-04 | 2005-03-04 | 均一に分布されたシリコンナノドットが含まれたゲートを備えるメモリ素子の製造方法 |
| US11/071,192 US20050202639A1 (en) | 2004-03-04 | 2005-03-04 | Method of manufacturing memory device comprising gate having uniformly distributed silicon nano dots |
| EP05251308A EP1571702A3 (en) | 2004-03-04 | 2005-03-04 | Method of manufacturing memory device comprising gate having uniformly distributed silicon nano dots |
| CNB2005100716686A CN100343979C (zh) | 2004-03-04 | 2005-03-04 | 包括有均匀分布的硅纳米点的栅的存储器的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040014594A KR100601943B1 (ko) | 2004-03-04 | 2004-03-04 | 고르게 분포된 실리콘 나노 도트가 포함된 게이트를구비하는 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050089265A true KR20050089265A (ko) | 2005-09-08 |
| KR100601943B1 KR100601943B1 (ko) | 2006-07-14 |
Family
ID=34747988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040014594A KR100601943B1 (ko) | 2004-03-04 | 2004-03-04 | 고르게 분포된 실리콘 나노 도트가 포함된 게이트를구비하는 메모리 소자의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20050202639A1 (ko) |
| EP (1) | EP1571702A3 (ko) |
| JP (1) | JP2005252266A (ko) |
| KR (1) | KR100601943B1 (ko) |
| CN (1) | CN100343979C (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745400B1 (ko) * | 2006-03-08 | 2007-08-02 | 삼성전자주식회사 | 게이트 구조 및 이를 형성하는 방법, 비휘발성 메모리 장치및 이의 제조 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100356607C (zh) * | 2005-10-19 | 2007-12-19 | 中国科学院上海微系统与信息技术研究所 | 一种纳米硫系化合物相变存储器的制备方法 |
| JP2007158176A (ja) * | 2005-12-07 | 2007-06-21 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| US7560769B2 (en) * | 2006-08-03 | 2009-07-14 | Micron Technology, Inc. | Non-volatile memory cell device and methods |
| US7955935B2 (en) * | 2006-08-03 | 2011-06-07 | Micron Technology, Inc. | Non-volatile memory cell devices and methods |
| KR20080057790A (ko) * | 2006-12-21 | 2008-06-25 | 동부일렉트로닉스 주식회사 | 플래시 메모리 및 그 제조 방법 |
| JP4929300B2 (ja) | 2009-02-25 | 2012-05-09 | 株式会社東芝 | マルチドットフラッシュメモリ及びその製造方法 |
| JP4846833B2 (ja) | 2009-08-17 | 2011-12-28 | 株式会社東芝 | マルチドットフラッシュメモリ |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327378A (en) * | 1992-03-04 | 1994-07-05 | Waferscale Integration, Inc. | Easily manufacturable compact EPROM |
| US5852306A (en) * | 1997-01-29 | 1998-12-22 | Micron Technology, Inc. | Flash memory with nanocrystalline silicon film floating gate |
| US6060743A (en) * | 1997-05-21 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same |
| KR100271211B1 (ko) * | 1998-07-15 | 2000-12-01 | 윤덕용 | 나노결정을 이용한 비휘발성 기억소자 형성방법 |
| TW386314B (en) * | 1998-09-19 | 2000-04-01 | United Microelectronics Corp | Structure of low power, high efficiency programmable erasable non-volatile memory cell and production method thereof |
| KR100434536B1 (ko) * | 1999-02-04 | 2004-06-05 | 삼성전자주식회사 | 양자 도트를 이용한 비휘발성 단일 전자 트랜지스터 메모리와 그 제조방법 및 양자 도트를 이용한 단일 전자 트랜지스터와 그 제조방법 |
| JP3911658B2 (ja) * | 1999-05-28 | 2007-05-09 | 富士通株式会社 | 半導体装置の製造方法 |
| KR20010009227A (ko) * | 1999-07-08 | 2001-02-05 | 김영환 | 반도체장치의 제조방법 |
| US6172905B1 (en) * | 2000-02-01 | 2001-01-09 | Motorola, Inc. | Method of operating a semiconductor device |
| US6320784B1 (en) * | 2000-03-14 | 2001-11-20 | Motorola, Inc. | Memory cell and method for programming thereof |
| EP1134799A1 (en) * | 2000-03-15 | 2001-09-19 | STMicroelectronics S.r.l. | Reduced thermal process for forming a nanocrystalline silicon layer within a thin oxide layer |
| AU2001263370A1 (en) * | 2000-06-16 | 2002-01-02 | Motorola, Inc. | Memory device including nanoclusters and method for manufacture |
| JP2002184873A (ja) * | 2000-10-03 | 2002-06-28 | Sony Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP4083975B2 (ja) * | 2000-12-11 | 2008-04-30 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6444545B1 (en) * | 2000-12-19 | 2002-09-03 | Motorola, Inc. | Device structure for storing charge and method therefore |
| JP2002222880A (ja) * | 2001-01-29 | 2002-08-09 | Asahi Glass Co Ltd | 電荷保持層形成用塗布液および不揮発性半導体記憶装置 |
| KR100459895B1 (ko) * | 2002-02-09 | 2004-12-04 | 삼성전자주식회사 | 퀀텀 도트를 가지는 메모리 소자 및 그 제조방법 |
| JP2004014711A (ja) * | 2002-06-05 | 2004-01-15 | Sony Corp | 半導体素子およびその製造方法 |
| US6690059B1 (en) * | 2002-08-22 | 2004-02-10 | Atmel Corporation | Nanocrystal electron device |
| KR100763897B1 (ko) * | 2002-12-23 | 2007-10-05 | 삼성전자주식회사 | 나노도트를 가지는 메모리 제조방법 |
-
2004
- 2004-03-04 KR KR1020040014594A patent/KR100601943B1/ko not_active IP Right Cessation
-
2005
- 2005-03-04 CN CNB2005100716686A patent/CN100343979C/zh not_active Expired - Fee Related
- 2005-03-04 US US11/071,192 patent/US20050202639A1/en not_active Abandoned
- 2005-03-04 EP EP05251308A patent/EP1571702A3/en not_active Withdrawn
- 2005-03-04 JP JP2005060604A patent/JP2005252266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745400B1 (ko) * | 2006-03-08 | 2007-08-02 | 삼성전자주식회사 | 게이트 구조 및 이를 형성하는 방법, 비휘발성 메모리 장치및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1702852A (zh) | 2005-11-30 |
| CN100343979C (zh) | 2007-10-17 |
| KR100601943B1 (ko) | 2006-07-14 |
| US20050202639A1 (en) | 2005-09-15 |
| EP1571702A3 (en) | 2007-07-11 |
| EP1571702A2 (en) | 2005-09-07 |
| JP2005252266A (ja) | 2005-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100702553B1 (ko) | 벌크 반도체로부터 형성된 ｆｉｎＦＥＴ 소자 및 그 제조방법 | |
| KR101117857B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JP4477953B2 (ja) | メモリ素子の製造方法 | |
| KR101402131B1 (ko) | 수직 채널 메모리, 이의 제조 방법 및 이를 이용하는 구동방법 | |
| US9129996B2 (en) | Non-volatile memory (NVM) cell and high-K and metal gate transistor integration | |
| US7192830B2 (en) | Method for fabricating a memory cell | |
| US6211013B1 (en) | Method for fabricating single electron transistor | |
| US20110018053A1 (en) | Memory cell and methods of manufacturing thereof | |
| JP2007511090A (ja) | ３つの電気絶縁電極を有するトランジスタ及びトランジスタの形成方法 | |
| US20030141540A1 (en) | Nonvolatile semiconductor memory device and method for fabricating the same | |
| KR100661225B1 (ko) | 이이피롬 소자 제조 방법 | |
| TW558828B (en) | Semiconductor device and method of fabricating the same | |
| US6713332B2 (en) | Non-volatile memory device with enlarged trapping layer | |
| EP1571702A2 (en) | Method of manufacturing memory device comprising gate having uniformly distributed silicon nano dots | |
| US20070212832A1 (en) | Method for making a multibit transistor | |
| KR100526478B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US7879726B2 (en) | Methods of forming semiconductor devices using selective etching of an active region through a hardmask | |
| KR100857087B1 (ko) | 핀펫 구조의 디램 셀 트랜지스터 제조 방법 | |
| US20080296638A1 (en) | Semiconductor device and method of manufacturing the same | |
| US7005355B2 (en) | Method for fabricating semiconductor memories with charge trapping memory cells | |
| KR20040111726A (ko) | 트렌치 트랜지스터를 갖는 ｎｒｏｍ-메모리 셀을 제조하는방법 | |
| KR20040068952A (ko) | 반도체 디바이스 및 그 제조 방법 | |
| TWI685951B (zh) | 非揮發性記憶體結構及其製造方法 | |
| KR100281117B1 (ko) | 이피롬소자 및 그의 제조방법 | |
| KR100934828B1 (ko) | 반도체 소자의 모스펫 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120706 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130701 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |