KR102253489B1 - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체를 포함하는 트랜지스터를 사용하여 전기 특성의 변화를 억제하고 반도체 장치의 신뢰성을 개선시키기 위한 것이다. 반도체 장치는 절연 표면 위에 게이트 전극, 게이트 전극과 중첩하는 산화물 반도체막, 게이트 전극과 산화물 반도체막 사이에 있고 산화물 반도체막 표면과 접촉하고 있는 게이트 절연막, 산화물 반도체막 표면의 반대 표면과 접촉하고 있는 보호막, 및 산화물 반도체막과 접촉하고 있는 한 쌍의 전극을 포함하고 있다. 게이트 절연막 또는 보호막에 있어서, 열 처리에 의해 방출되는 17 m/z의 질량-대-전하비를 갖는 가스량은 열 처리에 의해 방출되는 질소 산화물의 양보다 많다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 추가로, 본 발명은 프로세스, 머신, 제조, 또는 물질의 구성에 관한 것이다. 특히, 본 발명은 반도체 장치, 표시 장치, 발광 장치, 전력 저장 장치, 저장 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 게다가, 특히, 본 발명은 전계 효과 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
본 명세서 등에서, 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터, 반도체 회로, 연산 장치 및 메모리 장치와 같은 반도체 소자는 각각 반도체 장치의 일 실시예이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기-광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전기, 등을 포함함), 및 전자 장치는 각각 반도체 장치를 포함할 수 있다.
발광 표시 장치 및 액정 표시 장치로 대표되는 평판 디스플레이에 가장 많이 이용되는 트랜지스터는, 유리 기판 위에서 제공되는 비정질 실리콘, 단결정 실리콘, 및 다결정 실리콘을 이용하여 형성된다. 게다가, 그러한 실리콘 반도체를 이용한 트랜지스터는 집적 회로(IC) 등에서 이용된다.
최근, 실리콘 반도체를 대신하여, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 이용하는 기술이 주목된다. 본 명세서에서는, 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들면, 산화물 반도체로서 산화아연 또는 In-Ga-Zn계 산화물을 이용하여 트랜지스터를 제조하고 상기 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 이용하는 기술이 개시된다(특허문헌 1 및 특허문헌 2 참조).
특히 산화물 반도체에 수소가 캐리어의 공급원인 것이 지적되어 있다. 그러므로, 산화물 반도체의 형성 시에 수소가 산화물 반도체에 진입하는 것을 방지하기 위한 일부 조치가 취해질 필요가 있다. 게다가, 산화물 반도체와 접촉하는 게이트 절연막 또는 산화물 반도체막에 포함되는 수소의 양을 감소시킴으로써, 임계 전압의 변동이 억제된다(특허문헌 3 참조).
[참고]
[특허문헌]
[특허문헌1] 일본공개특허출원번호 제2007-123861호
[특허문헌2] 일본공개특허출원번호 제2007-096055호
[특허문헌3] 일본공개특허출원번호 제2009-224479호
하지만, 수소와 유사하게, 질소가 캐리어 공급원이 된다. 따라서, 산화물 반도체막과 접촉하는 막에 대량의 질소가 포함될 때에, 산화물 반도체막을 포함하는 트랜지스터의 전기 특성, 대표적인 예로 임계 전압이 변화한다. 게다가, 트랜지스터들 사이에서 전기 특성이 변화하는 문제가 있다.
본 발명의 일 실시예의 일 목적은 전기 특성의 변화를 억제하고 그리고 산화물 반도체를 포함하는 트랜지스터를 이용하여 반도체 장치의 신뢰성을 향상시키는 것이다. 본 발명의 일 실시예의 다른 목적은 낮은 전력 소비를 갖는 반도체 장치를 제공하는 것이다. 본 발명의 일 실시예의 다른 목적은 신규한 반도체 장치 등을 제공하는 것이다. 이러한 목적들의 설명은 다른 목적들의 존재를 방해하지 않음이 주목된다. 본 발명의 일 실시예에서, 이러한 목적들 모두를 성취할 필요는 없다. 명세서의 설명, 도면, 청구범위 등으로부터 다른 목적들이 명백할 것이며, 이들로부터 유도될 수 있다.
본 발명의 일 실시예는, 절연 표면 위의 게이트 전극, 상기 게이트 전극과 중첩하는 산화물 반도체막, 상기 게이트 전극과 상기 산화물 반도체막 사이에 있고, 상기 산화물 반도체막의 표면과 접촉하는 게이트 절연막; 상기 산화물 반도체막의 표면의 반대 표면과 접촉하는 보호막; 및 상기 산화물 반도체막과 접촉하는 한 쌍의 전극을 포함하는 반도체 장치이다. 상기 게이트 절연막 또는 상기 보호막은, 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 상기 열처리에 의해 방출되는 질소 산화물의 양보다 더 큰 영역을 갖는다.
본 발명의 일 실시예는, 절연 표면 위의 게이트 전극, 상기 게이트 전극과 중첩하는 산화물 반도체막, 상기 게이트 전극과 상기 산화물 반도체막 사이에 있고, 상기 산화물 반도체막의 표면과 접촉하는 게이트 절연막; 상기 산화물 반도체막의 표면의 반대 표면과 접촉하는 보호막; 및 상기 산화물 반도체막과 접촉하는 한 쌍의 전극을 갖는 트랜지스터를 포함하는 반도체 장치이다. 스트레스 시간(stress time)에 대하여 트랜지스터의 임계 전압의 변화량을 나타내는 로그-로그 그래프에서, 가로축의 로그 눈금의 간격과 세로축의 로그 눈금의 간격은 동일하고, 임계 전압의 변화량의 절대값의 누승 근사선과 임계 전압의 변화량의 절대값이 0 V임을 표시하는 직선 사이의 각도가 -3°이상 그리고 20°미만이고, 상기 스트레스 시간이 0.1 시간일 때, 임계 전압의 변화량의 절대값은 0.3 V보다 작다. 상기 스트레스 시간은 전압 또는 온도와 같은 부하가 트랜지스터에 인가되는 시간을 의미함이 주목된다.
본 발명의 일 실시예는, 절연 표면 위의 게이트 전극, 상기 게이트 전극과 중첩하는 산화물 반도체막, 상기 게이트 전극과 상기 산화물 반도체막 사이에 있고, 상기 산화물 반도체막의 표면과 접촉하는 게이트 절연막; 상기 산화물 반도체막의 표면의 반대 표면과 접촉하는 보호막; 및 상기 산화물 반도체막과 접촉하는 한 쌍의 전극을 갖는 트랜지스터를 포함하는 반도체 장치이다. 스트레스 시간에 대하여 상기 트랜지스터의 임계 전압의 변화량을 나타내는 그래프에서, 임계 전압의 변화량의 누승 근사선의 지수가 -0.1 이상 그리고 0.3 이하이고, 그리고 상기 스트레스 시간이 0.1 시간일 때, 임계 전압의 변화량은 0.3 V보다 작다.
게이트 절연막 또는 보호막은, 전자 스핀 공명(ESR) 분광에 의해 측정되는 스핀 밀도가 1 x 1018 스핀/cm3 미만, 바람직하게는 1 x 1017 스핀/cm3 이상이고 1 x 1018 스핀/cm3 미만인 영역 또는 부분을 가질 수 있다.
게이트 절연막 또는 보호막은, 전자 스핀 공명 스펙트럼에서, 2.037 이상 2.039 이하 범위에서 g-인자를 나타내는 제1 신호, 2.001 이상 2.003 이하 범위에서 g-인자를 나타내는 제2 신호, 및 1.964 이상 1.966 이하 범위에서 g-인자를 나타내는 제3 신호가 관측되는 영역 또는 부분을 갖는다. X-밴드를 이용한 측정에 의해 획득되는 제1 신호 및 제2 신호의 스플릿 폭과, 제2 신호 및 제3 신호의 스플릿 폭은 각각 대략 5 mT이다.
게이트 절연막 또는 보호막의 전자 스핀 공명 스펙트럼에서, 질소 산화물에 기인하는 신호가 관측될 수 있다. 질소 산화물은 일산화질소 또는 이산화질소를 포함할 수 있다.
보호막, 산화물 반도체막, 및 게이트 절연막은 절연 표면과 게이트 전극 사이에 있을 수 있다. 대안적으로, 게이트 전극 및 게이트 절연막은 절연 표면과 산화물 반도체막 사이에 있을 수 있다.
한 쌍의 전극이 산화물 반도체막과 보호막 사이에 있을 수 있다. 대안적으로, 한 쌍의 전극이 산화물 반도체막과 게이트 절연막 사이에 있을 수 있다.
본 발명의 일 실시예는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 억제할 수 있고 그리고 신뢰성을 향상시킬 수 있다. 본 발명의 일 실시예는 낮은 전력 소비를 갖는 반도체 장치를 제공할 수 있다. 본 발명의 일 실시예는 신규한 반도체 장치 등을 제공할 수 있다. 이러한 효과들의 설명은 다른 효과들의 존재를 방해하지 않음이 주목된다. 본 발명의 일 실시예에서, 이러한 효과들 모두를 획득할 필요는 없다. 명세서의 설명, 도면, 청구범위 등으로부터 다른 효과들이 명백할 것이며, 이들로부터 유도될 수 있다.
도 1A 내지 도 1C는 트랜지스터의 일 실시예를 도시한다.
도 2는 BT 스트레스 테스트 이후 트랜지스터의 임계 전압의 변화량의 절대값을 나타내는 그래프이다.
도 3A 내지 도 3D는 트랜지스터를 형성하기 위한 방법의 일 실시예를 도시한다.
도 4A 및 도 4B는 각각 트랜지스터의 일 실시예를 도시한다.
도 5A 및 도 5B는 각각 트랜지스터의 일 실시예를 도시한다.
도 6A 내지 도 6C는 트랜지스터의 일 실시예를 도시한다.
도 7A 내지 도 7F는 각각 트랜지스터의 일 실시예를 도시한다.
도 8A 내지 도 8C는 각각 트랜지스터의 밴드 구조를 도시한다.
도 9는 트랜지스터의 일 실시예를 도시한다.
도 10A 내지 도 10C는 트랜지스터의 일 실시예를 도시한다.
도 11A 및 도 11B는 형성 에너지와 천이 레벨과의 관계, 및 결함의 전자 구성을 기술한다.
도 12는 페르미 준위의 변화와 결함의 하전 상태의 변화를 도시한다.
도 13은 c-SiO2의 결정 모델을 도시한다.
도 14는 c-SiO2 모델의 틈새에 NO2가 도입된 모델을 도시한다.
도 15는 c-SiO2 모델의 틈새에 N2O가 도입된 모델을 도시한다.
도 16은 c-SiO2 모델의 틈새에 NO가 도입된 모델을 도시한다.
도 17은 c-SiO2 모델의 틈새에 N 원자가 도입된 모델을 도시한다.
도 18은 밴드 다이어그램이다.
도 19A 및 도 19B는 각각 클러스터 구조의 모델을 도시한다.
도 20A 및 도 20B는 각각 NO2 및 N-Si-N의 ESR 스펙트럼을 도시한다.
도 21은 트랜지스터의 임계 전압이 양(+) 방향으로 시프트하는 현상의 메커니즘을 도시한다.
도 22A 내지 도 22D는 벌크 모델을 도시한다.
도 23은 모델의 구조를 도시한다.
도 24A 및 도 24B는 VOH의 천이 레벨과 형성 에너지와의 관계, 및 VOH의 열역학적 천이 레벨을 도시한다.
도 25는 VOH의 결함 밀도와 캐리어 밀도 사이의 관계를 도시한다.
도 26은 산화물 반도체막 내부와 산화물 반도체막의 계면 근방의 DOS 밴드 구조를 도시한다.
도 27은 산화물 반도체막을 포함하는 트랜지스터의 암상태에서의 열화를 도시하는 그래프이다.
도 28은 산화물 반도체막을 포함하는 트랜지스터의 암상태에서의 열화를 도시한다.
도 29는 산화물 반도체막을 포함하는 트랜지스터의 광 조사하에서의 열화를 도시하는 그래프이다.
도 30은 산화물 반도체막을 포함하는 트랜지스터의 광 조사하에서의 열화를 도시한다.
도 31은 산화물 반도체막을 포함하는 트랜지스터의 광 조사하에서의 열화를 도시하는 그래프이다.
도 32A 내지 도 32F는 산화물 반도체막이 고순도 진성화되는 모델을 도시한다.
도 33A 내지 도 33C는 InGaZnO4의 결정 모델 및 결함을 도시한다.
도 34A 및 도 34B는 틈새(6)에 C 원자가 배치된 모델의 구조 및 그 상태 밀도를 도시한다.
도 35A 및 도 35B는 In 원자가 C 원자로 치환된 모델의 구조 및 그 상태 밀도를 도시한다.
도 36A 및 도 36B는 Ga 원자가 C 원자로 치환된 모델의 구조 및 그 상태 밀도를 도시한다.
도 37A 및 도 37B는 Zn 원자가 C 원자로 치환된 모델의 구조 및 그 상태 밀도를 도시한다.
도 38A 내지 도 38C는 트랜지스터의 일 실시예를 도시하는 상면도 및 단면도이다.
도 39A 내지 도 39D는 트랜지스터를 제조하기 위한 방법의 일 실시예를 도시하는 단면도이다.
도 40A 및 도 40B는 각각 트랜지스터의 일 실시예의 단면도이다.
도 41A 내지 도 41C는 각각 트랜지스터의 일 실시예를 도시하는 상면도 및 단면도이다.
도 42A 내지 도 42C는 일 실시예의 표시 패널의 구조를 도시한다.
도 43은 표시 장치의 일 실시예를 도시한다.
도 44는 표시 장치의 일 실시예를 도시한다.
도 45는 표시 모듈을 도시한다.
도 46A 내지 도 46D는 각각 일 실시예의 전자 장치를 도시한다.
도 47A 내지 도 47C는 TDS 분석 결과를 도시한다.
도 48A 내지 도 48C는 TDS 분석 결과를 도시한다.
도 49A 및 도 49B는 TDS 분석 결과를 도시한다.
도 50은 TDS 분석 결과를 도시한다.
도 51A 및 도 51B는 SIMS 분석 결과를 도시한다.
도 52A 내지 도 52C는 TDS 분석 결과를 도시한다.
도 53A 내지 도 53C는 TDS 분석 결과를 도시한다.
도 54A 및 도 54B는 SIMS 분석 결과를 도시한다.
도 55A 및 도 55B는 SIMS 분석 결과를 도시한다.
도 56A 내지 도 56C는 ESR 측정 결과를 도시한다.
도 57A 내지 도 57C는 ESR 측정 결과를 도시한다.
도 58은 트랜지스터의 Vg-Id 특성을 도시한다.
도 59는 게이트 BT 스트레스 시험 이후 그리고 게이트 BT 광 스트레스(photostress) 시험 이후의 트랜지스터의 임계 전압의 변화량 및 시프트 값의 변화량을 도시한다.
도 60은 트랜지스터의 Vg-Id 특성을 도시한다.
도 61은 게이트 BT 스트레스 시험 이후 그리고 게이트 BT 광 스트레스 시험 이후의 트랜지스터의 임계 전압의 변화량 및 시프트 값의 변화량을 도시한다.
도 62는 스핀 밀도의 변화량 및 임계 전압의 변화량을 도시한다.
도 63A 내지 도 63E는 트랜지스터의 일 실시예를 각각 도시하는 단면도이다.
도 64A 내지 도 64D는 각각 트랜지스터의 Vg-Id 특성을 도시한다.
도 65는 BT 스트레스 시험 이후의 트랜지스터의 임계 전압의 변화량의 절대값을 도시한다.
도 66은 ±BT 스트레스 시험의 반복시 트랜지스터의 임계 전압의 변화를 도시한다.
도 67A 및 도 67B는 SIMS 분석의 결과를 도시한다.
도 68A 및 도 68B는 ESR 측정 결과를 도시한다.
도 69A 및 도 69B는 TDS 분석 결과를 도시한다.
도 70A 내지 도 70C는 산화물 반도체의 단면 TEM 이미지 및 국부적 푸리에 변환 이미지이다.
도 71A 및 도 71B는 산화물 반도체막의 나노빔 전자 회절 패턴을 도시하고, 도 71C 및 도 71D는 투과 전자 회절 측정 장치의 예를 도시한다.
도 72A는 투과 전자 회절 측정에 의한 구조 분석의 예를 도시하고, 도 72B 및 도 72C는 평면 TEM 이미지를 도시한다.
도 73A 내지 도 73D는 CAAC-OS의 단면의 Cs-보정된 고분해능 TEM 이미지 및 CAAC-OS의 단면 개략도이다.
도 74A 내지 도 74D는 CAAC-OS의 평면의 Cs-보정된 고분해능 TEM 이미지이다.
도 75A 내지 도 75C는 XRD에 의한 단결정 산화물 반도체 및 CAAC-OS의 구조 분석을 도시한다.
도 76A 및 도 76B는 CAAC-OS의 전자 회절 패턴을 도시한다.
도 77은 전자 조사에 의해 유도되는 In-Ga-Zn 산화물의 결정부의 변화를 도시한다.
도 78A 및 도 78B는 CAAC-OS 및 nc-OS의 성막 모델을 도시하는 개략도이다.
도 79A 내지 도 79C는 InGaZnO4 결정 및 펠릿(pellet)을 도시한다.
도 80A 내지 도 80D는 CAAC-OS의 성막 모델을 도시하는 개략도이다.
이하에서 본 발명의 실시예가 도면을 참조하여 상세하게 기술된다. 본 발명은 이하의 설명에 한정되지 않고 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세 내용이 다양하게 변경될 수 있다는 것이 당업자에게는 용이하게 이해됨이 주목된다. 그러므로 본 발명은 이후의 실시예들 및 예들에서의 설명에 한정되는 것으로서 해석되어서는 안된다. 게다가, 이하의 실시예들 및 예들에서, 동일 부분 또는 유사한 기능을 갖는 부분에는 동일한 참조 부호 또는 동일한 해치 패턴이 상이한 도면에서 표시되고, 그 설명은 반복되지 않는다.
본 명세서에서 설명하는 각각의 도면에 있어, 각 구성요소의 크기, 막 두께, 또는 영역은 일부 경우에 명료화를 위해서 과장된다. 그러므로 본 발명의 실시예는 그 스케일로 한정되지 않는다.
또한, 본 명세서에서 "제1" "제2" "제3"과 같은 용어는 구성요소의 혼동을 방지하기 위해 사용되고, 이 용어들이 구성요소를 수적으로 한정하지는 않는다. 그러므로 용어 "제1"은 용어 "제2" "제3" 등과 적절하게 대체될 수 있다.
본 명세서에서, 용어 "평행"은 두 직선 사이에 형성된 각도가 -10°이상 그리고 10°이하인 것을 나타내고, 따라서 또한 그 각도가 -5°이상 그리고 5°이하인 경우를 포함한다. 용어 "수직"은 두 직선 사이에 형성된 각도가 80°이상 그리고 100°이하인 것을 나타내고, 따라서 그 각도가 85°이상 그리고 95°이하인 경우를 포함한다.
본 명세서에서, 삼방정계 및 능면정계는 육방정계에 포함된다.
예를 들어 회로 동작에 있어 전류 흐름의 방향이 변화할 때에, "소스" 및 "드레인"의 기능이 때때로 서로 대체된다. 그러므로 본 명세서에서 용어 "소스" 및 "드레인"은 각각 드레인과 소스를 표시하기 위해 이용될 수 있다.
전압은 2점의 전위 사이의 차이를 나타내고, 그리고 전위는 정전장의 주어진 점에서의 단위 전하의 정전 에너지(전기적 위치 에너지)를 나타냄이 주목된다. 일반적으로, 어느 일 점의 전위와 기준 전위(예컨대, 접지 전위) 사이의 차이가 단지 전위 또는 전압으로 불리고, 많은 경우들에서 전위와 전압은 동의어로서 이용된다. 따라서, 본 명세서에서, 달리 특정하지 않는 한, 전위는 전압으로서 바꾸어 말할 수 있고 그리고 전압은 전위로서 바꾸어 말할 수 있다.
산화물 반도체막을 포함하는 트랜지스터가 n-채널 트랜지스터이고; 그러므로, 본 명세서에 있어서, 게이트 전압이 0 V일 때에 드레인 전류가 흐르지 않는다고 간주될 수 있는 트랜지스터를 노멀리-오프(normally-off) 특성을 갖는 트랜지스터로서 정의한다. 대조적으로, 게이트 전압이 0 V일 때에 드레인 전류가 흐른다고 간주될 수 있는 트랜지스터를 노멀리-온(normally-on) 특성을 갖는 트랜지스터로서 정의한다.
채널 길이란 예컨대, 트랜지스터의 상면도에 있어서, 산화물 반도체막(또는 트랜지스터가 온일 때 산화물 반도체막에서 전류가 흐르는 부분)과 게이트 전극이 서로 중첩하는 영역 또는 채널이 형성되는 영역에서, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 나타낸다. 하나의 트랜지스터에서, 모든 영역에서의 채널 길이가 반드시 동일한 것은 아니다. 다른 말로, 하나의 트랜지스터의 채널 길이는 일부 경우에서 하나의 값에 제한되지 않는다. 그러므로, 본 명세서에서, 채널 길이는 채널이 형성되는 영역에서 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예컨대, 산화물 반도체막(또는 트랜지스터가 온일 때 산화물 반도체막에서 전류가 흐르는 부분)과 게이트 전극이 서로 중첩하는 영역 또는 채널이 형성되는 영역에서, 소스와 드레인이 서로 마주보는 부분의 길이를 나타낸다. 하나의 트랜지스터에서, 모든 영역에서의 채널 폭이 반드시 동일한 것은 아니다. 다른 말로, 하나의 트랜지스터의 채널 폭은 일부 경우에서 하나의 값에 제한되지 않는다. 그러므로, 본 명세서에서, 채널 폭은 채널이 형성되는 영역에서 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
트랜지스터 구조에 따라, 채널이 실제로 형성되는 영역에서의 채널 폭(이하에서 유효 채널 폭으로서 지칭함)은 일부 경우에서 트랜지스터의 상면도에서 보여지는 채널 폭(이하에서 외관상 채널 폭으로서 지칭함)과는 상이하다. 예컨대, 3차원 구조를 갖는 트랜지스터에서, 유효 채널 폭은 트랜지스터의 상면도에서 보여지는 외관상 채널 폭보다 더 크고, 일부 경우에서는 그 영향을 무시할 수 없다. 예컨대, 3-차원 구조를 갖는 소형화된 트랜지스터에서, 일부 경우에, 산화물 반도체막의 측면에 형성되는 채널 영역의 비율이 산화물 반도체막의 상면에 형성되는 채널 영역의 비율보다 더 크다. 그 경우, 채널이 실제 형성될 때에 획득되는 유효 채널 폭이 상면도에서 보여지는 외관상 채널 폭보다 더 크다.
3-차원 구조를 갖는 트랜지스터에서, 일부 경우에 유효 채널 폭을 측정하는 것이 어렵다. 예를 들어, 설계 값으로부터 유효 채널 폭의 추정은 산화물 반도체막의 형태가 알려져 있다는 가정을 필요로 한다. 그러므로, 산화물 반도체막의 형태가 정확하게 알려져 있지 않은 경우에는, 유효 채널 폭을 정확하게 측정하기는 어렵다.
그러므로, 본 명세서에서, 트랜지스터의 상면도에 있어, 일부 경우에, 산화물 반도체 막과 게이트 전극이 서로 중첩하는 영역에서 소스와 드레인이 서로 마주보는 영역의 길이인 외관상 채널 폭을 둘러쌈 채널 폭(SCW; surrounded channel width)으로 지칭한다. 게다가, 본 명세서에서, 용어 "채널 폭"이 단순히 사용되는 경우에, 그것은 둘러쌈 채널 폭 또는 외관상 채널 폭을 나타낼 수 있다. 대안으로, 본 명세서에서, 용어 "채널 폭"이 단순히 사용되는 경우, 일부 경우에 그것은 유효 채널 폭을 나타낼 수 있다. 채널 길이, 채널 폭, 유효 채널 폭, 외관상 채널 폭, 둘러쌈 채널 폭 등의 값이 단면 TEM 이미지 등을 획득 및 분석함으로써 결정될 수 있음이 주목된다.
트랜지스터의 전계 효과 이동도, 채널 폭 당 전류 값 등이 계산에 의해 획득되는 경우, 그 계산에 둘러쌈 채널 폭이 이용될 수 있다. 이 경우에, 그 값들은 일부 경우에 유효 채널 폭을 이용하여 계산된 값들과 상이할 수 있다.
(실시예 1)
본 실시예에서, 본 발명의 일 실시예의 반도체 장치, 및 상기 반도체 장치를 제조하기 위한 방법이 도면을 참조하여 기술된다. 본 실시예에 기술된 트랜지스터(10)는 하부-게이트(bottom-gate) 구조를 갖는다.
<1. 트랜지스터의 구조>
도 1A 내지 도 1C는 반도체 장치에 포함된 트랜지스터(10)의 상면도 및 단면도이다. 도 1A는 트랜지스터(10)의 상면도이고, 도 1B는 도 1A의 일점쇄선 A-B를 따라 취해진 단면도이며, 그리고 도 1C는 도 1A의 일점쇄선 C-D를 따라 취해진 단면도이다. 도 1A에서, 기판(11), 게이트 절연막(15), 보호막(21) 등이 명료화를 위해 생략됨이 주목된다.
도 1A 내지 도 1C에 도시된 트랜지스터(10)는, 기판(11) 위의 게이트 전극(13), 기판(11)과 게이트 전극(13) 위의 게이트 절연막(15), 게이트 절연막(15) 과의 사이에서 게이트 전극(13)과 중첩하는 산화물 반도체막(17), 및 산화물 반도체막(17)과 접촉하는 한 쌍의 전극(19 및 20)을 포함한다. 게이트 절연막(15), 산화물 반도체막(17) 및 한 쌍의 전극(19 및 20) 위에 보호막(21)이 형성된다.
게이트 절연막(15)과 접촉하는 표면의 반대 측에 있는 산화물 반도체막(17)의 표면과 보호막(21)이 접촉한다. 따라서, 보호막(21)은, 채널이 형성되는 영역의 반대 측에 있는 산화물 반도체막(17)의 영역(이하에서 백 채널 영역(back channel region)으로 지칭함)을 보호하는 기능을 갖는다.
이 실시예에서, 산화물 반도체막(17)과 접촉하는 막, 전형적으로는 게이트 절연막(15)과 보호막(21) 중 적어도 하나는, 질소를 포함하고 적은 수의 결함을 갖는 산화물 절연막이다.
질소를 포함하고 적은 수의 결함을 갖는 산화물 절연막의 전형적인 예는 산화질화 실리콘막 및 산화질화 알루미늄막을 포함한다. "산화질화 실리콘막" 또는 "산화질화 알루미늄막"은 질소보다 산소를 더 많이 함유하는 막을 지칭하고, 그리고 "질화 산화 실리콘막" 또는 "질화 산화 알루미늄막"은 산소보다 질소를 더 많이 함유하는 막을 지칭함이 주목된다.
질소를 포함하고 적은 수의 결함을 갖는 산화물 절연막은, 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 열처리에 의해 방출되는 질소 산화물(NOx, 여기서 x는 0 이상 2 이하이고, 바람직하게는 1 이상 2 이하임)의 양보다 더 큰 영역 또는 부분을 갖는다. 질소 산화물의 전형적인 예는 일산화질소 및 이산화질소를 포함한다. 대안으로, 질소를 포함하고 적은 수의 결함을 갖는 산화물 절연막은, 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 열처리에 의해 방출되는 30 m/z의 질량-대-전하비를 갖는 가스의 양보다 더 큰 영역 또는 부분을 갖는다. 대안으로, 질소를 포함하고 적은 수의 결함을 갖는 산화물 절연막은, 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 열처리에 의해 방출되는 46 m/z의 질량-대-전하비를 갖는 가스의 양보다 더 큰 영역 또는 부분을 갖는다. 대안으로, 질소를 포함하고 적은 수의 결함을 갖는 산화물 절연막은, 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 열처리에 의해 방출되는 30 m/z의 질량-대-전하비를 갖는 가스의 양과 30 m/z의 질량-대-전하비를 갖는 가스의 양의 합보다 더 큰 영역 또는 부분을 갖는다. 본 명세서에서, 열처리에 의해서 방출되는 가스의 양은, 예를 들어, 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하에서의 열처리에 의해 방출되는 가스의 양이다.
또한 대안으로, 질소를 포함하고 적은 수의 결함을 갖는 산화물 절연막은, 열처리에 의해서 방출되는 30 m/z의 질량-대-전하비를 갖는 가스의 양이 검출 한계 이하이고, 그리고 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 1 x 1018 분자/cm3 이상이고 5 x 1019 분자/cm3 이하인 영역 또는 부분을 갖는다. 대안으로, 질소를 포함하고 적은 수의 결함을 갖는 산화물 절연막은, 열처리에 의해서 방출되는 46 m/z의 질량-대-전하비를 갖는 가스의 양이 검출 한계 이하이고, 그리고 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 1 x 1018 분자/cm3 이상이고 5 x 1019 분자/cm3 이하인 영역 또는 부분을 갖는다. 대안으로, 질소를 포함하고 적은 수의 결함을 갖는 산화물 절연막은, 열처리에 의해서 방출되는 30 m/z의 질량-대-전하비를 갖는 가스의 양이 검출 한계 이하이고, 열처리에 의해서 방출되는 46 m/z의 질량-대-전하비를 갖는 가스의 양이 검출 한계 이하이며, 그리고 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 1 x 1018 분자/cm3 이상이고 5 x 1019 분자/cm3 이하인 영역 또는 부분을 갖는다.
30 m/z의 질량-대-전하비를 갖는 가스의 전형적인 예는 일산화질소를 포함한다. 17 m/z의 질량-대-전하비를 갖는 가스의 전형적인 예는 암모니아를 포함한다. 46 m/z의 질량-대-전하비를 갖는 가스의 전형적인 예는 이산화질소를 포함한다. 열처리에 의해 방출되는 가스의 양은 예를 들어 열 탈착 분광(TDS; thermal desorption spectroscopy)에 의해 측정된다.
TDS 분석에 의해 방출 가스의 양을 측정하기 위한 방법이 이하에서 기술된다. 여기서, 방출되는 분자 x의 양의 측정 방법을 일 예로 기술한다.
TDS 분석에서 방출 가스의 양은 분석에 의해 획득되는 스펙트럼의 적분값에 비례한다. 그러므로, 방출 가스의 양은 절연막의 스펙트럼의 적분값과 표준 샘플의 기준값 사이의 비로부터 계산될 수 있다. 표준 샘플의 기준값은, 스펙트럼의 적분값에 대한 샘플에 포함된 미리결정된 원자의 밀도의 비를 나타낸다.
예를 들어, 절연막으로부터 방출되는 분자 x(Nx)의 양은, 표준 샘플인 미리결정된 밀도로 수소를 함유하는 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과를 이용하여 수식 1에 따라 구할 수 있다. 여기서, TDS 분석에 의해 획득되는 질량-대-전하비의 모든 스펙트럼이 분자 x로부터 유래된다고 가정된다.
[수식 1]
Figure 112016042761225-pct00001
NH2는 표준 샘플로부터 방출된 수소 분자의 양을 밀도로 변환하여 획득된 값이고, 그리고 SH2는 표준 샘플을 TDS 분석했을 때의 스펙트럼의 적분값임이 주목된다. 여기서, 표준 샘플의 기준값을 NH2/SH2로 설정한다. Sx값은 절연막이 TDS 분석의 대상이 되는 경우 스펙트럼의 적분값이다. αx(x는 분자의 종류)는 TDS 분석에서 스펙트럼의 강도에 영향을 주는 계수이고, 분자의 종류에 의존한다. 수식 1의 세부사항에 대해, 일본공개특허출원번호 H6-275697호를 참조한다. 상기 절연막으로부터 방출되는 분자 x의 양은, 표준 샘플로서 9.62 x 1016 원자/cm2의 수소 원자를 함유하는 실리콘 웨이퍼를 이용하여 ESCO사의 EMD-WA1000S/W에 의해 제조된 열 탈착 분광 장치에 의해 측정된다.
게다가, 수식 1에서, TDS 분석에 의해 방출 일산화질소, 이산화질소, 또는 암모니아의 양이 측정될 때에 스펙트럼의 적분값이 Sx로 대체되고, 그에 따라 방출 일산화질소, 이산화질소 또는 암모니아의 양이 획득될 수 있다.
TDS 분석에서, 30의 질량-대-전하비를 갖는 방출 가스(일산화질소)의 양의 검출 한계는 1 x 1017 분자/cm3, 5 x 1016 분자/cm3, 4 x 1016 분자/cm3, 또는 1 x 1016 분자/cm3 이다.
TDS 분석에서, 46의 질량-대-전하비를 갖는 방출 가스(이산화질소)의 양의 검출 한계는 1 x 1017 분자/cm3, 5 x 1016 분자/cm3, 4 x 1016 분자/cm3, 또는 1 x 1016 분자/cm3 이다.
TDS 분석에서, 17의 질량-대-전하비를 갖는 방출 가스(암모니아)의 양의 검출 한계는 5 x 1017 분자/cm3 또는 1 x 1017 분자/cm3 이다.
샘플에 물이 포함되는 경우, 샘플의 스펙트럼은 3개의 프레그먼트들, 18, 17 및 16의 질량-대-전하비로 분할된다. 질량-대-전하비의 강도비로부터 프래그먼트 패턴 계수들이 획득될 수 있다. 18, 17 및 16의 질량-대-전하비의 프래그먼트 패턴 계수들은 각각 100, 23 및 1이다. 이는 17의 질량-대-전하비에 대한 스펙트럼에서, 물과 방출 암모니아의 양의 합의 강도가 관측된다. 그러므로, 방출 암모니아의 양은, TDS 분석에서 17의 질량-대-전하비를 갖는 방출 가스의 양으로부터 18의 질량-대-전하비를 갖는 방출 가스의 양의 0.23배를 차감함으로써 획득될 수 있다. 본 명세서에서 기술되는 17의 질량-대-전하비를 갖는 방출 가스의 양은 단지 방출 암모니아의 양을 의미하고 방출 물의 양을 포함하지 않음이 주목된다.
열처리에 의해 방출되는 암모니아의 양이 열처리에 의해 방출되는 질소 산화물의 양보다 더 큰 산화물 절연막(예를 들어, 17 m/z의 질량-대-전하비를 갖는 방출 가스의 양이 1 x 1018 분자/cm3 이상 5 x 1019 분자/cm3 이하인 산화물 절연막으로 대표됨)이 보호막(21)으로서 사용될 때에, 반응식 (A-1) 및 (A-2)가 충족되고 제조 프로세스에서 열처리에 의해 질소 가스로서 질소 산화물이 방출된다. 그 결과, 보호막(21)에서의 질소 농도 및 질소 산화물의 함량을 감소시킬 수 있다. 게다가, 게이트 절연막(15) 또는 보호막(21)과 산화물 반도체막(17) 사이의 계면에서의 캐리어 트랩(trap)이 감소될 수 있다. 또한, 반도체 장치에 포함된 트랜지스터의 임계 전압의 변화가 감소될 수 있고, 이는 트랜지스터의 전기 특성에서의 변화 감소로 이어진다.
Figure 112016042761225-pct00002
Figure 112016042761225-pct00003
질소를 포함하고 적은 수의 결함을 갖는 산화물 절연막의 100K 이하의 ESR 스펙트럼에서, 열처리 이후에, 2.037 이상 2.039 이하의 g-인자를 나타내는 제1 신호, 2.001 이상 2.003 이하의 g-인자를 나타내는 제2 신호, 및 1.964 이상 1.966 이하의 g-인자를 나타내는 제3 신호가 관측된다. X-밴드를 이용해 ESR 측정에 의해 획득된 제1 및 제2 신호들의 스플릿 폭과 제2 및 제3 신호들의 스플릿 폭은 각각 대략 5 mT이다. 2.037 이상 2.039 이하의 g-인자를 나타내는 제1 신호, 2.001 이상 2.003 이하의 g-인자를 나타내는 제2 신호, 및 1.964 이상 1.966 이하의 g-인자를 나타내는 제3 신호의 스핀 밀도의 합은 1 x 1018 스핀/cm3 미만, 전형적으로는 1 x 1017 스핀/cm3 이상 1 x 1018 스핀/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, 2.037 이상 2.039 이하의 g-인자를 나타내는 제1 신호, 2.001 이상 2.003 이하의 g-인자를 나타내는 제2 신호, 및 1.964 이상 1.966 이하의 g-인자를 나타내는 제3 신호는 질소 산화물(NOx; x는 0 이상 2 이하이고, 바람직하게는 1 이상 2 이하임)에 기인하는 신호들에 대응한다. 질소 산화물의 전형적인 예는 일산화질소 및 이산화질소를 포함한다. 다른 말로, 2.037 이상 2.039 이하의 g-인자를 나타내는 제1 신호, 2.001 이상 2.003 이하의 g-인자를 나타내는 제2 신호, 및 1.964 이상 1.966 이하의 g-인자를 나타내는 제3 신호의 총 스핀 밀도가 낮을수록, 산화물 절연막 내의 질소 산화물의 함량이 더 낮아진다.
게이트 절연막(15) 및 보호막(21) 중 적어도 하나는 바람직하게 6 x 1020 원자/cm2 이하의 2차 이온 질량 분광(SIMS; secondary ion mass spectrometry)에 의해 측정되는 질소 농도를 갖는다. 이 경우, 게이트 절연막(15)과 보호막(21) 중 적어도 하나에 질소 산화물이 생성되기는 어려우며, 따라서 산화물 반도체막(17)과 게이트 절연막(15) 사이의 계면 또는 산화물 반도체막(17)과 보호막(21) 사이의 계면에서의 캐리어 트랩이 방지될 수 있다. 게다가, 반도체 장치에 포함되는 트랜지스터의 임계 전압의 변화가 감소될 수 있고, 이는 트랜지스터의 전기 특성의 감소된 변화를 유도한다.
도 2는 트랜지스터(10)의 게이트에 양의 전압 또는 음의 전압이 인가되는 BT 스트레스 시험 전후 사이에 시험 시간(이하에서, 또한 스트레스 시간으로 지칭됨)에 대하여 트랜지스터(10)의 임계 전압의 변화량의 절대값(
Figure 112016042761225-pct00004
)을 표시하는 누승 근사선(L1)을 도시한다. 트랜지스터(10)에서, 게이트 절연막(15) 또는 보호막(21)은 질소를 포함하고 적은 수의 결함을 갖는 산화물 절연막을 포함한다. 시험 시간(스트레스 시간) 및 임계 전압의 변화량이 그래프에 플롯팅될 때에, 플롯팅된 값은 누승 근사선에 근사될 수 있다. 누승 근사선은 로그-로그 그래프에서 직선이다. 로그-로그 그래프에서, 누승 근사선의 지수는 직선의 기울기에 대응한다. 도 2는 로그-로그 그래프이다. 가로축은 스트레스 시간의 로그를 표시하고, 세로축은 임계 전압의 변화량의 절대값의 로그를 표시한다. 반도체 장치와 같은 표시 장치를 이용하는 경우, 예를 들어 스트레스 시험에 대해 이하의 조건들이 이용될 수 있다: 최대 온도는 60℃임; 최대 구동 전압은 30 V임; 그리고 스트레스가 주어진 시간 기간 동안 인가됨(예컨대, 100시간).
게이트 BT 스트레스 시험의 측정 방법이 기술된다. 첫째로, 기판 온도가 주어진 온도로 일정하게 유지되어(이하에서, 스트레스 온도로 지칭함), 트랜지스터의 초기 Vg-Id 특성을 측정한다.
이어서, 기판 온도를 스트레스 온도로 유지시키면서, 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극을 동일한 전위에서 설정하고 게이트 전극은 한 쌍의 전극과는 다른 전위로 일정 시간 동안(이하, 스트레스 시간이라 지칭함) 공급된다. 그 다음, 기판 온도를 스트레스 온도로 유지시키면서 트랜지스터의 Vg-Id 특성을 측정한다. 결과적으로, 게이트 BT 스트레스 시험 전후 사이에 임계 전압의 차이 및 시프트 값의 차이는 전기 특성의 변화량으로서 얻어질 수 있다.
또한, 게이트 전극에 음 전압이 인가되는 스트레스 시험은 음의 게이트 BT 스트레스 시험(다크 네가티브 스트레스)이라 하는 반면; 양 전압이 인가되는 스트레스 시험은 양의 게이트 BT 스트레스 시험(다크 포지티브 스트레스)이라 한다. 발광이 행해지면서 게이트 전압에 음 전압이 인가되는 스트레스 시험은 음의 게이트 BT 광 스트레스 시험(네가티브 광 스트레스)이라 하는 반면; 발광이 행해지면서 양 전압이 인가되는 스트레스 시험은 양의 게이트 BT 광 스트레스 시험(포지티브 광 스트레스)이라 주목된다.
도 2의 로그-로그 그래프에서 누승 근사선(L1)이 직선이기 때문에 가로축에 대한 로그 눈금 간격과 세로축에 대한 로그 눈금 간격이 동일할 경우, 본 실시형태에 기술된 트랜지스터(10)의 누승 근사선(L1)과 0의 멱함수 지수를 갖고, 스트레스 시간에 대하여 임계 전압이 변화하지 않은 것을 나타내는 직선(도 2에서 파선(L2)) 사이의 각도 θ1은 θ2의 범위 내이다. 또한, 스트레스 시간이 0.1 시간인 경우, |ΔVth|는 0.3 V 미만이고, 바람직하게는 0.1 V 미만이다. θ2는 일점쇄선 사이의 각도이고 대표적으로는 음의 방향으로 3°내지 0.1 V의 |ΔVth|를 나타내는 직선으로부터 양의 방향으로 20°범위에서의 각도이며; 즉, 각도는 -3° 이상 및 20° 미만이며, 바람직하게는 0°이상 및 15°미만임이 주목된다. "가로축에 대한 로그 눈금 간격과 세로축에 대한 로그 눈금 간격이 동일하다"는 기술은, 예를 들면 가로축에 대한 0.01 시간~0.1 시간 사이의 간격(스트레스 시간이 10배가 됨)은 세로축에 대한 0.01 V~0.1 V 사이의 간격(ΔVth이 10배가 됨)과 동일하다는 의미가 주목된다. 여기서, 2θ에 있어서의 양의 방향은 시계 반대 방향이다.
본 실시형태에 기술된 트랜지스터(10)와 같이, 스트레스 시간에 대한 임계 전압의 변화량의 절대값(|ΔVth|)을 나타내는 누승 근사선(L1)과 파선(L2) 사이의 각도(θ1)가 작기 때문에, 트랜지스터는 경시적으로 임계 전압의 변화량이 작아 높은 신뢰성을 갖는다.
도 2에 있어서, 가로축이 x이고 세로축이 y인 경우, 누승 근사선(L1)은 수식 2로 나타날 수 있다. b 및 C는 각각 상수이고, b는 누승 근사선(L1)의 지수와 대응된다는 것이 주목된다.
[수식 2]
Figure 112016042761225-pct00005
본 실시형태에 기술된 트랜지스터(10)에 있어서, 누승 근사선(L1)의 지수 b는 -0.1 이상 및 0.3 이하이고, 바람직하게는 0 이상 및 0.2 이하이며, 스트레스 시간이 0.1 시간일 경우의 ΔVth는 0.3 V 미만이고, 바람직하게는 0.1 V 미만이다.
누승 근사선(L1)의 지수 b는 작기 때문에, 트랜지스터는 경시적으로 임계 전압의 변화량이 작아 높은 신뢰성을 갖는다. 스트레스 시간이 0.1 시간일 경우 ΔVth가 작기 때문에, 트랜지스터는 초기 동작시에 높은 신뢰성을 갖는다. 결과적으로, 누승 근사선(L1)의 지수 b가 -0.1 이상 및 0.3 이하이고, 바람직하게는 0 이상 및 0.2 이하이며, 스트레스 시간이 0.1 시간일 경우의 ΔVth가 0.3 V 미만, 바람직하게는 0.1 V 미만인 트랜지스터가 신뢰성이 높다.
산화물 반도체막(17)과 접촉하는 게이트 절연막(15) 및 보호막(21) 중 적어도 하나가 상술한 질소 산화물의 소량을 함유할 경우, 산화물 반도체막(17)과 게이트 절연막(15) 사이의 계면 또는 산화물 반도체막(17)과 보호막(21) 사이의 계면에서의 캐리어 트랩을 억제시킬 수 있다. 결과적으로, 반도체 장치에 포함되는 트랜지스터의 임계 전압의 변화를 감소시킬 수 있고, 이것은 트랜지스터의 전기 특성의 감소된 변화로 이어진다.
트랜지스터(10)의 다른 구성의 상세한 설명을 후술한다.
적어도 후의 열처리에 견디기에 충분한 내열성을 가지는 한 기판(11)의 재료 등의 특성에 특별히 제한되지 않는다. 예를 들면, 다양한 기판은 기판(11)으로서 사용되어 트랜지스터를 형성할 수 있다. 기판의 종류는 소정 종류에 제한되지 않는다. 기판의 예로는 반도체 기판(예를 들면, 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스강 기판, 스테인리스강 포일을 포함하는 기판, 텅스텐 기판, 텅스텐 포일을 포함하는 기판, 가요성 기판, 부착 필름, 섬유 재료를 포함하는 종이, 및 기재 필름을 포함한다. 유리 기판의 예로서는 바륨 보로실리케이트 유리 기판, 알루미노보로실리케이트 유리 기판, 소다 석회 유리 기판 등을 들 수 있다.
가요성 기판, 부착 필름, 기재 필름 등의 예로는 하기: 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 및 폴리에테르 술폰(PES)으로 대표되는 플라스틱; 아크릴; 폴리프로필렌; 폴리에스테르; 폴리비닐 플로라이드; 폴리비닐 클로라이드; 폴리에스테르; 폴리아미드; 폴리이미드; 아라마이드; 에폭시; 무기 기상 증착 필름; 및 종이와 같은 합성 수지이다. 구체적으로는, 트랜지스터가 반도체 기판, 단결정 기판, SOI 기판 등을 사용하여 형성될 경우, 특성, 크기, 형상 등의 변화가 적고, 전력 용량이 높으며, 소형인 트랜지스터를 형성하는 것이 가능해진다. 이러한 트랜지스터를 사용하여 회로를 형성함으로써, 회로의 전력 소비가 감소되거나 회로가 고집적화될 수 있다.
또한, 가요성 기판은 기판(11)으로서 사용될 수 있고, 트랜지스터(10)는 직접적으로 가요성 기판에 제공될 수 있다. 또한, 기판(11)과 트랜지스터(10) 사이에 박리층이 제공될 수 있다. 박리층 상에 형성되는 반도체 장치의 일부 또는 전체가 기판(11)으로부터 박리되고 또 다른 기판 상에 전치될 경우 박리층이 사용될 수 있다. 이러한 경우에 있어서, 트랜지스터(10)는 내열성이 낮은 기판뿐만 아니라 가요성 기판에 전치될 수 있다. 상기 박리층에 대해서, 예를 들면 텅스텐막 및 산화 실리콘막인 무기막을 포함하는 적층, 또는 기판 상에 형성되는 폴리이미드 등의 유기 수지막을 사용할 수 있다.
트랜지스터가 형성될 수 있는 상술한 기판에 추가해서 트랜지스터가 전치되는 기판의 예로는, 종이 기판, 셀로판 기판, 아라마이드막 기판, 폴리이미드막 기판, 석재 기판, 목재 기판, 연마포 기판(천연 섬유(예를 들면, 실크, 면, 또는 마)를 포함), 합성 섬유(예를 들면, 나일론, 폴리우레탄, 또는 폴리에스테르), 재생 섬유(예를 들면, 아세테이트, 큐프라, 레이온, 또는 재생 폴리에스테르) 등), 피혁 기판, 고무 기판 등을 포함한다. 이러한 기판을 사용하여, 우수한 특성을 가진 트랜지스터 또는 저전력 소비의 트랜지스터를 형성할 수 있고, 높은 내구성과 높은 내열성을 가진 장치가 제공될 수 있으며, 또는 경량화 또는 박형화가 달성할 수 있다.
기판(11)과 게이트 전극(13) 사이에 베이스 절연막이 제공될 수 있다. 베이스 절연막의 예로는 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 질화산화 실리콘막, 산화 갈륨막, 산화 하프늄막, 산화 이트륨막, 산화 알루미늄막, 및 산화질화 알루미늄막을 포함한다. 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등이 베이스 절연막에 사용될 경우, 기판(11)으로부터 알칼리 금속, 물, 및 수소와 같은 불순물이 산화물 반도체막(17)으로 확산되는 것을 억제하는 것이 가능하다고 주목된다.
게이트 전극(13)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 니켈, 아연, 코발트, 및 텅스텐으로부터 선택되는 금속 원소; 이러한 금속 원소 중 어느 하나를 성분으로서 함유하는 합금; 이러한 금속 원소를 조합해서 함유하는 합금 등을 사용하여 형성될 수 있다. 또한, 망간 및 지르코늄으로부터 선택되는 하나 이상의 금속 원소가 사용될 수 있다. 게이트 전극(13)은 단층 구조 또는 2 이상의 층의 층상 구조를 가질 수 있다. 예를 들면, 하기 중 어느 하나: 실리콘을 함유하는 알루미늄막의 단층 구조; 망간을 함유하는 구리막의 단층 구조; 티타늄막이 알루미늄막 상에 적층되어 있는 2층 구조; 티타늄막이 질화 티타늄 상에 적층되어 있는 2층 구조; 텅스텐막이 질화 티타늄막 상에 적층되어 있는 2층 구조; 텅스텐막이 질화 탄탈막 또는 질화 텅스텐막 상에 적층되어 있는 2층 구조; 구리막이 망간을 함유하는 구리막 상에 적층되어 있는 2층 구조; 티타늄막, 알루미늄막, 및 티타늄막이 순서대로 적층되어 있는 3층 구조; 망간을 함유하는 구리막, 구리막, 및 망간을 함유하는 구리막이 순서대로 적층되어 있는 3층 구조 등이 사용될 수 있다. 또한, 알루미늄 및 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오븀, 및 스칸듐으로부터 선택되는 하나 이상의 원소를 함유하는 합금막 또는 질화막이 사용될 수 있다.
게이트 전극(13)은 인듐 주석 산화물, 텅스텐 산화물을 함유하는 인듐 산화물, 텅스텐 산화물을 함유하는 인듐 아연 산화물, 티타늄 산화물을 함유하는 인듐 산화물, 티타늄 산화물을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 함유하는 인듐 주석 산화물과 같은 차광성 도전성 재료를 사용하여 형성될 수도 있다.
보호막(21)이 질소를 함유하고 결함수가 적은 산화물 절연막을 사용하여 형성될 경우에 있어서, 게이트 절연막(15)은, 예를 들면 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, Ga-Zn계 금속 산화물 등을 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 산화물 반도체막(17)과의 계면 특성을 개선시키기 위해서 산화물 반도체막(17)과 접촉하고 있는 게이트 절연막(15)의 적어도 하나의 영역을 산화물 절연막으로 사용하는 것이 바람직하다고 주목된다.
또한, 게이트 절연막(15)으로서 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연막을 제공함으로써 산화물 반도체막(17)으로부터 산소의 외부 확산 및 외부로부터 산화물 반도체막(17)으로 수소, 물 등의 침입을 방지하는 것이 가능해진다. 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연막으로서, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이크륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막을 예로서 들 수 있다.
하프늄 실리케이트(HfSiOx), 질소가 첨가되어 있는 하프늄 실리케이트(HfSixOyNz), 질소가 첨가되어 있는 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 또는 산화 이트륨과 같은 하이-k 재료를 사용하여 게이트 절연막(15)을 형성해서 트랜지스터의 게이트 누전을 감소시킬 수 있다.
게이트 절연막(15)의 두께는 5 ㎚ 이상 및 400 ㎚ 이하이고, 바람직하게는 10 ㎚ 이상 및 300 ㎚ 이하, 더욱 바람직하게는 50 ㎚ 이상 및 250 ㎚ 이하이다.
산화물 반도체막(17)은 적어도 In 또는 Zn을 함유하는 금속 산화물막을 사용하여 형성되고; 대표 예로는, In-Ga 산화물막, In-Zn 산화물막, 또는 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nb)을 들 수 있다.
산화물 반도체막(17)이 In-M-Zn 산화물을 포함할 경우에 있어서, In 및 M의 합이 100 원자%라 가정될 경우 In 및 M의 비율은 하기: In의 비율은 25 원자% 보다 많고 M의 비율은 75 원자% 미만이 바람직하며, In의 비율은 34 원자% 보다 많고 M의 비율은 66 원자% 미만인 것이 더욱 바람직하다고 주목된다.
산화물 반도체막(17)의 에너지 갭은 2 eV 이상이고, 바람직하게는 2.5 eV 이상이며, 더욱 바람직하게는 3 eV 이상이다. 이러한 넓은 에너지 갭을 갖는 산화물 반도체를 사용하여, 트랜지스터(10)의 오프-상태의 전류를 감소시킬 수 있다.
산화물 반도체막(17)의 두께는 3 ㎚ 이상 및 200 ㎚ 이하이고, 바람직하게는 3 ㎚ 이상 및 100 ㎚ 이하이며, 더욱 바람직하게는 3 ㎚ 이상 및 50 ㎚ 이하이다.
산화물 반도체막(17)이 In-M-Zn 산화물(M이 Al, Ga, Y, Zr, La, Ce, 또는 Nd를 나타냄)을 함유할 경우에 있어서, In-M-Zn 산화물의 막을 형성하기 위해 사용되는 스퍼터링 타겟의 금속 원소의 원자비는 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타겟의 금속 원소의 원자비는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, 및 In:M:Zn=3:1:2가 바람직하다. 형성된 산화물 반도체막(17)의 금속 원소의 원자비는 스퍼터링 타겟의 금속 원소의 상기 원자비의 오차로서 ±40의 범위 내로 달라진다는 것이 주목된다.
산화물 반도체에 함유되는 수소는 금속 원자와 결합하는 산소와 반응해서 물이 되고, 산소가 방출되는 격자(또는 부분)에 산소 결손을 야기한다. 산소 결손에 수소의 침입으로 인해, 캐리어로서 기능하는 전자가 발생한다. 또한, 몇몇 경우에 있어서, 수소의 일부가 금속 원소와 결합하는 산소와 결합하는 것은 캐리어로서 기능하는 전자 발생을 야기한다. 따라서, 수소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온 상태로 되기 쉽다.
따라서, 산화물 반도체막(17)의 산소 결손뿐만 아니라 수소가 가능한 한 많이 감소되는 것이 바람직하다. 구체적으로는, 산화물 반도체막(17)에 있어서, 2차 이온 질량 분석법(SIMS)으로 측정되는 수소 농도는 2×1020 원자/㎤ 이하, 바람직하게는 5×1019 원자/㎤ 이하, 더욱 바람직하게는 1×1019 원자/㎤ 이하, 더욱 바람직하게는 5×1018 원자/㎤ 이하, 더욱 바람직하게는 1×1018 원자/㎤ 이하, 더욱 바람직하게는 5×1017 원자/㎤ 이하, 더욱 바람직하게는 1×1016 원자/㎤ 이하이다. 결과적으로, 트랜지스터(10)는 양의 임계 전압(노멀리-오프 특성)을 갖는다.
제14족에 속하는 하나의 원소인 실리콘 또는 탄소가 산화물 반도체막(17)에 함유될 경우, 산소 결손이 산화물 반도체막(17)에서 증가하고, 산화물 반도체막(17)은 n형 막이 된다. 따라서, 산화물 반도체막(17)의 실리콘 또는 탄소의 농도(농도는 SIMS로 측정됨)는 2×1018 원자/㎤ 이하이고, 바람직하게는 2×1017 원자/㎤ 이하이다. 결과적으로, 트랜지스터(10)는 양의 임계 전압(노멀리-오프 특성)을 갖는다.
또한, SIMS로 측정되는 산화물 반도체막(17)의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018 원자/㎤ 이하이고, 바람직하게는 2×1016 원자/㎤ 이하이다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합할 경우 캐리어를 발생시키고, 이 경우에 트랜지스터의 오프-상태의 전류가 증가한다. 따라서, 산화물 반도체막(17)의 알칼리 금속 또는 알칼리 토금속의 농도를 감소시키는 것이 바람직하다. 결과적으로, 트랜지스터(10)는 양의 임계 전압(노멀리-오프 특성)을 갖는다.
또한, 질소를 함유할 경우, 산화물 반도체막(17)은 캐리어로서 기능하는 전자의 발생 및 캐리어 밀도의 증가에 의해 n형 막이 된다. 따라서, 질소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온으로 되기 쉽다. 이런 이유로, 산화물 반도체막의 질소를 가능한 한 많이 감소시키는 것이 바람직하고; SIMS로 측정되는 질소의 농도는, 예를 들면 5×1018 원자/㎤ 이하로 설정하는 것이 바람직하다.
산화물 반도체막(17)의 불순물을 감소시킬 경우, 산화물 반도체막(17)의 캐리어 밀도가 저하될 수 있다. 산화물 반도체의 캐리어 밀도는 1×1017 /㎤ 이하가 바람직하고, 1×1015 /㎤ 이하가 더욱 바람직하며, 1×1013 /㎤가 더욱 바람직하고, 1×1011 /㎤ 이하가 가장 바람직하다.
산화물 반도체막(17)으로서 불순물 농도가 낮고 결함 상태 밀도가 낮은 산화물 반도체막을 사용하는 것이 바람직하고, 이 경우 트랜지스터는 보다 우수한 전기 특성을 가질 수 있다고 주목된다. 여기서, 불순물 농도가 낮고 결함 상태 밀도가 낮은(산소 결손수가 작음) 상태를 "고순도 진성화" 또는 "실질적으로 고순도 진성화"라 지칭한다. 고순도 진성화 또는 실질적으로 고순도 진성화 산화물 반도체를 사용하여 형성되는 트랜지스터는 캐리어 발생원이 적으므로 몇몇 경우에 있어서 낮은 캐리어 밀도를 갖는다. 따라서, 채널 영역이 형성되는 산화물 반도체막을 포함하는 트랜지스터는 양의 임계 전압(노멀리-오프 특성)을 갖기 쉽다. 고순도 진성화 또는 실질적으로 고순도 진성화 산화물 반도체막을 포함하는 트랜지스터는 낮은 결함 상태 밀도를 가지므로 몇몇 경우에 있어서 낮은 트랩 상태를 갖는다. 또한, 고순도 진성화 또는 실질적으로 고순도 진성화 산화물 반도체막은 오프-상태의 전류가 매우 낮고; 오프-상태의 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1 V~10 V의 소스 전극과 드레인 전극 사이에 전극(드레인 전압)에서 1×10-13 A 이하일 수 있다. 따라서, 채널 영역이 산화물 반도체막에 형성되는 트랜지스터는 몇몇 경우에 있어서 전기 특성의 변화가 작고 높은 신뢰성을 갖는다.
예를 들면, 산화물 반도체막(17)은 비-단결정 구조를 가질 수 있다. 예를 들면, 비-단결정 구조는 후술되는 c축 배향된 결정 산화물 반도체(CAAC-OS), 다결정 구조, 후술되는 미세결정 구조, 또는 비정질 구조를 포함한다. 비-단결정 구조 중에서, 비정질 구조는 결함 레벨이 가장 높은 밀도를 갖는 반면, CAAC-OS는 결함 레벨이 가장 낮은 밀도를 갖는다.
산화물 반도체막(17)은 하기: 비정질 구조를 갖는 영역, 미세결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, 후술되는 CAAC-OS의 영역, 및 단결정 구조를 갖는 영역 중 2 이상을 포함하는 혼합막일 수 있다. 혼합막은, 예를 들면 몇몇 경우에 있어서 비정질 구조를 갖는 영역, 미세결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2 이상을 포함하는 단층 구조를 갖는 것이 주목된다. 또한, 몇몇 경우에 있어서 혼합막은 비정질 구조를 갖는 영역, 미세결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2 이상의 적층 구조를 갖는다.
한 쌍의 전극(19 및 20)은 알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 아연, 코발트, 은, 탄탈, 및 텅스텐과 같은 금속 중 어느 하나 및 이들 금속의 어느 하나를 주성분으로서 함유하는 합금을 사용하여 단층 구조 또는 층상 구조로 형성된다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조; 망간을 함유하는 구리막의 단층 구조; 알루미늄막이 티타늄막 상에 적층되는 2층 구조; 알루미늄막이 텅스텐막 상에 적층되는 2층 구조; 구리막이 구리-망간-알루미늄 합금막 상에 적층되는 2층 구조; 구리막이 티타늄막 상에 적층되는 2층 구조; 구리막이 텅스텐막 상에 적층되는 2층 구조; 구리막이 망간을 함유하는 구리막 상에 적층되는 2층 구조; 티타늄막 또는 질화 티타늄막, 알루미늄막 또는 구리막, 및 티타늄막 또는 질화 티타늄막이 순서대로 적층되어 있는 3층 구조; 몰리브덴막 또는 질화 몰리브덴막, 알루미늄막 또는 구리막, 및 몰리브덴막 또는 질화 몰리브덴막이 이 순서대로 적층되어 있는 3층 구조; 망간을 함유하는 구리막, 구리막, 및 망간을 함유하는 구리막이 순서대로 적층되어 있는 3층 구조 등을 들 수 있다. 산화 인듐, 산화 주석, 또는 산화 아연을 함유하는 투명 도전성 재료를 사용할 수 있다는 것이 주목된다.
본 실시형태의 한 쌍의 전극(19 및 20)이 산화물 반도체막(17)과 보호막(21) 사이에 제공되더라도, 한 쌍의 전극(19 및 20)은 게이트 절연막(15)과 산화물 반도체막(17) 사이에 제공될 수 있다는 것이 주목된다.
게이트 절연막(15)이 질소를 함유하고 결함수가 작은 산화물 절연막으로 이루어질 경우, 보호막(21)은 산화 실리콘, 산화질화 실리콘, Ga-Zn계 금속 산화물 등을 사용하여 형성될 수 있다.
또한, 보호막(21)으로서 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연막을 제공함으로써 산화물 반도체막(17)으로부터 산소의 외부 확산 및 외부로부터 산화물 반도체막(17)으로 수소, 물 등의 침입을 방지하는 것이 가능해진다. 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연막에 대해서, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막, 및 질화 실리콘막을 예로서 들 수 있다.
보호막(21)은 50 ㎚ 이상 또는 1000 ㎚ 이하, 바람직하게는 150 ㎚ 이상 및 400 ㎚ 이하인 두께를 가진 영역을 포함한다.
<2. 트랜지스터의 제조방법>
이어서, 도 1A~1C에 트랜지스터(10)를 제조하기 위한 방법은 도 3A~3D를 참조하여 기술된다. 도 1A의 일점쇄선 A-B를 따르는 채널 길이 방향으로의 단면 및 도 1A의 일점쇄선 C-D를 따르는 채널 폭 방향으로의 단면은 트랜지스터(10)를 제조하기 위한 방법을 기술하기 위해 도 3A~3D에 사용된다.
트랜지스터(10)에 포함되는 막(즉, 절연막, 산화물 반도체막, 금속 산화물막, 도전막 등)은 스퍼터링법, 화학 기상 증착(CVD)법, 진공 증착법, 및 펄스 레이저 증착(PLD)법 중 어느 하나에 의해 형성될 수 있다. 또한, 코팅법 또는 프린팅법이 사용될 수 있다. 스퍼터링법 및 플라즈마-향상된 화학 기상 증착(PECVD)법이 막 형성법의 대표 예가지만, 열 CVD법이 사용될 수 있다. 열 CVD법으로서, 예를 들면 금속 유기화학 기상 증착(MOCVD)법 또는 원자층 증착(ALD)법이 사용될 수 있다.
열 CVD법에 의한 증착은 챔버 내의 압력을 대기압 또는 감압으로 설정하고 원료 가스와 산화제를 동시에 챔버에 공급하여 기판 근방 또는 기판 상에서 서로 반응시키는 방식으로 행해질 수 있다. 따라서, 플라즈마가 증착으로 발생되지 않으므로; 열 CVD법은 플라즈마 손상으로 인한 결함이 야기되지 않는다는 이점을 갖는다.
ALD법에 의한 증착은 챔버 내의 압력은 대기압 또는 감압으로 설정하고, 반응용 원료 가스가 순차적으로 챔버로 도입된 다음, 가스 도입의 순서를 반복하는 방식으로 행해질 수 있다. 예를 들면, 각 스위칭 밸브(고속 밸브라 지칭함)를 스위칭함으로써 2종 이상의 원료 가스가 순차적으로 챔버로 공급된다. 이러한 경우에 있어서, 제1 원료 가스가 도입되고, 원료 가스가 혼합되지 않도록 불활성 가스(예를 들면, 아르곤 또는 질소) 등이 동시 또는 제1 원료 가스가 도입된 후에 도입된 다음, 제2 원료 가스가 도입된다. 또한, 제1 원료 가스 및 불활성 가스가 동시에 도입되는 경우에 있어서, 불활성 가스는 캐리어 가스로서 기능하고, 불활성 가스는 제2 원료 가스로서 동시에 도입된다는 것이 주목된다. 제1 원료 가스는 불활성 가스의 도입 대신에 진공 증착에 의해 배기된 다음, 제2 원료 가스가 도입될 수 있다. 제1 원료 가스가 기판의 표면에 흡착되어서 제1 단원자층을 형성한 다음; 제2 원료 가스가 제1 단원자층과 반응하기 위해 도입되고; 결과적으로, 제2 단원자층은 제1 단원자층 상에 적층되어서 박막이 형성된다.
가스 도입의 순서는 소망한 두께를 얻을 때까지 복수 회 반복함으로써, 단차 피복성이 우수한 박막이 형성될 수 있다. 박막의 두께는 가스 도입 순서의 반복 회수에 의해서 조정될 수 있으므로; ALD법은 두께를 정밀하게 조정하는 것이 가능하므로 미세한 FET를 제조하기에 적합하다.
도 3(A)에 나타낸 바와 같이, 게이트 전극(13)은 기판(11) 상에 형성된다.
게이트 전극(13)의 형성방법을 후술한다. 우선, 도전막은 스퍼터링법, 진공 증착법, 펄스 레이저 증착(PLD)법, 열 CVD법 등에 의해 형성된 다음, 마스크가 포토리소그래피 공정에 의해 도전막 상에 형성된다. 이어서, 도전막은 마스크를 사용하여 부분적으로 에칭되어 게이트 전극(13)을 형성한다. 그 후, 마스크가 제거된다.
게이트 전극(13)은 상기 형성방법을 대신하여 전해 도금법, 프린팅법, 잉크젯법 등에 의해 형성될 수 있다는 것이 주목된다.
또한, 텅스텐막은 ALD를 채용하여 증착 장치를 사용하여 도전막으로서 형성될 수 있다. 이 경우에 있어서, WF6 가스 및 B2H6 가스를 순차적으로 1회 이상 도입해서 초기 텅스텐막을 형성한 다음, WF6 가스 및 H2 가스를 동시에 도입해서 텅스텐막을 형성한다. SiH4 가스가 B2H6 가스 대신에 사용될 수 있다는 것을 주목한다.
여기서, 100 ㎚ 두께의 텅스텐막이 스퍼터링법에 의해 형성된다. 이어서, 마스크가 포토리소그래피 공정에 의해 형성되고, 텅스텐막이 마스크를 사용하여 드라이 에칭해서 게이트 전극(13)을 형성한다.
그 다음, 게이트 절연막(15)을 기판(11) 및 게이트 전극(13) 상에 형성하고, 산화물 반도체막(17)을 게이트 절연막(15) 상 및 게이트 전극(13)과 중첩하는 영역에 형성한다.
게이트 절연막(15)은 스퍼터링법, CVD법, 진공 증착법, 펄스 레이저 증착(PLD)법, 열 CVD법 등에 의해 형성된다.
게이트 절연막(15)으로서 산화 실리콘막 또는 산화질화 실리콘막을 형성하는 경우에 있어서, 실리콘을 함유하는 증착 가스 및 산화성 가스를 원료 가스로서 사용하는 것이 바람직하다. 실리콘을 함유하는 증착 가스의 대표 예는 실란, 디실란, 트리실란, 및 플루오르화 실란을 포함한다. 산화성 가스의 예로는 산소, 오존, 일산화이질소, 및 이산화질소 등을 포함한다.
산화 갈륨막이 게이트 절연막(15)으로서 형성되는 경우에 있어서, MOCVD법이 사용될 수 있다.
산화 하프늄막이 MOCVD법 또는 ALD법과 같은 열 CVD법에 의해 게이트 절연막(15)으로서 형성되는 경우에 있어서, 2종의 가스, 즉 산화제로서 오존(O3) 및 용매와 하프늄 전구체 화합물(하프늄 알콕시드 용액, 대표적으로는 테트라키스(디메틸아미드)하프늄(TDMAH))을 함유하는 기화액에 의해 얻어지는 원재료 가스가 사용된다. 테트라키스(디메틸아미드)하프늄의 화학식은 Hf[N(CH3)2]4임을 주목한다. 또 다른 재료액의 예로는 테트라키스(에틸메틸아미드)하프늄을 포함한다.
산화 알루미늄막이 MOCVD법 또는 ALD법과 같은 열 CVD법에 의해 게이트 절연막(15)으로서 형성되는 경우에 있어서, 2종의 가스, 즉 산화제로서 H2O 및 용매와 알루미늄 전구체 화합물(예를 들면, 트리메틸알루미늄(TMA))을 함유하는 기화액에 의해 얻어지는 원재료 가스가 사용된다. 트티메틸알루미늄의 화학식은 Al(CH3)3임을 주목한다. 또 다른 재료액의 예로는 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄 및 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트)를 포함한다.
또한, 산화 실리콘막이 MOCVD법 또는 ALD법과 같은 열 CVD법에 의해 게이트 절연막(15)으로서 형성하는 경우에 있어서, 헥사클로로디실란이 증착면에 흡착되고, 흡착물에 함유되는 염소가 제거되며, 산화성 가스(예를 들면, O2 또는 일산화이질소)의 라디칼을 공급해서 흡착물과 반응시킨다.
여기서, 산화질화 실리콘막이 플라스마 CVD법에 의해 게이트 절연막(15)으로서 형성된다.
산화물 반도체막(17)의 형성방법을 후술한다. 산화물 반도체막은 스퍼터링법, 코팅법, 펄스 레이저 증착법, 레이저 어블레이션법, 열 CVD법 등에 의해 게이트 절연막(15) 상에 형성된다. 그 다음, 마스크를 포토리소그래피 공정에 의해 산화물 반도체막 상에 형성시킨 후, 산화물 반도체막을 마스크를 사용하여 부분적으로 에칭한다. 따라서, 도 3B에 나타낸 바와 같이 게이트 절연막(15) 상 및 게이트 전극(13)과 부분적으로 중첩하도록 소자 분리된 산화물 반도체막(17)을 형성한다. 그 후, 마스크를 제거한다.
또한, 산화물 반도체막(17)을 형성하기 위해 프린팅법을 사용함으로써, 소자 분리된 산화물 반도체막(17)이 직접 형성될 수 있다.
스퍼터링법에 의해 산화물 반도체막을 형성하는 경우에 플라즈마를 발생시키기 위한 전원 장치로서는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절하게 사용할 수 있다.
스퍼터링 가스로서는, 희가스(대표적으로는 아르곤), 산소 가스, 또는 희가스와 산소 가스의 혼합 가스를 적절하게 사용할 수 있다. 희가스와 산소 가스의 혼합 가스인 경우에 있어서, 희가스에 대한 산소의 비율을 증가시키는 것이 바람직하다.
또한, 타겟은 형성되는 산화물 반도체막의 조성에 의해서 적절하게 선택될 수 있다.
예를 들면, 150℃ 이상 및 750℃ 이하, 바람직하게는 150℃ 이상 및 450℃ 이하, 더욱 바람직하게는 200℃ 이상 및 350℃ 이하의 기판 온도에서 스퍼터링법에 의해 산화물 반도체막이 형성되는 경우에 있어서, 산화물 반도체막은 CAAC-OS막일 수 있다.
CAAC-OS막의 증착에 대해서, 하기 조건을 사용하는 것이 바람직하다.
증착 중에 CAAC-OS막으로 불순물의 침입을 억제함으로써 불순물에 의해 결정 상태가 무너지는 것을 방지할 수 있다. 예를 들면, 증착 챔버 내에 존재하는 불순물(예를 들면, 수소, 물, 이산화탄소, 또는 질소)의 농도는 감소될 수 있다. 또한, 증착 가스 내의 불순물의 농도는 감소될 수 있다. 구체적으로는, 증착 가스의 노점은 -80℃ 이하, 바람직하게는 -100℃ 이하가 사용된다.
또한, 증착시에 플라즈마 손상을 감소시키기 위해서 증착 가스의 산소 비율은 증가되고 전력은 최적화되는 것이 바람직하다. 증착 가스의 산소 비율은 30 vol% 이상, 바람직하게는 100 vol% 이상이다.
스퍼터링 타겟의 예로서, In-Ga-Zn계 금속 산화물 타겟을 후술한다.
산화물 반도체막이 형성된 후, 열처리에 의해 탈수소화 또는 탈수화가 행해질 수 있다. 열처리 온도는 대표적으로 150℃ 이상 및 기판의 왜곡점 미만, 바람직하게는 250℃ 이상 및 450℃ 이하, 더욱 바람직하게는 300℃ 이상 및 450℃ 이하이다.
열처리는 질소를 함유하는 불활성 가스 분위기 또는 헬륨, 네온, 아르곤, 크세논, 또는 크립톤과 같은 희가스 하에서 행해진다. 또한, 열처리는 우선 불활성 가스 분위기 하에서 행해진 다음, 산소 분위기 하에서 행해질 수 있다. 상기 불활성 가스 분위기 및 상기 산소 분위기는 수소, 물 등을 함유하지 않는 것이 바람직하다. 처리 시간은 3분~24분이다.
전기로, RTA 장치 등이 열처리에 사용될 수 있다. RTA 장치를 사용하여, 가열 시간이 짧으면 기판의 왜곡점 이상의 온도에서 열처리가 행해질 수 있다. 따라서, 열처리 시간을 단축시킬 수 있다.
산화물 반도체막을 가열하면서 형성하거나 산화물 반도체막의 형성 후에 열처리를 행함으로써, 수소 농도는 5×1019 원자/㎤ 이하, 바람직하게는 1×1019 원자/㎤ 이하, 더욱 바람직하게는 5×1018 원자/㎤ 이하, 더욱 바람직하게는 1×1018 원자/㎤ 이하, 가장 바람직하게는 5×1017 원자/㎤ 이하, 가장 바람직하게는 1×1016 원자/㎤ 이하일 수 있다.
예를 들면, 산화물 반도체막, 예를 들면 InGaZnOX(X>0)막을 ALD를 채용하는 증착 장치를 사용하여 형성되는 경우에 있어서, In(CH3)3 가스와 O3 가스를 순차적으로 2회 이상 도입해서 InO2 층, Ga(CH3)3 가스를 형성하고, O3 가스를 1회 도입해서 GaO층을 형성한 다음, Zn(CH3)2 가스 및 O3 가스를 1회 도입해서 ZnO층을 형성한다. 이들 층의 순서는 이 예에 제한되지 않는 것에 주목한다. InGaO2 층, InZnO2 층, GaInO층, ZnInO 층, 또는 GaZnO 층과 같은 혼합 화합물층을 이들 가스를 혼합함으로써 형성될 수 있다. Ar과 같은 불활성 가스와 버블링함으로써 얻어지는 H2O 가스가 O3 가스 대신에 사용될 수 있지만, H를 함유하지 않은 O3 가스를 사용하는 것이 바람직하다는 것에 주목한다. In(CH3)3 가스 대신에, In(C2H5)3가 사용될 수 있다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스가 사용될 수 있다. 또한, Zn(CH3)2 가스가 사용될 수 있다.
여기서, 35 ㎚ 두께의 산화물 반도체막이 스퍼터링법에 의해 형성되고, 마스크는 산화물 반도체막 상에 형성된 다음, 산화물 반도체막의 일부가 선택적으로 에칭된다. 그 다음, 마스크가 제거된 후, 열처리는 질소와 산소를 함유하는 혼합 분위기 하에서 행해짐으로써, 산화물 반도체막(17)이 형성된다.
열처리가 350℃ 이상 및 650℃ 이하, 바람직하게는 450℃ 이상 및 600℃ 이하의 온도에서 행해질 경우, 후술되는 CAAC 비율이 70% 보다 많고 100% 미만이며, 바람직하게는 80% 보다 많고 100% 미만이며, 더욱 바람직하게는 90% 보다 많고 100% 미만이며, 가장 바람직하게는 95% 보다 많고 98% 이하인 산화물 반도체막을 얻는 것이 가능해진다. 또한, 저함량의 수소, 물 등을 갖는 산화물 반도체막을 얻는 것이 가능해진다. 이것은 낮은 불순물 농도와 낮은 결함 상태의 밀도를 가진 산화물 반도체막을 형성할 수 있다는 것을 의미한다.
이어서, 도 3C에 나타낸 바와 같이, 한 쌍의 전극(19 및 20)이 형성된다.
한 쌍의 전극(19 및 20)을 형성하기 위한 방법을 후술한다. 우선, 도전막은 스퍼터링법, 진공 증착법, 펄스 레이저 증착(PLD)법, 열 CVD법 등에 의해 형성된다. 그 다음, 마스크는 포토리소그래피 공정에 의해 도전막 상에 형성된다. 그 후, 도전막은 마스크를 사용하여 에칭되어서 한 쌍의 전극(19 및 20)을 형성한다. 그 후, 마스크는 제거된다.
여기서, 50 ㎚ 두께의 텅스텐막, 400 ㎚ 두께의 알루미늄막, 및 100 ㎚ 두께의 티타늄막을 순차적으로 스퍼터링법에 의해 적층한다. 이어서, 마스크는 포토리소그래피 공정에 의해 티타늄막 상에 형성되고 텅스텐막, 알루미늄막, 및 티타늄막은 마스크를 사용하여 드라이 에칭해서 한 쌍의 전극(19 및 20)을 형성한다.
한 쌍의 전극(19 및 20)을 형성한 후에 열처리가 행해질 수 있다는 것에 주목한다. 예를 들면, 이 열처리는 산화물 반도체막(17)이 형성된 후에 행해진 열처리와 마찬가지의 방식으로 행해질 수 있다.
한 쌍의 전극(19 및 20)이 형성된 후, 에칭 잔류물을 제거하기 위해서 세정 처리가 행해지는 것이 바람직하다. 한 쌍의 전극(19 및 20)의 짧은 회로가 이 세정 처리에 의해 억제될 수 있다. 세정 처리는 테트라메틸암모늄 히드록시드(TMAH) 용액과 같은 알칼리성 용액; 플루오르화수소산, 옥살산 용액, 또는 인산 용액과 같은 산성 용액; 또는 물을 사용하여 행해질 수 있다.
이어서, 보호막(21)은 산화물 반도체막(17) 및 한 쌍의 전극(19 및 20) 상에 형성된다. 보호막(21)은 스퍼터링법, CVD법, 증착법 등에 의해 형성될 수 있다.
질소를 함유하고 결함수가 적은 산화물 절연막이 보호막(21)으로서 형성될 경우, 산화질화 실리콘막이 산화물 절연막의 예로서 CVD법에 의해 형성될 수 있다. 이 경우에 있어서, 실리콘을 함유하는 증착 가스 및 산화성 가스를 원료 가스로서 사용하는 것이 바람직하다. 실리콘을 함유하는 증착 가스의 대표 예로는 실란, 디실란, 트리실란 및 플루오르화 실란을 포함한다. 산화성 가스의 예로는 일산화이질소 및 이산화질소를 포함한다.
증착 가스에 대한 산화성 가스의 비가 20배 보다 많고 100배 미만이며, 바람직하게는 40배 보다 많고 80배 이하이며 처리 챔버 내의 압력은 100 ㎩ 미만, 바람직하게는 50 ㎩ 이하인 조건 하에서 질소를 함유하고 결함수가 적은 산화물 절연막을 CVD법에 의해 형성할 수 있다.
여기서, 기판(11)이 온도 220℃에서 유지되고, 유량 50 sccm의 실란 및 유량 2000 sccm의 일산화이질소를 원료 가스로서 사용하며, 처리 챔버 내의 압력은 20 ㎩, 및 13.56 MHz(전력 밀도로서 1.6×10-2 W/㎠)에서 고주파 전력 100 W를 평행판 전극에 공급하는 조건 하에서 플라즈마 CVD법에 의해 산화질화 실리콘막이 형성된다.
질소를 함유하고 결함수가 적은 산화물 절연막이 보호막(21)으로서 형성될 경우에 있어서, 암모니아는 실란을 함유하는 증착 가스 또는 산화성 가스 대신에 원료 가스로서 사용될 수 있다. 그 경우에 있어서, 17 m/z의 질량-대-전하비(대표 예로서는 암모니아)는 대량 가스가 방출되는 영역을 포함하는 막이 형성될 수 있다.
산화질화 실리콘막은, 예를 들면 기판(11)을 온도 220℃로 유지하고, 유량 30 sccm의 실란, 유량 4000 sccm의 일산화이질소, 및 유량 100 sccm의 암모니아가 원료 가스로서 사용되고, 처리 챔버 내의 압력이 40 ㎩, 및 13.56 MHz(전력 밀도로서 2.4×10-2 W/㎠)에서 고주파 전력 150 W를 평행판 전극에 공급하는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
이어서, 열처리가 행해질 수 있다. 열처리 온도는 대표적으로 150℃ 이상 및 기판의 왜곡점 미만, 바람직하게는 200℃ 이상 및 450℃ 이하, 더욱 바람직하게는 300℃ 이상 및 450℃ 이하이다. 열처리에 의해, 보호막(21)에 함유되는 물, 수소 등이 방출될 수 있다.
여기서, 1시간 동안 질소와 산소를 함유하는 혼합 분위기 하 350℃에서 열처리가 행해진다.
이어서, 또 다른 열처리가 행해질 수 있다. 열처리 온도는 대표적으로 150℃ 이상 및 기판의 왜곡점 미만, 바람직하게는 200℃ 이상 및 450℃ 이하, 더욱 바람직하게는 300℃ 이상 및 450℃ 이하이다.
상기 단계를 통해서, 임계 전압의 변화가 감소된 트랜지스터가 제조될 수 있다. 또한, 전기 특성의 변화가 감소된 트랜지스터가 제조될 수 있다.
<변형예 1>
본 실시형태에 기술된 트랜지스터(10)의 변형예는 도 4A 및 4B를 참조하여 기술된다. 본 변형예에 기술된 각 트랜지스터에 있어서, 게이트 절연막 또는 보호막은 적층 구조를 갖는다.
산화물 반도체를 사용하는 트랜지스터에 있어서, 산화물 반도체막의 산소 결손은 트랜지스터의 전기 특성 결함을 야기한다. 예를 들면, 막 내에 산소 결손을 포함하는 산화물 반도체막을 함유하는 트랜지스터의 임계 전압은 음의 방향으로 쉽게 시프트되고, 이러한 트랜지스터는 노멀리-온 특성을 가지는 경향이 있다. 이것은 산화물 반도체막의 산소 결손으로 인해 전하가 발생되어 산화물 반도체막의 저항을 감소시키기 때문이다.
또한, 산화물 반도체막이 산소 결손을 포함할 경우, 경시 변화나 바이어스-온도 스트레스 시험(이하 BT 스트레스 시험이라 지칭함)으로 인해 트랜지스터의 전기 특성의 변동량, 대표 예로는 임계 전압의 변동량이 증가한다는 점에서 문제가 있다.
따라서, 보호막의 일부로서 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막을 형성함으로써, 음의 방향으로 임계 전압의 시프트가 억제되고 우수한 전기 특성을 갖는 트랜지스터가 제조될 수 있다. 또한, 시간에 따라 전기 특성의 변화 또는 게이트 BT 광 스트레스 시험으로 인한 전기 특성의 변화가 작은 신뢰성이 높은 트랜지스터를 제조할 수 있다.
도 4A에 나타낸 트랜지스터(10a)에 있어서, 보호막(21)은 다층 구조를 갖는다. 구체적으로, 보호막(21)은 산화물 절연막(23), 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막(25), 및 질화물 절연막(27)을 포함한다. 산화물 반도체막(17)과 접촉하는 산화물 절연막(23)은 트랜지스터(10)의 게이트 절연막(15)과 보호막(21) 중 적어도 하나로서 사용될 수 있는 질소를 함유하고 결함수가 적은 산화물 절연막이다.
산화물 절연막(25)은 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막을 사용하여 형성된다. 산소의 일부가 열에 의해 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막으로부터 방출된다. 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막은 TDS 분석에서 산소 원자로 전환되는 산소의 방출량은 1.0×1018 원자/㎤ 이상, 바람직하게는 3.0×1020 원자/㎤ 이상인 산화물 절연막이다. TDS 분성의 막 표면 온도는 바람직하게는 100℃ 이상 및 700℃ 이하, 또는 100℃ 이상 및 500℃ 이하인 것에 주목한다.
두께 30 ㎚ 이상 및 500 ㎚ 이하, 또는 50 ㎚ 이상 및 400 ㎚ 이하의 두께를 갖는 산화 실리콘막, 산화질화 실리콘막 등이 산화물 절연막(25)에 사용될 수 있다.
산화물 절연막(25)으로서, 산화 실리콘막 또는 산화질화 실리콘막이 하기: 진공 배기된 플라즈마 CVD 장치의 처리 챔버 내에 위치된 기판은 온도 180℃ 이상 및 280℃ 이하, 바람직하게는 200℃ 이상 및 240℃ 이하에서 유지되고, 처리 챔버에 원료 가스의 도입으로 압력은 100 ㎩ 이상 및 250 ㎩ 이하, 바람직하게는 100 ㎩ 이상 및 200 ㎩ 이하이며, 0.17 W/㎠ 이상 및 0.5 W/㎠ 이하, 바람직하게는 0.25 W/㎠ 이상 및 0.35 W/㎠ 이하의 고주파 전력이 처리 챔버 내의 제공되는 전극에 공급되는 조건 하에서 형성된다.
산화물 절연막(25)의 원료 가스로서, 실리콘을 함유하는 증착 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 함유하는 증착 가스의 대표 예로는 실란, 디실란, 트리실란, 및 플루오르화 실란을 포함한다. 산화성 가스로서는, 산소, 오존, 일산화이질소, 이산화질소를 예로서 들 수 있다.
산화물 절연막(25)의 막 형성 조건으로서, 상기 전력 밀도를 갖는 고주파 전력이 상기 압력을 갖는 처리 챔버에 공급됨으로써, 플라즈마 중으로 원료가스의 분해 효율이 증가하고, 산소 라디칼이 증가하며, 원료 가스의 산화가 촉진됨으로써 산화물 절연막(25)의 산소 함량이 화학량론적 조성의 것보다 많아지게 된다. 동시에, 상기 온도 범위 내의 기판 온도에서 형성되는 막에 있어서, 실리콘과 산소 사이의 결합이 약해지므로, 후 공정의 열처리에 의해 막 중의 산소의 일부가 방출된다. 따라서, 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하고 열에 의해 산소의 일부가 방출되는 산화물 절연막을 형성하는 것이 가능해진다. 또한, 산화물 절연막(23)이 산화물 반도체막(17) 상에 기능한다. 따라서, 산화물 절연막(25)을 형성하는 공정에 있어서, 산화물 절연막(23)은 산화물 반도체막(17)의 보호막으로서 제공된다. 결과적으로, 산화물 반도체막(17)에 대한 손상을 감소시키면서 산화물 절연막(25)이 높은 전력 밀도를 갖는 고주파 전력을 사용하여 형성될 수 있다. 후 열처리 공정에 의해, 산화물 절연막(25)에 함유되는 산소의 일부가 산화물 반도체막(17)으로 이동해서 산화물 반도체막(17)에 함유되는 산소 결손수가 더욱 감소될 수 있다.
질화물 절연막(27)으로서, 적어도 수소와 산소의 블로킹 효과를 갖는 막이 사용된다. 바람직하게는, 질화물 절연막(27)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는다. 질화물 절연막(27)을 제공함으로써 산화물 반도체막(17)으로부터 산소의 외부 확산 및 외부로부터 산화물 반도체막(17)으로 수소, 물 등의 침입을 방지하는 것이 가능해진다.
질화물 절연막(27)은 50 ㎚ 이상 및 300 ㎚ 이하, 바람직하게는 100 ㎚ 이상 및 200 ㎚ 이하의 두께를 갖는 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등을 사용하여 형성된다.
질화물 절연막(27) 대신에 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 산화물 절연막이 제공될 수 있다는 것에 주목한다. 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 산화물 절연막으로서, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막을 들 수 있다.
질화물 절연막(27)은 스퍼터링법, CVD법 등에 의해 형성될 수 있다.
질화 실리콘막이 질화물 절연막(27)으로서 플라즈마 CVD법에 의해 형성되는 경우에 있어서, 실리콘, 질소, 및 암모니아를 함유하는 증착 가스가 원료 가스로서 사용된다. 원료 가스로서, 질소의 양보다 작은 암모니아의 양을 사용함으로써, 플라즈마 중으로 암모니아가 해리되고 활성종이 발생한다. 활성종은 실리콘을 함유하는 증착 가스에 함유되는 실리콘과 수소 사이의 결합 및 질소 분자 사이의 3중 결합을 끊는다. 결과적으로, 실리콘 및 질소 사이의 결합이 촉진되고 실리콘과 수소 사이의 결합이 약한 결함수가 적은 치밀한 질화 실리콘막이 형성될 수 있다. 대조적으로, 원료 가스 중의 질소의 양보다 암모니아의 양이 많을 경우, 실리콘을 함유하는 증착 가스의 해리와 질소의 분리가 촉진되지 않고, 실리콘과 수소 사이의 결합이 잔존하고 결함이 증가된 희박한 질화 실리콘막이 형성된다. 따라서, 원료 가스에 있어서, 암모니아에 대한 질소의 유량비는 5 이상 및 50 이하가 바람직하고, 10 이상 및 50 이하가 더욱 바람직한 것으로 설정된다.
도 4B에 나타낸 트랜지스터(10b)에 있어서, 게이트 절연막(15)은 질화물 절연막(29)과 질소를 함유하는 산화물 절연막(31)의 적층 구조를 갖고, 산화물 반도체막(17)과 접촉하는 산화물 절연막(31)은 질소를 함유하고 결함수가 적은 산화물 절연막이다.
질화물 절연막(29)으로서, 물, 수소 등의 블로킹 효과를 갖는 막을 사용하는 것이 바람직하다. 또한, 질화물 절연막(29)으로서, 결함수가 적은 막을 사용하는 것이 바람직하다. 질화물 절연막(29)의 대표 예로는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 막을 포함한다.
질화물 절연막(29)으로서 질화 실리콘막의 사용은 하기 효과를 갖는다. 또한, 질화 실리콘막은 산화 실리콘막보다 유전 상수가 높고 산화 실리콘의 것과 동등한 정전용량에 필요한 두께가 크다. 따라서, 게이트 절연막(15)의 물리적 두께가 증가될 수 있다. 이것은 트랜지스터(10b)의 내전압의 저하, 또한 내전압의 증가를 감소시킴으로써, 반도체 장치에 대한 정전 방전 손상을 감소시키는 것이 가능해진다.
산화물 반도체막을 포함하는 트랜지스터에 있어서, 게이트 절연막(15)에 트랩 상태(계면 상태라고도 지칭함)가 포함될 경우, 트랩 상태는 트랜지스터의 전기 특성의 변화, 대표 예로는 임계 전압 변화를 야기할 수 있다. 결과적으로, 트랜지스터 중에서도 전기 특성이 다르다는 점에서 문제가 있다. 따라서, 질화물 절연막(29)으로서 결함수가 적은 질화 실리콘막을 사용하여, 임계 전압의 시프트 및 트랜지스터 중에서도 전기 특성의 변화가 감소될 수 있다.
질화물 절연막(29)은 적층 구조를 가질 수 있다. 예를 들면, 질화물 절연막(29)은 제1 질화 실리콘막이 결함수가 적은 질화 실리콘막을 사용하여 형성되고, 제1 질화 실리콘막 상에 소수의 수소 분자 및 암모니아 분자가 방출되는 질화 실리콘막을 사용하여 제2 질화 실리콘막을 형성함으로써 게이트 절연막(15)은 결함수가 적은 소수의 수소 분자 및 암모니아 분자를 방출하는 게이트 절연막을 사용하여 형성될 수 있는 적층 구조를 갖는다. 결과적으로, 산화물 반도체막(17)에 대한 게이트 절연막(15)에 함유되는 수소와 질소의 이동이 억제될 수 있다.
질화물 절연막(29)은 2단계의 형성방법에 의해 질화 실리콘막을 적층함으로써 형성되는 것이 바람직하다. 우선, 결함수가 적은 제1 질화 실리콘막은 실란, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 사용하는 플라즈마 CVD법에 의해 형성된다. 그 다음, 질화물 절연막(27)에 사용되는 원료 가스의 상술한 유량비와 유사한 유량비에서 원료 가스를 사용함으로써, 소수의 수소 분자 및 암모니아 분자를 방출하는 질화 실리콘막이 제2 질화 실리콘막으로서 형성될 수 있다.
<변형예 2>
본 실시형태에 기술된 트랜지스터(10)의 변형예는 도 5A 및 5B를 참조하여 기술된다. 본 실시형태에 기술된 트랜지스터(10)는 채널-에칭형 트랜지스터이지만; 본 변형예에 기술된 트랜지스터(10c)는 채널 보호형 트랜지스터이다.
도 5A에 나타낸 트랜지스터(10c)는 기판(11) 상에 게이트 전극(13); 기판(11) 및 게이트 전극(13) 상에 게이트 절연막(15); 게이트 절연막(15) 그 사이에서 게이트 전극(13)과 중첩하는 산화물 반도체막(17); 게이트 절연막(15) 및 산화물 반도체막(17) 상에 절연막(33); 및 절연막(33)의 개구부에 산화물 반도체막(17)과 접촉하는 한 쌍의 전극(19 및 20)을 포함한다.
도 5B의 나타낸 트랜지스터(10d)는 산화물 반도체막(17) 상에 절연막(35) 및 산화물 반도체막(17)과 접촉하는 한 쌍의 전극(19 및 20)을 포함한다. 또한, 한 쌍의 전극(19 및 20)의 부분은 절연막(35) 상에 형성된다.
트랜지스터(10c 또는 10d)에 있어서, 한 쌍의 전극(19 및 20)이 형성될 때 백채널 영역으로 대표되는 산화물 반도체막(17)의 일부가 절연막(33 또는 35)으로 도포되고; 따라서, 산화물 반도체막(17)의 백채널 영역은 한 쌍의 전극(19 및 20)을 형성하기 위해 에칭됨으로써 손상되지 않는다. 또한, 절연막(33 또는 35)이 질소를 함유하고 결함수가 적은 산화물 절연막일 경우, 전기 특성의 변화가 억제됨으로써 트랜지스터는 개선된 신뢰성을 가질 수 있다.
<변형예 3>
본 실시형태에 기술된 트랜지스터(10)의 변형예는 도 6A~6C를 참조하여 기술된다. 본 실시형태에 기술된 트랜지스터(10)는 1개의 게이트 전극을 포함하지만; 본 변형예에 기술된 트랜지스터(10e)는 게이트 전극 사이에 개재되는 산화물 반도체막을 가진 2개의 게이트 전극을 포함한다.
반도체 장치에 포함되는 트랜지스터(10e)의 상면도 및 단면도는 도 6A~6C에 나타낸다. 도 6A는 트랜지스터(10e)의 상면도이고, 도 6B는 도 6A의 일점쇄선 A-B를 따라 취해진 단면도이며, 도 6C는 도 6A의 일점쇄선 C-D를 따라 취해진 단면도이다. 또한, 도 6A에 있어서, 기판(11), 게이트 절연막(15), 보호막(21) 등을 간편성을 위해 생략한다 것에 주목한다.
도 6B 및 6C에 나타낸 트랜지스터(10c)는 기판(11) 상에 게이트 전극(13)을 포함하는 채널-에칭형 트랜지스터; 기판(11) 및 게이트 전극(13) 상에 형성된 게이트 절연막(15); 게이트 절연막(15) 그 사이에 제공된 게이트 전극(13)과 중첩하는 산화물 반도체막(17); 및 산화물 반도체막(17)과 접촉하는 한 쌍의 전극(19 및 20)이다. 트랜지스터(10e)는 게이트 절연막(15), 산화물 반도체막(17), 및 한 쌍의 전극(19 및 20) 상에 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)을 포함하는 보호막(21); 및 보호막(21) 상에 형성된 게이트 전극(37)을 더 포함한다. 게이트 전극(37)은 게이트 절연막(15) 및 보호막(21)에 제공된 개구부(42 및 43)를 통해 게이트 전극(13)과 접속되어 있다. 여기서, 게이트 절연막(15)은 질화물 절연막(29) 및 산화물 절연막(31)의 적층이다. 보호막(21)은 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)의 적층이다.
복수의 개구부는 게이트 절연막(15) 및 보호막(21)에 제공된다. 대표 예로서, 도 6C에 나타낸 바와 같이 채널 폭 방향으로 산화물 반도체막(17) 그 사이에 개구부(42 및 43)가 제공된다. 즉, 산화물 반도체막(17)의 측 표면의 외측에 개구부(42 및 43)가 제공된다. 또한, 개구부(42 및 43)에 있어서, 게이트 전극(13)은 게이트 전극(37)에 접속되어 있다. 이것은 산화물 반도체막(17)과 각 게이트 전극(13 및 37) 사이에 제공된 게이트 절연막(15) 및 보호막(21)을 따라 채널 폭 방향으로 게이트 전극(13) 및 게이트 전극(37)이 산화물 반도체막(17)으로 둘러싸여 있다는 것을 의미한다. 또한, 채널 폭 방향에 있어서, 개구부(42 및 43)에 게이트 전극(37) 및 각 산화물 반도체막(17)의 측 표면이 제공되어 보호막(21)이 그 사이에 위치된다.
도 6C에 나타낸 바와 같이, 채널 폭 방향으로 산화물 반도체막(17)의 측 표면과 게이트 전극(37)이 대면하고, 산화물 반도체막(17)은 채널 폭 방향으로 산화물 반도체막(17)과 게이트 전극(13) 사이에 개재된 산화물 반도체막(17)과 게이트 전극(13) 및 보호막(21) 사이에 개재된 게이트 절연막(15)을 따라 게이트 전극(13) 및 게이트 전극(37)로 둘러싸여 있다. 따라서, 산화물 반도체막(17)에 있어서, 캐리어가 게이트 절연막(15)과 산화물 반도체막(17) 사이의 계면 및 보호막(21)과 산화물 반도체막(17) 사이의 계면뿐만 아니라, 산화물 반도체막(17)에서도 흐름으로써, 트랜지스터(10e)의 캐리어의 이동량이 증가한다. 결과적으로, 트랜지스터(10)의 온-상태의 전류 및 전계 효과 이동도가 증가된다. 게이트 전극(37)의 전계가 산화물 반도체막(17)의 측 표면 또는 측 표면 및 그 근방을 포함하는 단부에 영향을 주므로; 산화물 반도체막(17)의 측 표면 또는 단부에서의 기생 채널의 발생을 억제할 수 있다.
<변형예 4>
본 실시형태에 기술된 트랜지스터(10)의 변형예는 도 7A~7F 및 도 8A~8C를 참조하여 기술된다. 본 실시형태에 기술된 트랜지스터(10)는 단층 산화물 반도체막을 포함하지만; 본 변형예에 기술된 트랜지스터(10f 및 10g)는 각각 다층막을 포함한다.
도 7A~7C는 반도체 장치에 포함되는 트랜지스터(10f)의 상면도 및 단면도이다. 도 7A는 트랜지스터(10f)의 상면도이고, 도 7B는 도 7A의 일점쇄선 A-B를 따라 취해진 단면도이며, 도 7C는 도 7A의 일점쇄선 C-D를 따라 취해진 단면도이다. 도 7A에 있어서, 기판(11), 게이트 절연막(15), 보호막(21) 등은 간편성을 위해 생략된다는 것에 주목한다.
도 7A에 나타낸 트랜지스터(10f)는 게이트 절연막(15) 그 사이에 제공된 게이트 전극(13)과 중첩하는 다층막(45), 및 다층막(45)과 접촉하는 한 쌍의 전극(19 및 20)을 포함한다. 보호막(21)은 게이트 절연막(15), 다층막(45), 및 한 쌍의 전극(19 및 20) 위에 적층된다.
본 실시형태에 기술된 트랜지스터(10f)에 있어서, 다층막(45)은 산화물 반도체막(17) 및 산화물 반도체막(46)을 포함한다. 즉, 다층막(45)은 2층 구조를 갖는다. 또한, 산화물 반도체막(17)의 일부는 채널 영역으로서 기능한다. 또한, 보호막(21)은 다층막(45)과 접촉해서 형성된다.
산화물 반도체막(46)은 산화물 반도체막(17)을 형성하는 하나 이상의 원소를 함유한다. 따라서, 산화물 반도체막(17)과 산화물 반도체막(46) 사이에 계면에서 계면 산란이 일어나기 어렵다. 따라서, 캐리어의 이동이 계면에서 방해되지 않기 때문에 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막(46)은 적어도 In 또는 Zn을 함유하는 금속 산화물막을 사용하여 형성된다. 금속 산화물막의 대표 예로는 In-Ga 산화물막, In-Zn 산화물막, 및 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)을 포함한다. 산화물 반도체막(46)의 전도대 하단은 산화물 반도체막(17)의 것보다 진공 준위에 근접하고; 대표 예로서, 산화물 반도체막(46)의 전도대 하단과 산화물 반도체막(17)의 전도대 하단 사이의 에너지 차이는 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 0.15 eV 이상 중 어느 하나, 및 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하 중 어느 하나이다. 즉, 산화물 반도체막(46)의 전자 친화력과 산화물 반도체막(17)의 전자친화력 사이의 차는 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상 중 어느 하나이고, 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하이다.
캐리어 이동도(전자 이동도)가 증가할 수 있기 때문에 산화물 반도체막(46)은 In를 함유하는 것이 바람직하다.
원자비에 있어서 산화물 반도체막(46)이 In의 양보다 대량의 Al, Ga, Y, Zr, La, Ce, 또는 Nd을 함유할 경우, 하기 효과 중 어느 하나: (1) 산화물 반도체막(46)의 에너지 갭을 넓히고; (2) 산화물 반도체막(46)의 전자 친화력을 감소시키고; (3) 외부로부터 불순물 확산을 억제하고; (4) 산화물 반도체막(17)의 것과 비교해서 산화물 반도체막(46)의 절연성을 증가시키고; (5) Al, Ga, Y, Zr, La, Ce, 또는 Nd가 산소와 강하게 결합하는 금속 원소이기 때문에 산소 결손이 덜 발생되기 쉽게 얻어질 수 있다.
산화물 반도체막(46)이 In-M-Zn 산화물로 이루어지는 경우에 있어서, In 및 M이 100 원자%라 가정할 경우 In 및 M의 비율은 하기: 바람직하게 In의 비율은 50 원자% 미만 및 M의 비율은 50 원자% 보다 많거나, 더욱 바람직하게 In의 비율은 25 원자% 미만 및 M의 비율은 75 원자% 보다 많은 것으로 한다.
또한, 각 산화물 반도체막(17 및 46)이 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)을 함유하는 경우에 있어서, 산화물 반도체막(46)의 M 원자(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)의 비율은 산화물 반도체막(17)의 것보다 많다. 대표 예로서, 산화물 반도체막(17)의 M의 비율은 산화물 반도체막(17)의 것만큼 높은 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상이다.
또한, 각 산화물 반도체막(17 및 46)이 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)을 함유하는 경우에 있어서, In:M:Zn=x1:y1:z1[원자비]는 산화물 반도체막(46)에 만족하고 In:M:Zn=x2:y2:z2[원자비]는 산화물 반도체막(17)에 만족될 경우, y1/x1은 y2/x2보다 많고, 바람직하게는 y1/x1은 y2/x2만큼 높은 1.5배 이상이다. 또한, y1/x1은 y2/x2만큼 높은 2배 이상이 바람직하다. 또한, y1/x1은 y2/x2만큼 높은 3배 이상이 바람직하다. 이 경우에 있어서, 산화물 반도체막을 포함하는 트랜지스터는 안정한 전기 특성을 가질 수 있기 때문에 산화물 반도체막에 있어서, y2는 x2 이상이다.
산화물 반도체막(17)이 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)이고 In:M:Zn=x1:y1:z1의 금속 원소의 원자비를 갖는 타겟이 산화물 반도체막(17)을 형성하기 위해 사용되는 경우에 있어서, x1/y1은 1/3 이상 및 6 이하가 바람직하고, 1 이상 및 6 이하기 더욱 바람직하며, z1/y1은 1/3 이상 및 6 이하가 바람직하고, 1 이상 및 6 이하가 더욱 바람직하다. z1/y1이 1 이상 및 6 이하인 경우, 산화물 반도체막(17)으로서 후술되는 CAAC-OS막이 쉽게 형성된다는 것에 주목한다. 타겟의 금속 원소의 원자비의 대표 예로는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, 및 In:M:Zn=3:1:2이다.
산화물 반도체막(46)이 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)이고 In:M:Zn=x2:y2:z2의 금속 원소의 원자비를 갖는 타겟이 산화물 반도체막(46)을 형성하기 위해 사용되는 경우에 있어서, x2/y2는 x1/y1 미만이 바람직하고, z2/y2는 1/3 이상 및 6 이하가 바람직하고, 1 이상 및 6 이하기 더욱 바람직하다. z2/y2이 1 이상 및 6 이하인 경우, 산화물 반도체막(46)으로서 후술되는 CAAC-OS막이 쉽게 형성된다는 것에 주목한다. 타겟의 금속 원소의 원자비의 대표 예로는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, 및 In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:3, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:5:5, In:M:Zn=1:5:6 등이다.
각 산화물 반도체막(17 및 46)의 원자비에서 각 금속 원소의 비율은 오차로서 상기 원자비의 것의 ±40% 범위 내로 달라진다는 것에 주목한다.
산화물 반도체막(46)의 두께는 3 ㎚ 이상 및 100 ㎚ 이하, 바람직하게는 3 ㎚ 이상 및 50 ㎚ 이하이다.
산화물 반도체막(46)은, 예를 들면 산화물 반도체막(17)과 같이 비-단결정 구조를 가질 수 있다. 비-단결정 구조는, 예를 들면 후술되는 c축 배향된 결정 산화물 반도체(CAAC-OS), 후술되는 다결정 구조, 또는 비정질 구조를 포함한다.
산화물 반도체막(46)은, 예를 들면 비정질 구조를 가질 수 있다. 비정질 산화물 반도체막은, 예를 들면 원자 배열이 무질서하고 결정 성분이 없다. 또한, 비정질 산화물 반도체막은, 예를 들면 완전하게 비정질 구조이고 결정부가 없다.
산화물 반도체막(17 및 46)은 각각 비정질 구조를 갖는 영역, 미세결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2 이상을 포함하는 혼합막일 수 있다는 것에 주목한다. 몇몇 경우에 있어서, 비정질 구조를 갖는 영역, 미세결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2 이상을 포함하는 단층 구조를 갖는다. 또한, 몇몇 경우에 있어서, 혼합막은 비정질 구조를 갖는 영역, 미세결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2 이상의 적층 구조를 갖는다.
이 경우에 있어서, 산화물 반도체막(46)은 산화물 반도체막(17)과 보호막(21) 사이에 제공된다. 따라서, 캐리어 트랩이 불순물과 결함에 의해 산화물 반도체막(46)과 보호막(21) 사이에 형성되면, 캐리어 트랩이 형성되는 영역과 산화물 반도체막(17) 사이에 거리가 있기 때문에, 산화물 반도체막(17)에 흐르는 전자는 캐리어 트랩에 의해 포획되기 어렵다. 따라서, 트랜지스터의 온-상태의 전류량이 증가될 수 있어 전계 효과 이동도가 증가될 수 있다. 전자가 캐리어 트랩에 의해 포획될 경우, 전자는 고정된 음전하가 된다. 결과적으로, 트랜지스터의 임계 전압이 달라진다. 그러나, 캐리어 트랩이 형성되는 영역과 산화물 반도체막(17) 사이에 거리에 의해, 캐리어 트랩에 의한 전자의 트랩이 감소될 수 있으므로, 임계 전압의 변동이 감소될 수 있다.
산화물 반도체막(46)은 외부로부터 불순물을 차단할 수 있으므로 외부에서 산화물 반도체막(17)으로 이동하는 불순물의 양이 감소될 수 있다. 또한, 산소 결손이 산화물 반도체막(46)에서 이루어지기 어렵다. 결과적으로, 산화물 반도체막(17)에서 불순물의 농도 및 산소 결손수가 감소될 수 있다.
산화물 반도체막(17 및 46)은 각각의 막을 간편하게 적층함으로써 형성되는 것은 아니지만, 연속 접속(여기서, 특히 전도대 하단의 에너지가 각각의 막 사이에서 연속적으로 변화되는 구조)을 형성하기 위해서 형성된다는 것에 주목한다. 즉, 각 계면에서 트랩 중심 또는 재결합 중심과 같은 결함 레벨을 형성하는 불순물이 존재하지 않는 적층 구조가 제공된다. 불순물은 적층되는 산화물 반도체막(17 및 46) 사이에 존재할 경우, 에너지 밴드의 연속성이 손상되고, 캐리어가 계면에서 포획되거나 재결합된 다음, 사라지게 된다.
이러한 연속 에너지 밴드를 형성하기 위해서, 로드 록 챔버를 포함하는 멀티-챔버 증착 장치(스퍼터링 장치)를 사용하여 대기에 노출되는 것 없이 연속적으로 막을 형성할 필요가 있다. 스퍼터링 장치의 각 챔버는 산화물 반도체막에 대하여 불순물로서 기능하는 물 등을 가능한 한 많이 제거하기 위해서 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 높은 진공 상태(약 5×10-7 ㎩~1×10-4 ㎩ 정도까지)가 되도록 배기하는 것이 바람직하다. 또한, 터보 분자 펌프 및 콜드 트랩을 조합해서 배기계에서 챔버 내부로 가스, 특히 탄소 또는 수소를 함유하는 가스의 역류를 방지하는 것이 바람직하다.
도 7D에 나타낸 트랜지스터(10g)의 다층막(48)은 다층막(45) 대신에 포함될 수 있다는 것에 주목한다.
산화물 반도체막(47), 산화물 반도체막(17), 및 산화물 반도체막(46)은 다층막(48)에 순서대로 적층된다. 즉, 다층막(48)은 3층 구조를 갖는다. 또한, 산화물 반도체막(17)은 채널 영역으로서 기능한다.
게이트 절연막(15)은 산화물 반도체막(47)과 접촉하고 있다. 즉, 산화물 반도체막(47)은 게이트 절연막(15)과 산화물 반도체막(17) 사이에 제공된다.
또한, 산화물 반도체막(46)은 보호막(21)과 접촉하고 있다. 즉, 산화물 반도체막(46)은 산화물 반도체막(17)과 보호막(21) 사이에 제공된다.
산화물 반도체막(47)은 산화물 반도체막(46)의 것과 유사한 재료 및 형성방법을 사용하여 형성될 수 있다.
산화물 반도체막(47)의 두께는 산화물 반도체막(17)의 것보다 작은 것이 바람직하다. 산화물 반도체막(47)의 두께가 1 ㎚ 이상 및 5 ㎚ 이하, 바람직하게 1 ㎚ 이상 및 3 ㎚ 이하일 경우, 트랜지스터의 임계 전압의 변화량이 감소될 수 있다.
본 실시형태에 기술된 트랜지스터에 있어서, 산화물 반도체막(46)은 산화물 반도체막(17)과 보호막(21) 사이에 제공된다. 따라서, 캐리어 트랩이 불순물 및 결함에 의해 산화물 반도체막(46)과 보호막(21) 사이에 형성되면, 캐리어 트랩이 형성되는 영역과 산화물 반도체막(17) 사이에 거리가 있기 때문에, 산화물 반도체막(17)에 흐르는 전자는 캐리어 트랩에 의해 포획되기 어려워진다. 따라서, 트랜지스터의 온-상태의 전류량은 증가될 수 있어 전계 효과 이동도가 증가될 수 있다. 전자가 캐리어 트랩에 의해 포획될 경우, 전자는 고정된 음전하로서 행동한다. 결과적으로, 트랜지스터의 임계 전압이 달라진다. 그러나, 캐리어 트랩이 형성되는 영역과 산화물 반도체막(17) 사이의 거리에 의해, 캐리어 트랩에 의해 전자의 트랩이 감소될 수 있으므로, 임계 전압의 변동이 감소될 수 있다.
산화물 반도체막(46)은 외부로부터 불순물의 침입을 차단할 수 있으므로, 외부로부터 산화물 반도체막(17)으로 이동되는 불순물의 양을 감소시킬 수 있다. 또한, 산소 결손은 산화물 반도체막(46)에 형성되기 어려워진다. 결과적으로, 산화물 반도체막(17)의 불순물 농도 및 산소 결손수가 감소될 수 있다.
산화물 반도체막(47)은 게이트 절연막(15)과 산화물 반도체막(17) 사이에 제공되고, 산화물 반도체막(46)은 산화물 반도체막(17)과 보호막(21) 사이에 제공된다. 따라서, 산화물 반도체막(47)과 산화물 반도체막(17) 사이의 계면 근방, 산화물 반도체막(17)에서, 또는 산화물 반도체막(46)과 산화물 반도체막(17) 사이의 계면 근방에서의 실리콘 또는 탄소의 농도를 감소시키는 것이 가능하다.
이러한 기판을 갖는 트랜지스터(10g)는 산화물 반도체막(17)을 포함하는 다층막(48)에 매우 적은 결함을 포함하므로; 이들 트랜지스터의 온-상태의 전류 및 전계 효과 이동도로 대표되는 전기 특성을 개선시킬 수 있다. 또한, 스트레스 시험의 예인 게이트 BT 스트레스 시험 및 게이트 BT 광 스트레스 시험에 있어서, 임계 전압의 변화량이 작으므로, 신뢰성이 높다.
도 7B에 나타낸 트랜지스터(10f)를 게이트 전극(37)에 제공하여 트랜지스터(10h)를 제조할 수 있다(도 7E 참조). 도 7D에 나타낸 트랜지스터(10g)를 게이트 전극(37)에 제공해서 트랜지스터(10i)를 제조할 수 있다(도 7F 참조).
<트랜지스터의 밴드 구조>
이어서, 도 7A에 나타낸 트랜지스터(10f)에 포함되는 다층막(45) 및 도 7D에 나타낸 트랜지스터(10g)에 포함되는 다층막(48)의 밴드 구조를 도 8A~8C를 참조하여 기술한다.
여기서, 예를 들면 3.15 eV의 에너지 갭을 갖는 In-Ga-Zn 산화물을 산화물 반도체막(17)에 사용하고, 3.5 eV의 에너지 갭을 갖는 In-Ga-Zn 산화물을 산화물 반도체막(46)에 사용한다. 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON SAS사의 UT-300)를 사용하여 측정될 수 있다.
산화물 반도체막(17)의 진공 준위와 가전자대 상단(이온화 전위라고도 불림) 사이의 에너지 차이와 산화물 반도체막(46)의 진공 준위와 가전자대 상단 사이의 에너지 차이는 각각 8 eV 및 8.2 eV이다. 진공 준위와 가전자대 상단 사이의 에너지 차이는 자외선 광전자 분광분석(UPS) 장치(ULVAC-PHI,Inc사의 VersaProbe)를 사용하여 측정될 수 있다는 것에 주목한다.
따라서, 산화물 반도체막(17)의 진공 준위와 전도대 하단(전자 친화력이라고도 불림) 사이의 에너지 차이와 산화물 반도체막(46)의 진공 준위와 전도대 하단 사이의 에너지 차이는 각각 4.85 eV 및 4.7 eV이다.
도 8A는 트랜지스터(10f)에 포함되는 다층막(45)의 밴드 구조의 일부를 도식적으로 도시한다. 여기서, 산화 실리콘막이 게이트 절연막(15)과 보호막(21)에 사용될 경우와 산화 실리콘막이 다층막(45)과 접촉해서 제공되는 경우를 기술한다. 도 8A에 있어서, EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고; EcS1은 산화물 반도체막(17)의 전도대 하단의 에너지를 나타내고; EcS2는 산화물 반도체막(46)의 전도대 하단의 에너지를 나타내고; EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1 및 EcI2는 각각 도 7B에서 게이트 절연막(15) 및 보호막(21)과 대응된다.
도 8A에 나타낸 바와 같이, 산화물 반도체막(17 및 46) 사이에 에너지 배리어는 없고, 전도대 하단의 에너지는 그 사이에서 점진적으로 변화한다. 즉, 전도대 하단의 에너지는 연속적으로 변화한다. 이것은 산화물 반도체막(17)에 함유되는 원소를 함유하기 때문이고 산소는 산화물 반도체막(17 및 46) 사이에서 이동됨으로써 혼합층이 형성된다.
도 8A에 나타낸 바와 같이, 다층막(45)의 산화물 반도체막(17)이 웰로서 기능하고 다층막(45)을 포함하는 트랜지스터의 채널 영역은 산화물 반도체막(17)에 형성된다. 다층막(45)의 전도대 하단의 에너지는 연속적으로 변화하기 때문에, 산화물 반도체막(17 및 46)이 연속적이다라고 말할 수 있다는 것에 주목한다.
도 8A에 나타낸 바와 같이, 불순물 또는 결함으로 인해 트랩 레벨이 산화물 반도체막(46)과 보호막(21) 사이에 계면 근방에서 발생되더라도, 산화물 반도체막(46)의 존재로 인해 트랩 레벨이 발생되는 영역으로부터 산화물 반도체막(17)을 멀리할 수 있다. 그러나, EcS1과 EcS2 사이의 에너지 차이가 작을 경우, 산화물 반도체막(17)의 전자는 에너지 차이를 넘어 트랩 레벨에 도달할 수 있다. 전자가 트랩 레벨에 의해 포획될 경우, 고정된 음전하는 산화물 절연막과의 계면에서 발생됨으로써 트랜지스터의 임계 전압을 양의 방향으로 이동시킨다. 따라서, 트랜지스터의 임계 전압의 변화는 감소되어 안정한 전기 특성을 얻을 수 있기 때문에 EcS1과 EcS2 사이의 에너지 차이는 바람직하게 0.1 eV 이상, 더욱 바람직하게 0.15 eV 이상이다.
도 8B는 트랜지스터의 다층막(45)의 밴드 구조의 일부를 도식적으로 도시하고, 이것은 도 8A에 나타낸 밴드 구조의 변형이다. 여기서, 산화 실리콘막이 게이트 절연막(15)과 보호막(21)에 사용되고 산화 실리콘막이 다층막(45)과 접촉하고 있는 구조를 기술한다. 도 8B에 있어서, EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고; EcS1은 산화물 반도체막(17)의 전도대 하단의 에너지를 나타내고; EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1 및 EcI2는 각각 도 7B의 게이트 절연막(15) 및 보호막(21)과 대응된다.
도 7B에 나타낸 트랜지스터에 있어서, 다층막(45)의 상부, 즉 산화물 반도체막(46)이 한 쌍의 전극(19 및 20)의 형성에 에칭될 수 있다. 또한, 산화물 반도체막(17 및 46)의 혼합층은 산화물 반도체막(46)의 형성에 있어서 산화물 반도체막(17)의 상면에 형성되기 쉽다.
예를 들면, 산화물 반도체막(17)은 In:Ga:Zn의 원자비가 1:1:1인 In-Ga-Zn 산화물 또는 In:Ga:Zn의 원자비가 3:1:2인 In-Ga-Zn 산화물을 스퍼터링 타겟으로서 사용하여 형성되는 산화물 반도체막이고, In:Ga:Zn의 원자비가 1:3:2인 In-Ga-Zn 산화물, In:Ga:Zn의 원자비가 1:3:4인 In-Ga-Zn 산화물, 또는 In:Ga:Zn의 원자비가 1:3:6인 In-Ga-Zn 산화물을 스퍼터링 타겟으로서 사용하여 형성되는 산화물막인 경우에 있어서, 산화물 반도체막(46)의 Ga 함량은 산화물 반도체막(17)의 것보다 많다. 따라서, GaOx층 또는 산화물 반도체막(17)의 것보다 Ga 함량이 많은 혼합층은 산화물 반도체막(17)의 상부 표면에 형성될 수 있다.
이런 이유로, 산화물 반도체막(46)이 에칭되는 경우에 있어서라도, EcI2측에 대한 전도대 하단 EcS1의 에너지는 증가하고, 몇몇 경우에 있어서 도 8B에 나타낸 밴드 구조가 얻어질 수 있다.
도 8B에 나타낸 밴드 구조인 경우와 같이, 채널 영역의 단면 관찰 시 몇몇 경우에 있어서 다층막(45)에서 산화물 반도체막(17)만 외관상 관찰된다. 그러나, 실질적으로 산화물 반도체막(17) 상에 산화물 반도체막(17)보다 많은 Ga를 함유하는 혼합층이 형성됨으로써 혼합층은 1.5번째 층으로서 고찰될 수 있다. 혼합층은, 예를 들면 EDX 분석에 의해 다층막(45)에 함유되는 원소가 측정될 경우, 산화물 반도체막(17)의 상부에 조성물을 분석함으로써 확인될 수 있다는 것에 주목한다. 혼합층은, 예를 들면 산화물 반도체막(17) 상부의 조성물의 Ga 함량이 산화물 반도체막(17)의 Ga 함량보다 많은 방식으로 확인될 수 있다.
도 8C는 트랜지스터(10g)의 다층막(48)의 밴드 구조의 일부를 도식적으로 도시한다. 여기서, 산화 실리콘막이 게이트 절연막(15)과 보호막(21)에 사용되고 산화 실리콘막이 다층막(48)과 접촉하고 있는 경우가 기술된다. 도 8C에 있어서, EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고; EcS1은 산화물 반도체막(17)의 전도대 하단의 에너지를 나타내고; EcS2는 산화물 반도체막(46)의 전도대 하단의 에너지를 나타내고; EcS3은 산화물 반도체막의 전도대 하단의 에너지를 나타내고; EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1 및 EcI2는 각각 도 7D의 게이트 절연막(15) 및 보호막(21)과 대응된다.
도 8C에 나타낸 바와 같이, 산화물 반도체막(47, 17, 및 46) 사이에 에너지 배리어는 없고, 그 전도대 하단은 완만하게 달라진다. 즉, 전도대 하단은 연속적이다. 이것은 산화물 반도체막(17)에 함유되는 원소를 다층막(48)이 함유하기 때문이고 산소는 산화물 반도체막(17 및 47) 사이 및 산화물 반도체막(17 및 46) 사이에서 이동해서 혼합층을 형성한다.
도 8C에 나타낸 바와 같이, 다층막(48)의 산화물 반도체막(17)은 웰로서 기능하고 다층막(48)을 포함하는 트랜지스터의 채널 영역은 산화물 반도체막(17)에 형성된다. 다층막(48)의 전도대 하단의 에너지가 연속적으로 변화하기 때문에, 산화물 반도체막(47, 17, 및 46)이 연속적이다라고 말할 수 있다는 것에 주목한다.
도 8C에 나타낸 바와 같이, 불순물 또는 결함으로 인해 트랩 레벨이 산화물 반도체막(17)과 보호막(21) 사이에 계면 근방 및 산화물 반도체막(17)과 게이트 절연막(15) 사이에 계면 근방에서 발생되더라도, 산화물 반도체막(46 및 47)의 존재로 인해 트랩 레벨이 발생되는 영역으로부터 산화물 반도체막(17)을 멀리할 수 있다. 그러나, EcS1과 EcS2 사이의 에너지 차이와 EcS1과 EcS3의 에너지 차이가 작을 경우, 산화물 반도체막(17)의 전자는 에너지 차이를 넘어 트랩 레벨에 도달할 수 있다. 전자가 트랩 레벨에 의해 포획될 경우, 고정된 음전하는 절연막과의 계면에서 발생됨으로써 트랜지스터의 임계 전압을 양의 방향으로 시프트 시킨다. 따라서, 트랜지스터의 임계 전압의 변화는 감소되고 안정한 전기 특성을 얻을 수 있기 때문에 EcS1과 EcS2 사이의 에너지 차이와 EcS1과 EcS3 사이의 에너지 차이는 바람직하게 0.1 eV 이상, 더욱 바람직하게 0.15 eV 이상이다.
산화물 반도체막(46) 대신에, In-M 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nb)로 이루어지는 금속 산화물막이 사용될 수 있다. 금속 산화물막을 채널 영역의 일부로서 기능하는 것을 방지하기 위해서, 금속 산화물막은 도전율이 충분하게 낮은 재료를 사용한다는 것에 주목한다. 또한, 산화물 반도체막(17)보다 전자 친화력(진공 준위와 전도대 하단 사이에 에너지 차이)이 낮고 산화물 반도체막(17)으로부터 전도대 하단의 차이(밴드 오프셋)를 갖는 재료를 금속 산화물막에 사용한다. 또한, 드레인 전압의 값으로 인한 임계 전압 사이의 차이 발생을 억제하기 위해서, 금속 산화물막의 전도대 하단은 산화물 반도체막(17)의 전도대 하단보다 진공 준위가 근접하고 0.2 ev 이상, 바람직하게는 0.5 eV 이상 사용되는 것이 바람직하다.
In에 대한 M(M/In)의 원자비가 증가할 경우, 금속 산화물막의 에너지 갭은 증가하고 그 전자 친화력은 작아질 수 있다. 예를 들면, In-M 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nb)를 함유하는 재료가 금속 산화물막에 사용되고, 금속 산화물막과 산화물 반도체막(17) 사이에 전도대 오프셋을 형성하고 채널을 금속 산화물막에 형성되는 것을 억제하기 위해서 금속 산화물막의 M에 대한 In의 원자비가 x:y인 경우에 있어서, y/(x+y)는 0.75 이상 및 1 이하, 더욱 바람직하게는 0.78 이상 및 1 이하, 가장 바람직하게는 0.80 이상 및 1 이하이다. 주성분인 인듐, M, 및 산소 이외의 원소를 불순물로서 금속 산화물막에 혼합할 수 있다는 것에 주목한다. 이 경우에 있어서, 불순물은 금속 산화물막의 0.1% 이하 차지하는 것이 바람직하다.
금속 산화물막이 스퍼터링법에 의해 형성되는 경우에 있어서, 원소 In에 대한 M의 원자비가 증가할 경우, 증착시 입자수가 감소될 수 있다. 입자수를 감소시키기 위해서, 원자비가 In:M=x:y일 경우 y/(x+y)는 0.90, 예를 들면 0.93 이상일 수 있다. 금속 산화물막이 스퍼터링법에 의해 형성되는 경우에 있어서, In에 대한 M의 원자비가 너무 높을 경우, 타겟의 절연성이 높아지고, 이것은 DC 방전을 사용하여 증착을 행하기가 어렵고; 결과적으로 RF 방전을 사용할 필요가 있다는 것에 주목한다. 따라서, 대형 기판을 사용할 경우에 적용 가능한 증착이 DC 방전을 사용하여 행해질 경우, y/(x+y)는 0.96 이하, 바람직하게는 0.95, 예를 들면 0.93 이하로 설정된다. 대형 기판을 사용할 경우에 적용 가능한 증착 방법의 사용은 반도체 장치의 생산성을 증가시킬 수 있다.
금속 산화물막이 스피넬 결정 구조를 갖지 않는 것이 바람직하다는 것에 주목한다. 이것은 금속 산화물막이 스피넬 결정 구조를 가질 경우 스피넬 결정 구조와 또 다른 영역 사이의 영역을 통해서 산화물 반도체막(17)으로 한 쌍의 전극(19 및 20)의 구성 원소가 확산될 수 있기 때문이다. 예를 들면, In-M 산화물이 금속 산화물막으로서 사용되고 2가의 금속 원소(예를 들면, 아연)가 M으로서 함유되지 않으며, 이 경우 형성된 금속 산화물막은 스피넬 결정 구조를 갖지 않는 것이 바람직하다.
금속 산화물막의 두께는 한 쌍의 전극(19 및 20)의 구성 원소가 산화물 반도체막(17)으로의 확산을 억제할 수 있는 두께 이상, 및 보호막(21)에서 산화물 반도체막(17)으로의 산소 공급을 억제하는 두께 미만이다. 예를 들면, 금속 산화물막의 두께가 10 ㎚ 이상일 경우, 한 쌍의 전극(19 및 20)의 구성 원소는 산화물 반도체막(17)으로 확산되는 것을 방지할 수 있다. 금속 산화물막의 두께가 100 ㎚ 이하일 경우, 산소는 보호막(21)에서 산화물 반도체막(17)으로 효과적으로 공급될 수 있다.
<변형예 5>
본 실시형태에 기술된 트랜지스터의 변형예는 도 10A~10C를 참조하여 기술된다. 본 변형예에 기술된 트랜지스터(10j)는 다계조 마스크를 사용하여 형성되는 산화물 반도체막(17a)과 한 쌍의 전극(19a 및 20a)을 포함한다.
다계조 마스크를 사용하여, 복수의 두께를 갖는 레지스트 마스크를 형성할 수 있다. 산화물 반도체막(17a)이 레지스트 마스크를 사용하여 형성된 후, 레지스트 마스크는 산소 플라즈마 등에 노출됨으로써; 레지스트 마스크는 한 쌍의 전극을 형성하기 위해 사용되는 레지스트 마스크가 되도록 부분적으로 제거된다. 결과적으로, 산화물 반도체막(17a) 및 한 쌍의 전극(19a 및 20a)을 형성하기 위한 공정에 있어서 포토리소그래피의 공정수를 감소시킬 수 있다.
다계조 마스크를 사용하여, 산화물 반도체막(17a)은 상기로부터 나타내었듯이 한 쌍의 전극(19a 및 20a)의 외부에 부분적으로 노출된다.
본 실시형태에 기술된 구조, 방법 등을 다른 실시형태 및 실시예에 기술된 구조, 방법 등 중 어느 하나와 조합해서 적절하게 사용될 수 있다는 것에 주목한다.
<변형예 6>
본 실시형태에 기술된 트랜지스터의 변형예는 도 9를 참조하여 기술된다. 본 변형예에 기술된 트랜지스터(10k)는 보호막(21) 상에 유기 절연막(38)을 포함한다.
유기 절연막(38)으로서, 예를 들면 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막을 사용할 수 있다. 유기 절연막(38)은 500 ㎚ 이상 및 10 ㎛ 이하인 두께를 갖는 것이 바람직하다.
유기 절연막(38)은 전체 보호막(21)을 도포하기 위해 제공될 수 있다. 또한, 유기 절연막(38)은 각 트랜지스터에 제공되어서 각 트랜지스터의 산화물 반도체막(17)과 중첩될 수 있다. 외부에서 물이 유기 절연막(38)을 통해서 반도체 장치로 확산되지 않기 때문에 유기 절연막(38)은 다른 유기 절연막(38)과 분리되는 것이 바람직하다.
유기 절연막(38)이 두껍기 때문에(500 ㎚ 이상), 게이트 전극(13)에 대한 음 전압의 인가에 의해 발생되는 전계는 유기 절연막(38)의 표면에 영향을 주지 않고; 결과적으로 양 전하는 유기 절연막(38)의 표면에 축적되기 어렵다. 또한, 공기 중에 양 전하된 입자가 유기 절연막(38)의 표면에 흡수되는 경우라도, 유기 절연막(38)이 두껍기 때문에(500 ㎚ 이상), 유기 절연막(38)의 표면에 흡수되는 양 전하된 입자의 전계가 산화물 반도체막(17)과 보호막(21) 사이의 계면에 영향을 주기 어렵다. 결과적으로, 산화물 반도체막(17)과 보호막(21) 사이의 계면에 실질적으로 양의 바이어스가 인가되지 않으므로; 트랜지스터의 임계 전압의 변화가 작다.
본 실시형태에 기술된 구조, 방법 등은 다른 실시형태 및 실시예에 기술된 구조, 방법 등 중 어느 하나와 조합해서 적절하게 사용될 수 있다는 것에 주목한다.
(실시형태 2)
본 실시형태에 기술된 구조, 방법 등은 다른 실시형태 및 실시예에 기술된 구조, 방법 등 중 어느 하나와 조합해서 적절하게 사용될 수 있다는 것에 주목한다.
<1. NOx>
우선, 산화물 반도체막과 접촉하는 산화물 절연막에 함유되는 질소 산화물(이하 NOx; x는 0 이상 및 2 이하, 바람직하게 1 이상 및 2 이하)이 기술된다.
<1-1. 산화물 절연막 중의 NOx의 전이 레벨>
우선, 고체 중으로의 점 결함의 전이 레벨이 기술된다. 전이 레벨은 갭의 상태를 형성하는 불순물 또는 결함(이하 결함 D라 지칭함)의 전하 상태를 나타내고, 결함의 형성 에너지로부터 산출된다. 즉, 전이 레벨은 도너 레벨 또는 억셉터 레벨과 유사하다.
결함 D의 전하 상태의 형성 에너지와 전이 레벨 사이의 관계에 대해서 기술한다. 결함 D의 형성 에너지는 전하 상태에 따라 달라지고 페르미 에너지에도 의존된다. D+는 결함이 1개의 전자를 방출하는 상태를 나타내고, D-는 결함이 1개의 전자를 포획하는 상태를 나타내며, D0는 전자가 전이되지 않는 상태를 나타내는 것에 주목한다.
도 11A는 각각의 결함 D+, D0, 및 D-의 형성 에너지와 전이 레벨 사이의 관계를 도시한다. 도 11B는 중성 상태에서의 결함 D가 1개의 전자에 의해 차지되는 궤도를 갖는 경우에 결함 D+, D0, 및 D-의 전자 배치를 도시한다.
도 11A에 있어서, 점선은 결함 D+의 형성 에너지를 나타내고, 실선은 결함 D0의 형성 에너지를 나타내며, 파선은 결함 D-의 형성 에너지를 나타낸다. 전이 레벨은 다른 전하 상태를 갖는 결함 D의 형성 에너지가 서로 동일해지는 페르미 준위의 위치를 의미한다. 결함 D+의 형성 에너지가 결함 D0의 것과 동일해지는 페르미 준위의 위치(즉, 점선과 실선의 교점 위치)는 ε(+/0)로 나타내고, 결함 D0의 형성 에너지가 결함 D-의 것과 동일해지는 페르미 준위의 위치(즉, 점선과 실선의 교점 위치)는 ε(0/-)로 나타낸다.
페르미 준위가 변화할 경우 효과적으로 안정한 결함의 전하 상태의 전이 개념도를 도 12에 도시한다. 도 12에 있어서, 이점쇄선은 페르미 준위를 나타낸다. 도 12의 오른쪽 도면은 도 12의 왼쪽 도면에 있어서 페르미 준위를 나타내는 (1), (2), 및 (3)의 밴드 다이어그램이다.
고체의 전이 레벨을 알아냄으로써, 페르미 준위가 파라미터로서 사용될 경우 전하 상태가 각각의 페르미 준위에서 결함이 효과적으로 안정되도록 허용한다는 것을 질적으로 알 수 있다.
산화물 반도체막과 접촉하는 산화물 절연막의 대표 예로서, 산화질화 실리콘(SiON)막이 사용되고, 산화질화 실리콘막의 결함 레벨 및 결합 레벨에 기인하는 ESR 신호가 산출에 의해 검증된다. 구체적으로, NO2, N2O, NO, 및 N 원자가 각각의 산화 실리콘(SiO2)에 도입되는 모델이 형성되고, 그 전이 레벨은 산화 실리콘에 도입된 NO2, N2O, NO, 및 N 원자가 트랜지스터의 전자 트랩으로서 기능하는지 아닌지 확인하기 위해 검증된다.
산출에 있어서, 저온 석영(α-석영) 결정 구조를 가진 SiO2(c-SiO2)가 모델로서 사용된다. 결함이 없는 c-SiO2의 결정 모델을 도 13에 나타낸다.
우선, 구조 최적화 산출은 72개의 원자를 포함하는 모델에 대해서, 특히 격자 정수 및 원자 좌표에 대해서 행해진다. 모델은 c-SiO2의 모든 축 방향으로 단위 세포를 2배함으로써 얻어진다. 산출에 있어서, 제1 원리 산출 소프트웨어 VASP(the Vienna Ab initio Simulation Package)가 사용된다. 속껍질 전자의 효과는 프로젝터가 증가된 파동(PAW)법에 의해 산출되고, 범함수로서는 Heyd-Scuseria-Ernzerhof(HSE) DFT 하이브리드 인자(HES06)를 사용한다. 산출 조건을 하기에 나타낸다.
Figure 112016042761225-pct00006
구조 최적화 후에 c-SiO2 모델의 밴드 갭은 실험값인 9.0 eV에 근접한 8.97 eV이다.
이어서, 구조 최적화 산출은 NO2, N2O, NO, 및 N 원자가 각각의 결정 구조의 공간(틈새)에 도입되는 상기 c-SiO2 모델에 대해서 행해진다. 구조 최적화 산출은 하기 3가지 경우: 전체 모델이 양의 1가(전하: +1)인 경우; 전체 모델이 전기적으로 중성(0가)(전하: 중성)인 경우; 및 전체 모델이 음의 1가(전하: -1)인 경우에 대한 각 모델에 대해서 행해진다. 기저 상태의 전자가 있는 전체 모델에 부과된 전하는 NO2, N2O, NO, 및 N 원자를 포함하는 결함에 편재된다는 것에 주목한다.
c-SiO2 모델의 틈새에 NO2를 도입하는 모델에 대해서, 구조 최적화 산출 후에 구조가 행해지고 NO2의 구조 파라미터를 도 14에 나타낸다. 도 14에 있어서, 기체 상태의 NO2 분자의 구조적 파라미터를 참조예로서도 나타낸다.
전기적으로 중성이 아닌 분자는 분자 이온이라 자주 불리어지지만; 기체 상태와 달리 그것은 여기 기재된 분자가 결정 격자 내부에 1개 도입되기 때문에 분자가를 정량하기 어렵다는 것에 주목한다. 따라서, 전기적으로 중성이 아닌 분자는 편의상 분자라 불리어진다.
도 14는 NO2 분자가 도입될 경우, NO2 분자는 모델의 전하가 +1인 경우에 선형 배열로 되는 경향을 나타낸다. 도 14는 전하가 -1인 모델의 O-N-O 결합의 각도는 전하가 중성인 모델의 것보다 작고, 전하가 중성인 모델의 O-N-O 결합의 각도는 전하가 +1인 모델의 것보다 작다는 것을 나타낸다. 가스상으로 분리된 분자의 전하수가 달라질 경우 NO2 분자의 구조 변화는 결합 각도의 변화와 거의 동일하다. 따라서, 가정된 전하의 대부분은 NO2 분자에 기인하고, SiO2의 NO2 분자가 아마도 분리된 분자와 근접한 상태로 존재한다고 추정된다.
이어서, NO2 분자가 c-SiO2 모델의 틈새에 도입되는 모델에 대해서, 구조 최적화 산출 후의 구조가 행해지고 NO2 분자의 구조적 파라미터를 도 15에 나타낸다. 도 15에 있어서, 기체 상태의 NO2 분자의 구조적 파라미터를 참조예로서 나타낸다.
도 15에 따르면, 모델의 전하가 +1인 경우와 전하가 중성인 경우에 있어서, NO2 분자의 구조가 모두 선형 배열이고, 이것은 2가지 경우의 NO2 분자가 거의 동일한 구조를 갖는다는 것을 의미한다. 대조적으로, 모델의 전하가 -1인 경우에 있어서, NO2 분자는 벤트 형상을 갖고, N과 O 사이의 거리는 상기 2가지 경우의 것보다 길다. 이것이 가능한 이유는 NO2 분자의 π* 궤도인 LUMO 레벨을 전자가 침입하기 때문에다.
이어서, NO 분자가 c-SiO2 모델의 틈새에 도입되는 경우에 대해서, 구조 최적화 산출 후에 구조가 행해지고 NO 분자의 구조적 파라미터를 도 16에 나타낸다.
도 16에 따르면, N과 O 사이의 거리가 모델의 전하가 +1인 경우에서는 짧고, 질소 원자와 산소 원자 사이의 거리가 모델의 전하가 -1인 경우에 있어서는 길다. 이 경향은 하기 이유에 의해 아마도 야기된다. 기체 상태의 NO 분자의 전하가 +1인 경우에 있어서, N-O 결합의 결합 차수가 3.0이고; 기체 상태의 NO 분자의 전하가 0인 경우에 있어서, 결합 차수가 2.5이며; 기체 상태의 NO 분자의 전하가 -1인 경우에 있어서, 결합 차수가 2.0이다. 따라서, 결합 차수가 전하 +1인 경우 가장 커지게 된다. 따라서, SiO2의 NO 분자는 분리된 분자와 근접한 상태에서 안정적으로 존재한다고 고찰된다.
그 다음, N 원자가 c-SiO2 모델의 틈새에 도입되는 모델에 대해서, 구조 최적화 산출 후에 구조가 행해지고 도 17에 나타낸다.
도 17에 따르면, 어느 전하 상태에서든 SiO2의 원자와 결합하는 N 원자는 틈새에 분리된 원자로서 N 원자가 존재하는 것보다 에너지 관점에서 보다 안정적이다.
이어서, 전이 레벨의 산출은 각 샘플에 대해서 행해진다.
그 구조에서 결함 D를 갖는 모델의 전하 q 상태와 전하 q' 상태 사이의 전이에 대한 전이 레벨 ε(q/q')은 수식 3으로 산출될 수 있다.
[수식 3]
Figure 112016042761225-pct00007
상기 식에 있어서, Etot(Dq)는 전하 q의 결함 D를 갖는 모델의 총 에너지를 나타내고, Etot(벌크)는 결함이 없는 모델의 총 에너지를 나타내며, ni는 결함에 기여하는 원자수 i를 나타내고, μi는 원자 i의 화학적 포텐셜을 나타내며, εVBM은 결함이 없는 모델의 가전자대 상단의 에너지를 나타내고, ΔVq는 정전 포텐셜에 관한 보정항을 나타내며, Ef는 페르미 에너지를 나타낸다.
도 18은 상기 수식으로부터 얻어지는 전이 레벨을 나타내는 밴드 다이어그램이다. 산화물 반도체막으로서, In:Ga:Zn=1:1:1의 원자비를 갖는 금속 산화물을 사용하여 형성된 산화물 반도체막(이하 IGZO(111)라 지칭함)이 사용된다. 도 18에 있어서, IGZO(111)의 밴드 다이어그램은 상기 4개의 모델의 밴드 다이어그램에 추가해서 나타낸다. 도 18의 값의 단위는 "eV"이다.
도 18에 있어서, SiO2의 가전자대 상단이 베이스(0.0 eV)로서 고찰될 경우 얻어지는 값을 각 전이 레벨의 값으로 나타낸다. SiO2의 전자 친화력으로서 기준값이 여기서 사용되지만, SiO2가 IGZO(111)과 결합할 경우에 밴드의 실제적인 위치 관계가 몇몇 경우에 SiO2의 전자 친화력에 영향을 끼친다.
이하, 모델의 전하가 +1인 상태와 모델의 전하가 0인 상태 사이에서 전이되는 전이 레벨은 (+/0)으로서 지칭되고, 모델의 전하가 0인 상태와 계의 전하가 -1인 상태 사이에서 전이되는 전이 레벨은 (0/-)로서 지칭된다.
도 18에 따르면, NO2 분자가 SiO2에 도입되는 모델에 있어서, 2개의 전이 레벨 (+/0) 및 (0/-)은 IGZO(111)의 밴드 갭 내의 위치에서 존재하고, 이것은 NO2 분자가 전자의 트랩 및 디트랩과 관련될 수 있다고 추정된다. NO 분자가 SiO2에 도입되는 모델과 N 원자가 SiO2에 도입되는 모델 모두에 있어서, (+/0)의 전이 레벨은 IGZO(111)의 밴드 갭 내의 위치에서 존재한다. 대조적으로, N2O 분자가 SiO2에 도입되는 모델의 전이 레벨은 IGZO(111)의 밴드 갭의 외부에 존재하고, N2O 분자는 아마도 페르미 준위의 위치에 상관없이 중성 분자로서 안정적으로 존재한다.
상기 결과는 양의 방향으로 트랜지스터의 임계 전압의 시프트에 의해 야기되는 전자의 트랩 및 디트랩과 관련되는 질소를 함유하는 틈새가 IGZO(111)의 밴드 갭 내의 전도대측에 대한 위치에서 전이 레벨을 갖는다고 강하게 추정된다. 여기서, IGZO(111)의 밴드 갭의 전도대와 근접한 위치에서 전이 레벨을 갖는 분자는 아마도 NO2 분자 또는 NO 분자, 또는 둘 모두이다.
<1-2. ESR 신호의 검증>
전이 레벨의 하기 산출 결과에 있어서, NO2 분자의 ESR 신호가 산출된다. 또한, SiO2에서 산소 원자가 N 원자로 치환된 모델은 상기 경우의 것과 유사한 방식으로 검증된다.
이 경우에 있어서, N 원자는 7개 전자를 갖고, O 원자는 8개의 전자를 가지며; 즉, NO2 분자의 전자 구조는 열린 껍질을 갖는다. 따라서, 중성 NO2 분자는 단일 전자를 갖고, ESR에 의해 측정될 수 있다. SiO2에서 산소 원자가 N 원자로 치환되는 경우에 있어서, 2개의 Si 원자만이 N 원자 주위에 존재하고 N 원자는 불포화 결합을 포함하고 있다. 따라서, 이 경우는 ESR에 의해 측정될 수도 있다. 또한, 14N은 1개의 핵스핀만을 갖고, 14N와 관련되는 ESR 신호의 피크는 3개로 스플릿된다. 이때, ESR 신호의 스플릿 폭은 초미세 결합 정수이다.
따라서, 3개의 산화물 절연막의 ESR 신호의 스플릿이 SiO2에서 O 원자를 대신하는 NO2 분자 또는 N 원자에 의해 야기되는지 아닌지 검증하기 위해 산출이 행해진다. SiO2 결정 구조가 모델로서 사용될 경우, 산출량이 거대해진다. 따라서, 이 경우에 있어서, 도 19A 및 19B에 나타낸 바와 같이 2종의 클러스터 구조 모델을 사용하고, 구조 최적화가 이러한 모델에 대하여 행해진 다음, g-인자 및 초미세 결합 정수를 산출한다. 도 19A는 중성 상태에서의 NO2 분자의 모델을 나타내고, 도 19B는 Si-N-Si 결합을 포함하는 클러스터 모델을 나타낸다. 도 19B에 나타낸 모델은 Si 원자의 불포화 결합이 H 원자로 종단되는 클러스터 모델인 것에 주목한다.
모델의 구조 최적화 및 구조가 최적화된 모델의 g-인자 및 초미세 결합 정수의 산출에 암스테르담 밀도 범함수(ADF) 소프트웨어가 사용된다. 구조 최적화와 모델의 산출 및 구조가 최적화된 모델의 g-인자와 초미세 결합 정수에 있어서, "GGA:BP"가 범함수로서 사용되고, "QZ4P"가 기본 함수로서 사용되며, "None"은 코어 타입으로서 사용된다. 또한, g-인자 및 초미세 결합 정수의 산출에 있어서, "스핀-궤도"는 상대론적 효과로서 고찰되고, ESR/SPR의 산출법으로서 "g & A-텐서(전체 SO)"가 채용된다. 산출 조건을 하기에 나타낸다.
Figure 112016042761225-pct00008
구조 최적화의 결과로서, NO2 분자를 도 19A에 나타낸 경우에 있어서, N-O 결합의 결합 거리는 0.1205 ㎚이고, O-N-O 결합 각도는 134.1°이며, 이것은 NO2 분자의 실험값(결합 거리: 0.1197 ㎚, 및 결합 각도 134.3°)과 근접하다. Si-N-Si 클러스터 모델을 도 19B에 나타낸 경우에 있어서, Si-N의 결합 거리는 0.172 ㎚이고 Si-N-Si 결합 각도는 138.3°이며, 이것은 SiO2 결정에서 O 원자가 N 원자로 치환되는 상태에서 제1 원리 산출에 의해 구조 최적화가 행해지는 구조에서 Si-N의 결합 거리(0.170 ㎚) 및 Si-N-Si 결합 각도(139.0°)가 거의 동일하다.
산출된 g-인자 및 초미세 결합 정수를 하기에 나타낸다.
Figure 112016042761225-pct00009
상술한 바와 같이, 초미세 결합 정수(A)는 ESR 신호 피크의 스플릿 폭과 대응한다. 표 3에 따르면, NO2 분자의 초미세 결합 정수(A)의 평균값은 약 5 mT이다. Si-N-Si 클러스터 모델인 경우에 있어서, 초미세 결합 정수(A)의 A_x만이 양의 값이고, 이것은 약 3 mT이다. 도 20A 및 도 20B는 NO2 및 Si-N-Si의 ESR 스펙트럼을 나타내고, 이것은 각각 g-인자 및 초미세 결합 정수로부터 산출된다.
이 결과에 따르면, X-밴드를 사용하여 ESR 측정에 의해 얻어지는 3개의 신호, 약 5 mT의 초미세 구조 정수, 및 약 2의 g-인자를 갖는 ESR 스펙트럼은 아마도 SiO2 결정에서 NO2 분자로 인해 얻어진다. 3개의 신호 중에서, 중앙 신호의 g-인자가 약 2이다.
<1-3. 트랜지스터의 열화 메카니즘의 고찰>
양의 게이트 BT 스트레스 시험(+GBT)이 행해질 경우 양의 방향으로 트랜지스터의 임계 전압이 시프트되는 현상의 메카니즘을 상기 결과에 기초하여 하기에 고찰된다.
메카니즘은 도 21을 참조하여 고찰된다. 도 21은 게이트(GE), 게이트 절연막(GI), 산화물 반도체막(OS), 및 산화질화 실리콘막(SiON)이 순서대로 적층되어 있는 구조를 도시한다. 여기서, 산화물 반도체막(OS)의 백채널측에 위치되어 있는 산화질화 실리콘막(SiON)이 질소 산화물을 함유하는 경우를 기술한다.
우선, 양의 게이트 BT 스트레스 시험(+GBT)이 트랜지스터에 대해서 행해질 경우, 산화물 반도체막(OS)의 게이트 절연막(GI)측 및 산화질화 실리콘막(SiON)측의 전자 밀도가 높아지게 된다. 산화물 반도체막(OS)에 있어서, 산화질화 실리콘막(SiON)측은 게이트 절연막(GI)측보다 전자 밀도가 낮다. 산화질화 실리콘막(SiON)에 함유되는 NO2 분자 및 NO 분자가 게이트 절연막(GI)과 산화물 반도체막(OS) 사이의 계면 및 산화물 반도체막(OS)과 산화질화 실리콘막(SiON) 사이의 계면으로 확산될 경우, 양의 게이트 BT 스트레스 시험(+GBT)에 의해 포함되는 게이트 절연막(GI)측 및 백채널측에 대한 전자가 포획된다. 결과적으로, 포획된 전자는 게이트 절연막(GI)과 산화물 반도체막(OS) 사이에 계면 및 산화물 반도체막(OS)과 산화질화 실리콘막(SiON) 사이에 계면의 근방에 잔존하고 있으므로; 트랜지스터의 임계 전압은 양의 방향으로 시프트된다.
즉, 산화물 반도체막과 접촉하는 산화질화 실리콘막에 함유되는 질소 산화물의 저농도는 트랜지스터의 임계 전압의 변화를 억제할 수 있다. 여기서, 산화물 반도체막과 접촉하는 산화질화 실리콘막의 구체예로서, 백채널측과 접촉하는 보호막, 게이트 절연막 등을 들 수 있다. 산화물 반도체막과 접촉하는 질소 산화물을 매우 소량 함유하는 산화질화 실리콘막을 제공함으로써 트랜지스터는 우수한 신뢰성을 가질 수 있다.
<2. VOH>
이어서, 산화물 반도체막에 함유되는 하나의 결함인 산소 결손 VO에 위치되는 H 원자(이하 VOH라 지칭함)가 기술된다.
<2-1. H의 존재 형태 사이의 에너지 및 안정성>
우선, 산화물 반도체막에 존재하는 H 형태의 에너지 차이 및 안정성을 산출된 결과로 기술한다. 여기서, InGaZnO4(이하 IGZO(111)라 지칭함)를 산화물 반도체막으로서 사용한다.
산출에 사용되는 구조는 IGZO(111)의 6각형의 단위 세포수를 a축 및 b축을 따라 2배씩 배열한 84개의 원자 벌크 모델에 기초한다.
벌크 모델로서, 3개의 In 원자와 1개의 Zn 원자와 결합된 1개의 O 원자가 H 원자로 대체되는 모델이 마련된다(도 22A 참조). 도 22B는 도 22A에 InO층의 a-b면이 c축 방향으로 보여지는 다이어그램을 나타낸다. 3개의 In 원자와 1개의 Zn 원자와 결합된 1개의 O 원자가 제거되는 영역을 도 22A 및 22B의 파선으로 나타낸 산소 결손 VO로서 나타낸다. 또한, 산소 결손 VO의 H 원자는 VOH로서 나타내어진다.
벌크 모델에 있어서, 3개의 In 원자와 1개의 Zn 원자와 결합된 1개의 O 원자가 제거됨으로써, 산소 결손(VO)이 형성된다. 산소 결손(VO)의 근방에서 1개의 Ga 원자와 2개의 Zn 원자가 a-b면에서 결합되는 1개의 O 원자에 H 원자가 결합하는 모델이 마련된다(도 22C 참조). 도 22D는 도 22C의 InO층의 a-b면이 c축 방향으로 보여지는 다이어그램을 나타낸다. 도 22C 및 22D에 있어서, 산소 결손(VO)을 파선으로 나타낸다. 산소 결손(VO)이 형성되고, 산소 결손(VO)의 근방에서 1개의 Ga 원자와 2개의 Zn 원자가 a-b면에 결합되는 1개의 O 원자에 H 원자가 결합되는 모델을 VO+H로서 나타낸다.
최적화 산출은 고정된 격자 정수를 가진 상기 2개의 모델에 대해서 행해져서 총 에너지를 산출한다. 총 에너지의 값이 작기 때문에, 구조가 보다 안정해 진다는 것에 주목한다.
산출에 있어서, 제1 원리 산출 소프트웨어(VASP)(The Vienna Ab initio simulation Package)가 사용된다. 산출 조건을 표 4에 나타낸다.
Figure 112016042761225-pct00010
전자 상태의 유사 퍼텐셜 산출로서, 프로젝터가 증가된 파동(PAW)법에 의해 발생된 퍼텐셜이 사용되고, 범함수로서 generalized-gradient-approximation/Perdew-Burke-Ernzerhof(GGA/PBE)가 사용된다.
또한, 산출에 의해 얻어지는 2개의 모델의 총 에너지를 표 5에 나타낸다.
Figure 112016042761225-pct00011
표 5에 따르면, VOH의 총 에너지는 VO+H 0.78 eV의 것보다 작다. 따라서, VOH는 VO+H보다 보다 안정적이다. 이것은 H 원자가 산소 결손(VO)과 근접할 경우, H 원자가 O 원자와의 결합보다 산소 결손(VO)에 쉽게 포획된다고 추정된다.
<2-2. VOH의 열역학적 상태>
이어서, 산소 결손(VO)에 포획되는 H 원자인 VOH의 열역학적 상태는 전자 상태 산출로 평가되고, 그 결과가 기술된다.
IGZO(111), (VOH)+, (VOH)-, 및 (VOH)0에 함유되는 결함 VOH의 형성 에너지를 산출한다. (VOH)+는 결함이 1개의 전자를 방출하는 상태를 나타내고, (VOH)_는 결함이 1개의 전자를 포획하는 상태를 나타내며, (VOH)0은 전자가 전이되지 않는 상태를 나타낸다는 것에 주목한다.
산출에 있어서, 제1 원리 산출 소프트웨어(VASP)가 사용된다. 산출 조건을 표 6에 나타낸다. 도 23은 산출에 사용되는 모델을 도시한다. 형성 에너지는 수식 4에 반응을 가정해서 산출된다. 전자 상태의 유사 퍼텐셜 산출로서, PAW법에 의해 발생되는 퍼텐셜을 사용하고, 범함수로서 Heyd-Scuseria-Ernzerhof(HSE) DFT 하이브리드 인자(HSE06)를 사용한다. 산소 결손의 형성 에너지는 하기: 산소 결손의 농도의 희석 제한을 가정하고, 전도대 및 가전자대에 전자 및 정공의 과잉 확장을 보정하는 것으로서 산출된다는 것에 주목한다. 또한, 결함 구조에 의한 가전가대의 시프트는 에너지원으로서 기능하는 완전한 결정의 가전자대 상단을 가진 평균 정전 포텐셜을 사용하여 보정된다.
Figure 112016042761225-pct00012
[수식 4]
Figure 112016042761225-pct00013
산출에 의해 얻어지는 형성 에너지를 도 24A에 나타낸다.
도 24A는 (VOH)+, (VOH)-, 및 (VOH)0의 형성 에너지를 나타낸다. 가로축은 페르미 준위를 나타내고, 세로축은 형성 에너지를 나타낸다. 점선은 (VOH)+의 형성 에너지를 나타내고, 실선은 (VOH)0의 형성 에너지를 나타내며, 파선은 (VOH)-의 형성 에너지를 나타낸다. 또한, (VOH)+에서 (VOH)0를 경유하여 (VOH)-로 VOH 전하의 전이 레벨을 ε(+/-)로 나타낸다.
도 24B는 VOH의 열역학적 전이 레벨을 나타낸다. 산출 결과로부터, InGaZnO4의 에너지 갭은 2.739 eV이다. 또한, 가전자대의 에너지가 0 eV일 경우, 전이 레벨 (ε(+/-))은 2.62 eV이고, 이것은 전도대 직하에서 존재한다. 이것들은 페르미 준위가 에너지 갭에 존재하는 경우에 있어서, VOH의 전하 상태는 항상 +1이고 VOH는 도너로서 기능한다고 추정된다. 이것은 산소 결손(VO)에서 H 원자를 포획함으로써 IGZO(111)가 n형이 되는 것을 나타낸다.
이어서, 도 25는 캐리어(전자) 밀도와 결함(VOH) 밀도 사이에 관계의 평가 결과를 나타낸다.
도 25는 결함(VOH) 밀도가 증가하기 때문에 캐리어 밀도가 증가하는 것을 나타낸다.
따라서, IGZO(111)에서 VOH는 도너로서 기능하는 것을 발견했다. 또한, VOH의 밀도가 높아지게 될 경우, IGZO(111)은 n형이 된다는 것도 발견했다.
<3. 산화물 반도체막에 있어서의 DOS 및 DOS가 되는 원소 사이에 관계를 설명하는 모델>
산화물 반도체막 내부 및 산화물 반도체막과 외부 사이에 계면 근방의 상태 밀도(DOS)가 존재할 경우, DOS는 산화물 반도체막을 포함하는 트랜지스터의 열화를 야기할 수 있다. 산화물 반도체막 내부 및 산화물 반도체막과의 계면 근방에서 DOS를 산소(O), 산소 결손(VO), 수소(H), 및 질소 산화물(NOx) 중 위치 및 결합 관계에 기초해서 설명될 수 있다. 모델의 개요를 후술한다.
안정한 전기 특성을 가진 트랜지스터를 제조하기 위해서, 산화물 반도체막 내부 및 계면 근방에 DOS를 감소시키는 것(고순도 진성화 상태)이 중요하다. DOS를 감소시키기 위해서는, 산소 결손, 수소, 및 질소 산화물이 감소되어야 한다. 산화물 반도체막 내부 및 산화물 반도체막과의 계면 근방에서 DOS와, 산소 결손, 수소, 및 질소 산화물 사이의 관계는 모델을 사용하여 후술될 것이다.
도 26은 산화물 반도체막 내부 및 산화물 반도체막의 계면 근방의 DOS의 밴드 구조를 도시한다. 산화물 반도체막이 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체막(IGZO(111))인 경우를 후술한다.
얕은 레벨에서의 DOS(얕은 레벨 DOS) 및 깊은 레벨에서의 DOS(깊은 레벨 DOS)인 2종의 DOS가 있다. 본 명세서에 있어서, 얕은 레벨 DOS는 전도대 하단(Ec)에서의 에너지와 미드 갭 사이의 DOS라 불리어진다는 것에 주목한다. 따라서, 예를 들면 얕은 레벨 DOS는 전도대 하단에서의 에너지와 근접하게 위치된다. 본 명세서에 있어서, 깊은 레벨 DOS는 가전자대 하단(Ev)에서의 에너지와 미드 갭 사이의 DOS라 불리어진다는 것에 주목한다. 따라서, 예를 들면 깊은 레벨 DOS는 가전자대 상단에서의 에너지보다 미드 갭에 근접하게 위치된다.
산화물 반도체막에 있어서, 2종의 얕은 레벨 DOS가 있다. 하나는 산화물 반도체막(절연막(절연체)을 가진 계면 또는 절연막을 가진 계면 근방)의 표면 근방에서의 DOS, 즉 얕은 표면 DOS이다. 다른 하나는 산화물 반도체막 내부의 DOS, 즉 얕은 벌크 DOS이다. 또한, 깊은 레벨 DOS의 종류로서는, 산화물 반도체막 내부의 DOS, 즉 깊은 벌크 DOS가 있다.
이들 종류의 DOS는 후술한 바와 같이 작용하기 쉽다. 산화물 반도체막의 표면 근방에서의 얕은 표면 DOS는 전도대 하단으로부터 얕은 레벨에 위치됨으로써 전하의 트랩 및 손실이 얕은 표면 DOS에서 쉽게 일어난다. 산화물 반도체막 내부의 얕은 벌크 DOS는 산화물 반도체막의 표면 근방에서의 얕은 표면 DOS와 비교해서 전도대 하단으로부터 깊은 레벨에 위치됨으로써 전하의 손실이 얕은 벌크 DOS에서 쉽게 일어나지 않는다.
산화물 반도체막에서 DOS를 야기하는 원소를 후술한다.
예를 들면, 산화 실리콘막이 산화물 반도체막 위에 형성되는 경우, 산화물 반도체막에 함유되는 인듐은 산화 실리콘막에 취해지고 실리콘으로 대체되어서 얕은 레벨 DOS를 형성한다.
예를 들면, 산화물 반도체막과 산화 실리콘막 사이의 계면에서, 산화물 반도체막에 함유되는 산소와 인듐 사이의 결합이 끊어지고 산소와 실리콘 사이의 결합이 발생한다. 이것은 실리콘과 산소 사이의 결합 에너지가 인듐과 산소 사이의 결합 에너지보다 높기 때문이고, 실리콘의 원자가(4가)는 인듐의 원자가(3가)보다 많다. 산화물 반도체막에 함유되는 산소는 실리콘으로 포획되어 인듐과 결합되는 산소의 위치가 산소 결손으로 된다. 또한, 실리콘이 산화물 반도체막 내부뿐만 아니라 표면에 함유될 경우, 이 현상이 유사하게 일어난다. 이러한 산소 결손은 깊은 레벨 DOS를 형성한다.
실리콘뿐만 아니라 또 다른 원인이 인듐과 산소 사이의 결합을 끊을 수 있다. 예를 들면, 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체막에서, 인듐과 산소 사이의 결합이 약해지고 산소와 갈륨 또는 아연 사이의 결합보다 더 쉽게 절단된다. 이런 이유로, 인듐과 산소 사이의 결합은 플라즈마 손상 또는 스퍼터된 입자로 인한 손상에 의해 끊어져 산소 결손이 생성될 수 있다. 산소 결손을 깊은 레벨 DOS를 형성한다.
깊은 레벨 DOS를 정공에 포획함으로써 정공 트랩(정공 포획 중심)으로서 기능할 수 있다. 이것은 산소 결손이 산화물 반도체막 내부에 깊은 벌크 DOS를 형성한다는 것을 의미한다. 이러한 산소 결손이 깊은 벌크 DOS를 형성하기 때문에, 산소 결손은 산화물 반도체막에 불안정성 인자이다.
산소 결손으로 인한 이러한 깊은 레벨 DOS는 산화물 반도체막의 얕은 벌크 DOS를 형성하기 위해 야기되는 것 중의 하나이고, 이것은 후술된다.
또한, 산화물 반도체막의 산소 결손은 수소를 포획해서 준안정 상태가 된다. 즉, 깊은 레벨 DOS이고 정공을 포획할 수 있는 산소 결손이 수소를 포획할 경우, 산소 결손이 얕은 벌크 DOS를 형성하여 준안정 상태가 된다. 본 실시형태의 <VOH의 열역학적 상태>에서 기술된 바와 같이, 산소 결손이 수소를 포획할 경우, 산소 결손은 중성 또는 양성으로 대전된다. 즉, 산화물 반도체막의 1개의 얕은 벌크 DOS인 VOH가 전자를 방출하여 중성 또는 양성으로 대전되고, 이것은 트랜지스터의 특징에 악영향을 준다.
트랜지스터의 특징에 대한 악영향을 방지하기 위해 산소 결손의 밀도를 감소시키는 것이 중요하다. 따라서, 산화물 반도체막에 과잉의 산소를 공급함으로써, 즉 과잉의 산소를 가진 산소 결손을 채움으로써, 산화물 반도체막의 산소 결손의 밀도를 저하시킬 수 있다. 즉, 산소 결손은 과잉의 산소를 받음으로써 안정적으로 된다. 예를 들면, 과잉의 산소가 산화물 반도체 또는 산화물 반도체막을 가진 계면 근처에 제공되는 절연막에 포함될 경우, 과잉의 산소는 산화물 반도체막에 산소 결손을 채움으로써 산화물 반도체막의 산소 결손을 효과적으로 제거하거나 감소시킨다.
상술한 바와 같이, 산소 결손은 수소 또는 산소에 의해 준안정 상태 또는 안정 상태가 될 수 있다.
본 실시형태의 <산화물 절연막의 NOx의 전이 레벨>에 기술된 바와 같이, NOx인 NO 또는 NO2는 산화물 반도체막에 포함되는 전자를 포획한다. NOx인 NO 또는 NO2가 산화물 반도체막의 표면 근방의 얕은 표면 DOS이기 때문에, NOx가 산화물 반도체막을 가진 계면 근방의 절연막에 포함될 경우, 트랜지스터의 특징에 악영향을 준다.
트랜지스터의 특징에 대한 악영향을 방지하기 위해 산화물 반도체막을 가진 계면 근방의 절연막에 NOx 함량을 감소시키는 것이 중요하다.
<3-1. 산화물 반도체막을 포함하는 트랜지스터의 암상태에서 히스테리시스 열화의 모델>
산화물 반도체막을 포함하는 트랜지스터의 열화 메카니즘을 이어서 기술한다. 산화물 반도체막을 포함하는 트랜지스터는 트랜지스터가 광 조사되는지 아닌지에 따라 다르게 열화된다. 트랜지스터가 광 조사되는 경우, 열화는 산화물 반도체막 내부에 깊은 레벨에서 깊은 벌크 DOS의 원인이 되기 쉽다. 트랜지스터가 광 조사되지 않는 경우, 열화는 산화물 반도체막의 표면 근방(절연막과의 계면 또는 그 근방)에 얕은 레벨에서 얕은 표면 DOS의 원인이 되기 쉽다.
따라서, 산화물 반도체막을 포함하는 트랜지스터가 광 조사되지 않는 상태(암상태)가 기술된다. 암상태에 있어서, 트랜지스터의 열화 메카니즘은 산화물 반도체막의 표면 근방(절연막과의 계면 또는 계면 근방)의 얕은 레벨에서 얕은 표면 DOS에 의해 전하의 포획 및 방출에 기초하여 설명될 수 있다. 여기서 게이트 절연막은 산화물 반도체막과의 계면 근방에 제공된 절연막으로서 기술된다는 것에 주목한다.
도 27은 산화물 반도체막을 포함하는 트랜지스터가 암상태에서 반복적으로 게이트 바이어스 온도(BT) 스트레스 시험을 실시한 경우 임계 전압(Vth)의 변화를 나타낸다. 도 27에 드러난 바와 같이, 임계 전압은 양의 게이트 BT(+GBT) 스트레스 시험에 의해 양의 측으로 시프트된다. 그 다음, 트랜지스터가 음의 게이트 BT(-GBT) 스트레스 시험을 실시하여 임계 전압이 음의 측으로 시프트되어 초기값(초기)과 실질적으로 동일하다. 이런 식으로, 양의 게이트 BT 스트레스 시험과 음의 게이트 BT 스트레스 시험을 교대로 반복함으로써, 임계 전압이 양과 음으로 시프트(즉, 히스테리시스가 생김)된다. 즉, 양의 게이트 BT 스트레스 시험과 음의 게이트 BT 스트레스 시험이 광 조사 없이 반복될 경우, 임계 전압이 양의 측 다음 음의 측으로 교대로 시프트되지만, 전체로서 시프트는 소정 범위로 고정된다.
암상태에서 게이트 BT 스트레스 시험으로 인해 트랜지스터의 임계 전압의 변화는 산화물 반도체막의 표면 근방의 얕은 표면 DOS로 설명될 수 있다. 도 28은 산화물 반도체막의 밴드 구조 및 밴드 구조와 대응하는 플로우 차트를 도시한다.
게이트 BT 스트레스의 인가 전(0의 게이트 전압(Vg)), 산화물 반도체막의 표면 근방의 얕은 표면 DOS는 페르미 준위(Ef)보다 높은 에너지를 갖고 전자가 포획되지 않기 때문에 전기적으로 중성이다(도 28에서 단계 S101). 단계 S101에 있어서, 이때 측정된 임계 전압은 게이트 BT 스트레스가 인가되기 전에 초기값으로서 설정된다.
이어서, 양의 게이트 BT 스트레스 시험(암상태)이 행해진다. 양의 게이트 전압이 인가되는 경우, 전도대는 곡선이고 산화물 반도체막의 표면 근방의 얕은 표면 DOS 에너지는 페르미 준위보다 낮아지게 된다. 따라서, 전자는 산화물 반도체막의 표면 근방에 얕은 표면 DOS에 포획되어서, DOS가 음으로 대전된다(도 28에서 단계 S102).
이어서, 스트레스의 인가는 정지되어서 게이트 전압이 0이 된다. 0에서의 게이트 전압에 의해, 산화물 반도체막의 표면 근방에 얕은 표면 DOS는 페르미 준위보다 높은 에너지를 갖는다. 그러나, 산화물 반도체막의 표면 근방에 얕은 표면 DOS에 포획되는 전자가 방출되는데 걸리는 시간이 길어진다. 따라서, 산화물 반도체막의 표면 근방에 얕은 표면 DOS는 음으로 대전된 상태가 된다(도 28에서 단계 S103). 이때, 트랜지스터의 채널 형성 영역은 게이트 전압뿐만 아니라 음 전압의 인가가 실시된다. 따라서, 트랜지스터를 온 상태로 바꾸기 위해서 초기값보다 높은 게이트 전압을 인가해야 해서 임계 전압이 양의 측으로 시프트된다. 즉, 트랜지스터는 노멀리-오프가 되는 경향이 있다.
이어서, 음의 게이트 전압은 음의 게이트 BT 스트레스 시험(암상태)으로서 인가된다. 음의 게이트 전압이 인가될 경우, 전도대는 곡선이고 산화물 반도체막의 표면 근방에 얕은 표면 DOS의 에너지는 훨씬 커지게 된다. 따라서, 산화물 반도체막의 표면 근방의 얕은 표면 DOS의 포획된 전자가 방출되어서 DOS는 전기적으로 중성이 된다(도 28의 단계 S104).
이어서, 스트레스의 인가는 정지되어서 게이트 전압이 0이 된다. 이때 산화물 반도체막의 표면 근방의 얕은 표면 DOS는 전자를 방출하고 전기적으로 중성이 된다(단계 S101). 따라서, 임계 전압이 양의 측으로 시프트되어서, 게이트 BT 스트레스 시험 전에 초기값으로 되돌아온다. 음의 게이트 BT 시험 및 양의 게이트 BT 시험은 암상태로 반복되어서 임계 전압이 반복적으로 양의 측 그리고 음의 측으로 시프트된다. 그러나, 양의 게이트 BT 스트레스 시험시 산화물 반도체막의 표면 근방에 얕은 표면 DOS에 포획된 전자가 음의 게이트 BT 스트레스 시험시에 방출되므로; 그것은 전체로서 임계 전압이 소정 범위 내로 시프트된다는 것을 발견했다.
상술한 바와 같이, 암상태의 게이트 BT 스트레스 시험으로 인한 트랜지스터의 임계 전압의 시프트는 산화물 반도체막의 표면 근방에 얕은 표면 DOS의 이해에 기초해서 설명될 수 있다.
<3-2. 산화물 반도체막을 포함하는 트랜지스터의 명상태에서의 열화 모델>
그 다음, 광 조사(명상태) 하에 열화 메카니즘을 여기 기술한다. 명상태에서 트랜지터의 열화 메카니즘은 산화물 반도체막의 깊은 레벨에서 깊은 벌크 DOS의 전자의 포획 및 방출에 기초해서 설명된다.
게이트 BT 스트레스 시험이 명상태에서 산화물 반도체막을 포함하는 트랜지스터에 대해 반복적으로 행해지는 경우 임계 전압(Vth)의 시프트를 도 29에 나타낸다. 도 29에 나타낸 바와 같이, 임계 전압(Vth)은 초기값(초기)으로부터 음의 방향으로 시프트된다.
도 29에 있어서, 게이트 BT 스트레스의 인가 없이 암상태에서 측정된 값은 임계 전압의 초기값으로서 플롯된다. 그 다음, 임계 전압은 게이트 BT 스트레스의 인가 없이 명상태에서 측정된다. 결과적으로, 명상태에서의 임계 전압은 암상태에서의 임계 전압으로부터 음의 방향으로 크게 시프트된다. 광 조사에 의해 전자 정공이 발생하고 발생된 전자가 전도대에 여기된다는 것은 하나의 도출 가능한 사실이다. 즉, 게이트 BT 스트레스가 인가되지 않을 경우라도, 산화물 반도체막을 포함하는 트랜지스터의 임계 전압이 광 조사에 의해 음의 측으로 시프트되어서 트랜지스터가 쉽게 노멀리-온이 된다. 이 경우에 있어서, 산화물 반도체막의 에너지 갭이 크기 때문에, 또는 갭에 적은 DOS가 존재하기 때문에, 적은 전자가 여기된다. 그 이유로 인해, 광 조사에 의한 임계 전압의 시프트는 그 경우에 있어서 작아진다.
그 다음, 음의 게이트 BT 스트레스가 광 조사 하에 인가될 경우(-GBT), 임계 전압이 음의 측으로 더 시프트된다.
그 후, 양의 게이트 BT(+GBT) 스트레스 시험이 광 조사 하에 행해져서 임계 전압이 양의 측으로 시프트된다.
또한, 음의 게이트 BT 스트레스 시험과 양의 게이트 BT 스트레스 시험이 광 조사 하에서 반복될 경우, 임계 전압은 반복적으로 양의 측과 음의 측으로 시프트되고; 결과적으로 이것은 전체로서 임계 전압이 점진적으로 음의 측으로 시프트된다는 것을 발견했다.
명상태에서 게이트 BT 스트레스 시험(양의 게이트 BT 스트레스 시험과 음의 게이트 BT 스트레스 시험이 반복될 경우)에 있어서, 트랜지스터의 임계 전압의 시프트 메카니즘은 도 30 및 도 31의 밴드 구조를 참조하여 설명된다. 도 30 및 도 31을 참조하여, 산화물 반도체막의 깊은 벌크 DOS 및 게이트 절연막의 비가교 산소 정공 중심(NBOHC1 및 NBOHC2)이 기술된다. 또한, 비가교 산소 정공 중심(NBOHC1)은 비가교 산소 정공 중심(NBOHC2)보다 산화물 반도체막과의 계면에 근접해서 위치(표면측 상)하는 NBOHC이다.
게이트 BT 스트레스 시험과 광 조사 전(게이트 전압(Vg)이 0일 경우), 산화물 반도체막의 깊은 벌크 DOS는 페르미 준위(Ef)보다 낮은 에너지를 갖고, 정공이 포획되지 않기 때문에 전기적으로 중성이다(도 30에서 단계 S111). 이때, 암상태에서 측정되는 임계 전압은 암상태에서의 초기값으로서 여겨진다.
이어서, 산화물 반도체막은 게이트 BT 스트레스에 실시되는 것 없이 광 조사되어서, 전자 및 정공이 발생된다(도 30에서 단계 S112). 발생되는 전자는 전도대에서 여기되어서, 임계 전압이 음의 측으로 시프트된다(전자는 다음 단계에 기술되지 않음). 또한, 발생된 정공은 정공의 의사 페르미 준위(Efp)가 낮아진다. 정공의 의사 페르미 준위(Efp)가 낮아지기 때문에, 정공은 산화물 반도체막 내부의 깊은 벌크 DOS에 포획된다(도 30에서 단계 S113). 따라서, 게이트 BT 스트레스 시험 없이 광 조사 하에, 임계 전압은 음의 측으로 시프트되어서 암상태에서의 트랜지스터와 달리 트랜지스터가 노멀리-온이 된다.
이어서, 음의 게이트 BT 스트레스 시험이 광 조사 하에 행해져서 전계 기울기가 발생하고 산화물 반도체막 내부에 깊은 벌크 DOS의 포획된 정공은 게이트 절연막의 비가교 산소 정공 중심(NBOHC1)에 주입된다(도 30에서 단계 S114). 또한, 몇몇 정공은 전계에 의해 게이트 절연막 내부에 비가교 산소 정공 중심(NBOHC2)으로 더 이동한다(도 31에서 단계 S115). 절연막의 비가교 산소 정공 중심(NBOHC1)에서 비가교 산소 정공 중심(NBOHC2)으로의 정공 이동은 전계 인가 시간에 따라 진행된다. 게이트 절연막의 비가교 산소 정공 중심(NBOHC1 및 NBOHC2)의 정공은 양으로 대전된 고정된 전하로서 작용하고, 음의 측으로 임계 전압을 시프트해서 트랜지스터가 쉽게 노멀리-온이 된다.
광 조사 및 음의 게이트 BT 스트레스 시험은 쉽게 이해하기 위해 다른 단계로서 기술되지만, 본 발명은 본 실시형태의 기술에 제한되어서 해석되는 것은 아니다. 예를 들면, 단계 S112~S115는 병행해서 일어날 수 있다.
이어서, 양의 게이트 BT 스트레스 시험은 광 조사 하에서 행해지고, 산화물 반도체막 내부의 깊은 벌크 DOS에서 포획된 정공 및 게이트 절연막의 비가교 산소 정공 중심(NBOHC1)에서의 정공은 양의 게이트 전압의 인가에 의해 방출된다(도 31에서 단계 S116). 따라서, 임계 전압은 양의 측으로 시프트된다. 게이트 절연막의 비가교 산소 정공 중심(NBOHC2)이 게이트 절연막의 깊은 레벨에 있기 때문에, 양의 게이트 BT 스트레스 시험이 명상태에 있을 경우라도 비가교 산소 정공 중심(NBOHC2)에서의 정공이 직접적으로 거의 방출되지 않는다는 것에 주목한다. 게이트 절연막의 비가교 산소 정공 중심(NBOHC2)에서의 정공을 방출하기 위해서, 정공은 표면측에 비가교 산소 정공 중심(NBOHC1)으로 이동해야 한다. 비가교 산소 정공 중심(NBOHC2)에서 비가교 산소 정공 중심(NBOHC1)으로의 정공 이동은 전계 인가 시간에 따라 조금씩 진행된다. 따라서, 임계 전압의 양의 측으로의 시프트 양이 작아서 임계 전압이 초기값으로 완전하게 되돌아오지 않는다.
또한, 정공의 이동은 게이트 절연막의 비가교 산소 정공 중심(NBOHC1)과 산화물 반도체막 내부의 깊은 벌크 DOS 사이에서 발생한다. 그러나, 다수의 정공은 산화물 반도체막 내부의 깊은 벌크 DOS에서 포획되기 때문에, 산화물 반도체막과 게이트 절연막의 전체 대전량은 거의 감소하지 않을 수 있다.
이어서, 음의 게이트 BT 스트레스 시험이 광 조사 하에서 다시 행해져 전계 기울기가 발생하고 산화물 반도체막 내부에 깊은 벌크 DOS에서 포획된 정공이 게이트 절연막의 비가교 산소 정공 중심(NBOHC1)으로 주입된다. 또한, 정공의 일부가 전계에 의해 게이트 절연막 내부에 가장 깊은 비가교 산소 정공 중심(NBOHC2)에 주입된다(도 31에서 단계 S117). 단계 S115의 그 안에 주입되는 게이트 절연막의 비가교 산소 정공 중심(NBOHC2)의 정공이 방출되는 것 없이 남는 것에 주목한다. 따라서, 정공은 더 주입되어서 고정된 전하로서 기능하는 정공수가 더 증가된다. 임계 전압은 음의 측으로 더 시프트되어서 트랜지스터가 더 쉽게 노멀리-온이 된다.
이어서, 양의 게이트 BT 스트레스 시험이 광 조사 하에서 행해져 산화물 반도체막의 깊은 벌크 DOS에서 포획된 정공 및 게이트 절연막의 비가교 산소 정공 중심(NBOHC1)의 정공이 양의 게이트 전압의 인가에 의해 방출된다(도 31에서 단계 S118). 결과적으로, 임계 전압은 양의 측으로 시프트된다. 그러나, 게이트 절연막의 비가교 산소 정공 중심(NBOHC2)의 정공은 거의 방출되지 않는다. 따라서, 임계 전압의 양의 측으로의 시프트 양은 작아서 임계 전압이 초기값으로 완전하게 되돌아오지 않는다.
상술한 바와 같이 명상태에서 음의 게이트 BT 스트레스 시험 및 양의 게이트 BT 스트레스 시험을 반복함으로써 임계 전압이 반복적으로 양의 측과 음의 측으로 시프트되면서 전체로서 임계 전압이 점진적으로 음의 측으로 시프트된다.
명상태에서 게이트 BT 스트레스 시험의 트랜지스터의 임계 전압의 시프트는 산화물 반도체막 내부의 깊은 벌크 DOS 및 게이트 절연막의 비가교 산소 정공 중심(NBOHC1 및 NBOHC2)에 기초해서 설명될 수 있다.
<3-3. 산화물 반도체막의 탈수화, 탈수소화, 및 산소 부가의 공정 모델>
안정한 전기 특성을 가진 트랜지스터를 제조하기 위해서, 산화물 반도체막 내부 및 산화물 반도체막의 계면 근방의 DOS를 감소시키는 것(고순도 진성화 상태를 만들기 위함)이 중요하다. 산화물 반도체막이 진성화되도록 고순도화하는 공정 모델을 후술한다. 산화물 반도체막의 탈수화 및 탈수소화를 우선 기술한 다음 산소로 산소 결손(VO)을 채우는 산소 부가를 기술한다.
산화물 반도체막이 진성화되도록 고순도화하는 공정 모델을 기술하기 전에 산소 결손이 산화물 반도체막에서 발생되기 쉬운 위치를 기술한다. 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체막에 있어서, 인듐과 산소 사이의 결합은 갈륨과 산소 사이의 결합 및 아연과 산소 사이의 결합과 비교해서 가장 쉽게 끊어진다. 따라서, 인듐과 산소 사이의 결합이 끊어져서 산소 결손을 형성하는 모델을 후술한다.
인듐과 산소 사이의 결합이 끊어질 경우, 산소는 방출되고 인듐과 결합하는 산소의 위치는 산소 결손으로서 기능한다. 산소 결손은 산화물 반도체막의 깊은 레벨에서 깊은 레벨 DOS를 형성한다. 산화물 반도체막의 산소 결손이 불안정하기 때문에 산소 또는 수소가 안정되도록 포획된다. 이러한 이유로, 수소가 산소 결손 근처에 존재할 경우, 산소 결손은 수소를 포획해서 VOH가 된다. VOH는 산화물 반도체막의 얕은 레벨에서 얕은 레벨 DOS를 형성한다.
이어서, 산화물 반도체막의 VOH에 산소가 근접할 경우, 산소가 VOH에서 히드록실기(OH)가 되도록 수소를 추출해서 수소를 VOH로부터 방출시킨다(도 32A 및 32B 참조). 열처리 등에 의해 수소를 근접시키기 위해서 산화물 반도체막으로 산소를 이동시킬 수 있다.
또한, 산화물 반도체막의 또 다른 VOH에 히드록실기가 근접할 경우, 히드록실기가 VOH에서 물 분자(H2O)가 되도록 수소를 추출해서 수소를 VOH로부터 방출시킨다(도 32C 및 32D 참조). 이런 식으로, 1개의 산소 원자는 산화물 반도체막으로부터 2개의 수소 원자를 방출한다. 이것은 산화물 반도체막의 탈수화 또는 탈수소화라 지칭된다. 탈수화 또는 탈수소화에 의해, 산화물 반도체막의 얕은 레벨에서의 얕은 레벨 DOS는 감소되고, 깊은 레벨 DOS가 형성된다.
이어서, 산화물 반도체막의 산소 결손에 산소가 근접할 경우, 산소 결손에 의해 산소를 포획해서 산소 결손을 사라지게 한다(도 32E 및 32F 참조). 이것은 산화물 반도체막의 산소 부가로서 지칭된다. 산소 부가에 의해, 산화물 반도체막의 깊은 레벨에서 깊은 레벨 DOS가 감소된다.
상술한 바와 같이, 산화물 반도체막의 탈수화 또는 탈수소화 및 산소 부가가 행해질 경우, 산화물 반도체막의 얕은 레벨 DOS 및 깊은 레벨 DOS를 감소시킬 수 있다. 이 공정은 진성화 산화물 반도체를 제조하기 위한 고순도 공정으로서 지칭된다.
본 실시형태에 기술된 구조, 방법 등은 다른 실시형태 및 실시예에 기술된 구조, 방법 등 중 어느 하나와 조합해서 적절하게 사용될 수 있다는 것에 주목한다.
(실시형태 3)
본 실시형태에 있어서, 트랜지스터의 산화물 반도체막에 포함되는 불순물 및 트랜지스터 특성의 열화를 기술한다. 기술에 있어서, IGZO(111)는 산화물 반도체막에 사용되고 탄소는 불순물의 하나로서 사용된다.
<1. IGZO에서의 탄소 효과>
C 원자가 IGZO(111)에 도입되는 모델에 대해서 전자 상태를 산출한다.
산출에 대해서, 도 33(A)에 나타낸 IGZO(111) 결정 모델(원자수: 112)을 사용한다.
여기서, C 원자가 IGZO(111)에 포함되는 모델로서, 도 33A 및 표 7에 나타낸 바와 같이, 하기 모델: 각각의 틈새(1)~(6)에 C 원자를 각각 넣는 모델, 1개의 In 원자를 C 원자로 치환하는 모델, 1개의 Ga 원자를 C 원자로 치환하는 모델, 1개의 Zn 원자를 C 원자로 치환하는 모델, 및 1개의 O 원자를 C 원자로 치환하는 모델을 사용한다.
Figure 112016042761225-pct00014
<1-1. 틈새에 C 원자를 넣는 모델>
각 틈새(1)~(6)에 C 원자를 넣는 모델의 구조 최적화 후에 에너지를 비교함으로써 안정한 구성이 검증된다. 산출 조건을 표 8에 나타낸다. GGA는 교환 상관 범함수에 사용됨으로써, 밴드 갭이 과소 평가되는 경향이 있다는 것에 주목한다.
Figure 112016042761225-pct00015
각각의 틈새(1)~(6)에 C 원자를 넣는 모델의 구조 최적화 산출의 결과를 표 9에 나타낸다.
Figure 112016042761225-pct00016
틈새는 C 원자의 원래 위치로서 선택된다. 구조 최적화가 행해진 후, 틈새(1), (3), 또는 (4)에 C 원자를 넣는 모델을 도 33(C)에 도시한 바와 같이 (CO)O 결함 구조를 갖는다. 도 33C의 구조에 도시한 바와 같이, (CO)O은 도 33B의 구조에서 1개의 O 원자가 CO로 치환된다는 것을 의미하는 것에 주목한다. (CO)O 결함 구조에 있어서, C 원자는 O 원자와 결합한다. C 원자는 원자 M1 및 원자 M2와 결합한다. O 원자는 원자 M3 및 원자 M4와 결합한다. 틈새(5) 또는 (6)에 C 원자를 넣는 모델은 IGZO(111)의 원자와 C 원자가 결합한 구조를 갖는다. 에너지를 비교할 경우, (CO)O 결함 구조 및 IGZO(111)의 원자와 C 원자가 결합되는 구조가 틈새보다 C 원자가 보다 안정하다.
산출에 있어서, 도 34A는 가장 낮은 에너지를 갖고 가장 안정한 모델의 구조(틈새(6)에 C 원자를 넣는 모델)를 나타낸다. 도 34B에 있어서, 페르미 준위(Ef)가 가로축에서 0 eV일 경우, 업 스핀 및 다운 스핀 상태 밀도는 각각 페르미 준위(Ef)의 상면 및 하면을 나타낸다.
도 34A에 나타낸 구조에 있어서, C 원자는 1개의 In 원자 및 2개의 O 원자와 결합한다. 틈새에 C 원자와 동일한 기에 속하는 Si 원자를 넣는 모델에 있어서, Si 원자는 O 원자에만 결합한다. 그 결과는 Si 원자와 C 원자 사이의 결합 상태의 차이가 그들의 이온 반경 및 전기음성도의 차이에 기인될 수 있다는 것을 나타낸다. 도 34B에 있어서, 전도대 하단에서 페르미 준위(Ef)로의 상태 밀도를 적분한 결과, 상태 밀도는 2개의 전자와 대응된다. 페르미 준위(Ef)는 전도대 하단보다 진공 준위에 근접한 측에 위치되고 2개의 전자가 있음으로써; 틈새에 C 원자가 넣어질 경우, 2개의 전자가 C 원자로부터 방출되어서 IGZO(111)가 n형이 된다고 여겨진다.
<1-2. 금속 원소가 C 원자로 치환된 모델>
1개의 In 원자가 C 원자로 치환된 모델의 최적화 구조 및 상태 밀도를 도 35A 및 35B에 나타낸다. 도 35B의 가로축에 있어서, 페르미 준위(Ef)는 0 eV임을 주목한다.
도 35A에 있어서, C 원자는 3개의 O 원자와 결합하고 O 원자를 정점으로 갖는 삼각형의 면 내에 위치된다. 도 35B에 도시한 상태 밀도의 스케치가 결함이 없는 경우의 상태 밀도의 것과 거의 동일하지만, 페르미 준위(Ef)는 전도대 하단보다 진공 준위에 근접한 측에 위치되고 1개의 전자가 있음으로써; In 원자가 C 원자로 치환되는 경우, 1개의 전자는 C 원자로부터 방출되어 IGZO(111)가 n형이 된다고 여겨진다. 이것은 아마도 3가의 In 원자가 4가의 C 원자로 치환되기 때문이다.
1개의 Ga 원자가 C 원자로 치환된 모델의 최적화 구조 및 상태 밀도를 도 36A 및 36B에 나타낸다. 또한, 도 36B의 가로축에 있어서, 페르미 준위(Ef)는 0 eV이다.
도 36A의 구조에 있어서, C 원자는 4개의 O 원자와 결합하고 거의 O 원자를 정점으로 갖는 사면체의 중심에 위치한다. 도 36B에 도시된 상태 밀도의 스케치가 결함이 없는 경우의 상태 밀도의 것과 거의 동일하지만, 페르미 준위(Ef)는 전도대 하단보다 진공 준위에 근접한 측에 위치되고 1개의 전자가 있음으로써; Ga 원자가 C 원자로 치환되는 경우, 1개의 전자는 C 원자로부터 방출되어 IGZO(111)가 n형이 된다고 여겨진다. 이것은 아마도 3가의 Ga 원자가 4가의 C 원자로 치환되기 때문이다.
1개의 Zn 원자가 C 원자로 치환된 모델의 최적화 구조 및 상태 밀도를 도 37A 및 37B에 나타낸다. 또한, 도 37B의 가로축에 있어서, 페르미 준위(Ef)는 0 eV이다.
도 37A의 구조에 있어서, C 원자는 3개의 O 원자와 결합하고 O 원자를 정점으로 갖는 삼각형의 면에 위치한다. 도 37B에 나타낸 상태 밀도의 스케치가 결함이 없는 경우의 상태 밀도의 것과 거의 동일하지만, 페르미 준위(Ef)는 전도대 하단보다 진공 준위에 근접한 측에 위치되고 2개의 전자가 있음으로써; Zn 원자가 C 원자로 치환되는 경우, 2개의 전자는 C 원자로부터 방출되어 IGZO(111)가 n형이 된다고 여겨진다. 이것은 아마도 2가의 Zn 원자가 4가의 C 원자로 치환되기 때문이다.
<1-3. O 원자가 C 원자로 치환되는 모델>
이어서, O 원자가 C 원자로 치환될 수 있는지 없는지 검증된다. 1개의 O 원자가 C 원자로 치환되는 경우에 있어서, O 원자의 결합 파트너인 금속의 조합을 고려하여 4개의 O 원자 위치가 있고, 위치하기 위한 치환 모델을 형성하여 구조 최적화 산출을 행한다. 결과적으로, 2개의 Ga 원자 및 1개의 Zn 원자와 결합하는 O 원자가 C 원자로 치환되는 모델은 효과적으로 안정하다.
산소 분위기 하에 형성된 IGZO(111)는 충분한 O 원자를 함유하고 있다. 표 10의 모델(1) 및 (2)은 많은 산소를 함유하는 IGZO(111)의 C 원자가 O 원자로 치환되기에 필요한 에너지를 비교하기 위해 검증된다. 모델(1) 및 (2)의 원자수를 동등하게 하고; 그 후, 각 모델의 총 에너지를 산출한다.
Figure 112016042761225-pct00017
C 원자의 안정한 구성을 발견하기 위해서, 많은 산소를 함유하는 IGZO(111)를 가정하고, 원자수가 서로 동일해지는 모델의 총 에너지를 산출한다. 산출 결과를 표 11에 나타낸다.
Figure 112016042761225-pct00018
표 10에 나타낸 모델(1)에 있어서, C 원자는 CO2로서 IGZO(111)에 함유된다. 표 10에 나타낸 모델(2)에 있어서, O 원자는 IGZO(111)의 C 원자로 치환된다.
모델(1)의 에너지는 약 10.8 eV로 모델(2)의 것보다 낮게 산출되므로 모델(1)은 모델(2)보다 더 안정하다. 이것은 모델(1)이 모델(2)보다 더 존재하기 쉽다고 추정된다. 즉, 아마도 O 원자가 C 원자로 치환되기 어렵고 O 원자가 C 원자로 치환되는 상태는 불안정하고 나타났다.
표 11에 나타낸 바와 같이, 이것은 Ga 원자의 에너지가 낮기 때문에 IGZO(111)의 C 원자가 Ga 원자로 치환되기 쉽고 O 원자로 치환되기 어렵다는 것으로 여겨진다. 표 11에 있어서, "IGZO:Catom"은 원자가 InGaZnO4의 C 원자로 치환된다는 것을 의미한다는 것에 주목한다.
결과적으로, C 원자가 틈새에 넣어지거나 C 원자가 금속 원자(In, Ga, 또는 Zn)로 치환되는 경우, IGZO(111)은 n형이 된다는 것을 발견했다. 또한, IGZO(111)의 C 원자가 특히 Ga 원자로 치환되는 경우 안정해질 것이라 여겨진다.
또한, 본 실시형태에 기술된 구조, 방법 등은 다른 실시형태 및 실시예에 기술된 구조, 방법 등 중 어느 하나와 조합해서 적절하게 사용될 수 있다는 것에 주목한다.
(실시형태 4)
본 실시형태에 있어서, 실시형태 1의 것과 다른 반도체 장치 및 그 제조방법을 도면을 참조하여 기술한다. 본 실시형태의 트랜지스터(50)는 탑-게이트 트랜지스터이고, 이것은 실시형태 1의 트랜지스터(10)와 다르다.
<1. 트랜지스터의 구조>
도 38A~38C는 트랜지스터(50)의 상면도 및 단면도이다. 도 38A는 트랜지스터(50)의 상면도이다. 도 38B는 도 38A의 일점쇄선 A-B를 따라 취해진 단면도이다. 도 38C는 도 38A의 일점쇄선 C-D를 따라 취해진 단면도이다. 또한, 도 38A에 있어서, 간편성을 위해 기판(51), 보호막(53), 게이트 절연막(59), 절연막(63) 등을 생략한다는 것에 주목한다.
도 38A~38C에 도시된 트랜지스터(50)는 보호막(53) 위에 산화물 반도체막(55); 산화물 반도체막(55)과 접촉하는 한 쌍의 전극(57 및 58); 산화물 반도체막(55) 및 한 쌍의 전극(57 및 58)과 접촉하는 게이트 절연막(59); 및 게이트 절연막(59) 그 사이에 산화물 반도체막(55)과 중첩하는 게이트 전극(61)을 포함하고 있다. 절연막(63)은 보호막(53), 한 쌍의 전극(57 및 58), 게이트 절연막(59), 및 게이트 전극(61) 위에 제공될 수 있다.
본 실시형태에 있어서, 산화물 반도체막(55)과 접촉하는 막, 대표적으로 보호막(53) 및 게이트 절연막(59) 중 적어도 하나가 질소를 함유하고 결함수가 적은 산화물 절연막이다.
질소를 함유하고 결함수가 적은 산화물 절연막의 대표 예로는 산화질화 실리콘막 및 산화질화 알루미늄막을 포함한다. 또한, "산화질화 실리콘막" 또는 "산화질화 알루미늄막"은 질소보다 산소를 더 함유하는 막이라 지칭되고, "질화산화 실리콘막" 또는 질화산화 알루미늄막"은 산소보다 질소를 더 함유하는 막이라 지칭된다.
질소를 함유하고 결함수가 적은 산화물 절연막은 열처리에 의해 방출되는 17 m/z의 질량-대-전하비를 갖는 가스량이 열처리에 의해 방출되는 질소 산화물(NOx, x가 0 이상 및 2 이하, 바람직하게는 1 이상 및 2 이하임)의 양보다 많은 영역 또는 부분을 갖는다. 질소 산화물의 대표 예로는 일산화질소 및 이산화질소를 포함한다. 또한, 질소를 함유하고 결함수가 적은 산화물 절연막은 열처리에 의해 방출되는 17 m/z의 질량-대-전하비를 갖는 가스량이 열처리에 의해 방출되는 30 m/z의 질량-대-전하비를 갖는 가스량보다 많은 영역 또는 부분을 갖는다. 또한, 질소를 함유하고 결함수가 적은 산화물 절연막은 열처리에 의해 방출되는 17 m/z의 질량-대-전하비를 갖는 가스량이 열처리에 의해 방출되는 46 m/z의 질량-대-전하비를 갖는 가스량보다 많은 영역 또는 부분을 갖는다. 또한, 질소를 함유하고 결함수가 적은 산화물 절연막은 열처리에 의해 방출되는 17 m/z의 질량-대-전하비를 갖는 가스량이 열처리에 의해 방출되는 30 m/z의 질량-대-전하비를 갖는 가스량과 46 m/z의 질량-대-전하비를 갖는 가스량의 합보다 많은 영역 또는 부분을 갖는다.
또한, 질소를 함유하고 결함수가 적은 산화물 절연막은 열처리에 의해 방출되는 30 m/z의 질량-대-전하비를 갖는 가스량이 검출 한계 이하이고 열처리에 의해 방출되는 17 m/z의 질량-대-전하비를 갖는 가스량이 1×1018 분자/㎤ 이상 및 5×1019 분자/㎤ 이하인 영역 또는 부분을 갖는다. 또한, 질소를 함유하고 결함수가 적은 산화물 절연막은 열처리에 의해 방출되는 46 m/z의 질량-대-전하비를 갖는 가스량이 검출 한계 이하이고 열처리에 의해 방출되는 17 m/z의 질량-대-전하비를 갖는 가스량이 1×1018 분자/㎤ 이상 및 5×1019 분자/㎤ 이하인 영역 또는 부분을 갖는다. 또한, 질소를 함유하고 결함수가 적은 산화물 절연막은 열처리에 의해 방출되는 30 m/z의 질량-대-전하비를 갖는 가스량이 검출 한계 이하이고, 열처리에 의해 방출되는 46 m/z의 질량-대-전하비를 갖는 가스량이 검출 한계 이하이며, 열처리에 의해 방출되는 17 m/z의 질량-대-전하비를 갖는 가스량이 1×1018 분자/㎤ 이상 및 5×1019 분자/㎤ 이하인 영역 또는 부분을 갖는다.
30 m/z의 질량-대-전하비를 갖는 가스의 대표 예로는 일산화질소를 포함한다. 17 m/z의 질량-대-전하비를 갖는 대표 예로는 암모니아를 포함한다. 46 m/z의 질량-대-전하비를 갖는 가스의 대표 예로는 이산화질소를 포함한다.
질소를 함유하고 결함수가 적은 산화물 절연막의 열처리 후에 100 K 이하에서의 ESR 스펙트럼에 있어서, 2.037 이상 및 2.039 이하의 g-인자에서 나타나는 제1 신호, 2.001 이상 및 2.003 이하의 g-인자에서 나타나는 제2 신호, 및 1.964 이하 및 1.966 이상의 g-인자에서 나타나는 제3 신호가 관찰된다. 2.037 이상 및 2.039 이하의 g-인자에서 나타나는 제1 신호, 2.001 이상 및 2.003 이하의 g-인자에서 나타나는 제2 신호, 및 1.964 이하 및 1.966 이상의 g-인자에서 나타나는 제3 신호의 스핀 밀도의 합은 1×1018 스핀/㎤ 미만, 대표적으로 1×1017 스핀/㎤ 이상 및 1×1018 스핀/㎤ 미만이다.
100 K 이하에서의 ESR 스펙트럼에 있어서, 2.037 이상 및 2.039 이하의 g-인자에서 나타나는 제1 신호, 2.001 이상 및 2.003 이하의 g-인자에서 나타나는 제2 신호, 및 1.964 이하 및 1.966 이상의 g-인자에서 나타나는 제3 신호는 질소 산화물(NOx, x가 0 이상 및 2 이하, 바람직하게는 1 이상 및 2 이하임)에 기인하는 신호와 대응된다. 질소 산화물의 대표 예로는 일산화질소 및 이산화질소를 포함한다.
산화물 반도체막(55)에 접촉하는 보호막(53) 및 게이트 절연막(59) 중 적어도 하나가 상술한 바와 같이 소량의 질소 산화물을 함유할 경우, 산화물 반도체막(55)과 게이트 절연막(59) 사이의 계면 또는 산화물 반도체막(55)과 보호막(53) 사이의 계면에서 캐리어 트랩이 억제될 수 있다. 결과적으로, 반도체 장치에 포함되는 트랜지스터의 임계 전압의 변화는 감소될 수 있고, 이것은 트랜지스터의 전기 특성의 감소된 변화로 이어진다.
보호막(53) 및 게이트 절연막(59) 중 적어도 하나는 6×1020 원자/㎤ 이하의 SIMS에 의해 측정된 질소 농도를 갖는 것이 바람직하다. 그 경우에 있어서, 질소 산화물은 보호막(53) 및 게이트 절연막(59) 중 적어도 하나에서 발생되는 것이 어려워 산화물 반도체막(55)과 게이트 절연막(59) 사이의 계면 또는 산화물 반도체막(55)과 보호막(53) 사이의 계면에서의 캐리어 트랩이 억제될 수 있다. 또한, 반도체 장치에 포함되는 트랜지스터의 임계 전압의 변화는 감소될 수 있고, 이것은 트랜지스터의 전기 특성의 감소된 변화로 이어진다.
트랜지스터(50)의 다른 구성의 세부사항을 후술한다.
기판(51)으로서, 실시형태 1의 기판(11)의 예로서 주어진 기판을 적절하게 사용할 수 있다.
게이트 절연막(59)이 질소를 함유하고 결함수가 적은 산화물 절연막으로 이루어지는 경우에 있어서, 보호막(53)은 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막을 사용하여 형성될 수 있다. 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막은 열처리에 의해 산화물 반도체막으로 산소를 확산시킬 수 있다. 보호막(53)의 대표 예로서, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 갈륨막, 산화 하프늄막, 산화 이트륨막, 산화 알루미늄막, 산화질화 알루미늄막 등을 들 수 있다.
보호막(53)의 두께는 50 ㎚ 이상, 바람직하게 200 ㎚ 이상 및 3000 ㎚ 이하, 더욱 바람직하게 300 ㎚ 이상 및 1000 ㎚ 이하이다. 보호막(53)을 두껍게 형성할 경우, 보호막(53)으로부터 방출되는 산소 분자수가 증가될 수 있고, 베이스 보호막(53)과 후에 형성되는 산화물 반도체막 사이의 계면에서의 계면 상태가 감소될 수 있다.
여기서, "열에 의해 산소의 일부를 방출"은 TDS 분석에서 산소 원자로의 전환에 의해 방출된 산소의 양이 1×1018 원자/㎤ 이상, 바람직하게 3×1020 원자/㎤ 이상이라는 것을 의미한다. TDS 분석에서 막 표면의 온도가 100℃ 이상 및 700℃ 이하, 또는 100℃ 이상 및 500℃ 이하가 바람직하다는 것에 주목한다.
산화물 반도체막(55)은 실시형태 1의 산화물 반도체막(17)의 것과 유사한 방식으로 형성될 수 있다.
한 쌍의 전극(57 및 58)은 실시형태 1의 한 쌍의 전극(19 및 20)의 것과 유사한 방식으로 형성될 수 있다.
한 쌍의 전극(57 및 58)이 본 실시형태의 산화물 반도체막(55)과 게이트 절연막(59) 사이에 제공되지만, 한 쌍의 전극(57 및 58)은 보호막(53)과 산화물 반도체막(55) 사이에 제공될 수 있다는 것에 주목한다.
질소를 함유하고 결함수가 적은 산화물 절연막을 사용하여 보호막(53)을 형성하는 경우에 있어서, 게이트 절연막(59)은, 예를 들면 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, Ga-Zn계 금속 산화물 등 중 어느 하나를 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 산화물 반도체막(55)과의 계면 특성을 개선시키기 위해서 산화물 반도체막(55)과 접촉하고 있는 게이트 절연막(59) 중 적어도 하나의 영역에 산화물 절연막을 사용하는 것이 바람직하다는 것에 주목한다.
또한, 이것은 게이트 절연막으로서 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연막을 제공함으로써 산화물 반도체막(55)으로부터 산소의 외부 확산 및 외부로부터 산화물 반도체막(55)으로 수소, 물 등의 침입을 방지하는 것이 가능하다. 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연막에 대해서, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막을 예로서 들 수 있다.
게이트 절연막(59)은 하프늄 실리케이트(HfSiOx), 질소가 부가되는 하프늄 실리케이트(HfSixOyNz), 질소가 부가되는 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 또는 산화 이트륨을 사용하여 형성되어 트랜지스터의 게이트 누전을 감소시킬 수 있다.
게이트 절연막(59)의 두께는, 예를 들면 5 ㎚ 이상 및 400 ㎚ 이하, 바람직하게 10 ㎚ 이상 및 300 ㎚ 이하, 더욱 바람직하게 15 ㎚ 이상 및 100 ㎚ 이하이다.
게이트 전극(61)은 실시형태 1의 게이트 전극(13)의 것과 유사한 방식으로 형성될 수 있다.
30 ㎚ 이상 및 500 ㎚ 이하, 바람직하게 100 ㎚ 이상 및 400 ㎚ 이하의 두께를 위해 절연막(63)은 하나 이상의 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하여 단층 구조 또는 적층 구조로 형성된다.
보호막(53)과 같이, 절연막(63)은 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화질화 절연막 및 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연막을 포함하는 적층 구조를 가질 수 있다. 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연막으로서, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막, 및 질화 실리콘막을 예로서 들 수 있다. 이러한 절연막을 사용할 경우에 있어서, 열처리로 게이트 절연막(59) 및/또는 보호막(53)을 통해 산소를 산화물 반도체막(55)에 공급하고, 이것은 산화물 반도체막(55)과 게이트 절연막(59) 사이의 계면 상태 및/또는 산화물 반도체막(55)과 보호막(53) 사이의 계면 상태의 감소를 가능하게 한다. 또한, 산화물 반도체막(55)의 산소 결손수를 감소시킬 수 있다.
<2. 트랜지스터 제조방법>
이어서, 도 38A~38C에 도시된 트랜지스터를 제조하기 위한 방법을 도 39A~39D를 참조하여 기술한다. 각각의 도 39A~39D에 있어서, 도 38A의 일점쇄선 A-B에 따라 채널 길이 방향의 단면도 및 도 38A의 일점쇄선 C-D에 따라 채널 폭 방향의 단면도는 트랜지스터(50)를 제조하기 위한 방법을 기술하기 위해 사용된다.
보호막(53)은 도39A에 도시된 바와 같이 기판(51) 위에 형성된다. 그 다음, 산화물 반도체막(55)은 보호막(53) 위에 형성된다.
보호막(53)은 스퍼터링법, CVD법 등에 의해 형성된다.
질소를 함유하고 결함수가 적은 산화물 절연막이 보호막(53)으로서 형성되는 경우에 있어서, 질소를 함유하고 결함수가 적은 산화물 절연막의 예로서 CVD법에 의해 산화질화 실리콘막을 형성할 수 있다. 이 경우에 있어서, 실리콘을 함유하는 증착 가스 및 산화성 가스를 원료 가스로서 사용하는 것이 바람직하다. 실리콘을 함유하는 증착 가스의 대표 예로는 실란, 디실란, 트리실란, 및 플루오르화 실란을 포함한다. 산화성 가스의 예로는 일산화이질소 및 이산화질소를 포함한다.
산소의 일부가 열에 의해 방출되는 산화물 절연막이 보호막(53)으로서 형성되는 경우에 있어서, 증착 가스의 산소량이 커지는 조건을 사용하여 스퍼터링법에 의해 산화물 절연막을 형성하는 것이 바람직하다. 증착 가스로서, 산소, 산소와 희가스의 혼합 가스 등을 사용할 수 있다. 증착 가스의 산소 농도는 대표 예로서 6% 이상 및 100% 이하가 바람직하다.
또한, 산소의 일부가 열에 의해 방출되는 산화물 절연막이 보호막(53)으로서 형성되는 경우에 있어서, 산소의 일부가 열에 의해 방출되는 산화물 절연막으로서 CVD법에 의해 산화물 절연막을 형성한 다음, 산소가 산화물 절연막으로 도입되어서 열에 의해 방출되는 산소량을 증가시킬 수 있다. 산소는 이온 주입, 이온 도핑, 플라즈마 처리 등에 의해 산화물 절연막에 부가될 수 있다. 본 실시형태에 있어서, 산화물 반도체막이 보호막(53) 아래에 제공되지 않으므로; 산소가 보호막(53)으로 도입되는 경우라도 산화물 반도체막은 손상되지 않는다. 따라서, 산화물 반도체막에 손상없이 산화물 반도체막과 접촉하는 보호막(53)으로 산소를 도입할 수 있다.
보호막(53)으로서 CVD법에 의해 산화물 절연막을 형성하는 경우에 있어서, 원료 가스로부터 유래되는 수소 또는 물이 때때로 산화물 절연막에 혼합된다. 따라서, 산화물 절연막을 플라즈마 CVD법에 의해 형성한 후, 열처리는 탈수소화 또는 탈수화를 행하는 것이 바람직하다.
산화물 반도체막(55)은 실시형태 1에 기술된 산화물 반도체막(17)의 것과 유사한 형성방법으로 적절하게 형성될 수 있다.
CAAC-OS막에 결정부의 배향을 개선시키기 위해서, 산화물 반도체막의 베이스 절연막으로서 기능하는 보호막(53)의 표면의 평탄성을 개선시키는 것이 바람직하다. 보호막(53)은 대표 예로서 1 ㎚ 이하, 0.3 ㎚ 이하, 또는 0.1 ㎚ 이하의 평균 표면 거칠기(Rα)를 갖도록 제조될 수 있다.
보호막(53)의 표면의 평탄성을 개선시키기 위한 평탄화 처리로서, 화학적 기계적 연마(CMP) 처리, 드라이 에칭 처리, 플라즈마 처리(이른바 역스퍼터링) 등으로부터 하나 이상을 선택할 수 있다. 플라즈마 처리는 표면의 미세한 요철이 진공 챔버에 아르곤 가스와 같은 불활성 가스를 도입하고 피처리되는 표면을 음극으로서 기능하도록 전계를 인가함으로써 감소되는 것 중 하나이다.
이어서, 도 39B에 도시된 바와 같이, 한 쌍의 전극(57 및 58)이 형성된다. 한 쌍의 전극(57 및 58)을 실시형태 1에 기술된 한 쌍의 전극(19 및 20)의 것과 유사한 형성방법으로 적절하게 형성할 수 있다. 또한, 한 쌍의 전극(57 및 58)을 프린팅법 또는 잉크젯법으로 형성할 수 있다.
이어서, 도 39C에 나타낸 바와 같이, 게이트 절연막(59) 및 게이트 전극(61)을 형성한다. 절연막은 스퍼터링법, CVD법, 증발법 등으로 형성되고, 도전막은 스퍼터링법, CVD법, 증발법 등에 의해 절연막 위에 형성된다. 그 다음, 마스크를 포토리소그래피 공정에 의해 도전막 위에 형성한다. 그 후, 절연막 및 도전막의 일부를 마스크를 사용하여 에칭해서 게이트 절연막(59) 및 게이트 전극(61)을 형성한다. 그 후, 마스크는 제거된다.
게이트 절연막(59)이 되는 막을 스퍼터링법, CVD법, 증발법 등으로 형성한다. 게이트 전극(61)이 되는 막을 스퍼터링법, CVD법, 증발법 등으로 형성한다.
질소를 함유하고 결함수가 적은 산화물 절연막을 게이트 절연막(59)이 되는 막으로서 형성하는 경우에 있어서, 막은 적절하게 보호막(53)의 것과 유사한 조건을 사용하여 형성될 수 있다.
이어서, 도 39D에 도시된 바와 같이, 절연막(63)은 기판(51), 한 쌍의 전극(57 및 58), 게이트 절연막(59), 및 게이트 전극(61) 위에 형성된다. 베이스 절연막(63)은 스퍼터링법, CVD법, 프린팅법, 코팅법 등으로 적절하게 형성될 수 있다.
이어서, 실시형태 1의 것과 유사한 방식으로 열처리가 행해진다. 열처리는 대표적으로 150℃ 이상 및 기판의 왜곡점 미만, 바람직하게 250℃ 이상 및 450℃ 이하, 더욱 바람직하게 300℃ 이상 및 450℃ 이하의 온도에서 행해진다.
상기 단계를 통해, 임계 전압의 변화가 감소되는 트랜지스터를 제조할 수 있다. 또한, 전기 특성의 변화가 감소되는 트랜지스터를 제조할 수 있다.
본 실시형태에 기술되는 구조, 방법 등은 다른 실시형태 및 실시예에 기술되는 구조, 방법 등 중 어느 하나와 조합해서 적절하게 사용될 수 있다는 것에 주목한다.
<변형예 1>
실시형태 4에 기술된 트랜지스터(50)의 변형예는 도 40A 및 40B를 참조하여 기술된다. 본 변형예에 기술되는 각 트랜지스터에 있어서, 게이트 절연막 또는 보호막은 적층 구조를 갖는다.
도 40A에 도시된 트랜지스터(50a)에 있어서, 보호막(53)은 다층 구조를 갖는다. 구체적으로, 보호막(53)에 있어서, 산화물 절연막(65) 및 산화물 절연막(67)은 적층된다. 산화물 절연막(65)은 화학량론적 조성의 산소보다 많은 비율의 산소를 함유한다. 산화물 반도체막(55)과 접촉하는 산화물 절연막(67)은 질소를 함유하고, 결함수가 적으며, 트랜지스터(50)의 보호막(53) 및 게이트 절연막(59) 중 적어도 하나로서 사용될 수 있다.
화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막(65)은 50 ㎚ 이상, 바람직하게 200 ㎚ 이상 및 3000 ㎚ 이하, 더욱 바람직하게 300 ㎚ 이상 및 1000 ㎚ 이하의 두께를 갖는다. 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막(65)이 두껍게 형성될 경우, 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막(65)의 방출되는 산소 분자수가 증가될 수 있고, 산화물 절연막(67)과 산화물 반도체막(55) 사이의 계면에서의 계면 상태가 낮아질 수 있다.
화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막(65)을 형성하기 위해, 열에 의해 산소의 일부가 방출되고 보호막(53)으로서 사용될 수 있는 산화물 절연막을 적절하게 사용할 수 있다.
또한, 산화물 절연막(67)은 트랜지스터(50)의 보호막(53) 및 게이트 절연막(59)으로서 사용될 수 있는 질소를 함유하고 결함수가 적은 산화물 절연막의 형성방식으로 형성될 수 있다.
화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막(65) 및 산화물 절연막(67)이 형성되고, 산화물 반도체막(55)은 산화물 절연막(67) 위에 형성된다. 그 후, 열처리가 행해질 수 있다. 열처리에 의해, 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막(65)에 함유되는 산소의 일부가 산화물 절연막(67)과 산화물 반도체막(55) 사이의 계면 근방에서 확산될 수 있다. 결과적으로, 산화물 절연막(67)과 산화물 반도체막(55) 사이의 계면 근방에서의 계면 상태는 저하될 수 있어서 임계 전압의 변화가 감소될 수 있다.
열처리의 온도는 대표적으로 150℃ 이상 및 기판의 왜곡점 미만, 바람직하게 250℃ 이상 및 450℃ 이하, 더욱 바람직하게 300℃ 이상 및 450℃ 이하이다.
열처리는 질소 또는 헬륨, 네온, 아르곤, 크세논, 또는 크립톤과 같은 희가스를 함유하는 불활성 가스 분위기 하에서 행해진다. 또한, 열처리는 우선 불활성 가스 분위기 하에서 행해진 다음, 산소 분위기 하에서 행해질 수 있다. 상기 불활성 가스 분위기 및 상기 산소 분위기는 수소, 물 등을 함유하지 않는 것이 바람직하다. 처리 시간은 3분~24시간이다.
도 40B에 나타낸 트랜지스터(50b)에 있어서, 게이트 절연막(59)은 산화물 절연막(69) 및 질화물 절연막(71)이 순서대로 적층된 구조를 갖고, 산화물 반도체막(55)과 접촉하는 산화물 절연막(69)은 질소를 함유하고 결함수가 적은 산화물 절연막이다.
질화물 절연막(71)으로서, 실시형태 1의 변형예 1에 기술된 질화물 절연막(29)과 유사한 막을 사용하는 것이 바람직하다. 따라서, 게이트 절연막(59)의 물리적인 두께가 증가될 수 있다. 이것은 트랜지스터(50b)의 내전압의 저하를 감소, 또한 내전압을 증가시킴으로써 반도체 장치에 대한 정전 손상을 감소시키는 것이 가능해진다.
<변형예 2>
실시형태 4에 기술된 트랜지스터(50)의 변형예를 도 41A~41C를 참조하여 기술한다. 본 변형예에 있어서, 산화물 반도체막이 게이트 절연막과 한 쌍의 전극 사이에 제공되는 트랜지스터가 기술된다.
도 41A~41C는 본 발명의 일 실시형태의 반도체 장치에 포함되는 트랜지스터(50c)의 상면도 및 단면도이다. 도 41A는 상면도이고, 도 41B는 도 41A의 일점쇄선 A-B에 따라 취해진 도식적인 단면도이며, 도 41C는 도 41A의 일점쇄선 C-D에 따라 취해진 도식적인 단면도이다.
도 41B 및 41C에 나타낸 트랜지스터(50c)는 보호막(53) 위에 산화물 반도체막(73); 산화물 반도체막(73) 위에 산화물 반도체막(55); 산화물 반도체막(55) 및 산화물 반도체막(73)과 접촉하는 한 쌍의 전극(57 및 58); 산화물 반도체막(55) 및 한 쌍의 전극(57 및 58)과 접촉하는 산화물 반도체막(75); 산화물 반도체막(75) 상에 게이트 절연막(59); 게이트 절연막(59) 그 사이에 산화물 반도체막(55)과 중첩하는 게이트 전극(61)을 포함한다. 절연막(63)은 보호막(53), 한 쌍의 전극(57 및 58), 산화물 반도체막(75), 게이트 절연막(59), 및 게이트 전극(61) 위에 제공될 수 있다.
트랜지스터(50c)에 있어서, 보호막(53)은 돌출부를 갖고, 적층된 산화물 반도체막(73 및 55)은 보호막(53)의 돌출부 상에 제공된다.
도 41B의 도시된 바와 같이, 산화물 반도체막(75)은 산화물 반도체막(55)의 상부 표면 및 한 쌍의 전극(57 및 58)의 상부 표면 및 측면과 접촉하고 있다. 도 41C에 도시된 바와 같이, 산화물 반도체막(75)은 보호막(53)의 돌출부의 측면, 산화물 반도체막(73)의 측면, 및 산화물 반도체막(55)의 상부 표면 및 측면과 접촉하고 있다.
도 41C에 도시된 바와 같이, 트랜지스터(50c)의 채널 폭 방향으로 게이트 전극(61)은 산화물 반도체막(75) 및 게이트 절연막(59) 그 사이에 산화물 반도체막(55)의 상부 표면 및 측면과 대면하고 있다.
게이트 전극(61)은 산화물 반도체막(55)을 전기적으로 둘러싸고 있다. 이 구조는 트랜지스터(50c)의 온 전류를 증가시킬 것이다. 이러한 트랜지스터 구조를 둘러싸인 채널(s-채널) 구조라 지칭한다. s-채널 구조에 있어서, 전류는 산화물 반도체막(55)의 전체(벌크)에 흐르는 것에 주목한다. 산화물 반도체막(55)의 내부에 전류가 흐르기 때문에, 전류는 계면 산란에 의해 거의 영향을 받지 않고, 높은 온-상태의 전류가 얻어질 수 있다. 또한, 산화물 반도체막(55)을 두껍게 제조함으로써 온-상태의 전류가 증가될 수 있다.
작은 채널 길이 및 작은 채널 폭을 가진 트랜지스터를 제조할 때, 한 쌍의 전극, 산화물 반도체막 등이 레지스트 마스크의 크기를 감소시키면서 진행될 경우, 한 쌍의 전극, 산화물 반도체막 등은 몇몇 경우에 있어서 둥근단 부분(곡선면)을 갖는다. 이 구조는 산화물 반도체막(55) 위에 형성되는 산화물 반도체막(75) 및 게이트 절연막(59)과의 피복성을 개선시킬 수 있다. 또한, 한 쌍의 전극(57 및 58)의 에지에서 일어나는 전계 농도를 완화시킬 수 있고, 이것은 트랜지스터의 열화를 억제할 수 있다.
또한, 트랜지스터를 소형화함으로써, 고집적도 및 고밀도를 달성할 수 있다. 예를 들면, 트랜지스터의 채널 길이는 100 ㎚ 이하, 바람직하게 40 ㎚ 이하, 더욱 바람직하게 30 ㎚ 이하, 가장 바람직하게 20 ㎚ 이하로 설정되고, 트랜지스터의 채널 폭은 100 ㎚ 이하, 바람직하게 40 ㎚ 이하, 더욱 바람직하게 30 ㎚ 이하, 가장 바람직하게 20 ㎚ 이하로 설정된다. 그 채널 폭이 상술한 바와 같이 짧아지는 경우라도 s-채널 구조를 가진 본 발명의 일 실시형태의 트랜지스터는 온-상태의 전류를 증가시킬 수 있다.
산화물 반도체막(73)에 대해서, 실시형태 1의 변형예 4에 기술된 산화물 반도체막(46)의 재료를 적절하게 사용할 수 있다. 도 39A에 산화물 반도체막(55)이 되는 막을 형성하기 전, 산화물 반도체막(73)이 되는 막을 형성한다. 그 다음, 산화물 반도체막(73)이 되는 막 및 산화물 반도체막(55)이 되는 막을 가공함으로써, 산화물 반도체막(73) 및 산화물 반도체막(55)을 얻을 수 있다.
산화물 반도체막(75)에 대해서, 실시형태 1의 변형예 4에 기술된 산화물 반도체막(47)의 재료를 적절하게 사용할 수 있다. 도 39C에 게이트 절연막(59)이 되는 막을 형성하기 전, 산화물 반도체막(75)이 되는 막이 형성된다. 그 다음, 게이트 절연막(59)이 되는 막 및 게이트 전극(61)이 되는 막을 형성한다. 그 후, 막이 동시에 가동됨으로써, 산화물 반도체막(75), 게이트 절연막(59), 및 게이트 전극(61)이 얻어질 수 있다.
산화물 반도체막(73)의 두께는 산화물 반도체막(55)과의 계면에서 계면 상태의 형성을 억제하기만 하면 적절하게 설정될 수 있다. 예를 들면, 산화물 반도체막(73)의 것 만큼 큰 산화물 반도체막(55)의 두께는 산화물 반도체막(73)의 것보다 두께가 큰, 바람직하게 2배 이상, 더욱 바람직하게 4배 이상, 가장 바람직하게 6배 이상인 영역을 포함한다. 상기는 트랜지스터의 온-상태의 전류를 증가시킬 필요가 없는 경우에 인가되지 않고, 산화물 반도체막(73)의 두께는 산화물 반도체막(55)의 것 이상인 영역을 포함할 수 있다는 것에 주목한다.
산화물 반도체막(75)의 두께는 산화물 반도체막(55)과의 계면에서 계면 상태의 형성을 억제하기만 하면 산화물 반도체막(73)의 것과 유사한 방식으로 적절하게 설정된다. 예를 들면, 산화물 반도체막(75)의 두께는 산화물 반도체막(73)의 것 이하인 영역을 포함한다. 산화물 반도체막(75)이 두꺼우면, 이것은 게이트 전극(61)에서의 전계가 산화물 반도체막(55)을 도달하기 어려워짐으로써; 산화물 반도체막(75)을 얇게 하는 것이 바람직하다. 예를 들면, 산화물 반도체막(75)은 산화물 반도체막(55)보다 가장 얇은 영역을 포함한다. 산화물 반도체막(75)의 두께는 상기에 제한되지 않고, 게이트 절연막(59)의 내전압을 고려하여 트랜지스터의 구동 전압에 따라 적절하게 설정될 수 있다는 것에 주목한다.
반도체 장치의 고집적화는 트랜지스터의 소형화를 요구한다. 그러나, 이것은 트랜지스터의 소형화가 트랜지스터의 전기 특성의 열화를 야기한다는 것을 알 수 있다. 채널 폭의 감소는 온-상태의 전류의 감소를 야기한다.
그러나, 본 발명의 일 실시형태의 트랜지스터에 있어서, 상술한 바와 같이 산화물 반도체막(75)은 산화물 반도체막(55)의 채널 형성 영역을 도포하기 위해 형성되고, 채널 형성 영역 및 게이트 절연막(59)은 서로 접촉하지 않는다. 따라서, 산화물 반도체막(55)과 게이트 절연막(59) 사이의 계면에서 형성되는 캐리어의 산란을 억제할 수 있음으로써, 트랜지스터의 온-상태의 전류가 증가될 수 있다.
산화물 반도체막이 진성 또는 실질적으로 진성으로 제조될 경우에 있어서, 산화물 반도체막에 함유되는 캐리어 수의 저하는 전계 효과 이동도를 감소시킬 수 있다. 그러나, 본 발명의 일 실시형태의 트랜지스터에 있어서, 게이트 전계는 수직 방향뿐만 아니라 측면으로 산화물 반도체막(55)에 인가된다. 즉, 게이트 전계는 산화물 반도체막(55)의 전체에 인가됨으로써, 전류가 산화물 반도체막의 벌크에 흐른다. 고순도 진성 특성에 의해 전기 특성의 변화가 감소되면서 트랜지스터의 전계 효과 이동도를 개선시키는 것이 가능하다.
본 발명의 일 실시형태의 트랜지스터에 있어서, 산화물 반도체막(55)이 산화물 반도체막(73) 위에 형성되어 계면 상태를 형성하기 어려워진다. 또한, 산화물 반도체막(55)이 산화물 반도체막(73 및 75) 사이에 제공되기 때문에 산화물 반도체막(55)을 위와 아래로부터 불순물이 침입되지 않는다. 따라서, 산화물 반도체막(55)이 산화물 반도체막(73) 및 산화물 반도체막(75)에 의해 둘러싸여서(또한, 게이트 전극(61)에 의해 전기적으로 둘러싸임) 트랜지스터의 온-상태의 전류의 상술한 개선에 추가해서 임계 전압의 안정성이 가능해진다. 결과적으로, 게이트 전극의 전압이 0 V일 경우 소스와 드레인 사이에 흐르는 전류는 감소될 수 있고, 이것은 저전력 소비로 이어진다. 또한, 트랜지스터의 임계 전압이 안정해지므로; 반도체 장치의 장기간 신뢰성이 개선될 수 있다.
본 실시형태에 기술된 구조, 방법 등은 다른 실시형태 및 실시예에 기술된 구조, 방법 등 중 어느 하나와 조합해서 적절하게 사용될 수 있다는 것에 주목한다.
(실시형태 5)
본 실시형태에 있어서, 상기 실시형태에 기술되는 반도체 장치에 포함되는 트랜지스터 중 어느 하나에 있어서 산화물 반도체막에 적용될 수 있는 일 실시형태를 기술한다.
산화물 반도체막은 하기: 단결정 구조를 갖는 산화물 반도체(이하 단결정 산화물 반도체라 지칭함); 다결정 구조를 갖는 산화물 반도체(이하 다결정 산화물 반도체라 지칭함); 미세결정 구조를 갖는 산화물 반도체(이하 미세결정 산화물 반도체라 지칭함), 및 비정질 구조를 갖는 산화물 반도체(이하 비정질 산화물 반도체라 지칭함) 중 하나 이상을 포함할 수 있다. 또한, 산화물 반도체막은 CAAC-OS막을 사용하여 형성될 수 있다. 또한, 산화물 반도체막은 비정질 산화물 반도체 및 결정 입자를 갖는 산화물 반도체를 포함할 수 있다. 후술하는 것은 CAAC-OS 및 미세결정 산화물 반도체이다.
산화물 반도체는, 예를 들면 비-단결정 산화물 반도체 및 단결정 산화물 반도체로 분류된다. 또한, 산화물 반도체는, 예를 들면 결정질 산화물 반도체 및 비정질 산화물 반도체로 분류된다.
비-단결정 산화물 반도체의 예로는 c축 배향된 결정질 산화물 반도체(CAAC-OS), 다결정 산화물 반도체, 미세결정 산화물 반도체, 및 비정질 산화물 반도체를 포함한다. 또한, 결정질 산화물 반도체의 예로는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 미세결정 산화물 반도체를 포함한다.
후술하는 것은 CAAC-OS, 미세결정 산화물 반도체, 및 비정질 산화물 반도체이다.
우선, CAAC-OS를 기술한다.
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라 지칭함)를 갖는 산화물 반도체 중 하나이다.
CAAC-OS의 투과형 전자 현미경(TEM) 상에 있어서, 결정부, 즉 명확한 결정 경계 사이의 경계가 관찰되지 않는다. 따라서, CAAC-OS에 있어서, 결정 경계로 인한 전자 이동도의 감소가 일어나기 어렵다.
도 73A는 샘플 표면에 실질적으로 평행한 방향으로부터 얻어지는 CAAC-OS의 단면의 고해상도 TEM 상의 예를 나타낸다. 여기서, 구면 수차 보정 기능으로 TEM 상을 얻는다. 하기 기술에 있어서, 구면 수차 보정 기능으로 얻어진 고해상도 TEM 상은 특히 Cs-보정된 고해상도 TEM 상이라 지칭된다. Cs-보정된 고해상도 TEM 상은, 예를 들면 JEOL Ltd사의 원자 해상도 분석 전자 현미경 JEM-ARM200F으로 얻어질 수 있다는 것에 주목한다.
도 73B는 도 73A의 영역(1)의 확대된 Cs-보정된 고해상도 TEM 상이다. 도 73B는 금속 원자가 결정부의 층상 방식으로 배열되는 것을 나타낸다. 각각의 금속 원자층은 CAAC-OS가 형성되는 표면(이하, 표면이 형성 표면이라 지칭됨) 또는 CAAC-OS의 상부 표면의 요철을 반영하는 구성을 갖고, CAAC-OS의 형성 표면 또는 상부 표면에 평행하게 배열된다.
도 73B에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 특징적인 원자 배열은 도 73C에서 보조선으로 나타낸다. 도 73B 및 73C는 펠릿의 크기가 약 1 ㎚~3 ㎚이고, 펠릿의 틸트에 의해 야기되는 공간의 크기가 약 0.8 ㎚인 것을 증명한다. 따라서, 펠릿은 나노결정(nc)이라고도 지칭될 수 있다.
여기서, Cs-보정된 고해상도 TEM 상에 의해서, 기판(5120) 위에 CAAC-OS의 펠릿(5100)의 도식적인 배열은 벽돌 또는 블럭이 적층되는 이러한 구조에 의해 도시된다(도 73D 참조). 도 73C에서 관찰된 바와 같이 펠릿이 틸트되는 부분은 도 73D에 나타낸 영역(5161)과 대응된다.
예를 들면, 도 74A에 나타낸 바와 같이, 샘플 표면에 실질적으로 수직인 방향으로부터 얻어지는 CAAC-OS의 면의 Cs-보정된 고해상도 TEM 상이 관찰된다. 도 74B, 74C, 및 74D는 각각 도 74A에서 확대된 Cs-보정된 고해상도 TEM 상의 영역(1), (2), 및 (3)이다. 도 74B, 74C, 및 74D는 금속 원자가 결정부에서 삼각형, 사각형, 또는 육각형으로 배열된다. 그러나, 다른 결정부 사이에 금속 원자 배열의 규칙성은 없다.
도 70A는 CAAC-OS의 고해상도 단면 TEM 상이다. 도 70B는 도 70A의 상을 확대함으로써 얻어지는 고해상도 단면 TEM 상이다. 도 70B에 있어서, 원자 배열은 이해를 쉽게 하기 위해 강조된다.
도 70C는 도 70A에서 A와 O 사이 및 O와 A' 사이에 원형으로 각각 둘러싸인 영역의 국소적인 푸리에 변형 상이다. C축 배열은 도 70C에서 각각의 영역으로 관찰될 수 있다. A와 O 사이의 c축 방향은 O와 A' 사이의 것과 다르고, 이것은 A와 O 사이의 영역의 입자가 O와 A' 사이의 것과 다르다는 것을 나타낸다. 또한, A와 O 사이의 c축 각도는, 예를 들면 14.3°, 16.6°, 및 26.4°로 연속적이고 점진적으로 변화한다. 마찬가지로, O와 A' 사이에 c축 각도는, 예를 들면 -18.3°, -17.6°, 및 -15.9°로 연속적으로 변화한다.
CAAC-OS의 전자 회절 패턴에 있어서, 배열을 나타내는 스팟(발광 스팟)이 관찰된다는 것에 주목한다. 예를 들면, 지름 1 ㎚ 이상 및 30 ㎚ 이하를 갖는 전자빔으로 전자 회절(이러한 전자 회절을 나노빔 전자 회절이라고도 지칭함)이 CAAC-OS의 상부 표면에 행해질 경우, 스팟이 관찰된다(도 71A 참조).
고해상도 단면 TEM 상 및 고해상도 TEM 상의 결과는 CAAC-OS의 결정부가 배열을 갖는다는 것을 나타낸다.
CAAC-OS에 포함되는 대부분의 결정부는 한 측이 100 ㎚ 미만인 큐브 내부에 각각 피트된다. 따라서, CAAC-OS에 포함되는 결정부가 한 측이 10 ㎚ 미만, 5 ㎚ 미만, 또는 3 ㎚ 미만인 큐브 내부에 피트되는 경우가 있다. CAAC-OS에 포함되는 복수의 결정부가 서로 연결되는 경우, 1개의 큰 결정 영역이 몇몇 경우에 있어서 형성된다는 것에 주목한다. 예를 들면, 2500 ㎚2 이상, 5 ㎛2 이상, 또는 1000 ㎛2 이상의 영역을 가진 결정 영역은 고해상도 면 TEM 상에서 몇몇 경우에 관찰된다.
예를 들면, InGaZnO4 결정을 포함하는 CAAC-OS의 구조가 X선 회절(XRD) 장치를 사용하여 면외법으로 분석될 경우, 피크는 도 75A에 나타낸 바와 같이 약 31°의 회절각(2θ)에서 나타난다. 이 피크는 InGaZnO4 결정의 (009) 면으로부터 유래되고, 이것은 CAAC-OS의 결정이 c축 배열을 갖고, c축이 CAAC-OS의 형성 표면 또는 상부 표면과 실질적으로 수직인 방향으로 배향된다는 것을 나타낸다.
또한, 면외법으로 InGaZnO4 결정을 포함하는 CAAC-OS의 구조적인 분석에 있어서, 약 31°의 2θ에서의 피크에 추가해서 2θ가 약 36°일 경우 또 다른 피크가 나타난다는 것에 주목한다. 약 36°의 2θ에서의 피크는 c축 배열을 갖지 않는 결정이 CAAC-OS의 일부에 포함된다는 것을 나타낸다. CAAC-OS에 있어서, 2θ가 약 31°일 경우 피크가 나타나고 2θ가 약 36°일 경우 피크가 나타나지 않는 것이 바람직하다.
한편, X선이 주로 c축과 실질적으로 수직인 방향으로 샘플에 대하여 입사되는 면내법에 의한 CAAC-OS의 구조적인 분석에 있어서, 2θ가 약 56°일 경우 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에 기인하고 있다. CAAC-OS인 경우에 있어서, 약 56°에서 고정된 2θ 및 샘플 표면의 법선 벡터를 축(φ축)으로서 사용하여 회전시킨 샘플로 분석(φ 스캔)이 행해질 경우, 도 75B에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 대조적으로, InGaZnO4의 단결정 산화물 반도체인 경우에 있어서, φ 스캔이 약 56°에서 고정된 2θ로 행해질 경우, 도 75C에 나타낸 바와 같이 (110)면과 등가인 결정면으로부터 유래되는 6개의 피크가 관찰된다. 따라서, XRD를 사용하는 구조적인 분석은 a축 및 b축의 방향이 CAAC-OS와 다르다는 것을 나타낸다.
이어서, 도 76A는 프로브 직경 300 ㎚의 전자빔을 샘플 표면에 평행한 방향으로 CAAC-OS인 In-Ga-Zn 산화물에 입사되는 방식으로 얻어지는 회절 패턴(선택-영역의 투과 전자 회절 패턴)을 나타낸다. 도 76A에 나타낸 바와 같이, 예를 들면 InGaZnO4 결정의 (009)면으로부터 유래되는 스팟이 관찰된다. 따라서, 전자 회절은 CAAC-OS에 포함되는 펠릿이 c축 배열을 갖고 c축이 CAAC-OS의 형성 표면 또는 상부 표면에 실질적으로 수직인 방향으로 배열되는 것도 나타낸다. 한편, 도 76B는 프로브 직경 300 ㎚의 전자빔을 샘플 표면에 수직인 방향으로 동일한 샘플에 입사되는 방식으로 얻어지는 회절 패턴을 나타낸다. 도 78B에 나타낸 바와 같이, 링 형상의 회절 패턴이 관찰된다. 따라서, 전자 회절은 CAAC-OS에 포함되는 펠릿의 a축 및 b축은 규칙적인 배열을 갖지 않는다는 것도 나타낸다. 도 76B의 제1 링은 InGaZnO4 결정의 (010)면, (100)면 등으로부터 유래된다고 고찰된다. 도 76B의 제2 링은 (110)면 등으로부터 유래된다고 고찰된다.
펠릿(나노결정)의 c축은 상기 방식으로 형성 표면 또는 상부 표면에 실질적으로 수직인 방향으로 배열되고, CAAC-OS는 c축 배열된 나노결정(CANC)을 포함하는 산화물 반도체라 지칭될 수도 있다.
상기 결과에 의해, c축 정렬을 갖는 CAAC-OS에 있어서, a축 및 b축의 방향이 결정부 사이에서 다르지만, c축은 형성 표면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 정렬된다. 따라서, 고해상도 단면 TEM 상에서 관찰되는 층상 방식으로 배열되는 각 금속 원자층은 결정의 a-b면에 평행한 면과 대응된다.
결정부는 CAAC-OS의 증착과 동시에 형성되거나 열처리와 같은 결정화 처리를 통해서 형성된다는 것에 주목한다. 상술한 바와 같이, 결정의 c축은 CAAC-OS의 형성 표면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 배열된다. 따라서, 예를 들면, CAAC-OS의 형상이 에칭 등에 의해 변화하는 경우에 있어서 c축은 CAAC-OS의 형성 표면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행할 필요는 없다.
CAAC-OS에 있어서, c축 정렬된 결정부의 분포가 균일할 필요는 없다. 예를 들면, CAAC-OS의 결정부로 이어지는 결정 성장이 CAAC-OS의 상부 표면 근처에서 일어나는 경우에 있어서, 상부 표면 근처에서 c축 정렬된 결정부의 비율이 몇몇 경우에 있어서 형성 표면 근처의 것보다 많다. 또한, 불순물이 CAAC-OS에 부가될 경우, 불순물이 부가되는 영역이 변질되고, CAAC-OS에 있어서 c축 정렬된 결정부의 비율이 몇몇 경우에 있어서 영역에 따라 달라진다.
CAAC-OS는 저농도의 불순물을 가진 산화물 반도체이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소와 같은 산화물 반도체의 주성분 이외의 원소를 의미한다. 산화물 반도체에 포함되는 금속 원소보다 산소와의 결합 강도가 큰 원소(구체적으로, 실리콘 등)가 산화물 반도체로부터 산소를 추출한 결과, 산화물 반도체의 무질서한 원자 배열 및 감소된 결정성을 야기한다. 아연 또는 니켈, 아르곤, 이산화탄소 등과 같은 중금속은 큰 원자 반지름(또는 분자 반지름)을 가짐으로써, 산화물 반도체의 원자 배열을 방해하고 결정성을 감소시킨다. 또한, 산화물 반도체에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
또한, CAAC-OS는 저밀도의 결정 상태를 갖는 산화물 반도체이다. 예를 들면, 산화물 반도체의 산소 결손은 캐리어 트랩으로서 기능하고 수소가 그 안에 포획될 경우 캐리어 발생원으로서 기능한다.
CAAC-OS를 사용하는 트랜지스터에 있어서, 가시광선 또는 자외선의 조사로 인한 전기 특성의 변화는 작다.
CAAC-OS를 갖는 트랜지스터를 포함하는 반도체 장치는 접어지더라도 고장날 가능성이 적다. 이러한 이유로 인해, 가요성 반도체 장치가 CAAC-OS를 갖는 트랜지스터를 포함하는 것이 바람직하다.
이어서, 미세결정 산화물 반도체를 기술한다.
미세결정 산화물 반도체는 결정부가 관찰되는 영역 및 결정부가 고해상도 TEM 상에서 명확하게 관찰되지 않는 영역을 갖는다. 대부분의 경우에 있어서, 미세결정 산화물 반도체에 포함되는 결정부의 크기는 1 ㎚ 이상 및 100 ㎚ 이하, 또는 1 ㎚ 이상 및 10 ㎚ 이하이다. 1 ㎚ 이상 및 10 ㎚ 이하, 또는 1 ㎚ 이상 및 3 ㎚ 이하의 크기를 갖는 미세결정인 나노결정을 포함하는 산화물 반도체는 구체적으로 나노결정 산화물 반도체(nc-OS)라 지칭된다. nc-OS의 고해상도 TEM 상은, 예를 들면 결정 경계가 몇몇 경우에 있어서 명확하게 관찰되지 않는다. 또한, 나노결정의 기원은 CAAC-OS의 펠릿의 것과 동일하다. 따라서, nc-OS의 결정부는 하기 기술의 펠릿이라 지칭될 수 있다.
nc-OS에 있어서, 미세한 영역(예를 들면, 1 ㎚ 이상 및 10 ㎚ 이하의 크기를 가진 영역, 특히 1 ㎚ 이상 및 3 ㎚ 이하의 크기를 가진 영역)은 주기적인 원자 배열을 갖는다. nc-OS의 다른 결정부 사이에 결정 배향의 규칙성은 없다. 따라서, 전체 막의 배향은 관찰되지 않는다. 따라서, nc-OS는 분석법에 따라 비정질 산화물 반도체와 차이가 없을 수 있다. 예를 들면, nc-OS가 결정부의 크기보다 큰 지름을 갖는 X선을 사용하여 XRD 장치로 면외 변형법에 의해 구조적인 분석이 행해질 경우, 결정면을 나타내는 피크는 나타나지 않는다. 또한, 결정부의 크기보다 큰 프로브 지름(예를 들면, 50 ㎚ 이상)의 전자빔을 사용하여 전자 회절(전자 회절은 선택 영역의 전자 회절이라 지칭됨)을 nc-OS에 행해질 경우 달무리 무늬와 같이 회절 패턴이 관찰된다. 한편, 결정부의 크기와 근접하거나 작은 프로브 지름을 갖는 전자빔이 적용될 경우 nc-OS의 나노빔 전자 회절 패턴에서 스팟이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에 있어서, 원형(링) 패턴에서 높은 휘도를 가진 영역이 몇몇 경우에 있어서 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에 있어서, 복수의 스팟이 소정 경우에 있어서 링 형상의 영역으로 나타난다(도 71B 참조).
상술한 바와 같이 펠릿(나노결정) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS는 비정렬된 나노결정(NANC)을 포함하는 산화물 반도체라 지칭될 수 있다.
nc-OS는 비정질 산화물 반도체와 비교해서 높은 규칙성을 갖는 산화물 반도체이다. 따라서, nc-OS는 비정질 산화물 반도체보다 결함 상태의 밀도가 낮을 가능성이 있다. 또한, nc-OS의 다른 결정부 사이에서 결정 배향의 규칙성이 없다. 따라서, nc-OS는 CAAC-OS보다 결함 상태의 높은 밀도를 갖는다.
또한, 산화물 반도체는, 예를 들면 2 이상의 비정질 산화물 반도체, 미세결정 산화물 반도체, 및 CAAC-OS를 포함하는 적층막일 수 있다.
산화물 반도체막이 복수의 구조를 갖는 경우에 있어서, 구조는 몇몇 경우에 있어서 나노빔 전자 회절을 사용하여 분석될 수 있다.
도 71C는 전자총 챔버(310), 전자총 챔버(310) 아래에 광학계(312), 광학계(312) 아래에 샘플 챔버(314), 샘플 챔버(314) 아래에 광학계(316), 광학계(316) 아래에 관찰 챔버(320), 관찰 챔버(320)에 설치된 카메라(318), 및 관찰 챔버(320) 아래에 막 챔버(322)를 포함하는 투과형 전자 회절의 측정 장치를 나타낸다. 카메라(318)는 관찰 챔버(320)의 내면을 향하여 대면하도록 제공된다. 또한, 막 챔버(322)는 제공될 필요는 없다.
도 71D는 도 71C에 도시된 투과형 전자 회절의 측정 장치의 내부 구조를 나타낸다. 투과형 전자 회절의 측정 장치에 있어서, 샘플 챔버(314)에 위치되는 기판(328)이 광학계(312)를 통해 전자총 챔버(310)에 설치된 전자총으로부터 발하는 전자로 조사된다. 기판(328)을 통과하는 전자는 광학계(316)를 통해 관찰 챔버(320)에 제공되는 형광판(332)으로 들어간다. 형광판(332)에 대하여, 입사된 전자의 강도와 대응하는 패턴이 나타나고, 이것은 투과형 전자 회절 패턴의 측정을 가능하게 한다.
카메라(318)는 형광판(332)을 대면하도록 설치되고 형광판(332)에 나타나는 패턴의 현상을 취할 수 있다. 카메라(318) 렌즈의 중심 및 형광판(332)의 중심 및 형광판(332)의 상부 표면을 통과하는 직선에 의해 형성되는 각도는, 예를 들면 15° 이상 80° 이하, 30° 이상 및 75° 이하, 또는 45° 이상 및 70° 이하이다. 각도가 감소함에 따라 카메라(318)에 의해 취해진 투과형 전자 회절 패턴의 일그러짐이 커지게 된다. 또한, 각도가 미리 얻어지는 경우, 얻어진 투과형 전자 회절 패턴의 일그러짐이 보정될 수 있다. 또한, 막 챔버(322)가 카메라(318)의 제공될 수 있다. 예를들면, 카메라(318)는 전자(324)의 입사 방향과 반대되도록 막 챔버(322)에 설치될 수 있다. 이 경우에 있어서, 일그러짐이 적은 투과형 전자 회절 패턴은 형광판(332)의 후면으로부터 취해질 수 있다.
샘플인 기판(328)을 고정하기 위한 홀더가 샘플 챔버(314)에 제공된다. 홀더는 기판(328)을 통과하는 전자를 투과한다. 홀더는, 예를 들면 X, Y, 및 Z축의 방향으로 기판(328)을 이동시키는 기능을 가질 수 있다. 홀더의 이동 기능은, 예를 들면 1 ㎚~10 ㎚, 5 ㎚~50 ㎚, 10 ㎚~100 ㎚, 50 ㎚~500 ㎚, 및 100 ㎚~1 ㎛ 범위로 기판 이동의 정확성을 가질 수 있다. 범위는 기판(328)의 구조에 대해서 최적의 범위가 되도록 결정되는 것이 바람직하다.
그 다음, 상술한 투과형 전자 회절 장치에 의해 기판의 투과형 전자 회절 패턴을 측정하기 위한 방법을 기술할 것이다.
예를 들면, 기판의 구조 변화는 도 71D에 나타낸 바와 같이 기판의 나노빔인 전자(324)의 조사 위치를 변화(스캐닝)시킴으로써 관찰될 수 있다. 동시에, 기판(328)이 CAAC-0S막인 경우, 도 71A에 나타낸 회절 패턴이 관찰된다. 기판(328)이 nc-OS막인 경우, 도 71B에 나타낸 회절 패턴이 관찰된다.
기판(328)이 CAAC-OS막인 경우라도, nc-OS막 등의 것과 유사한 회절 패턴이 몇몇 경우에 부분적으로 관찰된다. 따라서, CAAC-OS막이 바람직한지 아닌지는 CAAC-OS막의 회절 패턴이 소정 영역에서 관찰되는 영역의 비율(CAAC의 비율이라 지칭됨)에 의해 결정될 수 있다. 고품질의 CAAC-OS막인 경우에 있어서, 예를 들면 CAAC의 비율이 50% 이상, 바람직하게 80% 이상, 더욱 바람직하게 90% 이상, 가장 바람직하게 95% 이상이다. 또한, CAAC-OS의 것과 다른 회절 패턴이 관찰되는 영역은 비-CAAC의 비율이라 지칭된다.
예를 들면, 투과형 전자 회절 패턴은 증착 직후(스퍼터드된 대로)에 얻어지는 CAAC-OS막을 포함하는 샘플의 상부 표면 및 산소를 함유하는 분위기 하 450℃에서 열처리를 실시한 CAAC-OS막을 포함하는 샘플의 상부 표면을 스캐닝함으로써 얻어진다. 여기서, 회절 패턴이 5 ㎚/초의 속도에서 60초 동안 스캐닝됨으로써 관찰되고 얻어진 회절 패턴은 매 0.5초마다 상으로 변환되는 방식으로 CAAC의 비율이 얻어진다. 또한, 전자빔으로서, 프로브 지름 1 ㎚의 나노빔이 사용된다. 상기 측정은 6개의 샘플에 대해서 행해진다. CAAC의 비율은 6개의 샘플의 평균값을 사용하여 산출된다.
도72A는 각 샘플에서의 CAAC의 비율을 나타낸다. 증착 직후에 얻어지는 CAAC-OS막의 CAAC 비율은 75.7%(비CAAC의 비율이 24.3%)이다. 450℃에서 열처리가 실시되는 CAAC-OS막의 CAAC의 비율은 85.3%(비CAAC의 비율이 14.7%)이다. 이러한 결과는 450℃에서 열처리 후에 얻어지는 CAAC 비율이 증착 직후에 얻어지는 것 보다 높다는 것을 나타낸다. 즉, 고온(예를 들면, 400℃ 이상)에서의 열처리는 비-CAAC(CAAC의 비율을 증가)의 비율을 감소시킨다. 또한, 상기 결과는 열처리의 온도가 500℃ 미만인 경우라도 CAAC-OS막은 CAAC의 높은 비율을 가질 수 있다는 것도 나타낸다.
여기서, CAAC-OS막의 것과 다른 대부분의 회절 패턴은 nc-OS막의 것과 유사한 회절 패턴이다. 또한, 비정질 산화물 반도체막은 측정 영역에서 관찰되지 않을 수 있다. 따라서, 상기 결과는 nc-OS막의 것과 유사한 구조를 갖는 영역이 인접한 영역의 구조의 영향으로 인해 열처리에 의해 재배열됨으로써 영역이 CAAC가 된다는 것이 제안된다.
도 72B 및 72C는 각각 증착 직후에 얻어지는 CAAC-OS막 및 450℃에서 열처리가 실시된 CAAC-OS막의 고해상도 평면의 TEM 상이다. 도 72B 및 72C 사이의 비교는 450℃에서 열처리가 실시된 CAAC-OS막이 보다 균일한 막질을 갖는 것을 나타낸다. 즉, 고온에서 열처리는 CAAC-OS막의 막질을 개선시킨다.
이러한 측정방법에 따라, 복수의 구조를 갖는 산화물 반도체막의 구조가 몇몇 경우에 분석될 수 있다.
이어서, 비정질 산화물 반도체를 기술한다.
비정질 산화물 반도체는 무질서한 원자 배열을 갖고 결정부가 없으며 석영으로서 비정질 상태로 존재하는 산화물 반도체에 의해 예시되는 산화물 반도체이다.
비정질 산화물 반도체의 고해상도 TEM 상에 있어서, 결정부가 발견되지 않을 수 있다.
비정질 산화물 반도체가 XRD 장치로 면외법에 의해 구조적인 분석이 실시될 경우, 결정 평면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체에 전자 회절을 실시하는 경우 달무리 무늬가 관찰된다. 또한, 비정질 산화물 반도체에 나노빔 전자 회절을 실시하는 경우 스팟이 관찰되지 않고 달무리 무늬가 나타난다.
비정질 구조의 다양한 견해가 있다. 예를 들면, 전혀 질서를 갖지 않는 원자 배열 구조를 완전한 비정질 구조라 일컫는다. 한편, 가장 가까운 근접 원자 거리 또는 제2의 가장 가까운 근접 원자 거리까지는 질서를 갖지만 장거리 질서를 갖지 않는 구조를 비정질 구조라 일컫는다. 따라서, 엄격한 정의는 무시해도 될 정도의 질서 정도가 원자 배열에 존재하기만 하더라도 비정질 산화물 반도체라 일컬어지는 산화물 반도체를 허용하지 않는다. 적어도 장기간 질서를 갖는 산화물 반도체는 비정질 산화물 반도체라 일컬어지지 않을 수 있다. 따라서, 결정부의 존재로 인해, 예를 들면 CAAC-OS 및 nc-OS는 비정질 산화물 반도체 또는 완전한 비정질 산화물 반도체라 일컬어지지 않을 수 있다.
또한, 산화물 반도체는 nc-OS 및 비정질 산화물 반도체 사이 중간에 물성을 갖는 구조를 가질 수 있다. 이러한 구조를 갖는 산화물 반도체는 구체적으로 비정질형 산화물 반도체(a형 OS)라 지칭된다.
a형 OS의 고해상도 TEM 상에 있어서, 보이드가 관찰될 수 있다. 또한, 고해상도 TEM 상에 있어서, 결정부가 명확하게 관찰되는 영역과 결정부가 관찰되지 않는 영역이 있다.
산화물 반도체 구조 사이에서 전자 조사 효과의 차이점을 후술한다.
a형 OS, nc-OS, 및 CAAC-OS가 준비된다. 각각의 샘플은 In-Ga-Zn 산화물이다.
우선, 각 샘플의 고해상도 단면 TEM 상이 얻어진다. 고해상도 단면 TEM 상은 모든 샘플이 결정부를 가진다는 것을 나타낸다.
그 다음, 각 샘플의 결정부의 크기를 측정한다. 도 77은 각 샘플에서 결정부(22개소~45개소에서)의 평균 크기의 변화를 나타낸다. 샘플(A)은 a형 OS를 갖고, 샘플(B)은 nc-OS를 가지며, 샘플(C)은 CAAC-OS를 갖는다. 도 77은 a형 OS의 결정부 크기가 누적 전자량의 증가와 함께 증가되는 것을 나타낸다. 구체적으로, 도 77에서 (1)에 나타낸 바와 같이, TEM 관찰 초기에서 약 1.2 ㎚의 결정부가 누적 전자량 4.2×108 e-/㎚2에서의 약 2.6 ㎚의 크기로 성장한다. 대조적으로, nc-OS 및 CAAC-OS의 결정부 크기는 누적 전자량과 상관없이 누적 전자량 4.2×108 e-/㎚2에 대한 초기 전자 조사에서의 작은 변화를 나타낸다. 구체적으로, 도 77에서 (2)에 나타낸 바와 같이, 평균 결정 크기는 TEM에 의한 관찰 시간과 상관없이 약 1.4 ㎚이다. 또한, 도 77에서 (3)에 나타낸 바와 같이, 평균 결정 크기는 TEM에 의한 관찰 시간과 상관없이 약 2.1 ㎚이다.
이런 식으로, 결정부의 성장은 a형 OS의 결정화로 인해 일어나고, 이것은 TEM 관찰에 채용되는 미량의 전자빔에 의해 유도된다. 대조적으로, 품질이 양호한 nc-OS 및 CAAC-OS에 있어서, 결정화는 TEM 관찰에 사용되는 미량의 전자빔에 의해 거의 일어나지 않는다.
또한, a형 OS 및 nc-OS의 결정부 크기는 고해상도 TEM 상을 사용하여 측정될 수 있다. 예를 들면, InGaZnO4 결정은 2개의 Ga-Zn-O 층이 In-O 층 사이에 포함되는 층상 구조를 갖는다. InGaZnO4 결정의 단위 격자는 3개의 In-O층 및 6개의 Ga-Zn-O 층을 포함하는 9개의 층이 c축 방향으로 적층된 구조를 갖는다. 따라서, 인접한 층 사이의 거리는 (009)면에 격자 간격(d값이라 지칭됨)과 동등하다. 결정 구조적인 분석으로부터 값이 0.29 ㎚가 되도록 산출된다. 따라서, 고해상도 TEM 상의 격자 무늬에 주목하여, 격자 간격 그 사이가 0.28 ㎚ 이상 및 0.30 ㎚ 이하인 각각의 격자 무늬는 InGaZnO4 결정의 a-b 면에 대응한다.
또한, 산화물 반도체 장치의 밀도는 몇몇 경우에서 구조에 따라 달라진다. 예를 들면, 산화물 반도체의 조성이 결정된 경우, 산화물 반도체와 동일한 조성을 갖는 단결정 산화물 반도체의 밀도와 산화물 반도체의 밀도를 비교함으로써 산화물 반도체의 구조가 예상될 수 있다. 예를 들면, a형 OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 및 92.3% 미만이다. 예를 들면, 각각의 nc-OS 및 CAAC-OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 및 100% 미만이다. 또한, 이것은 단결정 산화물 반도체 밀도의 78% 미만의 밀도를 갖는 산화물 반도체를 증착하기가 어렵다.
상기 기술의 구체예를 들 수 있다. 예를 들면, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체인 경우에 있어서, 능면정 구조를 가진 단결정 InGaZnO4의 밀도는 6.357 g/㎤이다. 따라서, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체인 경우에 있어서, a형 OS의 밀도는 5.0 g/㎤ 이상 및 5.9 g/㎤ 미만이다. 예를 들면, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체인 경우에 있어서, 각각의 nc-OS 및 CAAC-OS의 밀도는 5.9 g/㎤ 이상 및 6.3 g/㎤ 미만이다.
또한, 소정 조성을 갖는 산화물 반도체가 단결정 구조로 존재하지 않을 가능성이 있다. 그 경우에 있어서, 다른 조성을 가진 단결정 산화물 반도체를 적절한 비율에서 조합하고, 이것은 소망한 조성을 가진 단결정 산화물 반도체의 것과 동등한 밀도를 산출하는 것이 가능해진다. 다른 조성을 가진 단결정 산화물 반도체의 조합비에 따라 가중 평균을 사용하여 소망한 조성을 가진 단결정 산화물 반도체의 밀도를 산출할 수 있다. 또한, 밀도를 산출하기 위해 가능한 한 적은 종의 단결정 산화물 반도체로서 사용하는 것이 바람직하다.
또한, 산화물 반도체는, 예를 들면 비정질 산화물 반도체, a형 OS, 미세결정 산화물 반도체, 및 CAAC-OS 중 2 이상의 막을 포함하는 적층막일 수 있다.
불순물 농도가 낮고 결함 상태 밀도가 낮은(산소 결손수가 적은) 산화물 반도체는 낮은 캐리어 밀도를 가질 수 있다. 따라서, 이러한 산화물 반도체는 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체라 지칭된다. CAAC-OS 및 nc-OS는 a형 OS 및 비정질 산화물 반도체와 비교해서 낮은 불순물 농도와 낮은 결함 상태 밀도를 갖는다. 즉, CAAC-OS 및 nc-OS는 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체일 가능성이 있다. 따라서, CAAC-OS 또는 nc-OS를 포함하는 트랜지스터는 거의 음의 임계 전압(거의 노멀리-온이 아님)을 갖지 않는다. 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체는 적은 캐리어 트랩을 갖는다. 따라서, CAAC-OS 또는 nc-OS를 포함하는 트랜지스터는 전기 특성의 작은 변동과 고신뢰성을 갖는다. 산화물 반도체의 캐리어 트랩에 의해 포획된 전하는 방출되는데 오랜 시간이 걸린다. 포획된 전하는 고정된 전하와 같이 행동할 수 있다. 따라서, 높은 불순물 농도와 결함 상태의 높은 밀도를 갖는 산화물 반도체를 포함하는 트랜지스터는 불안정한 전기 특성을 가질 수 있다.
<증착 모델>
CAAC-OS 및 nc-OS의 증착 모델의 예를 후술한다.
도 78A는 스퍼터링법에 의해 CAAC-OS가 증착된 증착 챔버 내부의 단면도이다.
타겟(5130)은 백킹판에 부착되어 있다. 복수의 자석은 백킹판 그 사이에 위치된 타겟(5130)과 대면되도록 제공된다. 복수의 자석은 자기장을 발생한다. 증착 챔버에 대한 상기 설명은 자석의 레이아웃 및 구조에 대해서 지칭된다. 증착 속도가 자석의 자기장을 이용함으로써 증가하는 스퍼터링법은 마그네트론 스퍼터링법이라 지칭된다.
타겟(5130)은 적어도 하나의 결정 입자가 벽개면에 존재하는 다결정 구조를 갖는다.
In-Ga-Zn 산화물을 포함하는 타겟(5130)의 벽개면을 예로서 기술한다. 도 79(A)는 타겟(5130)에 포함되는 InGaZnO4 결정의 구조를 나타낸다. 또한, InGaZnO4 결정이 c축이 위쪽을 향하는 방향일 경우 b축과 평행한 방향으로부터 관찰되는 경우의 구조를 도 79A에 나타낸다.
도 79A는 Ga-Zn-O의 산소 원자가 인접한 Ga-Zn-O 층의 것과 근접하여 위치되는 것을 나타낸다. 산소 원자는 음전하를 가짐으로써, 2개의 Ga-Zn-O 층은 서로 반발한다. 결과적으로, InGaZnO4 결정은 2개의 인접한 Ga-Zn-O 층 사이에서 벽개면을 갖는다.
기판(5120)은 타겟(5130)과 대면하도록 배치되고, 거리(d)(타겟-기판 거리(T-S 거리)라 지칭함)는 0.01 m 이상 및 1 m 이하, 바람직하게 0.02 m 이상 및 0.5 m 이하이다. 증착 챔버는 대개 증착 가스(예를 들면, 산소 가스, 아르곤 가스, 5 vol% 이상에서 산소를 함유하는 혼합 가스)로 채워져 있고 증착 챔버 내의 압력은 0.01 ㎩ 이상 및 100 ㎩ 이하, 바람직하게 0.1 ㎩ 이상 및 10 ㎩ 이하가 되도록 조절된다. 여기서, 타겟(5130)에 소정값 이상에서 전압의 인가에 의해 방전이 개시되고, 플라즈마가 관찰된다. 자기장은 타겟(5130) 근처에서 고밀도 플라즈마 영역을 형성한다. 고밀도 플라즈마 영역에 있어서, 증착 가스는 이온화되어서 이온(5101)이 발생된다. 이온(5101)의 예로는 산소 양이온(O+) 및 아르곤 양이온(Ar+)을 포함한다.
이온(5101)은 전계에 의해 타겟(5130)측을 향하여 가속화된 다음, 이온(5101)은 타겟(5130)과 충돌한다. 동시에, 평판형(펠릿형) 스퍼터드된 입자인 펠릿(5100a) 및 펠릿(5100b)은 벽개면으로부터 분리되어 스퍼터드된다. 또한, 펠릿(5100a) 및 펠릿(5100b)의 구조는 이온(5101)의 충돌 영향으로 일그러질 수 있다.
펠릿(5100a)은 삼각형 면, 예를 들면 정삼각형 면을 갖는 평면형(펠릿형) 스퍼터드된 입자이다. 펠릿(5100b)은 육각형 면, 예를 들면 정육각형 면을 갖는 평면형(펠릿형) 스퍼터드된 입자이다. 또한, 펠릿(5100a)과 펠릿(5100b)과 같은 평면형(펠릿형) 스퍼터드된 입자는 총괄하여 펠릿(5100)이라 일컫는다(도 73(D) 참조). 펠릿(5100)의 평면 형상은 삼각형 또는 육각형에 제한되는 것은 아니다. 예를 들면, 평면은 2 이상의 삼각형을 조합함으로써 형성되는 형상을 가질 수 있다. 예를 들면, 사각형(예를 들면, 마름모)은 2개의 삼각형(예를 들면, 정삼각형)을 조합함으로써 형성될 수 있다.
펠릿(5100)의 두께는 증착 가스 등의 종류에 따라 결정된다. 펠릿(5100)의 두께는 균일한 것이 바람직하고; 이러한 이유를 후술한다. 또한, 스퍼터드된 입자는 두께가 큰 주사위 형상과 비교해서 두께가 작은 펠릿 형상을 갖는 것이 바람직하다. 예를 들면, 펠릿(5100)의 두께는 0.4 ㎚ 이상 및 1 ㎚ 이하, 바람직하게 0.6 ㎚ 이상 및 0.8 ㎚ 이하이다. 또한, 예를 들면 펠릿(5100)의 폭은 1 ㎚ 이상 및 3 ㎚ 이하, 바람직하게 1.2 ㎚ 이상 및 2.5 ㎚ 이하이다. 펠릿(5100)은 도 77에서 설명(1)의 초기 핵과 대응된다. 예를 들면, In-Ga-Zn 산화물을 포함하는 타겟(5130)과 이온(5101)이 충돌할 경우에 있어서, 도 79B에 나타낸 바와 같이 3개의 층인 Ga-Zn-O 층, In-O 층, 및 Ga-Zn-O 층을 포함하는 펠릿(5100)이 돌출된다. 또한, 도 79C는 c축과 평행한 방향으로부터 관찰되는 펠릿(5100)의 구조를 나타낸다. 따라서, 펠릿(5100)은 2개의 Ga-Zn-O 층 및 In-O 층을 포함하는 나노미터 크기의 샌드위치 구조를 갖는다.
펠릿(5100)은 플라즈마를 통과할 때 전하를 받아 들여서 그것의 측면이 음 또는 양으로 대전된다. 펠릿(5100)은 그 측면에 산소 원자를 포함하고, 산소 원자는 음으로 대전될 수 있다. 이런 식으로, 측면이 동일한 극성으로 대전될 경우, 전하는 서로 반발하며, 따라서 펠릿(5100)은 평면 형상을 유지할 수 있다. CAAC-OS가 In-Ga-Zn 산화물인 경우에 있어서, 인듐 원자와 결합되는 산소 원자가 음전하가 될 가능성이 있다. 인듐 원자, 갈륨 원자, 또는 아연 원자와 결합되는 산소 원자가 음전하가 될 또 다른 가능성이 있다. 또한, 펠릿(5100)은 플라즈마를 통과할 때 인듐 원자, 갈륨 원자, 아연 원자, 산소 원자 등과 결합됨으로써 성장할 수 있다. 이것은 도 77의 (2)와 (1) 사이에서 크기 차이를 야기한다. 여기서, 기판(5120)의 온도가 약 실온인 경우에 있어서, 펠릿(5100)은 더이상 성장하지 않음으로써; nc-OS가 형성된다(도 78(C) 참조). nc-OS의 증착이 실행되는 온도가 약 실온이기 때문에 기판(5120)이 큰 크기를 가질 경우 nc-OS가 증착될 수 있다. 또한, 펠릿(5100)을 플라즈마로 성장시키기 위해서, 스퍼터링으로 증착 전력을 증가시키는 것이 효과적이다. 높은 증착 전력은 펠릿(5100)의 구조를 안정화시킬 수 있다.
도 78A 및 78B에 나타낸 바와 같이, 펠릿(5100)은 플라즈마에서 연과 같이 날아가고 기판(5120)까지 휘날린다. 펠릿(5100)이 대전되어 있기 때문에, 또 다른 펠릿(5100)이 이 이미 증착된 영역과 펠릿(5100)이 근접해 있을 경우, 척력이 발생한다. 여기서, 기판(5120) 상, 기판(5120)의 상면과 평행한 방향으로 자기장(수평 자기장이라 지칭됨)이 발생한다. 전위 차이는 기판(5120)과 타겟(5130) 사이에 주어지므로, 전류는 타겟(5130)을 향하여 기판(5120)에서 흐른다. 따라서, 펠릿(5100)은 자기장 및 전류의 효과에 의해 기판(5120)의 상면에 힘(로렌츠 힘)이 주어진다. 이것은 플레밍의 왼손 법칙으로 설명될 수 있다.
펠릿(5100)의 질량은 원자의 것보다 크다. 따라서, 기판(5120)의 상면에 펠릿(5100)을 이동시키기 위해서, 외부로부터 펠릿(5100)에 소정 힘을 가하는 것이 중요하다. 일종의 힘은 자기장 및 전류의 작용으로 발생되는 힘일 수 있다. 펠릿(5100)에 가해지는 힘을 증가시키기 위해서, 상면, 기판(5120)의 상면과 평행한 방향으로 자기장 10G 이상, 바람직하게 20G 이상, 더욱 바람직하게 30G 이상, 가장 바람직하게 50G 이상인 영역에 제공되는 것이 바람직하다. 또한, 상면, 기판(5120)의 상면과 평행한 방향으로 자기장이 기판(5120)의 상면과 수직인 방향으로 자기장의 1.5배 이상, 바람직하게 2배 이상, 더욱 바람직하게 3배 이상, 가장 바람직하게 5배 이상인 영역에 제공되는 것이 바람직하다.
동시에, 자석 및/또는 기판(5120)은 상대적으로 이동하거나 회전됨으로써, 기판(5120)의 상면에 수평 자기장의 방향이 연속적으로 변화한다. 따라서, 다양한 방향으로 힘을 받아들임으로써 펠릿(5100)은 기판(5120)의 상면에 다양한 방향으로 이동될 수 있다.
또한, 도 78A에 나타낸 바와 같이, 기판(5120)이 가열될 경우, 펠릿(5100)과 기판(5120) 사이의 마찰 등으로 인한 저항이 작다. 결과적으로, 펠릿(5100)은 기판(5120)의 상면 상에서 활공한다. 펠릿(5100)의 활공은 그 평면이 기판(5120)과 대면하는 위치에서 야기된다. 그 다음, 펠릿(5100)이 이미 증착되어 있는 또 다른 펠릿(5100)의 측 표면을 도달할 경우, 펠릿(5100)의 측면이 결합된다. 동시에, 펠릿(5100)의 측면에 산소 원자가 방출된다. 방출된 산소 원자와 함께, CAAC-OS의 산소 결손이 채워짐으로써; CAAC-OS는 결함 상태의 저밀도를 갖는다. 또한, 기판(5120)의 상면 온도는, 예를 들면 100℃ 이상 및 500℃ 미만, 150℃ 이상 및 450℃ 미만, 또는 170℃ 이상 및 400℃ 미만이다. 따라서, 기판(5120)이 큰 크기를 가질 경우라도, CAAC-OS의 증착 가능성이 있다.
또한, 펠릿(5100)이 기판(5120) 상에서 가열됨으로써, 원자는 재배열되고, 이온(5101)의 충동에 의해 야기되는 구조적인 일그러짐이 감소될 수 있다. 구조적인 일그러짐이 감소되는 펠릿(5100)은 실질적으로 단결정이다. 펠릿(5100)이 결합된 후에 가열되는 경우라도, 실질적으로 단결정으로 펠릿(5100)을 터닝함으로써 야기되는 펠릿(5100) 그 자체의 확대 및 축소가 거의 일어나기 어렵다. 따라서, 펠릿(5100) 사이에 공간의 확대로 인한 결정 경계와 같은 결함의 형성이 방지될 수 있고, 따라서 균열의 발생이 방지될 수 있다.
CAAC-OS는 단결정 산화물 반도체의 판자와 같은 구조를 갖지 않지만 적층된 벽돌 또는 블록과 같은 펠릿(5100)(나노결정)의 집합체를 가진 배열을 갖는다. 또한, 결정 경계는 그 사이에 존재하지 않는다. 따라서, 증착, 증착 후에 가열 또는 벤딩 중 가열로 인해 수축과 같은 변형이 CAAC-OS에 일어나는 경우라도, 국부 스트레스를 완화하거나 일그러짐을 제거하는 것이 가능하다. 따라서, 이 구조는 가요성 반도체 장치에 적합하다. 또한, nc-OS는 펠릿(5100)(나노결정)이 무질서로 적층되는 배열을 갖는다.
타겟이 펠릿에 추가해서 이온으로 스퍼터되는 경우, 산화아연 등이 돌출될 수 있다. 산화아연은 펠릿보다 가벼우므로 기판(5120)의 상면에 펠릿 전에 도달한다. 결과적으로, 산화아연은 0.1 ㎚ 이상 및 10 ㎚ 이하, 0.2 ㎚ 이상 및 5 ㎚ 이하, 또는 0.5 ㎚ 이상 및 2 ㎚ 이하의 두께를 가진 산화아연층(5102)을 형성한다. 도 80A~80D는 단면 도식도이다.
도 80A에 도시된 바와 같이, 펠릿(5105a) 및 펠릿(5105b)은 산화아연층(5102) 위에 증착된다. 여기서, 펠릿(5105a) 및 펠릿(5105b)의 측면은 서로 접촉하고 있다. 또한, 펠릿(5105c)은 펠릿(5105b) 위에 증착된 다음, 펠릿(5105b) 위에서 활공한다. 또한, 산화아연과 함께 타겟으로부터 돌출된 복수의 입자(5103)는 기판(5120)을 가열함으로써 결정화되어 펠릿(5105a)의 또 다른 측면에 영역(5105a1)을 형성한다. 복수의 입자(5103)는 산소, 아연, 인듐, 갈륨 등을 함유할 수 있다는 것에 주목한다.
그 다음, 도 80B에 나타낸 바와 같이, 영역(5105a1)은 펠릿(5105a)의 일부로 성장해서 펠릿(5105a2)을 형성한다. 또한, 펠릿(5105c)의 측면은 펠릿(5105b)의 또 다른 측면과 접촉하고 있다.
이어서, 도 80C에 나타낸 바와 같이, 펠릿(5105d)은 펠릿(5105a2) 및 펠릿(5105a2) 위에 증착된 다음, 펠릿(5105a2) 및 펠릿(5105b) 상에서 활공한다. 또한, 펠릿(5105e)은 산화아연층(5102) 위에 펠릿(5105c)의 또 다른 측면을 향하여 활공한다.
그 다음, 도 80D에 나타낸 바와 같이, 펠릿(5105d)의 측면이 펠릿(5105a2)의 측면과 접촉하고 있기 위해서 펠릿(5105d)이 위치된다. 또한, 펠릿(5105e)의 측면은 펠릿(5105c)의 또 다른 측면과 접촉하고 있다. 산화아연과 함께 타겟으로부터 돌출된 복수의 입자(5103)는 기판(5120)을 가열함으로써 결정화되어 펠릿(5105d)의 또 다른 측면에 영역(5105d1)을 형성한다.
상술한 바와 같이, 증착된 펠릿은 서로 접촉하고 있도록 위치된 다음 결정 성장이 펠릿의 측면에서 야기됨으로써, CAAC-OS가 기판(5120) 위에 형성된다. 따라서, 각 펠릿의 CAAC-OS는 nc-OS의 것보다 크다. 이것은 도 77에서 (3)과 (2) 사이에 크기 차이와 대응된다.
펠릿(5100) 사이에 공간이 매우 작을 경우, 펠릿은 큰 펠릿을 형성할 수 있다. 큰 펠릿은 단결정 구조를 갖는다. 예를 들면, 상기에서 본 큰 펠릿의 크기는 10 ㎚ 이상 및 200 ㎚ 이하, 15 ㎚ 이상 및 100 ㎚ 이하, 또는 20 ㎚ 이상 및 50 ㎚ 이하일 수 있다. 따라서, 트랜지스터의 채널 형성 영역은 큰 펠릿보다 작은 경우, 단결정 구조를 갖는 영역이 채널 형성 영역으로서 사용될 수 있다. 또한, 펠릿의 크기가 증가되는 경우, 단결정 구조를 갖는 영역이 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 사용될 수 있다.
이 방식으로, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 갖는 영역으로 형성되는 경우, 트랜지스터의 주파수 특성을 몇몇 경우에 증가시킬 수 있다.
이러한 모델에 나타낸 바와 같이, 펠릿(5100)은 기판(5120)에 증착된다고 고찰된다. 따라서, 형성면이 결정 구조를 갖지 않을 경우라도 CAAC-OS가 증착될 수 있고, 이것은 에피택시얼 성장에 의한 막 증착과 다르다. 예를 들면, 기판(5120)의 상면(형성 표면)이 비정질 구조(예를 들면, 상면이 비정질 산화실리콘)를 가질 경우라도, CAAC-OS가 형성될 수 있다.
또한, CAAC-OS의 형성에 있어서, 형성면이 요철을 가질 경우라도 형성면인 기판(5120)의 상면 형상에 따라 펠릿(5100)이 배열되는 것을 발견했다. 예를 들면, 기판(5120)의 상면이 원자 레벨에서 평탄할 경우에 있어서, 펠릿(5100)은 a-b면과 평행한 평면이 하방으로 대면하도록 배열됨으로써; 균일한 두께, 평탄, 및 고결정성을 가진 층이 형성된다. n층(n은 자연수임)을 적층함으로써 CAAC-OS가 얻어질 수 있다.
기판(5120)의 상면이 요철을 가지는 경우에 있어서, 각각의 펠릿(5100)이 요철을 따라 배열되는 n층(n은 자연수임)이 적층되는 CAAC-OS가 형성된다. 기판(5120)이 요철을 가지기 때문에, 소정 경우에 있어서 갭이 CAAC-OS의 펠릿(5100) 상이에서 쉽게 발생된다. 또한, 분자간의 힘으로 인해, 펠릿 사이에 갭이 요철면이더라도 가능한 한 작도록 펠릿(5100)이 배열된다. 따라서, 형성면이 요철을 가지는 경우라도, 고결정성을 가진 CAA-OS가 얻어질 수 있다.
결과적으로, 레이저 결정화가 CAAC-OS의 형성에 필요하지 않고, 대형 유리 기판 등 상이라도 균일한 막이 형성될 수 있다.
이러한 모델에 따라 CAAC-OS가 증착하기 때문에, 스퍼터드된 입자는 작은 두께를 가진 펠릿 형상을 갖는 것이 바람직하다. 또한, 스퍼터드된 입자가 큰 두께를 가진 주사위 형상을 가질 경우, 기판(5120)을 대면하는 면이 달라짐으로써; 결정의 두께 배향이 몇몇 경우에 균일하지 않을 수 있다.
상술한 증착 모델에 의해서, 고결정성을 가진 CAAC-OS가 비정질 구조를 가진 형성면이더라도 형성될 수 있다.
본 실시형태에 기술된 구조, 방법 등이 다른 실시형태 및 실시예에 기술된 구조, 방법 등 중 어느 하나와 조합해서 적절하게 사용될 수 있다는 것에 주목한다.
(실시형태 6)
본 실시형태에 있어서, 본 발명의 일 실시형태의 표시 패널의 구조예를 기술한다.
<구조예>
도 42A는 본 발명의 일 실시형태의 표시 패널의 상면도이다. 도 42B는 본 발명의 일 실시형태의 표시 패널에서 화소에 액정 소자가 사용되는 경우에 사용될 수 있는 화소 회로를 나타내는 회로 다이어그램이다. 도 42C는 유기 EL 소자가 본 발명의 일 실시형태의 표지 패널에서 화소에 사용되는 경우에 사용될 수 있는 화소 회로를 나타내는 회로 다이어그램이다.
화소 부분의 트랜지스터는 상기 실시형태에 따라 형성될 수 있다. 또한, 트랜지스터는 n-채널 트랜지스터가 쉽게 됨으로써, 구동 회로의 n-채널 트랜지스터를 사용하여 형성될 수 있는 구동 회로의 일부가 화소 부분의 트랜지스터와 동일한 기판 상에 형성된다. 이런 식으로 화소 부분 또는 구동 회로에 대한 상기 실시형태에 기술되는 트랜지스터 중 어느 하나를 사용하여, 신뢰성이 높은 표지 장치를 제공할 수 있다.
도 42A는 활성 매트릭스 표지 장치의 블럭 다이어그램의 예를 나타낸다. 화소 부분(901), 제1 주사선 구동 회로(902), 제1 주사선 구동 회로(903), 및 신호선 구동 회로(904)가 표시 장치의 기판(900) 상에 제공된다. 화소 부분(901)에 있어서, 신호선 구동 회로(904)로부터 연장된 복수의 신호선이 배열되고, 제1 주사선 구동 회로(902) 및 제2 주사선 구동 회로(903)로부터 연장된 복수의 주사선이 배열된다. 표시 소자를 포함하는 각 화소는 주사선 및 신호선이 각각 서로 교차하는 각각의 영역에서 매트릭스 내에 제공된다. 표시 장치의 기판(900)은 가요성 인쇄 회로(FPC)와 같은 접속부를 통해 타이밍 제어 회로(제어기 또는 제어 IC라 지칭됨)와 접속되어 있다.
도 42A에 있어서, 제1 주사선 구동 회로(902), 제2 주사선 구동 회로(903), 및 신호선 구동 회로(904)는 화소 부분(901)으로서 동일한 기판(900) 상에 형성된다. 따라서, 구동 회로와 같이 외부에 제공된 부품수가 감소되어서, 비용 감소가 달성될 수 있다. 또한, 구동 회로가 기판(900) 외부에 제공될 경우, 배선이 확장될 필요가 있고 배선 접속수가 증가될 것이다. 그러나, 기판(900) 상에 구동 회로를 제공함으로써, 배선 접속수가 감소될 수 있고 신회성 또는 수율이 개선될 수 있다.
<액정 패널>
도 42B는 화소의 회로 구성의 예를 나타낸다. 여기서, VA 액정 표시 패널의 화소에 사용될 수 있는 화소 회로를 나타낸다.
이 화소 회로는 복수의 화소 전극이 1개의 화소를 포함하는 구조에 사용될 수 있다. 화소 전극이 다른 트랜지스터와 접속되고, 트랜지스터는 다른 게이트 신호와 함께 구동될 수 있다. 따라서, 다중 도메인의 개별 화소 전극에 가해지는 신호가 독립적으로 제어될 수 있다.
트랜지스터(916)의 게이트 배선(912) 및 트랜지스터(917)의 게이트 배선(913)은 다른 게이트 신호가 그것에 주어질 수 있도록 분리된다. 대조적으로, 데이터선으로서 기능하는 소스 또는 드레인 전극(914)이 트랜지스터(916 및 917)에 공통으로 사용된다. 상기 실시형태에 기술되는 트랜지스터 중 어느 하나는 각각의 트랜지스터(916 및 917)로서 적절하게 사용될 수 있다. 이런 식으로, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(916)와 전기적으로 접속된 제1 화소 전극 및 트랜지스터(917)와 전기적으로 접속된 제2 화소 전극의 형상을 기술한다. 제1 화소 전극 및 제2 화소 전극이 슬릿에 의해 분리된다. 제1 화소 전극은 V-형상이고 제2 화소 전극은 제1 화소 전극을 둘러싸도록 제공된다.
트랜지스터(916)의 게이트 전극은 게이트 배선(912)고 접속하고, 트랜지스터(917)의 게이트 전극은 게이트 배선(913)과 접속된다. 다른 게이트 신호가 게이트 배선(912) 및 게이트 배선(913)에 공급될 경우, 트랜지스터(916) 및 트랜지스터(197)의 동작 타이밍이 달라질 수 있다. 결과적으로, 액정의 배열이 제어될 수 있다.
또한, 용량 배선(910), 유전체로서 기능하는 게이트 절연막, 및 제1 화소 전극 또는 제2 화소 전극과 전기적으로 접속되는 용량 전극을 사용하여 저장 용량을 형성할 수 있다.
다중 도메인 화소는 제1 액정 소자(918) 및 제2 액정 소자(919)를 포함한다. 제1 액정 소자(918)는 제1 화소 전극, 대향 전극, 및 그 사이의 액정층을 포함한다. 제2 액정 소자(919)는 제2 픽셀 전극, 대향 전극, 및 그 사이에 액정층을 포함한다.
본 발명의 화소 회로는 도 42B에 나타낸 것에 제한되지 않는다는 것에 주목한다. 예를 들면, 스위치, 레지스터, 용량 소자, 트랜지스터, 센서, 논리 회로 등이 도 42(B)에 나타낸 화소에 부가될 수 있다.
<유기 EL 패널>
도 42C는 화소의 회로 구성의 또 다른 예를 나타낸다. 여기서, 유기 EL 소자를 사용하여 표시 패널의 화소 구조를 나타낸다.
유기 EL 소자에 있어서, 발광 유기 화합물을 함유하는 층에 발광 소자에 전압을 인가함으로써, 전자가 한 쌍의 전극 중 한쪽으로부터 주입되고 정공이 한 쌍의 전극의 다른 쪽으로부터 주입되어 전류가 흐른다. 전자 및 정공이 재결합함으로써, 발광 유기 화합물이 들뜨게 된다. 발광 유기 화합물이 들뜬 상태로부터 기저 상태로 돌아옴으로써 발광한다. 이러한 메카니즘에 기초해서, 이러한 발광 소자가 전류 들뜸형 발광 소자라 지칭된다.
도 42C는 사용될 수 있는 화소 회로의 예를 나타낸다. 여기서, n-채널 트랜지스터가 화소에 사용되는 예를 나타낸다. 또한, 디지털 시간 계조 구동이 화소 회로에 채용될 수 있다.
사용될 수 있는 화소 회로의 구성 및 디지털 시간 계조 구동을 채용하는 화소의 동작을 기술한다.
화소(920)는 스위칭 트랜지스터(921), 구동 트랜지스터(922), 발광 소자(924), 및 용량 소자(923)를 포함하고 있다. 스위칭 트랜지스터(921)의 게이트 전극은 주사선(926)과 접속되어 있다. 스위칭 트랜지스터(921)의 제1 전극(소스 전극 및 드레인 전극 중 하나)은 신호선(925)과 접속되어 있다. 스위칭 트랜지스터(921)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)은 구동 트랜지스터(922)의 게이트 전극과 접속되어 있다. 구동 트랜지스터(922)의 게이트 전극은 용량 소자(923)를 통해 전원선(927)과 접속되어 있고, 구동 트랜지스터(922)의 제1 전극은 전원선(927)과 접속되어 있으며, 구동 트랜지스터(922)의 제2 전극은 발광 소자(924)의 제1 전극(화소 전극)과 접속되어 있다. 발광 소자(924)의 제2 전극은 공통 전극(928)과 대응된다. 공통 전극(928)은 공통 전극(928)과 동일한 기판 상에 형성된 공통 전위선과 전기적으로 접속되어 있다.
스위칭 트랜지스터(921) 및 구동 트랜지스터(922)로서, 상기 실시형태에 기술된 트랜지스터 중 어느 하나를 적절하게 사용할 수 있다. 이런 식으로, 신뢰성이 높은 유기 EL 표시 패널이 제공될 수 있다.
발광 소자(924)의 제2 전극(공통 전극(928))의 전위는 저전원 전위로 설정된다. 또한, 저전원 전위는 전원선(927)에 공급되는 고전원 전위 미만이다. 예를 들면, 저전원 전위는 GND, 0 V 등일 수 있다. 고전원 전위 및 저전원 전위는 발광 소자(924)의 포워드 임계 전압 이상으로 설정되고, 전위 간에 차이는 발광 소자(924)에 인가됨으로써, 전류가 발광 소자(924)에 공급되어 발광한다. 발광 소자(924)의 포워드 전압은 소망한 휘도가 얻어지는 전압을 말하고, 적어도 포워드 임계 전압을 포함하고 있다.
또한, 구동 트랜지스터(922)의 게이트 용량은 용량 소자(923) 대신으로서 사용될 수 있어서, 용량 소자(923)가 생략될 수 있다. 구동 트랜지스터(922)의 게이트 용량은 반도체막과 게이트 전극 사이에 형성될 수 있다.
이어서, 구동 트랜지스터(922)에 신호가 입력된다. 전압-입력 전압 구동법에 대해, 구동 트랜지스터(922)가 충분히 온 또는 오프 상태로 되기 위한 비디오 신호를 구동 트랜지스터(922)에 입력한다. 구동 트랜지스터(922)를 임계값 아래의 영역에 동작시키기 위해서, 전원선(927)의 전압 이상의 전압을 구동 트랜지스터(922)의 게이트 전극에 인가한다. 구동 트랜지스터(922)의 전원선 전압과 임계 전압(Vth)의 합인 전압 이상의 전압이 신호선(925)에 인가된다.
아날로그 계조 구동이 행해지는 경우에 있어서, 발광 소자(924)의 포워드 전압 및 구동 트랜지스터(922)의 임계 전압(Vth)의 합인 전압 이상의 전압을 구동 트랜지스터(922)의 게이트 전극에 인가한다. 구동 트랜지스터(922)가 포화 영역에서 동작되는 비디오 신호가 입력되어 전류가 발광 소자(924)에 공급된다. 구동 트랜지스터(922)가 포화 영역에서 동작되기 위해서, 전원선(927)의 전위가 구동 트랜지스터(922)의 게이트 전위 이상으로 설정된다. 아날로그 비디오 신호가 사용되는 경우, 비디오 신호와 대응하는 전류는 발광 소자(924)에 공급될 수 있고 아날로그 계조 구동이 행해질 수 있다.
또한, 화소 회로의 구성은 도 42C에 나타낸 것에 제한되지 않는다. 예를 들면, 스위치, 레지스터, 용량 소자, 센서, 트랜지스터, 논리 회로 등이 도 42C에 나타낸 화소 회로에 부가될 수 있다.
상기 실시형태에 기술된 트랜지스터가 도 42A~42C에 나타낸 회로에 사용되는 경우에 있어서, 소스 전극(제1 전극)은 저전위측과 전기적으로 접속되고 드레인 전극(제2 전극)은 고전위측과 전기적으로 접속된다. 또한, 제1 게이트 전극(및 제3 게이트 전극)의 전위는 제어 회로 등에 의해 제어될 수 있고, 소스 전극에 인가되는 전위 미만의 전위가 나타내지 않은 배선을 통해서 제2 게이트 전극에 입력될 수 있다.
본 명세서 등에 있어서, 예를 들면 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용할 수 있거나 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치의 예로는 전기 루미네선스(EL) 소자(예를 들면, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들면, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기영동 소자, 회절 광 밸브(GLV), 플라즈마 표시 패널(PDP), 미세 전자기계 시스템(MEMS)을 사용하는 표시 소자, 디지털 미소반사 장치(DMD), 디지털 마이크로 셔터(DMS), MIRASOL(등록상표), 간섭 측정의 변조기 표시(IMOD) 소자, MEMS 셔터 표시 소자, 광간섭형 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 표시, 또는 카본 나노튜브와 같은 전기자기적 작용에 의해 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 포함하고 있다. 또한, EL 소자를 갖는 표시 장치의 예로는 EL 표시를 포함하고 있다. 전자 방출 소자를 갖는 표시 장치의 예로는 전계 방출 표시(FED) 및 SED형 평면 표시(SED: 표면 전도 전자 방출 표시)를 포함하고 있다. 액정 소자를 갖는 표시 장치의 예로는 액정 표시(예를 들면, 투과형 액정 표시, 반투과형 액정 표시, 반사형 액정 표시, 직시형 액정 표시, 또는 투사형 액정 표시)를 포함하고 있다. 전자 잉크 또는 전기영동 소자를 사용하는 표시 장치의 예로는 전자 페이퍼를 포함하고 있다.
도 1B에 나타낸 트랜지스터가 액정 소자로 제공되는 예를 도 43에 나타낸다. 액정 소자는 화소 전극(80), 액정층(83), 및 공통 전극(82)을 포함하고 있다. 공통 전극(82)은 기판(81)에 제공된다. 또 다른 예에 대해서, 도 5(A)에 나타낸 트랜지스터가 발광 소자로 제공되는 예를 도 44에 나타낸다. 절연막(84)은 전극(19 및 20) 위에 제공된다. 화소 전극(80)은 절연막(84) 상에 제공되고, 절연막(85)은 화소 전극(80) 상에 제공된다. 발광 소자는 화소 전극(80), 발광층(86), 및 공통 전극(82)을 포함하고 있다. 상술한 바와 같이 다양한 표시 장치는 다양한 표시 소자 및 다양한 구조를 가진 트랜지스터를 조합함으로써 형성될 수 있다.
본 실시형태는 적절하게 본 명세서에 개시된 다른 실시형태 중 어느 하나와 조합될 수 있다.
(실시형태 7)
본 실시형태에 있어서, 본 발명의 일 실시형태의 반도체 장치를 사용하여 형성될 수 있는 표시 모듈 및 전자 장치를 기술한다.
도 45에 나타낸 표시 모듈(8000)에 있어서, FPC(8003)과 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)가 상부 커버(8001) 및 하부 커버(8002) 사이에 제공된다. 또한, 백라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등이 소정 경우에 제공되지 않는다.
본 발명의 일 실시형태의 반도체 장치는, 예를 들면 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는 터치 패널(8004) 및 표시 패널(8006)의 크기에 따라 적절하게 변화될 수 있다.
터치 패널(8004)은 저항 터치 패널 또는 용량 터치 패널일 수 있고 표시 패널(8006)과 중첩해서 형성될 수 있다. 표시 패널(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 감광 장치는 표시 패널(8006)의 각 화소에 제공되어서 광학 터치 패널을 형성할 수 있다. 터치 센서용 전극은 표시 패널(8006)의 각 화소에 제공되어서 용량 터치 패널을 얻을 수 있다.
백라이트 유닛(8007)은 광원(8008)을 포함하고 있다. 광원(8008)은 백라이트 유닛(8007)의 단부에 제공되어 광 확산판을 사용할 수 있다.
프레임(8009)은 표시 패널(8006)을 보호하고 프린트 기판(8010)의 동작에 의해 발생되는 전자파를 차단하기 위한 전자기 차폐로서의 기능을 갖는다. 프레임(8009)은 방열판으로서의 기능을 가질 수 있다.
프린트 기판(8010)에 전원 회로 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 제공한다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부의 상용 전원 또는 별도로 제공되는 배터리(8011)를 사용하는 전원이 사용될 수 있다. 배터리(8011)는 상용 전원을 사용할 경우에 생략될 수 있다.
표시 모듈(8000)에 편광판, 위상차판, 또는 프리즘 시트와 같은 부재를 추가해서 제공할 수 있다.
도 46A~46D는 본 발명의 일 실시형태의 반도체 장치를 각 포함하는 전자 장치의 외관도이다.
전자 장치의 예로는 텔레비전 장치(텔레비전 또는 텔레비전 수신기라 지칭됨), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라와 같은 카메라, 디지털포토 프레임, 휴대전화 헤드셋(휴대전화 또는 휴대전화 장치라 지칭됨), 휴대형 게임기, 휴대형 정보 단말기, 음향 재생 장치, 파친코기와 같은 대형 게임기 등이다.
도 46A는 본체(1001), 하우징(1002), 표시부(1003a 및 1003b) 등을 포함하는 휴대형 정보 단말기를 나타낸다. 표시부(1003b)는 터치 패널이다. 표시부(1003b)에 표시되는 키보드 버튼(1004)을 터치함으로써, 스크린이 동작될 수 있고 문자가 입력될 수 있다. 표시부(1003a)가 터치 패널일 수 있다는 것은 말할 필요가 없다. 상기 실시형태에 기술되는 트랜지스터 중 어느 하나를 사용함으로써 스위칭 소자로서 액정 패널 또는 유기 발광 패널이 제조되고 표시부(1003a 또는 1003b)에 사용됨으로써 신뢰성이 높은 휴대형 정보 단말기를 제공할 수 있다.
도 46A에 나타낸 휴대형 정보 단말기는 각종 데이터(예를 들면, 정지상, 이동상, 및 문자상)를 표시부에 표시하는 기능, 캘린더, 데이터, 시간 등을 표시부에 표시하는 기능, 표시부에 표시되는 데이터를 동작 또는 편집하는 기능, 각종 소프트웨어(프로그램) 등에 의해서 처리를 제어하는 기능을 갖는다. 또한, 회부의 접속 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등이 하우징의 후면 또는 측면에 제공될 수 있다.
도 46A에 나타낸 휴대형 정보 단말기는 무선으로 데이터를 전송 및 수신할 수 있다. 무선 통신을 통해서, 전자 도서 서버로부터 소망한 도서 데이터 등이 구입되고 다운로드될 수 있다.
도 46B는 본체(1021), 표시부(1023), 휴대형 음악 플레이어가 귀에 장착될 수 있는 고정부(1022), 스피커, 동작 버튼(1024), 외부 메모리 슬롯(1025) 등을 포함하고 있는 휴대형 음악 플레이어를 나타낸다. 액정 패널 또는 유기 발광 패널은 상기 실시형태에 기술되는 트랜지스터 중 어느 하나를 사용하여 스위칭 소자로서 제작되고, 표시부(1023)에 사용됨으로써 신뢰성이 높은 휴대형 음악 플레이어를 제공할 수 있다.
또한, 도 46B에 나타낸 휴대형 음악 플레이어가 안테나, 마이크로폰 기능, 또는 무선 통신 기능을 갖고 휴대전화로 사용될 경우, 사용자는 승용차 등을 구동하면서 손을 사용하지 않는 방식으로 무선으로 전화가 가능하다.
도 46C는 2개의 하우징, 하우징(1030) 및 하우징(1031)을 포함하는 휴대전화를 나타낸다. 하우징(1031)은 표시 패널(1032), 스피커(1033), 마이크로폰(1034), 포인팅 장치(1036), 카메라 렌즈(1037), 외부 접속 단말기(1038) 등을 포함하고 있다. 하우징(1030)에 휴대전화, 외부 메모리 슬롯(1041) 등을 충전하기 위한 태양 전지(1040)를 제공한다. 또한, 안테나는 하우징(1031) 내에 내장되어 있다. 상기 실시형태에 기술되는 트랜지스터 중 어느 하나는 표시 패널(1032)에 사용됨으로써, 신뢰성이 높은 휴대전화가 제공될 수 있다.
또한, 표시 패널(1032)은 터치 패널을 포함하고 있다. 상으로서 표시되는 복수의 동작키(1035)가 도 46C에 점선으로 나타내고 있다. 또한, 태양 전지(1040)로부터 출력되는 전압이 각 회로에 충분하게 높도록 증가시키는 증폭 회로도 포함된다.
표시 패널(1032)에 있어서, 표시 방향은 적용 형태에 따라 적절하게 변화된다. 또한, 휴대전화에 표시 패널(1032)과 동일한 면에 카메라 렌즈(1037)를 제공함으로써 이것은 비디오폰으로서 사용될 수 있다. 스피커(1033) 및 마이크로폰(1034)은 목소리 전화뿐만 아니라 비디오폰 전화, 녹음, 및 재생 등을 위해 사용될 수 있다. 또한, 하우징(1030 및 1031)은 슬라이드 됨으로써 도 46C에 나타낸 대로 열린 상태에서 하나가 다른 하나 상에 겹쳐진 상태로 변동할 수 있다. 따라서, 휴대전화의 크기를 감소시킬 수 있고, 이것은 주위에 들고 다니기에 적합한 휴대전화를 제조할 수 있다.
외부 접속 단말기(1038)는 AC 어댑터 및 USB 케이블과 같은 다양한 케이블과 접속될 수 있음으로써, 충전 및 개인 컴퓨터 등의 데이터 통신이 가능해진다. 또한, 외부 메모리 슬롯(1041)으로 기록 매체를 삽입함으로써, 대량의 데이터가 저장되고 이동될 수 있다.
또한, 상기 기능에 부가해서, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수 있다.
도 46D는 텔레비전 장치의 예를 나타낸다. 텔레비전 장치(1050)에 있어서, 표시부(1053)는 하우징(1051) 내에 내장되어 있다. 상은 표시부(1053)에 표시될 수 있다. 또한, CPU는 하우징(1051)을 지지하기 위해 스탠드(1055) 내에 내장되어 있다. 상기 실시형태에 기술된 트랜지스터 중 어느 하나는 표시부(1053) 및 CPU에 사용됨으로써, 텔레비전 장치(1050)가 높은 신뢰성을 가질 수 있다.
텔레비전 장치(1050)는 하우징(1051)의 동작 스위치 또는 별도의 원격 제어기로 동작될 수 있다. 또한, 원격 제어기에 원격 제어기로부터 출력되는 데이터를 표시하기 위한 표시부를 제공할 수 있다.
또한, 텔레비전 장치(1050)에 수신기, 모뎀 등을 제공한다. 수신기를 사용하여, 일반적인 텔레비전 방송을 수신할 수 있다. 또한, 텔레비전이 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속될 경우, 일방향(송신자에서 수신자) 또는 쌍방향(송신자와 수신자 간, 또는 수신자 간) 정보 통신을 행할 수 있다.
또한, 텔레비전 장치(1050)에 외부 접속 단말기(1054), 저장 매체 기록 및 재생부(1052), 및 외부 메모리 슬롯을 제공한다. 외부 접속 단말기(1054)는 USB 케이블과 같은 각종 케이블에 접속될 수 있고, 개인 컴퓨터 등으로 데이터 통신이 가능해진다. 디스크 저장 매체는 저장 매체 기록 및 재생부(1052)로 삽입되고, 저장 매체에 저장된 일기 데이터 및 저장 매체에 쓰기 데이터가 행해질 수 있다. 또한, 외부 메모리 슬롯으로 삽입된 외부 메모리(1056)의 데이터로서 상, 비디오 등이 표시부(1053)에 표시될 수 있다.
또한, 상기 실시형태에 기술된 트랜지스터의 오프-상태의 누전이 매우 작은 경우에 있어서, 트랜지스터가 외부 메모리(1056) 또는 CPU에 사용될 경우, 텔레비전 장치(1050)는 높은 신뢰성과 충분하게 감소된 전력 소비를 가질 수 있다.
이 실시형태는 본 명세서에 기재된 다른 실시형태 중 어느 하나와 적절하게 조합될 수 있다.
[실시예 1]
본 실시예에 있어서, 본 발명의 일 실시형태의 반도체 장치에 포함되는 트랜지스터에 사용될 수 있는 산화물 절연막의 평가 결과를 기술한다. 구체적으로, 열에 의해 방출되는 일산화질소, 일산화이질소, 이산화질소, 암모니아, 물, 및 질소의 양을 TDS 분석에 의해 평가한 결과를 기술한다.
<샘플의 제작방법>
실시예에 있어서, 본 발명의 일 실시형태의 트랜지스터에 사용될 수 있는 산화물 절연막인 샘플 A1, 및 비교용의 샘플 A2 및 A3을 제작한다.
<샘플 A1>
샘플 A1은 실시형태 1에 기술된 게이트 절연막(15) 및 보호막(21) 중 적어도 하나에 사용될 수 있는 형성 조건 하에 플라즈마 CVD법에 의해 실리콘 웨이퍼 상에 산화물 절연막을 형성함으로써 제작된다(도 1A~1C 참조).
여기서, 산화물 절연막으로서, 실리콘 웨이퍼가 온도 220℃로 유지되고, 유속 50 sccm에서의 실란 및 유속 2000 sccm에서의 일산화이질소를 원료 가스로서 사용하며, 처리 챔버 내의 압력은 20 ㎩이고, 13.56 ㎒에서의 고주파 전력 100W(전력 밀도로서 1.6×10-2 W/㎠)가 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 400 ㎚ 두께의 산화질화 실리콘막이 형성된다. 또한, 실란에 대한 일산화이질소의 유량은 40이다.
<샘플 A2>
샘플 A2에 대하여, 샘플 A1의 산화물 절연막 대신에 산화물 절연막이 하기 조건 하에서 형성된다.
샘플 A2에 있어서, 산화물 절연막으로서, 실리콘 웨이퍼가 온도 220℃로 유지되고, 유속 30 sccm에서의 실란 및 유속 4000 sccm에서의 일산화이질소를 원료 가스로서 사용하며, 처리 챔버 내의 압력은 40 ㎩이고, 13.56 ㎒에서의 고주파 전력 150W(전력 밀도로서 8.0×10-2 W/㎠)가 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 400 ㎚ 두께의 산화질화 실리콘막이 형성된다. 또한, 실란에 대한 일산화이질소의 유량은 133이다.
<샘플 A3>
샘플 A3에 대하여, 샘플 A1의 산화물 절연막 대신에 산화물 절연막이 하기 조건 하에서 형성된다.
샘플 A3에 있어서, 산화물 절연막으로서, 실리콘 웨이퍼가 온도 100℃로 유지되고, 실란 타겟이 사용되며, 유속 50 sccm에서의 산소를 스퍼터링 가스로서 사용하고, 처리 챔버 내의 압력은 0.5 ㎩이고, 고주파 전력 6 kW가 평행판 전극에 공급되는 조건 하에서 스퍼터링법에 의해 100 ㎚ 두께의 산화 실리콘막이 형성된다.
<TDS 분석>
TDS 분석은 샘플 A1~A3에 대하여 행해진다. 각 샘플에 있어서, 샘플이 실장되는 단계에서 55℃ 이상 및 997℃ 이하로 가열된다. 샘플 A1~A3으로부터 방출되는 30 m/z의 질량-대-전하비를 갖는 가스(일산화질소), 44 m/z의 질량-대-전하비를 갖는 가스(일산화이질소), 및 46 m/z의 질량-대-전하비를 갖는 가스(이산화질소)의 양을 각각 도 47A, 47B, 및 47C에 나타낸다. 또한, 샘플 A1~A3으로부터 방출되는 17 m/z의 질량-대-전하비를 갖는 가스(암모니아), 18 m/z의 질량-대-전하비를 갖는 가스(물), 및 28 m/z의 질량-대-전하비를 갖는 가스(질소 분자)를 각각 도 48A, 48B, 및 48C에 나타낸다.
도 47A~47C 및 도 48A~48C에 있어서, 가로축은 샘플의 온도를 나타내고; 여기서 온도 범위는 50℃ 이상 650℃ 이하이다. 본 실시예에 사용되는 분석 장치의 상한 온도는 약 650℃이다. 세로축은 각 방출된 가스의 양에 비례하는 강도를 나타낸다. 외부에 방출되는 분자의 총량은 피크의 적분값에 대응한다. 따라서, 피크 강도의 정도에 따라서, 산화물 절연막에 함유되는 분자의 총량을 산출할 수 있다.
도 47A~47C 및 도 48A~48C에 있어서, 굵은 실선, 가는 실선, 및 점선은 샘플 A1, A2, 및 A3의 측정 결과를 나타낸다.
샘플 A1이 30 m/z의 질량-대-전하비 및 44 m/z의 질량-대-전하비를 나타내는 피크를 갖는 것을 도 47(A)~47(C)에 나타낸다. 그러나, 샘플 A1에 있어서, 도 47A의 150℃~200℃의 온도 범위에서 관찰되는 피크는 아마도 일산화질소 이외의 가스 방출 때문이고, 도 47B의 피크는 아마도 일산화이질소 이외에 가스 방출 때문이다. 이것은 일산화질소, 일산화이질소, 및 이산화질소의 방출이 샘플 A1에서 관찰되지 않는 것을 나타낸다. 샘플 A2는 30 m/z의 질량-대-전하비, 44 m/z의 질량-대-전하비, 및 46 m/z의 질량-대-전하비를 나타내는 피크를 갖고, 이것은 샘플 A2의 일산화질소, 일산화이질소, 및 이산화질소의 방출을 나타낸다. 샘플 A3은 30 m/z의 질량-대-전하비, 44 m/z의 질량-대-전하비, 및 46 m/z의 질량-대-전하비를 나타내는 피크를 갖지 않는다. 이것은 일산화질소, 일산화이질소, 및 이산화질소의 방출이 샘플 A3에서 관찰되지 않는 것을 의미한다.
샘플 A1이 17 m/z의 질량-대-전하비를 나타내는 피크를 갖고, 샘플 A2가 샘플 A1보다 낮은 피크 강도를 가지며, 샘플 A3이 피크를 갖지 않는다는 것을 도 48A에 나타낸다. 이것은 샘플 A1에 포함되는 산화물 절연막이 암모니아를 더 많이 함유하고 있다는 것을 나타낸다. 샘플 A1 및 A2는 18 m/z의 질량-대-전하비를 나타내는 피크를 갖는다는 것을 도 48B에 나타낸다. 이것은 샘플 A1 및 A2에 포함되는 산화물 절연막이 물을 함유하고 있다는 것을 나타낸다. 샘플 A2는 28 m/z의 질량-대-전하비를 나타내는 피크를 갖는다는 것을 도 48C에 나타낸다. 이것은 샘플 A2에 포함되는 산화물 절연막이 질소 분자를 함유하고 있다는 것을 나타낸다.
샘플 A1 및 A2로부터 방출되는 30 m/z의 질량-대-전하비를 갖는 가스(일산화질소), 44 m/z의 질량-대-전하비를 갖는 가스(일산화이질소), 46 m/z의 질량-대-전하비를 갖는 가스(이산화질소), 및 28 m/z의 질량-대-전하비를 갖는 가스(질소)의 양을 도 49(A)에 나타내고, 샘플 A1 및 A2로부터 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양을 도 49B에 나타낸다. 가스의 양은 도 47A~47C 및 도 48A~48C의 곡선 피크의 적분값으로부터 산출된다. 또한, 샘플 A2로부터 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 샘플의 표면에 흡수되는 물의 양을 나타내기 때문에, 암모니아의 방출은 관찰되지 않는다.
도 49A에 나타낸 바와 같이, 샘플 A1으로부터 방출되는 일산화질소, 일산화이질소, 이산화질소, 및 질소의 양은 샘플 A2로부터 방출되는 것보다 작고 검출 한계 이하; 즉, 각각의 가스 방출이 검출되지 않는다. 또한, 여기서 일산화질소, 일산화이질소, 이산화질소, 및 질소의 검출 한계는 각각 4×1016 분자/㎤, 4×1017 분자/㎤, 4×1016 분자/㎤, 및 9×1017 분자/㎤이다. 도 49B에 나타낸 바와 같이, 샘플 A2로부터 방출되는 암모니아의 양은 샘플 A1으로부터 방출되는 것보다 많다.
도 50은 샘플 A1 및 A2로부터 방출되는 일산화질소, 이산화질소, 질소, 및 암모니아의 총량을 나타낸다.
표 12는 샘플 A1 및 A2로부터 방출되는 암모니아, 질소, 일산화질소, 산소, 및 이산화질소의 양을 나타낸다.
Figure 112016042761225-pct00019
샘플 A1으로부터 방출되는 암모니아의 양은 질소, 일산화질소, 및 이산화질소의 총 방출량보다 많고, 샘플 A2로부터 방출되는 암모니아의 양은 질소, 일산화질소, 및 이산화질소의 총 방출양보다 작다는 것을 도 50에 나타낸다.
원료 가스로 실란에 대한 일산화이질소의 유속이 작을 경우, 일산화질소, 일산화이질소, 이산화질소, 및 질소의 소량이 감소되는 산화물 절연막을 형성할 수 있다는 것을 상기 결과에 나타낸다. 방출되는 암모니아의 양이 방출되는 질소 산화물의 양보다 많은 산화물 절연막이 형성될 수 있다는 것을 결과에 나타낸다.
[실시예 2]
실시예 1에서 제작된 샘플 A1 및 A2의 산화물 절연막에 함유되는 수소, 탄소, 질소, 및 불소의 양은 SIMS로 측정되고, 결과를 본 실시예에 기술한다.
본 실시예에 있어서, 실리콘 웨이퍼는 샘플 A1 및 A2의 기판으로서 사용된다.
<SIMS 분석>
SIMS 분석은 샘플 A1 및 A2에 대해서 행해진다. 각 샘플의 수소, 탄소, 질소, 및 불소의 각 농도를 산화물 절연막(SiON)의 표면으로부터 실리콘 웨이퍼(Si)를 향하여 측정된다. 도 51A 및 51B은 각각 샘플 A1 및 A2의 측정 결과를 나타낸다.
도 51A 및 51B에 있어서, 가로축은 막 두께 방향으로 산화물 절연막의 표면으로부터의 거리를 나타내고, 세로축은 각 원소의 농도를 나타낸다. 또한, 도 51A 및 51B에 있어서, 파선, 가는 실선, 굵은 실선, 및 일점쇄선은 각각 수소, 탄소, 질소, 및 불소의 농도를 나타낸다. 또한, Si 및 SiON은 각각 실리콘 웨이퍼 및 산화물 절연막의 영역을 나타낸다.
샘플 A1의 산화물 절연막에 있어서, 수소 농도는 2×1021 원자/㎤ 이상 및 5×1021 원자/㎤ 이하이고; 질소 농도는 6×1020 원자/㎤ 이상 및 3×1021 원자/㎤ 이하이며; 탄소 농도는 표면으로부터 실리콘 웨이퍼를 향하여 점점 감소하고, 4×1017 원자/㎤ 이상 및 5×1020 원자/㎤ 이하이며; 불소 농도는 6×1018 원자/㎤ 이상 및 9×1018 원자/㎤ 이하이다.
샘플 A2의 산화물 절연막에 있어서, 수소 농도는 1×1021 원자/㎤ 이상 및 3×1021 원자/㎤ 이하이고; 질소 농도는 1×1020 원자/㎤ 이상 및 4×1020 원자/㎤ 이하이며; 탄소 농도는 표면으로부터 실리콘 웨이퍼를 향하여 점점 감소하고, 검출 한계 이하 및 6×1019 원자/㎤ 이하이며; 불소 농도는 7×1018 원자/㎤ 이상 및 2×1018 원자/㎤ 이하이다.
도 51A 및 51B에 나타낸 바와 같이, 샘플 A1의 질소 농도는 샘플 A2의 것보다 높다, 이것은 아마도 샘플 A1의 산화물 절연막이 캐리어 트랩이 되지 않는 NH 및 NH3를 더 많이 함유하고 있기 때문이다. 산화물 절연막이 NH, NH3 등을 함유할 경우, 질소 산화물은 열 처리에 의해 NH 및 NH3와 반응함으로써, 산화물 절연막의 질소 산화물의 함량이 감소될 수 있다.
산화물 절연막의 질소 농도가 6×1020 원자/㎤ 이상인 경우에 있어서, 스핀 밀도는 1×1018 스핀/㎤ 미만이고, 산화물 절연막은 NOx에 의해 야기되는 감소된 결함수를 갖는다.
[실시예 3]
본 발명의 일 실시형태의 트랜지스터에 사용될 수 있는 산화물 절연막의 평가 결과를 기술한다. 구체적으로, 열에 의해 방출되는 암모니아, 물, 질소, 산소, 및 일산화이질소의 양을 TDS 분석에 의해 평가한 결과를 기술한다. 또한, 실시예 1과 달리 본 실시예에 있어서, 실시형태 1에서 도 4A에 나타낸 산화물 절연막(23) 및 화학량론적 조성의 산소보다 많은 비율의 산소를 함유하는 산화물 절연막(25)을 포함하는 적층에 대해서 TDS 분석이 행해진다.
<샘플의 제조방법>
본 실시예에 있어서, 본 발명의 일 실시형태인 샘플 A4, 및 비교의 샘플 A5를 제조한다.
<샘플 A4>
35 ㎚ 두께의 산화물 반도체막이 스퍼터링법에 의해 석영 기판 상에 형성된다. 산화물 반도체막은 하기: 원자비 1:1:1에서 In, Ga, Zn을 함유하는 스퍼터링 타겟이 사용되고; 유량 50%에서 산소가 스퍼터링 장치의 처리 챔버로 스퍼터링 가스로서 공급되며; 처리 챔버 내의 압력이 0.6 ㎩로 제어되고; 직류 전력 2.5 kW가 공급되는 조건 하에서 형성된다. 또한, 산화물 반도체막은 기판 온도 170℃에서 형성된다.
이어서, 열 처리를 1시간 동안 질소 분위기 하 450℃에서 행해지고, 그 후, 또 다른 열 처리를 1시간 동안 질소 및 산소의 혼합 가스 하에 450℃에서 행해진다.
이어서, 실시형태 1에 기술된 산화물 절연막(23)의 조건 하에서 산화물 반도체막 상에 제1 산화물 절연막이 형성된 다음, 실시형태 1에 기술된 산화물 절연막(25)의 조건 하에서 제1 산화물 절연막 상에 제2 산화물 절연막을 형성한다.
제1 산화물 절연막은 하기: 유속 50 sccm을 가진 실란 및 유속 2000 sccm을 가진 일산화이질소가 원료 가스로서 사용되고; 처리 챔버 내의 압력은 20 ㎩이며; 기판 온도는 220℃이고; 고주파 전력 100 W가 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 두께 50 ㎚로 형성된다.
제2 산화물 절연막은 하기: 유속 160 sccm을 가진 실란 및 유속 4000 sccm을 가진 일산화이질소가 원료 가스로서 사용되고, 처리 챔버 내의 압력은 200 ㎩이며, 기판 온도는 220℃이고, 고주파 전력 1500 W가 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 두께 400 ㎚로 형성된다. 상기 조건 하에서, 화학량론적 조성을의 산소보다 높은 비율로 산소를 함유하고 열에 의해 산소의 일부가 방출되는 산화질화 실리콘막을 형성하는 것이 가능해진다.
상기 공정을 통해서, 본 실시예의 샘플 A4가 제조된다.
<샘플 A5>
하기 조건 하에서 제1 산화물 절연막이 형성되는 것 이외에 샘플 A5는 샘플 4의 것과 유사한 방식으로 제조된다.
제1 산화물 절연막은 하기: 유속 30 sccm을 가진 실란 및 유속 4000 sccm을 가진 일산화이질소가 원료 가스로서 사용되고; 처리 챔버 내의 압력은 40 ㎩이며; 기판 온도는 220℃이고; 고주파 전력 150W가 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 두께 50 ㎚로 형성된다.
<TDS 분석>
열 탈착 분광기(TDS) 분석이 샘플 A4 및 A5에 대해서 행해진다. 샘플 A4 및 A5로부터 방출되는 17 m/z의 질량-대-전하비를 갖는 가스(암모니아), 18 m/z의 질량-대-전하비를 갖는 가스(물), 및 28 m/z의 질량-대-전하비를 갖는 가스(질소 분자)의 양을 각각 도 52A, 52B, 및 52C에 나타낸다. 또한, 샘플 A4 및 A5로부터 방출되는 30 m/z의 질량-대-전하비를 갖는 가스(일산화질소), 32 m/z의 질량-대-전하비를 갖는 가스(산소), 및 46 m/z의 질량-대-전하비를 갖는 가스(이산화질소)를 각각 도 53A, 53B, 및 53C에 나타낸다.
도 52A~52C 및 도 53A~53C에 있어서, 가로축은 열 온도를 나타내고; 여기서 온도는 50℃ 이상 및 550℃ 이하이다. 세로축은 각 분자량의 방출되는 가스량에 비례하는 강도를 나타낸다.
각 도 52A~52C 및 도 53A~53C에 있어서, 굵은 실선 및 가는 실선은 각각 샘플 A4 및 샘플 A5의 측정 결과를 나타낸다.
샘플 A4 및 A5는 17 m/z의 질량-대-전하비, 18 m/z의 질량-대-전하비, 및 28 m/z의 질량-대-전하비를 나타내는 피크를 갖는 것을 도 52(A)~52(C)에 나타낸다. 샘플 A4의 17 m/z의 질량-대-전하비, 18 m/z의 질량-대-전하비, 및 28 m/z의 질량-대-전하비를 나타내는 피크의 강도는 샘플 A5의 것보다 크다. 이것은 샘플 A4가 샘플 A5보다 대량의 암모니아, 물, 및 질소를 방출한다는 것을 의미한다.
샘플 A4 및 A5 각각은 화학량론적 조성의 산소보다 많은 비율로 산소를 함유하는 제2 산화물 절연막을 포함하기 때문에, 제1 산화물 절연막에 함유되는 질소 산화물이 열 처리에 의해 산소와 반응해서 물 및 질소를 방출하는 것이 바람직하다.
샘플 A5는 30 m/z의 질량-대-전하비, 32 m/z의 질량-대-전하비, 및 46 m/z의 질량-대-전하비를 나타내는 피크를 갖는다는 것을 도 53(A)~53(C)에 나타낸다. 샘픔 A4의 30 m/z의 질량-대-전하비, 32 m/z의 질량-대-전하비, 및 46 m/z의 질량-대-전하비의 강도는 샘플 A5의 것보다 작다. 이것은 샘플 A4가 샘플 A5보다 소량의 일산화질소, 산소, 및 이산화질소를 방출한다는 것을 의미한다. 또한, 샘플 A4는 300℃ 이상의 온도에서 소량의 일산화질소, 산소, 및 이산화질소를 방출한다.
샘플 A4는 샘플 A5보다 대량의 물 및 질소 및 소량의 일산화질소, 산소, 및 이산화질소를 방출한다는 것을 도 52A~52C 및 도 53A~53C에 나타낸다. 따라서, 암모니아와 반응하고, 질소 분자 및 물로서 방출되는 제1 산화물 절연막에 함유되는 질소 산화물의 양은 샘플 A5보다 샘플 A4에서 아마 많다. 즉, 실시형태 1에 기술된 반응식(A-1) 및 (A-2)에 나타낸 반응이 아마도 일어난다.
[실시예 4]
산화물 절연막에 함유되는 수소, 탄소, 질소, 및 불소의 양은 SIMS로 측정되고, 결과는 본 실시예에 기술된다.
<샘플의 제조방법>
본 실시예에 있어서, 본 발명의 일 실시형태인 샘플 A6, 및 비교의 A7을 제조한다.
<샘플 A6>
우선, 유리 기판 상에, 두께 400 ㎚를 가진 질화 실리콘막을 형성한 다음, 두께 50 ㎚를 가진 산화질화실리콘막을 형성한다. 그 다음, 두께 35 ㎚를 가진 산화물 반도체막(도 54A 및 54B 및 도 55A 및 55B에서 "IGZO")이 스퍼터링법에 의해 산화질화 실리콘막 상에 형성된다. 산화물 반도체막은 실시예 3에 기술된 샘플 A4의 산화물 반도체막의 증착 조건 하에서 형성된다.
이어서, 열 처리는 1시간 동안 질소 분위기 하 450℃에서 행해지고, 그 후, 또 다른 열 처리는 1시간 동안 질소 및 산소의 혼합 가스 하에 450℃에서 행해진다.
그 후, 두께 50 ㎚를 가진 제1 산화물 절연막(도 54(A) 및 54(B) 및 도 55A 및 55B에서 "제1 SiON")이 실시형태 1에 기술된 산화물 절연막(23)의 조건 하에서 산화물 반도체막 상에 형성된다. 그 다음, 두께 400 ㎚를 가진 제2 산화물 절연막(도 54A 및 54B 및 도 55A 및 55B에서 "제2 SiON")이 실시형태 1에 기술된 산화물 절연막(25)의 조건 하에서 제1 산화물 절연막 위에 형성된다.
제1 산화물 절연막은 실시예 3에 기술된 샘플 A4의 제1 산화물 절연막의 증착 조건 하에서 형성된다.
제2 산화물 절연막은 실시예 3에 기술된 샘플 A4의 제2 산화물 절연막의 증착 조건 하에서 형성된다.
이어서, 열 처리는 1시간 동안 질소 및 산소의 분위기 하에 350℃에서 행해지고 그 후, 두께 100 ㎚를 가진 질화 실리콘막이 형성된다.
상기 공정을 통해서, 본 실시예의 샘플 A6을 제조한다.
<샘플 A7>
제1 산화물 절연막이 실시예 3에 기술된 샘플 A5의 제1 산화물 절연막의 증착 조건 하에서 형성되는 것 이외에 샘플 A7은 샘플 A6의 것과 유사한 방식으로 제조된다.
<SIMS 분석>
SIMS 분석이 샘플 A6 및 A7에 대해서 행해진다. 또한, 각 샘플에 있어서, 수소, 탄소, 질소, 및 불소의 농도는 제2 산화물 절연막(제2 SiON)의 표면에서 산화물 반도체막(IGZO)으로 측정된다. 도 54A 및 54B는 각각 샘플 A6 및 샘플 A7의 수소 농도 및 실리콘의 2차 이온 강도의 특정 결과를 나타낸다. 도 55A 및 55B는 각각 샘플 A6 및 샘플 A7의 탄소, 질소, 및 불소 농도의 측정 결과를 나타낸다.
각각의 도 54A 및 54B 및 도 55A 및 55B에 있어서, 가로축은 두께 방향으로의 거리를 나타내고 왼쪽 세로축은 각 원소의 농도를 나타낸다. 각각의 도 54A 및 54B에 있어서, 오른쪽 세로축은 실리콘의 2차 이온 강도를 나타낸다. 또한, 각각의 도 54A 및 54B에 있어서, 파선은 수소 농도를 나타내고 이점쇄선은 실리콘의 2차 이온 농도를 나타낸다. 각각의 도 55A 및 55B에 있어서, 가는 실선, 굵은 실선, 및 일점쇄선은 각각 탄소 농도, 질소 농도, 및 불소 농도를 나타낸다.
샘플 A6의 수소 농도는 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)과 거의 동일하고, 구체적으로 1×1021 원자/㎤ 이상 및 2×1021 원자/㎤ 이하인 것을 도 54A에 나타낸다.
제1 산화물 절연막(제1 SiON)의 질소 농도는 제2 산화물 절연막(제2 SiON)의 것보다 높다는 것을 도 55A에 나타낸다. 구체적으로, 제1 산화물 절연막(제1 SiON)의 질소 농도는 3×1021 원자/㎤ 이상 및 6×1021 원자/㎤ 이하이고, 제2 산화물 절연막(제2 SiON)의 질소 농도는 9×1020 원자/㎤ 이상 및 1×1021 원자/㎤ 이하이다.
탄소 농도는 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)과 거의 동일하지만; 탄소 농도는 제1 산화물 절연막(제1 SiON)과 산화물 반도체막(IGZO) 사이에 계면에서 약간 증가한다. 구체적으로, 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)의 탄소 농도는 1×1017 원자/㎤ 이상 및 7×1017 원자/㎤이다.
또한, 불소 농도는 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)과 거의 동일하지만; 불소 농도는 제2 산화물 절연막(제2 SiON)과 제1 산화물 절연막(제1 SiON) 사이의 계면 및 제1 산화물 절연막(제1 SiON)과 산화물 반도체막(IGZO) 사이의 계면에서 약간 증가하고, 피크를 갖는다. 구체적으로, 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)의 불소 농도는 1×1019 원자/㎤ 이상 및 1×1020 원자/㎤ 이하이다.
샘플 A6의 경우와 같이, 샘플 A7의 수소 농도가 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)과 거의 동일하고, 구체적으로 8×1020 원자/㎤ 이상 및 2×1021 원자/㎤ 이하인 것을 도 54B에 나타낸다.
샘플 A6과 달리, 질소 농도는 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)과 거의 동일하고, 구체적으로 8×1019 원자/㎤ 이상 및 2×1020 원자/㎤인 것을 도 55B에 나타낸다.
샘플 A6의 경우와 같이, 탄소 농도는 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)과 거의 동일하지만, 탄소 농도는 제1 산화물 절연막(제1 SiON) 및 산화물 반도체막(IGZO) 사이의 계면에서 약간 증가한다. 구체적으로, 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)의 탄소 농도는 6×1016 원자/㎤ 이상 및 7×1017 원자/㎤이다.
또한, 샘플 A6의 경우와 같이, 불소 농도는 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)과 거의 동일하지만; 불소 농도는 제2 산화물 절연막(제2 SiON)과 제1 산화물 절연막(제1 SiON) 사이에 계면 및 제1 산화물 절연막(제1 SiON)과 산화물 반도체막(IGZO) 사이에 계면에서 약간 증가하고, 피크를 갖는다. 구체적으로, 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)의 불소 농도는 1×1019 원자/㎤ 이상 및 8×1019 원자/㎤ 이하이다.
또한, 샘플 A6 및 A7에 있어서, 제2 산화물 절연막(제2 SiON) 및 제1 산화물 절연막(제1 SiON) 사이에 계면 및 제1 산화물 절연막(제1 SiON) 및 산화물 반도체막(IGZO) 사이에 계면에서 피크가 관찰된다. 이것을 하기 이유 때문이다. 산화물 반도체막(IGZO)이 제1 처리 챔버에서 형성된 후, 샘플은 제2 처리 챔버로 이동된다. 이어서, 제2 처리 챔버로 도입된 원료 가스의 유량 및 제2 처리 챔버 내의 압력을 조정한 후, 플라즈마 CVD 장치를 온으로 전력화해서 제1 산화물 절연막(제1 SiON)을 형성한다. 플라즈마 CVD 장치를 한번 오프로 전력화하고, 제2 처리 챔버로 도입되는 원료 가스의 유량 및 처리 챔버 내의 압력을 변화시킨다. 그 다음, 플라즈마 CVD 장치는 다시 온으로 전력화해서 제2 산화물 절연막(제2 SiON)을 형성한다. 이것은 각각의 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)의 형성이 개시될 때까지 샘플의 표면을 처리 챔버의 분위기에 노출시킨다는 것을 의미한다.
처리 챔버의 내벽에, 처리 챔버를 세정할 때 사용되는 불소 또는 NF3가 부착된다. 이런 이유로 인해, 각각의 제1 산화물 절연막(제1 SiON) 및 제2 산화물 절연막(제2 SiON)의 형성이 개시되기 전에 불소 또는 NF3가 처리 챔버의 내벽으로부터 탈리되어서 각 샘플의 표면에 부착된다. 결과적으로, 불소 농도는 제2 산화물 절연막(제2 SiON)과 제1 산화물 절연막(제1 SiON) 사이에 계면 및 제1 산화물 절연막(제1 SiON)과 산화물 반도체막(IGZO) 사이에 계면에서 높고 피크를 갖는다.
상기로부터, 산화물 절연막의 적층 상태는 SIMS에 의해 산화물 반도체막 상에 산화물 절연막의 불순물 농도를 측정함으로써 검증될 수 있다.
도 55A 및 55B의 나타낸 바와 같이, 샘플 A6의 질소 농도가 샘플 A7의 것보다 높다. 이것은 아마도 샘플 A6의 산화물 절연막이 캐리어 트랩되지 않는 NH 및 NH3를 더 많이 함유하고 있기 때문이다. 산화물 절연막이 NH, NH3 등을 함유할 경우, 질소 산화물이 열 처리에 의해 NH, NH3 등과 반응함으로써; 산화물 절연막의 질소 산화물의 함량이 감소될 수 있다.
[실시예 5]
본 실시예에 있어서, 산화물 절연막의 결함수를 ESR의 측정 결과를 사용하여 기술한다.
<샘플 1의 제조방법>
본 실시예의 샘플 B1~B3의 제조방법을 후술한다.
<샘플 B1>
우선, 제1 산화물 절연막 및 제2 산화물 절연막은 실시예 3에 기술되는 샘플 A4의 것과 유사한 조건 하에서 형성된다.
이어서, 열 처리에 의해 물, 질소, 수소 등이 제1 산화물 절연막 및 제2 산화물 절연막으로부터 방출되고 제2 산화물 절연막에 함유되는 산소의 일부가 산화물 반도체막에 공급된다. 여기서, 열 처리는 1시간 동안 질소 및 산소의 혼합 분위기 하에 350℃에서 행해진다.
상기 공정으로 통해서, 본 실시예의 샘플 B1이 제조된다.
<샘플 B2>
비교로 사용되는 샘플 B2는 제1 산화물 절연막의 형성 압력을 제외하고 실시예 B1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성된 제1 산화물 절연막을 포함하는 샘플이 샘플 B2로서 제조된다.
샘플 B2에 있어서, 제1 산화물 절연막은 하기: 유량 50 sccm을 가진 실란 및 유량 2000 sccm을 가진 일산화이질소를 원료 가스로서 사용하고; 처리 챔버 내의 압력은 100 ㎩이며; 기판 온도는 220℃이고; 고주파 전력 100W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
<샘플 B3>
비교로 사용되는 샘플 B3은 제1 산화물 절연막의 형성 압력을 제외하고 샘플 B1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성된 제1 산화물 절연막을 포함하는 샘플을 샘플 B3으로서 제조한다.
샘플 B3에 있어서, 제1 산화물 절연막은 하기: 유량 50 sccm을 가진 실란 및 유량 2000 sccm을 가진 일산화이질소를 원료 가스로서 사용하고; 처리 챔버 내의 압력은 200 ㎩이며; 기판 온도는 220℃이고; 고주파 전력 100W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
<ESR 측정>
이어서, 샘플 B1~B3은 ESR 측정에 의해 측정된다. 여기서, ESR 측정은 하기 조건 하에서 행해진다. 측정 온도는 -170℃이고, 고주파 전력(마이크로파의 전력) 8.92 ㎓는 1 mW이며, 자기장의 방향은 각 샘플의 표면에 평행하다. NOx에 기인하는 신호의 스핀 밀도의 검출 한계는 4.7×1015 스핀/㎤이다. 이것은 스핀수가 작을 경우, 막의 결함수가 작아진다는 것을 의미한다.
샘플 B1~B3의 NOx에 기인하는 신호의 스핀 밀도를 각각 도 56(A)~56(C)에 나타낸다. 또한, 여기서 나타낸 것은 측정되는 스핀수를 단위 부피당으로 전화함으로써 얻어진 스핀 밀도이다.
도 56A~56C에 나타낸 바와 같이, 샘플 B1~B3에서, g-인자 2.037 이상 및 2.039 이하에서 나타나는 제1 신호, g-인자 2.001 이상 및 2.003 이하에서 나타나는 제2 신호, 및 g-인자 1.964 이상 및 1.966 이하에서 나타나는 제3 신호가 관찰된다. 이들 3개의 신호는 NOx에 기인하고 N원자의 핵 스핀으로부터 발생하는 초미세 구조의 분열을 나타낸다. NOx에 기인하는 신호는 이방성 스핀종을 가짐으로써 파형이 비대칭이다.
샘플 B2 및 B3의 NOx에 기인하는 신호의 스핀 밀도는 샘플 B1의 것보다 높으므로, 샘플 B2 및 B3의 산화물 절연막은 큰 결합수를 갖는다. 도 56A~56C에 있어서, 샘플 1의 NOx에 기인하는 신호의 스핀 밀도는 가장 작다. 따라서, 산화물 반도체막과 접촉하고 있도록 제1 산화물 절연막이 높은 진공에서 형성될 경우, 감소된 결함수를 갖는 산화물 절연막이 형성된다는 것을 나타낸다.
<샘플 2의 제조방법>
이어서, 샘플 B4 및 B5는: 제1 산화물 절연막의 형성 압력이 ESR 측정으로 얻어진 우수한 결과의 샘플 B1의 압력으로 고정되고, 증착 가스의 유량비가 변화된다. 샘플 B4 및 B5의 결함수가 측정된다. 샘플 B4 및 B5의 제조방법을 하기에 나타낸다.
<샘플 B4>
비교로 사용되는 샘플 B4는 제1 산화물 절연막의 증착 가스의 유량비를 제외하고 샘플 B1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성되는 제1 절연막을 포함하는 샘플은 샘플 B4로서 제조된다.
샘플 B4에 있어서, 제1 산화물 절연막은 하기: 유량 20 sccm에서의 실란 및 유량 2000 sccm에서의 일산화이질소는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 100 ㎩이며; 기판 온도는 220℃이고; 고주파 전력 100W은 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다. 즉, 실란의 유량이 1일 경우, 일산화이질소의 유량은 100이다.
<샘플 B5>
비교로 사용되는 샘플 B5는 제1 산화물 절연막에 증착 가스의 유량비를 제외하고 샘플 B1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성되는 제1 산화물 절연막을 포함하는 샘플은 샘플 B5로서 제조된다.
샘플 B5에 있어서, 제1 산화물 절연막은 하기: 유량 1000 sccm에서의 실란 및 유량 2000 sccm에서의 일산화이질소는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 200 ㎩이며; 기판 온도는 220℃; 및 고주파 전역 100 W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다. 즉, 실란의 유량이 1일 경우, 일산화이질소의 유량은 20이다.
<ESR 측정>
샘플 B1, B4, 및 B5는 ESR 측정에 의해 측정된다. 도 57A, 57B, 및 57C는 각각 샘플 B4, B1, 및 B5의 ESR 측정 결과를 나타낸다. ESR 측정 조건은 도 56A~56C의 것과 유사하다.
도 57A 및 57B에 나타낸 바와 같이, NOx에 기인하는 신호의 스핀 밀도는 샘플 B1보다 비교로 사용되는 샘플 B4의 것이 높음으로써 샘플 B4의 산화물 절연막은 큰 결함수를 갖는다. 도 57C에 나타낸 바와 같이, 비교로 사용되는 샘플 B5에 있어서, NOx에 기인하는 스핀 밀도는 검출 한계 이하이고, g(g-인자) 1.93에서 나타나는 VOH에 기인하는 신호가 관찰된다.
[실시예 6]
본 실시예에 있어서, Vg-Id 특성 및 제조된 트랜지스터 신뢰성의 시험 결과를 기술한다.
<샘플 1의 제조방법>
본 실시예의 샘플 C1~C3로서, 실시형태 1에 기술되는 도 4A에서 트랜지스터(10a)의 것과 동일한 구조를 갖는 트랜지스터가 제조된다.
<샘플 C1>
우선, 유리 기판은 기판(11)으로서 사용되고, 게이트 전극(13)은 기판(11) 상에 형성된다.
게이트 전극(13)은 하기: 100 ㎚ 두께의 텅스텐막이 스퍼터링법에 의해 형성되고, 마스크는 포토리소그래피 공정에 의해 텅스텐막 상에 형성되고, 텅스텐막은 마스크를 사용하여 부분적으로 에칭되는 방식으로 형성된다.
이어서, 게이트 절연막(15)은 게이트 전극(13) 상에 형성된다.
게이트 절연막(15)으로서, 400 ㎚ 두께의 질화 실리콘막 및 50 ㎚ 두께의 산화질화 실리콘막을 포함하는 적층이 사용된다.
또한, 질화 실리콘막은 제1 질화 실리콘막, 제2 질화 실리콘막, 및 제3 질화 실리콘막의 3층 구조로 형성된다.
제1 질화 실리콘막은 하기: 유량 200 sccm에서의 실란, 2000 sccm에서의 질소, 및 유량 100 sccm에서의 암모니아 가스가 원료 가스로서 플라즈마 CVD 장치의 처리 챔버에 공급되고; 처리 챔버 내의 압력은 100 ㎩로 제어되며; 전력 2000W는 27.12 ㎒ 고주파 전원을 사용하여 공급되는 조건 하에서 두께 50 ㎚로 형성된다.
제2 질화 실리콘막은 하기: 유량 200 sccm에서의 실란, 2000 sccm에서의 질소, 및 유량 2000 sccm에서의 암모니아 가스가 원료 가스로서 플라즈마 CVD 장치의 처리 챔버에 공급되고; 처리 챔버 내의 압력은 100 ㎩로 제어되며; 전력 2000W는 27.12 ㎒ 고주파 전원을 사용하여 공급되는 조건 하에서 두께 300 ㎚로 형성된다.
제3 질화 실리콘막은 하기: 유량 200 sccm에서의 실란 및 5000 sccm에서의 질소가 원료 가스로서 플라즈마 CVD 장치의 처리 챔버에 공급되고; 처리 챔버 내의 압력은 100 ㎩로 제어되며; 전력 2000W는 27.12 ㎒ 고주파 전원을 사용하여 공급되는 조건 하에서 두께 50 ㎚로 형성된다. 또한, 제1 질화 실리콘막, 제2 질화실리콘막, 및 제3 질화실리콘막은 기판 온도 350℃에서 각각 형성된다.
산화질화 실리콘막은 하기: 유량 20 sccm에서의 실란 및 3000 sccm에서의 일산화이질소가 원료 가스로서 플라즈마 CVD 장치의 처리 챔버에 공급되고; 처리 챔버 내의 압력은 40 ㎩로 제어되며; 전력 100W는 27.12 ㎒ 고주파 전원을 사용하여 공급되는 조건 하에서 형성된다. 또한, 산화질화 실리콘막은 기판 온도 350℃에서 형성된다.
이어서, 산화물 반도체막(17)은 게이트 절연막(15) 그 사이에 위치되는 게이트 전극(13)과 중첩하도록 형성된다.
여기서, 35 ㎚ 두께의 산화물 반도체막은 스퍼터링법에 의해 게이트 절연막(15) 상에 형성되고, 마스크는 포토리소그래피 공정에 의해 산화물 반도체막 상에 형성되며, 산화물 반도체막의 일부는 마스크를 사용하여 에칭됨으로써 산화물 반도체막(17)이 형성된다(도 58에서 S2-IGZO).
산화물 반도체막(17)은 하기: 원자비 1:1:1에서 In, Ga, 및 Zn을 함유하는 In-Ga-Zn 산화물 스퍼터링 타겟이 사용되고; 유량 50%에서 산소는 스퍼터링 장치의 처리 챔버로 스퍼터링 가스로서 공급되며; 처리 챔버 내의 압력은 0.6 ㎩로 제어되고; 직류 전력 2.5 kW가 공급되는 조건하에서 형성된다. 또한, 산화물 반도체막은 기판 온도 170℃에서 형성된다.
이어서, 열 처리를 1시간 동안 질소 분위기 하 450℃에서 행해지고, 그 후 또 다른 열 처리가 1시간 동안 450℃에서 질소 및 산소의 혼합 가스 하에서 행해진다.
이어서, 산화물 반도체막(17)과 접촉하고 있는 한 쌍의 전극(19 및 20)이 형성된다.
우선, 도전막은 게이트 절연막 및 산화물 반도체막 상에 형성된다. 도전막으로서, 400 ㎚ 두께의 알루미늄막은 50 ㎚ 두께의 텅스텐막 상에 형성되고, 100 ㎚ 두께의 티타늄막은 알루미늄막 상에 형성된다. 그 다음, 마스크는 포토리소그래피 공정에 의해 도전막 상에 형성되고, 도전막은 마스크를 사용하여 부분적으로 에칭된다. 상기 단계를 통해서, 한 쌍의 전극(19 및 20)이 형성된다.
이어서, 기판이 감압된 처리 챔버로 이동하여 220℃에서 가열된다. 그 다음, 산화물 반도체막(17)은 처리 챔버 내의 상부 전극에 27.12 ㎒ 고주파 전원을 사용하여 고주파 전력 150W의 공급에 의해 일산화이질소 분위기 하에 발생되는 산소 플라즈마에 노출된다.
그 후, 보호막(21)은 산화물 반도체막(17) 및 한 쌍의 전극(19 및 20) 위에 형성된다. 이 경우에 있어서, 보호막(21)은 제1 산화물 절연막(도 58에서 P1-SiON), 제2 산화물 절연막(도 58에서 P2-SiON), 및 질화물 절연막의 3층 구조로 형성된다.
50 ㎚ 두께의 제1 산화물 절연막은 하기" 유량 50 sccm에서의 실란 및 유량 2000 sccm에서의 일산화이질소는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 20 ㎩이며; 기판 온도는 220℃이고; 고주파 전력 100W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
샘플 C1의 제1 산화물 절연막의 형성 조건은 실시예 3에 기술된 샘플 A4의 제1 산화물 절연막의 것과 동일하다.
400 ㎚ 두께의 제2 산화물 절연막은 하기: 유량 160 sccm에서의 실란 및 유량 4000 sccm에서의 일산화이질소는 원료 가스로서 사용되고, 처리 챔버 내의 압력은 200 ㎩이며, 기판 온도는 220℃이고, 고주파 전력 1500W는 평행팡 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다. 상기 조건 하에서, 산소의 일부를 열에 의해 방출시키기 위해서 화학량론적 조성의 산소보다 많은 비율로 산소를 함유하는 산화질화 실리콘막을 형성하는 것이 가능해진다.
이어서, 제1 산화물 절연막 및 제2 산화물 절연막으로부터 물, 질소, 수소 등을 방출하고 산화물 반도체막으로 제2 산화물 절연막에 함유되는 산소의 일부를 공급하기 위해 열 처리가 행해진다. 여기서, 열 처리는 1시간 동안 질소 및 산소의 혼합 분위기 하 350℃에서 행해진다.
그 다음, 100 ㎚ 두께의 질화물 절연막은 제2 산화물 절연막 위에 형성된다. 질화물 절연막은 하기: 유량 50 sccm에서의 실란, 유량 5000 sccm에서의 질소, 및 유량 100 sccm에서의 암모니아 가스는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 100 ㎩이며; 기판 온도는 350℃이고; 고주파 전역 1000W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
이어서, 평탄화막은 보호막(21) 상에 형성된다(도시하지 않음). 여기서, 보호막(21)은 조성물로 도포되고, 노광 및 현상이 행해져서 한 쌍의 전극이 부분적으로 노광되는 개구부를 갖는 평탄화막이 형성된다. 또한, 평탄화막으로서, 1.5 ㎛ 두께의 아크릴 수지가 형성된다. 그 다음, 열 처리가 행해진다. 열 처리는 1시간 동안 250℃에서 질소 분위기 하에 행해진다.
그 다음, 한 쌍의 전극(19 및 20) 중 하나가 개구부에 도달되도록 보호막(21) 일부에 개구부가 형성된다. 개구부는 하기: 마스크를 보호막(21) 상에 형성하고, 보호막(21)을 마스크를 사용하여 부분적으로 에칭하는 방식으로 형성된다.
이어서, 화소 전극이 보호막(21) 및 평탄화막의 일부에 형성된 개구부를 통해서 한 쌍의 전극(19 및 20) 중 하나와 전기적으로 접속되도록 평탄화막 위에 화소 전극을 형성한다.
여기서, 화소 전극으로서, 산화 실리콘을 함유하는 산화 인듐-산화 주석 화합물(ITO-SiO2)의 도전막이 스퍼터링법에 의해 형성된다. 또한, 도전막을 형성하는데 사용되는 타겟의 조성은 In2O3:SnO2:SiO2=85:10:5[중량%]이다. 그 후, 열 처리는 1시간 동안 질소 분위기 하 250℃에서 행해진다.
상기 공정을 통해서, 본 실시예의 샘플 C1이 제조된다.
<샘플 C2>
제1 산화물 절연막의 형성 압력을 제외하고 샘플 C2는 샘플 C1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성되는 제1 산화물 절연막을 포함하는 샘플은 샘플 C2로서 제조된다.
샘플 C2에 있어서, 제1 산화물 절연막은 하기: 유량 50 sccm에서의 실란 및 유량 2000 sccm에서의 일산화이질소는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 100 ㎩이며; 기판 온도는 220℃이고; 고주파 전력 100W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
샘플 C2의 제1 산화물 절연막의 형성 조건은 실시예 5에 기술되는 샘플 B2의 제1 산화물 절연막의 것과 동일하다.
<샘플 C3>
비교로 사용되는 샘플 C3는 제1 산화물 절연막의 형성 압력 이외에 샘플 C1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성된 제1 산화물 절연막을 포함하는 샘플은 샘플 C3로서 제조된다.
샘플 C3에 있어서, 제1 산화물 절연막은 하기: 유량 50 sccm의 실란 및 유량 2000 sccm의 일산화이질소는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 200 ㎩이며; 기판 온도는 220℃이고; 고주파 전역 100 W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
샘플 C3의 제1 산화물 절연막의 형성 조건은 실시예 5에 기술된 샘플 B3의 제1 산화물 절연막의 것과 동일하다.
<Vg-Id 특성>
이어서, 샘플 C1~C3에 포함되는 트랜지스터의 초기 Vg-Id 특성이 측정된다. 여기서, 소스와 드레인(이하 드레인 전류: Id라 지칭함) 사이에 흐르는 전류의 특성 변화, 즉 Vg-Id 특성이 하기: 기판 온도는 25℃이고, 소스와 드레인(이하 드레인 전압: Vd라 지칭함) 사이에 전위차는 1V 또는 10 V이며, 소스와 게이트 전압(이하 게이트 전압: Vg라 지칭함) 사이에 전위차는 -15 V~15 V로 변화되는 조건 하에서 측정된다.
도 58은 샘플 C1~C3의 Vg-Id 특성을 나타낸다. 도 58은 채널 길이(L) 6 ㎛ 및 채널 폭(W) 50 ㎛를 갖는 각 트랜지스터의 결과를 나타낸다. 도 58에 있어서, 가로축, 제1 세로축, 및 제2 세로축은 각각 게이트 전압(Vg), 드레인 전류(Id), 및 전계 효과 이동도를 나타낸다. 여기서, 포화 영역의 전계 효과 이동도를 나타내기 위해서, Vd=10 V일 경우 산출되는 전계 효과 이동도를 나타낸다.
도 58에 나타낸 바와 같이, 샘플 C1 및 C2는 우수한 초기 Vg-Id 특성을 갖는다. 대조적으로, 비교로 사용되고 제1 산화물 절연막의 형성 압력이 200 ㎩인 샘플 C3는 Vg-Id 특성의 변화를 갖는다.
<게이트 BT 스트레스 시험>
이어서, 게이트 BT 스트레스 시험(GBT) 및 게이트 BT 광 스트레스 시험(PGBT)이 샘플 C1~C3에 대해서 행해진다.
우선, 게이트 BT 스트레스 시험 및 게이트 BT 광 스트레스 시험이 행해진다.
게이트 BT 스트레스 시험의 측정방법을 기술한다. 우선, 기판 온도는 주어진 온도(이하, 스트레스 온도라 지칭함)에서 일정하게 유지되어 트랜지스터의 초기 Vg-Id 특성을 측정한다.
이어서, 기판 온도가 스트레스 온도에서 유지되면서, 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극이 동일한 전위로 설정되고 게이트 전극은 일정 기간(이하 스트레스 시간이라 지칭함) 동안 한 쌍의 전극과 다른 전위로 공급된다. 그 다음, 트랜지스터의 Vg-Id 특성은 기판 온도가 스트레스 온도에서 유지되면서 측정된다. 결과적으로, 임계 전압의 차이 및 게이트 스트레스 시험 전과 후 사이에 변동값의 차이는 전기 특성 변화량으로서 얻어질 수 있다.
또한, 음 전압이 게이트 전극에 인가되는 스트레스 시험은 음의 게이트 BT 스트레스 시험(다크 네가티브 스트레스)이라 불리는 반면; 양 전압이 인가되는 스트레스 시험은 양의 게이트 BT 스트레스 시험(다크 포지티브 스트레스)이라 불린다. 또한, 발광이 행해지면서 음 전압이 게이트 전압에 인가되는 스트레스 시험은 음의 게이트 BT 광 스트레스 시험(네가티브 광 스트레스)이라 불리는 반면; 발광이 행해지면서 양 전압이 인가되는 스트레스 시험은 양의 게이트 BT 광 스트레스 시험(포지티브 광 스트레스)이라 불린다.
여기서, 게이트 BT 스트레스 조건은 하기: 스트레스 온도는 60℃이고, 스트레스 시간은 3600초이며, -30V 또는 +30V는 게이트 전극에 인가되고, 0V는 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극에 인가되는 것과 같다. 게이트 절연막에 인가되는 전계 강도는 0.66 MV/㎝이다.
상기 게이트 BT 스트레스 시험의 것과 동일한 조건 하에서, LED를 사용하여 10000 ㏓의 백색광으로 트랜지스터가 조사해서 게이트 BT 광 스트레스 시험을 행했다. 또한, 트랜지스터의 Vg-Id 특성은 각 BT 스트레스 시험 후 60℃의 온도에서 측정된다.
도 59는 초기 트것의 임계 전압과 BT 스트레스 시험 후에 임계 전압 사이의 차이(즉, 임계 전압(ΔVth)의 변화량) 및 샘플 C1~C3에 포함되는 각각의 트랜지스터의 변동값의 차이(즉, 변동값(Δ변동)의 변화량)를 나타낸다.
여기서, 본 명세서의 임계 전압 및 변동값을 기술한다. 임계 전압(Vth)은 가로축이 게이트 전압(Vg[V])을 나타내고 세로축이 드레인 전류(Id(Id 1 / 2)[A1/2]) 제곱근을 나타내는 Vg-Id 곡선에 있어서, Id 1 /2=0(Vg축)선의 교점 및 곡선의 기울기가 최대인 점에서 곡선의 접선에서의 게이트 전압으로서 정의된다. 또한, 여기서 임계 전압은 드레인 전압(Vd) 10 V로 산출된다.
또한, 본 명세서의 변동값(변동)은 가로축이 게이트 전압(Vg[V])을 나타내고 세로축이 드레인 전류(Id[A])를 나타내는 Vg-Id 곡선에 있어서, Id=1.0×10-12[A]선의 교점 및 곡선의 기울기가 최대인 점에서 곡선의 접선에서의 게이트 전압으로서 정의된다. 또한, 여기서 변동값은 드레인 전압(Vd) 10 V로 산출된다.
도 59로부터, 임계 전압의 변화량 및 샘플 C1 및 C2의 변동값의 변화량은 비굘 사용되는 샘플 C3의 것보다 작다, 특히, 샘플 C1에 있어서, 양의 게이트 BT 광 스트레스 시험 및 음의 게이트 BT 광 스트레스 시험에서 임계 전압의 변화량 및 변동값의 변화량은 작다.
<샘플 2의 제조방법>
이어서, 샘플 C4 및 C5는: 제1 산화물 절연막의 형성 압력은 우수한 Vg-Id 특성 및 게이트 BT 스트레스 시험의 우수한 결과가 얻어진 샘플 C1의 압력으로 고정되고, 증착 가스의 유량비는 변화되는 것으로 제조된다. 샘플 C4 및 C5의 Vg-Id 특성 및 신뢰성이 측정된다. 샘플 C4 및 C5의 제조방법을 하기에 나타낸다.
<샘플 C4>
제1 산화물 절연막의 증착 가스의 유량비를 제외하고 샘플 C4는 샘플 C1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성된 제1 산화물 절연막을 포함하는 샘플을 샘플 C4로서 제조한다.
샘플 C4에 있어서, 제1 산화물 절연막은 하기: 유량 10 sccm의 실란 및 유량 2000 sccm의 일산화이질소는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 100 ㎩이며; 기판 온도는 220℃이고; 고주파 전력 100 W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다. 즉, 실란의 유량이 1인 경우, 일산화이질소의 유량은 100이다.
샘플 C4의 제1 산화물 절연막의 형성 조건은 실시예 5에 기술되는 샘플 B4의 제1 산화물 절연막의 것과 동일하다.
<샘플 C5>
제1 산화물 절연막의 증착 가스의 유량비를 제외하고 비교로 사용되는 샘플 C5는 샘플 C1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성된 제1 산화물 절연막을 포함하는 샘플이 샘플 C5로서 제조된다.
샘플 C5에 있어서, 제1 산화물 절연막은 하기: 유량 100 sccm의 실란 및 유량 2000 sccm의 일산화이질소는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 200 ㎩이며; 기판 온도는 220℃이고; 고주파 전역 100W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다. 즉, 실란의 유량이 1인 경우, 일산화이질소의 유량이 20이다.
샘플 C5의 제1 산화물 절연막의 형성 조건은 실시예 5에 기술되는 샘플 B5의 제1 산화물 절연막의 것과 동일하다.
<Vg-Id 특성>
이어서, 샘플 C1, C4, 및 C5에 포함되는 트랜지스터의 초기 Vg-Id 특성이 측정된다. 여기서, 드레인 전류(Id)의 변화, 즉 Vg-Id 특성은 하기: 기판 온도는 25℃이고, 드레인 전압(Vd)은 1 V 또는 10 V이며, 게이트 전압(Vg)은 -15 V~15 V로 변화되는 조건 하에서 측정된다.
도 60은 샘플 C1, C4, 및 C5의 Vg-Id 특성을 나타낸다. 도 60은 채널 길이(L) 6 ㎛ 및 채널 폭 50 ㎛를 갖는 트랜지스터의 결과를 나타낸다. 도 60에 있어서, 가로축, 제1 세로축, 및 제2 세로축은 각각 게이트 전압(Vg), 드레인 전류(Id), 및 전계 효과 이동도를 나타낸다. 여기서, 포화 영역에서 전계 효과 이동도를 나타내기 위해서, Vd=10 V인 경우 산출되는 전계 효과 이동도를 나타낸다.
도 60에 나타낸 바와 같이, 샘플 C1 및 C4는 우수한 초기 Vg-Id 특성을 갖는다. 대조적으로, 비교로 사용되는 샘플 C5에 있어서, 드레인 전류의 온-오프비가 얻어지지 않음으로써; 트랜지스터 특성이 얻어지지 않는다. 실시예 5에서 기술되는 샘플 B5의 결과를 고려해서, 이것은 아마도 대량의 산소 결손을 산화물 반도체막이 함유하고 있기 때문이다.
<게이트 BT 스트레스 시험>
이어서, 게이트 BT 스트레스 시험 및 게이트 BT 광 스트레스 시험이 샘플 C1, C4, 및 C5에 대해서 행해진다.
구체적으로, 양의 게이트 BT 스트레스 시험(다크 포지티브 스트레스), 음의 게이트 BT 스트레스 시험(다크 네가티브 스트레스), 양의 게이트 BT 광 스트레스 시험(포지티브 광 스트레스), 및 음의 게이트 BT 광 스트레스 시험(네가티브 광 스트레스)이 행해진다. 초기 임계 전압과 게이트 BT 스트레스 시험 후에 임계 전압 사이의 차이(즉, 임계 전압(ΔVth)의 변화량) 및 초기 변동값과 게이트 BT 스트레스 시험 후에 변동값 사이의 차이(즉, 샘플 C1, C4, 및 C5의 트랜지스터의 변동값(Δ변동)의 변화량)를 도 61에 나타낸다.
도 61에 나타낸 바와 같이, 비교로 사용되고 제1 산화물 절연막을 형성할 때 실란에 대한 일산화이질소의 유량비가 100인 샘플 C4에서 임계 전압의 변화량과 변동값의 변화량이 일산화이질소의 유량비가 40인 본 발명의 일 실시형태의 샘플 C1보다 크다.
실시예 5 및 본 실시예에 의해, 샘플 C1의 산화물 반도체막과 접촉하고 있는 산화물 절연막은 작은 스핀 밀도, 즉 작은 결함수를 가지므로, 트랜지스터의 임계 전압의 변화량 및 변동값의 변화량은 작다.
<샘플 C3의 제조방법>
이어서, 샘플 C6 및 C7은 적어도 하나의 증착 가스, 압력, 및 형성 온도의 유량비를 변화시킴으로써 제조된다. 샘플 C6 및 C7의 Vg-Id 특성 및 신뢰성이 측정된다. 샘플 C6 및 C7의 제조방법을 하기에 나타낸다.
<샘플 C6>
제1 산화물 절연막의 증착 가스의 유량비를 제외하고 비교로 사용되는 샘플 C6은 샘플 C1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성된 제1 산화물 절연막을 포함하는 샘플은 샘플 C6으로서 제조된다.
샘플 C6에 있어서, 제1 산화물 절연막은 하기: 유량 30 sccm의 실란 및 유량 4000 sccm의 일산화이질소는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 40 ㎩이며; 기판 온도는 220℃이고; 고주파 전력 100W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다. 즉, 실란의 유량이 1인 경우, 일산화이질소의 유량은 133이다.
<샘플 C7>
제1 산화물 절연막의 증착 가스의 유량비를 제외하고 비교로 사용되는 샘플 C7은 샘플 C1의 것과 동일한 조건 하에서 제조된다. 구체적으로, 하기 조건 하에서 형성된 제1 산화물 절연막을 포함하는 샘플은 샘플 C7로서 제조된다.
샘플 C7에 있어서, 제1 산화물 절연막은 하기: 유량 20 sccm의 실란 및 유량 3000 sccm의 일산화이질소는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 200 ㎩이며; 기판 온도는 350℃이고; 고주파 전력 100W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다. 즉, 실란의 유량이 1인 경우, 일산화이질소의 유량은 150이다.
<게이트 BT 스트레스 시험>
이어서, 게이트 BT 스트레스 시험 및 게이트 BT 광 스트레스 시험이 샘플 C6 및 C7에 대해서 행해진다. 여기서, 시험 결과의 기술을 생략한다.
실시예 5에 기술되는 것과 유사한 구조를 갖는 샘플은 샘플 C6의 산화물 반도체막, 제1 산화물 절연막, 및 제2 산화물 절연막의 것과 동일한 조건을 사용하여 제조된다. 이 샘플은 샘플 B6이라 지칭된다. 실시예 5에 기술되는 구조를 갖는 샘플은 샘플 C7의 산화물 반도체막, 제1 산화물 절연막, 및 제2 산화물 절연막의 것과 동일한 조건을 사용하여 제조된다. 이 샘플은 샘플 B7이라 지칭된다. ESR 측정은 샘플 B6 및 B7에서도 행해지고, NOx에 기인하는 신호의 스핀 밀도가 얻어진다. 여기서, ESR의 측정 결과의 기술을 생략한다.
<산화물 절연막의 스핀 밀도의 변화량 및 임계 전압의 변화량>
도 62는 실시예 5에서 얻어진 샘플의 스핀 밀도이고 실시예 6에서 얻어진 임계 전압의 변화량을 나타낸다. 여기서, 가로축은 샘플 B1, B2, B4, B6, 및 B7의 스핀 밀도를 나타내고, 세로축은 샘플 C1, C2, C4, C6, 및 C7의 음의 게이트 BT 스트레스 시험(다크 네가티브 스트레스)으로 인한 임계 전압의 변화량을 나타낸다.
도 62는 각 샘플의 스핀 밀도가 작을 경우, 임계 전압의 변화량이 작다는 것을 나타낸다. 샘플 B1, B2, B4, B6, B7, C1, C2, C4, C6, 및 C7에 있어서, 산화물 반도체막 및 제2 산화물 절연막의 형성 조건은 동일하고, 제1 산화물 절연막의 NOx에 기인하는 신호의 스핀 밀도가, 대표적으로 1×1018 스핀/㎤ 미만일 경우, 임계 전압의 변화량은 작다.
[실시예 7]
본 실시예에 있어서, 제조된 트랜지스터의 Vg-Id 특성 및 신뢰성의 검사 결과를 기술한다.
<샘플의 제조방법>
본 실시예의 샘플 G1으로서, 실시형태 1에 기술된 도 4A에서 트랜지스터(10a)의 것과 동일한 구조를 갖는 트랜지스터가 제조된다. 또한, 본 실시예의 샘플 G2 및 G6로서, 실시형태 1에 기술된 도 6A~6C에서 트랜지스터(10e)의 것과 동일한 구조를 갖는 트랜지스터가 제조된다.
또한, 샘플 G3~G5는 비교예로서 제조된다.
<샘플 G1>
도 63A는 샘플 G1에 포함되는 트랜지스터의 패널 길이 방향으로의 단면도이다. 도 63A에 도시된 트랜지스터는 채널 에칭된 트랜지스터이다. 한 쌍의 전극(19 및 20) 사이의 공간은 6 ㎛이다.
샘플 G1을 제조하기 위한 방법을 기술한다. 제1 산화물 절연막을 형성하기 위한 평행판 전극에 공급되는 고주파 전역을 제외하고 샘플 G1은 실시예 6에 기술된 샘플 C1의 것과 유사한 방식으로 제조된다(도 63A에서 참조 번호 23). 구체적으로, 하기 조건 하에서 형성된 제1 산화물 절연막을 포함하는 샘플은 샘플 G1으로서 제조된다.
샘플 G1의 제1 산화물 절연막은 하기: 유량 50 sccm의 실란 및 유량 2000 sccm의 일산화이질소는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 20 ㎩이며; 기판 온도는 220℃이고; 고주파 전력 150W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
또한, Vg-Id 특성의 측정 결과는 샘플 G1에 포함되는 트랜지스터가 노멀리-오프 특성을 갖는다는 것을 나타낸다.
<샘플 G2>
도 63B는 샘플 G2에 포함되는 트랜지스터의 채널 길이 방향으로의 단면도이다. 도 63B에 도시된 트랜지스터는 채널 에칭된 트랜지스터이다. 한 쌍의 전극(19 및 20) 사이에 공간은 6 ㎛이다.
샘플 G2는 게이트 전극(37)이 보호막(21) 상에 제공된다는 점에서 샘플 G1과 다르다. 도시되지 않지만, 게이트 전극(37)은 게이트 전극(13)과 접속되어 있다.
샘플 G2을 제조하기 위한 방법을 기술한다. 개구부가 게이트 절연막(15) 및 보호막(21) 내에 형성된 후에 화소 전극으로서 게이트 전극(37)이 동시에 형성된다는 것을 제외하고 샘플 G2은 샘플 G1의 것과 유사한 방식으로 제조된다.
또한, Vg-Id 특성의 측정 결과는 샘플 G2에 포함되는 트랜지스터가 노멀리-오프 특성을 갖는다는 것을 나타낸다.
<샘플 G3>
도 63C는 샘플 G3에 포함되는 트랜지스터의 채널 길이 방향으로의 단면도이다. 도 63C에 도시되는 트랜지스터는 채널 에칭 트랜지스터이다. 한 쌍의 전극(19 및 20) 사이에 공간은 6 ㎛이다.
샘플 G3은 산화물 반도체막(17) 및 산화물 반도체막(46)이 적층된 다층막(48) 및 제1 산화물 절연막(도 63A에서 참조 번호 23)과 다른 조건 하에서 형성되는 제1 산화물 절연막(23a)을 포함한다는 점에서 샘플 G1과 다르다.
샘플 G3을 제조하기 위한 방법을 기술한다.
산화물 반도체막(46)은 하기: 원자비 1:3:6에서 In, Ga, 및 Zn을 함유하는 스퍼터링 타겟을 사용하고; 유량비 50%에서의 산소가 스퍼터링 장치의 처리 챔버로 스퍼터링 가스로서 공급되며; 처리 챔버 내의 압력은 0.6 ㎩로 제어되고; 직류 전력 2.5 kW가 공급되는 조건 하에서 형성된다. 또한, 산화물 반도체막은 기판 온도 170℃에서 형성된다.
제1 산화물 절연막(23a)은 하기: 유량 30 sccm의 실란 및 유량 4000 sccm의 일산화이질소는 원료 가스로서 사용되고; 처리 챔버 내의 압력은 40 ㎩이며; 기판 온도는 220℃이고; 고주파 전역 150W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
다른 조건은 샘플 G1의 것과 유사하다.
또한, Vg-Id 특성의 측정 결과는 샘플 G1에 포함되는 트랜지스터가 노멀리-오프 트랜지스터라는 것을 나타낸다.
<샘플 G4>
도 63D는 샘플 G4에 포함되는 트랜지스터의 채널 길이 방향으로의 단면도이다. 도 63D에 도시된 트랜지스터는 채널 에칭된 트랜지스터이다. 한 쌍의 전극(219 및 220) 사이에 최단 거리는 9 ㎛이다.
샘플 G4에 포함되는 트랜지스터는 기판(211) 상에 제공되는 게이트 전극(213), 기판(211) 및 게이트 전극(213) 상에 형성되는 게이트 절연막(215), 게이트 절연막(215) 그 사이에 제공되는 게이트 전극(213)과 중첩하는 산화물 반도체막(217), 및 산화물 반도체막(217)과 접촉하고 있는 한 쌍의 전극(219 및 220)을 포함하고 있다. 또한, 보호막(221)은 게이트 절연막(215), 산화물 반도체막(217), 및 한 쌍의 전극(219 및 220) 위에 형성된다.
기판(211)은 유리 기판으로 이루어져 있다. 게이트 전극(213)에 있어서, 티타늄막 및 구리막은 기판(211) 측으로부터 순서대로 적층된다. 게이트 절연막(215)에 있어서, 질화 실리콘막 및 산화 실리콘막은 기판(211) 측으로부터 순서대로 적층된다. 산화물 반도체막(217)은 In-Ga-Zn 산화물막을 사용하여 형성된다. 산화물 반도체막(217)은 나노결정 산화물 반도체막이다. 각 한 쌍의 전극(219 및 220)에 있어서, 티타늄막 및 구리막은 기판(211) 측으로부터 순서대로 적층되어 있다. 보호막(221)은 산화 실리콘막을 사용하여 형성된다.
또한, Vg-Id 특성의 측정 결과는 샘플 G4에 포함되는 트랜지스터가 노멀리-오프 특성을 갖는다는 것을 나타낸다.
<샘플 G5>
도 63E는 샘플 G5에 포함되는 트랜지스터의 채널 길이 방향으로의 단면도이다. 도 63E에 도시되는 트랜지스터는 채널 보호 트랜지스터이다. 한 쌍의 전극(241 및 242)이 산화물 반도체막(237)과 접촉하고 있는 영역 사이에 공간은 10.5 ㎛이다.
샘플 G5에 포함되는 트랜지스터는 기판(231) 상에 제공되는 게이트 전극(233), 기판(231) 및 게이트 전극(233) 상에 형성되는 게이트 절연막(235), 게이트 절연막(235) 그 사이에 제공되는 게이트 전극(233)과 중첩하는 산화물 반도체막(237), 게이트 절연막(235) 및 산화물 반도체막(237) 위에 형성되는 절연막(239), 및 절연막(239)의 개구부에 산화물 반도체막(237)과 접촉하고 있는 한 쌍의 전극(241 및 242)을 포함하고 있다. 또한, 트랜지스터는 절연막(239) 및 한 쌍의 전극(241 및 242) 위에 형성되는 게이트 절연막(243) 및 게이트 절연막(243) 그 사이에 제공되는 산화물 반도체막(237)과 중첩하는 게이트 전극(245)을 포함하고 있다.
기판(231)은 유리 기판으로 이루어져 있다. 게이트 전극(233)에 있어서, 몰리브덴-티타늄 합금막 및 구리막은 기판(231) 측으로부터 순서대로 적층된다. 게이트 절연막(235)에 있어서, 질화 실리콘막 및 산화 실리콘막은 기판(231) 측으로부터 순서대로 적층된다. 산화물 반도체막(237)은 In-Ga-Zn 산화물막을 사용하여 형성된다. 산화물 반도체막(237)은 나노결정 산화물 반도체막이다. 절연막(239)은 산화 실리콘막을 사용하여 형성된다. 각 한 쌍의 전극(241 및 242)에 있어서, 몰리브덴-티타늄 합금막 및 구리막은 기판(231) 측으로부터 순서대로 적층되어 있다. 게이트 절연막(243)은 산화 실리콘막을 사용하여 형성된다. 게이트 전극(245)에 있어서, 몰리브덴-티타늄 합금막 및 산화 인듐-산화 주석 화합물(ITO-SiO2)은 기판(231) 측으로부터 순서대로 적층되어 있다.
또한, Vg-Id 특성의 측정 결과는 샘플 G5에 포함되는 트랜지스터가 노멀리-온 특성을 갖는다는 것을 나타낸다.
<샘플 G6>
도 63B는 샘플 G6에 포함되는 트랜지스터의 채널 길이 방향으로의 단면도이다. 도 63B에 도시되는 트랜지스터는 채널 에칭된 트랜지스터이다. 한 쌍의 전극(19 및 20) 사이에 공간은 6 ㎛이다.
샘플 G6은 산화물 반도체막의 조성에서 샘플 G2와 다르다.
샘플 G6을 제조하기 위한 방법을 기술한다. 산화물 반도체 막이 원자비 1:1:1.2에서 In, Ga, 및 Zn을 함유하는 스퍼터링 타겟을 사용하여 형성된다는 것을 제외하고 샘플 G6은 샘플 G2의 것과 유사한 방식으로 제조된다.
또한, Vg-Id 특성의 측정 결과는 샘플 G6에 포함되는 트랜지스터가 노멀리-온 특성을 갖는다는 것을 나타낸다.
<BT 스트레스 시험>
그 다음, BT 스트레스 시험은 샘플 G1~G5에 포함되는 트랜지스터에 대해서 행해진다.
여기서, 양의 게이트 BT 스트레스 시험(다크 +GBT)이 행해진다. 게이트 BT 스트레스 조건은 하기: 스트레스 온도는 60℃이고, +30V는 게이트 전극에 인가되며, 0V는 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극에 인가되는 것으로 한다.
샘플 G1, G3, 및 G4에 있어서, 임계 전압의 변화량은 1시간 동안 최대 스트레스 시간으로 측정된다. 샘플 G2에 있어서, 임계 전압의 변화량은 100시간의 최대 스트레스 시간으로 측정된다. 샘플 G5에 있어서, 임계 전압의 변화량은 24시간의 최대 스트레스 시간으로 측정된다. 샘플 G6에 있어서, 임계 전압의 변화량은 10시간의 최대 스트레스 시간으로 측정된다.
도 64A~64D는 샘플 G2~G5의 초기 Vg-Id 특성 및 1시간의 스트레스 시간으로의 Vg-Id 특성의 측정 결과를 나타낸다.
도 64A, 도 64B, 도 64C, 및 도 64D는 각각 샘플 G2, 샘플 G3, 샘플 G4, 및 샘플 G5의 Vg-Id 특성의 특정 결과를 나타낸다. 도 64A~64D에 있어서, 실선 및 파선은 각각 초기 Vg-Id 특성 및 1시간의 스트레스 시간으로의 Vg-Id 특성을 나타낸다. 또한, 샘플 G2 및 G5의 특정 결과를 나타내는 도 64A 및 64D에 있어서, 1시간의 스트레스 시간에서 스트레스 시험 전과 후에 임계 전압의 변화량이 적으므로; 실선은 파선과 중첩한다.
도 65는 스트레스 시간에 대하여 임계 전압의 변화량의 절대값의 측정 결과를 나타낸다. 구체적으로, 도 65는 샘플 G1~G6에 포함되는 트랜지스터의 임계 전압의 변화량의 절대값, 및 변화량의 절대값으로부터 얻어지는 근사 곡선을 나타낸다. 또한, 가로축은 스트레스 시간을 나타내고 세로축은 임계 전압의 변화량의 절대값(│ΔVth│)을 나타낸다. 도 65에 있어서, 흑색 사각형, 흑색 원형, 백색 사각형, 백색 마름모, 백색 삼각형, 및 흑색 삼각형은 각각 샘플 G1, 샘플 G2, 샘플 G3, 샘플 G4, 샘플 G5, 및 샘플 G6의 측정 데이터를 나타낸다. 또한, 실선은 샘플 G1 및 G2의 특정 데이터로부터 얻어지는 일률 근사선이고, 파선은 샘플 G3~G5의 측정 데이터로부터 얻어지는 일률 근사선이다.
샘플 G1의 일률 근사선의 지수는 0.29이다. 샘플 G2의 일률 근사선의 지수는 0.19이다. 샘플 G3의 일률 근사선의 지수는 0.32이다. 샘플 G4의 일률 근사선의 지수는 0.42이다. 샘플 G5의 일률 근사선의 지수는 0.56이다,
스트레스 시간 0.1시간으로 각 샘플 G1, G2, 및 G5의 임계 전압의 절대값은 0.1V 이하이다. 동시에, 샘플 G1 및 G2는 샘플 G5보다 일률 근사선의 지수가 낮다. 따라서, 스트레스 시간이 길어지면 길어질수록 샘플 G5에서 임계 전압의 변화량의 절대값은 더 증가되고 샘플 G1 및 G2에서 임계 전압의 변화량의 절대값의 증가는 더 작아진다.
상기 결과는 본 발명의 일 실시형태의 트랜지스터가 경시적으로 임계 전압의 작은 변화로 신뢰성이 높은 트랜지스터가 되는 것을 나타낸다.
<반복±게이트 BT 스트레스 시험>
이어서, 게이트 BT 스트레스 시험은 다크 상태에서 샘플 G2, G4, G5, 및 G6에 대해서 반복적으로 행해진다.
반복±게이트 BT 스트레스 시험을 기술한다. 우선, 샘플의 스트레스 온도는 60℃로 설정되고 트랜지스터의 Vg-Id 특성이 측정된다. 이어서, +게이트 BT 스트레스 시험이 행해진다. 여기서, +30V는 1시간 동안 게이트 전극에 인가된다. 그 다음, 트랜지스터의 Vg-Id 특성은 온도를 60℃로 유지하면서 측정된다. 이어서, -게이트 BT 스트레스 시험이 행해진다. 여기서, -30V는 샘플을 60℃로 유지하면서 1시간 동안 게이트 전극에 인가된다. 이어서, 트랜지스터의 Vg-Id 특성은 온도를 60℃로 유지하면서 측정된다. +게이트 BT 스트레스 시험 및 -게이트 BT 스트레스 시헌을 반복하는 것은 임계 전압의 변화를 측정할 수 있게 한다.
도 66은 반복된 ±게이트 BT 스트레스 시험의 결과를 나타낸다. 가로축은 스트레스 시험을 나타내고 세로축은 임계 전압을 나타낸다. 도 66에 있어서, 흑색 원형, 백색 마름모, 백색 삼각형, 및 흑색 삼각형은 각각 샘플 G2, 샘플 G4, 샘플 G5, 및 샘플 G6의 측정 데이터를 나타낸다.
도 66에 나타낸 바와 같이, 샘플 G4에서 반복된 ±게이트 BT 스트레스 시험으로 인한 임계 전압의 변화가 크다. 샘플 G5에 있어서, 반복된 ±게이트 BT 스트레스 시험으로 인한 임계 전압의 변화가 작지만, 임계 전압은 음의 값이므로; 트랜지스터가 노멀리-온 특성을 갖는다. 대조적으로, 샘플 G2 및 G6에서 임계 전압의 변화가 작고 임계 전압이 양의 값이므로, 트랜지스터는 노멀리-오프 특성을 갖는다.
상기 결과는 본 발명의 일 실시형태의 트랜지스터가 경시적으로 임계 전압의 작은 변화로 신뢰성이 높은 트랜지스터가 되는 것을 나타낸다. 또한, 결과는 본 발명의 일 실시형태의 트랜지스터가 노멀리-오프 특성을 갖는 것을 나타낸다. 이러한 이유로 인해, 본 발명의 일 실시형태의 트랜지스터를 포함하는 반도체 장치는 저전력을 소비한다.
[실시예 8]
본 실시예에 기술된 것은 실시형태 1에서 변형예에 기술된 산화물 반도체막과 접촉하고 있고 산화물 절연막과 같은 적층 구조를 갖는 산화물 절연막의 산소 확산이다. 본 실시예에 있어서, 산소 농도는 산소의 확산을 기술하기 위해 SSDP-SIMS(기판 측으로부터의 SIMS 측정)에 의해 측정된다.
<샘플 D1>
샘플 D1을 제조하기 위한 방법을 기술한다.
우선, 100 ㎚ 두께의 산화물 반도체막(도 67A 및 67B에서 IGZO)은 In:Ga:Zn=1:1:1(원자비)인 In-Ga-Zn 산화물 스퍼터링 타겟을 사용하고 스퍼터링 가스로서 산소 및 아르곤을 사용하여 스퍼터링법에 의해 유리 기판(도 67A 및 67B에서 "유리") 상에 형성된다.
이어서, 제1 산화물 절연막(도 67A 및 67B에서 "SiON") 및 제2 산화물 절연막(도 67A 및 67B에서 "SP-SiOx")은 산화물 반도체막 상에 형성된다. 제2 산화물 절연막으로서, 화학량론적 조성의 산소보다 높은 비율로 산소를 함유하는 산화 실리콘막이 형성된다.
여기서, 제1 산화물 절연막으로서, 30 ㎚ 두께의 산화질화 실리콘막은 하기: 유량 30 sccm의 실란 및 유량 4000 sccm의 일산화이질소는 원료 가스로서 사용되고, 처리 챔버 내의 압력은 200 ㎩이며, 기판 온도는 220℃이고, 고주파 전력 150W은 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
제2 산화물 절연막으로서, 18O를 함유하는 100 ㎚ 두께의 산화 실리콘막은 스퍼터링 장치의 처리 챔버 내에 실리콘 웨이퍼가 위치되고, 원료 가스로서 유량 3000 sccm의 18O(16O의 동위체)가 처리 챔버로 공급되는 스퍼터링 법에 의해 형성된다.
상기 공정을 통해서, 샘플 D1이 제조된다.
<샘플 D2>
샘플 D2를 제조하기 위한 방법을 기술한다.
샘플 D1은 1시간 동안 질소 및 산소를 함유하는 혼합 가스 분위기 하 350℃에서 가열된다.
상기 공정을 통해서, 샘플 D2가 제조된다.
<SIMS 분석>
이어서, 샘플 D1 및 D2의 제1 산화물 절연막(SiON) 및 산화물 반도체막(IGZO)에 함유되는 18O의 농도 프로파일을 SIMS에 의해 측정한다. 여기서, 18O의 농도는 유리 기판 측에서 제2 산화물 절연막으로 측정된다.
도 67A 및 67B 각각은 SIMS 측정에 의해 얻어지는 18O의 농도 프로파일을 나타낸다. 제1 산화물 절연막(SiON)을 정량해서 그 결과를 도 67A에 나타내고, 산화물 반도체막(IGZO)을 정량해서 그 결과를 도 67B에 나타낸다. 도 67A 및 67B에 있어서, 가는 실선 및 굵은 실선은 각각 샘플 D1 및 D2의 측정 결과를 나타낸다.
도 67A에 나타낸 바와 같이, 샘플 D2의 제1 산화물 절연막(SiON)에서 18O의 농도가 증가한다. 도 67B에 나타낸 바와 같이, 샘플 D2의 제1 산화물 절연막(SiON) 측에 대하여 산화물 반도체막(IGZO)에서 18O의 농도가 증가한다.
제1 산화물 절연막(SiON)을 통해서 제2 산화물 절연막(SP-SiOx)에서 산화물 반도체막(IGZO)으로 열 처리에 의해 산소가 확산되는 것을 상기 결과에 나타낸다.
[실시예 9]
본 실시예에 기술되는 것은 실시형태 1에서 변형예 1에 기술되는 산화물 반도체막과 접촉하고 있고 산화물 절연막과 같은 적층 구조를 갖는 산화물 절연막의 열 처리 및 산소 결손수이다. 본 실시예에 있어서, 산화물 반도체막의 산소 결손수는 ESR의 측정 결과를 사용하여 기술한다.
<샘플 E1>
샘플 E1을 제조하기 위한 방법을 기술한다.
우선, 35 ㎚ 두께의 산화물 반도체막은 In:Ga:Zn=1:1:1(원자수비)인 In-Ga-Zn 산화물 스퍼터링 타겟을 사용하고 산소 및 아르곤의 스퍼터링 가스를 사용하는 스퍼터링법에 의해 석영 기판 상에 형성된다.
이어서, 열 처리는 1시간 동안 질소 분위기 하 450℃에서 행해진 다음, 또 다른 열 처리는 1시간 동안 질소 및 산소의 혼합 가스 분위기 하 450℃에서 행해진다.
이어서, 제1 산화물 절연막 및 제2 산화물 절연막은 산화물 반도체막 상에 형성된다. 제2 산화물 절연막으로서, 화학량론적 조성의 산소보다 높은 비율로 산소를 함유하는 산화질화 실리콘막이 형성된다.
여기서, 제1 산화물 절연막으로서, 50 ㎚ 두께의 산화질화 실리콘막이 형성된다. 제1 산화물 절연막은 하기: 유량 30 sccm의 실란 및 유량 4000 sccm의 일산화이질소는 원료 가스로서 사용되고, 처리 챔버 내의 압력은 40 ㎩이며, 기판 온도는 220℃이고, 고주파 전력 150W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
제2 산화물 절연막으로서, 400 ㎚ 두께의 산화질화 실리콘막이 형성된다. 제2 산화물 절연막은 하기: 유량 160 sccm의 실란 및 유량 4000 sccm의 일산화이질소는 원료 가스로서 사용되고, 처리 챔버 내의 압력은 200 ㎩이며, 기판 온도는 220℃이고, 고주파 전력 1500W는 평행판 전극에 공급되는 조건 하에서 플라즈마 CVD법에 의해 형성된다.
상기 공정을 통해서, 샘플 E1을 제조한다.
<샘플 E2>
샘플 E2를 형성하기 위한 방법을 기술한다.
샘플 E1은 1시간 동안 질소 및 산소를 함유하는 혼합 가스의 분위기 하 350℃에서 가열된다.
상기 공정을 통해서, 샘플 E2가 형성된다.
<ESR 측정>
이어서, 샘플 E1 및 E2는 ESR 측정에 의해 측정된다. 소정 온도에서 행해진 ESR 측정에 있어서, 마이크로파가 흡수되는 자기장의 값(H0)은 식 g=hv/βH0를 사용함으로써; 파라미터 "g-인자"가 얻어질 수 있다. 또한, 마이크로파의 주파수는 v를 나타내고, 플랑크 상수 및 보어 마그네톤은 각각 모두 정수인 h 및 β를 나타낸다.
여기서, ESR 측정은 하기 조건 하에서 행해진다. 여기서, ESR 측정은 하기: 측정 온도는 실온(25℃)이고, 고주파 전력(마이크로파 전력) 8.9 ㎓는 20 mW이며, 자기장의 방향은 각 샘플의 표면에 평행한 조건 하에서 행해진다. 또한, IGZO 막의 VOH에 기인하는 1.89 이상 및 7.96 이하의 g(g-인자)에서 보여지는 신호의 스핀 밀도의 검출 한계가 1×1017 스핀/㎤이다.
도 68A 및 68B는 ESR 측정에 의해 얻어지는 ESR 스펙트럼을 나타낸다. 도 68A 및 68B는 각각 샘플 E1 및 E2의 산화물 반도체막의 ESR 스펙트럼을 나타낸다.
도 68A에 나타낸 바와 같이, 샘플 E1에서 VOH에 기인되는 신호는 g(g-인자) 1.93에서 보여진다. g(g-인자)에서 흡수되는 스핀수는 5.14×1018 스핀/㎤이다. 이것은 산화물 반도체막이 VOH를 함유하는 것을 의미한다.
대조적으로, 도 68B에 나타낸 바와 같이, 샘플 E2에서 g(g-인자) 1.93에서 보여지는 VOH에 기인되는 신호는 관찰되지 않는다.
도 68A 및 68B의 g(g-인자) 1.93에서 보여지는 신호 사이에 차이는 산화물 반도체막의 VOH가 열 처리에 의해 감소될 수 있다는 것이 확인된다. 또한, 실시예 8의 기술되는 결과는 화학량론적 조성의 산소보다 많은 비율로 산소를 함유하는 산화물 절연막에 함유되는 산소가 열 처리에 의해 산화물 반도체막으로 확산된다는 것이 드러난다. 이것은 산소가 열 처리에 의해 산화물 반도체막으로 확산될 경우, 산화물 반도체막의 VOH가 감소될 수 있다는 것을 의미한다.
[실시예 10]
본 실시예에 있어서, 산화물 절연막이 산화성 가스로서 일산화이질소 또는 산소를 사용함으로써 발생되는 플라즈마에 노출될 경우 야기되는 플라즈마의 산화력이 기술된다.
우선, 각 샘플을 제조하는 방법을 기술한다.
100 ㎚ 두께의 산화질화 실리콘막은 석영 기판 상에 질소를 함유하는 산화물 절연막으로서 형성된다. 그 다음, 산화질화 실리콘막은 산화성 가스 분위기 하에서 발생되는 플라즈마에 노출된다. 산화질화 실리콘막의 형성 조건 및 플라즈마 처리 조건을 하기에 기술한다.
산화질화 실리콘막은 하기: 석영 기판은 플라즈마 CVD 장치의 처리 챔버 내에 위치하고; 원료 가스로서 사용되는 유량 1 sccm의 실란 및 유량 800 sccm의 일산화이질소는 처리 챔버에 공급되며; 처리 챔버 내의 압력은 40 ㎩이고; 전력 150W는 60 ㎒ 고주파 전원을 사용하여 공급되는 조건 하에서 형성된다. 또한, 산화질화 실리콘막의 형성에서 석영 기판의 온도는 400℃이다. 또한, 본 실시예에 사용되는 플라즈마 CVD 장치는 전극 영역이 615 ㎠인 평행판 플라즈마 CVD 장치이고, 공급되는 전역이 전환되는 단위 영역당 전력(전력 밀도)는 0.24 W/㎠이다.
유량 900 sccm의 일산화이질소 또는 산소가 처리 챔버에 공급되고, 처리 챔버 내의 압력은 200 ㎩로 제어되며, 전력 900W(1.46 W/㎠)이 60 ㎒ 고주파 전원을 사용하여 공급되는 방식으로 플라즈마가 발생된다. 또한, 프라즈마 발생시 석영 기판의 온도는 200℃이다. 여기서, 일산화이질소 분위기 하에 발생되는 플라즈마에 노출되는 샘플은 샘플 F1이라 지칭된다. 또한, 산소 분위기 하에 발생되는 플라즈마에 노출되는 샘플은 샘플 F2라 지칭된다.
이어서, TDS 분석은 샘플 F1 및 F2에 대해서 행해진다.
TDS 분석으로부터 얻어지는 결과에 나타낸 곡선 피크는 외부에 분석된 샘플(본 실시예에서, 샘플 F1 및 F2)에 함유되는 원자 또는 분자의 방출로 인해 나타난다. 외부에 방출되는 원자 또는 분자의 총량은 피크의 적분값과 대응한다. 따라서, 피크 강도의 정도에 따라, 산화질화 실리콘막에 함유되는 원자 또는 분자의 수가 평가될 수 있다.
도 69A 및 69B는 샘플 F1 및 F2에 대해서 TDS 분석의 결과를 나타낸다. 도 69A 및 69B는 각각 기판 온도에 대한 방출되는 산소 분자수를 나타낸 그래프이다.
도 69A 및 69B는 일산화이질소 분위기 하에서 발생되는 플라즈마에 노출되는 산화질화 실리콘막이 산소 분위기 하에서 발생되는 플라즈마에 노출되는 산화질화 실리콘막보다 산소 분자의 TDS 강도가 높다는 것을 증명한다. 상술한 바와 같이, 일산화이질소 분위기 하에서 발생되는 플라즈마는 산소 분위기 하에서 발생되는 플라즈마보다 산화력이 강하고 열에 의해 쉽게 산소가 방출되는 과잉의 산소를 함유하는 막의 형성을 가능하게 한다.
따라서, 산화물 절연막은 플라즈마 CVD법에 의해 산화물 반도체막 상에 형성되는 경우에 있어서, 열에 의해 산소가 방출될 수 있는 과잉의 산소를 함유하는 막은 원료 가스로서 실리콘 및 일산화이질소를 함유하는 증착 가스를 사용함으로써 형성될 수 있다. 또한, 일산화이질소가 원료 가스로서 사용될 경우, 질소는 산화물 절연막에 함유되고; 따라서 질소 및 과잉의 산소를 함유하는 산화물 절연막이 얻어질 수 있다.
본 출원은 2013년 10월 10일에 일본 특허청에 출원된 일본 특허출원번호 2013-213240호, 2013년 10월 17일에 일본 특허청에 출원된 일본 특허출원번호 2013-216220호, 2013년 11월 22일에 일본 특허청에 출원된 일본 특허출원번호 2013-242253호, 및 2013년 12월 3일에 일본 특허청에 출원된 일본 특허출원번호 2013-250040호에 기초하고 있고, 이것의 전문이 참조로서 여기서 인용된다.
10: 트랜지스터 10a: 트랜지스터
10b: 트랜지스터 10c: 트랜지스터
10d: 트랜지스터 10e: 트랜지스터
10f: 트랜지스터 10g: 트랜지스터
10h: 트랜지스터 10i: 트랜지스터
10j: 트랜지스터 10k: 트랜지스터
11: 기판 13: 게이트 전극
15: 게이트 절연막 17: 산화물 반도체막
17a: 산화물 반도체막 19: 전극
19a: 전극 20: 전극
20a: 전극 21: 보호막
22: 절연막 23: 산화물 절연막
23a: 산화물 절연막 25: 산화물 절연막
27: 질화물 절연막 29: 질화물 절연막
31: 산화물 절연막 33: 절연막
35: 절연막 37: 게이트 전극
38: 유기 절연막 42: 개구부
43: 개구부 45: 다층막
46: 산화물 반도체막 47: 산화물 반도체막
48: 다층막 50: 트랜지스터
50a: 트랜지스터 50b: 트랜지스터
50c: 트랜지스터 51: 기판
53: 보호막 55: 산화물 반도체막
57: 전극 58: 전극
59: 게이트 절연막 61: 게이트 전극
63: 절연막 65: 산화물 절연막
67: 산화물 절연막 69: 산화물 절연막
71: 질화물 절연막 73: 산화물 반도체막
75: 산화물 반도체막 80: 화소 전극
81: 기판 82: 공통 전극
83: 액정층 84: 절연막
85: 절연막 86: 발광층
110: 금속 산화물막 211: 기판
213: 게이트 전극 215: 게이트 절연막
217: 산화물 반도체막 219: 전극
220: 전극 221: 보호막
231: 기판 223: 게이트 전극
235: 게이트 절연막 237: 산화물 반도체막
239: 절연막 241: 전극
242: 전극 243: 게이트 절연막
245: 게이트 전극 310: 전자총 챔버
312: 광학계 314: 샘플 챔버
316: 광학계 318: 카메라
320: 관찰 챔버 322: 막 챔버
324: 전자 328: 물질
332: 형광판 900: 기판
901: 화소부 902: 주사선 구동 회로
903: 주사선 구동 회로 904: 신호선 구동 회로
910: 용량 배선 912: 게이트 배선
913: 게이트 배선 914: 드레인 전극
916: 트랜지스터 917: 트랜지스터
918: 액정 소자 919: 액정 소자
920: 화소 921: 스위칭 트랜지스터
922: 구동 트랜지스터 923: 용량 소자
924: 발광 소자 925: 신호선
926: 주사선 927: 전선
928: 공통 전극 1001: 본체
1002: 하우징 1003a: 표시부
1003b: 표시부 1004: 키보드 버튼
1021: 본체 1022: 고정부
1023: 표시부 1024: 동작 버튼
1025: 외부 메모리 슬롯 1030: 하우징
1031: 하우징 1032: 표시 패널
1033: 스피커 1034: 마이크로폰
1035: 동작키 1036: 포인팅 장치
1037: 카메라 렌즈 1038: 외부 접속 단말기
1040: 태양 전지 1041: 외부 메모리 슬롯
1050: 텔레비전 장치 1051: 하우징
1052: 저장 매체 기록 및 재생부 1053: 표시부
1054: 외부 접속 단말기 1055: 스탠드
1056: 외부 메모리 5100: 펠릿
5100a: 펠릿 5100b: 펠릿
5101: 이온 5102: 산화 아연층
5103: 입자 5105a: 펠릿
5105a1: 영역 5105a2: 펠릿
5105b: 펠릿 5105c: 펠릿
5105d: 펠릿 5105d1: 영역
5105e: 펠릿 5120: 기판
5130: 타겟 5161: 영역
8000: 표시 모듈 8001: 상부 커버
8002: 하부 커버 8003 FPC
8004: 터치 패널 8005: FPC
8006: 표시 패널 8007: 백라이트 유닛
8008: 광원 8009: 프레임
8010: 프린트 기판 8011: 배터리

Claims (23)

  1. 반도체 장치로서,
    서로 중첩하는 산화물 반도체층 및 게이트 전극;
    상기 게이트 전극과 상기 산화물 반도체층 사이에 있고, 상기 산화물 반도체층의 제1 표면과 접촉하는 게이트 절연층;
    상기 산화물 반도체층의 상기 제1 표면의 반대측에 있는 제2 표면과 접촉하는 보호층; 및
    상기 산화물 반도체층과 전기적으로 접촉하는 한 쌍의 전극
    을 포함하고,
    상기 보호층은 실리콘 및 산소를 포함하고,
    상기 보호층은 전자 스핀 공명 분광에 의해 측정되는 스핀 밀도가 1×1017 스핀/cm3 이상이고 1×1018 스핀/cm3 미만인 부분을 포함하고,
    상기 보호층은 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 상기 열처리에 의해 방출되는 질소 산화물의 양보다 더 큰 영역을 포함하는,
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 열처리에 의해서 방출되는 30 m/z의 질량-대-전하비를 갖는 가스의 양과 상기 열처리에 의해서 방출되는 46 m/z의 질량-대-전하비를 갖는 가스의 양 중 적어도 하나는, 상기 영역에서의 검출 한계 이하이고,
    상기 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양은, 상기 영역에서 1×1018 분자/cm3 이상이고 5×1019 분자/cm3 이하인,
    반도체 장치.
  3. 제 2 항에 있어서,
    상기 30 m/z의 질량-대-전하비를 갖는 가스는 일산화질소를 포함하고,
    상기 46 m/z의 질량-대-전하비를 갖는 가스는 이산화질소를 포함하며, 그리고
    상기 17 m/z의 질량-대-전하비를 갖는 가스는 암모니아를 포함하는,
    반도체 장치.
  4. 제 1 항에 있어서,
    상기 게이트 절연층 및 상기 보호층 중 적어도 하나는, 전자 스핀 공명 분광에 의해 측정되는 스핀 밀도가 1×1018 스핀/cm3 미만인 부분을 포함하는,
    반도체 장치.
  5. 제 1 항에 있어서,
    상기 게이트 절연층은, 전자 스핀 공명 분광에 의해 측정되는 스핀 밀도가 1×1017 스핀/cm3 이상이고 1×1018 스핀/cm3 미만인 부분을 포함하는,
    반도체 장치.
  6. 제 4 항에 있어서,
    상기 부분의 전자 스핀 공명 스펙트럼은, 2.037 이상 2.039 이하 범위에서 g-인자를 나타내는 제1 신호, 2.001 이상 2.003 이하 범위에서 g-인자를 나타내는 제2 신호, 및 1.964 이상 1.966 이하 범위에서 g-인자를 나타내는 제3 신호를 포함하는,
    반도체 장치.
  7. 제 6 항에 있어서,
    X-밴드를 이용하여 전자 스핀 공명 분광에 의해서 측정되는 상기 제1 신호 및 상기 제2 신호의 스플릿 폭(split width)과, 상기 제2 신호 및 상기 제3 신호의 스플릿 폭은 각각 5 mT인,
    반도체 장치.
  8. 제 6 항에 있어서,
    상기 제1 신호, 상기 제2 신호, 및 상기 제3 신호는 질소 산화물에 기인하는,
    반도체 장치.
  9. 제 8 항에 있어서,
    상기 질소 산화물은 일산화질소 및 이산화질소 중 적어도 하나를 포함하는,
    반도체 장치.
  10. 반도체 장치로서,
    서로 중첩하는 산화물 반도체층 및 게이트 전극;
    상기 게이트 전극과 상기 산화물 반도체층 사이에 있고, 상기 산화물 반도체층의 제1 표면과 접촉하는 게이트 절연층;
    상기 산화물 반도체층의 상기 제1 표면의 반대측에 있는 제2 표면과 접촉하는 보호층; 및
    상기 산화물 반도체층과 전기적으로 접촉하는 한 쌍의 전극
    을 포함하고,
    상기 보호층은 실리콘 및 산소를 포함하고,
    상기 보호층은 전자 스핀 공명 분광에 의해 측정되는 스핀 밀도가 1×1017 스핀/cm3 이상이고 1×1018 스핀/cm3 미만인 부분을 포함하고,
    상기 부분의 전자 스핀 공명 스펙트럼은, 2.037 이상 2.039 이하 범위에서 g-인자를 나타내는 제1 신호, 2.001 이상 2.003 이하 범위에서 g-인자를 나타내는 제2 신호, 및 1.964 이상 1.966 이하 범위에서 g-인자를 나타내는 제3 신호를 포함하고,
    상기 보호층은 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 상기 열처리에 의해 방출되는 30 m/z의 질량-대-전하비를 갖는 가스의 양보다 더 큰 영역을 포함하는,
    반도체 장치.
  11. 반도체 장치로서,
    서로 중첩하는 산화물 반도체층 및 게이트 전극;
    상기 게이트 전극과 상기 산화물 반도체층 사이에 있고, 상기 산화물 반도체층의 제1 표면과 접촉하는 게이트 절연층;
    상기 산화물 반도체층의 상기 제1 표면의 반대측에 있는 제2 표면과 접촉하는 보호층; 및
    상기 산화물 반도체층과 전기적으로 접촉하는 한 쌍의 전극
    을 포함하고,
    상기 보호층은 실리콘 및 산소를 포함하고,
    상기 보호층은 전자 스핀 공명 분광에 의해 측정되는 스핀 밀도가 1×1017 스핀/cm3 이상이고 1×1018 스핀/cm3 미만인 부분을 포함하고,
    상기 부분의 전자 스핀 공명 스펙트럼은, 2.037 이상 2.039 이하 범위에서 g-인자를 나타내는 제1 신호, 2.001 이상 2.003 이하 범위에서 g-인자를 나타내는 제2 신호, 및 1.964 이상 1.966 이하 범위에서 g-인자를 나타내는 제3 신호를 포함하고,
    상기 보호층은 열처리에 의해서 방출되는 17 m/z의 질량-대-전하비를 갖는 가스의 양이 상기 열처리에 의해 방출되는 46 m/z의 질량-대-전하비를 갖는 가스의 양보다 더 큰 영역을 포함하는,
    반도체 장치.
  12. 반도체 장치로서,
    서로 중첩하는 산화물 반도체층 및 게이트 전극;
    상기 게이트 전극과 상기 산화물 반도체층 사이에 있고, 상기 산화물 반도체층의 제1 표면과 접촉하는 게이트 절연층;
    상기 산화물 반도체층의 상기 제1 표면의 반대측에 있는 제2 표면과 접촉하는 보호층; 및
    상기 산화물 반도체층과 전기적으로 접촉하는 한 쌍의 전극을 포함하는
    트랜지스터를 포함하고,
    상기 보호층은 실리콘 및 산소를 포함하고,
    상기 보호층은 질소를 포함하고,
    상기 보호층은 다수의 결함들을 포함하여, 상기 트랜지스터에 부하가 인가되는 시간에 대하여 상기 트랜지스터의 임계 전압의 변화량을 나타내는 로그-로그 그래프에서, 상기 트랜지스터의 임계 전압의 변화량의 절대값의 누승 근사선(power approximation line)과 상기 트랜지스터의 임계 전압의 변화량의 절대값이 0 V임을 표시하는 직선 사이의 각도가 -3°이상 그리고 20°미만이고,
    상기 보호층은 상기 다수의 결함들을 포함하여, 상기 트랜지스터에 상기 부하가 인가되는 시간이 0.1 시간일 때, 상기 트랜지스터의 임계 전압의 변화량의 절대값은 0.3 V보다 작으며,
    상기 로그-로그 그래프에서 가로축의 로그 눈금의 간격과 세로축의 로그 눈금의 간격은 동일한,
    반도체 장치.
  13. 반도체 장치로서,
    서로 중첩하는 산화물 반도체층 및 게이트 전극;
    상기 게이트 전극과 상기 산화물 반도체층 사이에 있고, 상기 산화물 반도체층의 제1 표면과 접촉하는 게이트 절연층;
    상기 산화물 반도체층의 상기 제1 표면의 반대측에 있는 제2 표면과 접촉하는 보호층; 및
    상기 산화물 반도체층과 전기적으로 접촉하는 한 쌍의 전극을 포함하는
    트랜지스터를 포함하고,
    상기 보호층은 실리콘 및 산소를 포함하고,
    상기 보호층은 질소를 포함하고,
    상기 보호층은 다수의 결함들을 포함하여, 상기 트랜지스터에 부하가 인가되는 시간에 대하여 상기 트랜지스터의 임계 전압의 변화량의 누승 근사선의 지수가 -0.1 이상 그리고 0.3 이하이고, 그리고
    상기 보호층은 상기 다수의 결함들을 포함하여, 상기 트랜지스터에 상기 부하가 인가되는 시간이 0.1 시간일 때, 상기 트랜지스터의 임계 전압의 변화량의 절대값은 0.3 V보다 작은,
    반도체 장치.
  14. 제 1 항, 제 10 항, 제 11 항, 제 12 항, 또는 제 13 항에 있어서,
    상기 게이트 전극은 절연 표면 위에 있고, 그리고
    상기 보호층, 상기 산화물 반도체층, 및 상기 게이트 절연층은 상기 절연 표면과 상기 게이트 전극 사이에 있는,
    반도체 장치.
  15. 제 1 항, 제 10 항, 제 11 항, 제 12 항, 또는 제 13 항에 있어서,
    상기 게이트 전극은 절연 표면 위에 있고, 그리고
    상기 게이트 전극 및 상기 게이트 절연층은 상기 절연 표면과 상기 산화물 반도체층 사이에 있는,
    반도체 장치.
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