KR102053331B1 - 얇은 게이트 산화막을 통과하는 터널링에 대한 유효 게이트 산화막 두께 및 임계 게이트 산화막 두께 결정 방법 - Google Patents

얇은 게이트 산화막을 통과하는 터널링에 대한 유효 게이트 산화막 두께 및 임계 게이트 산화막 두께 결정 방법 Download PDF

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Abstract

반도체 채널층, 상기 반도체 채널층 상에 위치한 게이트 산화막, 상기 게이트 산화막 상에 위치하는 게이트 전극을 포함하는 금속-산화물-반도체(MOS) 소자 중 특히 반도체/자체 산화막 계면(Ge/a-GeO2 또는 Si/a-SiO2)을 갖는 MOS 소자 구조에서 게이트 산화막의 터널링에 대한 유효 게이트 산화막 두께 및 임계 게이트 산화막 두께를 결정하는 방법이 제공된다. 유효 게이트 산화막 두께 결정 방법은 제일원리 계산 방법을 이용하여 상기 MOS 소자의 원자 구조를 생성하는 단계; 상기 MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고, 이를 바탕으로 상기 MOS 소자의 밴드갭 배열을 산출하는 단계; 및 상기 MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화물의 두께를 결정하는 단계를 포함한다.

Description

얇은 게이트 산화막을 통과하는 터널링에 대한 유효 게이트 산화막 두께 및 임계 게이트 산화막 두께 결정 방법{Method for determining effective gate oxide thickness and critical gate oxide thickness on the tunneling through thin gate oxide film}
Ge/GeO2 또는 Si/SiO2 계면 같이 반도체/자체 산화물(native oxide) 계면을 갖는 금속-산화물-반도체(metal-oxide-semiconductor; MOS) 구조에 적용되는 게이트 산화막의 유효 게이트 산화막 두께 (effective gate oxide thickness) 및 임계 게이트 산화막 두께 (critical gate oxide thickness) 결정 방법에 관한 것이다.
[국가지원 연구개발에 대한 설명]
본 연구는 한국산업기술평가관리원의 관리 하에 산업통상자원부의 전자정보디바이스산업원천기술개발 사업의 "비 실리콘계 차세대 고성능 스위치소자용 재료설계 및 물성예측 기술"(과제 고유번호: 10048490)의 지원에 의하여 이루어진 것이다.
4차 산업 혁명과 더불어 각종 전자 장치에 들어가는 반도체 소자들의 집적도가 점차 증가하고 있으며, 소자의 소형화가 요구되고 있다. 그리고, 반도체 소자의 소형화 추세에 따라 게이트 산화막의 두께도 점차 얇아지고 있다. 산화막의 두께가 얇아짐에 따라서 기판과 게이트 전극 사이의 직접 터널링(direct tunneling)에 의해서 누설전류(gate leakage current)가 증가하여 트랜지스터의 이상 작동이 유발될 수 있다.
종래 이러한 게이트 산화막의 터널링 특성 연구가 게이트 누설 전류를 측정하는 실험적인 방법과 게이트 누설 전류에 대한 이론 모델링을 통해 진행되었다. 그러나, 점차 게이트 산화막의 두께가 얇아짐에 따라 종래에는 무시되었던 채널과 게이트 산화막, 게이트 산화막과 게이트 사이에 생길 수 있는 계면층을 고려한 특성 연구가 요구되고 있다. 즉, 2 nm 이하와 같은 얇은 게이트 산화막 구조에서는 채널과 게이트 산화막, 그리고 게이트 산화막과 게이트 사이에 생길 수 있는 계면 두께가 더 이상 무시될 수가 없어서 원자구조적인 기술이 불가능한 종래 이론 모델링을 통해서는 게이트 산화막의 터널링 특성에 대한 이론 연구가 불가능하며, 원자 구조적인 접근이 가능한 제일원리 계산 방법으로만 연구가 가능하다.
또한, 최근 Si 채널을 대신할 새로운 채널 물질로 Ge이 각광을 받게 되면서 Ge 기반 나노 소자에서 2 nm 이하 두께의 터널링 특성을 원자 구조적인 관점에서의 연구가 요구되고 있는 실정이다.
특허출원공개 제10-2000-0045329호
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 구체적으로, 원자 단위로 구조를 기술하고 양자 역학적으로 계산하는 제일원리 계산 방법을 통해 Si/SiO2 계면 또는 Ge/GeO2 계면과 같은 반도체/자체 산화물 계면 기반의 MOS 소자의 유효 게이트 산화막 두께와 임계 게이트 산화막 두께를 결정하는 방법을 제공하고 게이트 산화막으로 사용 가능한 최소 a-GeO2 (비정질 GeO2)두께를 제시한다.
본 발명의 일 실시예에 따른 유효 산화막 두께를 결정하는 방법은 반도체 채널층, 상기 반도체 채널층 상에 위치한 게이트 산화막, 상기 게이트 산화막 상에 위치하는 게이트 전극을 포함하는 MOS 소자의 유효 게이트 산화막 두께 결정 방법으로, 제일원리 계산 방법을 이용하여 상기 MOS 소자의 원자 구조를 생성하는 단계; 상기 MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고, 이를 바탕으로 상기 MOS 소자의 밴드갭 배열을 산출하는 단계; 및 상기 MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화물의 두께를 결정하는 단계를 포함한다.
일 실시예에서, 상기 MOS 소자의 원자 구조는, 제1 원자로 구성된 반도체 채널 원자층 및 게이트 전극 원자층; 상기 반도체 채널 원자층 및 상기 게이트 전극 원자층 사이에 위치하는 게이트 산화막 원자층을 포함하고, 상기 게이트 산화막 원자층은 상기 제1 원자와 산소 원자가 결합된 구조이며, 상기 제1 원자와 상기 산소 원자의 결합 개수 및 상기 제1 원자의 결함에 의해 계면 원자층 또는 이산화물 게이트 산화막 원자층으로 구분될 수 있다.
일 실시예에서, 상기 제1 원자는 Si 또는 Ge이며, 상기 이산화물 게이트 산화막 원자층은 상기 제1 원자가 상기 산소 원자와 4가 결합을 이루고 있는 영역에 해당할 수 있다.
일 실시예에서, 상기 게이트 산화막은 0.7 nm ~ 2 nm의 두께를 가진 미세 박막일 수 있다.
일 실시예에서, 상기 제일원리 계산 방법을 이용하여 상기 반도체 소자의 원자 구조를 생성하는 단계는, 밀도 범함수 이론(density functional theory, DFT)을 기반으로 하는 제일원리 전자구조 계산 방법을 사용하며, 상기 게이트 산화막이 비정질 게이트 산화막인 경우, 비정질 산화물의 원자 구조 생성을 위해 제일원리 분자동력학 계산 방법이 더 고려되는 것을 포함하고, 상기 MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고 상기 MOS 소자의 밴드갭 배열을 산출하는 단계는, 전자 구조 분석을 위해 전자간 상호작용을 추가적으로 고려한 국도 밀도 근사(LDA+U)가 사용하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따른 임계 산화막 두께를 결정하는 방법은 반도체 채널층, 상기 반도체 채널층 상에 위치한 게이트 산화막, 상기 게이트 산화막 상에 위치하는 게이트 전극을 포함하는 MOS 소자의 임계 게이트 산화막 두께 결정 방법으로, 제일원리 계산 방법을 이용하여 생성된 상기 MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화물의 두께를 결정하고, 상기 밴드갭 배열로부터 가전자 대역 오프셋, 전도 대역 오프셋, 가전자 대역 오프셋 폭, 전도 대역 오프셋 폭을 결정하는 제1 단계; 상기 MOS 소자의 게이트 산화막의 두께를 증가시키면서 상기 제1 단계를 반복 수행하는 제2 단계; 및 상기 MOS 소자의 게이트 산화막의 두께가 증가되더라도 상기 가전자 대역 오프셋 및 상기 전도 대역 오프셋이 더 이상 증가하지 않고 수렴하게 되는 유효 게이트 산화물의 두께를 임계 게이트 산화막을 결정하는 제3 단계를 포함한다.
일 실시예에서, 상기 제1 단계는, 제일원리 계산 방법을 이용하여 상기 MOS 소자의 원자 구조를 생성하는 단계; 상기 MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고, 이를 바탕으로 상기 MOS 소자의 밴드갭 배열을 산출하는 단계; 및 상기 MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화물의 두께를 결정하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제2 단계는, 상기 게이트 산화막의 두께를 0.1 nm씩 증가하고, 두께가 증가된 MOS 소자의 유효 게이트 산화물의 두께를 결정하고, 상기 밴드갭 배열로부터 가전자 대역 오프셋, 전도 대역 오프셋, 가전자 대역 오프셋 폭, 전도 대역 오프셋 폭을 결정하는 것을 반복적으로 수행하는 것을 포함할 수 있다.
일 실시예에서, 상기 제3 단계에서, 상기 가전자 대역 오프셋 폭 및 상기 전도 대역 오프셋 폭은 각각 미리 설정된 기준치 이상의 값을 나타낼 수 있다.
일 실시예에서, 상기 제일원리 계산 방법을 이용하여 상기 반도체 소자의 원자 구조를 생성하는 단계는, 밀도 범함수 이론(density functional theory, DFT)을 기반으로 하는 제일원리 전자구조 계산 방법을 사용하며, 상기 게이트 산화막이 비정질 게이트 산화막인 경우, 비정질 산화물 원자 구조 생성을 위해 제일원리 분자동력학 계산 방법이 더 고려되는 것을 포함하고, 상기 MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고 상기 MOS 소자의 밴드갭 배열을 산출하는 단계는, 전자 구조 분석을 위해 전자간 상호작용을 추가적으로 고려한 국도 밀도 근사(LDA+U)가 사용하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따른 유효 산화막 두께를 결정하는 방법은 유효 산화막의 두께를 MOS 소자의 원자 구조를 바탕으로, 소정 크기 이상의 에너지 밴드갭의 두께를 고려하여 결정할 수 있다. 즉, 얇은 두께의 게이트 산화막에서 터널링 방지 기능을 수행하는 유효 산화막의 두께를 실효적으로 결정할 수 있다.
본 실시예에 따른 MOS 소자의 임계 게이트 산화막 두께 결정 방법은 얇은 게이트 산화막의 밴드갭이 형성되어 터널링을 방지할 수 있는 최소 유효 산화막 두께에 해당하는 임계 게이트 산화막의 두께를 원자 구조적인 방법에 기초하여 결정할 수 있다.
이에 따라, 나노 사이즈에 해당하는 게이트 산화막의 터널링 특성을 원자 구조적인 관점에서 파악할 수 있다.
도 1은 본 발명의 일 실시예에 따른 MOS 소자의 유효 게이트 산화막 두께 결정 방법의 순서도이다.
도 2는 MOS 소자의 원자 구조를 나타낸 개략도이다.
도 3은 MOS 소자의 밴드갭 배열과 원자 구조를 비교한 비교도이다.
도 4는 본 발명의 다른 실시예에 따른 임계 산화막 두께를 결정하는 방법의 순서도이다.
도 5는 도 3의 밴드갭 배열에서 가전자 대역 오프셋(VBO), 전도 대역 오프셋(CBO), 가전자 대역 오프셋 폭(WVBO), 전도 대역 오프셋 폭(WCBO)을 나타낸 도면이다.
도 6은 유효 게이트 산화막 두께에 따른 가전자 대역 오프셋(VBM), 전도 대역 오프셋(CBO), 가전자 대역 오프셋 폭(WVBO), 전도 대역 오프셋 폭(WCBO) 변화를 도시한 그래프이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당 업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예와 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있다. 따라서, 후술하는 상세한 설명은 한정적인 의미로 기술된 것이 아니며, 본 발명의 범위는 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에서 동일하거나 유사한 기능을 지칭한다.
본 명세서에서 사용되는 용어는 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 명세서의 설명 부분에서 그 의미를 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는, 단순한 용어의 명칭이 아닌 그 용어가 가지는 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 MOS 소자의 유효 게이트 산화막 두께 결정 방법의 순서도이다. 도 2는 MOS 소자의 원자 구조를 나타낸 개략도이다. 도 3은 MOS 소자의 밴드갭 배열과 원자 구조를 비교한 비교도이다.
본 발명의 일 실시예에 따른 MOS 소자 게이트 산화막의 터널링 특성 이해를 위한 분석 방법에 적용되는 MOS 소자는 반도체 채널층, 상기 반도체 채널층 상에 위치한 게이트 산화막, 상기 게이트 산화막 상에 위치하는 게이트 전극을 포함할 수 있다. MOS 소자는 MOSFET(metal-oxide-semiconductor field- effect transistor)일 수 있으며, Si 채널 기반 Si/SiO2 계면을 포함한 MOS 소자 또는 Ge 채널 기반 Ge/GeO2 계면을 포함한 MOS 소자일 수 있다. 즉, MOS 소자는 반도체 채널층(Si)/게이트 산화막(SiO2)/게이트 전극(Si)의 구조 또는 반도체 채널층(Ge)/게이트 산화막(GeO2)/게이트 전극(Ge)의 구조일 수 있다. 여기서, MOS 소자는 나노 사이즈 소자일 수 있으며, 얇은 게이트 산화막을 포함할 수 있다. 얇은 게이트 산화막이란 게이트 산화막으로써 기능을 수행할 수 있되, 계면층에 의해 터널링 영향을 크게 받는 미세한 두께의 게이트 산화막을 의미한다. 예시적으로, 얇은 게이트 산화막의 두께는 대략 0.7nm ~ 2.0nm의 두께로 형성될 수 있다. 본 발명의 이러한 얇은 게이트 산화막에서 유효한 기능을 나타내는 유효 게이트 산화막의 두께 및 게이트 산화막으로 사용 가능한 임계 산화막 두께를 원자 구조적인 접근 방법을 통해 결정하는 것이다. 또한, 본 발명의 유효 게이트 산화막 두께 및 임계 산화막 두께 결정 방법은 현재 주로 사용되고 있는 Si 채널 기반 MOS 소자뿐만 아니라, 새로운 채널 물질로 주목 받고 있는 Ge 채널 기반 MOS 소자에도 적용될 수 있을 뿐 만 아니라 채널이 단원자로 구성되어 있고 게이트 산화막이 자체 산화물인 경우의 MOS 소자에 모두 적용될 수 있다.
구체적으로 본 실시예에서는, 이러한 헤테로 구조의 원자 구조, 밴드갭 및 밴드 오프셋과 같은 전자 구조 등을 분석하여, 터널링 특성을 결정하는 유효 게이트 산화막 두께를 추정한다.
본 발명의 일 실시예에 따른 MOS 소자 유효 게이트 산화막 두께 결정 방법은 제일원리 전자 구조 계산 방법을 이용하여 상기 MOS 소자의 원자 구조를 생성하는 단계(S100); 상기 MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고, 이를 바탕으로 상기 MOS 소자의 밴드갭 배열을 산출하는 단계(S110); 및 상기 MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화막의 두께를 결정하는 단계(S120)를 포함한다.
먼저, 제일원리 계산 방법을 이용하여 상기 반도체 소자의 원자 구조를 생성한다(S100).
MOS 소자의 각 구조(반도체 채널, 게이트 산화막, 게이트 전극)의 양자 역학적인 전자 구조를 산출하기 위해 제일원리 계산 방법이 적용될 수 있다. 제일원리 계산 방법은 양자 화학에 기초한 계산 화학 방법으로, 본 실시예에서는 밀도 범함수 이론(density functional theory; DFT)을 기반으로 하는 제일원리 전자 구조 계산 방법을 사용하여, 전자 구조적으로 안정한 MOS 소자의 원자 구조를 계산할 수 있다. 게이트 산화막이 비정질 게이트 산화막인 경우, 비정질 산화물 원자 구조 생성을 위해 제일원리 분자 동력학 계산 방법이 더 고려되어 이의 결합 관계가 결정될 수 있다. 구체적으로, 원자 구조 생성을 위해 국소 밀도 근사(local density approximation, LDA)가 사용될 수 있다.
도 2는 상술한 방법에 의해 생성된 원자 구조를 나타낸다. 도 2(a)는 Ge 기반 MOS 소자(Ge/a-GeO2/Ge)의 원자 구조를 나타내며, 도 2(b)는 Si 기반 MOS 소자(게이트 산화막이 비정질)(Si/a-SiO2/Si), 도 2(c)는 Si 기반 MOS 소자(게이트 산화막이 결정질)(Si/c-SiO2/Si)의 원자 구조를 나타낸다.
도 2에서 MOS 소자의 원자 구조는 반도체 채널 원자층(Ge 또는 Si), 게이트 산화막 원자층(dTOX), 게이트 전극 원자층(Ge 또는 Si)으로 크게 구분된다. 게이트 산화막은 반도체 채널층과 게이트 전극 사이에 위치하여, 이들과의 사이에서 형성된 계면층을 포함할 수 있다. 이러한 계면층은 게이트 산화막이 정상적으로 형성되지 않은 층일 수 있으며, 게이트 산화막에 의한 절연 효과를 기대할 수 없는 층에 해당한다.
계면층은 미세한 두께로 게이트 절연막의 두께가 어느 정도 두꺼웠던 종래의 구조에서는 무시할 수 있는 수준이었으나, 게이트 산화막의 두께가 얇아진 본 실시예에 해당하는 나노 구조에서는 이 계면층을 통해 터널링이 발생할 수 있어 무시할 수 있는 수준이 아니며, 이를 고려한 나노 MOS 소자의 설계가 필요하다. 또한, 이러한 계면층의 두께는 게이트 산화막의 종류 및 두께에 따라 달리 형성될 수 있는 바, 원자 구조적인 관점에서의 분석이 더욱 필요하다.
도 2(c)에 도시된 바와 같이, 결정질 실리콘 산화막의 경우에는 이러한 계면층이 거의 발견되지 않음을 알 수 있다. 이와 달리 비정질 실리콘 산화막의 경우 이러한 계면층이 형성될 수 있으며, 이는 도 2(a) 및 도 2(b)에 도시된 바와 같은 원자 구조적인 관점에서도 계산될 수 있다.
도 2의 원자 구조에서, 반도체 채널과 게이트 전극은 동일한 원자, 제1 원자(100)로 구성될 수 있다. 도 2(a)에서 제1 원자는 Ge일 수 있고, 도 2(b), 도 2(c)에서 제1 원자는 Si일 수 있다.
반도체 채널과 게이트 산화막 사이를 제1 계면층(IL1) 그리고 게이트 산화막과 게이트 전극 사이를 제2 계면층(IL2)으로 정의할 때, 게이트 산화막 원자층(dTOX)은 반도체 채널 계면 원자층(dIL1), 이산화물(dioxide; DOX) 게이트 산화막 원자층(dDOX) 및 게이트 전극 계면 원자층(dIL2)으로 구분된다.
이산화물 게이트 산화막 원자층(dDOX)은 제1 원자(100)와 제2 원자(110)가 결합된 구조일 수 있으며, 제2 원자는 산소 원자에 해당한다.
도 2의 원자 구조에서, 제1 원자(100)와 제2 원자(110)의 결합 개수 및 제1 원자(100)의 결함에 의해, 게이트 산화막 원자층(dTOX)은 반도체 채널 계면 원자층(dIL1), 이산화물 게이트 산화막 원자층(dDOX) 및 게이트 전극 계면 원자층(dIL2)으로 구분될 수 있다. 여기서, 결함(Defect)은 제1 원자(100)의 결합 구조가 어떠한 방식으로 손상된 것을 의미할 수 있다. 제1 원자(100)가 4개의 제2 원자(110)와 결합 관계를 형성하지 않거나, 결함을 포함하는 경우, 반도체 채널 계면 원자층(dIL1) 및 게이트 전극 계면 원자층(dIL2)으로 구분될 수 있다. 게이트 산화막 원자층(dTOX)에서 반도체 채널 계면 원자층(dIL1) 및 게이트 전극 계면 원자층(dIL2)으로 정의되지 않은 영역, 즉, 제1 원자(100)가 제2 원자(110)와 4가 결합을 이루고 있는 이산화물 게이트 산화막 원자층(dDOX)이 정의될 수 있다. 반도체 채널 계면 원자층(dIL1) 및 게이트 전극 계면 원자층(dIL2)의 두께를 평균한 값을 계면층(dIL)으로 정의할 수 있다.
하기 표 1은 각각 상이한 게이트 산화막(dTOX)의 두께를 가진 Ge 기반 MOS 소자(GA1~GA4), Si 기반 MOS 소자(게이트 산화막이 비정질, SA1~SA3), Si 기반 MOS 소자(게이트 산화막이 결정질, SC1~SC3)의 원자 구조에서, 이산화물 게이트 산화막 원자층(dDOX) 및 계면층(dIL)의 두께의 구분을 위해 계산한 자료 등을 정리한 것이다.
[표 1]
Figure 112018059931583-pat00001
결정질 실리콘 산화막(c-SiO2)의 경우, 계면층(dIL)이 거의 형성되지 않았으나, 비정질 실리콘 산화막(a-SiO2), 나아가 비정질 게르마늄 산화막(a-GeO2)의 경우, 상당 두께의 계면층(dIL)이 형성될 수 있음을 확인할 수 있다. 특히, 비정질 게르마늄 산화막은 비정질 실리콘 산화막보다 두꺼운 계면층이 형성되는 바, 비정질 게르마늄 산화막의 이산화물 게이트 산화막의 두께를 결정하는 것은 이의 터널링 특성을 분석하는 데 중요한 자료가 될 수 있다.
이어서, MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고, 이를 바탕으로 상기 MOS 소자의 밴드갭 배열을 산출한다(S110).
제일원리 전자 구조 방법을 통해서 MOS 소자의 atom-PDOS를 산출한다. 한편 전자 구조 분석을 위해 전자간 상호작용을 추가적으로 고려한 국도 밀도 근사(LDA+U)가 사용될 수 있다. 도 3은 산출된 MOS 소자, 예시적으로 Ge 기반 MOS 소자(Ge/a-GeO2/Ge) 일 때 0.03 states/eV 값에서의 원자당 프로젝트 된 전자 상태 밀도를 z축을 따라 나타낸 것이다. 좁은 에너지 밴드갭(EgGe) 사이에 넓은 에너지 밴드갭(EgGeO2)이 형성되어 있는 것을 확인할 수 있으며, 좁은 에너지 밴드갭(EgGe)은 반도체 채널층, 게이트 전극에 해당하고, 넓은 에너지 밴드갭(EgGeO2)은 게르마늄 산화막(GeO2)에 해당하는 것을 알 수 있다. 게이트 산화막의 에너지 밴드갭(EgGeO2)이 넓게 형성됨에 따라 누설 전류가 차단되고 터널링이 방지될 수 있다.
다음으로, MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화막의 두께를 결정한다(S120).
MOS 소자의 밴드갭 배열과 원자 구조를 비교할 수 있다. 원자 구조에서 산출된 이산화물 게이트 산화막 원자층(dDOX)의 밴드갭 배열에서 소정 크기 이상을 나타내는 에너지 밴드갭의 높이를 비교하여 최종적인 유효 게이트 산화막의 두께를 결정할 수 있다. 게이트 산화막에 대응하는 밴드갭 배열에서 계면층에 대응하는 부분은, 계면 상태에 기인하여 노이즈가 많은 형태로 나타날 수 있다. 해당 부분은 원자 구조의 계면층(dIL)과 대응되고, 나머지 부분은 이산화물 게이트 산화막 원자층(dDOX)과 대응한다. 도 3에 도시된 바와 같이, 이산화물 게이트 산화막 원자층 (dDOX)으로 정의한 부분과 에너지 밴드갭(Eg GeO2)이 넓게 형성된 부분의 두께가 실질적으로 동일한 것을 확인할 수 있다. 즉, 게이트 산화막의 에너지 밴드갭(Eg GeO2)이 넓게 형성됨에 따라 누설 전류가 차단되고 터널링이 방지되는 점을 감안할 때, 이산화물 게이트 산화막 원자층(dDOX)은 게이트 산화막에서 실질적으로 산화막의 기능을 수행하는 유효 게이트 산화막에 해당하는 것을 상기 비교를 통해 확인할 수 있다. 여기서, 소정 크기 이상을 나타내는 에너지 밴드갭의 두께는 항상 이산화물 게이트 산화막 원자층(dDOX)보다 작거나 비슷할 수 있다. 따라서, 이산화물 게이트 산화막 원자층(dDOX)을 유효 게이트 산화막의 두께로 최종적으로 결정할 수 있다. 상술한 과정을 통해, 게이트 산화막에서 실질적인 산화막 기능을 수행하는 유효 산화막의 두께를 결정할 수 있다.
본 발명의 일 실시예에 따른 유효 산화막 두께를 결정하는 방법은 유효 산화막의 두께를 MOS 소자의 원자 구조를 바탕으로, 소정 크기 이상의 에너지 밴드갭의 두께를 고려하여 결정할 수 있다. 즉, 얇은 두께의 게이트 산화막에서 터널링 방지 기능을 수행하는 유효 산화막의 두께를 실효적으로 결정할 수 있다.
이하, 본 발명의 다른 실시예에 따른 임계 산화막 두께를 결정하는 방법에 대해 설명하도록 한다.
도 4는 본 발명의 다른 실시예에 따른 임계 산화막 두께를 결정하는 방법의 순서도이다. 여기서, 본 발명은 유효적으로 터널링 방지 및 누설 전류를 차단할 수 있는 최소 유효 게이트 산화막의 두께, 즉 임계 게이트 산화막 두께를 더 결정할 수 있다. 본 발명의 일 실시예에 따른 임계 산화막 두께를 결정 방법은 제일원리 계산 방법을 이용하여 생성된 상기 MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화물의 두께를 결정하고, 상기 밴드갭 배열로부터 가전자 대역 오프셋, 전도 대역 오프셋, 가전자 대역 오프셋 폭, 전도 대역 오프셋 폭을 결정하는 제1 단계(S210); 상기 MOS 소자의 게이트 산화막의 두께를 증가시키면서 상기 제1 단계를 반복 수행하는 제2 단계(S220); 및 상기 MOS 소자의 게이트 산화막의 두께가 증가되더라도 상기 가전자 대역 오프셋 및 상기 전도 대역 오프셋이 더 이상 증가하지 않고 수렴하는 유효 게이트 산화물의 두께를 임계 게이트 산화막 두께로 결정하는 제3 단계(S230)을 포함한다.
제1 단계(S210)에서, 먼저 반도체 채널층, 상기 반도체 채널층 상에 위치한 게이트 산화막, 상기 게이트 산화막 상에 위치하는 게이트 전극을 포함하는 MOS 소자의 유효 게이트 산화물 두께를 결정한다. 유효 게이트 산화물 두께를 결정하는 방법은 앞서 설명한 방법이 적용될 수 있다. 다음으로, 상기 밴드갭 배열로부터 가전자 대역 오프셋(VBO), 전도 대역 오프셋(CBO), 가전자 대역 오프셋 폭(WVBO), 전도 대역 오프셋 폭(WCBO)을 결정한다. 상기 파라미터를 결정하는 단계는 유효 게이트 산화막의 두께에 따른 밴드갭 오프셋의 크기로 결정되기 때문에 유효 게이트 산화막의 두께를 결정하는 단계 이후에 수행될 수 있다.
도 5는 도 3의 밴드갭 배열에서 가전자 대역 오프셋(VBO), 전도 대역 오프셋(CBO), 가전자 대역 오프셋 폭(WVBO), 전도 대역 오프셋 폭(WCBO)을 나타낸 도면이다. 밴드갭 배열로부터 가전자 대역 오프셋(VBO), 전도 대역 오프셋(CBO)을 결정한다. 가전자 대역 오프셋(VBO)은 Ge와 a-GeO2 사이의 최대 가전자 대역(VBM)의 차이이며, 전도 대역 오프셋(CBO)은 Ge와 a-GeO2 사이의 최소 전도 대역(CBM)의 차이이다. 도 5에서 VBO의 최대값 및 CBO의 최대값은 유효 산화막 범위 내에 존재하는 것을 알 수 있다.
터널링 특성에 대한 밴드 오프셋 폭의 영향을 조사하기 위해 가전자 대역 오프셋 폭(WVBO)과 전도 대역 오프셋 폭(WCBO)을 각각 정의한다. Ge 영역 VBM(VBMGe) 및 Ge 영역 CBM(CBMGe)에 매우 근접한 산화막 영역의 밴드 오프셋은 계면 상태에 기인하여 잡음이 많은 데이터를 나타낸다. 따라서, Ge 영역 VBM(VBMGe)에서 약 -1.0 eV 떨어진 곳을 기준으로 가전자대 오프셋 폭(WVBO)을 측정하고, Ge 영역 CBM(CBMGe)에서 약 1.0 eV 떨어진 곳을 기준으로 전도 대역 오프셋 폭(WCBO)을 측정한다.
다음으로, 상기 MOS 소자의 게이트 산화막의 두께를 증가시키면서 상기 제1 단계를 반복 수행하는 제2 단계(S220) 및 상기 MOS 소자의 게이트 산화막의 두께가 증가되더라도 상기 가전자 대역 오프셋 및 상기 전도 대역 오프셋이 더 이상 증가하지 않고 수렴하는 유효 게이트 산화물의 두께를 임계 게이트 산화막 두께로 결정하는 제3 단계(S230)가 수행된다.
제2 단계(S220)에서, 게이트 산화막의 두께 증가는 일정한 수치로 증가될 수 있고, 증가된 MOS 소자 각각에 대해 유효 게이트 산화물 두께 및 밴드갭 배열로부터 각 파라미터들을 결정할 수 있다. 예시적으로, 게이트 산화막의 두께는 0.1 nm 씩 증가될 수 있으나 이에 한정되는 것은 아니다.
하기 표 2는 각각 상이한 게이트 산화막(dTOX)의 두께를 가진 Ge 기반 MOS 소자(GA1~GA4), Si 기반 MOS 소자(게이트 산화막이 비정질, SA1~SA3), Si 기반 MOS 소자(게이트 산화막이 결정질, SC1~SC3)의 전자 구조에서 결정된 가전자 대역 오프셋(VBM), 전도 대역 오프셋(CBO), 가전자 대역 오프셋 폭(WVBO), 전도 대역 오프셋 폭(WCBO)을 나타낸다.
[표 2]
Figure 112018059931583-pat00002
게이트 산화막 두께가 증가함에 따라 게이트 산화막의 밴드갭은 부분적으로 형성된 상태에서 완전하게 형성된 상태로 발전할 수 있다. 즉, 가전자 대역 오프셋(VBO), 전도 대역 오프셋(CBO)은 산화막의 두께가 증가할수록 커지는 경향을 보이나, 일정 두께가 형성되는 경우 더 이상 증가하지 않고 수렴하는 경향을 나타낸다.
도 6은 유효 게이트 산화막 두께(dDOX)에 따른 가전자 대역 오프셋(VBM), 전도 대역 오프셋(CBO), 가전자 대역 오프셋 폭(WVBO), 전도 대역 오프셋 폭(WCBO) 변화를 도시한 것으로 표 2의 내용을 그래프로 표시한 것이다. 도 6에서 붉은색 선 및 붉은색 원은 Ge 기반 MOS 소자(GA1~GA4), 파란색 선 및 파란색 네모는 Si 기반 MOS 소자(게이트 산화막이 비정질, SA1~SA3), 검은색 선 및 검은색 세모는 Si 기반 MOS 소자(게이트 산화막이 결정질, SC1~SC3)를 각각 나타낸다. 도형이 폐쇄(Closed)된 형태는 VBO, 도형이 개방(Open)된 형태는 CBO와 관련된 값을 각각 나타낸다.
도 6에 도시된 바와 같이, Ge 기반 MOS 소자는 a-GeO2의 유효 게이트 산화막(dDOX)의 두께가 약 0.85 nm되는 시점에서 가전자 대역 오프셋(VBO) 및 전도 대역 오프셋(CBO)이 수렴하는 경향을 나타낸다. Ge 기반 MOS 소자는 유효 게이트 산화막(dDOX)이 0.85 nm 이하의 범위에 있으면, 유효 게이트 산화막(dDOX)이 증가함에 따라 가전자 대역 오프셋(VBO) 및 전도 대역 오프셋(CBO), 가전자 대역 오프셋 폭(WVBO) 및 전도 대역 오프셋 폭(WCBO)이 점차 증가할 수 있다. 이와 달리 유효 게이트 산화막(dDOX)이 0.85 nm를 넘으면 유효 게이트 산화막(dDOX)이 증가하더라도 가전자 대역 오프셋 폭(WVBO) 및 전도 대역 오프셋 폭(WCBO)만 증가하며, 완전히 형성된 가전자 대역 오프셋(VBO), 전도 대역 오프셋(CBO)은 수렴된 값으로 유지될 수 있다. 즉, 가전자 대역 오프셋 폭(WVBO) 및 전도 대역 오프셋 폭(WCBO)은 미리 설정된 기준 치 이상의 값의 일정 수치를 나타내고, 가전자 대역 오프셋(VBO) 및 전도 대역 오프셋(CBO)이 증가하지 않고 수렴하는 유효 게이트 산화막의 두께를 임계 게이트 산화막의 두께로 결정할 수 있다. 여기서, Ge 기반 MOS 소자의 임계 산화막 두께는 약 0.85 nm 인 것을 확인할 수 있다.
본 실시예에 따른 MOS 소자의 임계 게이트 산화막 두께 결정 방법은 얇은 게이트 산화막의 밴드갭이 형성되어 터널링을 방지할 수 있는 최소 유효 산화막 두께에 해당하는 임계 게이트 산화막의 두께를 원자 구조적인 방법에 기초하여 결정할 수 있다. 이에 따라, 나노 사이즈에 해당하는 게이트 산화막의 터널링 특성을 원자 구조적인 관점에서 파악할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만 본 발명은 이러한 실시예들 또는 도면에 의해 한정되는 것으로 해석되어서는 안 되며, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 제1 원자
110: 제2 원자

Claims (10)

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  6. 반도체 채널층, 상기 반도체 채널층 상에 위치한 게이트 산화막, 상기 게이트 산화막 상에 위치하는 게이트 전극을 포함하는 MOS 소자의 임계 게이트 산화막 두께 결정 방법으로서, 상기 방법은
    제일원리 계산 방법을 이용하여 생성된 상기 MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화물의 두께를 결정하고, 상기 밴드갭 배열로부터 가전자 대역 오프셋, 전도 대역 오프셋, 가전자 대역 오프셋 폭, 전도 대역 오프셋 폭을 결정하는 제1 단계;
    상기 MOS 소자의 게이트 산화막의 두께를 증가시키면서 상기 제1 단계를 반복 수행하는 제2 단계; 및
    상기 MOS 소자의 게이트 산화막의 두께가 증가되더라도 상기 가전자 대역 오프셋 및 상기 전도 대역 오프셋이 더 이상 증가하지 않고 수렴하게 되는 유효 게이트 산화물의 두께를 임계 게이트 산화막 두께로 결정하는 제3 단계를 포함하는 임계 게이트 산화막 두께 결정 방법.
  7. 제6 항에 있어서,
    상기 제1 단계는,
    제일원리 계산 방법을 이용하여 상기 MOS 소자의 원자 구조를 생성하는 단계;
    상기 MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고, 이를 바탕으로 상기 MOS 소자의 밴드갭 배열을 산출하는 단계; 및
    상기 MOS 소자의 원자 구조와 상기 MOS 소자의 밴드갭 배열을 비교하여 유효 게이트 산화물의 두께를 결정하는 단계를 포함하는 임계 게이트 산화막 두께 결정 방법.
  8. 제7 항에 있어서,
    상기 제2 단계는,
    상기 게이트 산화막의 두께를 0.1 nm씩 증가하고, 두께가 증가된 MOS 소자의 유효 게이트 산화물의 두께를 결정하고, 상기 밴드갭 배열로부터 가전자 대역 오프셋, 전도 대역 오프셋, 가전자 대역 오프셋 폭, 전도 대역 오프셋 폭을 결정하는 것을 반복적으로 수행하는 것을 포함하는 임계 게이트 산화막 두께 결정 방법.
  9. 제8 항에 있어서,
    상기 제3 단계에서, 상기 가전자 대역 오프셋 폭 및 상기 전도 대역 오프셋 폭은 각각 미리 설정된 기준치 이상의 값을 나타내는 임계 게이트 산화막 두께 결정 방법.
  10. 제7 항에 있어서,
    상기 제일원리 계산 방법을 이용하여 상기 MOS 소자의 원자 구조를 생성하는 단계는,
    밀도 범 함수 이론(density functional theory, DFT)을 기반으로 하는 제일원리 전자구조 계산 방법을 사용하며, 상기 게이트 산화막이 비정질 게이트 산화막인 경우, 비정질 산화물의 원자 구조 생성을 위해 제일원리 분자동력학 계산 방법이 더 고려되는 것을 포함하고,
    상기 MOS 소자의 원자당 프로젝트 된 전자 상태 밀도(atom-PDOS)를 산출하고 상기 MOS 소자의 밴드갭 배열을 산출하는 단계는, 전자 구조 분석을 위해 전자간 상호작용을 추가적으로 고려한 국도 밀도 근사(LDA+U)가 사용하는 것을 포함하는 임계 게이트 산화막 두께 결정 방법.
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