JP4579358B2 - 電界効果トランジスタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電界効果トランジスタの製造方法に関し、より詳しくは、集積回路の基本単位を構成するのに適した電界効果トランジスタを作製する製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
ＬＳＩ（大規模集積回路）の基本単位を構成するＭＯＳＦＥＴ（電界効果トランジスタ）では、微細化に伴いゲート長が短くなるにつれて、Ｓファクタ（後述する式（４）で定義される）が劣化する傾向があるため、この対策として、図２２に示すようなＳＯＩ（シリコン・オン・インシュレータ）型ＭＯＳＦＥＴが提案されている。このＳＯＩ型ＭＯＳＦＥＴは、シリコン基板８０１上に埋め込み絶縁体層８０２を介して低不純物濃度の単結晶シリコンからなる活性層８１２（厚さｔ）を備え、この活性層８１２上に形成されたゲート８１４（ゲート絶縁膜８１５およびゲート電極８１６を含む）と、このゲート８１４の両側の活性層内に形成されたソース領域８０３、ドレイン領域８０４とを有している。ソース領域８０３は、高濃度ソース領域８０５と、そこからゲート８１４の端部直下まで延びるソース側ＬＤＤ（ライトリ・ドープト・ドレイン）領域８０７とからなり、同様に、ドレイン領域８０４は、高濃度ドレイン領域８０６と、そこからゲート８１４の端部直下まで延びるドレイン側ＬＤＤ領域８０８とからなっている。活性層８１２の厚さｔは薄く、かつ不純物濃度は低く抑えられているので、動作時には、ゲート８１４の電位による活性層８１２内への空乏層の延びが埋め込み絶縁体８０２によって制限され、その結果、ゲート電位のうち、活性層８１２内へ空乏層を延ばす成分が減少して、その分だけチャネル領域８０９の反転層を形成する成分が増加する。したがって、トランジスタのスイッチング特性を決めるサブスレッショルド特性が向上して、Ｓファクタを改善できる。同時に、平面型ＭＯＳＦＥＴと比較した場合、同じオフ電流ではしきい値電圧を小さくできるので、高駆動能力を実現できる。
【０００３】
しかし、このＳＯＩ型ＭＯＳＦＥＴは、チャネル領域８０９を含む活性層８１２と基板８０１とが埋め込み絶縁体８０２で分離されているため、動作時に活性層８１２中で発生したホットキャリアが基板８０１へ放出されない。このため、基板浮遊効果によりドレイン耐圧が低下するという問題がある。
【０００４】
これに対して、図２４（ｄ）に示すような擬（Ｑｕａｓｉ）ＳＯＩ型ＭＯＳＦＥＴが提案されている（Ｎｇｕｙｅｎ ｅｔ．ａｌ、ＩＥＤＭ９２ Ｔｅｃｈ． Ｄｉｇ．、ｐｐ．３４１）。この擬ＳＯＩ型ＭＯＳＦＥＴでは、活性層１０１２のうちドレイン側部分（半分）の下方のみに埋め込み絶縁体９１２が形成され、活性層１０１２はソース側でエピタキシャルシリコン１０１３を介してシリコン基板１００１と導通している。この擬ＳＯＩ型ＭＯＳＦＥＴを作製する場合、典型的には、図２４（ａ）に示すように、まず比抵抗１５ΩｃｍのＰ型シリコン基板１０１７上に、熱酸化により厚さ０．６μｍの酸化膜１０３５を形成し、その酸化膜１０３５に図示のような基板表面１００１ａに達する２段の溝１０３６を形成する（なお、上段の開口寸法ｄ2は下段の開口寸法ｄ1の約２倍である。）。次に図２４（ｂ）に示すように、枚葉型ランプヒートＡＳＭリアクタを用いて、温度９００℃、雰囲気圧力１５ｔｏｒｒで選択エピタキシャル成長法により、２段の溝１０３６を完全に埋め込むようにエピタキシャルシリコン層１０１３を形成する。成長レートは６０Å／ｓｅｃ程度である。次に図２４（ｃ）に示すように、ウエステック（Ｗｅｓｔｅｃｈ）枚葉ポリッシャである、ナルコ（Ｎａｌｃｏ）２３５４を用いてシリコン研磨を行い、エピタキシャルシリコン層１０１３の表面を平坦に加工する（エピタキシャルシリコン層表面１０１３ａと酸化膜表面１０３５ａとを一致させる。）。エピタキシャルシリコン層１０１３のうち溝１０３６の上段を埋めた部分が活性層１０１２となる。その後、図２４（ｄ）に示すように、通常のＭＯＳＦＥＴの形成工程を用いて、ゲート絶縁膜１０１５およびゲート電極１０１６からなるゲート１０１４と、高濃度ソース領域１００５およびソース側ＬＤＤ領域１００７からなるソース領域１００３と、高濃度ドレイン領域１００６およびドレイン側ＬＤＤ領域１００８からなるドレイン領域１００４とを形成する。
【０００５】
この擬ＳＯＩ型ＭＯＳＦＥＴでは、活性層１０１２とシリコン基板１００１とが導通しているので、基板浮遊効果によりドレイン耐圧が低下するという現象は生じない。しかし、ソース側とドレイン側とが非対称に構成されているため、電気特性においても非対称性が発現するという問題がある。例えば、この擬ＳＯＩ型ＭＯＳＦＥＴのゲート幅を２０μｍ、実効チャネル長を１．２μｍ、ゲート１０１４と埋め込み絶縁体１００２とのオーバラップ長を０．７５μｍとする。動作条件としてドレイン電圧を３Ｖとし、ゲートオーバドライブの値を一定にし、しきい値電圧の差を補正するため、ゲート電圧をしきい値電圧より３Ｖ大きく設定したとき、ソースとドレインを入れ換えたときの駆動電流の差が約１ｍＡあった。また、ゲート電圧をしきい値電圧に等しく設定したとき、ソースとドレインとの間の耐圧の差が１．５Ｖ以上あった。このため、この擬ＳＯＩ型ＭＯＳＦＥＴの用途は、このような非対称性が無視できる回路のみに限定されるという問題がある。
【０００６】
別のタイプのＭＯＳＦＥＴとして、図２３に示すように、チャネル領域１１０９の中央部下方に埋め込み絶縁体１１４０を有し、かつ対称的な構造をもつ素子が提案されている（特開平５−２０６４５５号公報）。このＭＯＳＦＥＴは、シリコン基板１１０１上に、断面メサ状の絶縁体領域１１４０と、この絶縁体領域１１４０の図において左側、右側、上側を取り囲む半導体領域１１１０，１１１１，１１１２と、半導体領域１１１２上に設けられたゲート１１１４（ゲート絶縁膜１１１５およびゲート電極１１１６を含む）と、半導体領域１１１０に隣接するソース領域１１０３と、半導体領域１１１１に隣接するドレイン領域１１０４を有している。
【０００７】
このＭＯＳＦＥＴでは、チャネル領域１１０９を含む活性領域１１１２が半導体領域１１１０，１１１１を介してシリコン基板１１０１と導通しているので、基板浮遊効果を防止できる。また、絶縁体領域１１４０がチャネル領域１１０９の中央部に接近して形成されており、ドレイン１１０４からの空乏層の延びを抑制するようになっているので、ＤＩＢＬ（ドレイン・インデュースト・バリア・ロウワリング）とパンチスルーを有効に抑制できる。したがって、ドレイン耐圧を高めることができる。また、ソース、ドレイン間で対称な構造を持つので、このＭＯＳＦＥＴは、対称性を必要とする回路にも適用され得る。
【０００８】
しかし、絶縁体領域１１４０がチャネル方向全域ではなく中央部に設けられているのみであるため、動作時に基板（またはウエル）１１０１、ソース１１０３、ドレイン１１０４の少なくとも一つと、ゲート１１１４との間に電位差が生じるようにしたとき、ゲート１１１４の電位による活性領域１１１２内への空乏層の延びを一部（チャネル領域中央部）しか制限できない。このため、Ｓファクタと駆動能力の望ましい向上が得られないという問題がある。
【０００９】
そこで、この発明の目的は、対称性を必要とする回路にも適用でき、高いドレイン耐圧と良好なＳファクタと高駆動能力とを同時に実現できる電界効果トランジスタを作製する電界効果トランジスタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明の製造方法によって作製すべき電界効果トランジスタは、
半導体基板またはウエル領域内に、互いに離間して設けられたソース領域およびドレイン領域と、上記ソース領域とドレイン領域との間のチャネル領域を覆うゲートを備え、
上記半導体基板またはウエル領域内に、上記ソース領域の下方の位置からチャネル領域の下方を通って上記ドレイン領域の下方の位置まで延在する絶縁体領域を有し、
上記ソース領域、ドレイン領域と上記絶縁体領域との間に、それぞれ上記チャネル領域の導電型と同じ導電型を持つ半導体領域を有し、
上記チャネル領域と上記半導体基板またはウエル領域とが上記半導体領域を介して連なっているものである。
【００１１】
上記電界効果トランジスタは、ソース、ドレイン間で対称な構造を持つので、ソースとドレインとを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲートの電位によるゲートと絶縁体領域との間の領域（以下「活性領域」という。活性領域はチャネル領域を含む。）内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域によって制限されるので、ゲート電位のうち、活性領域内へ空乏層を延ばす成分が減少して、その分だけチャネル領域の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上（オフ電流を抑制しつつ、しきい値電圧を低く抑えられる）して、高駆動能力を実現できる。また、上記ソース領域、ドレイン領域と上記絶縁体領域との間に、それぞれ上記チャネル領域の導電型と同じ導電型を持つ半導体領域を有し、上記チャネル領域と上記半導体基板またはウエル領域とが上記半導体領域を介して連なっているので、活性領域と半導体基板またはウエル領域との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域、ドレイン領域にその分だけ高電圧を印加でき、高速動作が可能となる。
【００１２】
なお、熱平衡状態または動作時に、ソース領域またはドレイン領域のいずれか一方から延びる空乏層が上記絶縁体領域に達して上記半導体領域が空乏化されたり、ゲート電位の影響でゲート側から延びる空乏層が上記絶縁体領域に達して上記活性領域が完全に空乏化されたとしても、電荷の移動自体は可能であり、基板浮遊効果が防止される。
【００１３】
この発明の電界効果トランジスタの製造方法は、上記電界効果トランジスタを作製する電界効果トランジスタの製造方法であって、
下地シリコン基板、絶縁体層および単結晶シリコン層をこの順に有するＳＯＩウエハに対してフォトリソグラフィおよびエッチングを行って、上記ＳＯＩウエハに上記単結晶シリコン層から下地シリコン基板まで達する溝を所定の間隔で複数形成して、上記絶縁体層を複数の絶縁体領域に分離する工程と、
エピタキシャル成長を行って、上記各溝内をエピタキシャルシリコンで埋め込む工程と、
上記ＳＯＩウエハの表面側を研磨して、上記単結晶シリコン層の表面と上記溝内のエピタキシャルシリコンの表面とが同一面をなすように平坦化する工程と、
上記各絶縁体層上に存在する単結晶シリコン層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
ゲート電極をマスクとして上記単結晶シリコン層の表面に不純物をイオン注入するとともにアニールを行って、上記ゲート電極の側方からこのゲート電極の直下でかつ上記絶縁体層の上方の位置まで延在するソース領域、ドレイン領域を形成する工程とを有することを特徴とする。
【００１４】
この発明の電界効果トランジスタの製造方法によれば、上記電界効果トランジスタが容易に作製される。しかも、活性領域（チャネル領域を含む）となるのは、エピタキシャルシリコン層ではなく、元のＳＯＩウエハの単結晶シリコン層であるから、欠陥の少ない活性領域が設けられる。なお、活性領域をエピタキシャルシリコンで構成すると、そのエピタキシャルシリコン中の転位や粒界等の欠陥（エピタキシャル成長時に発生する）によって、電流駆動能力の低下が問題となることがある。
【００１５】
一実施形態の電界効果トランジスタの製造方法は、上記電界効果トランジスタの製造方法において、上記複数の溝を形成して上記絶縁体層を複数の絶縁体領域に分離する工程で、上記チャネル領域下方を通る絶縁体領域と、この絶縁体領域から離間し、かつ上記ソース領域、ドレイン領域の下部にそれぞれ配置されるべき第二、第三の絶縁体領域とを形成するように、上記溝の間隔を設定することを特徴とする。
【００１６】
この一実施形態の電界効果トランジスタの製造方法によれば、いたずらに工程数を増やすことなく、上記一実施形態の電界効果トランジスタが容易に作製される。
【００１７】
別の局面では、この発明の電界効果トランジスタの製造方法は、
表面に断面凹状の溝を有する半導体基板上に絶縁体を全面に堆積して、上記溝を絶縁体で埋め込む工程と、
上記半導体基板の表面側を研磨して、上記半導体基板の表面と上記溝内の絶縁体の表面とが同一面をなすように平坦化する工程と、
上記半導体基板に対して上記絶縁体の表面側部分を選択的にエッチングして、上記溝の底部に平坦な表面を持つ絶縁体を残す工程と、
エピタキシャル成長を行って、少なくとも上記溝内の絶縁体表面とシリコン側壁とに沿って、略均一な厚さで断面凹状に単結晶シリコン層を成長させる工程と、
少なくとも上記単結晶シリコン層がつくる凹部の内面に沿って、略均一な厚さで断面凹状に不純物を含む絶縁体を堆積する工程と、
上記絶縁体を異方性エッチングして、上記断面凹状の絶縁体の底部を除去し、残された絶縁体からなる側壁の間の隙間に上記単結晶シリコン層を露出させる工程と、
酸化を行って、上記隙間に露出した単結晶シリコン層の表面にゲート酸化膜を形成するとともに、上記絶縁体側壁中の不純物をこの絶縁体側壁と接触している上記単結晶シリコン層の内面部分に拡散させてソース領域、ドレイン領域の少なくとも一部を形成する工程と、
上記絶縁体側壁の間の隙間を埋めるようにゲート電極を形成する工程を有することを特徴とする。
【００１８】
この発明の電界効果トランジスタの製造方法によれば、対称性を必要とする回路にも適用でき、高いドレイン耐圧と良好なＳファクタと高駆動能力とを同時に実現できる電界効果トランジスタが作製される。すなわち、この発明により作製された電界効果トランジスタは、ソース、ドレイン間で対称な構造を持つので、ソースとドレインとを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲートの電位による活性領域内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域によって制限されるので、ゲート電位のうち、活性領域内へ空乏層を延ばす成分が減少して、その分だけチャネル領域の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、上記単結晶シリコン層の上記内面部分のソース領域、ドレイン領域と上記絶縁体領域との間に、それぞれ上記単結晶シリコン層のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域と上記半導体基板とが上記半導体領域を介して連なっているので、活性領域と半導体基板との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域、ドレイン領域にその分だけ高電圧を印加でき、高速動作が可能となる。
【００１９】
また、この発明の電界効果トランジスタの製造方法によれば、断面凹状の溝内に絶縁体を形成するとき、フォトリソグラフィを行うことなく、上記溝に対して自己整合的に形成できる。また、ソース領域、ドレイン領域を拡散形成するとき、および、ゲートを形成するときも、フォトリソグラフィを行うことなく、上記溝に対して自己整合的（単結晶シリコン層や絶縁体側壁を介して間接的にではあるが）に形成できる。したがって、上述の電界効果トランジスタを容易に作製できる。
【００２０】
さらに別の局面では、この発明の電界効果トランジスタの製造方法は、
表面に断面凹状の溝を有する半導体基板に、酸素イオンを所定の注入エネルギで注入して、上記溝の底面から半導体基板中に所定距離だけ入った深さレベルに上記溝の底面と平行に延在する第一の酸素イオン注入領域を形成するとともに、上記溝外で上記溝の下部よりも上方の深さレベルに第二の酸素イオン注入領域を形成する工程と、
アニールを行って上記第一、第二の酸素イオン注入領域中の酸素と半導体基板材料とを反応させて、上記第一、第二の酸素イオン注入領域をそれぞれ第一、第二の絶縁体領域に変化させる工程と、
上記半導体基板の表面側を研磨して、上記溝の下部を残しながら上記第二の絶縁体領域を除去する工程と、
少なくとも上記残された溝の内面に沿って、略均一な厚さで断面凹状に不純物を含む絶縁体を堆積する工程と、
上記絶縁体を異方性エッチングして、上記断面凹状の絶縁体の底部を除去し、残された絶縁体からなる側壁の間の隙間に上記溝の底面を露出させる工程と、
酸化を行って、上記隙間に露出した溝の底面にゲート酸化膜を形成するとともに、上記絶縁体側壁中の不純物をこの絶縁体側壁と接触している上記溝の内面部分に拡散させてソース領域、ドレイン領域の少なくとも一部を形成する工程と、
上記絶縁体側壁の間の隙間を埋めるようにゲート電極を形成する工程を有することを特徴とする。
【００２１】
この発明の電界効果トランジスタの製造方法によれば、対称性を必要とする回路にも適用でき、高いドレイン耐圧と良好なＳファクタと高駆動能力とを同時に実現できる電界効果トランジスタが作製される。すなわち、この発明により作製された電界効果トランジスタは、ソース、ドレイン間で対称な構造を持つので、ソースとドレインとを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲートの電位による活性領域内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域によって制限されるので、ゲート電位のうち、活性領域内へ空乏層を延ばす成分が減少して、その分だけチャネル領域の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、上記溝の内面部分のソース領域、ドレイン領域と上記絶縁体領域との間に、それぞれ半導体基板材料のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域と上記絶縁体領域の下方の半導体基板とが上記半導体領域を介して連なっているので、活性領域と上記絶縁体領域の下方の半導体基板との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域、ドレイン領域にその分だけ高電圧を印加でき、高速動作が可能となる。しかも、活性領域（チャネル領域を含む）となるのは、エピタキシャルシリコン層ではなく、元の半導体基板材料であるから、欠陥の少ない活性領域が設けられる。したがって、さらに電流駆動能力を改善できる。
【００２２】
また、この発明の電界効果トランジスタの製造方法によれば、断面凹状の溝の下方に絶縁体領域を形成するとき、および、ソース領域、ドレイン領域を拡散形成するとき、フォトリソグラフィを行うことなく、上記溝に対して自己整合的に形成できる。また、ゲートを形成するときも、フォトリソグラフィを行うことなく、上記溝に対して自己整合的（絶縁体側壁を介して間接的にではあるが）に形成できる。したがって、上述の電界効果トランジスタを容易に作製できる。
【００２３】
さらに別の局面では、この発明の電界効果トランジスタの製造方法は、
表面に断面凹状の溝を有する半導体基板に、フォトリソグラフィを行って上記溝に対応する開口を有するレジストパターンを形成する工程と、
上記レジストパターンをマスクとして上記半導体基板の表面に酸素イオンを所定の注入エネルギで注入して、上記溝の底面から半導体基板中に所定距離だけ入った深さレベルに上記溝の底面と平行に延在する酸素イオン注入領域を形成する工程と、
アニールを行って上記酸素イオン注入領域中の酸素と半導体基板材料とを反応させて、上記酸素イオン注入領域を絶縁体領域に変化させる工程と、
上記レジストパターンを除去した後、少なくとも上記溝の内面に沿って、略均一な厚さで断面凹状に不純物を含む絶縁体を堆積する工程と、
上記絶縁体を異方性エッチングして、上記断面凹状の絶縁体の底部を除去し、残された絶縁体からなる側壁の間の隙間に上記溝の底面を露出させる工程と、
酸化を行って、上記隙間に露出した溝の底面にゲート酸化膜を形成するとともに、上記絶縁体側壁中の不純物をこの絶縁体側壁と接触している上記溝の内面部分に拡散させてソース領域、ドレイン領域の少なくとも一部を形成する工程と、
上記絶縁体側壁の間の隙間を埋めるようにゲート電極を形成する工程を有することを特徴とする。
【００２４】
この発明の電界効果トランジスタの製造方法によれば、対称性を必要とする回路にも適用でき、高いドレイン耐圧と良好なＳファクタと高駆動能力とを同時に実現できる電界効果トランジスタが作製される。すなわち、この発明により作製された電界効果トランジスタは、ソース、ドレイン間で対称な構造を持つので、ソースとドレインとを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲートの電位による活性領域内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域によって制限されるので、ゲート電位のうち、活性領域内へ空乏層を延ばす成分が減少して、その分だけチャネル領域の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、上記溝の内面部分のソース領域、ドレイン領域と上記絶縁体領域との間に、それぞれ半導体基板材料のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域と上記絶縁体領域の下方の半導体基板とが上記半導体領域を介して連なっているので、活性領域と上記絶縁体領域の下方の半導体基板との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域、ドレイン領域にその分だけ高電圧を印加でき、高速動作が可能となる。したがって、さらに電流駆動能力を改善できる。
【００２５】
また、この発明の電界効果トランジスタの製造方法によれば、断面凹状の溝の下方に絶縁体領域を形成するとき、および、ソース領域、ドレイン領域を拡散形成するとき、フォトリソグラフィを行うことなく、上記溝に対して自己整合的に形成できる。また、ゲートを形成するときも、フォトリソグラフィを行うことなく、上記溝に対して自己整合的（絶縁体側壁を介して間接的にではあるが）に形成できる。したがって、上述の電界効果トランジスタを容易に作製できる。
【００２６】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２７】
（第１実施形態）
図１は、一実施形態の製造方法によって作製すべき電界効果トランジスタとしてのＮＭＯＳトランジスタを示している。このＮＭＯＳトランジスタは、ｐ型シリコン基板１０１上に、互いに離間して設けられたｎ型ソース領域１０３およびｎ型ドレイン領域１０４と、上記ソース領域１０３とドレイン領域１０４との間のｐ型チャネル領域１０９を覆うゲート１１４を備えている。ソース領域１０３は、図においてゲート１１４の左側方に離間して設けられた或る接合深さを持つ高濃度ソース領域１０５と、この高濃度ソース領域１０５よりも浅い接合深さを持ち、高濃度ソース領域１０５のゲート側端部からゲート直下の位置まで延在するソース側ＬＤＤ領域１０７とからなっている。ドレイン領域１０４は、ゲート１１４の右側方に離間して設けられた或る接合深さを持つ高濃度ドレイン領域１０６と、この高濃度ドレイン領域１０６よりも浅い接合深さを持ち、高濃度ドレイン領域１０６のゲート側端部からゲート直下の位置まで延在するドレイン側ＬＤＤ領域１０８とからなっている。
【００２８】
上記シリコン基板１０１上には、ソース側ＬＤＤ領域１０７の下方の位置からチャネル領域１０９の下方を通ってドレイン側ＬＤＤ領域１０８の下方の位置まで延在する埋めこみ絶縁体領域１０２が設けられている。絶縁体領域１０２の上面のレベルは、高濃度ソース領域１０５、高濃度ドレイン領域１０６の接合深さよりも浅いレベルにある。これによって、ゲート１１４と絶縁体領域１０２との間の活性領域１１２（チャネル領域を含む。）の厚さｔが規定されている。
【００２９】
ソース側ＬＤＤ領域１０７，高濃度ソース領域１０５と絶縁体領域１０２の左上コーナ部との間にｐ型の半導体領域１１０ａ，１１０ｂが存在し、ドレイン側ＬＤＤ領域１０８，高濃度ドレイン領域１０６と絶縁体領域１０２の右上コーナ部との間にｐ型の半導体領域１１１ａ，１１１ｂが存在している。この結果、チャネル領域１０９とシリコン基板１０１とがそれらと同じ導電型の半導体領域１１０ａ，１１０ｂおよび１１１ａ，１１１ｂを介して連なっている。
【００３０】
このトランジスタのディメンジョンは次の通りに設定されている。まず、ゲート１１４長は２μｍ程度である。なお、このような「程度」という表現は、設定誤差の範囲を示している（以下同様。）。また、ゲート酸化膜１１５の厚さは１００Å程度、活性層１１２の厚さｔは５１０Å程度、埋め込み絶縁体領域１０２の厚さは１μｍ程度、埋め込み絶縁体領域とソース／ドレイン領域との間の半導体領域１１０ａ，１１０ｂおよび１１１ａ，１１１ｂの幅ｄは５００Å程度である。高濃度ソース／ドレイン領域１０５、１０６の接合深さは１１００Å程度、その不純物濃度は３×１０20ｃｍ-3程度、ＬＤＤ領域１０７、１０８の接合深さは３６０Å程度、その不純物濃度６×１０19ｃｍ-3程度である。チャネル領域１０９の不純物濃度は３×１０17ｃｍ-3程度に設定されている。
【００３１】
このトランジスタでは、半導体領域１１０ａ，１１０ｂおよび１１１ａ，１１１ｂのお陰でチャネル領域１０９とシリコン基板１０１とが絶縁されることがなく、少なくとも一方の半導体領域を通して、チャネル領域１０９からホットキャリアを効率良くシリコン基板１０１に放出することができる。ディメンジョンにおいては、ドレイン耐圧は８Ｖ以上あり、高いドレイン耐圧を得ることができる。なお、同じディメンジョンのＳＯＩ型ＭＯＳＦＥＴでは、活性層１１２中で発生したホットキャリアが基板に放出されず活性層内に蓄積されるため、ドレイン耐圧は４Ｖ程度しかない。よって、このトランジスタでは、ドレイン耐圧を４Ｖ程度改善できたことになる。
【００３２】
また、このトランジスタは、擬ＳＯＩ型ＭＯＳＦＥＴとは異なり、左右対称な構造を持つので、電気的にも対称性が保証される。よって、パストランジスタ回路の様に、ソースとドレインを入れ換えて動作するような対称性を必要とする回路にも、良好に適用できる。
【００３３】
さらに、活性層１１２に存在する空乏層は、チャネル領域１０９に反転層が形成され始めた時には、最大空乏層幅Ｗｍａｘに達しており、そのＷｍａｘは次式（１）のように定義される。
【００３４】
【数１】
ここで、εSは半導体の比誘電率（Ｓｉの場合１１．９）、ε0は真空の誘電率（８．８５×１０-14Ｆ／ｃｍ）である。ｋはボルツマン定数（１．３８×１０-23Ｊ／Ｋ）、Ｔは絶対温度、ｎｉは真性キャリヤ密度（Ｔ＝３００Ｋ，Ｓｉの場合１．４５×１０10ｃｍ-3）、ｑは素電荷（１．６０×１０-19Ｃ）、Ｎａはチャネル不純物濃度である。
【００３５】
絶対温度Ｔとして３００Ｋ、チャネル不純物濃度Ｎａとしてこの例におけるチャネル領域１０９の不純物濃度３×１０17ｃｍ-3を用いると、（１）式より、最大空乏層幅Ｗｍａｘは約６２０Åになる。活性層１１２の厚さが５１０Å程度であるから、このトランジスタは、動作時に、活性層１１２が完全に空乏化している。したがって、ゲート電位のうち、活性層１１２内の空乏層を延ばす成分が減少し、その分だけチャネル領域１０９の反転層を形成する成分が増加する。この結果、完全空乏型のデバイス特性が得られ、Ｓファクタを向上でき、高駆動能力を達成できる。
【００３６】
また、完全空乏化するためには、最大空乏層幅Ｗｍａｘが５１０Å以下にならないように、チャネル不純物濃度Ｎａを設定する必要がある。この例のディメンジョンならば、チャネル不純物濃度Ｎａは４．５×１０17ｃｍ-3以下でなければならない。また、活性層１１２の厚さを変えた場合は、チャネル不純物濃度Ｎａは、式（１）における最大空乏層幅Ｗｍａｘが活性層１１２の厚さ以下にならない範囲で設定すれば、活性層を完全空乏化することができ、Ｓファクタを向上でき、高駆動能力を達成できる。
【００３７】
この例に示したディメンジョンにおいては、Ｓファクタは６１ｍＶ／ｄｅｃ．を達成している。この例のディメンジョンと同様のディメンジョンの平面ＭＯＳＦＥＴにおいては、Ｓファクタは、９２ｍＶ／ｄｅｃ．である。また、この例のディメンジョンと同様のディメンジョンで、完全空乏型ＳＯＩ型ＭＯＳＦＥＴにおいては、Ｓファクタは６１ｍＶ／ｄｅｃ．である。つまり、このトランジスタは、平面ＭＯＳＦＥＴに比べて、Ｓファクタが３１ｍＶ／ｄｅｃ．も向上しており、また、完全空乏型ＳＯＩ型ＭＯＳＦＥＴと同じＳファクタを達成している。これは、完全空乏型ＳＯＩ型ＭＯＳＦＥＴ同様、ソース、および、基板またはウエル、および、ドレインの内のひとつ以上とゲートとの間に電位差が生じるようにした場合、活性層が完全空乏化して、完全空乏型のデバイス特性を得ることができることを示している。
【００３８】
ただし、活性層１１２全域が空乏化していない場合でも、ソース、および、基板またはウエル、および、ドレインの内のひとつ以上とゲートとの間に電位差が生じるようにした場合、もしくは、電位を全く与えてない場合のどちらかの場合に、活性層１１２に存在し、かつ、ゲートの電位の影響を受ける空乏層が、埋め込み絶縁体１０２に到達することにより、活性層１１２内の空乏層の延びが制限される。それによって、Ｓファクタ向上や、駆動能力の向上が達成される。
【００３９】
さらに、高濃度ソース領域１０５と高濃度ドレイン領域１０６の間に埋め込み絶縁体領域１０２が存在するので、ドレイン領域１０４からの空乏層の延びを効率よく制限できる。それは、ＤＩＢＬやパンチスルーの抑制に効果が有る。この結果、さらなる微細化を容易に実行できる。
【００４０】
また、ゲート電圧の制御とは無関係にソース側の空乏層とドレイン側の空乏層が近づくことによって、パンチスルー電流が流れることがある。このような、ゲート電圧では、制御できない電流を少なく抑えるためには、チャネルのより深い部分での空乏層の延びを抑制することが効果的である。よって、この例のように埋め込み絶縁体１０２の下面が高濃度ソース領域１０５および高濃度ドレイン領域１０６の下面より下になるように形成することによって、パンチスルーを抑制することができ、さらなる微細化を容易に実行できる。
【００４１】
また、活性層１１２の厚さが、高濃度ソース領域１０５および高濃度ドレイン領域１０６の接合深さより大きい場合であっても、チャネルのより深い部分での空乏層の延びを抑制するように埋め込み絶縁体を形成する構造であれば、パンチスルーを抑制することができ、さらなる微細化を容易にすることが可能となる。
【００４２】
ソース領域１０３、および、ドレイン領域１０４から延びる空乏層は、静電容量を持ち、トランジスタのオン／オフの際に、寄生容量となってトランジスタの高速動作を妨げる。しかし、空乏層が埋め込み絶縁体に接する場合は、トータルの静電容量は空乏層容量と埋め込み絶縁体容量との直列の容量となる。したがって、寄生容量を低減できる。ソース領域１０３およびドレイン領域１０４から延びる空乏層の幅ＷSDは、次式（２）のように定義される。
【００４３】
【数２】
ここで、ビルトインポテンシャルＶｂは、
【００４４】
【数３】
で定義される。また、εSは半導体の比誘電率（Ｓｉの場合１１．９）、ε0は真空の誘電率（８．８５×１０-14Ｆ／ｃｍ）である。ｋはボルツマン定数（１．３８×１０-23Ｊ／Ｋ）、Ｔは絶対温度、ｑは素電荷（１．６０×１０-19Ｃ）である。また、ｎｉは真性キャリヤ密度、Ｎａはｐ型の半導体領域１１０、１１１の濃度、Ｎｄはソース／ドレイン領域１０３、１０４の濃度、Ｖはソース電極およびドレイン電極に印可される電圧である。
【００４５】
式（２）、（３）にこの例のディメンジョンを代入すると、基板電位に対してソース電極およびドレイン電極に電圧を印可していないときの空乏層幅ＷSDは、高濃度ソース／ドレイン領域１０５、１０６の接合部分で６８０Å程度であり、ＬＤＤ領域１０７、１０８の接合部分で６６０Å程度である。
【００４６】
また、この例のディメンジョンによると、ソースおよびドレイン領域１０３、１０４と埋め込み絶縁体１０２との間隔は次の通りである。すなわち、高濃度ソース領域１０５、高濃度ドレイン領域１０６と埋め込み絶縁体１０２との間の横方向の間隔、言いかえれば半導体領域１１０ｂ、１１１ｂの横寸法は、最短部で２７０Å程度であり、ほとんど６００Å以下である。また、ソース側ＬＤＤ領域１０７、ドレイン側ＬＤＤ領域１０８と埋め込み絶縁体１０２との間の縦方向の間隔、言いかえれば半導体領域１１０ａ、１１１ａの縦寸法は１５０Å程度である。
【００４７】
よって、ソースおよびドレイン領域１０３、１０４と埋め込み絶縁体１０２との間に延びる空乏層は、大部分が埋め込み絶縁体１０２に接しているため、接している部分においては、大幅な寄生容量の低減ができ、トランジスタの高速動作が可能になる。
【００４８】
また、寄生容量の低減を図るためには、ソース領域１０３およびドレイン領域１０４から延びる空乏層が埋め込み絶縁体１０２に接している必要があり、そのためには、ｐ型の半導体領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂの濃度は、２×１０18ｃｍ-3以下でなければならない。
【００４９】
また、埋め込み絶縁体１０２の位置と、ｐ型の半導体領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂの濃度と、ソース／ドレイン領域１０３、１０４の濃度は、式（２）、（３）のＷSDとＮａ、Ｎｄの関係式より、ソース領域１０３およびドレイン領域１０４と埋め込み絶縁体１０２の間隔が空乏層幅ＷSD以上にならない範囲内で自由に設定できる。その範囲内であれば、寄生容量が低減され、トランジスタの高速動作が可能になる。
【００５０】
この例においてはゲート長を２μｍに設定しているが、ゲート長を０．４μｍまで短チャネル化しても、Ｓファクタは６５．９ｍＶ／ｄｅｃ．であり、短チャネル化による、Ｓファクタの劣化は抑えられている。また、ゲート長が０．４μｍの場合のしきい値電圧とゲート長が２μｍの場合のしきい値電圧との差ΔＶｔｈは０．０３Ｖに抑えられている。このように、ゲート長が２μｍから０．４μｍの間では、短チャネル効果によるトランジスタ特性の劣化は低く抑えられている。したがって、短チャネル化を容易に実行できる。さらに、ゲート長をデザインルールに則って短くすることによって、半導体素子の高集積化が達成できる。
【００５１】
また、この例においては、ゲート酸化膜１１５の厚さ、活性層１１２の厚さを、それぞれ１００Å、５１０Åに設定しているが、Ｓファクタを向上させるために以下のように変更することも可能である。
【００５２】
Ｓファクタは、次式（４）で定義される。
【００５３】
【数４】
ここで、ｋはボルツマン定数（１．３８×１０-23Ｊ／Ｋ）、Ｔは絶対温度、ｑは素電荷（１．６０×１０-19Ｃ）である。また、Ｃｄはゲート電位により制御される活性層の空乏層容量であり、Ｃｏｘはゲート酸化膜容量である。式（４）から、Ｓファクタを下げるためには、Ｃｏｘを大きくすることと、Ｃｄを小さくすることが有効であることが分かる。
【００５４】
実際には、ゲート酸化膜１１５の厚さは、トンネル電流が流れない程度である、約３０〜５０Å程度まで薄くすることが可能である。ゲート酸化膜１１５の厚さを上述の１００Åから実際上の下限である３０〜５０Å程度に変更すると、Ｃｏｘが大きくなり、式（４）に基づいてＳファクタが向上し、トランジスタの高速動作が可能となる。
【００５５】
また、活性層１１２の厚さを上述の５１０Åからより薄く変更すると、Ｃｄは小さくなり、式（４）に基づいてＳファクタが向上し、トランジスタの高速動作が可能となる。
【００５６】
なお、チャネル領域の導電型を半導体基板１０１の導電型と異なるタイプにしたい場合は、図２に示すように、半導体基板上に直接トランジスタを形成するのではなく、基板１０１の導電型とは異なる導電型の不純物領域（通常「ウエル領域」と呼ばれる。）１２９を形成し、そのウエル領域１２９上にトランジスタを形成する。それにより、半導体基板１０１の導電型がＮ型、Ｐ型のいずれであっても、所望のチャネルタイプのトランジスタを作製することができる。
【００５７】
また、図３に示すように、チャネル領域１０９下方を通る埋め込み絶縁体１０２とともに、高濃度ソース領域１０５および高濃度ドレイン領域１０６の下部に第二、第三の埋め込み絶縁体１０２′、１０２′を形成していても構わない。それにより、高濃度ソース領域１０５および高濃度ドレイン領域１０６の接合容量が大幅に減少して、トランジスタの動作速度および消費電力の向上が可能となる。なお、埋め込み絶縁体１０２と第二、第三の埋め込み絶縁体１０２′、１０２′とは、同時に形成しても良いし、別の工程で時期を変えて形成しても良い。
【００５８】
また、図４に示すように、図２に示した構造と図３に示した構造とを組み合わせても良い。それにより、半導体基板１０１の導電型がＮ型、Ｐ型のいずれであっても、所望のチャネルタイプのトランジスタを作製できるとともに、高濃度ソース領域１０５および高濃度ドレイン領域１０６の接合容量が大幅に減少して、トランジスタの動作速度および消費電力の向上が可能となる。
【００５９】
また、図５に示すように、同一の半導体基板１０１上に、図３、図４に示した構造を集積化しても良い。これにより、高濃度ソース領域１０５および高濃度ドレイン領域１０６の接合容量が大幅に減少し、トランジスタの動作速度および消費電力の向上した集積回路の作製が可能となる。この場合は、各トランジスタにおける埋め込み絶縁体１０２を、同時に形成することが望ましい。そうすることにより、同時に形成しないときに比べて工程の簡略化ができる。
【００６０】
このように、本発明の電界効果トランジスタは、その趣旨を逸脱しない範囲で、種々変形することが可能である。
【００６１】
図６〜図１０を参照して、上記電界効果トランジスタの製造方法を工程ごとにを順を追って説明する。なお、図４に例示したトランジスタと実質的に同じ物を作製するものとする。
【００６２】
まず、図６（ａ）に示すように、下地のＮ型シリコン基板７１７上に、絶縁体層としての埋め込み酸化膜７１９と、単結晶シリコン層７３０とを有するＳＯＩウエハを用意する。単結晶シリコン層７３０の厚さは７８０Å程度、埋め込み酸化膜７１９の厚さは１μｍ程度とする。このＳＯＩウエハに対してドライ酸化を行って、単結晶シリコン層７３０の表面に厚さ２００Å程度の注入保護酸化膜７２７を形成する。次に、図６（ｂ）に示すように、ウエル注入を行って、Ｐ型のウエル注入領域７２９を形成する。このウエル注入では、ホウ素イオンを注入エネルギ１５０ｋｅＶ程度、注入量１×１０15ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。次に、注入保護膜７２７を除去した後、拡散炉を使用して温度１２００℃、時間８００分のＮ2アニール処理を行って、ウエル注入領域７２９内のホウ素イオンを活性化する。これによって、Ｐ型のウエル領域７２９（簡単のため、活性化前と同じ符号で表す。）を形成することができた。
【００６３】
もちろん、下地がＰ型シリコン基板であるようなＳＯＩウエハを用いた場合は、ウエル領域７２９を形成する必要はない。
【００６４】
次に、図６（ｃ）に示すように、フォトリソグラフィを行って、埋め込み酸化膜７１９を複数の絶縁体領域に分離するためのレジストパターン７２５を設ける。そして、レジスト７２５をマスクとして異方性のシリコンエッチングを行い、レジストパターンに応じた溝７３３を形成して、単結晶シリコン層７３０を複数の領域に分離する。
【００６５】
なお、後の工程において、単結晶シリコン層７３０からなる活性層７１２中にチャネル領域を形成するようになる。トランジスタ特性を決定する上で重要なチャネル領域を元のＳＯＩウエハの単結晶シリコン層内に形成するので、チャネル領域をエピタキシャルシリコン層で形成する擬ＳＯＩ型ＭＯＳＦＥＴの場合に問題となる、成長時の粒界等の欠陥による電流駆動能力の低下を回避することができる。
【００６６】
次に、図７（ｄ）に示すように、さらにレジスト７２５をマスクとして異方性の酸化膜エッチングを行い、シリコン基板７１７（ウエル領域７２９）に達するまで溝７３３を深く形成して、埋め込み酸化膜７１９を複数の領域に分離する。
【００６７】
なお、後の工程で、この溝７３３に、チャネル領域と同導電型の半導体領域を形成することにより、チャネル領域とシリコン基板またはウエル領域との間でその半導体領域を介して電荷の移動が可能となる。また、後の工程で、この溝７３３にエピタキシャルシリコンを成長させる。そのため、この溝７３３が、エピタキシャルシリコンで埋め込まれるように充分アスペクト比を小さくするため、溝７３３の幅を或る程度確保する必要がある。この例では、溝７３３の幅を２μｍ程度とする。しかし、横方向成長の抑えられた選択エピタキシャル成長法を用いた場合は、溝７３３の幅を２μｍ以下とすることが可能である。
【００６８】
次に、図７（ｅ）に示すように、選択エピタキシャル成長法により、この上にホウ素を含有した単結晶シリコン層（エピタキシャルシリコン層）７１３を厚さ１．５μｍ程度成長させる。これにより、各溝７３３内をエピタキシャルシリコンで埋め込む。ここでは、エピタキシャルシリコン層７１３の不純物濃度は、ウエル領域７２９の不純物濃度と同じく、４×１０15ｃｍ-3程度とする。この際、埋め込み酸化膜７１９の両側面ではエピタキシャル成長は生じない。よって、基板シリコン７１７から成長するエピタキシャルシリコンと埋め込み酸化膜７１９との間に、ファセットが生じる場合が有る。また、同様に、単結晶シリコン層７３０から成長するエピタキシャルシリコンと埋め込み酸化膜７１９との間にも、ファセットが生じる場合がある。それによって、選択エピタキシャル成長後、埋め込み酸化膜７１９の両側面とエピタキシャルシリコン層７１３との間に隙間が生じるようになる。しかし、その隙間は、埋め込み酸化膜７１９と同様に絶縁体として働くため、埋め込み酸化膜の働きを妨げるものではない。また、ソース／ドレイン領域や、チャネル領域に隙間が到達するほど大きい形状の隙間ができる恐れはない。したがって、目的とする電界効果トランジスタを作製するにあたって、障害にはならない。
【００６９】
次に、図７（ｆ）に示すように、ＣＭＰ（ケミカル・メカニカル・ポリッシング）を行って、エピタキシャルシリコン層７１３の表面を平坦に加工する。この際、エピタキシャルシリコン層７１３を最上部の表面から１．５μｍ程度研磨して、単結晶シリコン層７３０の表面が露出した時点で、研磨を終了する。これにより、単結晶シリコン層７３０の表面とエピタキシャルシリコン層７１３とが同一面をなし、連続した単結晶シリコン層７３０とエピタキシャルシリコン層７１３との中に、酸化膜７１９が埋め込まれた状態にする。この埋め込み酸化膜７１９よりも上方の単結晶シリコン層７３０が、チャネル領域を含む活性層７１２となる。
【００７０】
次に、図８（ｇ）に示すように、活性層７１２の表面に、窒化膜形成の際の下地として必要になる酸化膜７３５を厚さ１００〜３００Å程度形成し、続いて、ＬＰＣＶＤ法により、ＬＯＣＯＳ形成の際の耐酸化膜として用いる窒化膜７３６を厚さ１５００Å程度、均一に堆積する。この窒化膜７３６の厚さは、ＬＯＣＯＳを形成する際に問題となるバーズビークを抑える観点からは厚くする必要があるが、ＬＯＣＯＳ酸化の際にシリコン基板に発生する結晶欠陥を少なくする観点からは薄くする必要がある。結局、双方のトレードオフを考慮して、この窒化膜７３６の厚さは５００〜３０００Å程度の範囲で、最適な厚さを選択すると良い。次に、フォトリソグラフィを行って、ＬＯＣＯＳを形成すべき領域がレジストの開口部となるようにレジスト（図示せず）を設け、そのレジストをマスクとして、異方性の窒化膜エッチングを行って、ＬＯＣＯＳを形成すべき領域が開口部となるように窒化膜７３６をパターン加工する。次に、上記レジストを除去した後、図８（ｈ）に示すように、ウエット酸化を行って、厚さ１５００〜６０００Å程度のＬＯＣＯＳ酸化膜７３７を形成する。その後、耐酸化用窒化膜７３６および酸化膜７３５を完全に除去する。次に、ドライ酸化を行って、厚さ１００Å程度の注入保護酸化膜７２７を形成する。
【００７１】
次に、チャネル注入（チャネル領域のしきい値電圧設定のためのイオン注入）を行って、Ｐ型のチャネル注入領域７３９（図８（ｈ）中にのみ示す）を形成する。このチャネル注入では、ホウ素イオンを注入エネルギ１５ｋｅＶ程度、注入量１×１０12ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。
【００７２】
次に、注入保護膜７２７を除去した後、図８（ｉ）に示すように、厚さ１００Å程度のゲート酸化膜７３８を形成する。なお、既に述べたように、ゲート酸化膜１１５の厚さを上述の１００Åから実際上の下限である３０〜５０Å程度に変更すると、Ｃｏｘが大きくなり、式（４）に基づいてＳファクタが向上し、トランジスタの高速動作が可能となる。
【００７３】
次に、図９（ｊ）に示すように、ゲート酸化膜７３８上に、ＬＰＣＶＤ法により、不純物を含むポリシリコンを厚さ１０００〜６０００Å程度、均一に堆積させる。フォトリソグラフィを行って、ゲート電極を形成すべき領域にパターニングレジスト（図示せず）を形成する。この例においては、パターニングレジスト幅は、２μｍ程度とする。次に図９（ｋ）に示すように、上記レジストをマスクとして、開口部のみ異方性ポリシリコンエッチングを行ったのち、そのレジストを除去する。これによって、ゲート酸化膜７３８上に、ゲート電極７１６が形成された。次に図９（ｌ）に示すように、ゲート電極７１６をマスクとしてイオン注入を行って、活性層７１２のうちゲート電極の両側に相当する部分に、Ｎ型のＬＤＤ領域７０７、７０８を形成する。このイオン注入では、ヒ素イオンを注入エネルギ５ｋｅＶ程度、注入量２×１０14ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。
【００７４】
次に、ＬＰＣＶＤ法により、酸化膜を全面に厚さ１４００Å程度、均一に堆積させ、図１０（ｍ）に示すように、異方性のエッチングを行って、ゲート電極７１６の両側に上記酸化膜の一部からなる側壁酸化膜７３４を形成する。次に、図１０（ｎ）に示すように、ゲート電極７１６および側壁酸化膜７３４をマスクとしてイオン注入を行って、活性層７１２のうちゲート電極７１６の側方に相当する領域に、Ｎ型の高濃度ソース／ドレイン領域７０７、７０８を形成する。コのイオン注入では、ヒ素イオンを注入エネルギ４０ｋｅＶ程度、注入量５×１０15ｃｍ-2程度注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。次に、温度８００℃、時間１０分程度の活性化アニールを行って、高濃度ソース／ドレイン領域７０７、７０８を活性化する。
【００７５】
ここで、高濃度ソース領域７０７および高濃度ドレイン領域７０８の注入エネルギは４０ｋｅＶ程度、注入量は５×１０15ｃｍ-2程度としたが、知られているように、ソース領域およびドレイン領域の不純物濃度は、薄いほど接合容量を小さくできる。また、接合深さが浅いほど、パンチスルーを抑えることができる。よって、それらを考慮した、注入エネルギおよび注入量の変更は可能である。
【００７６】
このようにトランジスタを作製した場合、活性層７１２のうち高濃度ソース領域７０７と高濃度ドレイン領域７０８の間にある部分がチャネル領域７０９となる。すなわち、トランジスタ特性を決定する上で重要なチャネル領域７０９は、結晶性がよいＳＯＩウエハの単結晶シリコン層７３０で形成される。この結果、チャネル領域をエピタキシャルシリコン層で形成する擬ＳＯＩ型ＭＯＳＦＥＴの場合に問題となる、成長時の粒界等の欠陥による、電流駆動能力の低下を回避することができる。
【００７７】
なお、この後、周知の層間膜形成工程および配線形成工程を行って、電界効果トランジスタを完成させる。
【００７８】
（第２実施形態）
図１１〜図１４を参照して、別の実施形態の電界効果トランジスタの製造方法を説明する。
【００７９】
まず、図１１（ａ）に示すように、フォトリソグラフィを行って、Ｐ型シリコン基板２１７の表面２１７ａに、溝形成用の開口部を有するレジスト（図示せず）を設け、そのレジストをマスクとして異方性シリコンエッチングを行って、シリコン基板２１７に断面凹状の溝２２３を形成する。なお、エッチング後に上記レジストを除去する。ここで、断面凹状の溝２２３の幅は、目標とするゲート長よりも０．３４μｍ程度大きく設定しておく。本実施形態においては、目標ゲート長を０．４０μｍ程度とするので、溝２２３の幅を０．７４μｍ程度とする。また、溝２２３の深さは、１．１５μｍ程度とする。
【００８０】
この断面凹状の溝２２３のお陰で、後の工程の、埋め込み酸化膜形成工程、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて自己整合的に行うことができる。それによって、厳密な位置合わせを必要とするフォトリソグラフィ工程を省略することができ、工程を簡略化できる。ただし、後で述べるようにＬＤＤ領域形成工程、および、ソース／ドレイン領域形成工程においては、ソース側とドレイン側の拡散領域が接続されないようにするために、フォトリソグラフィを行う必要がある。
【００８１】
次に、図１１（ｂ）に示すように、被覆性のよいＬＰＣＶＤ法により、シリコン基板２１７上に、埋め込み絶縁体の材料となる酸化膜２１９を全面に均一に堆積する。最終的には膜厚１．５μｍ程度堆積するまで成長時間をかけて、溝２２３を酸化膜２１９で完全に埋め込む。埋め込み絶縁体の材料として、ここでは、酸化膜を例に挙げて説明するが、窒化膜や酸窒化膜等のような空乏層の延びを制限できる物質であれば良い。次に、図１１（ｃ）に示すように、ＣＭＰを行って、酸化膜２１９の表面を平坦に加工する。この場合、酸化膜２１９を最上部の表面から１．５μｍ程度研摩して、シリコン基板表面２１７ａが露出した時点で、研摩を終了する。続いて、図１１（ｄ）に示すように、シリコン基板に対して酸化膜を選択的に異方性エッチングして、酸化膜２１９の表面部分を１５００Å程度分だけ除去する。これにより、溝２２３の底部２２３ｂに、平坦な表面を持つ酸化膜２１９が厚さ１μｍ程度残された状態にする。
【００８２】
このようにして埋め込み酸化膜２１９を、溝２２３に対して自己整合的に完全に左右対称な構造に形成することができる。さらに、厳密な位置合わせを必要とするフォトソグラフィ工程を必要としないため、工程を簡略化できる。また、溝２２３の形状は、残されているため、後の工程のＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて自己整合的に形成することができる。また、それによって、当該各工程において、フォトリソグラフィ工程を省略できるため、工程を簡略化できる。ただし、後で述べるようにＬＤＤ領域形成工程、および、ソース／ドレイン領域形成工程においては、ソース側とドレイン側の拡散領域が接続されないようにするために、フォトリソグラフィを行う必要がある。
【００８３】
次に、図１２（ｅ）〜（ｆ）に示すように、シリコン基板２１７の表面２１７ａ、溝内のシリコン側壁２２３ａおよび埋め込み酸化膜２１９の表面２１９ａに沿って、厚さ７００Å程度の均一な厚さで単結晶シリコン層２１３を設ける。
【００８４】
詳しくは、まず、図１２（ｅ）に示すように、エピタキシャル成長法により、シリコン基板２１７の表面２１７ａと溝内のシリコン側壁２２３ａとに単結晶シリコン層２４１を成長させるとともに、溝内の埋め込み酸化膜２２０表面に非晶質シリコン層２４２を成長させる。各層の厚さはそれぞれ１０〜１００Å程度とする。次に、レーザや電子ビームをレンズによりビーム径を１〜１００μｍ程度に集束して、図示の単結晶シリコン層２４１の外側から非晶質シリコン層２４２内へ、つまりトランジスタ形成領域外からトランジスタ形成領域内へスキャンする。これにより、単結晶シリコン層２４１から横方向に結晶化を進めて、非晶質シリコン層２４２を単結晶シリコン化させる。
【００８５】
なお、電子ビームを使用する場合は、レンズとして、電位を与えた複数のコンデンサ状の導体板の組み合わせを用いても良い。さらに、レーザや電子ビームをアパーチャにより任意のビーム形状にして、非晶質シリコン層２４２にパルス照射することにより、単結晶シリコン化させても良い。さらに、効果的に非晶質シリコン層を単結晶化するために、レンズかアパーチャの少なくともひとつ以上の組み合わせを使用しても良い。その際、非晶質シリコン層に対するスキャン照射かパルス照射を必要に応じて選択してもよい。
【００８６】
次に、図１２（ｆ）に示すように、エピタキシャル成長法により、形成された単結晶シリコン層より、単結晶エピタキシャルシリコンを厚さ４００〜４９０Å程度成長させる。
【００８７】
このようにして、シリコン基板２１７の表面２１７ａ、溝内のシリコン側壁２２３ａおよび埋め込み酸化膜２１９の表面２１９ａに沿って、厚さ７００Å程度の均一な厚さで単結晶シリコン層２１３が形成される。単結晶シリコン層２１３のうち溝２２３内の部分は、溝２２３の形状を反映して断面凹状に形成される。この結果、活性層となる単結晶シリコン層２１３によって、溝２２３の下部に酸化膜２１９が埋め込まれる。
【００８８】
次に、図１２（ｇ）に示すように、通常の素子分離ＬＯＣＯＳ形成工程により、溝２２３の両側に相当するシリコン基板２１７の表面２１７ａにＬＯＣＯＳ（局所酸化膜）２３７を形成する。
【００８９】
次に、図１３（ｈ）に示すように、ＬＰＣＶＤ法により、単結晶シリコン層２１３の凹部２１３ａ，２１３ｂおよび平坦面２１３ｃ上に、不純物を含む酸化膜２１８を厚さ１０００Å程度、均一に堆積させる。不純物含有酸化膜２１８のうち単結晶シリコン層２１３の凹部２１３ａ，２１３ｂ内に堆積した部分は、その凹部の形状を反映して断面凹状に形成される。ここでは、不純物含有酸化膜２１８として、リンが１×１０20ｃｍ-3程度ドープされたＰＳＧを用いる。次に、図１３（ｉ）に示すように、異方性エッチングを行って、不純物含有酸化膜２１８のうち単結晶シリコン層２１３の凹部底面２１３ｂおよび平坦面２１３ｃ上の部分を除去する。これにより、単結晶シリコン層２１３の凹部側面２１３ａ，２１３ａに、残された不純物含有酸化膜からなる側壁２１８，２１８（簡単のため、元の酸化膜と同じ符号で表す）を形成する。この側壁２１８，２１８の間の隙間は、元の溝より幅の狭くなった新たな溝２２４を構成する。側壁２１８の厚さは堆積させた膜厚とほぼ等しくなることから、この新しい溝２２４の幅は、ＣＶＤ膜厚により精度良く制御される。後の工程で、この新しい溝２２４を埋めるようにゲート電極を形成する際、新しい溝２２４の下端の幅がゲート長となる。なお、一般にゲート電極を形成する場合、フォトリソグラフィ工程の最小加工線幅の物理的限界によって、最小ゲート長が規定される。しかし、本実施形態によれば、新しい溝２２４の幅と深さのアスペクト比を最適化することによって、フォトリソグラフィ工程の最小加工線幅の物理的限界以下のゲート長の形成が可能となる。
【００９０】
さて、この例では、側壁２１８，２１８中の不純物をこの側壁と接触している単結晶シリコン層２１３の内面部分に拡散して、ＬＤＤ領域を形成することを予定している。その場合、ソース側とドレイン側のＬＤＤ領域の接続を、パターン上で回避する必要がある。図２０（ａ）にこの段階での平面パターンを示す（図１１〜図１４は図２０（ａ）におけるＡ−Ａ線断面に相当する。Ｌはゲート長である。）。図２０（ａ）から分かるように、ソース側とドレイン側のＬＤＤ領域の接続を回避する必要があるのは、側壁２１８が、チャネルを挟んで矩形の枠状につながっているからである。そこで、図２０（ｂ）に示すように、フォトリソグラフィを行って、チャネルの幅方向両端部２２６を除いて素子領域（ＬＯＣＯＳパターン２３７ａで囲まれている）の主要部を覆うように矩形のレジスト２２５を設ける。そして、図２０（ｃ）に示すように、レジスト２２５をマスクとして異方性エッチングを行って、不純物含有酸化膜２１８の両端部を除去する。そうすることにより、側壁２１８からの固層拡散によりＬＤＤ領域を形成した際、ソース側とドレイン側のＬＤＤ領域が接続されるのを防止できる。
【００９１】
また、トランジスタ動作時に、チャネル領域に反転層を形成した際、チャネル幅方向両端部２２６で、そこに延在するゲート電極によってゲート酸化膜を介して反転層が形成されることにより、２段階のしきい値電圧が起こる可能性が有る。それを避けるため、チャネル幅方向両端部２２６に、チャネル領域の濃度より高濃度のイオン注入を４５度程度の注入角で回転注入かステップ注入を行って注入する。ここでは、ホウ素イオンを注入エネルギ１５ｋｅＶ程度、注入量１×１０14〜５×１０15ｃｍ-2程度で注入し、４５度程度の注入角で回転注入かステップ注入を行う。その後、レジスト２２５を除去する。
【００９２】
次に、図１３（ｊ）に示すように、ウエット酸化を温度８００℃、時間２１分程度行って、溝２２４の底部に露出した単結晶シリコン層２１３の凹部底面２１３ｂ、平坦面２１３ｃに、チャネル注入保護膜の働きをする酸化膜２２７を厚さ１００Å程度形成する。その際、側壁酸化膜２１８に含まれる不純物がこの側壁酸化膜２１８と接触している単結晶シリコン層２１３の内面部分に拡散して、ＬＤＤ領域２０７、２０８が形成される。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。
【００９３】
次に、図１４（ｋ）に示すように、チャネル注入を行って、単結晶シリコン層２１３のうち側壁２１８の間に相当する部分に、Ｐ型のチャネル領域２０９を形成する。このチャネル注入では、ホウ素イオンを注入エネルギ１５ｋｅＶ程度、注入量１×１０12ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。その後、注入保護膜２２７を除去する。
【００９４】
次に、ウエット酸化を温度８００℃、時間２１分程度行って、チャネル領域２０９上に厚さ１００Å程度のゲート酸化膜２１５を形成する。その際、側壁酸化膜２１８に含まれる不純物が拡散することにより、ＬＤＤ領域２０７、２０８の接合深さが深くなる。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。
【００９５】
次に、ＬＰＣＶＤ法により、この上に不純物を含むポリシリコンを均一性良く成長させて、側壁絶縁体２１８の間の溝２２４をポリシリコン２２８で埋め込むとともに、ほぼ平坦な表面が得られるようにポリシリコン２２８を厚さ２０００〜６０００Å程度堆積する。次に、図１４（ｌ）に示すように、酸化膜に対して選択比の高い異方性エッチングを行って、ポリシリコン２２８を全面エッチングして、溝２２４内にそのポリシリコンの一部をゲート電極２１６として残す。その際、ゲート酸化膜形成時に形成されたエピタキシャルシリコン層平坦面２１３ｃ上の酸化膜２１５′（図１４（ｋ）参照）が露出し、さらに、ポリシリコン２２８とソース／ドレイン領域が不純物含有酸化膜２１８により隔てられることにより、完全に絶縁されるようになるまでオーバエッチをかける。ただし、ソース／ドレイン領域上の酸化膜２１５′が一部でも除去され、ソース／ドレイン領域のシリコン表面をエッチングすると、表面の荒れが生じて、コンタクト抵抗が上昇することがある。このため、オーバエッチの際は、より酸化膜と選択比の高い異方性エッチングに切り替えるなどの工夫が必要である。
【００９６】
このようにして、ゲート電極２１６を溝２２４に対して自己整合的に形成することができる。それによって、厳密な位置合わせを必要とする、フォトリソグラフィ工程を省略することができ、工程を簡略化できる。
【００９７】
次に、図２１（ｄ）に示すこの段階の平面パターンに対して、図２１（ｅ）に示すように、フォトリソグラフィを行って、高濃度ソース／ドレイン領域形成のための注入保護用レジスト２３１を形成する。このレジスト２３１のパターンは、既述のＬＤＤ領域形成工程で不純物含有酸化膜２１８をエッチングした時に使用したパターン２２５（図２０（ｂ）参照）よりも内側に開口部（幅Ｗ）を有するものとする。その後、図１４（ｍ）に示すように、イオン注入を行って、Ｎ型高濃度ソース／ドレイン領域２０５、２０６を形成する。このイオン注入では、ヒ素イオンを注入エネルギー４０ｋｅＶ程度、注入量５×１０15ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。次に、高濃度ソース／ドレイン領域２０５、２０６を活性化するために、活性化アニールを温度８００℃、時間１０分程度行う。その際、側壁酸化膜２１８に含まれる不純物が拡散することにより、ＬＤＤ領域２０７、２０８の接合深さが深くなる。この後は、拡散工程がないため、この工程でＬＤＤ領域の接合深さが決定される。本実施形態では、ＬＤＤ領域２０７、２０８の最終的な接合深さは、側壁酸化膜２１８との接触面から３００Å程度になる。このようにして、シリコン基板２１７の表面に最初に形成した溝２２３（図１１（ａ）参照）の形状に基づいて、単結晶シリコン層２１３と側壁酸化膜２１８とを介して自己整合的に、完全に左右対称にＬＤＤ領域２０７、２０８を形成することができる。
【００９８】
なお、この後、周知の層間膜形成工程および配線形成工程を行って、電界効果トランジスタを完成させる。
【００９９】
以上のように、埋め込み酸化膜形成工程、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて溝２２３に対して自己整合的に行うことができ、ソース／ドレイン方向に完全に左右対称な電界効果トランジスタを作製することができる。
【０１００】
作製された電界効果トランジスタは、ソース２０３、ドレイン２０４間で対称な構造を持つので、ソース２０３とドレイン２０４とを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲート２１６の電位による活性領域２０９、２１３内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域２１９によって制限されるので、ゲート電位のうち、活性領域２０９、２１３内へ空乏層を延ばす成分が減少して、その分だけチャネル領域２０９の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、ソース側ＬＤＤ領域２０７、ドレイン側ＬＤＤ領域２０８と絶縁体領域２１９との間に、それぞれ単結晶シリコン層２１３のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域２０９とシリコン基板２１７とが上記半導体領域を介して連なっているので、活性領域２０９、２１３とシリコン基板２１７との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域２０３、ドレイン領域２０４にその分だけ高電圧を印加でき、高速動作が可能となる。
【０１０１】
また、作製された電界効果トランジスタは、ゲート２１４が溝内に埋め込まれた、いわゆるグルーブ構造となり、ソース／ドレイン領域がゲート電極２１６の左右に側壁絶縁体２１８を介して存在している。一般に、このようなグルーブ構造の電界効果トランジスタでは、ゲート電極とソース／ドレイン領域間の寄生容量が問題となっている。しかし、この例では、側壁絶縁体２１８の幅が０．１μｍあるため、ゲート電極とソース／ドレイン領域との間の寄生容量を十分に低減することができる。それにより、トランジスタの高速動作が可能となる。
【０１０２】
（第３実施形態）
上記第２実施形態の製造方法では、ゲート長が短い場合、ゲート電極とメタル（配線）とをコンタクトホールを介して接続する際に、コンタクトホールとゲート電極との目合わせ（位置合わせ）余裕が非常に小さくなる。このため、メタルコンタクト形成時にゲート電極とコンタクトホールとの目合わせがずれることによって、メタルとゲート電極との接続面積の低下が起こり、その結果、コンタクト抵抗が高くなるおそれがある。その問題を回避するため、ゲート電極を、トランジスタの形成されていないシリコン表面まで引き出し、大型の引き出し電極を作ることが有用である。本実施形態では、図１５を参照して、そのような製造方法を説明する。なお、図１５では、図１４中の構成要素と対応する要素を１００だけ増加した符号で表している。
【０１０３】
まず、第２実施形態と同様に、図１４（ｋ）に示したポリシリコンのＣＶＤ成長工程まで行う。次に、図１５（ａ）に示すように、フォトリソグラフィを行って、ポリシンコン３２８の表面で溝２２４に対応する領域に、ゲート電極形成のためのパターニングレジスト３２５を設ける。その際、後の工程でゲート電極がソース／ドレイン領域と短絡しないように位置合わせを注意しながら、ゲート電極を溝３２４内からトランジスタの形成されていないシリコン表面まで引き出すためのパターンと、大型引き出し電極パターンとを同時にパターニングする。次に、図１５（ｂ）に示すように、レジスト３２５をマスクとして異方性ポリシリコンエッチングを行って、断面略Ｔ字形のゲート電極３１６を形成する。この後、レジスト３２５を除去する。こうして、大型引き出し電極パターンにより、コンタクトホールと、ゲート電極の目合わせ余裕を大きくとることができるので、コンタクト抵抗の高い半導体装置になるおそれを回避できる。この後、第２実施形態と同様に、ゲート電極３１６の側方にＮ型高濃度ソース／ドレイン領域３０５、３０６を形成する。さらに、周知の層間膜形成工程および配線形成工程を行って、電界効果トランジスタを完成させる。
【０１０４】
この第３実施形態によれば、第２実施形態と同様に、埋め込み酸化膜形成工程、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて溝３２４に対して自己整合的に行うことができ、ソース／ドレイン方向に完全に左右対称な電界効果トランジスタを作製することができる。
【０１０５】
作製された電界効果トランジスタは、第２実施形態と同様に、ソース３０３、ドレイン３０４間で対称な構造を持つので、ソース３０３とドレイン３０４とを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲート３１６の電位による活性領域３０９、３１３内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域３１９によって制限されるので、ゲート電位のうち、活性領域３０９、３１３内へ空乏層を延ばす成分が減少して、その分だけチャネル領域３０９の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、単結晶シリコン層３１３の内面部分のソース側ＬＤＤ領域３０７、ドレイン側ＬＤＤ領域３０８と絶縁体領域３１９との間に、それぞれ単結晶シリコン層３１３のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域３０９とシリコン基板３１７とが上記半導体領域を介して連なっているので、活性領域３０９、３１３とシリコン基板３１７との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域３０３、ドレイン領域３０４にその分だけ高電圧を印加でき、高速動作が可能となる。
【０１０６】
（第４実施形態）
図１６〜図１７参照して、別の実施形態の電界効果トランジスタの製造方法を工程ごとにを順を追って説明する。
【０１０７】
まず、図１６（ａ）に示すように、フォトリソグラフィを行って、Ｐ型シリコン基板４１７の表面４１７ａに、溝形成用の開口部を有するレジスト（図示せず）を設け、そのレジストをマスクとして異方性シリコンエッチングを行って、シリコン基板４１７に断面凹状の溝４２３を形成する。なお、エッチング後に上記レジストを除去する。ここで、断面凹状の溝４２３の幅は、目標とするゲート長よりも０．２０μｍ程度大きく設定しておく。本実施形態においては、目標ゲート長を０．４０μｍ程度とするので、溝２２３の幅を０．６０μｍ程度とする。また、溝２２３の深さは、１．２３μｍ程度とする。
【０１０８】
次に、このシリコン基板４１７上に、酸素イオンを注入エネルギ１８０ｋｅＶ程度、注入量３〜４．５×１０17ｃｍ-2程度注入する。これにより、溝４２３の底面からシリコン基板中に所定距離だけ入った深さレベルにその溝底面と平行に延在する第一の酸素イオン注入領域４１９を形成するとともに、溝４２３外で溝下部よりも上方の深さレベルに第二の酸素イオン注入領域４２２を形成する。ここで、酸素イオンの注入量を、これまでのＳＩＭＯＸ（セパレーション・バイ・インプランティド・オキシゲン）ウエハにおいて実用化されていた、１．２×１０18ｃｍ-2以上の注入量より低い注入量に設定しているので、転移などの欠陥が多数発生するという問題を回避することができる。次に、温度１３００℃程度の高温アニールを行って、結晶性を回復させるとともに上記第一、第二の酸素イオン注入領域４１９、４２２中の酸素とシリコン基板材料とを反応させて、上記第一、第二の酸素イオン注入領域をそれぞれ第一、第二の絶縁体領域（簡単のため、注入領域と同じ符号で表す）４１９、４２２に変化させる。この第一の絶縁体領域（埋め込み酸化膜）４１９上のシリコン基板材料が活性層４１２となる。この後、活性層４１２の厚さを更に薄くするために、温度８００〜１０００℃程度、時間２０〜７０分程度のウエット酸化を行い、続いて、表面酸化膜を全面除去する。これにより、活性層４１２の厚さｔを７００Å程度、埋め込み絶縁体４１９の厚さを１μｍ程度とする。なお、上記ウエット酸化の代わりに、結晶性回復のための高温アニールと同時にドライまたはウエットのいずれかの方法で酸素原子を炉内に導入して、シリコン表面を酸化しても良い。
【０１０９】
次に、図１６（ｂ）に示すように、シリコン基板４１７の表面側を研摩して、溝４２３の下部を残しながら、溝５２３外の領域に存在するシリコン基板材料４２１および第二の絶縁体領域４２２を除去する。
【０１１０】
このようにして、シリコン基板４１７の溝４２３に対して自己整合的に、溝４２３の下方に溝底面と平行に延在する埋め込み絶縁体４１９を完全に左右対称に形成することができる。また、この溝４２３のお陰で、後の工程の、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて自己整合的に形成することができる。また、それによって、当該各工程において、フォトリソグラフィ工程を省略できるため、工程を簡略化できる。ただし、後で述べるようにＬＤＤ領域形成工程、および、ソース／ドレイン領域形成工程においては、ソース側とドレイン側の拡散領域が接続されないようにするために、フォトリソグラフィを行う必要がある。
【０１１１】
次に、通常の素子分離ＬＯＣＯＳ形成工程により、溝４２３の両側に相当するシリコン基板４１７の表面にＬＯＣＯＳ４３７を形成する。
【０１１２】
次に、ＬＰＣＶＤ法により、溝４２３の底面、側面および溝４２３外の平坦面４１７ａ上に、不純物を含む酸化膜（ここでは、リンが１×１０20ｃｍ-3程度ドープされたＰＳＧを用いる。）を厚さ１０００Å程度、均一に堆積させる。その不純物含有酸化膜のうち溝４２３内に堆積した部分は、その凹部の形状を反映して断面凹状に形成される。次に、図１６（ｃ）に示すように、異方性エッチングを行って、その不純物含有酸化膜のうち溝４２３の底面４２３ｂおよび溝外の平坦面４１７ａ上の部分を除去する。これにより、溝４２３の側面４１３ａ，４１３ａに、残された不純物含有酸化膜からなる側壁４１８，４１８を形成する。この側壁４１８，４１８の間の隙間は、元の溝より幅の狭くなった新たな溝４２４を構成する。側壁４１８の厚さは堆積させた膜厚とほぼ等しくなるので、この新しい溝４２４の幅は、ＣＶＤ膜厚により精度良く制御される。後の工程で、この新しい溝４２４を埋めるようにゲート電極を形成する際、新しい溝４２４の下端の幅がゲート長となる。なお、一般にゲート電極を形成する場合、フォトリソグラフィ工程の最小加工線幅の物理的限界によって、最小ゲート長が規定される。しかし、本実施形態によれば、新しい溝４２４の幅と深さのアスペクト比を最適化することによって、フォトリソグラフィ工程の最小加工線幅の物理的限界以下のゲート長の形成が可能となる。
【０１１３】
次に、第２実施形態で述べたのと同様に、ソース側とドレイン側のＬＤＤ領域の接続を回避すべく、平面パターン（図２０参照）において矩形の枠状につながっている側壁４１８のうち、チャネル幅方向両端部に相当する部分を除去する。また、チャネル領域反転層を形成した際、チャネル幅方向両端部２２６で、そこに延在するゲート電極によってゲート酸化膜を介して反転層が形成されるのを回避するため、チャネル幅方向両端部に、チャネル領域の濃度より高濃度のイオン注入を行う。
【０１１４】
次に、図１７（ｄ）に示すように、ウエット酸化を温度８００℃、時間２１分程度行って、溝４２４の底部に露出した底面４１３ｂ、平坦面４１７ａに、チャネル注入保護膜の働きをする酸化膜４２７を厚さ１００Å程度形成する。その際、側壁酸化膜４１８に含まれる不純物がこの側壁酸化膜４１８と接触している溝の内面部分４２３ｂ，４２３ａに拡散して、ＬＤＤ領域４０７、４０８が形成される。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。
【０１１５】
次に、チャネル注入を行って、活性層４１２のうち側壁４１８の間に相当する部分に、Ｐ型のチャネル領域４０９を形成する。このチャネル注入では、ホウ素イオンを注入エネルギ１５ｋｅＶ程度、注入量１×１０12ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。その後、注入保護膜４２７を除去する。
【０１１６】
次に、図１７（ｅ）に示すように、ウエット酸化を温度８００℃、時間２１分程度行って、チャネル領域４０９上に厚さ１００Å程度のゲート酸化膜４１５を形成する。その際、側壁酸化膜４１８に含まれる不純物が拡散することにより、ＬＤＤ領域４０７、４０８の接合深さが深くなる。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。
【０１１７】
次に、ＬＰＣＶＤ法により、この上に不純物を含むポリシリコン（図示せず）を均一性良く成長させて、側壁絶縁体４１８の間の溝４２４をポリシリコンで埋め込むとともに、ほぼ平坦な表面が得られるようにポリシリコンを厚さ２０００〜６０００Å程度堆積する。次に、酸化膜に対して選択比の高い異方性エッチングを行って、そのポリシリコンを全面エッチングして、溝４２４内にそのポリシリコンの一部をゲート電極４１６として残す。その際、ポリシリコンとソース／ドレイン領域が不純物含有酸化膜４１８により隔てられることにより、完全に絶縁されるようになるまでオーバエッチをかける。ただし、ソース／ドレイン領域のシリコン表面をエッチングすると、表面の荒れが生じて、コンタクト抵抗が上昇することがある。このため、オーバエッチの際は、より酸化膜と選択比の高い異方性エッチングに切り替えるなどの工夫が必要である。
【０１１８】
このようにして、ゲート電極４１６を溝４２４に対して自己整合的に形成することができる。それによって、厳密な位置合わせを必要とする、フォトリソグラフィ工程を省略することができ、工程を簡略化できる。
【０１１９】
次に、第２実施形態と同様に、フォトリソグラフィを行って、高濃度ソース／ドレイン領域形成のための注入保護用レジストを形成する（図２１（ｅ）参照）。その後、イオン注入を行って、Ｎ型高濃度ソース／ドレイン領域４０５、４０６を形成する。このイオン注入では、ヒ素イオンを注入エネルギー４０ｋｅＶ程度、注入量５×１０15ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。次に、高濃度ソース／ドレイン領域４０５、４０６を活性化するために、活性化アニールを温度８００℃、時間１０分程度行う。その際、側壁酸化膜４１８に含まれる不純物が拡散することにより、ＬＤＤ領域４０７、４０８の接合深さが深くなる。この後は、拡散工程がないため、この工程でＬＤＤ領域の接合深さが決定される。本実施形態では、ＬＤＤ領域４０７、４０８の最終的な接合深さは、側壁酸化膜４１８との接触面から３００Å程度になる。このようにして、シリコン基板４１７の表面に最初に形成した溝４２３（図１６（ａ）参照）の形状に基づいて、側壁酸化膜４１８を介して自己整合的に、完全に左右対称にＬＤＤ領域４０７、４０８を形成することができる。
【０１２０】
なお、この後、周知の層間膜形成工程および配線形成工程を行って、電界効果トランジスタを完成させる。
【０１２１】
以上のように、埋め込み酸化膜形成工程、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて溝４２３に対して自己整合的に行うことができ、ソース／ドレイン方向に完全に左右対称な電界効果トランジスタを作製することができる。
【０１２２】
作製された電界効果トランジスタは、ソース４０３、ドレイン４０４間で対称な構造を持つので、ソース４０３とドレイン４０４とを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲート４１６の電位による活性領域４０９、４１２内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域４１９によって制限されるので、ゲート電位のうち、活性領域４０９、４１２内へ空乏層を延ばす成分が減少して、その分だけチャネル領域４０９の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、ソース側ＬＤＤ領域４０７、ドレイン側ＬＤＤ領域４０８と絶縁体領域４１９との間に、それぞれ活性層４１２のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域４０９とシリコン基板４１７とが上記半導体領域を介して連なっているので、活性領域４０９、４１２とシリコン基板４１７との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域４０３、ドレイン領域４０４にその分だけ高電圧を印加でき、高速動作が可能となる。
【０１２３】
また、作製された電界効果トランジスタは、ゲート４１４が溝内に埋め込まれた、いわゆるグルーブ構造となり、ソース／ドレイン領域がゲート電極４１６の左右に側壁絶縁体４１８を介して存在している。一般に、このようなグルーブ構造の電界効果トランジスタでは、ゲート電極とソース／ドレイン領域間の寄生容量が問題となっている。しかし、この例では、側壁絶縁体４１８の幅が０．１μｍあるため、ゲート電極とソース／ドレイン領域との間の寄生容量を十分に低減することができる。それにより、トランジスタの高速動作が可能となる。
【０１２４】
しかも、エピタキシャルシリコン層ではなく、元のシリコン基板材料で活性領域４０９、４１２を構成しているので、欠陥の少ない活性領域４０９、４１２が設けられる。したがって、さらに電流駆動能力を改善できる。
【０１２５】
（第５実施形態）
図１８〜図１９参照して、別の実施形態の電界効果トランジスタの製造方法を工程ごとにを順を追って説明する。
【０１２６】
まず、図１８（ａ）に示すように、フォトリソグラフィを行って、Ｐ型シリコン基板５１７の表面５１７ａに、溝形成用の開口部を有するレジスト５２５を設け、そのレジスト５２５をマスクとして異方性シリコンエッチングを行って、シリコン基板５１７に断面凹状の溝５２３を形成する。なお、エッチング後に、次の酸素イオン注入工程のために上記レジスト５２５を残しておく。ここで、断面凹状の溝５２３の幅は、目標とするゲート長よりも０．２０μｍ程度大きく設定しておく。本実施形態においては、目標ゲート長を０．４０μｍ程度とするので、溝２２３の幅を０．６０μｍ程度とする。また、溝２２３の深さは、０．１５μｍ程度とする。
【０１２７】
次に、図１８（ｂ）に示すように、上記レジスト５２５をマスクとして、このシリコン基板５１７上に、酸素イオンを注入エネルギ１８０ｋｅＶ程度、注入量３〜４．５×１０17ｃｍ-2程度注入する。これにより、溝５２３の底面からシリコン基板中に所定距離だけ入った深さレベルにその溝底面と平行に延在する酸素イオン注入領域５１９を形成する。ここで、酸素イオンの注入量を、これまでのＳＩＭＯＸ（セパレーション・バイ・インプランティド・オキシゲン）ウエハにおいて実用化されていた、１．２×１０18ｃｍ-2以上の注入量より低い注入量に設定しているので、転移などの欠陥が多数発生するという問題を回避することができる。次に、図１８（ｃ）に示すように、レジスト５２５を除去した後、温度１３００℃程度の高温アニールを行って、結晶性を回復させるとともに上記酸素イオン注入領域５１９中の酸素とシリコン基板材料とを反応させて、上記酸素イオン注入領域をそれぞれ絶縁体領域（簡単のため、注入領域と同じ符号で表す）５１９に変化させる。この絶縁体領域（埋め込み酸化膜）５１９上のシリコン基板材料が活性層５１２となる。この後、活性層５１２の厚さを更に薄くするために、温度８００〜１０００℃程度、時間２０〜７０分程度のウエット酸化を行い、続いて、表面酸化膜を全面除去する。これにより、活性層５１２の厚さｔを７８０Å程度、埋め込み絶縁体５１９の厚さを１μｍ程度とする。なお、上記ウエット酸化の代わりに、結晶性回復のための高温アニールと同時にドライまたはウエットのいずれかの方法で酸素原子を炉内に導入して、シリコン表面を酸化しても良い。
【０１２８】
なお、第４実施形態では、酸素イオン注入工程でレジストを用いず、注入後に研磨を行って、溝外の領域に存在するシリコン基板材料および第二の絶縁体領域を除去したため、シリコン基板表面の荒れがおこり、後の工程において、ソース／ドレインとメタルコンタクトの接触不良が発生するおそれがある。また、研磨によるダストが、溝の底面に付着し、ゲート酸化膜形成の際に、異常酸化が起こる原因になる恐れがある。しかし、本実施形態では、研磨を用いずに埋め込み絶縁体を形成するため、良好なソース／ドレインとメタルのコンタクトを形成でき、また、良好なゲート酸化膜を形成できる。
【０１２９】
このようにして、シリコン基板５１７の溝５２３に対して自己整合的に、溝５２３の下方に溝底面と平行に延在する埋め込み絶縁体５１９を完全に左右対称に形成することができる。また、この溝５２３のお陰で、後の工程の、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて自己整合的に形成することができる。また、それによって、当該各工程において、フォトリソグラフィ工程を省略できるため、工程を簡略化できる。ただし、後で述べるようにＬＤＤ領域形成工程、および、ソース／ドレイン領域形成工程においては、ソース側とドレイン側の拡散領域が接続されないようにするために、フォトリソグラフィを行う必要がある。
【０１３０】
次に、通常の素子分離ＬＯＣＯＳ形成工程により、溝５２３の両側に相当するシリコン基板５１７の表面にＬＯＣＯＳ５３７を形成する。
【０１３１】
次に、ＬＰＣＶＤ法により、溝５２３の底面、側面および溝５２３外の平坦面５１７ａ上に、不純物を含む酸化膜（ここでは、リンが１×１０20ｃｍ-3程度ドープされたＰＳＧを用いる。）を厚さ１０００Å程度、均一に堆積させる。その不純物含有酸化膜のうち溝５２３内に堆積した部分は、その凹部の形状を反映して断面凹状に形成される。次に、図１９（ｄ）に示すように、異方性エッチングを行って、その不純物含有酸化膜のうち溝５２３の底面５２３ｂおよび溝外の平坦面５１７ａ上の部分を除去する。これにより、溝５２３の側面５１３ａ，５１３ａに、残された不純物含有酸化膜からなる側壁５１８，５１８を形成する。この側壁５１８，５１８の間の隙間は、元の溝より幅の狭くなった新たな溝５２４を構成する。側壁５１８の厚さは堆積させた膜厚とほぼ等しくなるので、この新しい溝５２４の幅は、ＣＶＤ膜厚により精度良く制御される。後の工程で、この新しい溝５２４を埋めるようにゲート電極を形成する際、新しい溝５２４の下端の幅がゲート長となる。なお、一般にゲート電極を形成する場合、フォトリソグラフィ工程の最小加工線幅の物理的限界によって、最小ゲート長が規定される。しかし、本実施形態によれば、新しい溝５２４の幅と深さのアスペクト比を最適化することによって、フォトリソグラフィ工程の最小加工線幅の物理的限界以下のゲート長の形成が可能となる。
【０１３２】
次に、第２実施形態で述べたのと同様に、ソース側とドレイン側のＬＤＤ領域の接続を回避すべく、平面パターン（図２０参照）において矩形の枠状につながっている側壁５１８のうち、チャネル幅方向両端部に相当する部分を除去する。また、チャネル領域反転層を形成した際、チャネル幅方向両端部２２６で、そこに延在するゲート電極によってゲート酸化膜を介して反転層が形成されるのを回避するため、チャネル幅方向両端部に、チャネル領域の濃度より高濃度のイオン注入を行う。
【０１３３】
次に、図１９（ｅ）に示すように、ウエット酸化を温度８００℃、時間２１分程度行って、溝５２４の底部に露出した底面５１３ｂ、平坦面５１７ａに、チャネル注入保護膜の働きをする酸化膜５２７を厚さ１００Å程度形成する。その際、側壁酸化膜５１８に含まれる不純物がこの側壁酸化膜５１８と接触している溝の内面部分５２３ｂ，５２３ａに拡散して、ＬＤＤ領域５０７、５０８が形成される。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。
【０１３４】
次に、チャネル注入を行って、活性層５１２のうち側壁５１８の間に相当する部分に、Ｐ型のチャネル領域５０９を形成する。このチャネル注入では、ホウ素イオンを注入エネルギ１５ｋｅＶ程度、注入量１×１０12ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。その後、注入保護膜５２７を除去する。
【０１３５】
次に、図１９（ｆ）に示すように、ウエット酸化を温度８００℃、時間２１分程度行って、チャネル領域５０９上に厚さ１００Å程度のゲート酸化膜５１５を形成する。その際、側壁酸化膜５１８に含まれる不純物が拡散することにより、ＬＤＤ領域５０７、５０８の接合深さが深くなる。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。なお、既に述べたように、本実施形態では、研磨を用いずに埋め込み絶縁体を形成しているため、良好なゲート酸化膜を形成できる。
【０１３６】
次に、ＬＰＣＶＤ法により、この上に不純物を含むポリシリコン（図示せず）を均一性良く成長させて、側壁絶縁体５１８の間の溝５２４をポリシリコンで埋め込むとともに、ほぼ平坦な表面が得られるようにポリシリコンを厚さ２０００〜６０００Å程度堆積する。次に、酸化膜に対して選択比の高い異方性エッチングを行って、そのポリシリコンを全面エッチングして、溝５２４内にそのポリシリコンの一部をゲート電極５１６として残す。その際、ポリシリコンとソース／ドレイン領域が不純物含有酸化膜５１８により隔てられることにより、完全に絶縁されるようになるまでオーバエッチをかける。ただし、ソース／ドレイン領域のシリコン表面をエッチングすると、表面の荒れが生じて、コンタクト抵抗が上昇することがある。このため、オーバエッチの際は、より酸化膜と選択比の高い異方性エッチングに切り替えるなどの工夫が必要である。
【０１３７】
このようにして、ゲート電極５１６を溝５２４に対して自己整合的に形成することができる。それによって、厳密な位置合わせを必要とする、フォトリソグラフィ工程を省略することができ、工程を簡略化できる。
【０１３８】
次に、第２実施形態と同様に、フォトリソグラフィを行って、高濃度ソース／ドレイン領域形成のための注入保護用レジストを形成する（図２１（ｅ）参照）。その後、イオン注入を行って、Ｎ型高濃度ソース／ドレイン領域５０５、５０６を形成する。このイオン注入では、ヒ素イオンを注入エネルギー４０ｋｅＶ程度、注入量５×１０15ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。次に、高濃度ソース／ドレイン領域５０５、５０６を活性化するために、活性化アニールを温度８００℃、時間１０分程度行う。その際、側壁酸化膜５１８に含まれる不純物が拡散することにより、ＬＤＤ領域５０７、５０８の接合深さが深くなる。この後は、拡散工程がないため、この工程でＬＤＤ領域の接合深さが決定される。本実施形態では、ＬＤＤ領域５０７、５０８の最終的な接合深さは、側壁酸化膜５１８との接触面から３００Å程度になる。このようにして、シリコン基板５１７の表面に最初に形成した溝５２３（図１８（ａ）参照）の形状に基づいて、側壁酸化膜５１８を介して自己整合的に、完全に左右対称にＬＤＤ領域５０７、５０８を形成することができる。
【０１３９】
なお、この後、周知の層間膜形成工程および配線形成工程を行って、電界効果トランジスタを完成させる。
【０１４０】
以上のように、埋め込み酸化膜形成工程、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて溝５２３に対して自己整合的に行うことができ、ソース／ドレイン方向に完全に左右対称な電界効果トランジスタを作製することができる。
【０１４１】
作製された電界効果トランジスタは、ソース５０３、ドレイン５０４間で対称な構造を持つので、ソース５０３とドレイン５０４とを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲート５１６の電位による活性領域５０９、５１２内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域５１９によって制限されるので、ゲート電位のうち、活性領域５０９、５１２内へ空乏層を延ばす成分が減少して、その分だけチャネル領域５０９の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、ソース側ＬＤＤ領域５０７、ドレイン側ＬＤＤ領域５０８と絶縁体領域５１９との間に、それぞれ活性層５１２のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域５０９とシリコン基板５１７とが上記半導体領域を介して連なっているので、活性領域５０９、５１２とシリコン基板５１７との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域５０３、ドレイン領域５０４にその分だけ高電圧を印加でき、高速動作が可能となる。
【０１４２】
また、作製された電界効果トランジスタは、ゲート５１４が溝内に埋め込まれた、いわゆるグルーブ構造となり、ソース／ドレイン領域がゲート電極５１６の左右に側壁絶縁体５１８を介して存在している。一般に、このようなグルーブ構造の電界効果トランジスタでは、ゲート電極とソース／ドレイン領域間の寄生容量が問題となっている。しかし、この例では、側壁絶縁体５１８の幅が０．１μｍあるため、ゲート電極とソース／ドレイン領域との間の寄生容量を十分に低減することができる。それにより、トランジスタの高速動作が可能となる。
【０１４３】
しかも、エピタキシャルシリコン層ではなく、元のシリコン基板材料で活性領域５０９、５１２を構成しているので、欠陥の少ない活性領域５０９、５１２が設けられる。したがって、さらに電流駆動能力を改善できる。
【０１４４】
なお、以上の実施の形態では、主としてＮＭＯＳトランジスタの場合について説明したが、当然ながらこれに限られるものではない。この発明は、ＰＭＯＳトランジスタやＣＭＯＳトランジスタについても同様に適用できる。
【図面の簡単な説明】
【図１】 この発明の一実施形態の製造方法によって作製すべき電界効果トランジスタの断面構造を示す図である。
【図２】 図１の電界効果トランジスタの変形例を示す図である。
【図３】 図１の電界効果トランジスタの変形例を示す図である。
【図４】 図１の電界効果トランジスタの変形例を示す図である。
【図５】 図３と図４の電界効果トランジスタを同一基板上に設けた例を示す図である。
【図６】 この発明の一実施形態の電界効果トランジスタの製造方法を示す工程図である。
【図７】 上記電界効果トランジスタの製造方法を示す工程図である。
【図８】 上記電界効果トランジスタの製造方法を示す工程図である。
【図９】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１０】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１１】 この発明の別の実施形態の電界効果トランジスタの製造方法を示す工程図である。
【図１２】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１３】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１４】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１５】 この発明の別の実施形態の電界効果トランジスタの製造方法を示す工程図である。
【図１６】 この発明の別の実施形態の電界効果トランジスタの製造方法を示す工程図である。
【図１７】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１８】 この発明の別の実施形態の電界効果トランジスタの製造方法を示す工程図である。
【図１９】 上記電界効果トランジスタの製造方法を示す工程図である。
【図２０】 この発明の実施形態の製造方法におけるチャネル幅方向両端部のパターン処理を説明する図である。
【図２１】 この発明の実施形態の製造方法におけるソース／ドレイン注入前のパターン処理を説明する図である。
【図２２】 従来のＳＯＩ型ＭＯＳＦＥＴの断面構造を示す図である。
【図２３】 チャネル領域中央部下方に絶縁体領域を有する従来のＭＯＳＦＥＴの断面構造を示す図である。
【図２４】 従来の擬ＳＯＩ型ＭＯＳＦＥＴの製造方法を示す工程図である。
【符号の説明】
１０１、２１７、３１７、４１７、５１７、７１７ シリコン基板
１０２、２１９、３１９、４１９、５１９、７１９ 埋め込み酸化膜
１０３、２０３、３０３、４０３、５０３、７０３ ソース領域
１０４、２０４、３０４、４０４、５０４、７０４ ドレイン領域
１０５、２０５、３０５、４０５、５０５、７０５ 高濃度ソース領域
１０６、２０６、３０６、４０６、５０６、７０６ 高濃度ドレイン領域
１０７、２０７、３０７、４０７、５０７、７０７ ソース側ＬＤＤ領域
１０８、２０８、３０８、４０８、５０８、７０８ ドレイン側ＬＤＤ領域
１０９、２０９、３０９、４０９、５０９、７０９ チャネル領域
１１２、４１２、５１２、７１２ 活性層
２１３、３１３ エピタキシャルシリコン層
１１４、２１４、４１４、５１４ ゲート
１１５、２１５、３１５、４１５、５１５、７３８ ゲート絶縁膜
１１６、２１６、３１６、４１６、５１６、７１６ ゲート電極
【発明の属する技術分野】
この発明は、電界効果トランジスタの製造方法に関し、より詳しくは、集積回路の基本単位を構成するのに適した電界効果トランジスタを作製する製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
ＬＳＩ（大規模集積回路）の基本単位を構成するＭＯＳＦＥＴ（電界効果トランジスタ）では、微細化に伴いゲート長が短くなるにつれて、Ｓファクタ（後述する式（４）で定義される）が劣化する傾向があるため、この対策として、図２２に示すようなＳＯＩ（シリコン・オン・インシュレータ）型ＭＯＳＦＥＴが提案されている。このＳＯＩ型ＭＯＳＦＥＴは、シリコン基板８０１上に埋め込み絶縁体層８０２を介して低不純物濃度の単結晶シリコンからなる活性層８１２（厚さｔ）を備え、この活性層８１２上に形成されたゲート８１４（ゲート絶縁膜８１５およびゲート電極８１６を含む）と、このゲート８１４の両側の活性層内に形成されたソース領域８０３、ドレイン領域８０４とを有している。ソース領域８０３は、高濃度ソース領域８０５と、そこからゲート８１４の端部直下まで延びるソース側ＬＤＤ（ライトリ・ドープト・ドレイン）領域８０７とからなり、同様に、ドレイン領域８０４は、高濃度ドレイン領域８０６と、そこからゲート８１４の端部直下まで延びるドレイン側ＬＤＤ領域８０８とからなっている。活性層８１２の厚さｔは薄く、かつ不純物濃度は低く抑えられているので、動作時には、ゲート８１４の電位による活性層８１２内への空乏層の延びが埋め込み絶縁体８０２によって制限され、その結果、ゲート電位のうち、活性層８１２内へ空乏層を延ばす成分が減少して、その分だけチャネル領域８０９の反転層を形成する成分が増加する。したがって、トランジスタのスイッチング特性を決めるサブスレッショルド特性が向上して、Ｓファクタを改善できる。同時に、平面型ＭＯＳＦＥＴと比較した場合、同じオフ電流ではしきい値電圧を小さくできるので、高駆動能力を実現できる。
【０００３】
しかし、このＳＯＩ型ＭＯＳＦＥＴは、チャネル領域８０９を含む活性層８１２と基板８０１とが埋め込み絶縁体８０２で分離されているため、動作時に活性層８１２中で発生したホットキャリアが基板８０１へ放出されない。このため、基板浮遊効果によりドレイン耐圧が低下するという問題がある。
【０００４】
これに対して、図２４（ｄ）に示すような擬（Ｑｕａｓｉ）ＳＯＩ型ＭＯＳＦＥＴが提案されている（Ｎｇｕｙｅｎ ｅｔ．ａｌ、ＩＥＤＭ９２ Ｔｅｃｈ． Ｄｉｇ．、ｐｐ．３４１）。この擬ＳＯＩ型ＭＯＳＦＥＴでは、活性層１０１２のうちドレイン側部分（半分）の下方のみに埋め込み絶縁体９１２が形成され、活性層１０１２はソース側でエピタキシャルシリコン１０１３を介してシリコン基板１００１と導通している。この擬ＳＯＩ型ＭＯＳＦＥＴを作製する場合、典型的には、図２４（ａ）に示すように、まず比抵抗１５ΩｃｍのＰ型シリコン基板１０１７上に、熱酸化により厚さ０．６μｍの酸化膜１０３５を形成し、その酸化膜１０３５に図示のような基板表面１００１ａに達する２段の溝１０３６を形成する（なお、上段の開口寸法ｄ2は下段の開口寸法ｄ1の約２倍である。）。次に図２４（ｂ）に示すように、枚葉型ランプヒートＡＳＭリアクタを用いて、温度９００℃、雰囲気圧力１５ｔｏｒｒで選択エピタキシャル成長法により、２段の溝１０３６を完全に埋め込むようにエピタキシャルシリコン層１０１３を形成する。成長レートは６０Å／ｓｅｃ程度である。次に図２４（ｃ）に示すように、ウエステック（Ｗｅｓｔｅｃｈ）枚葉ポリッシャである、ナルコ（Ｎａｌｃｏ）２３５４を用いてシリコン研磨を行い、エピタキシャルシリコン層１０１３の表面を平坦に加工する（エピタキシャルシリコン層表面１０１３ａと酸化膜表面１０３５ａとを一致させる。）。エピタキシャルシリコン層１０１３のうち溝１０３６の上段を埋めた部分が活性層１０１２となる。その後、図２４（ｄ）に示すように、通常のＭＯＳＦＥＴの形成工程を用いて、ゲート絶縁膜１０１５およびゲート電極１０１６からなるゲート１０１４と、高濃度ソース領域１００５およびソース側ＬＤＤ領域１００７からなるソース領域１００３と、高濃度ドレイン領域１００６およびドレイン側ＬＤＤ領域１００８からなるドレイン領域１００４とを形成する。
【０００５】
この擬ＳＯＩ型ＭＯＳＦＥＴでは、活性層１０１２とシリコン基板１００１とが導通しているので、基板浮遊効果によりドレイン耐圧が低下するという現象は生じない。しかし、ソース側とドレイン側とが非対称に構成されているため、電気特性においても非対称性が発現するという問題がある。例えば、この擬ＳＯＩ型ＭＯＳＦＥＴのゲート幅を２０μｍ、実効チャネル長を１．２μｍ、ゲート１０１４と埋め込み絶縁体１００２とのオーバラップ長を０．７５μｍとする。動作条件としてドレイン電圧を３Ｖとし、ゲートオーバドライブの値を一定にし、しきい値電圧の差を補正するため、ゲート電圧をしきい値電圧より３Ｖ大きく設定したとき、ソースとドレインを入れ換えたときの駆動電流の差が約１ｍＡあった。また、ゲート電圧をしきい値電圧に等しく設定したとき、ソースとドレインとの間の耐圧の差が１．５Ｖ以上あった。このため、この擬ＳＯＩ型ＭＯＳＦＥＴの用途は、このような非対称性が無視できる回路のみに限定されるという問題がある。
【０００６】
別のタイプのＭＯＳＦＥＴとして、図２３に示すように、チャネル領域１１０９の中央部下方に埋め込み絶縁体１１４０を有し、かつ対称的な構造をもつ素子が提案されている（特開平５−２０６４５５号公報）。このＭＯＳＦＥＴは、シリコン基板１１０１上に、断面メサ状の絶縁体領域１１４０と、この絶縁体領域１１４０の図において左側、右側、上側を取り囲む半導体領域１１１０，１１１１，１１１２と、半導体領域１１１２上に設けられたゲート１１１４（ゲート絶縁膜１１１５およびゲート電極１１１６を含む）と、半導体領域１１１０に隣接するソース領域１１０３と、半導体領域１１１１に隣接するドレイン領域１１０４を有している。
【０００７】
このＭＯＳＦＥＴでは、チャネル領域１１０９を含む活性領域１１１２が半導体領域１１１０，１１１１を介してシリコン基板１１０１と導通しているので、基板浮遊効果を防止できる。また、絶縁体領域１１４０がチャネル領域１１０９の中央部に接近して形成されており、ドレイン１１０４からの空乏層の延びを抑制するようになっているので、ＤＩＢＬ（ドレイン・インデュースト・バリア・ロウワリング）とパンチスルーを有効に抑制できる。したがって、ドレイン耐圧を高めることができる。また、ソース、ドレイン間で対称な構造を持つので、このＭＯＳＦＥＴは、対称性を必要とする回路にも適用され得る。
【０００８】
しかし、絶縁体領域１１４０がチャネル方向全域ではなく中央部に設けられているのみであるため、動作時に基板（またはウエル）１１０１、ソース１１０３、ドレイン１１０４の少なくとも一つと、ゲート１１１４との間に電位差が生じるようにしたとき、ゲート１１１４の電位による活性領域１１１２内への空乏層の延びを一部（チャネル領域中央部）しか制限できない。このため、Ｓファクタと駆動能力の望ましい向上が得られないという問題がある。
【０００９】
そこで、この発明の目的は、対称性を必要とする回路にも適用でき、高いドレイン耐圧と良好なＳファクタと高駆動能力とを同時に実現できる電界効果トランジスタを作製する電界効果トランジスタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明の製造方法によって作製すべき電界効果トランジスタは、
半導体基板またはウエル領域内に、互いに離間して設けられたソース領域およびドレイン領域と、上記ソース領域とドレイン領域との間のチャネル領域を覆うゲートを備え、
上記半導体基板またはウエル領域内に、上記ソース領域の下方の位置からチャネル領域の下方を通って上記ドレイン領域の下方の位置まで延在する絶縁体領域を有し、
上記ソース領域、ドレイン領域と上記絶縁体領域との間に、それぞれ上記チャネル領域の導電型と同じ導電型を持つ半導体領域を有し、
上記チャネル領域と上記半導体基板またはウエル領域とが上記半導体領域を介して連なっているものである。
【００１１】
上記電界効果トランジスタは、ソース、ドレイン間で対称な構造を持つので、ソースとドレインとを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲートの電位によるゲートと絶縁体領域との間の領域（以下「活性領域」という。活性領域はチャネル領域を含む。）内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域によって制限されるので、ゲート電位のうち、活性領域内へ空乏層を延ばす成分が減少して、その分だけチャネル領域の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上（オフ電流を抑制しつつ、しきい値電圧を低く抑えられる）して、高駆動能力を実現できる。また、上記ソース領域、ドレイン領域と上記絶縁体領域との間に、それぞれ上記チャネル領域の導電型と同じ導電型を持つ半導体領域を有し、上記チャネル領域と上記半導体基板またはウエル領域とが上記半導体領域を介して連なっているので、活性領域と半導体基板またはウエル領域との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域、ドレイン領域にその分だけ高電圧を印加でき、高速動作が可能となる。
【００１２】
なお、熱平衡状態または動作時に、ソース領域またはドレイン領域のいずれか一方から延びる空乏層が上記絶縁体領域に達して上記半導体領域が空乏化されたり、ゲート電位の影響でゲート側から延びる空乏層が上記絶縁体領域に達して上記活性領域が完全に空乏化されたとしても、電荷の移動自体は可能であり、基板浮遊効果が防止される。
【００１３】
この発明の電界効果トランジスタの製造方法は、上記電界効果トランジスタを作製する電界効果トランジスタの製造方法であって、
下地シリコン基板、絶縁体層および単結晶シリコン層をこの順に有するＳＯＩウエハに対してフォトリソグラフィおよびエッチングを行って、上記ＳＯＩウエハに上記単結晶シリコン層から下地シリコン基板まで達する溝を所定の間隔で複数形成して、上記絶縁体層を複数の絶縁体領域に分離する工程と、
エピタキシャル成長を行って、上記各溝内をエピタキシャルシリコンで埋め込む工程と、
上記ＳＯＩウエハの表面側を研磨して、上記単結晶シリコン層の表面と上記溝内のエピタキシャルシリコンの表面とが同一面をなすように平坦化する工程と、
上記各絶縁体層上に存在する単結晶シリコン層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
ゲート電極をマスクとして上記単結晶シリコン層の表面に不純物をイオン注入するとともにアニールを行って、上記ゲート電極の側方からこのゲート電極の直下でかつ上記絶縁体層の上方の位置まで延在するソース領域、ドレイン領域を形成する工程とを有することを特徴とする。
【００１４】
この発明の電界効果トランジスタの製造方法によれば、上記電界効果トランジスタが容易に作製される。しかも、活性領域（チャネル領域を含む）となるのは、エピタキシャルシリコン層ではなく、元のＳＯＩウエハの単結晶シリコン層であるから、欠陥の少ない活性領域が設けられる。なお、活性領域をエピタキシャルシリコンで構成すると、そのエピタキシャルシリコン中の転位や粒界等の欠陥（エピタキシャル成長時に発生する）によって、電流駆動能力の低下が問題となることがある。
【００１５】
一実施形態の電界効果トランジスタの製造方法は、上記電界効果トランジスタの製造方法において、上記複数の溝を形成して上記絶縁体層を複数の絶縁体領域に分離する工程で、上記チャネル領域下方を通る絶縁体領域と、この絶縁体領域から離間し、かつ上記ソース領域、ドレイン領域の下部にそれぞれ配置されるべき第二、第三の絶縁体領域とを形成するように、上記溝の間隔を設定することを特徴とする。
【００１６】
この一実施形態の電界効果トランジスタの製造方法によれば、いたずらに工程数を増やすことなく、上記一実施形態の電界効果トランジスタが容易に作製される。
【００１７】
別の局面では、この発明の電界効果トランジスタの製造方法は、
表面に断面凹状の溝を有する半導体基板上に絶縁体を全面に堆積して、上記溝を絶縁体で埋め込む工程と、
上記半導体基板の表面側を研磨して、上記半導体基板の表面と上記溝内の絶縁体の表面とが同一面をなすように平坦化する工程と、
上記半導体基板に対して上記絶縁体の表面側部分を選択的にエッチングして、上記溝の底部に平坦な表面を持つ絶縁体を残す工程と、
エピタキシャル成長を行って、少なくとも上記溝内の絶縁体表面とシリコン側壁とに沿って、略均一な厚さで断面凹状に単結晶シリコン層を成長させる工程と、
少なくとも上記単結晶シリコン層がつくる凹部の内面に沿って、略均一な厚さで断面凹状に不純物を含む絶縁体を堆積する工程と、
上記絶縁体を異方性エッチングして、上記断面凹状の絶縁体の底部を除去し、残された絶縁体からなる側壁の間の隙間に上記単結晶シリコン層を露出させる工程と、
酸化を行って、上記隙間に露出した単結晶シリコン層の表面にゲート酸化膜を形成するとともに、上記絶縁体側壁中の不純物をこの絶縁体側壁と接触している上記単結晶シリコン層の内面部分に拡散させてソース領域、ドレイン領域の少なくとも一部を形成する工程と、
上記絶縁体側壁の間の隙間を埋めるようにゲート電極を形成する工程を有することを特徴とする。
【００１８】
この発明の電界効果トランジスタの製造方法によれば、対称性を必要とする回路にも適用でき、高いドレイン耐圧と良好なＳファクタと高駆動能力とを同時に実現できる電界効果トランジスタが作製される。すなわち、この発明により作製された電界効果トランジスタは、ソース、ドレイン間で対称な構造を持つので、ソースとドレインとを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲートの電位による活性領域内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域によって制限されるので、ゲート電位のうち、活性領域内へ空乏層を延ばす成分が減少して、その分だけチャネル領域の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、上記単結晶シリコン層の上記内面部分のソース領域、ドレイン領域と上記絶縁体領域との間に、それぞれ上記単結晶シリコン層のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域と上記半導体基板とが上記半導体領域を介して連なっているので、活性領域と半導体基板との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域、ドレイン領域にその分だけ高電圧を印加でき、高速動作が可能となる。
【００１９】
また、この発明の電界効果トランジスタの製造方法によれば、断面凹状の溝内に絶縁体を形成するとき、フォトリソグラフィを行うことなく、上記溝に対して自己整合的に形成できる。また、ソース領域、ドレイン領域を拡散形成するとき、および、ゲートを形成するときも、フォトリソグラフィを行うことなく、上記溝に対して自己整合的（単結晶シリコン層や絶縁体側壁を介して間接的にではあるが）に形成できる。したがって、上述の電界効果トランジスタを容易に作製できる。
【００２０】
さらに別の局面では、この発明の電界効果トランジスタの製造方法は、
表面に断面凹状の溝を有する半導体基板に、酸素イオンを所定の注入エネルギで注入して、上記溝の底面から半導体基板中に所定距離だけ入った深さレベルに上記溝の底面と平行に延在する第一の酸素イオン注入領域を形成するとともに、上記溝外で上記溝の下部よりも上方の深さレベルに第二の酸素イオン注入領域を形成する工程と、
アニールを行って上記第一、第二の酸素イオン注入領域中の酸素と半導体基板材料とを反応させて、上記第一、第二の酸素イオン注入領域をそれぞれ第一、第二の絶縁体領域に変化させる工程と、
上記半導体基板の表面側を研磨して、上記溝の下部を残しながら上記第二の絶縁体領域を除去する工程と、
少なくとも上記残された溝の内面に沿って、略均一な厚さで断面凹状に不純物を含む絶縁体を堆積する工程と、
上記絶縁体を異方性エッチングして、上記断面凹状の絶縁体の底部を除去し、残された絶縁体からなる側壁の間の隙間に上記溝の底面を露出させる工程と、
酸化を行って、上記隙間に露出した溝の底面にゲート酸化膜を形成するとともに、上記絶縁体側壁中の不純物をこの絶縁体側壁と接触している上記溝の内面部分に拡散させてソース領域、ドレイン領域の少なくとも一部を形成する工程と、
上記絶縁体側壁の間の隙間を埋めるようにゲート電極を形成する工程を有することを特徴とする。
【００２１】
この発明の電界効果トランジスタの製造方法によれば、対称性を必要とする回路にも適用でき、高いドレイン耐圧と良好なＳファクタと高駆動能力とを同時に実現できる電界効果トランジスタが作製される。すなわち、この発明により作製された電界効果トランジスタは、ソース、ドレイン間で対称な構造を持つので、ソースとドレインとを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲートの電位による活性領域内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域によって制限されるので、ゲート電位のうち、活性領域内へ空乏層を延ばす成分が減少して、その分だけチャネル領域の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、上記溝の内面部分のソース領域、ドレイン領域と上記絶縁体領域との間に、それぞれ半導体基板材料のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域と上記絶縁体領域の下方の半導体基板とが上記半導体領域を介して連なっているので、活性領域と上記絶縁体領域の下方の半導体基板との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域、ドレイン領域にその分だけ高電圧を印加でき、高速動作が可能となる。しかも、活性領域（チャネル領域を含む）となるのは、エピタキシャルシリコン層ではなく、元の半導体基板材料であるから、欠陥の少ない活性領域が設けられる。したがって、さらに電流駆動能力を改善できる。
【００２２】
また、この発明の電界効果トランジスタの製造方法によれば、断面凹状の溝の下方に絶縁体領域を形成するとき、および、ソース領域、ドレイン領域を拡散形成するとき、フォトリソグラフィを行うことなく、上記溝に対して自己整合的に形成できる。また、ゲートを形成するときも、フォトリソグラフィを行うことなく、上記溝に対して自己整合的（絶縁体側壁を介して間接的にではあるが）に形成できる。したがって、上述の電界効果トランジスタを容易に作製できる。
【００２３】
さらに別の局面では、この発明の電界効果トランジスタの製造方法は、
表面に断面凹状の溝を有する半導体基板に、フォトリソグラフィを行って上記溝に対応する開口を有するレジストパターンを形成する工程と、
上記レジストパターンをマスクとして上記半導体基板の表面に酸素イオンを所定の注入エネルギで注入して、上記溝の底面から半導体基板中に所定距離だけ入った深さレベルに上記溝の底面と平行に延在する酸素イオン注入領域を形成する工程と、
アニールを行って上記酸素イオン注入領域中の酸素と半導体基板材料とを反応させて、上記酸素イオン注入領域を絶縁体領域に変化させる工程と、
上記レジストパターンを除去した後、少なくとも上記溝の内面に沿って、略均一な厚さで断面凹状に不純物を含む絶縁体を堆積する工程と、
上記絶縁体を異方性エッチングして、上記断面凹状の絶縁体の底部を除去し、残された絶縁体からなる側壁の間の隙間に上記溝の底面を露出させる工程と、
酸化を行って、上記隙間に露出した溝の底面にゲート酸化膜を形成するとともに、上記絶縁体側壁中の不純物をこの絶縁体側壁と接触している上記溝の内面部分に拡散させてソース領域、ドレイン領域の少なくとも一部を形成する工程と、
上記絶縁体側壁の間の隙間を埋めるようにゲート電極を形成する工程を有することを特徴とする。
【００２４】
この発明の電界効果トランジスタの製造方法によれば、対称性を必要とする回路にも適用でき、高いドレイン耐圧と良好なＳファクタと高駆動能力とを同時に実現できる電界効果トランジスタが作製される。すなわち、この発明により作製された電界効果トランジスタは、ソース、ドレイン間で対称な構造を持つので、ソースとドレインとを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲートの電位による活性領域内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域によって制限されるので、ゲート電位のうち、活性領域内へ空乏層を延ばす成分が減少して、その分だけチャネル領域の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、上記溝の内面部分のソース領域、ドレイン領域と上記絶縁体領域との間に、それぞれ半導体基板材料のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域と上記絶縁体領域の下方の半導体基板とが上記半導体領域を介して連なっているので、活性領域と上記絶縁体領域の下方の半導体基板との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域、ドレイン領域にその分だけ高電圧を印加でき、高速動作が可能となる。したがって、さらに電流駆動能力を改善できる。
【００２５】
また、この発明の電界効果トランジスタの製造方法によれば、断面凹状の溝の下方に絶縁体領域を形成するとき、および、ソース領域、ドレイン領域を拡散形成するとき、フォトリソグラフィを行うことなく、上記溝に対して自己整合的に形成できる。また、ゲートを形成するときも、フォトリソグラフィを行うことなく、上記溝に対して自己整合的（絶縁体側壁を介して間接的にではあるが）に形成できる。したがって、上述の電界効果トランジスタを容易に作製できる。
【００２６】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２７】
（第１実施形態）
図１は、一実施形態の製造方法によって作製すべき電界効果トランジスタとしてのＮＭＯＳトランジスタを示している。このＮＭＯＳトランジスタは、ｐ型シリコン基板１０１上に、互いに離間して設けられたｎ型ソース領域１０３およびｎ型ドレイン領域１０４と、上記ソース領域１０３とドレイン領域１０４との間のｐ型チャネル領域１０９を覆うゲート１１４を備えている。ソース領域１０３は、図においてゲート１１４の左側方に離間して設けられた或る接合深さを持つ高濃度ソース領域１０５と、この高濃度ソース領域１０５よりも浅い接合深さを持ち、高濃度ソース領域１０５のゲート側端部からゲート直下の位置まで延在するソース側ＬＤＤ領域１０７とからなっている。ドレイン領域１０４は、ゲート１１４の右側方に離間して設けられた或る接合深さを持つ高濃度ドレイン領域１０６と、この高濃度ドレイン領域１０６よりも浅い接合深さを持ち、高濃度ドレイン領域１０６のゲート側端部からゲート直下の位置まで延在するドレイン側ＬＤＤ領域１０８とからなっている。
【００２８】
上記シリコン基板１０１上には、ソース側ＬＤＤ領域１０７の下方の位置からチャネル領域１０９の下方を通ってドレイン側ＬＤＤ領域１０８の下方の位置まで延在する埋めこみ絶縁体領域１０２が設けられている。絶縁体領域１０２の上面のレベルは、高濃度ソース領域１０５、高濃度ドレイン領域１０６の接合深さよりも浅いレベルにある。これによって、ゲート１１４と絶縁体領域１０２との間の活性領域１１２（チャネル領域を含む。）の厚さｔが規定されている。
【００２９】
ソース側ＬＤＤ領域１０７，高濃度ソース領域１０５と絶縁体領域１０２の左上コーナ部との間にｐ型の半導体領域１１０ａ，１１０ｂが存在し、ドレイン側ＬＤＤ領域１０８，高濃度ドレイン領域１０６と絶縁体領域１０２の右上コーナ部との間にｐ型の半導体領域１１１ａ，１１１ｂが存在している。この結果、チャネル領域１０９とシリコン基板１０１とがそれらと同じ導電型の半導体領域１１０ａ，１１０ｂおよび１１１ａ，１１１ｂを介して連なっている。
【００３０】
このトランジスタのディメンジョンは次の通りに設定されている。まず、ゲート１１４長は２μｍ程度である。なお、このような「程度」という表現は、設定誤差の範囲を示している（以下同様。）。また、ゲート酸化膜１１５の厚さは１００Å程度、活性層１１２の厚さｔは５１０Å程度、埋め込み絶縁体領域１０２の厚さは１μｍ程度、埋め込み絶縁体領域とソース／ドレイン領域との間の半導体領域１１０ａ，１１０ｂおよび１１１ａ，１１１ｂの幅ｄは５００Å程度である。高濃度ソース／ドレイン領域１０５、１０６の接合深さは１１００Å程度、その不純物濃度は３×１０20ｃｍ-3程度、ＬＤＤ領域１０７、１０８の接合深さは３６０Å程度、その不純物濃度６×１０19ｃｍ-3程度である。チャネル領域１０９の不純物濃度は３×１０17ｃｍ-3程度に設定されている。
【００３１】
このトランジスタでは、半導体領域１１０ａ，１１０ｂおよび１１１ａ，１１１ｂのお陰でチャネル領域１０９とシリコン基板１０１とが絶縁されることがなく、少なくとも一方の半導体領域を通して、チャネル領域１０９からホットキャリアを効率良くシリコン基板１０１に放出することができる。ディメンジョンにおいては、ドレイン耐圧は８Ｖ以上あり、高いドレイン耐圧を得ることができる。なお、同じディメンジョンのＳＯＩ型ＭＯＳＦＥＴでは、活性層１１２中で発生したホットキャリアが基板に放出されず活性層内に蓄積されるため、ドレイン耐圧は４Ｖ程度しかない。よって、このトランジスタでは、ドレイン耐圧を４Ｖ程度改善できたことになる。
【００３２】
また、このトランジスタは、擬ＳＯＩ型ＭＯＳＦＥＴとは異なり、左右対称な構造を持つので、電気的にも対称性が保証される。よって、パストランジスタ回路の様に、ソースとドレインを入れ換えて動作するような対称性を必要とする回路にも、良好に適用できる。
【００３３】
さらに、活性層１１２に存在する空乏層は、チャネル領域１０９に反転層が形成され始めた時には、最大空乏層幅Ｗｍａｘに達しており、そのＷｍａｘは次式（１）のように定義される。
【００３４】
【数１】
【００３５】
絶対温度Ｔとして３００Ｋ、チャネル不純物濃度Ｎａとしてこの例におけるチャネル領域１０９の不純物濃度３×１０17ｃｍ-3を用いると、（１）式より、最大空乏層幅Ｗｍａｘは約６２０Åになる。活性層１１２の厚さが５１０Å程度であるから、このトランジスタは、動作時に、活性層１１２が完全に空乏化している。したがって、ゲート電位のうち、活性層１１２内の空乏層を延ばす成分が減少し、その分だけチャネル領域１０９の反転層を形成する成分が増加する。この結果、完全空乏型のデバイス特性が得られ、Ｓファクタを向上でき、高駆動能力を達成できる。
【００３６】
また、完全空乏化するためには、最大空乏層幅Ｗｍａｘが５１０Å以下にならないように、チャネル不純物濃度Ｎａを設定する必要がある。この例のディメンジョンならば、チャネル不純物濃度Ｎａは４．５×１０17ｃｍ-3以下でなければならない。また、活性層１１２の厚さを変えた場合は、チャネル不純物濃度Ｎａは、式（１）における最大空乏層幅Ｗｍａｘが活性層１１２の厚さ以下にならない範囲で設定すれば、活性層を完全空乏化することができ、Ｓファクタを向上でき、高駆動能力を達成できる。
【００３７】
この例に示したディメンジョンにおいては、Ｓファクタは６１ｍＶ／ｄｅｃ．を達成している。この例のディメンジョンと同様のディメンジョンの平面ＭＯＳＦＥＴにおいては、Ｓファクタは、９２ｍＶ／ｄｅｃ．である。また、この例のディメンジョンと同様のディメンジョンで、完全空乏型ＳＯＩ型ＭＯＳＦＥＴにおいては、Ｓファクタは６１ｍＶ／ｄｅｃ．である。つまり、このトランジスタは、平面ＭＯＳＦＥＴに比べて、Ｓファクタが３１ｍＶ／ｄｅｃ．も向上しており、また、完全空乏型ＳＯＩ型ＭＯＳＦＥＴと同じＳファクタを達成している。これは、完全空乏型ＳＯＩ型ＭＯＳＦＥＴ同様、ソース、および、基板またはウエル、および、ドレインの内のひとつ以上とゲートとの間に電位差が生じるようにした場合、活性層が完全空乏化して、完全空乏型のデバイス特性を得ることができることを示している。
【００３８】
ただし、活性層１１２全域が空乏化していない場合でも、ソース、および、基板またはウエル、および、ドレインの内のひとつ以上とゲートとの間に電位差が生じるようにした場合、もしくは、電位を全く与えてない場合のどちらかの場合に、活性層１１２に存在し、かつ、ゲートの電位の影響を受ける空乏層が、埋め込み絶縁体１０２に到達することにより、活性層１１２内の空乏層の延びが制限される。それによって、Ｓファクタ向上や、駆動能力の向上が達成される。
【００３９】
さらに、高濃度ソース領域１０５と高濃度ドレイン領域１０６の間に埋め込み絶縁体領域１０２が存在するので、ドレイン領域１０４からの空乏層の延びを効率よく制限できる。それは、ＤＩＢＬやパンチスルーの抑制に効果が有る。この結果、さらなる微細化を容易に実行できる。
【００４０】
また、ゲート電圧の制御とは無関係にソース側の空乏層とドレイン側の空乏層が近づくことによって、パンチスルー電流が流れることがある。このような、ゲート電圧では、制御できない電流を少なく抑えるためには、チャネルのより深い部分での空乏層の延びを抑制することが効果的である。よって、この例のように埋め込み絶縁体１０２の下面が高濃度ソース領域１０５および高濃度ドレイン領域１０６の下面より下になるように形成することによって、パンチスルーを抑制することができ、さらなる微細化を容易に実行できる。
【００４１】
また、活性層１１２の厚さが、高濃度ソース領域１０５および高濃度ドレイン領域１０６の接合深さより大きい場合であっても、チャネルのより深い部分での空乏層の延びを抑制するように埋め込み絶縁体を形成する構造であれば、パンチスルーを抑制することができ、さらなる微細化を容易にすることが可能となる。
【００４２】
ソース領域１０３、および、ドレイン領域１０４から延びる空乏層は、静電容量を持ち、トランジスタのオン／オフの際に、寄生容量となってトランジスタの高速動作を妨げる。しかし、空乏層が埋め込み絶縁体に接する場合は、トータルの静電容量は空乏層容量と埋め込み絶縁体容量との直列の容量となる。したがって、寄生容量を低減できる。ソース領域１０３およびドレイン領域１０４から延びる空乏層の幅ＷSDは、次式（２）のように定義される。
【００４３】
【数２】
【００４４】
【数３】
【００４５】
式（２）、（３）にこの例のディメンジョンを代入すると、基板電位に対してソース電極およびドレイン電極に電圧を印可していないときの空乏層幅ＷSDは、高濃度ソース／ドレイン領域１０５、１０６の接合部分で６８０Å程度であり、ＬＤＤ領域１０７、１０８の接合部分で６６０Å程度である。
【００４６】
また、この例のディメンジョンによると、ソースおよびドレイン領域１０３、１０４と埋め込み絶縁体１０２との間隔は次の通りである。すなわち、高濃度ソース領域１０５、高濃度ドレイン領域１０６と埋め込み絶縁体１０２との間の横方向の間隔、言いかえれば半導体領域１１０ｂ、１１１ｂの横寸法は、最短部で２７０Å程度であり、ほとんど６００Å以下である。また、ソース側ＬＤＤ領域１０７、ドレイン側ＬＤＤ領域１０８と埋め込み絶縁体１０２との間の縦方向の間隔、言いかえれば半導体領域１１０ａ、１１１ａの縦寸法は１５０Å程度である。
【００４７】
よって、ソースおよびドレイン領域１０３、１０４と埋め込み絶縁体１０２との間に延びる空乏層は、大部分が埋め込み絶縁体１０２に接しているため、接している部分においては、大幅な寄生容量の低減ができ、トランジスタの高速動作が可能になる。
【００４８】
また、寄生容量の低減を図るためには、ソース領域１０３およびドレイン領域１０４から延びる空乏層が埋め込み絶縁体１０２に接している必要があり、そのためには、ｐ型の半導体領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂの濃度は、２×１０18ｃｍ-3以下でなければならない。
【００４９】
また、埋め込み絶縁体１０２の位置と、ｐ型の半導体領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂの濃度と、ソース／ドレイン領域１０３、１０４の濃度は、式（２）、（３）のＷSDとＮａ、Ｎｄの関係式より、ソース領域１０３およびドレイン領域１０４と埋め込み絶縁体１０２の間隔が空乏層幅ＷSD以上にならない範囲内で自由に設定できる。その範囲内であれば、寄生容量が低減され、トランジスタの高速動作が可能になる。
【００５０】
この例においてはゲート長を２μｍに設定しているが、ゲート長を０．４μｍまで短チャネル化しても、Ｓファクタは６５．９ｍＶ／ｄｅｃ．であり、短チャネル化による、Ｓファクタの劣化は抑えられている。また、ゲート長が０．４μｍの場合のしきい値電圧とゲート長が２μｍの場合のしきい値電圧との差ΔＶｔｈは０．０３Ｖに抑えられている。このように、ゲート長が２μｍから０．４μｍの間では、短チャネル効果によるトランジスタ特性の劣化は低く抑えられている。したがって、短チャネル化を容易に実行できる。さらに、ゲート長をデザインルールに則って短くすることによって、半導体素子の高集積化が達成できる。
【００５１】
また、この例においては、ゲート酸化膜１１５の厚さ、活性層１１２の厚さを、それぞれ１００Å、５１０Åに設定しているが、Ｓファクタを向上させるために以下のように変更することも可能である。
【００５２】
Ｓファクタは、次式（４）で定義される。
【００５３】
【数４】
【００５４】
実際には、ゲート酸化膜１１５の厚さは、トンネル電流が流れない程度である、約３０〜５０Å程度まで薄くすることが可能である。ゲート酸化膜１１５の厚さを上述の１００Åから実際上の下限である３０〜５０Å程度に変更すると、Ｃｏｘが大きくなり、式（４）に基づいてＳファクタが向上し、トランジスタの高速動作が可能となる。
【００５５】
また、活性層１１２の厚さを上述の５１０Åからより薄く変更すると、Ｃｄは小さくなり、式（４）に基づいてＳファクタが向上し、トランジスタの高速動作が可能となる。
【００５６】
なお、チャネル領域の導電型を半導体基板１０１の導電型と異なるタイプにしたい場合は、図２に示すように、半導体基板上に直接トランジスタを形成するのではなく、基板１０１の導電型とは異なる導電型の不純物領域（通常「ウエル領域」と呼ばれる。）１２９を形成し、そのウエル領域１２９上にトランジスタを形成する。それにより、半導体基板１０１の導電型がＮ型、Ｐ型のいずれであっても、所望のチャネルタイプのトランジスタを作製することができる。
【００５７】
また、図３に示すように、チャネル領域１０９下方を通る埋め込み絶縁体１０２とともに、高濃度ソース領域１０５および高濃度ドレイン領域１０６の下部に第二、第三の埋め込み絶縁体１０２′、１０２′を形成していても構わない。それにより、高濃度ソース領域１０５および高濃度ドレイン領域１０６の接合容量が大幅に減少して、トランジスタの動作速度および消費電力の向上が可能となる。なお、埋め込み絶縁体１０２と第二、第三の埋め込み絶縁体１０２′、１０２′とは、同時に形成しても良いし、別の工程で時期を変えて形成しても良い。
【００５８】
また、図４に示すように、図２に示した構造と図３に示した構造とを組み合わせても良い。それにより、半導体基板１０１の導電型がＮ型、Ｐ型のいずれであっても、所望のチャネルタイプのトランジスタを作製できるとともに、高濃度ソース領域１０５および高濃度ドレイン領域１０６の接合容量が大幅に減少して、トランジスタの動作速度および消費電力の向上が可能となる。
【００５９】
また、図５に示すように、同一の半導体基板１０１上に、図３、図４に示した構造を集積化しても良い。これにより、高濃度ソース領域１０５および高濃度ドレイン領域１０６の接合容量が大幅に減少し、トランジスタの動作速度および消費電力の向上した集積回路の作製が可能となる。この場合は、各トランジスタにおける埋め込み絶縁体１０２を、同時に形成することが望ましい。そうすることにより、同時に形成しないときに比べて工程の簡略化ができる。
【００６０】
このように、本発明の電界効果トランジスタは、その趣旨を逸脱しない範囲で、種々変形することが可能である。
【００６１】
図６〜図１０を参照して、上記電界効果トランジスタの製造方法を工程ごとにを順を追って説明する。なお、図４に例示したトランジスタと実質的に同じ物を作製するものとする。
【００６２】
まず、図６（ａ）に示すように、下地のＮ型シリコン基板７１７上に、絶縁体層としての埋め込み酸化膜７１９と、単結晶シリコン層７３０とを有するＳＯＩウエハを用意する。単結晶シリコン層７３０の厚さは７８０Å程度、埋め込み酸化膜７１９の厚さは１μｍ程度とする。このＳＯＩウエハに対してドライ酸化を行って、単結晶シリコン層７３０の表面に厚さ２００Å程度の注入保護酸化膜７２７を形成する。次に、図６（ｂ）に示すように、ウエル注入を行って、Ｐ型のウエル注入領域７２９を形成する。このウエル注入では、ホウ素イオンを注入エネルギ１５０ｋｅＶ程度、注入量１×１０15ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。次に、注入保護膜７２７を除去した後、拡散炉を使用して温度１２００℃、時間８００分のＮ2アニール処理を行って、ウエル注入領域７２９内のホウ素イオンを活性化する。これによって、Ｐ型のウエル領域７２９（簡単のため、活性化前と同じ符号で表す。）を形成することができた。
【００６３】
もちろん、下地がＰ型シリコン基板であるようなＳＯＩウエハを用いた場合は、ウエル領域７２９を形成する必要はない。
【００６４】
次に、図６（ｃ）に示すように、フォトリソグラフィを行って、埋め込み酸化膜７１９を複数の絶縁体領域に分離するためのレジストパターン７２５を設ける。そして、レジスト７２５をマスクとして異方性のシリコンエッチングを行い、レジストパターンに応じた溝７３３を形成して、単結晶シリコン層７３０を複数の領域に分離する。
【００６５】
なお、後の工程において、単結晶シリコン層７３０からなる活性層７１２中にチャネル領域を形成するようになる。トランジスタ特性を決定する上で重要なチャネル領域を元のＳＯＩウエハの単結晶シリコン層内に形成するので、チャネル領域をエピタキシャルシリコン層で形成する擬ＳＯＩ型ＭＯＳＦＥＴの場合に問題となる、成長時の粒界等の欠陥による電流駆動能力の低下を回避することができる。
【００６６】
次に、図７（ｄ）に示すように、さらにレジスト７２５をマスクとして異方性の酸化膜エッチングを行い、シリコン基板７１７（ウエル領域７２９）に達するまで溝７３３を深く形成して、埋め込み酸化膜７１９を複数の領域に分離する。
【００６７】
なお、後の工程で、この溝７３３に、チャネル領域と同導電型の半導体領域を形成することにより、チャネル領域とシリコン基板またはウエル領域との間でその半導体領域を介して電荷の移動が可能となる。また、後の工程で、この溝７３３にエピタキシャルシリコンを成長させる。そのため、この溝７３３が、エピタキシャルシリコンで埋め込まれるように充分アスペクト比を小さくするため、溝７３３の幅を或る程度確保する必要がある。この例では、溝７３３の幅を２μｍ程度とする。しかし、横方向成長の抑えられた選択エピタキシャル成長法を用いた場合は、溝７３３の幅を２μｍ以下とすることが可能である。
【００６８】
次に、図７（ｅ）に示すように、選択エピタキシャル成長法により、この上にホウ素を含有した単結晶シリコン層（エピタキシャルシリコン層）７１３を厚さ１．５μｍ程度成長させる。これにより、各溝７３３内をエピタキシャルシリコンで埋め込む。ここでは、エピタキシャルシリコン層７１３の不純物濃度は、ウエル領域７２９の不純物濃度と同じく、４×１０15ｃｍ-3程度とする。この際、埋め込み酸化膜７１９の両側面ではエピタキシャル成長は生じない。よって、基板シリコン７１７から成長するエピタキシャルシリコンと埋め込み酸化膜７１９との間に、ファセットが生じる場合が有る。また、同様に、単結晶シリコン層７３０から成長するエピタキシャルシリコンと埋め込み酸化膜７１９との間にも、ファセットが生じる場合がある。それによって、選択エピタキシャル成長後、埋め込み酸化膜７１９の両側面とエピタキシャルシリコン層７１３との間に隙間が生じるようになる。しかし、その隙間は、埋め込み酸化膜７１９と同様に絶縁体として働くため、埋め込み酸化膜の働きを妨げるものではない。また、ソース／ドレイン領域や、チャネル領域に隙間が到達するほど大きい形状の隙間ができる恐れはない。したがって、目的とする電界効果トランジスタを作製するにあたって、障害にはならない。
【００６９】
次に、図７（ｆ）に示すように、ＣＭＰ（ケミカル・メカニカル・ポリッシング）を行って、エピタキシャルシリコン層７１３の表面を平坦に加工する。この際、エピタキシャルシリコン層７１３を最上部の表面から１．５μｍ程度研磨して、単結晶シリコン層７３０の表面が露出した時点で、研磨を終了する。これにより、単結晶シリコン層７３０の表面とエピタキシャルシリコン層７１３とが同一面をなし、連続した単結晶シリコン層７３０とエピタキシャルシリコン層７１３との中に、酸化膜７１９が埋め込まれた状態にする。この埋め込み酸化膜７１９よりも上方の単結晶シリコン層７３０が、チャネル領域を含む活性層７１２となる。
【００７０】
次に、図８（ｇ）に示すように、活性層７１２の表面に、窒化膜形成の際の下地として必要になる酸化膜７３５を厚さ１００〜３００Å程度形成し、続いて、ＬＰＣＶＤ法により、ＬＯＣＯＳ形成の際の耐酸化膜として用いる窒化膜７３６を厚さ１５００Å程度、均一に堆積する。この窒化膜７３６の厚さは、ＬＯＣＯＳを形成する際に問題となるバーズビークを抑える観点からは厚くする必要があるが、ＬＯＣＯＳ酸化の際にシリコン基板に発生する結晶欠陥を少なくする観点からは薄くする必要がある。結局、双方のトレードオフを考慮して、この窒化膜７３６の厚さは５００〜３０００Å程度の範囲で、最適な厚さを選択すると良い。次に、フォトリソグラフィを行って、ＬＯＣＯＳを形成すべき領域がレジストの開口部となるようにレジスト（図示せず）を設け、そのレジストをマスクとして、異方性の窒化膜エッチングを行って、ＬＯＣＯＳを形成すべき領域が開口部となるように窒化膜７３６をパターン加工する。次に、上記レジストを除去した後、図８（ｈ）に示すように、ウエット酸化を行って、厚さ１５００〜６０００Å程度のＬＯＣＯＳ酸化膜７３７を形成する。その後、耐酸化用窒化膜７３６および酸化膜７３５を完全に除去する。次に、ドライ酸化を行って、厚さ１００Å程度の注入保護酸化膜７２７を形成する。
【００７１】
次に、チャネル注入（チャネル領域のしきい値電圧設定のためのイオン注入）を行って、Ｐ型のチャネル注入領域７３９（図８（ｈ）中にのみ示す）を形成する。このチャネル注入では、ホウ素イオンを注入エネルギ１５ｋｅＶ程度、注入量１×１０12ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。
【００７２】
次に、注入保護膜７２７を除去した後、図８（ｉ）に示すように、厚さ１００Å程度のゲート酸化膜７３８を形成する。なお、既に述べたように、ゲート酸化膜１１５の厚さを上述の１００Åから実際上の下限である３０〜５０Å程度に変更すると、Ｃｏｘが大きくなり、式（４）に基づいてＳファクタが向上し、トランジスタの高速動作が可能となる。
【００７３】
次に、図９（ｊ）に示すように、ゲート酸化膜７３８上に、ＬＰＣＶＤ法により、不純物を含むポリシリコンを厚さ１０００〜６０００Å程度、均一に堆積させる。フォトリソグラフィを行って、ゲート電極を形成すべき領域にパターニングレジスト（図示せず）を形成する。この例においては、パターニングレジスト幅は、２μｍ程度とする。次に図９（ｋ）に示すように、上記レジストをマスクとして、開口部のみ異方性ポリシリコンエッチングを行ったのち、そのレジストを除去する。これによって、ゲート酸化膜７３８上に、ゲート電極７１６が形成された。次に図９（ｌ）に示すように、ゲート電極７１６をマスクとしてイオン注入を行って、活性層７１２のうちゲート電極の両側に相当する部分に、Ｎ型のＬＤＤ領域７０７、７０８を形成する。このイオン注入では、ヒ素イオンを注入エネルギ５ｋｅＶ程度、注入量２×１０14ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。
【００７４】
次に、ＬＰＣＶＤ法により、酸化膜を全面に厚さ１４００Å程度、均一に堆積させ、図１０（ｍ）に示すように、異方性のエッチングを行って、ゲート電極７１６の両側に上記酸化膜の一部からなる側壁酸化膜７３４を形成する。次に、図１０（ｎ）に示すように、ゲート電極７１６および側壁酸化膜７３４をマスクとしてイオン注入を行って、活性層７１２のうちゲート電極７１６の側方に相当する領域に、Ｎ型の高濃度ソース／ドレイン領域７０７、７０８を形成する。コのイオン注入では、ヒ素イオンを注入エネルギ４０ｋｅＶ程度、注入量５×１０15ｃｍ-2程度注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。次に、温度８００℃、時間１０分程度の活性化アニールを行って、高濃度ソース／ドレイン領域７０７、７０８を活性化する。
【００７５】
ここで、高濃度ソース領域７０７および高濃度ドレイン領域７０８の注入エネルギは４０ｋｅＶ程度、注入量は５×１０15ｃｍ-2程度としたが、知られているように、ソース領域およびドレイン領域の不純物濃度は、薄いほど接合容量を小さくできる。また、接合深さが浅いほど、パンチスルーを抑えることができる。よって、それらを考慮した、注入エネルギおよび注入量の変更は可能である。
【００７６】
このようにトランジスタを作製した場合、活性層７１２のうち高濃度ソース領域７０７と高濃度ドレイン領域７０８の間にある部分がチャネル領域７０９となる。すなわち、トランジスタ特性を決定する上で重要なチャネル領域７０９は、結晶性がよいＳＯＩウエハの単結晶シリコン層７３０で形成される。この結果、チャネル領域をエピタキシャルシリコン層で形成する擬ＳＯＩ型ＭＯＳＦＥＴの場合に問題となる、成長時の粒界等の欠陥による、電流駆動能力の低下を回避することができる。
【００７７】
なお、この後、周知の層間膜形成工程および配線形成工程を行って、電界効果トランジスタを完成させる。
【００７８】
（第２実施形態）
図１１〜図１４を参照して、別の実施形態の電界効果トランジスタの製造方法を説明する。
【００７９】
まず、図１１（ａ）に示すように、フォトリソグラフィを行って、Ｐ型シリコン基板２１７の表面２１７ａに、溝形成用の開口部を有するレジスト（図示せず）を設け、そのレジストをマスクとして異方性シリコンエッチングを行って、シリコン基板２１７に断面凹状の溝２２３を形成する。なお、エッチング後に上記レジストを除去する。ここで、断面凹状の溝２２３の幅は、目標とするゲート長よりも０．３４μｍ程度大きく設定しておく。本実施形態においては、目標ゲート長を０．４０μｍ程度とするので、溝２２３の幅を０．７４μｍ程度とする。また、溝２２３の深さは、１．１５μｍ程度とする。
【００８０】
この断面凹状の溝２２３のお陰で、後の工程の、埋め込み酸化膜形成工程、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて自己整合的に行うことができる。それによって、厳密な位置合わせを必要とするフォトリソグラフィ工程を省略することができ、工程を簡略化できる。ただし、後で述べるようにＬＤＤ領域形成工程、および、ソース／ドレイン領域形成工程においては、ソース側とドレイン側の拡散領域が接続されないようにするために、フォトリソグラフィを行う必要がある。
【００８１】
次に、図１１（ｂ）に示すように、被覆性のよいＬＰＣＶＤ法により、シリコン基板２１７上に、埋め込み絶縁体の材料となる酸化膜２１９を全面に均一に堆積する。最終的には膜厚１．５μｍ程度堆積するまで成長時間をかけて、溝２２３を酸化膜２１９で完全に埋め込む。埋め込み絶縁体の材料として、ここでは、酸化膜を例に挙げて説明するが、窒化膜や酸窒化膜等のような空乏層の延びを制限できる物質であれば良い。次に、図１１（ｃ）に示すように、ＣＭＰを行って、酸化膜２１９の表面を平坦に加工する。この場合、酸化膜２１９を最上部の表面から１．５μｍ程度研摩して、シリコン基板表面２１７ａが露出した時点で、研摩を終了する。続いて、図１１（ｄ）に示すように、シリコン基板に対して酸化膜を選択的に異方性エッチングして、酸化膜２１９の表面部分を１５００Å程度分だけ除去する。これにより、溝２２３の底部２２３ｂに、平坦な表面を持つ酸化膜２１９が厚さ１μｍ程度残された状態にする。
【００８２】
このようにして埋め込み酸化膜２１９を、溝２２３に対して自己整合的に完全に左右対称な構造に形成することができる。さらに、厳密な位置合わせを必要とするフォトソグラフィ工程を必要としないため、工程を簡略化できる。また、溝２２３の形状は、残されているため、後の工程のＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて自己整合的に形成することができる。また、それによって、当該各工程において、フォトリソグラフィ工程を省略できるため、工程を簡略化できる。ただし、後で述べるようにＬＤＤ領域形成工程、および、ソース／ドレイン領域形成工程においては、ソース側とドレイン側の拡散領域が接続されないようにするために、フォトリソグラフィを行う必要がある。
【００８３】
次に、図１２（ｅ）〜（ｆ）に示すように、シリコン基板２１７の表面２１７ａ、溝内のシリコン側壁２２３ａおよび埋め込み酸化膜２１９の表面２１９ａに沿って、厚さ７００Å程度の均一な厚さで単結晶シリコン層２１３を設ける。
【００８４】
詳しくは、まず、図１２（ｅ）に示すように、エピタキシャル成長法により、シリコン基板２１７の表面２１７ａと溝内のシリコン側壁２２３ａとに単結晶シリコン層２４１を成長させるとともに、溝内の埋め込み酸化膜２２０表面に非晶質シリコン層２４２を成長させる。各層の厚さはそれぞれ１０〜１００Å程度とする。次に、レーザや電子ビームをレンズによりビーム径を１〜１００μｍ程度に集束して、図示の単結晶シリコン層２４１の外側から非晶質シリコン層２４２内へ、つまりトランジスタ形成領域外からトランジスタ形成領域内へスキャンする。これにより、単結晶シリコン層２４１から横方向に結晶化を進めて、非晶質シリコン層２４２を単結晶シリコン化させる。
【００８５】
なお、電子ビームを使用する場合は、レンズとして、電位を与えた複数のコンデンサ状の導体板の組み合わせを用いても良い。さらに、レーザや電子ビームをアパーチャにより任意のビーム形状にして、非晶質シリコン層２４２にパルス照射することにより、単結晶シリコン化させても良い。さらに、効果的に非晶質シリコン層を単結晶化するために、レンズかアパーチャの少なくともひとつ以上の組み合わせを使用しても良い。その際、非晶質シリコン層に対するスキャン照射かパルス照射を必要に応じて選択してもよい。
【００８６】
次に、図１２（ｆ）に示すように、エピタキシャル成長法により、形成された単結晶シリコン層より、単結晶エピタキシャルシリコンを厚さ４００〜４９０Å程度成長させる。
【００８７】
このようにして、シリコン基板２１７の表面２１７ａ、溝内のシリコン側壁２２３ａおよび埋め込み酸化膜２１９の表面２１９ａに沿って、厚さ７００Å程度の均一な厚さで単結晶シリコン層２１３が形成される。単結晶シリコン層２１３のうち溝２２３内の部分は、溝２２３の形状を反映して断面凹状に形成される。この結果、活性層となる単結晶シリコン層２１３によって、溝２２３の下部に酸化膜２１９が埋め込まれる。
【００８８】
次に、図１２（ｇ）に示すように、通常の素子分離ＬＯＣＯＳ形成工程により、溝２２３の両側に相当するシリコン基板２１７の表面２１７ａにＬＯＣＯＳ（局所酸化膜）２３７を形成する。
【００８９】
次に、図１３（ｈ）に示すように、ＬＰＣＶＤ法により、単結晶シリコン層２１３の凹部２１３ａ，２１３ｂおよび平坦面２１３ｃ上に、不純物を含む酸化膜２１８を厚さ１０００Å程度、均一に堆積させる。不純物含有酸化膜２１８のうち単結晶シリコン層２１３の凹部２１３ａ，２１３ｂ内に堆積した部分は、その凹部の形状を反映して断面凹状に形成される。ここでは、不純物含有酸化膜２１８として、リンが１×１０20ｃｍ-3程度ドープされたＰＳＧを用いる。次に、図１３（ｉ）に示すように、異方性エッチングを行って、不純物含有酸化膜２１８のうち単結晶シリコン層２１３の凹部底面２１３ｂおよび平坦面２１３ｃ上の部分を除去する。これにより、単結晶シリコン層２１３の凹部側面２１３ａ，２１３ａに、残された不純物含有酸化膜からなる側壁２１８，２１８（簡単のため、元の酸化膜と同じ符号で表す）を形成する。この側壁２１８，２１８の間の隙間は、元の溝より幅の狭くなった新たな溝２２４を構成する。側壁２１８の厚さは堆積させた膜厚とほぼ等しくなることから、この新しい溝２２４の幅は、ＣＶＤ膜厚により精度良く制御される。後の工程で、この新しい溝２２４を埋めるようにゲート電極を形成する際、新しい溝２２４の下端の幅がゲート長となる。なお、一般にゲート電極を形成する場合、フォトリソグラフィ工程の最小加工線幅の物理的限界によって、最小ゲート長が規定される。しかし、本実施形態によれば、新しい溝２２４の幅と深さのアスペクト比を最適化することによって、フォトリソグラフィ工程の最小加工線幅の物理的限界以下のゲート長の形成が可能となる。
【００９０】
さて、この例では、側壁２１８，２１８中の不純物をこの側壁と接触している単結晶シリコン層２１３の内面部分に拡散して、ＬＤＤ領域を形成することを予定している。その場合、ソース側とドレイン側のＬＤＤ領域の接続を、パターン上で回避する必要がある。図２０（ａ）にこの段階での平面パターンを示す（図１１〜図１４は図２０（ａ）におけるＡ−Ａ線断面に相当する。Ｌはゲート長である。）。図２０（ａ）から分かるように、ソース側とドレイン側のＬＤＤ領域の接続を回避する必要があるのは、側壁２１８が、チャネルを挟んで矩形の枠状につながっているからである。そこで、図２０（ｂ）に示すように、フォトリソグラフィを行って、チャネルの幅方向両端部２２６を除いて素子領域（ＬＯＣＯＳパターン２３７ａで囲まれている）の主要部を覆うように矩形のレジスト２２５を設ける。そして、図２０（ｃ）に示すように、レジスト２２５をマスクとして異方性エッチングを行って、不純物含有酸化膜２１８の両端部を除去する。そうすることにより、側壁２１８からの固層拡散によりＬＤＤ領域を形成した際、ソース側とドレイン側のＬＤＤ領域が接続されるのを防止できる。
【００９１】
また、トランジスタ動作時に、チャネル領域に反転層を形成した際、チャネル幅方向両端部２２６で、そこに延在するゲート電極によってゲート酸化膜を介して反転層が形成されることにより、２段階のしきい値電圧が起こる可能性が有る。それを避けるため、チャネル幅方向両端部２２６に、チャネル領域の濃度より高濃度のイオン注入を４５度程度の注入角で回転注入かステップ注入を行って注入する。ここでは、ホウ素イオンを注入エネルギ１５ｋｅＶ程度、注入量１×１０14〜５×１０15ｃｍ-2程度で注入し、４５度程度の注入角で回転注入かステップ注入を行う。その後、レジスト２２５を除去する。
【００９２】
次に、図１３（ｊ）に示すように、ウエット酸化を温度８００℃、時間２１分程度行って、溝２２４の底部に露出した単結晶シリコン層２１３の凹部底面２１３ｂ、平坦面２１３ｃに、チャネル注入保護膜の働きをする酸化膜２２７を厚さ１００Å程度形成する。その際、側壁酸化膜２１８に含まれる不純物がこの側壁酸化膜２１８と接触している単結晶シリコン層２１３の内面部分に拡散して、ＬＤＤ領域２０７、２０８が形成される。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。
【００９３】
次に、図１４（ｋ）に示すように、チャネル注入を行って、単結晶シリコン層２１３のうち側壁２１８の間に相当する部分に、Ｐ型のチャネル領域２０９を形成する。このチャネル注入では、ホウ素イオンを注入エネルギ１５ｋｅＶ程度、注入量１×１０12ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。その後、注入保護膜２２７を除去する。
【００９４】
次に、ウエット酸化を温度８００℃、時間２１分程度行って、チャネル領域２０９上に厚さ１００Å程度のゲート酸化膜２１５を形成する。その際、側壁酸化膜２１８に含まれる不純物が拡散することにより、ＬＤＤ領域２０７、２０８の接合深さが深くなる。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。
【００９５】
次に、ＬＰＣＶＤ法により、この上に不純物を含むポリシリコンを均一性良く成長させて、側壁絶縁体２１８の間の溝２２４をポリシリコン２２８で埋め込むとともに、ほぼ平坦な表面が得られるようにポリシリコン２２８を厚さ２０００〜６０００Å程度堆積する。次に、図１４（ｌ）に示すように、酸化膜に対して選択比の高い異方性エッチングを行って、ポリシリコン２２８を全面エッチングして、溝２２４内にそのポリシリコンの一部をゲート電極２１６として残す。その際、ゲート酸化膜形成時に形成されたエピタキシャルシリコン層平坦面２１３ｃ上の酸化膜２１５′（図１４（ｋ）参照）が露出し、さらに、ポリシリコン２２８とソース／ドレイン領域が不純物含有酸化膜２１８により隔てられることにより、完全に絶縁されるようになるまでオーバエッチをかける。ただし、ソース／ドレイン領域上の酸化膜２１５′が一部でも除去され、ソース／ドレイン領域のシリコン表面をエッチングすると、表面の荒れが生じて、コンタクト抵抗が上昇することがある。このため、オーバエッチの際は、より酸化膜と選択比の高い異方性エッチングに切り替えるなどの工夫が必要である。
【００９６】
このようにして、ゲート電極２１６を溝２２４に対して自己整合的に形成することができる。それによって、厳密な位置合わせを必要とする、フォトリソグラフィ工程を省略することができ、工程を簡略化できる。
【００９７】
次に、図２１（ｄ）に示すこの段階の平面パターンに対して、図２１（ｅ）に示すように、フォトリソグラフィを行って、高濃度ソース／ドレイン領域形成のための注入保護用レジスト２３１を形成する。このレジスト２３１のパターンは、既述のＬＤＤ領域形成工程で不純物含有酸化膜２１８をエッチングした時に使用したパターン２２５（図２０（ｂ）参照）よりも内側に開口部（幅Ｗ）を有するものとする。その後、図１４（ｍ）に示すように、イオン注入を行って、Ｎ型高濃度ソース／ドレイン領域２０５、２０６を形成する。このイオン注入では、ヒ素イオンを注入エネルギー４０ｋｅＶ程度、注入量５×１０15ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。次に、高濃度ソース／ドレイン領域２０５、２０６を活性化するために、活性化アニールを温度８００℃、時間１０分程度行う。その際、側壁酸化膜２１８に含まれる不純物が拡散することにより、ＬＤＤ領域２０７、２０８の接合深さが深くなる。この後は、拡散工程がないため、この工程でＬＤＤ領域の接合深さが決定される。本実施形態では、ＬＤＤ領域２０７、２０８の最終的な接合深さは、側壁酸化膜２１８との接触面から３００Å程度になる。このようにして、シリコン基板２１７の表面に最初に形成した溝２２３（図１１（ａ）参照）の形状に基づいて、単結晶シリコン層２１３と側壁酸化膜２１８とを介して自己整合的に、完全に左右対称にＬＤＤ領域２０７、２０８を形成することができる。
【００９８】
なお、この後、周知の層間膜形成工程および配線形成工程を行って、電界効果トランジスタを完成させる。
【００９９】
以上のように、埋め込み酸化膜形成工程、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて溝２２３に対して自己整合的に行うことができ、ソース／ドレイン方向に完全に左右対称な電界効果トランジスタを作製することができる。
【０１００】
作製された電界効果トランジスタは、ソース２０３、ドレイン２０４間で対称な構造を持つので、ソース２０３とドレイン２０４とを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲート２１６の電位による活性領域２０９、２１３内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域２１９によって制限されるので、ゲート電位のうち、活性領域２０９、２１３内へ空乏層を延ばす成分が減少して、その分だけチャネル領域２０９の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、ソース側ＬＤＤ領域２０７、ドレイン側ＬＤＤ領域２０８と絶縁体領域２１９との間に、それぞれ単結晶シリコン層２１３のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域２０９とシリコン基板２１７とが上記半導体領域を介して連なっているので、活性領域２０９、２１３とシリコン基板２１７との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域２０３、ドレイン領域２０４にその分だけ高電圧を印加でき、高速動作が可能となる。
【０１０１】
また、作製された電界効果トランジスタは、ゲート２１４が溝内に埋め込まれた、いわゆるグルーブ構造となり、ソース／ドレイン領域がゲート電極２１６の左右に側壁絶縁体２１８を介して存在している。一般に、このようなグルーブ構造の電界効果トランジスタでは、ゲート電極とソース／ドレイン領域間の寄生容量が問題となっている。しかし、この例では、側壁絶縁体２１８の幅が０．１μｍあるため、ゲート電極とソース／ドレイン領域との間の寄生容量を十分に低減することができる。それにより、トランジスタの高速動作が可能となる。
【０１０２】
（第３実施形態）
上記第２実施形態の製造方法では、ゲート長が短い場合、ゲート電極とメタル（配線）とをコンタクトホールを介して接続する際に、コンタクトホールとゲート電極との目合わせ（位置合わせ）余裕が非常に小さくなる。このため、メタルコンタクト形成時にゲート電極とコンタクトホールとの目合わせがずれることによって、メタルとゲート電極との接続面積の低下が起こり、その結果、コンタクト抵抗が高くなるおそれがある。その問題を回避するため、ゲート電極を、トランジスタの形成されていないシリコン表面まで引き出し、大型の引き出し電極を作ることが有用である。本実施形態では、図１５を参照して、そのような製造方法を説明する。なお、図１５では、図１４中の構成要素と対応する要素を１００だけ増加した符号で表している。
【０１０３】
まず、第２実施形態と同様に、図１４（ｋ）に示したポリシリコンのＣＶＤ成長工程まで行う。次に、図１５（ａ）に示すように、フォトリソグラフィを行って、ポリシンコン３２８の表面で溝２２４に対応する領域に、ゲート電極形成のためのパターニングレジスト３２５を設ける。その際、後の工程でゲート電極がソース／ドレイン領域と短絡しないように位置合わせを注意しながら、ゲート電極を溝３２４内からトランジスタの形成されていないシリコン表面まで引き出すためのパターンと、大型引き出し電極パターンとを同時にパターニングする。次に、図１５（ｂ）に示すように、レジスト３２５をマスクとして異方性ポリシリコンエッチングを行って、断面略Ｔ字形のゲート電極３１６を形成する。この後、レジスト３２５を除去する。こうして、大型引き出し電極パターンにより、コンタクトホールと、ゲート電極の目合わせ余裕を大きくとることができるので、コンタクト抵抗の高い半導体装置になるおそれを回避できる。この後、第２実施形態と同様に、ゲート電極３１６の側方にＮ型高濃度ソース／ドレイン領域３０５、３０６を形成する。さらに、周知の層間膜形成工程および配線形成工程を行って、電界効果トランジスタを完成させる。
【０１０４】
この第３実施形態によれば、第２実施形態と同様に、埋め込み酸化膜形成工程、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて溝３２４に対して自己整合的に行うことができ、ソース／ドレイン方向に完全に左右対称な電界効果トランジスタを作製することができる。
【０１０５】
作製された電界効果トランジスタは、第２実施形態と同様に、ソース３０３、ドレイン３０４間で対称な構造を持つので、ソース３０３とドレイン３０４とを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲート３１６の電位による活性領域３０９、３１３内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域３１９によって制限されるので、ゲート電位のうち、活性領域３０９、３１３内へ空乏層を延ばす成分が減少して、その分だけチャネル領域３０９の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、単結晶シリコン層３１３の内面部分のソース側ＬＤＤ領域３０７、ドレイン側ＬＤＤ領域３０８と絶縁体領域３１９との間に、それぞれ単結晶シリコン層３１３のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域３０９とシリコン基板３１７とが上記半導体領域を介して連なっているので、活性領域３０９、３１３とシリコン基板３１７との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域３０３、ドレイン領域３０４にその分だけ高電圧を印加でき、高速動作が可能となる。
【０１０６】
（第４実施形態）
図１６〜図１７参照して、別の実施形態の電界効果トランジスタの製造方法を工程ごとにを順を追って説明する。
【０１０７】
まず、図１６（ａ）に示すように、フォトリソグラフィを行って、Ｐ型シリコン基板４１７の表面４１７ａに、溝形成用の開口部を有するレジスト（図示せず）を設け、そのレジストをマスクとして異方性シリコンエッチングを行って、シリコン基板４１７に断面凹状の溝４２３を形成する。なお、エッチング後に上記レジストを除去する。ここで、断面凹状の溝４２３の幅は、目標とするゲート長よりも０．２０μｍ程度大きく設定しておく。本実施形態においては、目標ゲート長を０．４０μｍ程度とするので、溝２２３の幅を０．６０μｍ程度とする。また、溝２２３の深さは、１．２３μｍ程度とする。
【０１０８】
次に、このシリコン基板４１７上に、酸素イオンを注入エネルギ１８０ｋｅＶ程度、注入量３〜４．５×１０17ｃｍ-2程度注入する。これにより、溝４２３の底面からシリコン基板中に所定距離だけ入った深さレベルにその溝底面と平行に延在する第一の酸素イオン注入領域４１９を形成するとともに、溝４２３外で溝下部よりも上方の深さレベルに第二の酸素イオン注入領域４２２を形成する。ここで、酸素イオンの注入量を、これまでのＳＩＭＯＸ（セパレーション・バイ・インプランティド・オキシゲン）ウエハにおいて実用化されていた、１．２×１０18ｃｍ-2以上の注入量より低い注入量に設定しているので、転移などの欠陥が多数発生するという問題を回避することができる。次に、温度１３００℃程度の高温アニールを行って、結晶性を回復させるとともに上記第一、第二の酸素イオン注入領域４１９、４２２中の酸素とシリコン基板材料とを反応させて、上記第一、第二の酸素イオン注入領域をそれぞれ第一、第二の絶縁体領域（簡単のため、注入領域と同じ符号で表す）４１９、４２２に変化させる。この第一の絶縁体領域（埋め込み酸化膜）４１９上のシリコン基板材料が活性層４１２となる。この後、活性層４１２の厚さを更に薄くするために、温度８００〜１０００℃程度、時間２０〜７０分程度のウエット酸化を行い、続いて、表面酸化膜を全面除去する。これにより、活性層４１２の厚さｔを７００Å程度、埋め込み絶縁体４１９の厚さを１μｍ程度とする。なお、上記ウエット酸化の代わりに、結晶性回復のための高温アニールと同時にドライまたはウエットのいずれかの方法で酸素原子を炉内に導入して、シリコン表面を酸化しても良い。
【０１０９】
次に、図１６（ｂ）に示すように、シリコン基板４１７の表面側を研摩して、溝４２３の下部を残しながら、溝５２３外の領域に存在するシリコン基板材料４２１および第二の絶縁体領域４２２を除去する。
【０１１０】
このようにして、シリコン基板４１７の溝４２３に対して自己整合的に、溝４２３の下方に溝底面と平行に延在する埋め込み絶縁体４１９を完全に左右対称に形成することができる。また、この溝４２３のお陰で、後の工程の、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて自己整合的に形成することができる。また、それによって、当該各工程において、フォトリソグラフィ工程を省略できるため、工程を簡略化できる。ただし、後で述べるようにＬＤＤ領域形成工程、および、ソース／ドレイン領域形成工程においては、ソース側とドレイン側の拡散領域が接続されないようにするために、フォトリソグラフィを行う必要がある。
【０１１１】
次に、通常の素子分離ＬＯＣＯＳ形成工程により、溝４２３の両側に相当するシリコン基板４１７の表面にＬＯＣＯＳ４３７を形成する。
【０１１２】
次に、ＬＰＣＶＤ法により、溝４２３の底面、側面および溝４２３外の平坦面４１７ａ上に、不純物を含む酸化膜（ここでは、リンが１×１０20ｃｍ-3程度ドープされたＰＳＧを用いる。）を厚さ１０００Å程度、均一に堆積させる。その不純物含有酸化膜のうち溝４２３内に堆積した部分は、その凹部の形状を反映して断面凹状に形成される。次に、図１６（ｃ）に示すように、異方性エッチングを行って、その不純物含有酸化膜のうち溝４２３の底面４２３ｂおよび溝外の平坦面４１７ａ上の部分を除去する。これにより、溝４２３の側面４１３ａ，４１３ａに、残された不純物含有酸化膜からなる側壁４１８，４１８を形成する。この側壁４１８，４１８の間の隙間は、元の溝より幅の狭くなった新たな溝４２４を構成する。側壁４１８の厚さは堆積させた膜厚とほぼ等しくなるので、この新しい溝４２４の幅は、ＣＶＤ膜厚により精度良く制御される。後の工程で、この新しい溝４２４を埋めるようにゲート電極を形成する際、新しい溝４２４の下端の幅がゲート長となる。なお、一般にゲート電極を形成する場合、フォトリソグラフィ工程の最小加工線幅の物理的限界によって、最小ゲート長が規定される。しかし、本実施形態によれば、新しい溝４２４の幅と深さのアスペクト比を最適化することによって、フォトリソグラフィ工程の最小加工線幅の物理的限界以下のゲート長の形成が可能となる。
【０１１３】
次に、第２実施形態で述べたのと同様に、ソース側とドレイン側のＬＤＤ領域の接続を回避すべく、平面パターン（図２０参照）において矩形の枠状につながっている側壁４１８のうち、チャネル幅方向両端部に相当する部分を除去する。また、チャネル領域反転層を形成した際、チャネル幅方向両端部２２６で、そこに延在するゲート電極によってゲート酸化膜を介して反転層が形成されるのを回避するため、チャネル幅方向両端部に、チャネル領域の濃度より高濃度のイオン注入を行う。
【０１１４】
次に、図１７（ｄ）に示すように、ウエット酸化を温度８００℃、時間２１分程度行って、溝４２４の底部に露出した底面４１３ｂ、平坦面４１７ａに、チャネル注入保護膜の働きをする酸化膜４２７を厚さ１００Å程度形成する。その際、側壁酸化膜４１８に含まれる不純物がこの側壁酸化膜４１８と接触している溝の内面部分４２３ｂ，４２３ａに拡散して、ＬＤＤ領域４０７、４０８が形成される。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。
【０１１５】
次に、チャネル注入を行って、活性層４１２のうち側壁４１８の間に相当する部分に、Ｐ型のチャネル領域４０９を形成する。このチャネル注入では、ホウ素イオンを注入エネルギ１５ｋｅＶ程度、注入量１×１０12ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。その後、注入保護膜４２７を除去する。
【０１１６】
次に、図１７（ｅ）に示すように、ウエット酸化を温度８００℃、時間２１分程度行って、チャネル領域４０９上に厚さ１００Å程度のゲート酸化膜４１５を形成する。その際、側壁酸化膜４１８に含まれる不純物が拡散することにより、ＬＤＤ領域４０７、４０８の接合深さが深くなる。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。
【０１１７】
次に、ＬＰＣＶＤ法により、この上に不純物を含むポリシリコン（図示せず）を均一性良く成長させて、側壁絶縁体４１８の間の溝４２４をポリシリコンで埋め込むとともに、ほぼ平坦な表面が得られるようにポリシリコンを厚さ２０００〜６０００Å程度堆積する。次に、酸化膜に対して選択比の高い異方性エッチングを行って、そのポリシリコンを全面エッチングして、溝４２４内にそのポリシリコンの一部をゲート電極４１６として残す。その際、ポリシリコンとソース／ドレイン領域が不純物含有酸化膜４１８により隔てられることにより、完全に絶縁されるようになるまでオーバエッチをかける。ただし、ソース／ドレイン領域のシリコン表面をエッチングすると、表面の荒れが生じて、コンタクト抵抗が上昇することがある。このため、オーバエッチの際は、より酸化膜と選択比の高い異方性エッチングに切り替えるなどの工夫が必要である。
【０１１８】
このようにして、ゲート電極４１６を溝４２４に対して自己整合的に形成することができる。それによって、厳密な位置合わせを必要とする、フォトリソグラフィ工程を省略することができ、工程を簡略化できる。
【０１１９】
次に、第２実施形態と同様に、フォトリソグラフィを行って、高濃度ソース／ドレイン領域形成のための注入保護用レジストを形成する（図２１（ｅ）参照）。その後、イオン注入を行って、Ｎ型高濃度ソース／ドレイン領域４０５、４０６を形成する。このイオン注入では、ヒ素イオンを注入エネルギー４０ｋｅＶ程度、注入量５×１０15ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。次に、高濃度ソース／ドレイン領域４０５、４０６を活性化するために、活性化アニールを温度８００℃、時間１０分程度行う。その際、側壁酸化膜４１８に含まれる不純物が拡散することにより、ＬＤＤ領域４０７、４０８の接合深さが深くなる。この後は、拡散工程がないため、この工程でＬＤＤ領域の接合深さが決定される。本実施形態では、ＬＤＤ領域４０７、４０８の最終的な接合深さは、側壁酸化膜４１８との接触面から３００Å程度になる。このようにして、シリコン基板４１７の表面に最初に形成した溝４２３（図１６（ａ）参照）の形状に基づいて、側壁酸化膜４１８を介して自己整合的に、完全に左右対称にＬＤＤ領域４０７、４０８を形成することができる。
【０１２０】
なお、この後、周知の層間膜形成工程および配線形成工程を行って、電界効果トランジスタを完成させる。
【０１２１】
以上のように、埋め込み酸化膜形成工程、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて溝４２３に対して自己整合的に行うことができ、ソース／ドレイン方向に完全に左右対称な電界効果トランジスタを作製することができる。
【０１２２】
作製された電界効果トランジスタは、ソース４０３、ドレイン４０４間で対称な構造を持つので、ソース４０３とドレイン４０４とを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲート４１６の電位による活性領域４０９、４１２内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域４１９によって制限されるので、ゲート電位のうち、活性領域４０９、４１２内へ空乏層を延ばす成分が減少して、その分だけチャネル領域４０９の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、ソース側ＬＤＤ領域４０７、ドレイン側ＬＤＤ領域４０８と絶縁体領域４１９との間に、それぞれ活性層４１２のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域４０９とシリコン基板４１７とが上記半導体領域を介して連なっているので、活性領域４０９、４１２とシリコン基板４１７との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域４０３、ドレイン領域４０４にその分だけ高電圧を印加でき、高速動作が可能となる。
【０１２３】
また、作製された電界効果トランジスタは、ゲート４１４が溝内に埋め込まれた、いわゆるグルーブ構造となり、ソース／ドレイン領域がゲート電極４１６の左右に側壁絶縁体４１８を介して存在している。一般に、このようなグルーブ構造の電界効果トランジスタでは、ゲート電極とソース／ドレイン領域間の寄生容量が問題となっている。しかし、この例では、側壁絶縁体４１８の幅が０．１μｍあるため、ゲート電極とソース／ドレイン領域との間の寄生容量を十分に低減することができる。それにより、トランジスタの高速動作が可能となる。
【０１２４】
しかも、エピタキシャルシリコン層ではなく、元のシリコン基板材料で活性領域４０９、４１２を構成しているので、欠陥の少ない活性領域４０９、４１２が設けられる。したがって、さらに電流駆動能力を改善できる。
【０１２５】
（第５実施形態）
図１８〜図１９参照して、別の実施形態の電界効果トランジスタの製造方法を工程ごとにを順を追って説明する。
【０１２６】
まず、図１８（ａ）に示すように、フォトリソグラフィを行って、Ｐ型シリコン基板５１７の表面５１７ａに、溝形成用の開口部を有するレジスト５２５を設け、そのレジスト５２５をマスクとして異方性シリコンエッチングを行って、シリコン基板５１７に断面凹状の溝５２３を形成する。なお、エッチング後に、次の酸素イオン注入工程のために上記レジスト５２５を残しておく。ここで、断面凹状の溝５２３の幅は、目標とするゲート長よりも０．２０μｍ程度大きく設定しておく。本実施形態においては、目標ゲート長を０．４０μｍ程度とするので、溝２２３の幅を０．６０μｍ程度とする。また、溝２２３の深さは、０．１５μｍ程度とする。
【０１２７】
次に、図１８（ｂ）に示すように、上記レジスト５２５をマスクとして、このシリコン基板５１７上に、酸素イオンを注入エネルギ１８０ｋｅＶ程度、注入量３〜４．５×１０17ｃｍ-2程度注入する。これにより、溝５２３の底面からシリコン基板中に所定距離だけ入った深さレベルにその溝底面と平行に延在する酸素イオン注入領域５１９を形成する。ここで、酸素イオンの注入量を、これまでのＳＩＭＯＸ（セパレーション・バイ・インプランティド・オキシゲン）ウエハにおいて実用化されていた、１．２×１０18ｃｍ-2以上の注入量より低い注入量に設定しているので、転移などの欠陥が多数発生するという問題を回避することができる。次に、図１８（ｃ）に示すように、レジスト５２５を除去した後、温度１３００℃程度の高温アニールを行って、結晶性を回復させるとともに上記酸素イオン注入領域５１９中の酸素とシリコン基板材料とを反応させて、上記酸素イオン注入領域をそれぞれ絶縁体領域（簡単のため、注入領域と同じ符号で表す）５１９に変化させる。この絶縁体領域（埋め込み酸化膜）５１９上のシリコン基板材料が活性層５１２となる。この後、活性層５１２の厚さを更に薄くするために、温度８００〜１０００℃程度、時間２０〜７０分程度のウエット酸化を行い、続いて、表面酸化膜を全面除去する。これにより、活性層５１２の厚さｔを７８０Å程度、埋め込み絶縁体５１９の厚さを１μｍ程度とする。なお、上記ウエット酸化の代わりに、結晶性回復のための高温アニールと同時にドライまたはウエットのいずれかの方法で酸素原子を炉内に導入して、シリコン表面を酸化しても良い。
【０１２８】
なお、第４実施形態では、酸素イオン注入工程でレジストを用いず、注入後に研磨を行って、溝外の領域に存在するシリコン基板材料および第二の絶縁体領域を除去したため、シリコン基板表面の荒れがおこり、後の工程において、ソース／ドレインとメタルコンタクトの接触不良が発生するおそれがある。また、研磨によるダストが、溝の底面に付着し、ゲート酸化膜形成の際に、異常酸化が起こる原因になる恐れがある。しかし、本実施形態では、研磨を用いずに埋め込み絶縁体を形成するため、良好なソース／ドレインとメタルのコンタクトを形成でき、また、良好なゲート酸化膜を形成できる。
【０１２９】
このようにして、シリコン基板５１７の溝５２３に対して自己整合的に、溝５２３の下方に溝底面と平行に延在する埋め込み絶縁体５１９を完全に左右対称に形成することができる。また、この溝５２３のお陰で、後の工程の、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて自己整合的に形成することができる。また、それによって、当該各工程において、フォトリソグラフィ工程を省略できるため、工程を簡略化できる。ただし、後で述べるようにＬＤＤ領域形成工程、および、ソース／ドレイン領域形成工程においては、ソース側とドレイン側の拡散領域が接続されないようにするために、フォトリソグラフィを行う必要がある。
【０１３０】
次に、通常の素子分離ＬＯＣＯＳ形成工程により、溝５２３の両側に相当するシリコン基板５１７の表面にＬＯＣＯＳ５３７を形成する。
【０１３１】
次に、ＬＰＣＶＤ法により、溝５２３の底面、側面および溝５２３外の平坦面５１７ａ上に、不純物を含む酸化膜（ここでは、リンが１×１０20ｃｍ-3程度ドープされたＰＳＧを用いる。）を厚さ１０００Å程度、均一に堆積させる。その不純物含有酸化膜のうち溝５２３内に堆積した部分は、その凹部の形状を反映して断面凹状に形成される。次に、図１９（ｄ）に示すように、異方性エッチングを行って、その不純物含有酸化膜のうち溝５２３の底面５２３ｂおよび溝外の平坦面５１７ａ上の部分を除去する。これにより、溝５２３の側面５１３ａ，５１３ａに、残された不純物含有酸化膜からなる側壁５１８，５１８を形成する。この側壁５１８，５１８の間の隙間は、元の溝より幅の狭くなった新たな溝５２４を構成する。側壁５１８の厚さは堆積させた膜厚とほぼ等しくなるので、この新しい溝５２４の幅は、ＣＶＤ膜厚により精度良く制御される。後の工程で、この新しい溝５２４を埋めるようにゲート電極を形成する際、新しい溝５２４の下端の幅がゲート長となる。なお、一般にゲート電極を形成する場合、フォトリソグラフィ工程の最小加工線幅の物理的限界によって、最小ゲート長が規定される。しかし、本実施形態によれば、新しい溝５２４の幅と深さのアスペクト比を最適化することによって、フォトリソグラフィ工程の最小加工線幅の物理的限界以下のゲート長の形成が可能となる。
【０１３２】
次に、第２実施形態で述べたのと同様に、ソース側とドレイン側のＬＤＤ領域の接続を回避すべく、平面パターン（図２０参照）において矩形の枠状につながっている側壁５１８のうち、チャネル幅方向両端部に相当する部分を除去する。また、チャネル領域反転層を形成した際、チャネル幅方向両端部２２６で、そこに延在するゲート電極によってゲート酸化膜を介して反転層が形成されるのを回避するため、チャネル幅方向両端部に、チャネル領域の濃度より高濃度のイオン注入を行う。
【０１３３】
次に、図１９（ｅ）に示すように、ウエット酸化を温度８００℃、時間２１分程度行って、溝５２４の底部に露出した底面５１３ｂ、平坦面５１７ａに、チャネル注入保護膜の働きをする酸化膜５２７を厚さ１００Å程度形成する。その際、側壁酸化膜５１８に含まれる不純物がこの側壁酸化膜５１８と接触している溝の内面部分５２３ｂ，５２３ａに拡散して、ＬＤＤ領域５０７、５０８が形成される。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。
【０１３４】
次に、チャネル注入を行って、活性層５１２のうち側壁５１８の間に相当する部分に、Ｐ型のチャネル領域５０９を形成する。このチャネル注入では、ホウ素イオンを注入エネルギ１５ｋｅＶ程度、注入量１×１０12ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。その後、注入保護膜５２７を除去する。
【０１３５】
次に、図１９（ｆ）に示すように、ウエット酸化を温度８００℃、時間２１分程度行って、チャネル領域５０９上に厚さ１００Å程度のゲート酸化膜５１５を形成する。その際、側壁酸化膜５１８に含まれる不純物が拡散することにより、ＬＤＤ領域５０７、５０８の接合深さが深くなる。ただし、この後にもＬＤＤ領域を拡散させる工程があるため、この工程でＬＤＤ領域の接合深さが決定されるものではない。なお、既に述べたように、本実施形態では、研磨を用いずに埋め込み絶縁体を形成しているため、良好なゲート酸化膜を形成できる。
【０１３６】
次に、ＬＰＣＶＤ法により、この上に不純物を含むポリシリコン（図示せず）を均一性良く成長させて、側壁絶縁体５１８の間の溝５２４をポリシリコンで埋め込むとともに、ほぼ平坦な表面が得られるようにポリシリコンを厚さ２０００〜６０００Å程度堆積する。次に、酸化膜に対して選択比の高い異方性エッチングを行って、そのポリシリコンを全面エッチングして、溝５２４内にそのポリシリコンの一部をゲート電極５１６として残す。その際、ポリシリコンとソース／ドレイン領域が不純物含有酸化膜５１８により隔てられることにより、完全に絶縁されるようになるまでオーバエッチをかける。ただし、ソース／ドレイン領域のシリコン表面をエッチングすると、表面の荒れが生じて、コンタクト抵抗が上昇することがある。このため、オーバエッチの際は、より酸化膜と選択比の高い異方性エッチングに切り替えるなどの工夫が必要である。
【０１３７】
このようにして、ゲート電極５１６を溝５２４に対して自己整合的に形成することができる。それによって、厳密な位置合わせを必要とする、フォトリソグラフィ工程を省略することができ、工程を簡略化できる。
【０１３８】
次に、第２実施形態と同様に、フォトリソグラフィを行って、高濃度ソース／ドレイン領域形成のための注入保護用レジストを形成する（図２１（ｅ）参照）。その後、イオン注入を行って、Ｎ型高濃度ソース／ドレイン領域５０５、５０６を形成する。このイオン注入では、ヒ素イオンを注入エネルギー４０ｋｅＶ程度、注入量５×１０15ｃｍ-2程度で注入し、チャネリング防止のため７度程度の注入角で回転注入かステップ注入を行う。次に、高濃度ソース／ドレイン領域５０５、５０６を活性化するために、活性化アニールを温度８００℃、時間１０分程度行う。その際、側壁酸化膜５１８に含まれる不純物が拡散することにより、ＬＤＤ領域５０７、５０８の接合深さが深くなる。この後は、拡散工程がないため、この工程でＬＤＤ領域の接合深さが決定される。本実施形態では、ＬＤＤ領域５０７、５０８の最終的な接合深さは、側壁酸化膜５１８との接触面から３００Å程度になる。このようにして、シリコン基板５１７の表面に最初に形成した溝５２３（図１８（ａ）参照）の形状に基づいて、側壁酸化膜５１８を介して自己整合的に、完全に左右対称にＬＤＤ領域５０７、５０８を形成することができる。
【０１３９】
なお、この後、周知の層間膜形成工程および配線形成工程を行って、電界効果トランジスタを完成させる。
【０１４０】
以上のように、埋め込み酸化膜形成工程、ＬＤＤ領域形成工程、チャネル領域形成工程、ゲート電極形成工程、および、ソース／ドレイン領域形成工程をすべて溝５２３に対して自己整合的に行うことができ、ソース／ドレイン方向に完全に左右対称な電界効果トランジスタを作製することができる。
【０１４１】
作製された電界効果トランジスタは、ソース５０３、ドレイン５０４間で対称な構造を持つので、ソース５０３とドレイン５０４とを入れ換えて動作させるような対称性を必要とする回路にも適用され得る。また、動作時に、ゲート５１６の電位による活性領域５０９、５１２内への空乏層の延びが、チャネル方向全域にわたって絶縁体領域５１９によって制限されるので、ゲート電位のうち、活性領域５０９、５１２内へ空乏層を延ばす成分が減少して、その分だけチャネル領域５０９の反転層を形成する成分が増加する。したがって、トランジスタのＳファクタを改善でき、スイッチング特性を決めるサブスレッショルド特性が向上して、高駆動能力を実現できる。また、ソース側ＬＤＤ領域５０７、ドレイン側ＬＤＤ領域５０８と絶縁体領域５１９との間に、それぞれ活性層５１２のうち不純物が拡散されていない部分（半導体領域）が残り、チャネル領域５０９とシリコン基板５１７とが上記半導体領域を介して連なっているので、活性領域５０９、５１２とシリコン基板５１７との間で電荷の移動が可能となる。したがって、基板浮遊効果が生じることがなく、高いドレイン耐圧を実現できる。その結果、ソース領域５０３、ドレイン領域５０４にその分だけ高電圧を印加でき、高速動作が可能となる。
【０１４２】
また、作製された電界効果トランジスタは、ゲート５１４が溝内に埋め込まれた、いわゆるグルーブ構造となり、ソース／ドレイン領域がゲート電極５１６の左右に側壁絶縁体５１８を介して存在している。一般に、このようなグルーブ構造の電界効果トランジスタでは、ゲート電極とソース／ドレイン領域間の寄生容量が問題となっている。しかし、この例では、側壁絶縁体５１８の幅が０．１μｍあるため、ゲート電極とソース／ドレイン領域との間の寄生容量を十分に低減することができる。それにより、トランジスタの高速動作が可能となる。
【０１４３】
しかも、エピタキシャルシリコン層ではなく、元のシリコン基板材料で活性領域５０９、５１２を構成しているので、欠陥の少ない活性領域５０９、５１２が設けられる。したがって、さらに電流駆動能力を改善できる。
【０１４４】
なお、以上の実施の形態では、主としてＮＭＯＳトランジスタの場合について説明したが、当然ながらこれに限られるものではない。この発明は、ＰＭＯＳトランジスタやＣＭＯＳトランジスタについても同様に適用できる。
【図面の簡単な説明】
【図１】 この発明の一実施形態の製造方法によって作製すべき電界効果トランジスタの断面構造を示す図である。
【図２】 図１の電界効果トランジスタの変形例を示す図である。
【図３】 図１の電界効果トランジスタの変形例を示す図である。
【図４】 図１の電界効果トランジスタの変形例を示す図である。
【図５】 図３と図４の電界効果トランジスタを同一基板上に設けた例を示す図である。
【図６】 この発明の一実施形態の電界効果トランジスタの製造方法を示す工程図である。
【図７】 上記電界効果トランジスタの製造方法を示す工程図である。
【図８】 上記電界効果トランジスタの製造方法を示す工程図である。
【図９】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１０】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１１】 この発明の別の実施形態の電界効果トランジスタの製造方法を示す工程図である。
【図１２】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１３】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１４】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１５】 この発明の別の実施形態の電界効果トランジスタの製造方法を示す工程図である。
【図１６】 この発明の別の実施形態の電界効果トランジスタの製造方法を示す工程図である。
【図１７】 上記電界効果トランジスタの製造方法を示す工程図である。
【図１８】 この発明の別の実施形態の電界効果トランジスタの製造方法を示す工程図である。
【図１９】 上記電界効果トランジスタの製造方法を示す工程図である。
【図２０】 この発明の実施形態の製造方法におけるチャネル幅方向両端部のパターン処理を説明する図である。
【図２１】 この発明の実施形態の製造方法におけるソース／ドレイン注入前のパターン処理を説明する図である。
【図２２】 従来のＳＯＩ型ＭＯＳＦＥＴの断面構造を示す図である。
【図２３】 チャネル領域中央部下方に絶縁体領域を有する従来のＭＯＳＦＥＴの断面構造を示す図である。
【図２４】 従来の擬ＳＯＩ型ＭＯＳＦＥＴの製造方法を示す工程図である。
【符号の説明】
１０１、２１７、３１７、４１７、５１７、７１７ シリコン基板
１０２、２１９、３１９、４１９、５１９、７１９ 埋め込み酸化膜
１０３、２０３、３０３、４０３、５０３、７０３ ソース領域
１０４、２０４、３０４、４０４、５０４、７０４ ドレイン領域
１０５、２０５、３０５、４０５、５０５、７０５ 高濃度ソース領域
１０６、２０６、３０６、４０６、５０６、７０６ 高濃度ドレイン領域
１０７、２０７、３０７、４０７、５０７、７０７ ソース側ＬＤＤ領域
１０８、２０８、３０８、４０８、５０８、７０８ ドレイン側ＬＤＤ領域
１０９、２０９、３０９、４０９、５０９、７０９ チャネル領域
１１２、４１２、５１２、７１２ 活性層
２１３、３１３ エピタキシャルシリコン層
１１４、２１４、４１４、５１４ ゲート
１１５、２１５、３１５、４１５、５１５、７３８ ゲート絶縁膜
１１６、２１６、３１６、４１６、５１６、７１６ ゲート電極
Claims (5)
- 電界効果トランジスタを作製する電界効果トランジスタの製造方法であって、
上記電界効果トランジスタは、
半導体基板またはウエル領域内に、互いに離間して設けられたソース領域およびドレイン領域と、上記ソース領域とドレイン領域との間のチャネル領域を覆うゲートを備え、
上記半導体基板またはウエル領域内に、上記ソース領域の下方の位置からチャネル領域の下方を通って上記ドレイン領域の下方の位置まで延在する絶縁体領域を有し、
上記ソース領域、ドレイン領域と上記絶縁体領域との間に、それぞれ上記チャネル領域の導電型と同じ導電型を持つ半導体領域を有し、
上記チャネル領域と上記半導体基板またはウエル領域とが上記半導体領域を介して連なっているものであり、
下地シリコン基板、絶縁体層および単結晶シリコン層をこの順に有するＳＯＩウエハに対してフォトリソグラフィおよびエッチングを行って、上記ＳＯＩウエハに上記単結晶シリコン層から下地シリコン基板まで達する溝を所定の間隔で複数形成して、上記絶縁体層を複数の絶縁体領域に分離する工程と、
エピタキシャル成長を行って、上記各溝内をエピタキシャルシリコンで埋め込む工程と、
上記ＳＯＩウエハの表面側を研磨して、上記単結晶シリコン層の表面と上記溝内のエピタキシャルシリコンの表面とが同一面をなすように平坦化する工程と、
上記各絶縁体層上に存在する単結晶シリコン層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
ゲート電極をマスクとして上記単結晶シリコン層の表面に不純物をイオン注入するとともにアニールを行って、上記ゲート電極の側方からこのゲート電極の直下でかつ上記絶縁体層の上方の位置まで延在するソース領域、ドレイン領域を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。 - 請求項１に記載の電界効果トランジスタの製造方法において、
上記複数の溝を形成して上記絶縁体層を複数の絶縁体領域に分離する工程で、上記チャネル領域下方を通る絶縁体領域と、この絶縁体領域から離間し、かつ上記ソース領域、ドレイン領域の下部にそれぞれ配置されるべき第二、第三の絶縁体領域とを形成するように、上記溝の間隔を設定することを特徴とする電界効果トランジスタの製造方法。 - 表面に断面凹状の溝を有する半導体基板上に絶縁体を全面に堆積して、上記溝を絶縁体で埋め込む工程と、
上記半導体基板の表面側を研磨して、上記半導体基板の表面と上記溝内の絶縁体の表面とが同一面をなすように平坦化する工程と、
上記半導体基板に対して上記絶縁体の表面側部分を選択的にエッチングして、上記溝の底部に平坦な表面を持つ絶縁体を残す工程と、
エピタキシャル成長を行って、少なくとも上記溝内の絶縁体表面とシリコン側壁とに沿って、略均一な厚さで断面凹状に単結晶シリコン層を成長させる工程と、
少なくとも上記単結晶シリコン層がつくる凹部の内面に沿って、略均一な厚さで断面凹状に不純物を含む絶縁体を堆積する工程と、
上記絶縁体を異方性エッチングして、上記断面凹状の絶縁体の底部を除去し、残された絶縁体からなる側壁の間の隙間に上記単結晶シリコン層を露出させる工程と、
酸化を行って、上記隙間に露出した単結晶シリコン層の表面にゲート酸化膜を形成するとともに、上記絶縁体側壁中の不純物をこの絶縁体側壁と接触している上記単結晶シリコン層の内面部分に拡散させてソース領域、ドレイン領域の少なくとも一部を形成する工程と、
上記絶縁体側壁の間の隙間を埋めるようにゲート電極を形成する工程を有することを特徴とする電界効果トランジスタの製造方法。 - 表面に断面凹状の溝を有する半導体基板に、酸素イオンを所定の注入エネルギで注入して、上記溝の底面から半導体基板中に所定距離だけ入った深さレベルに上記溝の底面と平行に延在する第一の酸素イオン注入領域を形成するとともに、上記溝外で上記溝の下部よりも上方の深さレベルに第二の酸素イオン注入領域を形成する工程と、
アニールを行って上記第一、第二の酸素イオン注入領域中の酸素と半導体基板材料とを反応させて、上記第一、第二の酸素イオン注入領域をそれぞれ第一、第二の絶縁体領域に変化させる工程と、
上記半導体基板の表面側を研磨して、上記溝の下部を残しながら上記第二の絶縁体領域を除去する工程と、
少なくとも上記残された溝の内面に沿って、略均一な厚さで断面凹状に不純物を含む絶縁体を堆積する工程と、
上記絶縁体を異方性エッチングして、上記断面凹状の絶縁体の底部を除去し、残された絶縁体からなる側壁の間の隙間に上記溝の底面を露出させる工程と、
酸化を行って、上記隙間に露出した溝の底面にゲート酸化膜を形成するとともに、上記絶縁体側壁中の不純物をこの絶縁体側壁と接触している上記溝の内面部分に拡散させてソース領域、ドレイン領域の少なくとも一部を形成する工程と、
上記絶縁体側壁の間の隙間を埋めるようにゲート電極を形成する工程を有することを特徴とする電界効果トランジスタの製造方法。 - 表面に断面凹状の溝を有する半導体基板に、フォトリソグラフィを行って上記溝に対応する開口を有するレジストパターンを形成する工程と、
上記レジストパターンをマスクとして上記半導体基板の表面に酸素イオンを所定の注入エネルギで注入して、上記溝の底面から半導体基板中に所定距離だけ入った深さレベルに上記溝の底面と平行に延在する酸素イオン注入領域を形成する工程と、
アニールを行って上記酸素イオン注入領域中の酸素と半導体基板材料とを反応させて、上記酸素イオン注入領域を絶縁体領域に変化させる工程と、
上記レジストパターンを除去した後、少なくとも上記溝の内面に沿って、略均一な厚さで断面凹状に不純物を含む絶縁体を堆積する工程と、
上記絶縁体を異方性エッチングして、上記断面凹状の絶縁体の底部を除去し、残された絶縁体からなる側壁の間の隙間に上記溝の底面を露出させる工程と、
酸化を行って、上記隙間に露出した溝の底面にゲート酸化膜を形成するとともに、上記絶縁体側壁中の不純物をこの絶縁体側壁と接触している上記溝の内面部分に拡散させてソース領域、ドレイン領域の少なくとも一部を形成する工程と、
上記絶縁体側壁の間の隙間を埋めるようにゲート電極を形成する工程を有することを特徴とする電界効果トランジスタの製造方法。
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