TW202349470A - 半導體裝置及其製造方法 - Google Patents

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黎又明
范智翔
王宜婷
李威縉
李顯銘
陳建豪
志安 徐
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Abstract

一種製造半導體裝置的方法，包括在半導體基板上方形成閘極溝槽，在閘極溝槽中沉積閘極介電層及功函數層，在功函數層上方沉積覆蓋層，對覆蓋層的表面部分進行鈍化以形成鈍化層，移除鈍化層，在閘極溝槽中沉積填充層，使填充層及覆蓋層凹陷，及在閘極溝槽中的覆蓋層之上形成接觸金屬層。

Description

金屬閘極結構及其形成方法
無
半導體積體電路(integrated circuit，IC)行業已經歷指數級增長。積體電路材料及設計方面的技術進步已產生一代又一代的積體電路，每一代的電路均比先前一代更小、更複雜。在IC演進過程中，功能密度(即，每一晶片面積的互連裝置數目)通常有所增大，而幾何尺寸(即，可使用製造製程建立的最小組件(或接線)有所減小。這一縮小規模的過程通常藉由提高生產效率並降低相關聯成本來提供益處。這一縮小規模亦提高加工及製造IC的複雜性。
在一些IC設計中，隨著技術節點縮小實施的一項優勢係用金屬閘極代替多晶矽閘極，以降低特徵尺寸來改善裝置性能。形成金屬閘極的一個製程稱為替換閘極或「後閘極」製程，其中金屬閘極「最後」製造，從而允許減小後續製程的數目。「後閘極」製程可包括金屬閘極間隙填充製程及金屬閘極回蝕製程。在金屬閘極間隙填充製程中，各種金屬層，諸如功函數金屬層及金屬填充層，順序沉積於由虛設閘極保留的位置中形成的閘極溝槽中。在金屬閘極回蝕製程中，形成於閘極溝槽中的各個層經回蝕，以留出用於形成閘極金屬帽的空間。然而，實施此類IC製造製程仍存在挑戰，尤其係在高級製程節點中使用縮小規模的IC特徵。挑戰其中之一是在金屬閘極間隙填充製程中，可能在閘極溝槽中形成空隙，或因其大體高的深寬比而稱為接縫。在金屬閘極回蝕製程期間，這些空隙可引入沖穿缺陷，並導致閘極金屬帽的不良生長。雖然目前的方法在許多態樣中均令人滿意，但隨著電晶體尺寸不斷縮小規模至10 nm下的技術節點，金屬閘極形成仍需要進一步改善。
無
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中繪示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。此外，當用「約」、「大約」、及類似者描述數目或數目範圍時，除非另有規定，否則該術語旨在包括在所描述數目+/-10%範圍內的數目。舉例而言，術語「約5 nm」涵蓋自4.5 nm至5.5 nm的尺寸範圍。
本揭露的實施例提供一種改善的金屬閘極形成製程，該製程可用於多種裝置類型中之任意者中。舉例而言，本揭露的實施例可用於形成適於在平面主體金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)、多閘極電晶體(平面或垂直) (諸如FinFET裝置、閘極全環繞(GATE-ALL-AROUND，GAA)電晶體裝置、垂直電晶體裝置)、以及應變半導體裝置、絕緣體上矽(silicon-on-insulator，SOI)裝置、部分耗盡SOI裝置、全耗盡SOI裝置、或類似者中使用的閘極堆疊。此外，本文揭示之實施例可用於形成P型及/或N型裝置。
隨著電晶體尺寸不斷縮小規模至10 nm下技術節點或之下，由鰭狀結構(包括FinFET裝置的鰭片或GAA裝置的通道層之堆疊)上方的虛設閘極保留的閘極溝槽可具有高深寬比及/或頸縮剖面。在整個說明書中，為了簡單起見，術語「鰭狀結構」與「鰭片」可互換使用。
鰭片可藉由任何適合的方法來圖案化。舉例而言，可使用一或多個光學微影術製程(包括雙重圖案化或多重圖案化製程)來圖案化鰭片。雙重圖案化或多重圖案化製程將光學微影術與自對準製程組合，允許產生具有例如比使用單一直接光學微影術製程獲得的節距更小節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影術製程來圖案化。使用自對準製程沿著經圖案化犧牲層形成間隔物。接著移除犧牲層，且接著可使用剩餘的間隔物來圖案化鰭片。
當各種金屬層順序沉積於閘極溝槽中時，由於閘極溝槽的高深寬比及/或頸縮剖面，接縫(或空隙)可容易地截留於閘極溝槽中。在金屬閘極回蝕製程期間，蝕刻劑可洩漏至接縫中，並導致金屬層的不均勻蝕刻，導致沖穿缺陷及閘極金屬帽的不良生長。根據一些實施例，在覆蓋層沉積於功函數金屬(work function metal，WFM)層上方之後，執行梯度鈍化製程(例如，梯度氧化製程)以對覆蓋層的表面部分進行鈍化。由於梯度鈍化製程，鈍化表面部分在閘極溝槽的開口附近具有較大的厚度，而在閘極溝槽的底部附近具有較小的厚度。鈍化表面部分隨後在選擇性蝕刻製程中經移除。鈍化表面部分的移除將先前的閘極溝槽凹角剖面轉換成具有擴大開口的U形(或V形)剖面。擴大的開口有助於後續間隙填充層沉積，以填充閘極溝槽，而無需截留接縫(或較少接縫)。建議金屬閘極形成製程會提高閘極金屬層的均勻性及完整性，從而導致電晶體的更佳性能。
第1圖在透視圖中繪示多閘極電晶體的實例，諸如FinFET 10。FinFET 10包括基板50及突出於基板50之上的鰭片64。隔離區62形成於鰭片64的相對側上，其中鰭片64突出於隔離區62之上。閘極介電質66沿鰭片64的側壁及頂表面上方，而閘極68在閘極介電質66上方。源極/汲極區80在鰭片64中，並在閘極介電質66及閘極68的相對側上。源極/汲極區(多個)可指源極或汲極，單獨地或統稱，取決於上下文。第1圖進一步繪示後續諸圖中使用的參考橫截面。橫截面B-B沿FinFET 10的閘極68的縱軸延伸。橫截面A-A垂直於橫截面B-B並沿鰭片64的縱軸，且在例如源極/汲極區80之間的電流流動的方向上。為清晰起見，後續諸圖參考這些參考橫截面。
第2圖繪示根據本揭露的一或多個實施例的形成非平面電晶體裝置的方法100的流程圖。舉例而言，方法100的操作中之至少一些可用於形成FinFET裝置、GAA電晶體裝置、垂直電晶體裝置、或類似者。注意，方法100僅係一實例且並不旨在限制本揭露。因此，可理解，可在第2圖的方法100之前、期間、及之後提供額外操作，且一些其他操作可在此僅簡要描述。在一些實施例中，方法100的操作可與第3圖至第24圖中所示的各個製造階段處的實例半導體裝置200(或裝置200)的橫截面圖相關聯，以下將進一步詳細討論。
第3圖至第24圖各個在橫截面圖中繪示第2圖的方法100的各個階段處的裝置200的一部分。在所示的實施例中，裝置200類似於第1圖中所示的FinFET裝置10，其中電晶體的通道區藉由自基板連續突出的鰭片提供。在各種其他實施例中，裝置200可包括具有通道區的電晶體，通道區藉由垂直堆疊於基板之上的複數個奈米片或奈米線提供，諸如GAA電晶體。第3圖至第6圖繪示裝置200的沿橫截面B-B的橫截面圖。第7圖至第24圖繪示裝置200的沿橫截面A-A的橫截面圖。
對應於第2圖的操作102，第3圖繪示在各個製造階段中之一者處的包括半導體基板202(或基板202)的裝置200的橫截面圖。基板202可係半導體基板，諸如體半導體、絕緣體上半導體(silicon-on-insulator，SOI)基板、或類似者，其可經摻雜(例如，用p型或n型摻雜劑)或無摻雜。基板202可係晶圓，諸如矽晶圓。一般而言，SOI基板包括形成於絕緣體層上的半導體材料層。絕緣體層可係例如埋入式氧化物(buried oxide，BOX)層、氧化矽層、或類似者。絕緣體層設置於基板上，通常為矽基板或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板202的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其組合。
對應於第2圖的操作104，第4圖係在各種製造階段中之一者處的包括(半導體)鰭片204的裝置200的橫截面圖。儘管在第4圖(及以下諸圖)的繪示實施例中顯示一個鰭片，但應理解，裝置200可包括任意數目的鰭片，同時仍在本揭露的範疇內。在一些實施例中，藉由使用例如光學微影術及蝕刻技術對基板202進行圖案化來形成鰭片204。舉例而言，在基板202上方形成諸如襯墊氧化層206及上覆襯墊氮化物層208的遮罩層。襯墊氧化層206可係包含例如使用熱氧化製程形成的氧化矽的薄膜。襯墊氧化層206可充當基板202與上覆襯墊氮化物層208之間的黏附層。在一些實施例中，襯墊氮化物層208由氮化矽、氧氮化矽、碳氮化矽、類似物、或其組合形成。舉例而言，可使用低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)形成襯墊氮化物層208。
可使用光學微影術技術對遮罩層進行圖案化。一般而言，光學微影術技術利用經沉積、輻照(曝光)、及顯影的光阻劑材料(未顯示)來移除光阻劑材料的一部分。剩餘光阻劑材料會保護下伏材料(諸如這一實例中的遮罩層)免受後續處理步驟(諸如蝕刻)的影響。在這一實例中，光阻劑材料用於對襯墊氧化層206及襯墊氮化物層208進行圖案化，以形成經圖案化遮罩210，如第4圖中所示。
經圖案化遮罩210隨後用於圖案化基板202的經曝光部分，以形成溝槽(或開口)212，從而在相鄰溝槽212之間界定鰭片204，如第4圖中所示。當形成多個鰭片時，可在鰭片中之任意相鄰鰭片之間設置此類溝槽。在一些實施例中，藉由使用例如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合在基板202中蝕刻溝槽來形成鰭片204。蝕刻可係各向異性的。在一些實施例中，溝槽212可係彼此平行的條帶(自頂部看)，且相對於彼此緊密間隔。在一些實施例中，溝槽212可係連續的並圍繞鰭片204。
鰭片204可藉由任何適合的方法來圖案化。舉例而言，可使用一或多個光學微影術製程(包括雙重圖案化或多重圖案化製程)來圖案化鰭片204。一般而言，雙重圖案化或多重圖案化製程將光學微影術與自對準製程組合，允許產生具有例如比使用單一直接光學微影術製程可獲得的節距更小節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影術製程來圖案化。使用自對準製程沿著經圖案化犧牲層形成間隔物。接著移除犧牲層，且接著可使用剩餘的間隔物、或心軸來圖案化鰭片。
對應於第2圖的操作106，第5圖係在各個製造階段中之一者處的包括隔離區214的裝置200的橫截面圖。由絕緣材料形成的隔離區214可將相鄰鰭片彼此電隔離。絕緣材料可係氧化物，諸如氧化矽、氮化物、類似物、或其組合，且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動CVD (flowable CVD，FCVD) (例如，遠端電漿系統中基於CVD的材料沉積及後固化以使其轉化成另一材料，諸如氧化物)、類似者、或其組合來形成。可使用其他絕緣材料及/或其他形成製程。在所示實施例中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，則可執行退火製程。諸如化學機械研磨(chemical mechanical polish，CMP)的平坦化製程可移除任何多餘的絕緣材料，並形成共面的隔離區214頂表面與鰭片204頂表面(未顯示，隔離區214將如第5圖中所示凹陷)。經圖案化遮罩210(第4圖)亦可藉由平坦化製程移除。
在一些實施例中，隔離區214在隔離區214與基板202(鰭片204)之間的介面處包括襯裡，例如，襯裡氧化物(未顯示)。在一些實施例中，形成襯裡氧化物以減少基板202與隔離區214之間的介面處的晶體缺陷。類似地，襯裡氧化物亦可用於減少鰭片204與隔離區214之間的介面處的晶體缺陷。襯裡氧化物(例如，氧化矽)可係經由基板202的表面層的熱氧化形成的熱氧化物，儘管亦可使用其他適合的方法來形成襯裡氧化物。
接下來，使隔離區214凹陷以形成如第5圖中所示的淺溝槽隔離(shallow trench isolation，STI)區214。使隔離區214凹陷，使得鰭片204的上部部分自相鄰STI區214之間突出。STI區214的頂表面可具有平坦表面(如圖所示)、凸面、凹面(諸如碟形)、或其組合。STI區214的頂表面可藉由適當的蝕刻形成為平的、凸的、及/或凹的。可使用可接受的蝕刻製程(諸如對隔離區214的材料具有選擇性的蝕刻製程)使隔離區214凹陷。舉例而言，可執行使用稀氫氟酸(DHF)的乾式蝕刻或濕式蝕刻以使隔離區214凹陷。
第3圖至第5圖繪示形成一或多個鰭片(諸如鰭片204)的實施例，但鰭片可在各種不同的製程中形成。舉例而言，基板202的頂部部分可由適合的材料替換，諸如適於待形成的預期類型(例如，N型或P型)之半導體裝置的磊晶材料。此後，對頂部上具有磊晶材料的基板202進行圖案化以形成包括磊晶材料的鰭片204。
作為另一實例，可在基板的頂表面上方形成介電層；溝槽可蝕刻穿過介電層；同質磊晶結構可在溝槽中磊晶生長；且可使介電層凹陷，使得同質磊晶結構自介電層突出，以形成一或多個鰭片。
在又另一實例中，可在基板的頂表面上方形成介電層；溝槽可蝕刻穿過介電層；異質磊晶結構可使用不同於基板的材料在溝槽中磊晶生長；且可使介電層凹陷，使得異質磊晶結構自介電層突出以形成一或多個鰭片。
在生長磊晶材料(多個)或磊晶結構(例如，異質磊晶結構或同質磊晶結構)的實施例中，生長的材料(多個)或結構可在生長期間經原位摻雜，這可避免先前及後續植入，儘管原位摻雜與植入摻雜可一起使用。此外，在NMOS區中磊晶生長不同於PMOS區中材料的材料可係有利的。在各種實施例中，鰭片204可包含矽鍺(Si xGe 1-x，其中x可在0與1之間)、碳化矽、純鍺或基本純鍺、III-V化合物半導體、II-VI化合物半導體、或類似物。舉例而言，用於形成III-V化合物半導體的可用材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、及類似物。
對應於第2圖的操作108，第6圖係在各個製造階段中之一者處的包括虛設閘極結構220的裝置200的橫截面圖。在一些實施例中，虛設閘極結構220包括虛設閘極介電質222及虛設閘電極224。可在虛設閘極結構220上方形成遮罩226。為了形成虛設閘極結構220，在鰭片204上形成介電層。介電層可係例如氧化矽、氮化矽、其多層、或類似物，且可經沉積或熱生長。
在介電層上方形成閘電極層，且在閘極層上方形成遮罩層。閘電極層可沉積於介電層上方，接著進行平坦化，諸如藉由CMP。遮罩層可沉積於閘極層上方。閘電極層可由例如多晶矽形成，儘管亦可使用其他材料。遮罩層可由例如氮化矽或類似物形成。
在形成諸層(例如，介電層、閘電極層、及遮罩層)之後，可使用可接受的光學微影術及蝕刻技術來圖案化遮罩層，以形成遮罩226。接著，可藉由可接受的蝕刻技術將遮罩226的圖案轉移至閘電極層及介電層，以分別形成虛設閘電極224及下伏虛設閘極介電質222。虛設閘電極224及虛設閘極介電質222覆蓋鰭片204的中心部分(例如，通道區)。虛設閘電極224亦可具有基本垂直於鰭片204的縱向方向(例如，第1圖的方向A-A)的縱向方向(例如，第1圖的方向B-B)。
在第6圖的實例中，虛設閘極介電質222顯示為形成於鰭片204上方(例如，鰭片204的頂表面及側壁上方)及STI區214上方。在其他實施例中，虛設閘極介電質222可藉由例如鰭片204的材料之熱氧化形成，因此可形成於鰭片204上方而非STI區214上方。應理解，這些及其他變化仍然包括於本揭露的範疇內。
第7圖至第24圖繪示沿橫截面A-A(沿鰭片204的縱軸)的裝置200之進一步處理的橫截面圖。
對應於第2圖的操作110，第7圖係在各個製造階段中之一者處的包括形成於鰭片204中的許多輕摻雜汲極(lightly doped drain，LDD)區230的裝置200的橫截面圖。LDD區230可藉由電漿摻雜製程形成。電漿摻雜製程可包括形成並圖案化諸如光阻劑的遮罩，以覆蓋裝置200的待保護以免受電漿摻雜製程影響的區域。電漿摻雜製程可將N型或P型雜質植入鰭片204中以形成LDD區230。舉例而言，可將諸如硼的P型雜質植入鰭片204中以形成用於P型裝置的LDD區230。在另一實例中，可將諸如磷的N型雜質植入鰭片204中以形成用於N型裝置的LDD區700。在一些實施例中，LDD區230抵接裝置200的通道區中之一者(例如，由虛設閘極結構220中之一者覆蓋的鰭片204的中心部分)。LDD區230的部分可延伸至虛設閘極結構220下方並進入裝置200的通道區中。第7圖繪示LDD區230的非限制性實例。LDD區230的其他組態、形狀、及形成方法亦係可能的，且完全旨在包括於本揭露的範疇內。舉例而言，LDD區230可在形成下文將討論的閘極間隔物232之後形成。在一些實施例中，省略LDD區230。
仍然參考第7圖，在形成LDD區230之後，在一些實施例中，第一閘極間隔物234形成於虛設閘極結構220周圍(例如，沿其側壁並與之接觸)，且第二閘極間隔物236形成於第一閘極間隔物234周圍(例如，沿其側壁並與之接觸)。舉例而言，第一閘極間隔物234可形成於虛設閘極結構220的相對側壁上。第二閘極間隔物236可形成於第一閘極間隔物234上。應理解，可在虛設閘極結構220周圍形成任意數目的閘極間隔物，同時保持在本揭露的範疇內。第一閘極間隔物234與第二閘極間隔物236統稱為閘極間隔物232。如第7圖(及以下諸圖)所示的閘極間隔物232的形狀及形成方法僅係非限制性實例，其他形狀及形成方法亦係可能的。這些及其他變化完全旨在包括於本揭露的範疇內。
第一閘極間隔物234可係低k間隔物，並可由適合的介電材料形成，諸如氧化矽、氧碳氮化矽、或類似物。第二閘極間隔物236可由氮化物形成，諸如氮化矽、氧氮化矽、碳氮化矽、類似物、或其組合。任何適合的沉積方法，諸如熱氧化、化學氣相沉積(chemical vapor deposition，CVD)、或類似者，可用於形成第一閘極間隔物234及第二閘極間隔物236。根據各種實施例，第一閘極間隔物234及第二閘極間隔物236由不同的材料形成，以在後續處理中提供蝕刻選擇性。
對應於第2圖的操作112，第8圖係在各個製造階段中之一者處的包括許多源極/汲極區238的裝置200的橫截面圖。源極/汲極區238相鄰於虛設閘極結構220形成於鰭片204的凹槽中。舉例而言，源極/汲極區238與虛設閘極結構220交替配置。換言之，一個源極/汲極區238夾在相鄰虛設閘極結構220之間，及/或僅源極/汲極區238的一側設置於虛設閘極結構220旁邊。在一些實施例中，凹槽藉由例如使用虛設閘極結構220作為蝕刻遮罩的各向異性蝕刻製程形成，但亦可使用任何其他適合的蝕刻製程。
源極/汲極區238係藉由使用諸如金屬有機CVD (metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶生長(selective epitaxial growth，SEG)、類似者、或其組合的適合方法在凹槽中磊晶生長半導體材料而形成的。
如第8圖中所示，磊晶源極/汲極區238可具有自鰭片204的個別表面凸起的表面(例如，凸起於鰭片204的非凹陷部分之上)，且可具有小平面。在一些實施例中，相鄰鰭片的源極/汲極區238可合併以形成連續磊晶源極/汲極區(未顯示)。在一些實施例中，相鄰鰭片的源極/汲極區238可能不會合併在一起，而係保持分離的源極/汲極區238(未顯示)。在一些實施例中，當所得裝置係N型電晶體時，源極/汲極區238可包括碳化矽(SiC)、矽磷(SiP)、磷摻雜碳化矽(SiCP)、或類似物。在一些實施例中，當所得裝置係P型電晶體時，源極/汲極區238包含SiGe、及P型雜質，諸如硼或銦。
磊晶源極/汲極區238可植入有摻雜劑以形成源極/汲極區238，接著進行退火製程。植入製程可包括形成及經圖案化遮罩，諸如光阻劑，以覆蓋裝置200的待保護以免受植入製程影響的區域。源極/汲極區238可具有約1×10 19cm -3至約1×10 21cm -3範圍內的雜質(例如，摻雜劑)濃度。可將諸如硼或銦的P型雜質植入P型電晶體的源極/汲極區238中。諸如磷或砷化物的N型雜質可植入N型電晶體的源極/汲極區238中。在一些實施例中，磊晶源極/汲極區238可在其生長期間經原位摻雜。
對應於第2圖的操作114，第9圖係在各個製造階段中之一者處的包括層間介電質(interlayer dielectric，ILD) 240的裝置200的橫截面圖。在一些實施例中，在形成ILD 240之前，在第9圖中所示的結構上方形成接觸蝕刻終止層(contact etch stop layer，CESL) 242。CESL 242可在後續蝕刻製程中用作蝕刻終止層，並可包含諸如氧化矽、氮化矽、氧氮化矽、其組合、或類似物的適合材料，且可藉由諸如CVD、PVD、其組合、或類似者的適合形成方法形成。
接下來，在CESL 242上方及虛設閘極結構220上方形成ILD 240。在一些實施例中，ILD 240由諸如氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)的介電材料形成，且可藉由任何適合的方法沉積，諸如CVD、PECVD、或FCVD。在形成ILD 240之後，在ILD 240上方形成介電層246。介電層246可用作保護層，以防止或減少ILD 240在後續蝕刻製程中的損失。介電層246可使用諸如CVD、PECVD、或FCVD的適合方法，由諸如氮化矽、碳氮化矽、或類似物的適合材料形成。在形成介電層246之後，可執行諸如CMP製程的平坦化製程，以達成介電層246的平齊上表面。CMP亦可移除遮罩226及設置於虛設閘電極224上方的CESL 242的部分。在一些實施例中，在平坦化製程之後，介電層246的上表面與虛設閘電極224的上表面平齊。
隨後執行實例後閘極製程(有時稱為替換閘極製程)以用金屬閘極(其亦可稱為替換閘極或活性閘極)替換虛設閘極結構220的虛設閘電極224及虛設閘極介電質222。
對應於第2圖的操作116，第10圖係在各個製造階段中之一者處的移除虛設閘極結構220(第9圖)以形成閘極溝槽250的裝置200的橫截面圖。在虛設閘極結構220的移除期間，亦可部分蝕刻第一閘極間隔物234及第二閘極間隔物236，以便藉由移除第一閘極間隔物234及第二閘極間隔物236的相對上部部分來水平地擴大閘極溝槽250的上部部分。所得閘極溝槽250具有上部溝槽250U及下部溝槽250L，其中上部溝槽250U水平地寬於下部溝槽250L。以下將討論形成閘極溝槽250的細節。
在一些實施例中，為了移除虛設閘極結構220，執行一或多個蝕刻步驟以移除虛設閘電極224及虛設閘電極224直接下方的虛設閘極介電質222，以便在個別第一閘極間隔物234之間形成閘極通道250(其亦可稱為凹槽)。閘極溝槽250曝光鰭片204的通道區。在虛設閘極移除期間，當蝕刻虛設閘電極224時，虛設閘極介電質222可用作蝕刻終止層。接著，可在移除虛設閘電極224之後移除虛設閘極介電質222。
接下來，執行各向異性蝕刻製程，諸如乾式蝕刻製程，以移除第一閘極間隔物234的上部部分。在一些實施例中，使用對第一閘極間隔物234的材料具有選擇性(例如，具有更高的蝕刻速度)的蝕刻劑來執行各向異性蝕刻製程，使得第一閘極間隔物234凹陷(例如，上部部分經移除)。凹陷第一閘極間隔物234曝光第二閘極間隔物236的上部側壁。由於蝕刻劑的有限蝕刻選擇性，第二閘極間隔物236亦可經受蝕刻損失，使得經曝光上部側壁側向凹陷。第二閘極間隔物236的經曝光上部側壁的側向凹槽可能不均勻，諸如由於負載效應。如第10圖中所示，位於閘極溝槽250中間的第二閘極間隔物236的經曝光上部側壁的一部分比其他部分側向凹陷得更多。
如第10圖中所示，在移除第一閘極間隔物234的上部部分之後，閘極溝槽250具有上部溝槽250U及下部溝槽250L。下部溝槽250L在第一閘極間隔物234的其餘下部部分之間。上部溝槽250U在下部溝槽上方，並由第二閘極間隔物236的經曝光上部側壁界定(例如，定邊界)。閘極溝槽250具有較寬的上部溝槽250U及較窄的下部溝槽250L，其類比於字母「Y」，因此，閘極溝槽250有時可稱為Y形閘極溝槽。
在一些實施例中，上部溝槽250U在其最頂部分處具有在約18奈米(nanometer，nm)與約23 nm之間的寬度W1(例如，第二閘極間隔物236的個別相對上部側壁之間的距離)，在其最大開口處具有在約20 nm與約25 nm之間的寬度W2 (W2 ＞ W1)，且具有在約30 nm與約80 nm之間的深度H1(例如，第二閘極間隔物236的上表面與第一閘極間隔物234的最頂部分之間的距離)。下部溝槽250L具有在約5 nm與約10 nm之間的寬度W3(例如，第一閘極間隔物234的剩餘下部部分的個別相對側壁之間的距離)(W2 ＞ W1 ＞ W3)，且具有在約60 nm與約100 nm之間深度H2(例如，閘極溝槽250的底表面與第一閘極間隔物234的最頂部分之間的距離)。如將在後續處理中描述的，在一些實施例中，在下部溝槽250L中形成金屬閘極。舉例而言，使用閘電極材料填充上部溝槽250U及下部溝槽250L，並隨後使其凹陷以將金屬閘極的閘電極保持在下部溝槽250L中。因此，下部溝槽250L的尺寸可判定金屬閘極的尺寸及閘電極的尺寸。然而，上部溝槽250U的凹角剖面可導致接縫截留於閘極溝槽中，導致金屬閘極凹陷期間的不均勻蝕刻，從而導致沖穿缺陷。
對應於第2圖的操作118，第11圖係在各個製造階段中之一者處的包括閘極介電層252的裝置200的橫截面圖。在一些實施例中，閘極介電層252共形地沉積於閘極溝槽250中，諸如在鰭片204的頂表面及側壁上，在閘極間隔物232的頂表面及側壁上，及在介電層246的頂表面上。根據一些實施例，閘極介電層252包括氧化矽、氮化矽、或其多層。在實例實施例中，閘極介電層252包括高k介電材料，且在這些實施例中，閘極介電層252可具有大於約7.0的k值，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽、及其組合。閘極介電層252的形成方法可包括分子束沉積(molecular beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、PECVD、及類似者。作為實例，閘極介電層252的厚度可在約8埃(angstrom，Å)與約20埃之間。
對應於第2圖的操作120，第12圖係在各個製造階段中之一者處的包括功函數層254的裝置200的橫截面圖。功函數層254形成(例如，共形地)於閘極介電層252上方。在一些實施例中，功函數層254可係P型功函數層、N型功函數層、其多層、或其組合。在本文的討論中，功函數層亦可稱為功函數金屬。可包括於P型裝置的閘極結構中的實例P型功函數金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、WN、其他適合的P型功函數材料、或其組合。可包括於N型裝置的閘極結構中的實例N型功函數金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適合的N型功函數材料、或其組合。功函數值與功函數層的材料組合物相關聯，因此，選擇功函數層的材料來調協其功函數值，以便在待形成的裝置中達成目標臨限電壓Vt。功函數層(多個)可藉由CVD、物理氣相沉積(physical vapor deposition，PVD)、ALD、及/或其他適合製程來沉積。作為實例，P型功函數層的厚度可在約8Å與約15Å之間,而N型功函數層的厚度可在約15Å與約30Å之間。
對應於第2圖的操作122，第13圖係在各個製造階段中之一者處的包括覆蓋層256的裝置200的橫截面圖。覆蓋層256(例如，共形地)形成於功函數層254上方。覆蓋層256保護下伏功函數層254免受氧化。覆蓋層256可由適合的材料形成，諸如Ta、TaN、Ti、TiN、或TiSiN。在一些實施例中，覆蓋層256由TiN製成。可使用諸如ALD、MBD、CVD、或類似者的適合的沉積方法來沉積覆蓋層256。作為實例，覆蓋層256的厚度可在約2 nm與約5 nm之間。在一些實施例中，覆蓋層256的厚度大於功函數層254的厚度或閘極介電層252的厚度。在一些實施例的進一步實施中，如第13圖的實例中所示，覆蓋層256的厚度大於功函數層254與閘極介電層252的厚度之和。取決於下部溝槽250L的寬度W3及閘極溝槽250中先前形成諸層的厚度，覆蓋層256可填充下部溝槽250L的剩餘部分。取決於上部溝槽250U及閘極溝槽250中先前形成諸層的寬度W1及W2，閘極溝槽250中的剩餘空間可具有水滴形狀，頂部上有窄開口，而在中間有寬開口，如第13圖的實例中所示。若一或多個層進一步沉積於閘極溝槽250中，則開口寬度W1將很快縮小，且接縫將截留於其下方，這可在如上所述的製造期間引入缺陷。
對應於第2圖的操作124，第14圖係在各個製造階段中之一者處的包括自覆蓋層256的表面部分轉化的鈍化層258的裝置200的橫截面圖。在一些實施例中，覆蓋層256係金屬或金屬氮化物(例如，Ta、TaN、Ti、TiN、或TiSiN)，而鈍化層258係藉由使用任何適合的氧化製程(諸如但不限於空氣氧化(即，曝光於空氣)、氧電漿製程(以O 2及/或O 3作為氧化劑成分的電漿處理)、或乾式或濕式熱氧化來氧化覆蓋層256而形成的氧化層。在一些實施例中，覆蓋層256係金屬(例如，Ta或Ti)，而鈍化層258係藉由使用NH 3或N 2+H 2電漿的氮化操作形成的氮化物層。在實例製程中，覆蓋層256係沉積於沉積室中的TiN層，隨後在25℃與600℃之間範圍內的熱環境下用氧電漿處理。仍然以氧化製程作為實例，鈍化環境經控制，使得氧化劑成分(例如，O 2及/或O 3)在裝置200的上表面上具有更高的濃度，且隨著離開裝置的頂表面朝向閘極溝槽250的底部的距離以梯度減小。結果係，越靠近裝置200的頂表面，經氧化的覆蓋層256的表面部分越厚。經氧化覆蓋層256的厚度(鈍化層258的厚度)隨著向下進入閘極溝槽250中而以梯度減小。因此，氧化製程亦稱為梯度氧化製程。類似地，在氮化製程中，氮化覆蓋層256的厚度隨著向下進入閘極溝槽250而以梯度減小。鈍化製程亦統稱為梯度鈍化製程。在一個實例中，沉積於閘極溝槽250的外部的覆蓋層256的部分完全轉化成鈍化層258，如第14圖中所示。
對應於第2圖的操作126，第15圖係在各個製造階段中之一者處的移除鈍化層258之後的裝置200的橫截面圖。在一些實施例中，鈍化層258在諸如金屬鹵化物蝕刻(metallic halide etching，MHE)製程的蝕刻製程中經移除。MHE製程係使用金屬鹵化物蝕刻劑(例如，基於氯或基於氟的蝕刻劑)的乾式蝕刻製程。由於較高的反應物分子密度及頂角處與反應物分子的大接觸表面，MHE製程可有效地移除開口的頂角處的懸垂物。MHE製程可原位執行(例如，在與操作122處的沉積製程及操作124處的鈍化製程相同的腔室中執行)。在一些實施例中，用於MHE製程的基於氯或基於氟的金屬前驅物可包括氟化鎢(WF 6)、氯化鎢(WCl 5)、五氯化鉬(MoCl 5)、氯化鈦(TiCl x)、氟化鈦(TiF x)、氯化鉭(TaCl 5)、或其組合。可使用任何其他適合的前驅物。MHE製程可在約200℃至約1000℃之間的溫度下執行。MHE製程的蝕刻劑(多個)可以約100~12000標準立方釐米/分鐘(standard cubic centimeters per minute，sccm)的流動速率脈衝化至反應室中。MHE製程的處理壓力可在約1托與約20托之間。MHE製程可在約10 s與約300 s之間的一段時間內執行。在操作124處的梯度鈍化製程及操作126處的蝕刻製程之後，上部溝槽250U的開口W1擴大。擴大的上部溝槽250U可具有U形形狀，其具有基本垂直的側壁(W1 ≈ W2)，如第15圖中所示。在另一實例中，擴大的上部溝槽250U可具有V形形狀，其具有錐形側壁(W1 ＞ W2)。
含有殘餘金屬元素的薄膜260可形成於先前的剩餘覆蓋層256與經移除鈍化層258之間的介面上。作為實例，薄膜260的厚度可在約2Å與約10Å之間。殘留金屬元素來自用於金屬鹵化物蝕刻劑中的金屬元素。舉例而言，可形成含有鎢並覆蓋覆蓋層256的薄膜。作為另一實例，可形成含有鉬並覆蓋覆蓋層256的薄膜。如第15圖中所示，由於在一些實施例中完全鈍化及移除閘極溝槽250外部的覆蓋層256，薄膜260可與閘極溝槽250外部的功函數層254接觸。薄膜260中的金屬殘留物可以隨著進一步進入覆蓋層256中的遞減梯度擴散至覆蓋層256中。在到達覆蓋層256與功函數層254之間的介面之前，金屬殘留物的濃度降低至零。含金屬薄膜260的厚度可在約1Å與約5Å之間。
對應於第2圖的操作128，第16圖係在各個製造階段中之一者處的包括間隙填充層262(或稱為溝槽填充層或填充層262)的裝置200的橫截面圖。間隙填充層262形成於覆蓋層256(及含金屬薄膜260，若形成的話)上方。間隙填充層262沉積於裝置200的頂表面上，並填充上部溝槽250U的剩餘部分。間隙填充層262可使用適合的沉積方法(諸如CVD、PVD、ALD、或類似者)，由適合的材料(諸如氮化鈦、氮化矽、鎢、鈷、或其組合)形成。擴大的上部溝槽250U有助於間隙填充層262的沉積，使得經填充上部溝槽250U基本無接縫(或較少接縫)。在一個實例中，覆蓋層256及間隙填充層262包括不同的材料成分，諸如覆蓋層256中的TiN及間隙填充層262中的SiN。在另一實例中，覆蓋層及間隙填充層262包括類似的材料組成，諸如在兩層中但氮濃度不同(例如，間隙填充層262中的氮濃度較高)的TiN。在又另一實例中，覆蓋層256及間隙填充層262包括相同的材料組成，但藉由不同的方法(例如，覆蓋層256的ALD及間隙填充層262的CVD)沉積，導致不同的晶粒尺寸(例如，覆蓋層256中較小的晶粒尺寸)。執行諸如CMP製程的平坦化製程以移除間隙填充層262的多餘部分(以及含金屬薄膜260、功函數層254、及閘極介電層252的水平部分)以曝光介電層246及閘極間隔物232的頂表面。平坦化製程之後的所得結構如第17圖中所示。
對應於第2圖的操作130，第18圖係在各個製造階段中之一者處的執行金屬閘極回拉製程之後的裝置200的橫截面圖。在一些實施例中，在金屬閘極回拉製程中移除上部溝槽250U中的材料層(層252、254、256、260、及262)，從而再次曝光第二閘極間隔物236的側壁。如第18圖中所示，使閘極介電層252、功函數層254、及覆蓋層256的其餘部分凹陷於第一閘極間隔物234的最頂部之下。下部溝槽250L中的閘極介電層252、功函數層254、及覆蓋層256可呈現凹的上表面，使得閘極介電層252的最頂部分在功函數層254的最頂部分之上，功函數層254的最頂部分在覆蓋層256的最頂部分更之上。在一些實施例中，下部溝槽250L中的各個層的剩餘部分，諸如閘極介電層252、功函數層254、及覆蓋層256，可至少部分地形成金屬閘極270。由於含金屬薄膜260及間隙填充層262形成於上部溝槽250U中，故在金屬閘極回拉製程之後，金屬閘極270可沒有含金屬薄膜260及間隙填充層262。在一些實施例中，金屬閘極回拉製程包括選擇性濕式蝕刻製程，不會實質性地破壞閘極間隔物232。在一些實施例中，使用包括酸及氧化劑的化學品執行濕式蝕刻製程。舉例而言，所使用的化學品可係鹽酸(HCl)與過氧化氫(H 2O 2)的混合物，其中HCl用作酸，而H 2O 2用作氧化劑。在一些實施例中，針對濕式蝕刻製程，HCl與H 2O 2之間的混合比(例如，體積比)在約1:1與1:20之間。可在約40℃與約70℃之間的溫度下執行濕式蝕刻製程，持續時間在約1分鐘與約5分鐘之間。
對應於第2圖的操作132，第19圖係在各個製造階段中之一者處的形成接觸金屬層(或稱為閘極金屬帽)272的裝置200的橫截面圖。接觸金屬層272形成於凹陷層上方。在一些實施例中，接觸金屬層272包括W、Ta、Sn、Nb、Ru、Co或Mo。在一些實施例中，接觸金屬層272藉由使用金屬鹵化物(氯化物)氣體(例如，TaCl 5、SnCl 4、NbCl 5或MoCl 4)的ALD製程來形成。在一些實施例中，接觸金屬層272包括無氟金屬，舉例而言，由WCl 5作為源氣體形成的無氟W。在一些實施例中，ALD製程係與蝕刻製程組合的選擇性沉積製程，使得接觸金屬層272自金屬下方層選擇性生長，諸如，覆蓋層256及功函數層254，且沒有金屬層自閘極介電層252生長。選擇性生長在接觸金屬層與第一閘極間隔物234之間側向留下間隙，防止金屬元素擴散至第一閘極間隔物234中。在一些實施例中，接觸金屬層272的厚度在約1 nm至約10 nm的範圍內。在一些實施例中，接觸金屬層272的上表面在第一閘極間隔物234的最頂部分之下。在一些實施例中，接觸金屬層272足夠厚，使得接觸金屬層272的上表面在第一閘極間隔物234的最頂部分之上。在一些實施例中，接觸金屬層272的沉積包括插入兩個或兩個以上沉積製程之間的清洗操作。在一些實施例中，清洗操作包括熱水清洗(例如，80℃或以上)及/或氧處理。
對應於第2圖的操作134，第20圖係執行進一步製造製程的裝置200的橫截面圖。舉例而言，在接觸金屬層272上方形成閘極帽絕緣層280。在一些實施例中，閘極帽絕緣層280包括氮化矽、SiON、SiOCN、低k介電材料、或任何其他適合的材料，使用諸如PVD、CVD、或類似者的適合形成方法。此外，閘極觸點(亦稱為接觸插座)282形成於(例如，延伸穿過)閘極帽絕緣層280中，以電耦合至接觸金屬層272。在形成閘極觸點282之前沉積閘極帽絕緣層280的上述實例中，使用例如光學微影術及蝕刻在閘極帽絕緣層280中形成接觸開口以曝光接觸金屬層272。一旦形成接觸開口，則在接觸開口中依次形成阻障層、種晶層、及填充金屬(未顯示)，以形成閘極觸點282。
仍然參考第20圖，源極/汲極觸點284形成於ILD 240中，以電耦合至源極/汲極區238。在一些實施例中，蝕刻製程蝕刻穿過介電層246及ILD 240以形成曝光S/D區238的接觸開口。在矽化物形成製程中，在S/D區238之上形成矽化物特徵(未顯示)。矽化物特徵可包括矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、其組合、或其他適合的化合物。隨後，源極/汲極觸點284形成於接觸開口中，並藉由在接觸開口中沉積導電材料而落在矽化物特徵上。導電材料可包括任何適合的材料，諸如W、Co、Ru、Cu、Ta、Ti、Al、Mo、其他適合的導電材料、或其組合，且可藉由任何適合的方法沉積，諸如CVD、PVD、ALD、電鍍、其他適合的方法、或其組合。或者，可跳過矽化物形成，且源極/汲極觸點284直接接觸源極/汲極區238。
第21圖至第23圖繪示裝置200的替代實施例。對應於第2圖的操作130，第21圖係在各個製造階段中之一者處的執行金屬閘極回拉製程之後的裝置200的替代橫截面圖。在一些實施例中，在金屬閘極回拉製程中，部分移除上部溝槽250U中的材料層(層252、254、256、260、及262)，從而仍然填充上部溝槽250U的底部部分。下部溝槽250L中各種層的剩餘部分，諸如閘極介電層252、功函數層254、覆蓋層256、含金屬薄膜260、及間隙填充層262，可至少部分形成金屬閘極270。金屬閘極270可呈現凹的上表面。儘管如此，但閘極介電層252、功函數層254、覆蓋層256、含金屬薄膜260、及間隙填充層262的凹的上表面及相應最頂部分全部在第一閘極間隔物234的最頂部分之上。含金屬薄膜260可包括與形成覆蓋層256及間隙填充層262的金屬元素不同的金屬元素。這一含金屬薄膜可用作可偵測示蹤物，用於識別在金屬閘極形成期間是否已應用梯度鈍化製程。
對應於第2圖的操作132，第22圖係在各個製造階段中之一者處的形成接觸金屬層272的裝置200的替代橫截面圖。接觸金屬層272形成於凹陷層上方。在一些實施例中，接觸金屬層272包括W、Ta、Sn、Nb、Ru、Co或Mo。在一些實施例中，接觸金屬層272藉由使用金屬鹵化物(氯化物)氣體(例如，TaCl 5、SnCl 4、NbCl 5或MoCl 4)的ALD製程形成。在一些實施例中，接觸金屬層272包括無氟金屬，舉例而言，由WCl 5作為源氣體形成的無氟W。在一些實施例中，ALD製程係與蝕刻製程組合的選擇性沉積製程，使得接觸金屬層272自金屬下方層選擇性地生長，諸如，覆蓋層256及功函數層254，且沒有金屬層自閘極介電層252生長。選擇性生長在接觸金屬層與第一閘極間隔物234之間側向留下間隙，防止金屬元素擴散至第一閘極間隔物234中。在一些實施例中，接觸金屬層272的厚度在約1 nm至約10 nm的範圍內。接觸金屬層272的底表面在第一閘極間隔物234的最頂部分之上。
對應於第2圖的操作134，第23圖係執行進一步製造製程的裝置200的替代橫截面圖。類似於上文所討論的，操作134處的方法100可形成閘極帽絕緣層280、閘極觸點282、及源極/汲極觸點284。
參考第24圖，顯示裝置200'的部分的橫截面圖。裝置200'基本類似於第20圖中所示的裝置200，但具有額外的金屬閘極270'。如圖所示，金屬閘極270與第20圖中的金屬閘極270基本相同，金屬閘極270延伸超過界定相應電晶體的通道長度L 1的距離。然而，金屬閘極270'延伸超過界定通道長度L 2的距離，通道長度L 2基本大於L 1。具有相對短通道長度的此類電晶體(例如，具有金屬閘極270的電晶體)有時可稱為短通道電晶體；而具有相對長通道長度的此類電晶體(例如，具有金屬閘極270'的電晶體)有時可稱為長通道電晶體。在長通道電晶體的實例中，金屬閘極270'可進一步包括亦沉積於下部通道250L中的含金屬薄膜260及間隙填充層262，這係由於相對長的通道長度使得覆蓋層256不填充下部通道250L，而係用U形填充。因此，在下部溝槽250L的由覆蓋層256圍繞的剩餘部分中形成含金屬薄膜260及間隙填充層262。層252、254、256、260、及262中之各者可在第一閘極間隔物234的最頂部分之下。此外，金屬閘極270'可包括額外的接觸金屬層272。接觸金屬層272中之各者電耦合至U形層252、254、256、及260之組合的末端中之一者。因此，可形成一或多個閘極觸點282以耦合接觸金屬層272。
儘管無意限制，但本揭露的一或多個實施例對半導體裝置及其形成提供了許多益處。舉例而言，本揭露的實施例提供一種梯度鈍化及蝕刻製程，以擴大閘極溝槽。擴大的閘極溝槽有助於後續材料層沉積，不會在閘極溝槽中截留接縫，從而在金屬閘極回拉製程之後提高裝置性能。此外，建議的金屬閘極形成操作可容易地整合至現存半導體製造製程中。
在一個例示性態樣中，本揭露針對一種製造半導體裝置的方法。該方法包括在半導體基板上方形成閘極溝槽，在閘極溝槽中沉積閘極介電層及功函數層，在功函數層上方沉積覆蓋層，對覆蓋層的表面部分進行鈍化以形成鈍化層，移除鈍化層，在閘極溝槽中沉積填充層，使填充層及覆蓋層凹陷，及在閘極溝槽中的覆蓋層之上形成接觸金屬層。在一些實施例中，覆蓋層的表面部分的鈍化包括氧化製程，且鈍化層係氧化物。在一些實施例中，氧化製程係氧電漿製程。在一些實施例中，覆蓋層的表面部分的鈍化包括氮化製程，且鈍化層係氮化物。在一些實施例中，覆蓋層的表面部分的鈍化包括施加鈍化成分，其在閘極溝槽的開口處具有比閘極溝槽的底部部分處更高的濃度。在一些實施例中，鈍化層在閘極溝槽的開口附近具有比閘極溝槽的底部部分附近更大的厚度。在一些實施例中，在移除鈍化層之後，閘極溝槽的開口擴大。在一些實施例中，鈍化層的移除在覆蓋層上形成含金屬膜。在一些實施例中，含金屬膜包括不包括於覆蓋層及填充層中的金屬元素。在一些實施例中，填充層及覆蓋層的凹陷將填充層自閘極溝槽完全移除。
在另一例示性態樣中，本揭露針對一種製造半導體裝置的方法。該方法包括藉由移除虛設閘極及藉由移除設置於虛設閘極的側壁上的閘極間隔物的上部部分在介電材料中形成閘極溝槽；在閘極溝槽中沉積閘極介電層及功函數層、在閘極溝槽中沉積覆蓋層；對覆蓋層執行鈍化處理以將覆蓋層的表面部分轉化成鈍化層；蝕刻鈍化層，從而擴大閘極溝槽的開口；及在閘極溝槽中沉積溝槽填充層。在一些實施例中，溝槽填充層完全填充閘極溝槽，無需在閘極溝槽中截留接縫。在一些實施例中，鈍化層在接近閘極溝槽開口時包括比接近閘極溝槽的底部部分時更大的厚度。在一些實施例中，該方法進一步包括使溝槽填充層、覆蓋層、功函數層、及閘極介電層凹陷，並在閘極溝槽中的覆蓋層及功函數層的直接之上形成接觸金屬層。在一些實施例中，凹陷自閘極溝槽完全移除溝槽填充層。在一些實施例中，在沉積閘極介電層及功函數層之前，閘極溝槽包括下部溝槽及下部溝槽之上的上部溝槽，上部溝槽寬於下部溝槽。在一些實施例中，在沉積閘極介電層及功函數層之前，閘極溝槽的開口小於上部溝槽的中間部分，而在蝕刻鈍化層之後，閘極溝槽的開口大於上部溝槽的中間部分。
在又另一例示性態樣中，本揭露針對一種半導體裝置。該半導體裝置包括自基板伸出的鰭片、鰭片上方的第一及第二源極/汲極區、在鰭片上方且夾在第一與第二源極/汲極區之間的金屬閘極、及設置於金屬閘極的側壁上的閘極間隔物。金屬閘極包括閘極介電層、閘極介電層上方的功函數層、功函數層上方的覆蓋層、由覆蓋層圍繞的含金屬膜、及由含金屬膜圍繞的填充層。在一些實施例中，閘極間隔物具有寬於頂部部分的底部部分。在一些實施例中，含金屬膜包括不包括於覆蓋層及填充層中的金屬元素。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
10:FinFET 50:基板 62:隔離區 64:鰭片 66:閘極介電質 68:閘極 80:源極/汲極區 100:方法 102~134:操作 200:裝置 200':裝置 202:基板 204:鰭片 206:襯墊氧化層 208:襯墊氮化物層 210:經圖案化遮罩 212:溝槽 214:隔離區 220:虛設閘極結構 222:虛設閘極介電質 224:虛設閘電極 226:遮罩 230:LDD區 232:閘極間隔物 234:第一閘極間隔物 236:第二閘極間隔物 238:源極/汲極區 240:ILD 242:CESL 246:介電層 250:閘極溝槽 250L:下部溝槽 250U:上部溝槽 252:閘極介電層 254:功函數層 256:覆蓋層 258:鈍化層 260:薄膜 262:間隙填充層 270:金屬閘極 270':金屬閘極 272:接觸金屬層 280:閘極帽絕緣層 282:閘極觸點 284:源極/汲極觸點 H1~H2:深度 L 1~L 2:通道長度 W1~W3:寬度
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應強調，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖繪示根據一些實施例的多閘極電晶體的透視圖。 第2圖繪示根據一些實施例的製造多閘極電晶體裝置的實例方法的流程圖。 第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖、及第20圖繪示根據一些實施例的藉由第2圖的方法製作的各個製造階段期間的實例多閘極電晶體裝置在橫截面圖。 第21圖、第22圖、及第23圖繪示根據一些實施例的另一實例多閘極電晶體裝置的橫截面圖。 第24圖繪示根據一些實施例的又一實例多閘極電晶體裝置的橫截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:方法
102~134:操作

Claims (20)

  1. 一種製造半導體裝置的方法，包含以下步驟： 在一半導體基板上方形成一閘極溝槽； 在該閘極溝槽中沉積一閘極介電層及一功函數層； 在該功函數層上方沉積一覆蓋層； 對該覆蓋層的一表面部分進行鈍化以形成一鈍化層； 移除該鈍化層； 在該閘極溝槽中沉積一填充層； 使該填充層及該覆蓋層凹陷；及 在該閘極溝槽中該覆蓋層之上形成一接觸金屬層。
  2. 如請求項1所述之方法，其中該覆蓋層的該表面部分的該鈍化包括一氧化製程，且該鈍化層係一氧化物。
  3. 如請求項2所述之方法，其中該氧化製程係一氧電漿製程。
  4. 如請求項1所述之方法，其中該覆蓋層的該表面部分的該鈍化包括一氮化製程，且該鈍化層係一氮化物。
  5. 如請求項1所述之方法，其中該覆蓋層的該表面部分的該鈍化包括施加一鈍化成分，其在該閘極溝槽的開口處具有比該閘極溝槽的底部部分處更大的濃度。
  6. 如請求項1所述之方法，其中該鈍化層在該閘極溝槽的開口附近具有比該閘極溝槽的底部部分附近更大的厚度。
  7. 如請求項1所述之方法，其中在移除該鈍化層之後，該閘極溝槽的開口擴大。
  8. 如請求項1所述之方法，其中移除該鈍化層在該覆蓋層上形成一含金屬膜。
  9. 如請求項8所述之方法，其中該含金屬膜包括在該覆蓋層及該填充層中所不包含的金屬元素。
  10. 如請求項1所述之方法，其中該填充層及該覆蓋層的該凹陷將該填充層自該閘極溝槽完全移除。
  11. 一種製造半導體裝置的方法，包含以下步驟： 藉由移除一虛設閘極及藉由移除設置於該虛設閘極的多個側壁上的一閘極間隔物的一上部部分，在一介電材料中形成一閘極溝槽； 在該閘極溝槽中沉積一閘極介電層及一功函數層； 在該閘極溝槽中沉積一覆蓋層； 對該覆蓋層執行一鈍化處理，以將該覆蓋層的一表面部分轉化成一鈍化層； 蝕刻該鈍化層，從而擴大該閘極溝槽的一開口；及 在該閘極溝槽中沉積一溝槽填充層。
  12. 如請求項11所述之方法，其中該溝槽填充層完全填充該閘極溝槽，而不在該閘極溝槽中形成接縫。
  13. 如請求項11所述之方法，其中該鈍化層在接近該閘極溝槽的該開口時包括比接近該閘極溝槽的一底部部分時更大的一厚度。
  14. 如請求項11所述之方法，進一步含以下步驟： 使該溝槽填充層、該覆蓋層、該功函數層及該閘極介電層凹陷；及 在該閘極溝槽中的該覆蓋層及該功函數層的正上方形成一接觸金屬層。
  15. 如請求項14所述之方法，其中該凹陷自該閘極溝槽完全移除該溝槽填充層。
  16. 如請求項11所述之方法，其中在沉積該閘極介電層及該功函數層之前，該閘極溝槽包括一下部溝槽及該下部溝槽上方的一上部溝槽，該上部溝槽寬於該下部溝槽。
  17. 如請求項16所述之方法，其中在沉積該閘極介電層及該功函數層之前，該閘極溝槽的該開口小於該上部溝槽的一中間部分，且其中在該鈍化層的該蝕刻之後，該閘極溝槽的該開口大於該上部溝槽的該中間部分。
  18. 一種半導體裝置，包含： 自一基板突出的一鰭片； 該鰭片上方的第一源極/汲極區及第二源極/汲極區； 在該鰭片上方並夾在該第一源極/汲極區與該第二源極/汲極區之間的一金屬閘極，該金屬閘極包含： 一閘極介電層； 該閘極介電層上方的一功函數層； 該功函數層上方的一覆蓋層； 由該覆蓋層圍繞的一含金屬膜；及 由該含金屬膜圍繞的一填充層；及 設置於該金屬閘極的多個側壁上的一閘極間隔物。
  19. 如請求項18所述之半導體裝置，其中該閘極間隔物具有寬於一頂部部分的一底部部分。
  20. 如請求項18所述之半導體裝置，其中該含金屬膜包括在該覆蓋層及該填充層中所不包含的金屬元素。
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