CN110021554B - 用于半导体器件的接触插塞及其形成方法 - Google Patents

用于半导体器件的接触插塞及其形成方法 Download PDF

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Abstract

提供了半导体器件及其形成方法。方法包括在半导体结构上形成栅极。形成与栅极相邻的外延源极/漏极区。在外延源极/漏极区上形成介电层。形成延伸穿过介电层并且暴露外延源极/漏极区的开口。在开口中非共形地沉积导电材料。导电材料以自下而上的方式填充开口。本发明的实施例还涉及用于半导体器件的接触插塞及其形成方法。

Description

用于半导体器件的接触插塞及其形成方法
技术领域
本发明的实施例涉及用于半导体器件的接触插塞及其形成方法。
背景技术
半导体器件用于各种电子应用，例如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上顺序沉积绝缘或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸不断改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成到给定区中。然而，随着最小部件尺寸的减小，出现了应该解决的其他问题。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：在半导体结构上形成栅极；形成与所述栅极相邻的外延源极/漏极区；在所述外延源极/漏极区上形成介电层；形成延伸穿过所述介电层并且暴露所述外延源极/漏极区的开口；以及在所述开口中非共形地沉积导电材料，导电材料以自下而上的方式填充所述开口。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：在半导体结构上形成栅极；在所述栅极和所述半导体结构上形成第一介电层；形成延伸穿过所述第一介电层并且暴露所述栅极的第一开口；对所述第一开口的侧壁实施第一表面处理工艺；选择性地在所述第一开口的底部而不在所述第一开口的侧壁上形成第一阻挡层；以及用自下而上的方式用第一导电材料填充所述第一开口。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：在半导体结构上形成第一外延源极/漏极区和第二外延源极/漏极区；在所述半导体结构上以及在所述第一外延源极/漏极区和所述第二外延源极/漏极区之间形成栅极；在所述栅极、所述第一外延源极/漏极区和所述第二外延源极/漏极区上形成第一介电层；蚀刻所述第一介电层以在所述第一介电层中形成第一开口和第二开口，所述第一开口暴露所述第一外延源极/漏极区，所述第二开口暴露所述栅极；对所述第一开口的侧壁和所述第二开口的侧壁实施表面处理工艺；以及用导电材料以自下而上的方式填充所述第一开口和所述第二开口。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的鳍式场效应晶体管(“FinFET”)器件的立体图。
图2A至图5A是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图6A和图6B是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图7A、图7B和图7C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图8A、图8B和图8C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图9A、图9B和图9C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图10A、图10B和图10C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图11A、图11B和图11C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图12C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图13A和图13B是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图14A和图14B是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图15A和图15B是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图16B至图19B是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图20示出了根据一些实施例的在表面处理工艺中发生的化学反应。
图21示出了根据一些实施例的在表面处理工艺中发生的化学反应。
图22示出了根据一些实施例的在表面处理工艺中发生的化学反应。
图23B至图42B是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图43是示出根据一些实施例的形成接触插塞的方法的流程图。
图44是示出根据一些实施例的形成接触插塞的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
将关于特定上下文来描述实施例，即鳍式场效应晶体管(FinFET)器件及其形成方法。在使用后栅极工艺形成的FinFET器件的背景下讨论本文呈现的各个实施例。在其他实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在平面晶体管器件、多栅极晶体管器件、2D晶体管器件、全环栅晶体管器件、纳米线晶体管器件等中使用的方面。这里讨论的各个实施例允许形成低电阻接触插塞，允许在实施化学机械抛光(CMP)工艺期间减少或避免接触插塞的剥离和腐蚀/损坏。本文讨论的各个实施例还允许在形成接触插塞的同时扩大间隙填充能力并且通过非共形地和选择性地形成阻挡层，通过消除阻挡层，通过使用自下而上的沉积工艺以及通过在导电插塞和相应的导电通孔之间形成合金或非合金界面来减小接触插塞电阻。
图1以三维视图示出了鳍式场效应晶体管(FinFET)10的示例。FinFET10包括位于衬底12上的鳍16。衬底12包括隔离区14，并且鳍16在相邻的隔离区14之上和之间突出。栅极电介质18沿着鳍16的侧壁以及位于鳍16的顶面上方，并且栅电极20位于栅极电介质18上方。源极/漏极区22和24相对于栅极电介质18和栅电极20设置在鳍16的相对侧。提供图1所示的FinFET 10仅用于说明目的，并且不意味着限制本发明的范围。因此，许多变化是可能的，例如外延源极/漏极区、多个鳍、多层鳍等。
图2A至图11A、图13A至图15A、图6B至图11B、图13B至图19B、图23B至图42B和图7C至图12C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。在图2A至图11A、图13A至图15A、图6B至图11B、图13B至图19B、图23B至图42B和图7C至图12C中，沿着图1中所示的参考横截面AA示出了以“A”标记结尾的图，除了多个FinFET和每个FinFET的多个鳍；沿图1中所示的参考横截面B-B示出了以“B”标记结尾的图；并且沿图1中所示的横截面C-C示出了以“C”标记结尾的图。
图2A示出了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底包括在绝缘层上形成的半导体材料层。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在衬底上，通常是硅或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；它们的组合等。
衬底50还可以包括集成电路器件(未示出)。如本领域普通技术人员将认识到的，可以在衬底50中和/或衬底50上形成各种各样的集成电路器件，例如晶体管、二极管、电容器、电阻器等或它们的组合，以产生所得FinFET器件的设计的结构和功能要求。可以使用任何合适的方法形成集成电路器件。
在一些实施例中，可以在衬底50中形成适当的阱(未示出)。在所得FinFET器件是n型器件的一些实施例中，阱是p阱。在所得FinFET器件是p型器件的一些实施例中，阱是n阱。在其他实施例中，在衬底50中形成p阱和n阱两者。在一些实施例中，将p型杂质注入到衬底50中以形成p阱。p型杂质可以是硼、BF2等，并且可以注入到等于或小于1018cm-3的浓度，例如在约1017cm-3到约1022cm-3的范围内。在一些实施例中，将n型杂质注入到衬底50中以形成n阱。n型杂质可以是磷、砷等，并且可以注入到等于或小于1022cm-3的浓度，例如在约1017cm-3到约1022cm-3的范围内。在注入适当的杂质之后，可以对衬底实施退火工艺以激活注入的p型和n型杂质。
图2A还示出了在衬底50上方形成掩模53。在一些实施例中，掩模53可以用于随后的蚀刻步骤中以图案化衬底50(参见图3A)。在一些实施例中，掩模53可以包括一个或多个掩模层。如图2A所示，在一些实施例中，掩模53可以包括第一掩模层53A和位于第一掩模层53A上方的第二掩模层53B。第一掩模层53A可以是硬掩模层，可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、它们的组合等，并且可以使用任何合适的工艺形成，例如热氧化、热氮化、原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、它们的组合等。第一掩模层53A可以用于在随后的蚀刻步骤中防止或最小化第一掩模层53A下面的衬底50的蚀刻(参见图3A)。第二掩模层53B可以包括光刻胶，并且在一些实施例中，可以用于图案化第一掩模层53A以用于随后的蚀刻步骤。可以使用旋涂技术形成第二掩模层53B，并且可以使用可接受的光刻技术将第二掩模层53B图案化。在一些实施例中，掩模53可以包括三个或更多个掩模层。
图3A示出了衬底50中的半导体条52的形成。首先，可以图案化掩模层53A和53B，其中掩模层53A和53B中的开口暴露衬底50的将形成沟槽55的区域。接下来，可以实施蚀刻工艺，其中蚀刻工艺通过掩模53中的开口在衬底50中形成沟槽55。图案化的掩模53下面的衬底50的剩余部分形成多个半导体条52。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)、它们的组合等。蚀刻工艺可以是各向异性的。在一些实施例中，在形成半导体条52之后，可以通过任何合适的工艺去除掩模53的任何剩余部分。在其他实施例中，掩模53的部分(例如第一掩模层53A)可以保留在半导体条52上。在一些实施例中，半导体条52可以具有在约5nm和约500nm之间的高度H1。在一些实施例中，半导体条52可以具有在约2nm与约100nm之间的宽度W1。
图4A示出了在相邻半导体条52之间的沟槽55(参见图3A)中形成绝缘材料以形成隔离区54。绝缘材料可以是氧化物，例如氧化硅、氮化物(例如氮化硅)、它们的组合等，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积和后固化使其转化为另一种材料，例如氧化物)、它们的组合等。也可以使用通过任何可接受的工艺形成的其他绝缘材料。
此外，在一些实施例中，隔离区54可以包括在用隔离区54的绝缘材料填充沟槽55之前在沟槽55(参见图3A)的侧壁和底面上形成的共形衬垫(未示出)。在一些实施例中，衬垫可以包括半导体(例如，硅)氮化物、半导体(例如，硅)氧化物，热半导体(例如，硅)氧化物、半导体(例如，硅)氮氧化物、聚合物、它们的组合等。衬垫的形成可以包括任何合适的方法，例如ALD、CVD、HDP-CVD、PVD、它们的组合等。在这样的实施例中，衬垫可以在隔离区54的后续退火期间防止(或至少减少)半导体材料从半导体条52(例如，Si和/或Ge)扩散到周围的隔离区54中。在一些实施例中，在沉积隔离区54的绝缘材料之后，可以对隔离区54的绝缘材料实施退火工艺。
进一步参考图4A，平坦化工艺(例如化学机械抛光(CMP))可以去除隔离区54的任何多余的绝缘材料，使得隔离区54的顶面和半导体条52的顶面是共面的。在一些实施例中，在形成半导体条52之后，掩模53的部分保留在半导体条52上，平坦化工艺也可以去除掩模53的剩余部分。
图5A示出了隔离区54的凹进以形成浅沟槽隔离(STI)区54。使隔离区54凹进，使得鳍56从相邻的隔离区54之间突出。此外，隔离区54的顶面可以具有如图所示的平坦表面、凸表面、凹表面(例如凹陷)或它们的组合。隔离区54的顶面可以通过适当的蚀刻形成为平坦的、凸出的和/或凹形的。可以使用可接受的蚀刻工艺使隔离区54凹进，例如对隔离区54的材料具有选择性的蚀刻工艺。例如，可以使用
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蚀刻、应用材料公司的SICONI工具或稀释氢氟酸(dHF)去除化学氧化物。
本领域普通技术人员将容易理解，关于图2A至图5A描述的工艺仅是如何形成鳍56的一个示例。在其他实施例中，可以在衬底50的顶面上形成介电层；可以穿过介电层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；并且可以使介电层凹进，使得同质外延结构从介电层突出以形成鳍。在其他实施例中，异质外延结构可以用于鳍。例如，可以使图4A中的半导体条52凹进，并且与半导体条52不同的一种或多种材料可以在它们的位置外延生长。在更进一步的实施例中，可以在衬底50的顶面上形成介电层；可以穿过介电层蚀刻沟槽；可以使用与衬底50不同的一种或多种材料在沟槽中外延生长异质外延结构；并且可以使介电层凹进，使得异质外延结构从介电层突出以形成鳍56。
在外延生长同质外延或异质外延结构的一些实施例中，生长的材料可在生长期间原位掺杂。在其他实施例中，可以在外延生长同质外延结构或异质外延结构之后使用例如离子注入来掺杂同质外延结构或异质外延结构。在各个实施例中，鳍56可以包括硅锗(SixGe1-x，其中x可介于约0和1之间)、碳化硅、纯或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等。例如，用于形成III-V化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
参考图6A和图6B，介电层58形成在鳍56的侧壁和顶面上。在一些实施例中，介电层58也可以形成在隔离区54上。在其他实施例中，绝缘区54的顶面可以没有介电层58。介电层58可以包括氧化物，例如氧化硅等，并且可以根据可接受的技术沉积(使用例如ALD、CVD、PVD、它们的组合等)或热生长(例如，使用热氧化等)。在一些实施例中，介电层58可以包括具有可接受的击穿电压和泄漏性能的介电材料。在介电层58上形成栅电极层60，并且在栅电极层60上形成掩模62。在一些实施例中，可以在介电层58上沉积栅电极层60，然后使用例如CMP工艺平坦化。掩模62可以沉积在栅电极层60上。栅电极层60可以由例如多晶硅制成，尽管也可以使用相对于隔离区54的材料具有高蚀刻选择性的其他材料。掩模62可以包括以下材料的一层或多层，例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、它们的组合等，并且可以使用任何合适的工艺形成，例如热氧化、热氮化、ALD、PVD、CVD、它们的组合等。
参考图7A、图7B和图7C，可以使用可接受的光刻和蚀刻技术来图案化掩模62(参见图6A和图6B)以形成图案化的掩模72。图案化的掩模72的图案通过可接受的蚀刻技术转移到栅电极层60以形成栅极70。栅极70的图案覆盖鳍56的各个沟道区(见图7B)，同时暴露鳍56的源极/漏极区(见图7C)。在工艺变化范围内，栅极70还可以具有与各个鳍56的纵向方向基本垂直的纵向方向(参见图7A)。栅极70的尺寸和栅极70之间的间距可以取决于其中形成栅极70的管芯的区域。在一些实施例中，当位于例如管芯的输入/输出区(例如，设置输入/输出电路的区域)时，与当位于例如管芯的逻辑区(例如，其中设置逻辑电路的区域)相比，栅极70可以具有更大的尺寸和更大的间距。如下面更详细地描述的，栅极70是牺牲栅极并且随后由替换栅极代替。因此，栅极70也可以称为牺牲栅极70。
进一步参考图7A、图7B和图7C，可以在衬底50中形成轻掺杂的源极/漏极(LDD)区75。类似于上面参考图2A所讨论的注入工艺，将适当的杂质注入到衬底50中以形成LDD区75。在所得到的FinFET器件是p型器件的一些实施例中，将p型杂质注入到鳍56中以形成p型LDD区75。在所得到的FinFET器件是n型器件的一些实施例中，将n型杂质注入到鳍56中以形成n型LDD区75。在LDD区75的注入期间，栅极70和图案化的掩模72可以用作掩模以防止(或至少减少)掺杂剂注入到鳍56的沟道区中。因此，LDD区75可以基本上形成在鳍56的源极/漏极区中。n型杂质可以是前面讨论的任何n型杂质。并且p型杂质可以是前面讨论的任何p型杂质。LDD区75可以具有约1015cm-3至约1022cm-3之间的杂质浓度。在注入工艺之后，可以实施退火工艺以激活注入的杂质。
图8A至图8C和图9A至图9C示出了根据一些实施例的在栅极70的侧壁和鳍56的侧壁上形成间隔件82。首先参照图8A、图8B和图8C，在栅极70、图案化的掩模72和介电层58的暴露表面上毯式形成介电层80。在一些实施例中，介电层80可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、氮氧化硅(SiOCN)、它们的组合等，并且可以使用CVD、ALD、它们的组合等形成。
接下来参考图9A、图9B和图9C，去除介电层80的水平部分，使得介电层80的剩余垂直部分在栅极70的侧壁和鳍56的侧壁上形成间隔件82。在一些实施例中，可以使用合适的蚀刻工艺(例如各向异性干蚀刻工艺)去除介电层80的水平部分。
参照图10A、图10B和图10C，在形成间隔件82之后，对鳍56实施图案化工艺以在鳍56的源极/漏极区中形成凹槽76。在一些实施例中，图案化工艺可以包括合适的各向异性干蚀刻工艺，同时使用图案化的掩模72、栅极70、间隔件82和/或隔离区54作为组合掩模。合适的各向异性干蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、它们的组合等。在一些实施例中，可以在图案化工艺期间去除隔离区54上的介电层58的部分。
参考图11A、图11B和图11C，外延源极/漏极区84形成在凹槽76(见图10A、图10B和图10C)中。在一些实施例中，使用金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)、它们的组合等在凹槽76中外延生长外延源极/漏极区84。在一些实施例中，外延源极/漏极区84可以具有介于约2nm与约30nm之间的厚度。
在所得FinFET器件是n型器件并且鳍56由硅形成的一些实施例中，外延源极/漏极区84可以包括硅、SiC、SiCP、SiP等。在所得FinFET器件是n型器件并且鳍56由III-V半导体材料形成的一些实施例中，外延源极/漏极区84可以包括InP、GaAs、AlAs、InAs、InAlAs、InGaAs等。在所得FinFET器件是p型器件并且鳍56由硅形成的一些实施例中，外延源极/漏极区84可以包括SiGe、SiGeB、Ge、GeSn等。在所得FinFET器件是p型器件并且鳍56由III-V半导体材料形成的一些实施例中，外延源极/漏极区84可以包括InSb、GaSb、InGaSb等。外延源极/漏极区84可以具有从鳍56的相应表面凸起的表面，并且可以具有小平面。在一些实施例中，外延源极/漏极区84可以延伸超过鳍56并且进入半导体条52。在一些实施例中，外延源极/漏极区84的材料可以注入有合适的掺杂剂。在一些实施例中，注入工艺类似于用于形成LLD区75的工艺，如上文参考图7A、图7B和图7C所述，并且为了简洁起见，在此不再重复描述。在其他实施例中，外延源极/漏极区84的材料可以在生长期间原位掺杂。
进一步参考图11A、图11B和图11C，在所示实施例中，每个外延源极/漏极区84与其他外延源极/漏极区84物理分离。在其他实施例中，相邻的外延源极/漏极区84可以合并。在图12C中描绘了这样的实施例，其中相邻的外延源极/漏极区84合并以形成公共外延源极/漏极区84。
参考图13A和图13B，蚀刻停止层(ESL)87和层间电介质(ILD)88沉积在栅极70上和外延源极/漏极区84上。在一些实施例中，ILD 88是由可流动的CVD形成的可流动膜。在一些实施例中，ILD88由介电材料(例如氧化硅、SiOC、ZrO2、HfO2、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG))、低k介电材料、极低k介电材料、高k介电材料、它们的组合等形成，并且可以通过任何合适的方法沉积，例如CVD、PECVD、旋涂玻璃工艺、它们的组合等。在一些实施例中，ESL 87用作停止层，同时图案化ILD88以形成用于随后形成的接触插塞的开口。因此，可以选择用于ESL 87的材料，使得ESL 87的材料具有比ILD 88的材料更低的蚀刻速率。在一些实施例中，ESL 87可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、硅氮化硅(SiOCN)、它们的组合等，并且可以使用CVD、ALD、它们的组合等形成。在一些实施例中，可以实施平坦化工艺，例如CMP工艺，以使ILD88的顶面与图案化的掩模72的顶面齐平。
参考图14A和图14B，去除栅极70(参见图13A和图13B)以形成凹槽90。在一些实施例中，可以使用一个或多个合适的蚀刻工艺去除栅极70。每个凹槽90暴露相应鳍56的沟道区。在一些实施例中，当蚀刻栅极70时，介电层58可以用作蚀刻停止层。在一些实施例中，在去除栅极70的栅电极层60之后，也可以去除介电层58的暴露部分。在一些实施例中，介电层58的暴露部分可以保留在凹槽90中。
参考图15A和图15B，在凹槽90(见图14A和图14B)中形成栅极介电层92和栅电极层94。在一些实施例中，栅极介电层92共形地沉积在凹槽90中。在一些实施例中，栅极介电层92包括氧化硅、氮化硅或其多层。在其他实施例中，栅极介电层92包括高k介电材料，并且在这些实施例中，栅极介电层92可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐及它们的组合。栅极介电层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD、它们的组合等。在一些实施例中，栅极介电层92可以具有介于约0.3nm与约5nm之间的厚度。
进一步参考图15A和图15B，在一些实施例中，在形成凹槽90时，未去除位于鳍56的沟道区上的介电层58的部分，介电层58的位于鳍56的沟道区上的部分可以用作栅极介电层92和鳍56的沟道区之间的界面层。在一些实施例中，在形成凹槽90时，去除了位于鳍56的沟道区上的介电层58的部分，在形成栅极介电层92之前，可以在鳍56的沟道区上形成一个或多个界面层，并且在一个或多个界面层上形成栅极介电层92。界面层有助于从下面的半导体材料缓冲随后形成的高k介电层。在一些实施例中，界面层包含化学氧化硅，其可以由化学反应形成。例如，可以使用去离子水+臭氧(O3)、NH4OH+H2O2+H2O(APM)或其他方法形成化学氧化物。其他实施例可以使用不同的材料或工艺(例如，热氧化或沉积工艺)来形成界面层。
接下来，栅电极层94沉积在栅极介电层92上并且填充凹槽90(见图14A和图14B)的其余部分。在一些实施例中，栅电极层94可以包括一层或多层合适的导电材料。栅电极层94可以包括选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt、Zr及它们的组合的金属。在一些实施例中，栅电极层94可以包括选自TiN、WN、TaN、Ru及它们的组合的材料。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。可以使用合适的工艺形成栅电极层94，例如ALD、CVD、PVD、镀、它们的组合等。在用栅电极层94填充凹槽90之后，可以实施诸如CMP工艺的平坦化工艺以去除栅极介电层92和栅电极层94的多余部分，多余部分位于ILD888的顶面上。因此，栅电极层94和栅极介电层92的所得剩余材料部分形成所得FinFET器件的替换栅极96。在其他实施例中，栅极70可以保留而不是被替换栅极96替换。在一些实施例中，在平坦化工艺之后，栅电极层94可以具有在约5nm和约50nm之间的厚度。
参考图16B，ILD 102沉积在ILD 88上。在一些实施例中，可以使用与上面参考图15A和图15B描述的ILD 88类似的材料和方法形成ILD 102，并且这里不再重复描述。在一些实施例中，ILD 102和ILD 88由相同的材料形成。在其他实施例中，ILD 102和ILD 88由不同材料形成。图案化ESL 87和ILD 88和102以形成开口104、106和108。在一些实施例中，可以使用一种或多种合适的蚀刻工艺(例如各向异性干蚀刻工艺等)来图案化ESL 87和ILD 88和102。开口104和106暴露相应的外延源极/漏极区84的部分。开口108暴露相应的替换栅极96。如下面更详细地描述的，开口填充有一种或多种导电材料以形成接触插塞，接触插塞提供电连接到外延源极/漏极区84和替换栅极96。在一些实施例中，ILD 102具有介于约10nm和约100nm之间的厚度。在一些实施例中，开口104的宽度在约5nm和约50nm之间。在一些实施例中，开口106的宽度在约5nm和约50nm之间。在一些实施例中，开口108的宽度在约5nm和约50nm之间。
进一步参见图16B，通过开口104和106形成自对准硅化物(自对准硅化物)层110。在一些实施例中，金属材料沉积在开口104和106中。金属材料可以包括Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、它们的组合等并且可以使用PVD、溅射等形成。随后，实施退火工艺以形成自对准硅化物层110。在外延源极/漏极区84包括硅的一些实施例中，退火工艺使金属材料与硅反应以形成金属材料的硅化物。在一些实施例中，在形成自对准硅化物层110之后，可以对自对准硅化物层110实施氮化工艺以改变自对准硅化物层110中的氮含量。在一些实施例中，自对准硅化物层110具有在约2nm和约10nm之间的厚度。
参照图17B，开口104、106和108(参见图16B)填充有导电材料112，以分别在开口104、106和108中形成接触塞114、116和118。在一些实施例中，在用导电材料112填充开口104、106和108之前，可以实施清洁工艺。在一些实施例中，清洁工艺可以是使用包括H2、BCl3、NF3、HF、HCl、SiCl4、Cl2、SF6、CF4、CHxFy、He、Ar、其混合物等的工艺气体的等离子体清洁工艺。在一些实施例中，导电材料112可以包括Ru、Ir、Ni、Os、Rh、Al、Mo、W、Co、它们的组合等，并且可以使用CVD、PVD、ALD、电化学镀工艺、化学镀工艺、它们的组合等形成。在一些实施例中，导电材料112可以包括具有低电子平均自由程的金属材料。在一些实施例中，金属材料可以具有小于铜(Cu)的电子平均自由程的电子平均自由程。在一些实施例中，调整导电材料112的沉积工艺的参数，使得导电材料112以非共形自下而上的方式沉积在开口104、106和108中。在一些实施例中，调整沉积工艺的参数，使得与导电材料112在自对准硅化物层110的材料上的沉积速率相比，减小或抑制导电材料112在ESL 87和ILD 88和102的材料上的沉积速率。以这种方式，导电材料112选择性地形成在自对准硅化物层110上并且从下向上填充开口104、106和108，这允许减少或避免在导电材料112中形成空隙。通过减少或避免在导电材料112中形成空隙，减小了接触插塞114、116和118的电阻。在一些实施例中，可以通过毛细管凝聚来增强自下而上沉积工艺。
在导电材料112包括Ru的一些实施例中，可以使用CVD、PECVD、ALD等来沉积导电材料112。在一些实施例中，可以使用前体气体来实施沉积工艺，例如Ru(CO)5、Ru3(CO)12、RuCl3、Ru(od)3、双(环戊二烯基)钌(II)、Ru(CO)3C6H8、Ru(CO)2(tmhd)2、Ru(EtCp)2、Ru(CO)2(acac)2、Ru(C6H6)(C6H8)、Ru(DMBD)(CO)3、氨基甲酸酯基或己二烯基Ru前体、它们的组合等。在一些实施例中，前体气体可以具有约10sccm至约100sccm的流速。在一些实施例中，除了前体气体之外，可以在沉积期间使用载气和另外的工艺气体。载气可以包括N2、Ar、CO、O2、其混合物等。载气可以具有约50sccm至约500sccm的流速。额外的工艺气体可以包括H2、O2、NH3、其混合物等。额外的工艺气体可以具有约100sccm至约1000sccm的流速。在一些实施例中，沉积工艺可以在约75℃至约300℃的温度下进行，例如在约75℃至约150℃之间。在一些实施例中，通过在低温方案中(例如，在约75℃至约150℃之间)进行沉积工艺，沉积工艺的选择性得到进一步改善。在一些实施例中，沉积工艺可以在约0.1毫托至约10毫托的压力下进行。
在导电材料112包括W的一些实施例中，可以使用诸如W(CO)6、W(F)6等的前体气体通过CVD、PECVD、ALD等沉积导电材料112。在导电材料112包括Os的一些实施例中，可以使用诸如Os3(CO)12等的前体气体通过CVD、PECVD、ALD等沉积导电材料112。在导电材料112包括Co的一些实施例中，可以使用诸如Co4(CO)12、Co2(CO)8等的前体气体通过CVD、PECVD、ALD等沉积导电材料112。在导电材料112包括Rh的一些实施例中，可以使用诸如Rh6(CO)16等的前体气体通过CVD、PECVD、ALD等沉积导电材料112。在导电材料112包括Mo的一些实施例中，可以使用诸如MoF6、Mo(CO)6、MoCl5、MoOxCly等的前体气体通过CVD、PECVD、ALD等沉积导电材料112。
进一步参考图17B，在用导电材料112填充开口104、106和108之后，可以实施抛光工艺，例如CMP工艺，以去除导电材料112的多余部分。在抛光工艺完成之后，接触插塞114、116和118的顶面与ILD 102的顶面共面或齐平。在图17B所示的实施例中，形成接触插塞114、116和118而不在用导电材料112填充开口104、106和108之前，在开口104、106和108(见图16B)中形成阻挡层。通过省略阻挡层，改善了开口104、106和108的间隙填充能力，减少或避免导电材料112中的空隙的形成，并且接触插塞114、116和118的电阻减小。
图18B示出了图17B中所示结构的部分120和122的放大视图。在一些实施例中，接触插塞114和116的导电材料112具有平坦的底面112b。在其他实施例中，接触插塞114和116的导电材料112具有非平坦底面112b'，例如凸表面。在这样的实施例中，接触插塞114和116延伸到相应的自对准硅化物层110和相应的外延源极/漏极区84(见图17B)中，至相应的自对准硅化物层110和相应的外延源极/漏极区的顶面下方的距离D1处。在一些实施例中，距离D1可以在约0.5nm和约7nm之间。
图19B示出了与图17B中所示的结构类似的结构，其中相同的元件由相同的参考标号标记。在所示实施例中，在形成开口104、106和108(参见图16B)之后并且在用导电材料112填充开口104、106和108之前，对ESL 87和ILD 88和102的暴露表面(例如ILD 102的顶面以及暴露于开口104、106和108的ESL 87、ILD 88和ILD 102的表面)实施表面处理。在一些实施例中，表面处理在ESL 87、ILD 88和ILD 102的暴露表面上形成自组装单层(SAM)129并且改变了ESL 87、ILD 88和ILD 102的所得暴露表面的性质。在一些实施例中，表面处理将ESL 87和ILD 88和102的暴露表面从亲水变为疏水，或反之亦然。通过改变ESL 87、ILD 88和ILD 102的暴露表面的从亲水到疏水的性质，可以进一步减小或抑制导电材料112在ESL87、ILD 88和ILD 102的暴露表面上的沉积速率。因此，可以进一步改善导电材料112在开口104、106和108(参见图16B)中的非共形自下向上沉积。
进一步参考图19B，在一些实施例中，SAM 129可以密封ESL 87、ILD 88和ILD 102的暴露表面的粗糙度或不规则性。在一些实施例中，SAM 129可以改善导电材料112和ESL87之间以及导电材料112与ILD 88和102之间的粘附。在一些实施例中，SAM 129可以用作导电材料112和ESL 87之间以及导电材料与ILD 88和102之间的扩散阻挡层。SAM 129也可以称为阻挡层129。在一些实施例中，通过改变表面特性并且通过密封ILD 102中的空隙或浆料穿透路径，SAM 129允许减小导电材料112和ILD 102之间的界面处的CMP浆料或湿蚀刻剂穿透。在一些实施例中，SAM 129具有在约0.5nm和约2nm之间的厚度。
在一些实施例中，表面处理可以包括使用化学物质实施的甲硅烷基化工艺，化学物质诸如二甲基硅烷(DMS)、三甲基硅烷(TMS)、二甲基氨基三甲基硅烷(DMA-TMS)、十八烷基三氯硅烷(OTS)、氟辛基三氯硅烷(FOTS)、二氯二甲基硅烷(DMDCS)、三甲基硅烷基二乙胺(TMSDEA)、三甲基硅烷基乙炔(TMSA)、(氯甲基)二甲基氯硅烷(CMDMCS)、(氯甲基)二甲基硅烷(CMDMS)、六甲基二硅氮烷(HMDS)、叔丁基二甲基硅烷(TBDMS)、八甲基环四硅氧烷(OMCTS)、双(二甲基氨基)二甲基硅烷(DMADMS)、三甲基氯硅烷(TMCS)、具有硫醇和硫醇盐封端的分子的化学物质(如三异丙基硅烷、甲硅烷基乙烷-硫醇、SOCl2)、它们的组合等。在一些实施例中，表面处理是液相处理，使得处理化学物质在表面处理期间处于液相。在一些实施例中，表面处理是气相处理，使得处理化学物质在表面处理期间处于气相。在一些实施例中，当表面处理是液相处理时，表面处理在约20℃至约30℃的温度下进行。在一些实施例中，当表面处理是气相处理时，表面处理在约50℃至约200℃的温度下进行。在一些实施例中，当表面处理是气相处理时，表面处理在约10毫托至约1托的压力下进行。在一些实施例中，当表面处理是气相处理时，处理化学物质的流速在约10sccm和约100sccm之间。
图20示出了根据一些实施例的在对介电层200实施的表面处理工艺期间发生的化学反应。在一些实施例中，介电层200可以是ESL 87、ILD 88或ILD 102(参见图19B)。在一些实施例中，表面处理工艺用化学物质202进行。在所示实施例中，化学物质202是二氯二甲基硅烷(DMDCS)。在一些实施例中，介电层200的暴露表面可以包括羟基(OH)封端的表面。在一些实施例中，可以对介电层200实施羟基化工艺以形成羟基(OH)封端的表面。在一些实施例中，化学物质202与羟基(OH)基团反应并且在介电层200的暴露表面上形成SAM129。在所示实施例中，化学反应进一步产生HCl作为副产物。在化学物质202中的Cl被I取代的一些实施例中，化学反应产生HI作为副产物。在化学物质202中的Cl被Br取代的一些实施例中，化学反应产生HBr作为副产物。
图21示出了根据一些实施例的在对介电层200实施的表面处理工艺期间发生的化学反应。在一些实施例中，介电层200可以是ESL 87、ILD 88或ILD 102(参见图19B)。在一些实施例中，表面处理工艺用化学物质204进行。在所示实施例中，化学物质204是硅烷醇，其中-R1包含-CH3、-H、-CH3(CH2)n、-CF3(CF2)7(CH2)2、(CH3)2N-、-(OCH,CH2)、甲氧基、氨基丙基、三氟甲基(-CF3)、甲基、-CH3Cl2、三乙氧基硅烷(-Si(OC2H5)3)、二甲基氯硅烷(-Si(CH3)2Cl)、甲基二氯硅烷(-Si(CH3)Cl2)、其衍生物等。在一些实施例中，介电层200的暴露表面可以包括羟基(OH)封端的表面。在一些实施例中，可以对介电层200实施羟基化工艺以形成羟基(OH)封端的表面。在一些实施例中，化学物质204与羟基(OH)基团反应并且在介电层200的暴露表面上形成SAM129。化学反应进一步产生作为副产物的H2O。
图22示出了根据一些实施例的在对介电层200实施的表面处理工艺期间发生的化学反应。在一些实施例中，介电层200可以是ESL 87、ILD 88或ILD 102(参见图19B)。在一些实施例中，表面处理工艺用化学物质206进行。在所示实施例中，化学物质206包含硫醇(SH)封端的分子，其中-R2包含-CH3、-CH3(CH2)n、(CH3)2N-、-(CH2)nCOOH、-CF3(CF2)2CF2、-C12H25、-CN、-(CH2)nPO3H2、-NH2、苯基、苄基、吡啶基、它们的衍生物等。在一些实施例中，介电层200的暴露表面可以包括羟基(OH)封端的表面。在一些实施例中，可以对介电层200实施羟基化工艺以形成羟基(OH)封端的表面。在一些实施例中，化学物质206与羟基(OH)基团反应并且在介电层200的暴露表面上形成SAM129。化学反应进一步产生HCl作为副产物。在一些实施例中，SAM 129的暴露表面是硫醇(SH)封端的表面。
图23B示出了图19B中所示结构的部分123、125和127的放大视图。在使用具有硫醇和硫醇盐封端的分子的化学物质进行表面处理的一些实施例中，SAM129可以包含硫醇和/或硫醇盐封端的分子的自组装单层。在一些实施例中，SAM 129的头部基团210通过化学键或离子键与ESL 87、ILD 88和ILD 102的材料键合，并且SAM 129的尾部基团208通过化学键或离子键与导电材料112键合。在一些实施例中，SAM129的尾部基团208包含硫醇基团或硫醇盐基团。在一些实施例中，SAM 129的硫醇或硫醇盐基团可以改善导电材料112和ESL 87之间以及导电材料112与ILD 88和102之间的粘附。
参考图24B，在实施上面参考图17B描述的工艺步骤之后，在ILD 102和接触插塞114、116和118上形成ESL 124，并且在ESL 124上形成ILD 126。在一些实施例中，ESL 124可以使用与上面参考图13A和图13B描述的ESL87类似的材料和方法形成，并且这里不再重复描述。在一些实施例中，ESL124和ESL 87可以包括相同的材料。在其他实施例中，ESL 124和ESL 87可以包括不同的材料。在一些实施例中，ILD 126可以使用与上面参考图13A和图13B描述的ILD 88类似的材料和方法形成，并且这里不再重复描述。在一些实施例中，ILD 88、102和126可以包括相同的材料。在其他实施例中，ILD 88、102和126可以包括不同的材料。在一些实施例中，ESL124具有约1nm和约10nm之间的厚度。在一些实施例中，ILD 126的厚度在约50nm和约200nm之间。
进一步参考图24B，图案化ESL 124和ILD 126以形成开口128和130。在一些实施例中，可以使用一种或多种合适的蚀刻工艺(例如各向异性干蚀刻工艺等)来图案化ESL 124和ILD 126。开口128暴露接触插塞114。开口130暴露接触插塞116和118。如下面更详细地描述的，开口128和130填充有一种或多种导电材料以形成导电通孔，导电通孔提供与接触插塞114、116和118的电连接。在一些实施例中，开口128的宽度在约10nm和约50nm之间。在一些实施例中，开口130的宽度在约30nm和约300nm之间。
参考图25B，开口128和130(参见图24B)填充有导电材料132，以分别在开口128和130中形成导电通孔134和136。在一些实施例中，在用导电材料132填充开口128和130之前，可以实施清洁工艺以从接触插塞114、116和118的顶面去除原生氧化物。在一些实施例中，清洁工艺可以是使用包括H2、BCl3、NF3、HF、HCl、SiCl4、Cl2、SF6、CF4、CHxFy、He、Ar、它们的混合物等的工艺气体的等离子体清洁工艺。在一些实施例中，导电材料132可以包括Co、Cu、Ru、Ni、Al、Pt、Mo、W、Al、Ir、Os、它们的组合等，并且可以使用CVD、PVD、ALD、电化学镀工艺、化学镀工艺、它们的组合等形成。在一些实施例中，导电材料132可以包括具有低电子平均自由程的金属材料。在一些实施例中，金属材料可以具有小于铜(Cu)的电子平均自由程的电子平均自由程。在一些实施例中，导电材料132和导电材料112可以包括相同的材料。在其他实施例中，导电材料132和导电材料112可以包括不同的材料。在一些实施例中，调整导电材料132的沉积工艺的参数，使得导电材料132以非共形自下而上的方式沉积在开口128和130中。在一些实施例中，导电材料132可以使用与上面参考图17B描述的导电材料112类似的方法来沉积，并且这里不再重复描述。通过以非共形自下而上的方式形成导电材料132，可以减少或避免导电材料132中的空隙的形成。通过减少或避免导电材料132中的空隙的形成，导电通孔134和136的电阻减小。
进一步参考图25B，在用导电材料132填充开口128和130(参见图24B)之后，可以实施抛光工艺，例如CMP工艺，以去除导电材料132的多余部分。在完成抛光工艺之后，导电通孔134和136的顶面与ILD 126的顶面共面或齐平。在图25B所示的实施例中，形成导电通孔134和136而不在用导电材料132填充开口128和130之前，在开口128和130中形成阻挡层。通过省略阻挡层，改善了开口128和130的间隙填充能力，并且减小了导电通孔134和136的电阻。
图26B示出了图25B中所示结构的一部分138的放大视图。在一些实施例中，导电通孔134的导电材料132具有平坦的底面132b。在其他实施例中，导电通孔134的导电材料132具有非平坦底面132b'，例如凸表面。在这样的实施例中，导电通孔134以ILD 102的顶面下方的距离D2延伸到接触插塞114中。在一些实施例中，距离D2可以在约0.5nm和约5nm之间。在一些实施例中，可以通过在ILD 102上方形成ESL 124之前使导电材料112凹进至ILD 102的顶面下方来形成导电材料132的非平坦底面132b'，使得导电材料132形成在导电材料112的非平坦顶面上。可以使用合适的蚀刻工艺(例如各向异性干蚀刻工艺)使导电材料112凹进。在其他实施例中，可以通过在形成开口128(参见图24B)期间使导电材料112凹进至ILD102的顶面下方而形成导电材料132的非平坦底面132b'，使得导电材料132形成在导电材料112的非平坦顶面上。
图27B示出了与图26B中所示的结构类似的结构，其中相同的元件由相同的参考标号标记。在所示实施例中，在形成开口128和130(参见图24B)之后并且在用导电材料132(参见图25B)填充开口128和130之前，对ESL 124和ILD 126的暴露表面(例如ILD 126的顶面以及暴露在开口128和130中的ESL 124和ILD 126的表面)实施表面处理。在一些实施例中，对ESL 124和ILD 126的暴露表面实施的表面处理可以类似于上面参考图19B、图20至图22和图23B描述的表面处理，并且这里不再重复描述。在一些实施例中，表面处理在ESL 124和ILD 126的暴露表面上形成SAM 220。在一些实施例中，SAM 220可以类似于上面参考图19B、图20至图22以及图23B描述的SAM 129，并且这里不再重复描述。
图28B示出了与图25B中所示的结构类似的结构，其中相同的元件由相同的参考标号标记。在所示实施例中，对图19B所示的结构实施上面参考图24B和图25B描述的工艺步骤。
图29B示出了与图28B中所示的结构类似的结构，其中相同的元件由相同的附图标号标记。在所示实施例中，对图19B所示的结构实施上面参考图24B和图27B描述的工艺步骤。
图30B示出了与图25B中所示的结构类似的结构，其中相同的元件由相同的附图标号标记。在一些实施例中，可以使用与图25B的结构类似的材料和方法形成图30B的结构，并且这里不再重复描述。在图30B所示的实施例中，接触插塞114、116、118还包括沿接触插塞114、116、118的侧壁和底面延伸的阻挡层140。阻挡层140可以包括金属材料、金属合金、金属氮化物材料、它们的组合等。金属材料可以包括W、Mo、Ir、Pt、Os、它们的组合等。金属合金可以包括RuSi、CoSi、NiSi、RuGeP、它们的组合等。金属氮化物材料可以包括TiN、TaN、TaMnN、TaAlN、TiAlN、它们的组合等。在一些实施例中，在用导电材料112填充开口104、106和108之前，在开口104、106和108(参见图16B)中共形地形成阻挡层140。在一些实施例中，可以通过CVD、PECVD、ALD、它们的组合等形成阻挡层140。在一些实施例中，阻挡层140的厚度在约0.5nm和约5nm之间。
图31B示出了图30B中所示结构的部分142的放大视图。在一些实施例中，导电通孔134的导电材料132具有平坦的底面132b。在其他实施例中，导电通孔134的导电材料132具有非平坦底面132b'，例如凸表面。在这样的实施例中，导电通孔134以低于ILD 102的顶面的距离D3延伸到接触插塞114中。在一些实施例中，距离D3可以在约0.5nm和约5nm之间。在一些实施例中，导电材料132的非平坦底面132b'可以使用与上面参考图26B描述的类似方法形成，并且这里不再重复描述。
图32B示出了在接触插塞114、116和118的导电材料112与导电通孔134和136的导电材料132之间的界面处形成合金层144之后的图30B的结构。在一些实施例中，合金层144包括导电材料112和132的合金，并且提供导电材料112和导电材料132之间的粘附。在其他实施例中，合金层144可以包括导电材料112和132与阻挡层140的材料的合金。在一些实施例中，通过对导电材料112和132实施热工艺来形成合金层144。在一些实施例中，热工艺可以在约200℃至约500℃之间的温度下实施。在一些实施例中，热工艺可以在包含N2、He、Ar、H2、合成气体(例如，N2中体积百分比为5％的H2)、其混合物等的气体环境中进行。在热工艺期间将合成气体用作环境气体的一些实施例中，合成气体形成离解的氨气氛，离解的氨气氛充当还原剂，可有助于减少导电材料112和132的表面上的原生氧化物并且可以从导电材料112和132去除碳和氧杂质。在一些实施例中，合金层144可以具有介于约0.5nm和约10nm之间的厚度T1。在一些实施例中，可以改变热工艺的参数以调整合金层144的成分和厚度T1，并且为合金层144获得所需的电阻和粘附性能。本领域普通技术人员将容易理解，也可以对图25B、图27B、图28B和图29B的结构进行类似的合金化工艺。
图33B示出了与图30B中所示的结构类似的结构，其中相同的元件由相同的参考标号标记。在一些实施例中，可以使用与图30B的结构类似的材料和方法形成图33B的结构，并且这里不再重复描述。在图33B所示的实施例中，在用导电材料132填充开口128和130(参见图24B)之前，在接触插塞114、116和118上选择性地形成阻挡层146。在一些实施例中，阻挡层146可以防止导电材料112和132的混合，并且可以防止在导电材料112和导电材料132之间的界面处形成合金层。在一些实施例中，导电材料112和132的合金具有比导电材料112和132更高的电阻率，阻挡层146的形成防止导电材料112和导电材料132之间的界面的电阻的增加。
在一些实施例中，阻挡层146可以包括与阻挡层140类似的材料，并且在此不再重复描述。在一些实施例中，在形成开口128和130(参见图24B)之后，对ESL 124和ILD 126的暴露表面(例如ILD 126的顶面以及暴露在开口128和130中的ESL 124和ILD 126的表面)实施表面处理。表面处理在ESL 124和ILD 126的暴露表面上形成SAM 230，并且改变ESL 124和ILD 126的所得暴露表面的性质。在一些实施例中，表面处理将ESL 124和ILD 126的暴露表面从亲水性改变为疏水性。在一些实施例中，对ESL 124和ILD 126的暴露表面实施的表面处理可以类似于上面参考图19B、图20至图22和图23B描述的表面处理，并且这里不再重复描述。在一些实施例中，SAM 230可以类似于上面参考图19B、图20至图22和图23B描述的SAM 129，并且这里不再重复描述。
在实施表面处理之后，使用ALD、CVD、PECVD等在开口128和130中形成阻挡层146。通过将ESL 124和ILD 126的暴露表面的性质从亲水性改变为疏水性，减小或抑制了阻挡层146在ESL 124和ILD 126的暴露表面上的沉积速率。因此，阻挡层146选择性地形成在接触插塞114、116和118的导电材料112上。在一些实施例中，阻挡层146具有介于约0.5nm和约5nm之间的厚度。在形成阻挡层146之后，用导电材料132填充开口128和130，以形成导电通孔134和136。在一些实施例中，调整导电材料132的沉积工艺的参数，使得导电材料132以非共形的自下而上的方式沉积在开口128和130中。在一些实施例中，可以使用与上面参考图17B描述的导电材料112类似的方法来沉积导电材料132，并且这里不再重复描述。在一些实施例中，通过将ESL 124和ILD 126的暴露表面的性质从亲水性改变为疏水性，进一步减小或抑制导电材料132在ESL 124和ILD 126的暴露表面上的沉积速率。因此，进一步改善了用于形成导电材料132的沉积工艺的非共形的自下而上填充性质。在一些实施例中，阻挡层146和阻挡层140可以包括相同的材料。在其他实施例中，阻挡层146和阻挡层140可以包括不同的材料。
图34B示出了与图33B中所示的结构类似的结构，其中相同的元件由相同的参考标号标记。在一些实施例中，可以使用与图33B的结构类似的材料和方法形成图34B的结构，并且这里不再重复描述。在图34B所示的实施例中，代替形成如上参考图33B所述的共形阻挡层140(参见图33B)，在自对准硅化物层110和替换栅极96上选择性地形成非共形阻挡层148。在一些实施例中，SAM 240和阻挡层148可以分别使用与如上参考图33B所述的SAM 230和阻挡层146类似的材料和方法形成，并且这里不再重复描述。在一些实施例中，阻挡层148的厚度在约0.5nm和约5nm之间。在一些实施例中，阻挡层146和阻挡层148可以包括相同的材料。在其他实施例中，阻挡层146和阻挡层148可以包括不同的材料。在一些实施例中，SAM240可以类似于上面参考图19B、图20至图22和图23B描述的SAM 129，并且这里不再重复描述。
图35B示出了与图25B中所示的结构类似的结构，其中相同的元件由相同的参考标号标记。在一些实施例中，图35B的结构可以使用与图25B的结构类似的材料和方法形成，并且这里不再重复描述。在图35B所示的实施例中，导电材料112部分地填充开口104、106和108(参见图16B)。在一些实施例中，可以通过改变开口104、106和108内的导电材料112的高度来改变开口104、106和108的未填充部分的高度。在一些实施例中，当导电材料112到达开口104、106和108内的期望高度时，可以停止沉积工艺。在其他实施例中，导电材料112完全填充开口104、106和108，并且导电材料112凹进至ILD 102的顶面下方以形成开口104、106和108的未填充部分。在一些实施例中，可以使用合适的蚀刻工艺使导电材料112凹进。随后，在开口104、106和108的未填充部分中形成共形阻挡层150。在一些实施例中，可以使用与上面参考图30B描述的阻挡层140类似的材料和方法形成阻挡层150，并且这里不再重复描述。在一些实施例中，阻挡层150的厚度在约0.5nm和约5nm之间。在形成阻挡层150之后，沉积导电材料152以完全填充开口104、106和108的未填充部分。在一些实施例中，导电材料152可以使用与上面参考图17B描述的导电材料112类似的材料和方法形成，并且这里不再重复描述。在一些实施例中，导电材料152和导电材料112可以包括相同的材料。在其他实施例中，导电材料152和导电材料112可以包括不同的材料。在用导电材料152填充开口104、106和108之后，可以实施抛光工艺，例如CMP工艺，以去除导电材料152和阻挡层150的多余部分。在一些实施例中，阻挡层150可以用作CMP蚀刻停止层。在一些实施例中，阻挡层150可以保护接触插塞114、116和118在抛光工艺中免于剥离和腐蚀。在完成抛光工艺之后，接触插塞114、116和118的顶面与ILD 102的顶面共面或齐平。
进一步参见图35B，导电材料132部分地填充开口128和130(参见图24B)。在一些实施例中，可以通过改变开口128和130内的导电材料132的高度来改变开口128和130的未填充部分的高度。在一些实施例中，当导电材料132到达开口128和130内的期望高度时，可以停止沉积工艺。在其他实施例中，导电材料132完全填充开口128和130，并且导电材料132凹进至ILD 126的顶面下方，以形成开口128的未填充部分。在一些实施例中，可以使用合适的蚀刻工艺使导电材料132凹进。随后，在开口128和130的未填充部分中形成共形阻挡层154。在一些实施例中，阻挡层154可以使用与上面参考图30B描述的阻挡层140类似的材料和方法形成，并且这里不再重复描述。在一些实施例中，阻挡层154的厚度在约0.5nm和约5nm之间。在一些实施例中，阻挡层154和阻挡层150可以包括相同的材料。在其他实施例中，阻挡层154和阻挡层150可以包括不同的材料。在形成阻挡层154之后，沉积导电材料156以完全填充开口128和130的未填充部分。在一些实施例中，导电材料156可以使用与上面参考图25B所述的导电材料132类似的材料和方法形成，并且这里不再重复描述。在一些实施例中，导电材料156和导电材料132可以包括相同的材料。在其他实施例中，导电材料156和导电材料132可以包括不同的材料。在用导电材料156填充开口128和130之后，可以实施抛光工艺，例如CMP工艺，以去除导电材料156和阻挡层154的多余部分。在一些实施例中，阻挡层154可以充当CMP蚀刻停止层。在一些实施例中，阻挡层154可以保护导电通孔134和136在抛光工艺中免于剥离和腐蚀。在完成抛光工艺之后，导电通孔134和136的顶面与ILD 126的顶面共面或水平。
图36B、图37B和图38B示出了根据一些实施例的图35B中所示结构的部分158和160的放大视图。参照图36B，在一些实施例中，导电材料112和132具有平坦的顶面，并且导电材料152和156具有平坦的底面。参照图37B，在一些实施例中，导电材料112和132具有非平坦顶面(例如凹表面)，并且导电材料152和156具有非平坦底面(例如凸表面)。参照图38B，在一些实施例中，导电材料112和132具有非平坦顶面(例如凸表面)，并且导电材料152和156具有非平坦底面(例如凹表面)。
图39B示出了与图35B中所示的结构类似的结构，其中相同的元件由相同的参考标号标记。在一些实施例中，图39B的结构可以使用与图35B的结构类似的材料和方法形成，并且这里不再重复描述。在图39B所示的实施例中，代替形成共形阻挡层150(参见图35B)，在导电材料112和152之间选择性地形成非共形阻挡层162。在一些实施例中，可以使用与上面参照图33B描述的阻挡层146类似的材料和方法形成阻挡层162，并且这里不再重复描述。此外，代替形成共形阻挡层154(参见图35B)，在导电材料132和156之间选择性地形成非共形阻挡层164。在一些实施例中，阻挡层164可以使用与上面参照图33B描述的阻挡层146类似的材料和方法形成，并且这里不再重复描述。在一些实施例中，阻挡层162和阻挡层164可以包括相同的材料。在其他实施例中，阻挡层162和阻挡层164可以包括不同的材料。在一些实施例中，阻挡层162的厚度在约0.5nm和约5nm之间。在一些实施例中，阻挡层164的厚度在约0.5nm和约5nm之间。
图40B、图41B和图42B示出了图39B中所示结构的部分166和168的放大视图。参照图40B，导电材料112和132具有平坦的顶面，并且导电材料152和156具有平坦的底面。参照图41B，导电材料112和132具有非平坦顶面(例如凹表面)，并且导电材料152和156具有非平坦底面(例如凸表面)。参照图42B，导电材料112和132具有非平坦顶面(例如凸表面)，并且导电材料152和156具有非平坦底面(例如凹表面)。
图43是示出根据一些实施例的形成接触插塞的方法360的流程图。方法360从步骤361开始，其中在如上参考图8A、图8B和图8C所述的半导体结构(例如，图8A、图8B中所示的鳍56)上形成栅极(例如，图8A和图8B中所示的栅极70)。在步骤362中，在如上参考图11A、图11B和图11C所述的栅极附近形成外延源极/漏极区(例如，图11B和图11C中所示的外延源极/漏极区84)。在步骤363中，在上面参考图16B所述的外延源极/漏极区上形成介电层(例如，图16B中所示的ILD 102)。在步骤364中，如上参考图16B所述，形成延伸穿过介电层并且暴露外延源极/漏极区的开口(例如，图16B中所示的开口104)。在步骤365中，如上面参考图19B、图20至图22和图23B所述，对开口的侧壁进行表面处理。在步骤366中，在如上参照图27B所述的开口中的外延源极/漏极区上选择性地形成阻挡层(例如，图34B中所示的阻挡层148)。在步骤367中，导电材料(例如，图34B中所示的导电材料112)非共形地沉积在开口中，如上面参考图34B所述。在一些实施例中，省略步骤365和366，使得在实施步骤364之后实施步骤367。在一些实施例中，省略步骤366，使得在实施步骤365之后实施步骤367。
图44是示出根据一些实施例的形成接触插塞的方法370的流程图。方法370从步骤371开始，其中在如上面参考图15A和15B所述的半导体结构(例如，图15A和15B中所示的鳍56)上形成栅极(例如，图15A和15B中所示的栅极96)。在步骤372中，如上面参考图16B所述，在栅极上形成介电层(例如，图16B中所示的ILD 102)。在步骤373中，如上参考图16B所述，形成延伸穿过介电层并且暴露栅极的开口(例如，图16B中所示的开口108)。在步骤374中，如上参照图19B、图20至图22和图23B所述，对开口的侧壁进行表面处理。在步骤375中，如上面参考图34B所述，在开口中的栅极上选择性地形成阻挡层(例如，图34B中所示的阻挡层148)。在步骤376中，导电材料(例如，图34B中所示的导电材料112)非共形地沉积在开口中，如上面参考图34B所述。在一些实施例中，省略步骤374和375，使得在实施步骤373之后实施步骤376。在一些实施例中，省略步骤375，使得在实施步骤374之后实施步骤376。
根据一个实施例，一种方法包括：在半导体结构上形成栅极；形成与栅极相邻的外延源极/漏极区；在外延源极/漏极区上形成介电层；形成延伸穿过介电层并且暴露外延源极/漏极区的开口；并且在开口中非共形地沉积导电材料，导电材料以自下而上的方式填充开口。在一个实施例中，该方法还包括，在开口中非共形地沉积导电材料之前，对开口的侧壁实施表面处理工艺，该表面处理工艺降低了导电材料在开口的侧壁上的沉积速率。在一个实施例中，该方法还包括：在对开口的侧壁实施表面处理工艺之后并且在开口中非共形地沉积导电材料之前，在开口中的外延源极/漏极区上选择性地沉积阻挡层。在一个实施例中，表面处理工艺降低了阻挡层在开口的侧壁上的沉积速率。在一个实施例中，表面处理工艺将暴露于开口的介电层的亲水表面改变为疏水表面。在一个实施例中，在对开口的侧壁实施表面处理工艺包括对开口的侧壁实施甲硅烷基化工艺。在一个实施例中，表面处理工艺在开口的侧壁上形成阻挡层。
根据另一实施例，一种方法包括：在半导体结构上形成栅极；在栅极和半导体结构上形成第一介电层；形成延伸穿过第一介电层并且暴露栅极的第一开口；对第一开口的侧壁实施第一表面处理工艺；选择性地在第一开口的底部而不在第一开口的侧壁上形成第一阻挡层；并且用自下而上的方式用第一导电材料填充第一开口。在一个实施例中，对第一开口的侧壁实施第一表面处理工艺包括对第一开口的侧壁实施甲硅烷基化工艺。在一个实施例中，第一表面处理工艺在第一开口的侧壁上形成第二阻挡层。在一个实施例中，第一表面处理工艺降低了第一阻挡层在第一开口的侧壁上的沉积速率。
在一个实施例中，该方法还包括：在第一介电层上形成第二介电层；在第二介电层中形成第二开口，第二开口暴露第一导电材料；对第二开口的侧壁进行第二表面处理工艺；选择性地在第二开口的底部上而不在第二开口的侧壁上形成第二阻挡层；并且用自下而上的方式用第二导电材料填充第二开口。在一个实施例中，第一导电材料不同于第二导电材料。在一个实施例中，第二表面处理工艺降低了第二阻挡层在第二开口的侧壁上的沉积速率。
根据又一实施例，一种方法包括：在半导体结构上形成第一外延源极/漏极区和第二外延源极/漏极区；在半导体结构上以及在第一外延源极/漏极区和第二外延源极/漏极区之间形成栅极；在栅极、第一外延源极/漏极区和第二外延源极/漏极区上形成第一介电层；蚀刻第一介电层以在第一介电层中形成第一开口和第二开口，第一开口暴露第一外延源极/漏极区，第二开口暴露栅极；对第一开口的侧壁和第二开口的侧壁实施表面处理工艺；以及用导电材料以自下而上的方式填充第一开口和第二开口。在一个实施例中，该方法还包括：在用导电材料填充第一开口和第二开口之前，在第一开口的底部上形成第一阻挡层，第一阻挡层不沿第一开口的侧壁延伸；在用导电材料填充第一开口和第二开口之前，在第二开口的底部上形成第二阻挡层，第二阻挡层不沿第二开口的侧壁延伸。在一个实施例中，第一阻挡层和第二阻挡层包括相同的材料。在一个实施例中，对第一开口的侧壁和第二开口的侧壁实施表面处理工艺包括对第一开口的侧壁和第二开口的侧壁实施甲硅烷基化工艺。在一个实施例中，表面处理工艺包括：在第一开口的侧壁上形成第一阻挡层；以及在第二开口的侧壁上形成第二阻挡层。在一个实施例中，表面处理工艺降低了导电材料在第一开口的侧壁和第二开口的侧壁上的沉积速率。
可以通过任何合适的方法图案化鳍。例如，可以使用一个或多个光刻工艺来图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
在半导体结构上形成栅极；
形成与所述栅极相邻的外延源极/漏极区；
在所述外延源极/漏极区上形成介电层；
形成延伸穿过所述介电层并且暴露所述外延源极/漏极区的开口；
通过所述开口在所述外延源极/漏极区上方形成硅化物层；
对所述开口的侧壁实施表面处理工艺，所述表面处理工艺降低导电材料在所述开口的侧壁上的第一沉积速率；
在所述开口中的所述硅化物层上选择性地沉积第一阻挡层，所述第一阻挡层不沿所述开口的侧壁延伸；以及
在所述开口中非共形地沉积所述导电材料，所述导电材料以自下而上的方式填充所述开口，其中，在所述填充期间，所述导电材料在所述开口的底部上的第二沉积速率大于所述导电材料在所述开口的侧壁上的所述第一沉积速率。
2.根据权利要求1所述的方法，其中，所述第一阻挡层的宽度小于所述硅化物层的宽度。
3.根据权利要求1所述的方法，还包括：在用所述导电材料填充所述开口之后，实施抛光工艺。
4.根据权利要求1所述的方法，其中，所述表面处理工艺降低所述第一阻挡层在所述开口的侧壁上的沉积速率。
5.根据权利要求1所述的方法，其中，所述表面处理工艺将暴露于所述开口的所述介电层的亲水表面改变为疏水表面。
6.根据权利要求1所述的方法，其中，在对所述开口的侧壁实施所述表面处理工艺包括对所述开口的侧壁实施甲硅烷基化工艺。
7.根据权利要求1所述的方法，其中，所述表面处理工艺在所述开口的侧壁上形成第二阻挡层。
8.一种形成半导体器件的方法，包括：
在半导体结构上形成栅极；
在所述栅极和所述半导体结构上形成第一介电层；
形成延伸穿过所述第一介电层并且暴露所述栅极的第一开口；
对所述第一开口的侧壁实施第一表面处理工艺，所述第一表面处理工艺降低第一导电材料在所述第一开口的侧壁上的第一沉积速率；
选择性地在所述第一开口的底部而不在所述第一开口的侧壁上形成第一阻挡层，其中，所述第一表面处理工艺在所述第一开口的侧壁上形成第二阻挡层；以及
用自下而上的方式用所述第一导电材料填充所述第一开口，其中，在所述填充期间，所述第一导电材料在所述第一开口的底部上的第二沉积速率大于所述第一导电材料在所述第一开口的侧壁上的所述第一沉积速率。
9.根据权利要求8所述的方法，其中，对所述第一开口的侧壁实施所述第一表面处理工艺包括对所述第一开口的侧壁实施甲硅烷基化工艺。
10.根据权利要求8所述的方法，其中，所述第一表面处理工艺将暴露于所述第一开口的所述第一介电层的亲水表面改变为疏水表面。
11.根据权利要求8所述的方法，还包括：在用所述第一导电材料填充所述第一开口之后，实施抛光工艺。
12.根据权利要求8所述的方法，还包括：
在所述第一介电层上形成第二介电层；
在所述第二介电层中形成第二开口，所述第二开口暴露所述第一导电材料；
对所述第二开口的侧壁进行第二表面处理工艺；
选择性地在所述第二开口的底部上而不在所述第二开口的侧壁上形成第三阻挡层；以及
用自下而上的方式用第二导电材料填充所述第二开口。
13.根据权利要求12所述的方法，其中，所述第一导电材料不同于所述第二导电材料。
14.根据权利要求12所述的方法，其中，所述第二表面处理工艺降低所述第三阻挡层在所述第二开口的侧壁上的沉积速率。
15.一种形成半导体器件的方法，包括：
在半导体结构上形成第一外延源极/漏极区和第二外延源极/漏极区；
在所述半导体结构上以及在所述第一外延源极/漏极区和所述第二外延源极/漏极区之间形成栅极；
在所述栅极、所述第一外延源极/漏极区和所述第二外延源极/漏极区上形成第一介电层；
蚀刻所述第一介电层以在所述第一介电层中形成第一开口和第二开口，所述第一开口暴露所述第一外延源极/漏极区，所述第二开口暴露所述栅极；
通过所述第一开口在所述第一外延源极/漏极区上方形成硅化物层；
在所述第一开口中的硅化物层上方形成第一阻挡层，所述第一阻挡层不沿所述第一开口的侧壁延伸；
在所述第二开口的底部上形成第二阻挡层，所述第二阻挡层不沿所述第二开口的侧壁延伸；
对所述第一开口的侧壁和所述第二开口的侧壁实施表面处理工艺；其中，所述表面处理工艺降低导电材料在所述第一开口的侧壁和所述第二开口的侧壁上的第一沉积速率；以及
用所述导电材料以自下而上的方式填充所述第一开口和所述第二开口，其中，在所述填充期间，所述导电材料在所述第一开口的底部和所述第二开口的底部上的第二沉积速率大于所述导电材料在所述第一开口的侧壁和所述第二开口的侧壁上的所述第一沉积速率。
16.根据权利要求15所述的方法，其中，所述第一阻挡层的宽度小于所述硅化物层的宽度。
17.根据权利要求16所述的方法，其中，所述第一阻挡层和所述第二阻挡层包括相同的材料。
18.根据权利要求15所述的方法，其中，对所述第一开口的侧壁和所述第二开口的侧壁实施所述表面处理工艺包括对所述第一开口的侧壁和所述第二开口的侧壁实施甲硅烷基化工艺。
19.根据权利要求15所述的方法，其中，所述表面处理工艺包括：
在所述第一开口的侧壁上形成第一自组装单层；以及
在所述第二开口的侧壁上形成第二自组装单层。
20.根据权利要求15所述的方法，其中，所述表面处理工艺将暴露于所述第一开口和所述第二开口的所述第一介电层的亲水表面改变为疏水表面。
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