KR102184026B1 - 반도체 디바이스용 접촉 플러그 및 그 형성 방법 - Google Patents

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야스토시 오쿠노
성-리 왕
팡-옌 차이
센-난 리
텅-춘 차이
춘-유안 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 및 그 형성 방법이 제공된다. 방법은 반도체 구조체 위에 게이트를 형성하는 단계를 포함한다. 상기 게이트에 인접하게 에피택셜 소스/드레인 영역이 형성된다. 상기 에피택셜 소스/드레인 영역 위에 유전체 층이 형성된다. 상기 유전체 층을 통해 연장되고 상기 에피택셜 소스/드레인 영역을 노출시키는 개구가 형성된다. 상기 개구 내에 도전 재료가 비-등각으로 퇴적된다. 도전 재료는 개구를 상향식으로 충전한다.

Description

반도체 디바이스용 접촉 플러그 및 그 형성 방법{CONTACT PLUGS FOR SEMICONDUCTOR DEVICE AND METHOD OF FORMING SAME}
<우선권 주장 및 상호 참조>
본 출원은 참조로 그 전체가 여기에 포함된, 2017년 11월 30일자로 출원된, "반도체 디바이스용 접촉 플러그 및 그 형성 방법"이라는 명칭의 미국 가출원 제62/592,714호의 이익을 주장한다.
<배경>
반도체 디바이스는 예컨대, 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 용도에 사용된다. 반도체 디바이스는 전형적으로 반도체 기판 상에 절연층 또는 유전체 층, 도전층 및 반도체 층을 순차적으로 퇴적하고 리소그래피를 사용하여 다양한 재료층을 패턴화하여 그 위에 회로 구성요소 및 소자를 형성함으로써 제조된다.
반도체 산업은 보다 많은 구성요소가 주어진 영역에 집적될 수 있도록 하는 최소 피처 크기의 연속적인 감소에 의해 다양한 전자 부품(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 지속적으로 향상시킨다. 그러나 최소 피처 크기가 감소됨에 따라 해결해야 할 문제가 추가로 발생하고 있다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 전계 효과 트랜지스터("FinFET") 디바이스의 사시도이다.
도 2a~도 5a는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 6a 및 도 6b는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 7a, 도 7b 및 도 7c는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 8a, 도 8b 및 도 8c는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 9a, 도 9b 및 도 9c는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 10a, 도 10b 및 도 10c는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 11a, 도 11b 및 도 11c는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 12c는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 13a 및 도 13b는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 14a 및 도 14b는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 15a 및 도 15b는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 16b~도 19b는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 20은 일부 실시예에 따른 표면 처리 공정 중에 일어나는 화학 반응을 예시한다.
도 21은 일부 실시예에 따른 표면 처리 공정 중에 일어나는 화학 반응을 예시한다.
도 22는 일부 실시예에 따른 표면 처리 공정 중에 일어나는 화학 반응을 예시한다.
도 23b~도 42b는 일부 실시예에 따른 FinFET 디바이스의 제조에서 중간 단계의 횡단면도이다.
도 43은 일부 실시예에 따른 접촉 플러그를 형성하는 방법을 예시한 흐름도이다.
도 44는 일부 실시예에 따른 접촉 플러그를 형성하는 방법을 예시한 흐름도이다.
다음의 개시 내용은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공함을 이해하여야 한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것으로, 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
실시예는 특정 문맥, 즉 핀형 전계 효과 트랜지스터(FinFET) 디바이스 및 그 형성 방법과 관련하여 설명될 것이다. 여기에 제시된 다양한 실시예는 게이트-라스트(gate-last) 공정을 사용하여 형성된 FinFET 디바이스와 관련하여 설명된다. 다른 실시예에서, 게이트-퍼스트(gate-first) 공정이 사용될 수 있다. 또한, 일부 실시예는 평면 트랜지스터 디바이스, 다중 게이트 트랜지스터 디바이스, 2D 트랜지스터 디바이스, 게이트-올-어라운드 트랜지스터 디바이스, 나노와이어 트랜지스터 디바이스 등에 사용되는 양태를 고려한다. 본 명세서에서 논의된 다양한 실시예들은 저 저항 접촉 플러그의 형성, 화학적 기계적 연마(CMP) 공정을 수행하는 동안 접촉 플러그의 박리 및 부식/손상의 감소 또는 회피를 허용한다. 본 명세서에서 논의된 다양한 실시예들은 비-등각으로 그리고 선택적으로 장벽층을 형성하고, 장벽층을 제거하고, 상향식 퇴적 공정(bottom-up deposition process)을 이용하고, 도전 플러그와 대응하는 도전 비아 사이에 합금 또는 비-합금 계면을 형성하는 것에 의해, 접촉 플러그를 형성하고 접촉 플러그 저항을 감소시키면서 갭 충전 능력을 확대시키는 것을 허용한다.
도 1은 3차원 도면에서 핀형 전계 효과 트랜지스터(FinFET)(10)를 예시한다. FinFET(10)는 기판(12) 상에 핀(16)을 포함한다. 기판(12)은 격리 영역(14)을 포함하고, 핀(16)은 이웃하는 격리 영역(14) 사이에서 위로 돌출된다. 게이트 유전체(18)가 핀(16)의 측벽을 따라 핀(16)의 상부면 위에 제공되며, 게이트 유전체(18) 위에 게이트 전극(20)이 배치된다. 소스/드레인 영역(22, 24)이 게이트 유전체(18) 및 게이트 전극(20)에 대해 핀(16)의 양측면에 배치된다. 도 1에 예시된 FinFET(10)는 예시적인 목적으로만 제공되며, 본 개시 내용의 범위를 제한하고자 의도된 것은 아니다. 이와 같이, 에피택셜 소스/드레인 영역, 다중 핀, 다층 핀 등과 같은 다수의 변형이 가능하다.
도 2a~도 11a, 도 13a~도 15a, 도 6b~도 11b, 도 13b~도 19b, 도 23b~도 42b, 및 도 7c~도 12c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다. 도 2a~도 11a, 도 13a~도 15a, 도 6b~도 11b, 도 13b~도 19b, 도 23b~도 42b, 및 도 7c~도 12c에서, "a" 지정으로 끝나는 도면은 다중 FinFET 및 FinFET에 대한 다중 핀이 없는, 도 1에 예시된 A-A 기준 단면을 따라 예시되며, "b" 지정으로 끝나는 도면은 도 1에 예시된 B-B 기준 단면을 따라 예시되고; "c" 지정으로 끝나는 도면은 도 1에 예시된 C-C 단면을 따라 예시된다.
도 2a는 기판(50)을 도시한다. 기판(50)은 (예, p-형 도펀트 또는 n-형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연층 상에 형성된 반도체 재료의 층을 포함한다. 절연층은 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연층은 통상 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 혼정 반도체; 이들의 조합; 등을 포함할 수 있다.
기판(50)은 집적 회로 디바이스(미도시)를 더 포함할 수 있다. 당업자가 인식할 수 있는 바와 같이, 트랜지스터, 다이오드, 커패시터, 저항기 등등 또는 이들의 조합과 같은 다양한 집적 회로 디바이스가 기판(50) 내에 및/또는 기판(50) 상에 형성되어 최종적인 FinFET 디바이스를 위한 설계의 구조적 및 기능적 요건을 형성할 수 있다. 집적 회로 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
일부 실시예에서, 적절한 웰(well)(미도시)이 기판(50)에 형성될 수 있다. 최종적인 FinFET 디바이스가 n-형 디바이스인 일부 실시예에서, 웰은 p-형 웰이다. 최종적인 FinFET 디바이스가 p-형 디바이스인 일부 실시예에서, 웰은 n-형 웰이다. 다른 실시예에서, p-형 웰 및 n-형 웰 모두는 기판(50) 내에 형성된다. 일부 실시예에서, p-형 웰을 형성하도록 p-형 불순물이 기판(50)에 주입된다. p-형 불순물은 붕소, BF2 등일 수 있고, 약 1017 cm-3~약 1022 ㎝-3의 범위와 같이 1018 ㎝-3 이하의 농도로 주입될 수 있다. 일부 실시예에서, n-형 웰을 형성하도록 n-형 불순물이 기판(50)에 주입된다. n-형 불순물은 인, 비소 등일 수 있고, 약 1017 cm-3~약 1022 ㎝-3의 범위와 같이 1022 ㎝-3 이하의 농도로 주입될 수 있다. 적절한 불순물을 주입한 후, 기판에 대해 어닐링 공정을 수행하여, 주입된 p-형 및 n-형 불순물을 활성화시킬 수 있다.
도 2a는 기판(50) 위에 마스크(53)를 형성하는 단계를 추가로 예시한다. 일부 실시예에서, 마스크(53)는 후속 에칭 단계에서 기판(50)을 패턴화하는데 사용될 수 있다(도 3a 참조). 일부 실시예에서, 마스크(53)는 하나 이상의 마스크 층을 포함할 수 있다. 도 2a에 도시된 바와 같이, 일부 실시예에서, 마스크(53)는 제1 마스크 층(53A)과 해당 제1 마스크 층(53A) 위의 제2 마스크 층(53B)을 포함할 수 있다. 제1 마스크 층(53A)은 하드 마스크 층일 수 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 또는 이들의 조합 등을 포함할 수 있으며, 열 산화, 열 질화, 원자층 증착(ALD), 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 이들의 조합 등과 같은 임의의 적절한 공정을 이용하여 형성될 수 있다. 제1 마스크 층(53A)은 후속 에칭 단계(도 3a 참조)에서 제1 마스크 층(53A) 아래의 기판(50)의 에칭을 방지하거나 최소화하는 데 사용될 수 있다. 제2 마스크 층(53B)은 포토레지스트를 포함할 수 있으며, 일부 실시예의 경우, 후속 에칭 단계에 사용하기 위해 제1 마스크 층(53A)을 패턴화하는 데 사용될 수 있다. 제2 마스크 층(53B)은 스핀-온(spin-on) 기술을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패턴화될 수 있다. 일부 실시예에서, 마스크(53)는 3개 이상의 마스크 층을 포함할 수 있다.
도 3a는 기판(50) 내의 반도체 스트립(52)의 형성을 예시한다. 먼저, 마스크 층(53A, 53B)이 패턴화될 수 있으며, 마스크 층(53A, 53B)의 개구는 트렌치(55)가 형성될 기판(50)의 영역을 노출시킨다. 다음에, 에칭 공정이 수행되는 데, 에칭 공정은 마스크(53)의 개구를 통해 기판(50)에 트렌치(55)를 생성한다. 패턴화된 마스크(53) 아래의 기판(50)의 나머지 부분은 복수의 반도체 스트립(52)을 형성한다. 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 일부 실시예에서, 반도체 스트립(52)을 형성한 후에, 임의의 적절한 공정에 의해 마스크(53)의 임의의 나머지 부분을 제거할 수 있다. 다른 실시예에서, 제1 마스크 층(53A)과 같은 마스크(53)의 부분은 반도체 스트립(52) 위에 남아 있을 수 있다. 일부 실시예에서, 반도체 스트립(52)은 약 5 nm~약 500 nm의 높이(H1)를 가질 수 있다. 일부 실시예에서, 반도체 스트립(52)은 약 2 nm~약 100 nm의 폭(W1)을 가질 수 있다.
도 4a는 격리 영역(54)을 형성하도록 이웃하는 반도체 스트립(52) 사이의 트렌치(도 3a 참조) 내의 절연 재료의 형성을 예시한다. 절연 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 이들의 조합 등일 수 있으며, 고밀도 플라즈마 화학적 기상 증착(HDP-CVD), 유동성 CVD(FCVD)(예, 원격 플라즈마 시스템에서의 CVD-계 재료 퇴적 및 이를 산화물과 같은 다른 재료로 변환시키는 후경화(post-curing)), 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료가 또한 사용될 수 있다.
또한, 일부 실시예에서, 격리 영역(54)은 격리 영역(54)의 절연 재료로 트렌치(55)를 채우기 전에 트렌치(55)(도 3a 참조)의 측벽 및 바닥면에 형성된 등각의(conformal) 라이너(미도시)를 포함할 수 있다. 일부 실시예에서, 라이너는 반도체(예, 실리콘) 질화물, 반도체(예, 실리콘) 산화물, 열 반도체(예, 실리콘) 산화물, 반도체(예 실리콘) 산질화물, 중합체, 이들의 조합 등을 포함할 수 있다. 라이너의 형성은 ALD, CVD, HDP-CVD, PVD, 이들의 조합 등과 같은 임의의 적절한 방법을 포함할 수 있다. 이러한 실시예에서, 라이너는 격리 영역(54)에 대한 후속 어닐링 중에 반도체 스트립(52)(예, Si 및/또는 Ge)으로부터 주변 격리 영역(54)으로의 반도체 재료의 확산을 방지할 수 있다(또는 적어도 감소시킬 수 있다). 일부 실시예에서, 격리 영역(54)의 절연 재료가 퇴적된 후에, 격리 영역(54)의 절연 재료에 대해 어닐링 공정이 수행될 수 있다.
도 4a를 더 참조하면, 화학적 기계적 연마(CMP)와 같은 평탄화 공정은 격리 영역(54)의 상부면 및 반도체 스트립(52)의 상부면이 동일 평면 상에 있도록 격리 영역(54)의 임의의 여분의 절연 재료를 제거할 수 있다. 반도체 스트립(52)을 형성한 후에 마스크(53)의 여러 부분이 반도체 스트립(52) 위에 잔류되는 일부 실시예에서, 평탄화 공정은 마스크의 잔류 부분도 제가할 수 있다.
도 5a는 얕은 트렌치 격리(STI) 영역(54)을 형성하도록 격리 영역(54)에 리세스를 형성하는 것을 예시한다. 격리 영역(54)은 이웃하는 격리 영역(54) 사이에서 핀(56)이 돌출되도록 리세스된다. 또한, 격리 영역(54)의 상부면은 예시된 평탄면, 볼록면, 오목면(예, 접시형) 또는 이들의 조합을 가질 수 있다. 격리 영역(54)의 상부면은 적절한 에칭에 의해 평탄하게, 볼록하게 및/또는 오목하게 형성될 수 있다. 격리 영역(54)은 격리 영역(54)의 재료에 대해 선택적인 공정과 같은 허용 가능한 에칭 공정을 이용하여 리세스될 수 있다. 예컨대, CERTAS® 에칭, Applied Materials SICONI 툴, 또는 희석된 불화 수소(dHF) 산이 사용될 수 있다.
당업자는 도 2a~도 5a와 관련하여 기술된 공정이 핀(56)의 형성 방법의 일례에 불과하다는 것을 용이하게 이해할 것이다. 다른 실시예에서, 유전체 층이 기판(50)의 상부면 상에 형성될 수 있고; 트렌치가 유전체 층을 통해 에칭될 수 있으며; 호모에피택셜 구조체가 트렌치에서 에피택셜 성장할 수 있고; 호모에피택셜 구조체가 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세스될 수 있다. 또 다른 실시예에서, 헤테로에피택셜 구조체가 핀에 대해 사용될 수 있다. 예를 들어, 도 4a의 반도체 스트립(52)이 리세스될 수 있고, 반도체 스트립(52)과 상이한 일종 이상의 재료가 리세스 위치에서 에피택셜 성장할 수 있다. 또 다른 실시예에서, 유전체 층이 기판(50)의 상부면 상에 형성될 수 있고; 트렌치가 유전체 층을 통해 에칭될 수 있으며; 헤테로에피택셜 구조체가 기판(50)과 상이한 일종 이상의 재료를 사용하여 트렌치에서 에피택셜 성장할 수 있으며; 헤테로에피택셜 구조체가 유전체 층으로부터 돌출하여 핀(56)을 형성하도록 유전체 층이 리세스될 수 있다.
호모에피택셜 또는 헤테로에피택셜 구조체가 에피택셜 성장하는 일부 실시예에서, 성장한 재료는 성장 중에 인시추(in situ) 도핑될 수 있다. 다른 실시예에서, 호모에피택셜 또는 헤테로에피택셜 구조체는 호모에피택셜 또는 헤테로에피택셜 구조체가 에피택셜 성장힌 후에 예컨대, 이온 주입을 사용하여 도핑될 수 있다. 다양한 실시예에서, 핀(56)은 실리콘 게르마늄(SixGe1 -x, 여기서 x는 약 0~1), 실리콘 탄화물, 순수 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 사용 가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AIP, GaP 등을 포함하지만, 이것에 한정되지 않는다.
도 6a 및 도 6b를 참조하면, 유전체 층(58)이 핀(56)의 측벽 및 상부면 상에 형성된다. 일부 실시예에서, 유전체 층(58)은 격리 영역(54) 위에도 형성될 수 있다. 다른 실시예에서, 격리 영역(54)의 상부면은 유전체 층(58)이 없다. 유전체 층(58)은 실리콘 산화물 등과 같은 산화물을 포함할 수 있고, 허용 가능한 기술을 이용하여 퇴적(예, ALD, CVD, PVD, 이들의 조합 등) 또는 열 성장(예, 열 산화 등)될 수 있다. 일부 실시예에서, 유전체 층(58)은 허용 가능한 항복 전압 및 누설 성능을 갖는 유전체 재료를 포함할 수 있다. 게이트 전극층(60)이 유전체 층(58) 위에 형성되고, 마스크(62)가 게이트 전극층(60) 위에 형성된다. 일부 실시예에서, 게이트 전극층(60)은 유전체 층(58) 위에 퇴적된 후에, 예를 들어 CMP 공정을 이용하여 평탄화될 수 있다. 마스크(62)는 게이트 전극층(60) 위에 퇴적될 수 있다. 게이트 전극층(60)은 예를 들어 폴리실리콘으로 이루어질 수 있지만, 격리 영역(54)의 재료에 대해 높은 에칭 선택비를 갖는 다른 재료도 사용될 수 있다. 마스크(62)는 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 이들의 조합 등의 하나 이상의 층을 포함할 수 있으며, 열 산화, 열 질화, ALD, PVD, CVD, 이들의 조합 등과 같은 임의의 적절한 공정을 이용하여 형성될 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 패턴화된 마스크(72)를 형성하도록 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 마스크(62)(도 6a 및 도 6b 참조)가 패턴화될 수 있다. 패턴화된 마스크(72)의 패턴은 허용 가능한 에칭 기술에 의해 게이트 전극층(60)에 전사되어 게이트(70)를 형성한다. 게이트(70)의 패턴은 핀(56)의 개별 채널 영역을 커버하는 한편(도 7b 참조), 핀(56)의 소스/드레인 영역을 노출시킨다(도 7c 참조). 게이트(70)는 공정 변화(도 7a 참조) 내에서 개별 핀(56)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 게이트(70)의 크기 및 게이트(70) 사이의 피치는 게이트(70)가 형성된 다이의 영역에 의존할 수 있다. 일부 실시예에서, 게이트(70)는 예컨대, 다이의 로직 영역(예, 로직 회로가 배치되는 곳)에 위치하는 경우보다 예컨대, 다이의 입력/출력 영역(예, 입력/출력 회로가 배치되는 곳)에 위치하는 경우에, 더 큰 크기 및 더 큰 피치를 가질 수 있다. 아래에 더 상세히 설명되는 바와 같이, 게이트(70)는 희생 게이트이고, 후속으로 대체 게이트로 대체된다. 따라서, 게이트(70)는 희생 게이트(70)로도 지칭될 수 있다.
도 7a, 도 7b 및 도 7c를 더 참조하면, 저농도 소스/드레인(LDD) 영역(75)이 기판(50)에 형성될 수 있다. 도 2a를 참조하여 전술한 주입 공정과 유사하게, 적절한 불순물이 핀(56)에 주입되어 LDD 영역(75)을 형성한다. 최종적인 FinFET 디바이스가 p-형 디바이스인 일부 실시예에서, p-형 불순물이 핀(56)에 주입되어 p-형 LDD 영역(75)을 형성한다. 최종적인 FinFET 디바이스가 n-형 디바이스인 경우, n-형 불순물이 핀(56)에 주입되어 n-형 LDD 영역(75)을 형성한다. LDD 영역(75)의 주입 중에, 게이트(70) 및 패턴화된 마스크(72)는 도펀트가 핀(56)의 채널 영역 내로 주입되는 것을 방지(또는 적어도 감소)하는 마스크로서 작용할 수 있다. 따라서, LDD 영역(75)은 실질적으로 핀(56)의 소스/드레인 영역 내에 형성될 수 있다. n-형 불순물은 전술한 n-형 불순물 중 임의의 것일 수 있고, p-형 불순물은 전술한 p-형 불순물 중 임의의 것일 수 있다. LDD 영역(75)은 약 1015cm-3 내지 약 1022cm-3의 불순물 농도를 가질 수 있다. 주입 공정 후에, 주입된 불순물을 활성화시키도록 어닐링 공정이 수행될 수 있다.
도 8a~도 8c 및 도 9a~도 9c는 일부 실시예에 따라 게이트(70)의 측벽 및 핀(56)의 측벽에 스페이서(82)를 형성하는 것을 예시한다. 먼저 도 8a, 도 8b 및 도 8c를 참조하면, 유전체 층(80)이 게이트(70), 패턴화된 마스크(72) 및 유전체 층(58)의 노출된 표면 상에 피복 형성된다. 일부 실시예에서, 유전체 층(80)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 탄산질화물(SiOCN), 이들의 조합 등을 포함할 수 있으며, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다.
다음에 도 9a, 도 9b 및 도 9c를 참조하면, 유전체 층(80)의 수평 부분이 제거되되, 유전체 층(80)의 나머지 수직 부분이 게이트(70)의 측벽 및 핀(56)의 측벽에 스페이서(82)를 형성하도록, 제거된다. 일부 실시예에서, 유전체 층(80)의 수평 부분은 이방성 건식 에칭 공정과 같은 적절한 에칭 공정을 사용하여 제거될 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 스페이서(82)를 형성한 후에, 핀(56)의 소스/드레인 영역에 리세스(76)를 형성하도록 핀(56)에 대해 패턴화 공정이 수행된다. 일부 실시예에서, 패턴화 공정은 패턴화된 마스크(72), 게이트(70), 스페이서(82) 및/또는 격리 영역(54)을 조합된 마스크로서 사용하면서, 적절한 이방성 건식 에칭 공정을 포함할 수 있다. 적절한 이방성 건식 에칭 공정은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 유전체 층(58)의 일부는 패턴화 공정 중에 격리 영역(54) 위에서 제거될 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 에피택셜 소스/드레인 영역(84)이 리세스(76)(도 10a, 도 10b 및 도 10c 참조)에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(84)은 유기 금속 CVD(MOCVD), 분자 빔 에피택시(MBE), 액체상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG), 이들의 조합 등을 이용하여 리세스(76)에 에피택셜 성장한다. 일부 실시예에서, 에피택셜 소스/드레인 영역(84)은 약 2 nm~약 30 nm의 두께를 가질 수 있다.
최종적인 FinFET 디바이스가 n-형 디바이스이고 핀(56)이 실리콘으로 형성되는 일부 실시예에서, 에피택셜 소스/드레인 영역(84)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 최종적인 FinFET 디바이스가 n-형 디바이스이고 핀(56)이 III-V족 반도체 재료로 형성되는 일부 실시예에서, 에피택셜 소스/드레인 영역(84)은 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등을 포함할 수 있다. 최종적인 FinFET 디바이스가 p-형 디바이스이고 핀(56)이 실리콘으로 형성된 일부 실시예에서, 에피택셜 소스/드레인 영역(84)은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 최종적 FinFET 디바이스가 p-형 디바이스이고 핀(56)이 III-V족 반도체 재료로 형성되는 일부 실시예에서, 에피택셜 소스/드레인 영역(84)은 InSb, GaSb, InGaSb 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(84)은 핀(56)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 면취부(facet)를 가질 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(84)은 핀(56)을 지나서 반도체 스트립(52)으로 연장될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(84)의 재료는 적절한 도펀트로 주입될 수 있다. 일부 실시예에서, 주입 공정은 도 7a, 도 7b 및 도 7c를 참조하여 전술한 바와 같이 LLD 영역(75)을 형성하는 데 사용되는 공정과 유사하므로, 그 설명은 간결성을 위해 반복하지 않는다. 다른 실시예에서, 에피택셜 소스/드레인 영역(84)의 재료는 성장 중에 현장 도핑될 수 있다.
도 11a, 도 11b 및 도 11c를 더 참조하면, 예시된 실시예에서, 에피택셜 소스/드레인 영역(84) 각각은 다른 에피택셜 소스/드레인 영역(84)으로부터 물리적으로 분리된다. 다른 실시예들에서, 인접한 에피택셜 소스/드레인 영역(84)은 병합될 수도 있다. 이러한 실시예가 도 12c에 예시되어 있으며, 인접한 에피택셜 소스/드레인 영역(84)은 병합되어 공통의 에피택셜 소스/드레인 영역(84)을 형성한다.
도 13a 및 13b를 참조하면, 에칭 정지층(ESL)(87) 및 층간 유전체(ILD)(88)가 게이트(70) 위에 그리고 에피택셜 소스/드레인 영역(84) 위에 퇴적된다. 일부 실시예에서, ILD(88)는 유동성 CVD에 의해 형성된 유동성 필름이다. 일부 실시예에서, ILD(88)는 실리콘 산화물, SiOC, ZrO2, HfO2, 포스포 실리케이트 유리(PSG), 보로 실리케이트 유리(BSG), 붕소-도핑된 포스포 실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG), 로우-k 유전체 재료, 극저-k 유전체 재료, 하이-k 유전체 재료, 이들의 조합 등과 같은 유전체 재료로 형성되며, CVD, PECVD, 스핀-온-유리 공정, 이들의 조합 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, ESL(87)은 후속으로 형성되는 접촉 플러그를 위한 개구를 형성하도록 ILD(88)를 패터닝하는 동안 정지층으로서 사용된다. 따라서, ESL(87)의 재료는 ILD(88)의 재료보다 낮은 에칭률을 갖도록 선택될 수 있다. 일부 실시예에서, ESL(87)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 탄산질화물(SiOCN), 이들의 조합 등을 포함할 수 있으며, CVD, ALD 또는 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예에서, CMP 공정과 같은 평탄화 공정이 수행되어 ILD(88)의 상부면을 패턴화된 마스크(72)의 상부면과 같은 높이로 할 수 있다.
도 14a 및 도 14b를 참조하면, 게이트(70)(도 13a 및 도 13b 참조)가 제거되어 리세스(90)를 형성한다. 일부 실시예에서, 게이트(70)는 하나 이상의 적절한 에칭 공정을 사용하여 제거될 수 있다. 각각의 리세스(90)는 각각의 핀(56)의 채널 영역을 노출시킨다. 일부 실시예에서, 유전체 층(58)은 게이트(70)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 일부 실시예에서, 게이트(70)의 게이트 전극층(60)을 제거한 후에, 유전체 층(58)의 노출된 부분도 제거될 수 있다. 일부 실시예에서, 유전체 층(58)의 노출된 부분은 리세스(90) 내에 남겨질 수 있다.
도 15a 및 도 15b를 참조하면, 리세스(90)(도 14a 및 도 14b 참조) 내에 게이트 유전체 층(92) 및 게이트 전극층(94)이 형성된다. 일부 실시예에서, 게이트 유전체 층(92)은 리세스(90) 내에 등각으로 퇴적된다. 일부 실시예에서, 게이트 유전체 층(92)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다층을 포함한다. 다른 실시예에서, 게이트 유전체 층(92)은 하이-k 유전체 재료를 포함하고, 이러한 실시예에서, 게이트 유전체 층(92)은 약 7.0보다 큰 k값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층(92)의 형성 방법은 분자 빔 증착(MBD), ALD, PECVD, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 게이트 유전체 층(92)은 약 0.3 nm~약 5nm의 두께를 가질 수 있다.
도 15a 및 15b를 더 참조하면, 리세스(90)를 형성하는 동안 유전체 층(58)의 일부가 핀(56)의 채널 영역 위에서 제거되지 않는 일부 실시예에서, 핀(56)의 채널 영역 위의 유전체 층(58)의 일부는 게이트 유전체 층(92)과 핀(56)의 채널 영역 사이의 계면층으로서 작용할 수 있다. 리세스(90)를 형성하는 동안 핀(56)의 채널 영역 위에서 유전체 층(58)의 일부가 제거되는 일부 실시예에서, 게이트 유전체 층(92)을 형성하기 전에 핀(56)의 채널 영역 위에 하나 이상의 계면층이 형성될 수 있으며, 하나 이상의 계면층 위에 게이트 유전체 층(92)이 형성된다. 계면층은 후속으로 형성되는 하이-k 유전체 층을 하부의 반도체 재료로부터 완충하는 것을 돕는다. 일부 실시예에서, 계면층은 화학 반응으로 형성될 수 있는 화학적 실리콘 산화물을 포함한다. 예를 들어, 화학적 산화물은 탈이온수 + 오존(O3), NH4OH + H2O2 + H2O(APM) 또는 다른 방법을 사용하여 형성될 수 있다. 다른 실시예는 계면층을 형성하기 위해 상이한 재료 또는 공정(예, 열 산화 또는 퇴적 공정)을 이용할 수 있다.
다음에, 게이트 전극층(94)은 게이트 유전체 층(92) 위에 퇴적되고 리세스(90)(도 14a 및 도 14b 참조)의 나머지 부분을 충전한다. 일부 실시예에서, 게이트 전극층(94)은 적절한 하나 이상의 도전 재료의 층을 포함할 수 있다. 게이트 전극층(94)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, Zr 및 이들의 조합으로 이루어진 그룹에서 선택된 금속을 포함할 수 있다. 일부 실시예에서, 게이트 전극층(94)은 TiN, WN, TaN, Ru 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료를 포함할 수 있다. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni 및 Ni-Ta와 같은 금속 합금 및/또는 WNx, TiNx, MoNx, TaNx, 및 TaSixNy와 같은 금속 질화물이 사용될 수 있다. 게이트 전극층(94)은 ALD, CVD, PVD, 도금, 이들의 조합 등과 같은 적절한 공정을 사용하여 형성될 수 있다. 리세스(90)를 게이트 전극층(94)으로 충전한 후에, CMP 공정과 같은 평탄화 공정이 수행되어, 게이트 유전체 층(92) 및 게이트 전극층(94)의 잉여 부분을 제거할 수 있는데, 여기서 잉여 부분은 ILD(88)의 상부면 위에 존재한다. 게이트 전극층(94) 및 게이트 유전체 층(92)의 재료의 최종적인 나머지 부분은 최종적인 FinFET 디바이스의 대체 게이트(96)를 형성한다. 다른 실시예에서, 게이트(70)는 대체 게이트(96)에 의해 대체되기보다는 잔류할 수 있다. 일부 실시예에서, 평탄화 공정 후에, 게이트 전극층(94)은 약 5 nm~약 50 nm의 두께를 가질 수 있다.
도 16b를 참조하면, ILD(102)가 ILD(88) 상에 퇴적된다. 일부 실시예에서, ILD(102)는 도 15a 및 15b를 참조하여 전술한 ILD(88)와 유사한 재료 및 방법을 사용하여 형성될 수 있으므로 여기에서 그 설명은 반복하지 않는다. 일부 실시예에서, ILD(102) 및 ILD(88)는 동일한 재료로 형성된다. 다른 실시예에서, ILD(102) 및 ILD(88)는 상이한 재료로 형성된다. ESL(87) 및 ILD(88, 102)는 개구(104, 106, 108)를 형성하도록 패턴화된다. 일부 실시예에서, ESL(87) 및 ILD(88, 102)는 이방성 건식 에칭 공정 등과 같은 하나 이상의 적절한 에칭 공정을 이용하여 패턴화될 수 있다. 개구(104, 106)는 각각의 에피택셜 소스/드레인 영역(84)의 일부를 노출시킨다. 개구(108)는 각각의 대체 게이트(96)를 노출시킨다. 아래에 더 상세히 설명되는 바와 같이, 개구는 일종 이상의 도전 재료로 충전되어, 에피택셜 소스/드레인 영역(84) 및 대체 게이트(96)에 대해 전기적 접속을 제공하는 접촉 플러그를 형성한다. 일부 실시예에서, ILD(102)는 약 10 nm~약 100 nm의 두께를 가진다. 일부 실시예에서, 개구(104)는 약 5 nm~약 50 nm의 폭을 가진다. 일부 실시예에서, 개구(106)는 약 5 nm~약 50 nm의 폭을 가진다. 일부 실시예에서, 개구(108)는 약 5 nm~약 50 nm 의 폭을 가진다.
도 16b를 더 참조하면, 자기 정렬 실리사이드(살리사이드) 층(110)이 개구(104, 106)를 통해 형성된다. 일부 실시예에서, 금속 재료가 개구(104, 106)에 퇴적된다. 금속 재료는 Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb, 이들의 조합 등을 포함할 수 있으며, PVD, 스퍼터링 등을 이용하여 형성될 수 있다. 이어서, 살리사이드 층(110)을 형성하도록 어닐링 공정이 수행된다. 에피택셜 소스/드레인 영역(84)이 실리콘을 포함하는 일부 실시예에서, 어닐링 공정은 금속 재료를 실리콘과 반응시켜 금속 재료의 실리사이드를 형성하게 한다. 일부 실시예에서, 살리사이드 층(110)을 형성한 후에, 살리사이드 층(110)의 질소 함량을 변경하기 위해 살리사이드 층(110)에 대해 질화 공정이 수행될 수 있다. 일부 실시예에서, 살리사이드 층(110)은 약 2 nm~약 10 nm의 두께를 가진다.
도 17b를 참조하면, 개구(104, 106, 108)(도 16b 참조)는 도전 재료(112)로 충전되어 개구(104, 106, 108) 각각에 접촉 플러그(114, 116, 118)를 형성한다. 일부 실시예에서, 개구(104, 106, 108)를 도전 재료(112)로 충전하기 전에, 세정 공정이 수행될 수 있다. 일부 실시예에서, 세정 공정은 H2, BC13, NF3, HF, HCl, SiC14, Cl2, SF6, CF4, CHxFy, He, Ar, 이들의 혼합물 등을 포함하는 공정 가스를 사용하는 플라즈마 세정 공정일 수 있다. 일부 실시예에서, 도전 재료(112)는 Ru, Ir, Ni, Os, Rh, Al, Mo, W, Co, 이들의 조합 등을 포함할 수 있고, CVD, PVD, ALD, 전기 화학 도금 공정, 무전해 도금 공정, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예에서, 도전 재료(112)는 낮은 전자 평균 자유 경로를 갖는 금속 재료를 포함할 수 있다. 일부 실시예에서, 금속 재료는 구리(Cu)의 전자 평균 자유 경로보다 작은 전자 평균 자유 경로를 가질 수 있다. 일부 실시예에서, 도전 재료(112)가 비-등각의 상향 방식으로 개구(104, 106, 108)에 퇴적되도록 도전 재료(112)에 대한 퇴적 공정의 파라미터가 조절된다. 일부 실시예에서, ESL(87) 및 ILD(88, 102)의 재료에 대한 도전 재료(112)의 퇴적률이 살리사이드 층(110)의 재료에 대한 도전 재료(112)의 퇴적률에 비해 감소되거나 억제되도록 퇴적 공정의 파라미터가 조정된다. 이러한 방식으로, 도전 재료(112)는 살리사이드 층(110) 상에 선택적으로 형성되고, 개구(104, 106, 108)를 상향식으로 충전하는 데, 이는 도전 재료(112) 내에 보이드의 형성을 감소시키거나 피할 수 있게 한다. 도전 재료(112) 내의 보이드의 형성을 감소시키거나 회피함으로써, 접촉 플러그(114, 116, 118)의 저항이 감소된다. 일부 실시예에서, 상향식 퇴적 공정은 모세관 응축에 의해 강화될 수 있다.
도전 재료(112)가 Ru를 포함하는 일부 실시예에서, 도전 재료(112)는 CVD, PECVD, ALD 등을 사용하여 퇴적될 수 있다. 일부 실시예에서, 퇴적 공정은 Ru(CO)5, Ru3(CO)12, RuC13, Ru(od)3, 비스(시클로펜타디에닐)루테늄(II), Ru(CO)3C6H8, Ru(CO)2(tmhd)2, Ru(EtCp)2, Ru(CO)2(acac)2, Ru(C6H6)(C6H8), Ru(DMBD)(CO)3, 아미다메이트-계(amidamate-based) 또는 헥사디엔-계 Ru 전구체, 이들의 조합 등과 같은 전구체 가스를 이용하여 수행될 수 있다. 일부 실시예에서, 전구체 가스는 약 10 sccm 내지 약 100 sccm의 유량을 가질 수 있다. 일부 실시예에서, 전구체 가스 이외에, 퇴적 중에 캐리어 가스 및 추가적인 공정 가스가 사용될 수 있다. 캐리어 가스는 N2, Ar, CO, O2, 이들의 혼합물 등을 포함할 수 있다. 캐리어 가스는 약 50 sccm 내지 약 500 sccm의 유량을 가질 수 있다. 추가적인 공정 가스는 H2, O2, NH3, 이들의 혼합물 등을 포함할 수 있다. 추가적인 공정 가스는 약 100 sccm 내지 약 1000 sccm의 유량을 가질 수 있다. 일부 실시예에서, 퇴적 공정은 약 75 ℃ 내지 약 300 ℃, 예컨대 약 75 ℃ 내지 약 150 ℃의 온도에서 수행될 수 있다. 일부 실시예에서, 저온 영역(예, 약 75 ℃와 약 150 ℃ 사이)에서 퇴적 공정을 수행함으로써 퇴적 공정의 선택도가 더 향상된다. 일부 실시예에서, 퇴적 공정은 약 0.1 mTorr 내지 약 10 mTorr의 압력에서 수행될 수 있다.
도전 재료(112)가 W를 포함하는 일부 실시예에서, 도전 재료(112)는 W(CO)6, W(F)6 등과 같은 전구체 가스를 사용하여 CVD, PECVD, ALD 등에 의해 퇴적될 수 있다. 도전 재료(112)가 0s을 포함하는 일부 실시예에서, 도전 재료(112)는 Os3(CO)12 등과 같은 전구체 가스를 사용하여 CVD, PECVD, ALD 등에 의해 퇴적될 수 있다. 도전 재료(112)가 Co를 포함하는 일부 실시예에서, 도전 재료(112)는 CO4(CO)12, CO2(CO)8 등과 같은 전구체 가스를 사용하여 CVD, PECVD, ALD 등에 의해 퇴적될 수 있다. 도전 재료(112)가 Rh를 포함하는 일부 실시예에서, 도전 재료(112)는 Rh6(CO)16 등과 같은 전구체 가스를 사용하여 CVD, PECVD, ALD 등에 의해 퇴적될 수 있다. 도전 재료(112)가 Mo를 포함하는 일부 실시예에서, 도전 재료(112)는 MoF6, Mo(CO)6, MoCl5, MoOxCly와 같은 전구체 가스를 사용하여 CVD, PECVD, ALD 등에 의해 퇴적될 수 있다.
도 17b를 더 참조하면, 도전 재료(112)로 개구(104, 106, 108)를 충전한 후에, 도전 재료(112)의 잉여 부분을 제거하기 위해 CMP 공정과 같은 연마 공정이 수행될 수 있다. 연마 공정을 완료한 후에, 접촉 플러그(114, 116, 118)의 상부면은 ILD(102)의 상부면과 동일 평면 또는 동일 높이이다. 도 17b에 예시된 실시예에서, 접촉 플러그(114, 116, 118)는 개구(104, 106, 108)를 도전 재료(112)로 충전하기 전에 개구(104, 106, 108)(도 16b 참조)에 장벽층을 형성하지 않고 형성된다. 장벽층을 생략함으로써, 개구(104, 106, 108)에 대한 갭 충전 능력이 향상되고, 도전 재료(112) 내에 보이드의 형성이 감소되거나 회피되며, 접촉 플러그(114, 116, 118)의 저항이 감소된다.
도 18b는 도 17b에 예시된 구조의 일부(120, 122)의 확대도를 나타낸다. 일부 실시예에서, 접촉 플러그(114, 116)의 도전 재료(112)는 평탄한 바닥면(112b)을 가진다. 다른 실시예에서, 접촉 플러그(114, 116)의 도전 재료(112)는 볼록면과 같은 평탄하지 않은 바닥면(112b')을 가진다. 이러한 실시예에서, 접촉 플러그(114, 116)는 각각의 살리사이드 층(110) 및 각각의 에피택셜 소스/드레인 영역(84)(도 17b 참조)의 상부면 아래로 거리(D1)를 두고 각각의 살리사이드 층(110) 및 각각의 에피택셜 소스/드레인 영역(84) 내로 연장된다. 일부 실시예에서, 거리(D1)는 약 0.5 nm와 약 7 nm 사이일 수 있다.
도 19b는 도 17b에 도시된 구조와 유사한 구조를 예시하며, 동일한 요소는 동일한 참조 번호로 표시되어 있다. 예시된 실시예에서, 개구(104, 106, 108)(도 16b 참조)를 형성한 후에 개구(104, 106, 108)를 도전 재료(112)로 충전하기 전에, 개구(104, 106, 108)에 노출된 ESL(87), ILD(88) 및 ILD(102)의 표면 및 ILD(102)의 상부면과 같은 ESL(87) 및 ILD(88, 102)의 노출된 표면에 대해 표면 처리가 수행된다. 일부 실시예에서, 표면 처리는 ESL(87), ILD(88) 및 ILD(102)의 노출된 표면 상에 자기 조립 단일층(SAM)(129)을 형성하고, ESL(87), ILD(88) 및 ILD(102)의 최종적인 노출면의 성질을 변경시킨다. 일부 실시예에서, 표면 처리는 ESL(87) 및 ILD(88, 102)의 노출된 표면을 친수성으로부터 소수성으로 또는 그 반대로 변경시킨다. ESL(87), ILD(88) 및 ILD(102)의 노출된 표면의 특성을 친수성에서 소수성으로 변경함으로써, ESL(87), ILD(88) 및 ILD(102)의 노출된 표면 상에서의 도전 재료의 퇴적률이 더욱 감소되거나 억제될 수 있다. 따라서, 개구(104, 106, 108)(도 16b 참조) 내에 도전 재료(112)의 비-등각의 상향식 퇴적이 더욱 향상될 수 있다.
도 19b를 더 참조하면, 일부 실시예에서, SAM(129)은 ESL(87), ILD(88) 및 ILD(102)의 노출된 표면의 거칠기 또는 요철을 밀봉할 수 있다. 일부 실시예에서, SAM(129)은 도전 재료(112)와 ESL(87) 사이와 도전 재료(112)와 ILD(88, 102) 사이의 접착(adhesion)을 향상시킬 수 있다. 일부 실시예에서, SAM(129)은 도전 재료(112)와 ESL(87) 사이와 도전 재료(112)와 ILD(88, 102) 사이의 확산 장벽층으로서 작용할 수 있다. SAM(129)은 장벽층(129)으로도 지칭될 수 있다. 일부 실시예에서, 표면 특성을 변경시키고 ILD(102) 내의 보이드 또는 슬러리 관통 경로를 밀봉함으로써, SAM(129)은 도전 재료(112)와 ILD(102) 사이의 계면에서의 CMP 슬러리 또는 습식 에칭제 침투를 감소시킨다. 일부 실시예에서, SAM(129)은 약 0.5 nm와 약 2 nm 사이의 두께를 가진다.
일부 실시예에서, 표면 처리는 디메틸실란(DMS), 트리메틸실란(TMS), 디메틸아미노트리메틸실란(DMA-TMS), 옥타데실트리클로로실란(OTS), 플로로옥틸트리클로로실란(FOTS), 디클로로디메틸실란(DMDCS), 트리메틸실리디에틸아민(TMSDEA), 트리메틸실릴아세틸렌(TMSA), (클로로메틸)디메틸클로로실란(CMDMCS), (클로로메틸)디메틸실란(CMDMS), 헥사메틸디실라잔(HMDS), 테르트-부틸디메틸실란(TBDMS), 옥타메틸시클로테트라실록산(OMCTS), 비스(디메틸아미노)디메틸실란(DMADMS), 트리메틸클로로실란(TMCS)와 같은 화학 물질, 트리이소프로필실란티올, 실릴에탄-티올, SOCl2, 이들의 조합과 같은 티올 및 티올레이트 말단 분자를 갖는 화학 물질 등을 사용하여 수행되는 실릴화(silylation) 공정을 포함할 수 있다. 일부 실시예에서, 표면 처리는 표면 처리 중에 공정 화학 물질이 액상으로 존재하는 액상 처리이다. 일부 실시예에서, 표면 처리는 기상 처리로서, 표면 처리 중에 공정 화학 물질이 기상으로 존재한다. 표면 처리가 액상 처리인 일부 실시예에서, 표면 처리는 약 20 ℃ 내지 약 30 ℃의 온도에서 수행된다. 일부 실시예에서, 표면 처리가 기상 처리인 일부 실시예에서, 표면 처리는 약 50 ℃ 내지 약 200 ℃의 온도에서 수행된다. 표면 처리가 기상 처리인 일부 실시예에서, 표면 처리는 약 10 mTorr 내지 약 1 Torr의 압력에서 수행된다. 표면 처리가 기상 처리인 일부 실시예에서, 공정 화학 물질의 유량은 약 10 sccm 내지 약 100 sccm이다.
도 20은 일부 실시예에 따라 유전체 층(200)에 대해 수행되는 표면 처리 공정 중에 생기는 화학 반응을 예시한다. 일부 실시예에서, 유전체 층(200)은 ESL(87), ILD(88) 또는 ILD(102)일 수 있다(도 19b 참조). 일부 실시예에서, 표면 처리 공정은 화학 물질(202)로 수행된다. 예시된 실시예에서, 화학 물질(202)은 디클로로디메틸실란(DMDCS)이다. 일부 실시예에서, 유전체 층(200)의 노출된 표면은 히드록실(OH) 종결된 표면을 포함할 수 있다. 일부 실시예에서, 히드록실화(hydroxylation) 공정이 유전체 층(200)에 대해 수행되어 히드록실(OH) 종결된 표면을 형성한다. 일부 실시예에서, 화학 물질(202)은 히드록실(OH) 그룹과 반응하여 유전체 층(200)의 노출된 표면 상에 SAM(129)을 형성한다. 예시된 실시예에서, 화학 반응은 부산물로서 HCl을 추가로 생성한다. 화학 물질(202)에서 Cl이 I로 치환되는 일부 실시예에서, 화학 반응은 부산물로서 HI를 생성한다. 화학 물질(202)에서 Cl이 Br로 치환되는 일부 실시예에서, 화학 반응은 부산물로서 HBr을 생성한다.
도 21은 일부 실시예에 따라 유전체 층(200)에 대해 수행되는 표면 처리 공정 중에 생기는 화학 반응을 예시한다. 일부 실시예에서, 유전체 층(200)은 ESL(87), ILD(88) 또는 ILD(102)일 수 있다(도 19b 참조). 일부 실시예에서, 표면 처리 공정은 화학 물질(204)로 수행된다. 예시된 실시예에서, 화학 물질(204)은 실란올(204)이며, 여기서 -R1은 -CH3, -H, -CH3(CH2)n, -CF3(CF2)7(CH2)2, (CH3)2N-, -(OCH,CH2), 메톡시, 아미노프로필, 트리플루어로메틸(-CH3), 메틸, -CH3Cl2, 트리에톡실란(-Si(OC2H5)3), 디메틸클로로실란(-Si(CH3)2Cl), 메틸디클로로실란(-Si(CH3)Cl2), 이들의 유도체 등을 포함한다. 일부 실시예에서, 유전체 층(200)의 노출된 표면은 히드록실(OH) 종결된 표면을 포함할 수 있다. 일부 실시예에서, 유전체 층(200)에 대해 히드록실화 공정이 수행되어 히드록실(OH) 종결된 표면을 형성한다. 일부 실시예에서, 화학 물질(204)은 히드록실(OH) 그룹과 반응하여 유전체 층(200)의 노출된 표면 상에 SAM(129)을 형성한다. 화학 반응은 부산물로서 H2O를 추가로 생성한다.
도 22는 일부 실시예에 따라 유전체 층(200)에 대해 수행되는 표면 처리 공정 중에 생기는 화학 반응을 예시한다. 일부 실시예에서, 유전체 층(200)은ESL(87), ILD(88) 또는 ILD(102)일 수 있다(도 19b 참조). 일부 실시예에서, 표면 처리 공정은 화학 물질(206)로 수행된다. 예시된 실시예에서, 화학 물질(206)은 티올(SH) 종결된 분자를 포함하며, 여기서 -R2는 -CH3, -CH3(CH2)n, (CH3)2N-, -(CH2)nCOOH, -CF3(CF2)2CF2, -C12H25, -CN, -(CH2)nPO3H2, -NH2, 페닐, 벤질, 피리딜, 이들의 유도체, 등을 포함한다. 일부 실시예에서, 유전체 층(200)의 노출된 표면은 히드록실(OH) 종결된 표면을 포함할 수 있다. 일부 실시예에서, 유전체 층(200)에 대해 히드록실화 공정이 수행되어 히드록실(OH) 종결된 표면을 형성할 수 있다. 일부 실시예에서, 화학 물질(206)은 하드록실(OH) 그룹과 반응하여 유전체 층(200)의 노출된 표면 상에 SAM(129)을 형성한다. 화학 반응은 부산물로서 HCl을 추가로 생성한다. 일부 실시예에서, SAM(129)의 노출된 표면은 티올(SH) 종결된 표면이다.
도 23b는 도 19b에 예시된 구조의 일부(123, 125, 127)의 확대도를 예시한다. 표면 처리가 티올 및 티올레이트 종결된 분자를 갖는 화학 물질을 사용하여 수행되는 일부 실시예에서, SAM(129)은 티올 및/또는 티올레이트 종결된 분자의 자기 조립 단일층을 포함할 수 있다. 일부 실시예에서, SAM(129)의 헤드 그룹(210)은 화학 결합 또는 이온 결합에 의해 ESL(87), ILD(88) 및 ILD(102)의 재료와 결합하고, SAM(129)의 테일 그룹(208)은 화학 결합 또는 이온 결합에 의해 도전 재료(112)와 결합한다. 일부 실시예에서, SAM(129)의 테일 그룹(208)은 티올 또는 티올레이트 그룹을 포함한다. 일부 실시예에서, SAM(129)의 티올 또는 티올레이트 그룹은 도전 재료(112)과 ESL(87) 사이와 도전 재료(112)과 ILD(88, 102) 사이의 접착을 향상시킬 수 있다.
도 24b를 참조하면, 도 17b를 참조하여 전술한 공정 단계를 수행한 후에, ESL(124)이 ILD(102) 및 접촉 플러그(114, 116, 118) 위에 형성되고, ILD(126)가 ESL(124) 위에 형성된다. 일부 실시예에서, ESL(124)은 도 13a 및 도 13b를 참조하여 전술한 ESL(87)과 유사한 재료 및 방법을 사용하여 형성될 수 있으므로, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, ESL(124) 및 ESL(87)은 동일한 재료를 포함할 수 있다. 다른 실시예에서, ESL(124) 및 ESL(87)은 상이한 재료를 포함할 수 있다. 일부 실시예에서, ILD(126)는 도 13a 및 도 13b를 참조하여 전술한 ILD(88)와 유사한 재료 및 방법을 이용하여 형성될 수 있으므로, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, ILD(88, 102, 126)는 동일한 재료를 포함할 수 있다. 다른 실시예에서, ILD(88, 102, 126)는 상이한 재료를 포함할 수 있다. 일부 실시예에서, ESL(124)은 약 1 nm 및 약 10 nm의 두께를 가진다. 일부 실시예에서, ILD(126)는 약 50 nm와 약 200 nm 사이의 두께를 가진다.
도 24b를 참조하면, ESL(124) 및 ILD(126)는 개구(128, 130)를 형성하도록 패턴화된다. 일부 실시예에서, ESL(124) 및 ILD(126)는 이방성 건식 에칭 공정 등과 같은 하나 이상의 적절한 에칭 공정을 이용하여 패턴화될 수 있다. 개구(128)는 접촉 플러그(114)를 노출시킨다. 개구(130)는 접촉 플러그(116, 118)를 노출시킨다. 아래에 더 상세히 설명되는 바와 같이, 개구(128, 130)는 일종 이상의 도전 재료로 충전되어, 접촉 플러그(114, 116, 118)에 대해 전기적 접속을 제공하는 도전 비아를 형성한다. 일부 실시예에서, 개구(128)는 약 10 nm와 약 50 nm 사이의 폭을 가진다. 일부 실시예에서, 개구(130)는 약 30 nm와 약 300 nm 사이의 폭을 가진다.
도 25b를 참조하면, 개구(128, 130)(도 24b 참조)는 도전 재료(132)로 충전되어 개구(128, 130) 내에 도전 비아(134, 136)를 각각 형성한다. 일부 실시예에서, 도전 재료(132)로 개구(128, 130)를 충전하기 전에, 접촉 플러그(114, 116, 118)의 상부면으로부터 자연 산화물을 제거하기 위해 세정 공정이 수행될 수 있다. 일부 실시예에서, 세정 공정은 H2, BC13, NF3, HF, HCl, SiC14, Cl2, SF6, CF4, CHxFy, He, Ar, 이들의 혼합물 등을 포함하는 공정 가스를 사용하는 플라즈마 세정 공정일 수 있다. 일부 실시예에서, 도전 재료(132)는 Co, Cu, Ru, Ni, Al, Pt, Mo, W, Al, Ir, Os, 이들의 조합 등을 포함할 수 있고, CVD, PVD, ALD, 전기 화학 도금 공정, 무전해 도금 공정, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예에서, 도전 재료(132)는 낮은 전자 평균 자유 경로를 갖는 금속 재료를 포함할 수 있다. 일부 실시예에서, 금속 재료는 구리(Cu)의 전자 평균 자유 경로보다 작은 전자 평균 자유 경로를 가질 수 있다. 일부 실시예에서, 도전 재료(132) 및 도전 재료(112)는 동일한 재료를 포함할 수 있다. 다른 실시예에서, 도전 재료(132) 및 도전 재료(112)는 상이한 재료를 포함할 수 있다. 일부 실시예에서, 도전 재료(132)가 비-등각의 상향 방식으로 개구(128, 130)에 퇴적되도록 도전 재료(132)에 대한 퇴적 공정의 파라미터가 조절된다. 일부 실시예에서, 도전 재료(132)는 도 17b를 참조하여 전술한 도전 재료(112)와 유사한 방법을 이용하여 퇴적될 수 있으므로, 그 설명은 여기서는 반복하지 않는다. 도전 재료(132)를 비-등각으로 상향식으로 형성함으로써, 도전 재료(132) 내의 보이드의 형성이 감소되거나 회피될 수 있다. 도전 재료(132) 내의 보이드의 형성을 감소시키거나 회피함으로써 도전 비아(134, 136)의 저항이 감소된다.
도 25b를 더 참조하면, 도전 재료(132)로 개구(128, 130)(도 24b 참조)를 충전한 후에, 도전 재료(132)의 잉여 부분을 제거하기 위해 CMP 공정과 같은 연마 공정이 수행될 수 있다. 연마 공정을 완료한 후에, 도전 비아(134, 136)의 상부면은 ILD(126)의 상부면과 동일 평면 또는 동일 높이이다. 도 25b에 예시된 실시예에서, 도전 비아(134, 136)는 개구(128, 130)를 도전 재료(132)로 충전하기 전에 개구(128, 130)에 장벽층을 형성하지 않고 형성된다. 장벽층을 생략함으로써, 개구(128, 130)에 대한 갭 충전 능력이 향상되고, 도전 비아(134, 136)의 저항이 감소된다.
도 26b는 도 25b에 예시된 구조의 일부(138)의 확대도를 나타낸다. 일부 실시예에서, 도전 비아(134)의 도전 재료(132)는 평탄한 바닥면(132b)을 가진다. 다른 실시예에서, 도전 비아(134)의 도전 재료(132)는 볼록면과 같은 평탄하지 않은 바닥면(132b')을 가진다. 이러한 실시예에서, 도전 비아(134)는 ILD(102)의 상부면 아래로 거리(D2)를 두고 접촉 플러그(114) 내로 연장된다. 일부 실시예에서, 거리(D2)는 약 0.5 nm와 약 5 nm 사이일 수 있다. 일부 실시예에서, 도전 재료(132)의 비평탄 바닥면(132b')은 ILD(102) 위에 ESL(124)을 형성하기 전에 ILD(102)의 상부면 아래에 도전 재료(112)를 리세싱함으로써 도전 재료(112)는 도전 재료(112)의 비평탄 상부면 위에 형성된다. 도전 재료(112)는 이방성 건식 에칭 공정과 같은 적절한 에칭 공정을 사용하여 리세스될 수 있다. 다른 실시예에서, 도전 재료(132)의 비평탄 바닥면(132b')은 개구(128)(도 24b 참조)의 형성 중에 ILD(102)의 상부면 아래에 도전 재료(112)를 리세싱하는 것에 의해 형성될 수 있으므로, 도전 재료(132)는 도전 재료(112)의 비평탄 상부면 위에 형성된다.
도 27b는 도 26b에 예시된 구조와 유사한 구조를 예시하며, 동일한 요소는 동일한 참조 번호로 표시되어 있다. 예시된 실시예에서, 개구(128, 130)를 형성한 후에(도 24b 참조), 개구(128, 130)를 도전 재료(132)로 충전하기 전에(도 25b 참조), 개구(128, 130)에 노출된 ESL(124) 및 ILD(126)의 표면 및 ILD(126)의 상부면과 같은 ESL(124) 및 ILD(126)의 노출된 표면에 대해 표면 처리가 수행된다. 일부 실시예에서, ESL(124) 및 ILD(126)의 노출된 표면에 대해 수행된 표면 처리는 도 19b, 도 20~도 22 및 도 23b를 참조하여 전술한 표면 처리와 유사할 수 있으므로, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 표면 처리는 ESL(124) 및 ILD(126)의 노출된 표면 상에 SAM(220)을 형성한다. 일부 실시예에서, SAM(220)은도 19b, 도 20~도 22 및 도 23을 참조로 전술한 SAM과 유사할 수 있으므로, 그 설명은 여기서는 반복하지 않는다.
도 28b는 도 25b에 예시된 구조와 유사한 구조를 예시하며, 유사한 요소는 동일한 참조 번호로 표시되어 있다. 예시된 실시예에서, 도 24b 및 도 25b를 참조하여 전술한 처리 단계는 도 19b에 예시된 구조에 대해 수행된다.
도 29b는 도 28b에 예시된 구조와 유사한 구조를 예시하며, 동일한 요소는 동일한 참조 번호로 표시되어 있다. 예시된 실시예에서, 도 24b 및 도 27b를 참조하여 전술한 처리 단계는 도 19b에 예시된 구조에 대해 수행된다.
도 30b는 도 25b에 예시된 구조와 유사한 구조를 예시하며, 유사한 요소는 동일한 참조 번호로 표시되어 있다. 일부 실시예에서, 도 30b의 구조는 도 25b의 구조와 유사한 재료 및 방법을 사용하여 형성될 수 있으므로 그 설명은 여기에서 반복되지 않는다. 도 30b에 예시된 실시예에서, 접촉 플러그(114, 116, 118)는 접촉 플러그(114,116,118)의 측벽 및 바닥면을 따라 연장되는 장벽층(140)을 더 포함한다. 장벽층(140)은 금속 재료, 금속 합금, 금속 질화물 재료, 이들의 조합 등을 포함할 수 있다. 금속 재료는 W, Mo, Ir, Pt, Os, 이들의 조합 등을 포함할 수 있다. 금속 합금은 RuSi, CoSi, NiSi, RuGeP, 이들의 조합 등을 포함할 수 있다. 금속 질화물 재료는 TiN, TaN, TaMnN, TaAlN, TiAlN, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 장벽층(140)은 개구(104, 106, 108)(도 16b 참조)를 도전 재료(112)로 충전하기 전에 개구(104, 106, 108) 내에 등각으로 형성된다. 일부 실시예에서, 장벽층(140)은 CVD, PECVD, ALD 또는 이들의 조합 등에 의해 형성될 수 있다. 일부 실시예에서, 장벽층(140)은 약 0.5 nm와 약 5 nm 사이의 두께를 가진다.
도 31b는 도 30b에 예시된 구조의 일부(142)의 확대도를 예시한다. 일부 실시예에서, 도전 비아(134)의 도전 재료(132)는 평탄한 바닥면(132b)을 가진다. 다른 실시예에서, 도전 비아(134)의 도전 재료(132)는 볼록면과 같은 비평탄한 바닥면(132b')을 가진다. 이러한 실시예에서, 도전 비아(134)는 ILD(102)의 상부면 아래로 거리(D3)를 두고 접촉 플러그(114) 내로 연장된다. 일부 실시예에서, 거리(D3)는 약 0.5 nm와 약 5 nm 사이일 수 있다. 일부 실시예에서, 도전 재료(132)의 비평탄 바닥면(132b')은 도 26b를 참조하여 전술한 것과 유사한 방법을 사용하여 형성될 수 있으므로 그 설명은 여기서는 반복하지 않는다.
도 32b는 합금층(144)이 접촉 플러그(114, 116, 118)의 도전 재료(112)와 도전 비아(134, 136)의 도전 재료(132) 사이의 계면에 형성된 이후의 도 30b의 구조를 예시한다. 일부 실시예에서, 합금층(114)은 도전 재료(112, 132)의 합금을 포함하며, 도전 재료(112)와 도전 재료(132) 사이의 접착을 제공한다. 다른 실시예에서, 합금층(144)은 도전 재료(112, 132)의 합금과 장벽층(140)의 재료를 포함할 수 있다. 일부 실시예에서, 합금층(144)은 도전 재료(112, 132)에 대한 열 처리를 수행함으로써 형성된다. 일부 실시예에서, 열 처리는 약 200 ℃와 약 500 ℃ 사이의 온도에서 수행될 수 있다. 일부 실시예에서, 열 처리는 N2, He, Ar, H2, 포밍 가스(forming gas)(예, N2 중의 H2의 5 부피%), 이들의 혼합물 등을 포함하는 가스 분위기에서 수행될 수 있다. 열처리 중에 분위기 가스로서 포밍 가스가 사용되는 일부 실시예에서, 포밍 가스는 환원제로서 작용하는 해리된 암모니아 분위기를 형성하며, 이는 도전 재료(112, 132)의 표면 상의 자연 산화물을 감소시키는 것을 도울 수 있고, 도전 재료(112, 132)로부터 탄소 및 산소 불순물을 제거할 수 있다. 일부 실시예에서, 합금층(144)은 약 0.5 nm 내지 약 10 nm의 두께(T1)를 가질 수 있다. 일부 실시예에서, 열 처리의 파라미터는 합금층(144)의 조성 및 두께(T1)를 조정하고 합금층(144)에 대해 원하는 저항 및 접착 특성을 달성하도록 변경될 수 있다. 당업자는 도 25b, 도 27b, 도 28b 및 도 29b의 구조에 대해서도 유사한 합금 공정이 수행될 수 있음을 쉽게 이해할 것이다.
도 33b는 도 30b에 예시된 구조와 유사한 구조를 예시하며, 유사한 요소는 동일한 참조 번호로 표시되어 있다. 일부 실시예에서, 도 33b의 구조는 도 30b의 구조와 유사한 재료 및 방법을 사용하여 형성될 수 있으므로 그 설명은 여기에서 반복되지 않는다. 도 33b에 예시된 실시예에서, 도전 재료(132)로 개구(128, 130)(도 24b 참조)를 충전하기 전에, 장벽층(146)이 접촉 플러그(114, 116, 118) 위에 선택적으로 형성된다. 일부 실시예에서, 장벽층(146)은 도전 재료(112, 132)의 혼합을 방지할 수 있고, 도전 재료(112)와 도전 재료(132) 사이의 계면에서 합금층의 형성을 방지할 수 있다. 도전 재료(112, 132)의 합금이 도전 재료(112, 132)보다 높은 저항성을 가지는 일부 실시예에서, 장벽층(146)의 형성은 도전 재료(112)와 도전 재료(132)의 계면의 저항이 증가하는 것을 방지할 수 있다.
일부 실시예에서, 장벽층(146)은 장벽층(140)과 유사한 재료를 포함할 수 있으므로 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 개구(128, 130)(도 24b 참조)를 형성한 후에, 개구(128, 130)에 노출된 ESL(124) 및ILD(126)의 표면 및 ILD(126)의 상부면과 같은 ESL(124) 및 ILD(126)의 노출된 표면에 대해 표면 처리가 수행된다. 표면 처리는 ESL(124) 및 ILD(126)의 노출된 표면 상에 SAM(230)을 형성하며, ESL(124) 및 ILD(126)의 최종적인 노출된 표면의 특성을 변경시킨다. 일부 실시예에서, 표면 처리는 ESL(124) 및 ILD(126)의 노출된 표면을 친수성으로부터 소수성으로 변화시킨다. 일부 실시예에서, ESL(124) 및 ILD(126)의 노출된 표면에 대해 수행되는 표면 처리는 도 19b, 도 20~도 22 및 도 23b를 참조하여 전술한 표면 처리와 유사할 수 있으므로 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, SAM(230)은 도 19b, 도 20~도 22 및 도 23b를 참조하여 전술한 SAM(129)과 유사할 수 있으므로, 그 설명은 여기에서 반복되지 않는다.
표면 처리를 수행한 후에, ALD, CVD, PECVD 등을 이용하여 개구(128, 130) 내에 장벽층(146)이 형성된다. ESL(124) 및 ILD(126)의 노출된 표면의 특성을 친수성으로부터 소수성으로 변경시킴으로써, ESL(124) 및 ILD(126)의 노출된 표면 상에서의 장벽층(146)의 퇴적률이 감소되거나 억제된다. 따라서, 장벽층(146)은 접촉 플러그(114, 116, 118)의 도전 재료(112) 상에 선택적으로 형성된다. 일부 실시예에서, 장벽층(146)은 약 0.5 nm와 약 5nm 사이의 두께를 가진다. 장벽층(146)을 형성한 후에, 개구(128, 130)는 도전 비아(134, 136)를 형성하도록 도전 재료(132)로 충전된다. 일부 실시예에서, 도전 재료(132)에 대한 퇴적 공정의 파라미터는 도전 재료(132)가 개구(128, 130) 내에 비-등각으로 상향식으로 퇴적되도록 조정된다. 일부 실시예에서, 도전 재료(132)는 도 17b를 참조하여 전술한 도전 재료(112)와 유사한 방법을 사용하여 퇴적될 수 있으므로 그 설명은 여기에서 반복하지 않는다. 일부 실시예에서, ESL(124) 및 ILD(126)의 노출된 표면의 특성을 친수성으로부터 소수성으로 변경함으로써, ESL(124) 및 ILD(126)의 노출된 표면 상에서의 도전 재료(132)의 퇴적률은 더욱 감소되거나 억제된다. 따라서, 도전 재료(132)를 형성하기 위한 퇴적 공정의 비-등각의 상향식 충전 특성이 더욱 향상된다. 일부 실시예에서, 장벽층(146) 및 장벽층(140)은 동일한 재료를 포함할 수 있다. 다른 실시예에서, 장벽층(146) 및 장벽층(140)은 상이한 재료를 포함할 수 있다.
도 34b는 도 33b에 예시된 구조와 유사한 구조를 예시하며, 유사한 요소는 동일한 참조 번호로 표시되어 있다. 일부 실시예에서, 도 34b의 구조는 도 33b의 구조와 유사한 재료 및 방법을 사용하여 형성될 수 있으므로 그 설명은 여기에서 반복되지 않는다. 도 34b에 예시된 실시예에서, 도 33b를 참조하여 전술한 바와 같이 등각의 장벽층(140)(도 33b 참조)을 형성하는 대신에, 비-등각의 장벽층(148)이 살리사이드 층(110) 및 대체 게이트(96) 상에 선택적으로 형성된다. 일부 실시예에서, SAM(240) 및 장벽층(148)은 도 33b를 참조하여 전술한 SAM(230) 및 장벽층(146)과 유사한 재료 및 방법을 사용하여 형성될 수 있으므로, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 장벽층(148)은 약 0.5 nm와 약 5 nm 사이의 두께를 가진다. 일부 실시예에서, 장벽층(146) 및 장벽층(148)은 동일한 재료를 포함할 수 있다. 다른 실시예에서, 장벽층(146) 및 장벽층(148)은 상이한 재료를 포함할 수 있다. 일부 실시예에서, SAM(240)은 도 19b, 도 20~도 22 및 도 23b를 참조하여 전술한 SAM(129)과 유사할 수 있으므로, 그 설명은 여기에서 반복되지 않는다.
도 35b는 도 25b에 예시된 구조와 유사한 구조를 예시하며, 동일한 요소는 동일한 참조 번호로 표시되어 있다. 일부 실시예에서, 도 35b의 구조는 도 25b의 구조와 유사한 재료 및 방법을 사용하여 형성될 수 있으므로, 그 설명은 여기에서 반복되지 않는다. 도 35b에 예시된 실시예에서, 도전 재료(112)는 개구(104, 106, 108)를 부분적으로 충전한다(도 16b 참조). 일부 실시예에서, 개구(104, 106, 108)의 채워지지 않은 부분의 높이는 개구(104, 106, 108) 내의 도전 재료(112)의 높이를 변경함으로써 변경될 수 있다. 일부 실시예에서, 퇴적 공정은 도전 재료(112)가 개구(104, 106, 108) 내에서 소망하는 높이에 도달시 정지될 수 있다. 다른 실시예에서, 도전 재료(112)는 개구(104, 106, 108)를 완전히 충전하고, 도전 재료(112)는 ILD(102)의 상부면 아래에 리세스되어 개구(104, 106, 108)의 미-충전부를 형성한다. 일부 실시예에서, 도전 재료(112)는 적절한 에칭 공정을 사용하여 리세스될 수 있다. 이어서, 등각의 장벽층(150)이 개구(104, 106, 108)의 미-충전부 내에 형성된다. 일부 실시예에서, 장벽층(150)은 도 30b를 참조하여 전술한 장벽층(140)과 유사한 재료 및 방법을 이용하여 형성될 수 있으므로, 그 설명은 여기서 반복하지 않는다. 일부 실시예에서, 장벽층(150)은 약 0.5 nm와 약 5 nm 사이의 두께를 가진다. 장벽층(150)을 형성한 후에, 개구(104, 106, 108)의 미-충전부를 완전히 채우도록 도전 재료(152)가 퇴적된다. 일부 실시예에서, 도전 재료(152)는 도 17b를 참조하여 전술한 도전 재료(112)와 유사한 재료 및 방법을 사용하여 형성될 수 있으므로, 그 설명은 여기서 반복되지 않는다. 일부 실시예에서, 도전 재료(152) 및 도전 재료(112)는 동일한 재료를 포함할 수 있다. 다른 실시예에서, 도전 재료(152) 및 도전 재료(112)는 상이한 재료를 포함할 수 있다. 개구(104, 106, 108)를 도전 재료(152)로 충전한 후에, 도전 재료(152) 및 장벽층(150)의 여분의 부분을 제거하기 위해 CMP 공정과 같은 연마 공정이 수행될 수 있다. 일부 실시예에서, 장벽층(150)은 CMP 에칭 정지층으로서 작용할 수 있다. 일부 실시예에서, 장벽층(150)은 연마 공정 중에 접촉 플러그(114, 116, 118)가 박리되고 부식되는 것을 방지할 수 있다. 연마 공정을 완료한 후에, 접촉 플러그(114, 116, 118)의 상부면은 ILD(102)의 상부면과 동일 평면 또는 동일 높이에 있다.
도 35b를 더 참조하면, 도전 재료(132)는 개구(128, 130)를 부분적으로 충전한다(도 24b 참조). 일부 실시예에서, 개구(128, 130)의 채워지지 않은 부분의 높이는 개구(128, 130) 내의 도전 재료(132)의 높이를 변경함으로써 변경될 수 있다. 일부 실시예에서, 퇴적 공정은 도전 재료(132)가 개구(128, 130) 내에서 소망하는 높이에 도달시 정지될 수 있다. 다른 실시예에서, 도전 재료(132)는 개구(128, 130)를 완전히 충전하고, 도전 재료(132)는 ILD(126)의 상부면 아래에 리세스되어 개구(128, 130)의 미-충전부를 형성한다. 일부 실시예에서, 도전 재료(132)는 적절한 에칭 공정을 사용하여 리세스될 수 있다. 이어서, 등각의 장벽층(154)이 개구(128, 130)의 미-충전부 내에 형성된다. 일부 실시예에서, 장벽층(154)은 도 30b를 참조하여 전술한 장벽층(140)과 유사한 재료 및 방법을 이용하여 형성될 수 있으므로, 그 설명은 여기서 반복하지 않는다. 일부 실시예에서, 장벽층(154)은 약 0.5 nm와 약 5 nm 사이의 두께를 가진다. 일부 실시예에서, 장벽층(154) 및 장벽층(150)은 동일한 재료를 포함할 수 있다. 다른 실시예에서, 장벽층(142) 및 장벽층(150)은 상이한 재료를 포함할 수 있다. 장벽층(154)을 형성한 후에, 도전 재료(156)가 퇴적되어 개구(128, 130)의 미-충전부를 완전히 채운다. 일부 실시예에서, 도전 재료(156)는 도 25b를 참조하여 전술한 도전 재료(132)와 유사한 재료 및 방법을 사용하여 형성될 수 있으므로, 그 설명은 여기서는 반복하지 않는다. 일부 실시예에서, 도전 재료(156) 및 도전 재료(132)는 동일한 재료를 포함할 수 있다. 다른 실시예에서, 도전 재료(156) 및 도전 재료(132)는 상이한 재료를 포함할 수 있다. 개구(128, 130)를 도전 재료(156)로 충전한 후에, 도전 재료(156) 및 장벽층(154)의 여분의 부분을 제거하기 위해 CMP 공정과 같은 연마 공정이 수행될 수 있다. 일부 실시예에서, 장벽층(154)은 CMP 에칭 정지층으로서 작용할 수 있다. 일부 실시예에서, 장벽층(154)은 연마 공정 중에 도전 비아(134, 136)가 박리되고 부식되는 것을 방지할 수 있다. 연마 공정을 완료한 후에, 도전 비아(134, 136)의 상부면은 ILD(126)의 상부면과 동일 평면 또는 동일 높이에 있다.
도 36b, 도 37b 및 도 38b는 일부 실시예에 따른 도 35b에 예시된 구조의 일부(158, 160)의 확대도를 예시한다. 도 36b를 참조하면, 일부 실시예에서, 도전 재료(112, 132)는 평탄한 상부면을 가지며, 도전 재료(152, 156)는 평탄한 바닥면을 가진다. 도 37b를 참조하면, 일부 실시예에서, 도전 재료(112, 132)는 비평탄 상부면(예, 오목면)을 가지며, 도전 재료(152, 156)는 비평탄 하부면(예, 볼록면)을 가진다. 도 38b를 참조하면, 일부 실시예에서, 도전 재료(112, 132)는 비평탄 상부면(예, 볼록면)을 가지며, 도전 재료(152, 156)는 비평탄 하부면(예, 오목면)을 가진다.
도 39b는 도 35b에 예시된 구조와 유사한 구조를 예시하며, 유사한 요소는 동일한 참조 번호로 표시되어 있다. 일부 실시예에서, 도 39b의 구조는 도 35b의 구조와 유사한 재료 및 방법을 사용하여 형성될 수 있으므로 그 설명은 여기에서 반복되지 않는다. 도 39b에 예시된 실시예에서, 등각의 장벽층(150)(도 35b 참조)을 형성하는 대신에, 비-등각의 장벽층(162)이 도전 재료(112, 152) 사이에 선택적으로 형성된다. 일부 실시예에서, 장벽층(162)은 도 33b를 참조하여 전술한 장벽층(146)과 유사한 재료 및 방법을 사용하여 형성될 수 있으므로, 그 설명은 여기에서 반복되지 않는다. 또한, 등각의 장벽층(154)(도 35b 참조)을 형성하는 대신에, 비-등각의 장벽층(164)이 도전 재료(132, 156) 사이에 선택적으로 형성된다. 일부 실시예에서, 장벽층(164)은 도 33b를 참조하여 전술한 장벽층(146)과 유사한 재료 및 방법을 사용하여 형성될 수 있으므로, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 장벽층(162) 및 장벽층(164)은 동일한 재료를 포함할 수 있다. 다른 실시예에서, 장벽층(162) 및 장벽층(164)은 상이한 재료를 포함할 수 있다. 일부 실시예에서, 장벽층(162)은 약 0.5 nm와 약 5 nm 사이의 두께를 가진다.
도 40b, 도 41b 및 도 42b는 도 39b에 예시된 구조의 일부(166, 168)의 확대도를 예시한다. 도 40b를 참조하면, 도전 재료(112, 132)는 평탄한 상부면을 가지며, 도전 재료(152, 156)는 평탄한 바닥면을 가진다. 도 41b를 참조하면, 도전 재료(112, 132)는 비평탄 상부면(예, 오목면)을 가지며, 도전 재료(152, 156)는 비평탄 하부면(예, 볼록면)을 가진다. 도 42b를 참조하면, 도전 재료(112, 132)는 비평탄 상부면(예, 볼록면)을 가지며, 도전 재료(152, 156)는 비평탄 하부면(예, 오목면)을 가진다.
도 43은 일부 실시예에 따라 접촉 플러그를 형성하는 방법(360)을 나타내는 흐름도이다. 방법(360)은 도 8a, 도 8b 및 도 8c를 참조하여 전술한 바와 같이 반도체 구조체(예, 도 8a, 도 8b 및 도 8c에 예시된 핀(56)) 위에 게이트(예, 도 8a 및 도 8b에 예시된 게이트(70))가 형성되는 단계(361)에서 시작한다. 단계(362)에서, 에피택셜 소스/드레인 영역(예, 도 11b 및 도 11c에 예시된 에피택셜 소스/드레인 영역(84))이 도 11a, 도 11b 및 도 11c를 참조하여 전술한 바와 같이 게이트에 인접하게 형성된다. 단계(363)에서, 유전체 층(예, 도 16b에 예시된 ILD(102))이 도 16b를 참조하여 전술한 바와 같은 에피택셜 소스/드레인 영역 위에 형성된다. 단계(364)에서, 개구(예, 도 16b에 예시된 개구(104))가 도 16b를 참조하여 전술한 바와 같이 유전체 층을 통해 연장되어 에피택셜 소스/드레인 영역을 노출시키도록 형성된다. 단계(365)에서, 도 19b, 도 20~도 22 및 도 23b를 참조하여 전술한 바와 같이 개구의 측벽에 대해 표면 처리가 수행된다. 단계(366)에서, 장벽층(예, 도 34b에 예시된 장벽층(148))이 도 27b를 참조하여 전술한 바와 같이 개구 내의 에피택셜 소스/드레인 영역 상에 선택적으로 형성된다. 단계(367)에서, 도전 재료(예, 도 34b에 예시된 도전 재료(112))가 도 34b를 참조하여 전술한 바와 같이 개구에 비-등각으로 퇴적된다. 일부 실시예에서, 단계(365, 366)는 단계(364)가 수행된 후 단계(367)가 수행되도록 생략된다. 일부 실시예에서, 단계(366)는 단계(367)가 단계(365)의 수행 후에 수행되도록 생략된다.
도 44는 일부 실시예에 따라 접촉 플러그를 형성하는 방법(370)을 나타내는 흐름도이다. 방법(370)은 도 15a 및 도 15b를 참조하여 전술한 바와 같이 반도체 구조체(예, 도 15a 및 도 15b에 예시된 핀(56)) 위에 게이트(예, 도 15a 및 도 15b에 예시된 게이트(96))가 형성되는 단계(371)에서 시작한다. 단계(372)에서, 유전체 층(예, 도 16b에 예시된 ILD(102))이 도 16b를 참조하여 전술한 바와 같은 게이트 위에 형성된다. 단계(373)에서, 개구(예, 도 16b에 예시된 개구(108))가 도 16b를 참조하여 전술한 바와 같이 유전체 층을 통해 연장되어 게이트를 노출시키도록 형성된다. 단계(374)에서, 도 19b, 도 20~도 22 및 도 23b를 참조하여 전술한 바와 같이 개구의 측벽에 대해 표면 처리가 수행된다. 단계(375)에서, 장벽층(예, 도 34b에 예시된 장벽층(148))이 도 34b를 참조하여 전술한 바와 같이 개구 내의 게이트 상에 선택적으로 형성된다. 단계(376)에서, 도전 재료(예, 도 34b에 예시된 도전 재료(112))가 도 34b를 참조하여 전술한 바와 같이 개구에 비-등각으로 퇴적된다. 일부 실시예에서, 단계(374, 375)는 단계(373)가 수행된 후 단계(376)가 수행되도록 생략된다. 일부 실시예에서, 단계(375)는 단계(366)가 단계(364)의 수행 후에 수행되도록 생략된다.
일 실시예에 따른 방법은, 반도체 구조체 위에 게이트를 형성하는 단계; 상기 게이트에 인접하게 에피택셜 소스/드레인 영역을 형성하는 단계; 상기 에피택셜 소스/드레인 영역 위에 유전체 층을 형성하는 단계; 상기 유전체 층을 통해 연장되고 상기 에피택셜 소스/드레인 영역을 노출시키는 개구를 형성하는 단계; 및 상기 개구 내에 도전 재료를 비-등각으로 상향식으로 퇴적하여 충전하는 단계를 포함한다. 일 실시예에서, 방법은 상기 개구 내에 상기 도전 재료를 비-등각으로 퇴적하기 전에, 상기 개구의 측벽 상에서의 상기 도전 재료의 퇴적률을 감소시키도록 상기 개구의 측벽에 대해 표면 처리 공정을 수행하는 단계를 더 포함한다. 일 실시예에서, 방법은 상기 개구의 측벽에 대해 표면 처리 공정을 수행한 후에 그리고 상기 개구 내에 상기 도전 재료를 비-등각으로 퇴적하기 전에, 상기 개구 내의 상기 에피택셜 소스/드레인 영역 상에 장벽층을 선택적으로 퇴적하는 단계를 더 포함한다. 일 실시예에서, 상기 표면 처리 공정은 상기 개구의 측벽 상에서의 상기 장벽층의 퇴적률을 감소시킨다. 일 실시예에서, 상기 표면 처리 공정은 상기 개구에 노출된 상기 유전체 층의 친수성 표면을 소수성 표면으로 변경시킨다. 일 실시예에서, 상기 개구의 측벽에 대해 상기 표면 처리 공정을 수행하는 단계는 상기 개구의 측벽에 대해 실릴화 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 표면 처리 공정은 상기 개구의 측벽 상에 장벽층을 형성한다.
다른 실시예에 따른 방법은, 반도체 구조체 위에 게이트를 형성하는 단계; 상기 게이트 및 상기 반도체 구조체 위에 제1 유전체 층을 형성하는 단계; 상기 제1 유전체 층을 통해 연장되고 상기 게이트를 노출시키는 제1 개구를 형성하는 단계; 상기 제1 개구의 측벽에 대해 제1 표면 처리 공정을 수행하는 단계; 상기 제1 개구의 측벽이 아닌, 상기 제1 개구의 바닥부 상에 제1 장벽층을 선택적으로 형성하는 단계; 및 상기 제1 개구를 제1 도전 재료로 상향식으로 충전하는 단계를 포함한다. 일 실시예에서, 제1 개구의 측벽에 대해 상기 제1 표면 처리 공정을 수행하는 단계는 상기 제1 개구의 측벽에 대해 실릴화 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 제1 표면 처리 공정은 상기 제1 개구의 측벽 상에 제2 장벽층을 형성한다. 일 실시예에서, 상기 제1 표면 처리 공정은 상기 제1 개구의 측벽 상에서의 상기 제1 장벽층의 퇴적률을 감소시킨다.
일 실시예에서, 방법은, 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계; 상기 제2 유전체 층에 상기 제1 도전 재료를 노출시키는 제2 개구를 형성하는 단계; 상기 제2 개구의 측벽에 대해 제2 표면 처리 공정을 수행하는 단계; 상기 제2 개구의 측벽이 아닌, 상기 제2 개구의 바닥부 상에 제2 장벽층을 선택적으로 형성하는 단계; 및 상기 제2 개구를 제2 도전 재료로 상향식으로 충전하는 단계를 더 포함한다. 일 실시예에서, 상기 제1 도전 재료는 상기 제2 도전 재료와 상이하다. 일 실시예에서, 상기 제2 표면 처리 공정은 상기 제2 개구의 측벽 상에서의 상기 제2 장벽층의 퇴적률을 감소시킨다.
또 다른 실시예에 따른 방법은, 반도체 구조체 위에 제1 에피택셜 소스/드레인 영역 및 제2 에피택셜 소스/드레인 영역을 형성하는 단계; 상기 반도체 구조체 위에 그리고 상기 제1 에피택셜 소스/드레인 영역과 상기 제2 에피택셜 소스/드레인 영역 사이에 게이트를 형성하는 단계; 상기 게이트, 상기 제1 에피택셜 소스/드레인 영역 및 상기 제2 에피택셜 소스/드레인 영역 위에 제1 유전체 층을 형성하는 단계; 상기 제1 에피택셜 소스/드레인 영역을 노출시키는 제1 개구 및 상기 게이트를 노출시키는 제2 개구를 상기 제1 유전체 층에 형성하도록 상기 제1 유전체 층을 에칭하는 단계; 상기 제1 개구의 측벽 및 상기 제2 개구의 측벽에 대해 표면 처리 공정을 수행하는 단계; 및 상기 제1 개구 및 상기 제2 개구를 도전 재료로 상향식으로 충전하는 단계를 포함한다. 일 실시예에서, 방법은 상기 제1 개구 및 상기 제2 개구를 상기 도전 재료로 충전하기 전에, 상기 제1 개구의 바닥부 상에 상기 제1 개구의 측벽을 따라 연장하지 않는 제1 장벽층을 형성하는 단계; 및 상기 제1 개구 및 상기 제2 개구를 상기 도전 재료로 충전하기 전에, 상기 제2 개구의 바닥부 상에 상기 제2 개구의 측벽을 따라 연장하지 않는 제2 장벽층을 형성하는 단계를 포함한다. 일 실시예에서, 제1 장벽층 및 제2 장벽층은 동일한 재료를 포함한다. 일 실시예에서, 상기 제1 개구의 측벽 및 상기 제2 개구의 측벽에 대해 상기 표면 처리 공정을 수행하는 단계는 상기 제1 개구의 측벽 및 상기 제2 개구의 측벽에 대해 실릴화 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 표면 처리 공정은 상기 제1 개구의 측벽 상에 제1 장벽층을 형성하는 단계; 및 상기 제2 개구의 측벽 상에 제2 장벽층을 형성하는 단계를 포함한다. 일 실시예에서, 상기 표면 처리 공정은 상기 제1 개구의 측벽 및 상기 제2 개구의 측벽 상에서의 도전 재료의 퇴적률을 감소시킨다.
핀은 임의의 적절한 방법으로 패턴화될 수 있다. 예를 들어, 핀은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피 및 자기 정렬 공정을 조합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 형성할 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패턴화된다. 스페이서는 자기 정렬 공정을 사용하여 패턴 화된 희생층을 따라 형성된다. 이후, 희생층을 제거한 다음, 나머지 스페이서를 사용하여 핀을 패턴화할 수 있다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 방법에 있어서,
반도체 구조체 위에 게이트를 형성하는 단계;
상기 게이트에 인접하게 에피택셜 소스/드레인 영역을 형성하는 단계;
상기 에피택셜 소스/드레인 영역 위에 유전체 층을 형성하는 단계;
상기 유전체 층을 통해 연장되고 상기 에피택셜 소스/드레인 영역을 노출시키는 개구를 형성하는 단계; 및
상기 개구 내에 도전 재료를 비-등각으로 퇴적하는 단계
를 포함하고, 상기 도전 재료는 상기 개구를 상향식(bottom-up manner)으로 충전하는 것인 방법.
2. 제1항에 있어서, 상기 개구 내에 상기 도전 재료를 비-등각으로 퇴적하기 전에, 상기 개구의 측벽에 대해 표면 처리 공정을 수행하는 단계를 더 포함하고, 상기 표면 처리 공정은 상기 개구의 측벽 상에서의 상기 도전 재료의 퇴적률을 감소시키는 것인 방법.
3. 제2항에 있어서, 상기 개구의 측벽에 대해 표면 처리 공정을 수행한 후에 그리고 상기 개구 내에 상기 도전 재료를 비-등각으로 퇴적하기 전에, 상기 개구 내의 상기 에피택셜 소스/드레인 영역 상에 장벽층을 선택적으로 퇴적하는 단계를 더 포함하는 방법.
4. 제3항에 있어서, 상기 표면 처리 공정은 상기 개구의 측벽 상에서의 상기 장벽층의 퇴적률을 감소시키는 것인 방법.
5. 제2항에 있어서, 상기 표면 처리 공정은 상기 개구에 노출된 상기 유전체 층의 친수성 표면을 소수성 표면으로 변경시키는 것인 방법.
6. 제2항에 있어서, 상기 개구의 측벽에 대해 상기 표면 처리 공정을 수행하는 단계는, 상기 개구의 측벽에 대해 실릴화 공정(silylation process)을 수행하는 단계를 포함하는 것인 방법.
7. 제2항에 있어서, 상기 표면 처리 공정은 상기 개구의 측벽 상에 장벽층을 형성하는 것인 방법.
8. 방법에 있어서,
반도체 구조체 위에 게이트를 형성하는 단계;
상기 게이트 및 상기 반도체 구조체 위에 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층을 통해 연장되고 상기 게이트를 노출시키는 제1 개구를 형성하는 단계;
상기 제1 개구의 측벽에 대해 제1 표면 처리 공정을 수행하는 단계;
상기 제1 개구의 측벽이 아닌, 상기 제1 개구의 바닥부 상에 제1 장벽층을 선택적으로 형성하는 단계; 및
상기 제1 개구를 제1 도전 재료로 상향식으로 충전하는 단계
를 포함하는 방법.
9. 제8항에 있어서, 상기 제1 개구의 측벽에 대해 상기 제1 표면 처리 공정을 수행하는 단계는, 상기 제1 개구의 측벽에 대해 실릴화 공정을 수행하는 단계를 포함하는 것인 방법.
10. 제8항에 있어서, 상기 제1 표면 처리 공정은 상기 제1 개구의 측벽 상에 제2 장벽층을 형성하는 것인 방법.
11. 제8항에 있어서, 상기 제1 표면 처리 공정은 상기 제1 개구의 측벽 상에서의 상기 제1 장벽층의 퇴적률을 감소시키는 것인 방법.
12. 제8항에 있어서,
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 제2 유전체 층에 상기 제1 도전 재료를 노출시키는 제2 개구를 형성하는 단계;
상기 제2 개구의 측벽에 대해 제2 표면 처리 공정을 수행하는 단계;
상기 제2 개구의 측벽이 아닌, 상기 제2 개구의 바닥부 상에 제2 장벽층을 선택적으로 형성하는 단계; 및
상기 제2 개구를 제2 도전 재료로 상향식으로 충전하는 단계
를 더 포함하는 방법.
13. 제12항에 있어서, 상기 제1 도전 재료는 상기 제2 도전 재료와 상이한 것인 방법.
14. 제12항에 있어서, 상기 제2 표면 처리 공정은 상기 제2 개구의 측벽 상에서의 상기 제2 장벽층의 퇴적률을 감소시키는 것인 방법.
15. 방법에 있어서,
반도체 구조체 위에 제1 에피택셜 소스/드레인 영역 및 제2 에피택셜 소스/드레인 영역을 형성하는 단계;
상기 반도체 구조체 위에 그리고 상기 제1 에피택셜 소스/드레인 영역과 상기 제2 에피택셜 소스/드레인 영역 사이에 게이트를 형성하는 단계;
상기 게이트, 상기 제1 에피택셜 소스/드레인 영역 및 상기 제2 에피택셜 소스/드레인 영역 위에 제1 유전체 층을 형성하는 단계;
상기 제1 에피택셜 소스/드레인 영역을 노출시키는 제1 개구 및 상기 게이트를 노출시키는 제2 개구를 상기 제1 유전체 층에 형성하도록 상기 제1 유전체 층을 에칭하는 단계;
상기 제1 개구의 측벽 및 상기 제2 개구의 측벽에 대해 표면 처리 공정을 수행하는 단계; 및
상기 제1 개구 및 상기 제2 개구를 도전 재료로 상향식으로 충전하는 단계
를 포함하는 방법.
16. 제15항에 있어서,
상기 제1 개구 및 상기 제2 개구를 상기 도전 재료로 충전하기 전에, 상기 제1 개구의 바닥부 상에, 상기 제1 개구의 측벽을 따라 연장되지 않는 제1 장벽층을 형성하는 단계; 및
상기 제1 개구 및 상기 제2 개구를 상기 도전 재료로 충전하기 전에, 상기 제2 개구의 바닥부 상에, 상기 제2 개구의 측벽을 따라 연장되지 않는 제2 장벽층을 형성하는 단계
를 더 포함하는 방법.
17. 제16항에 있어서, 상기 제1 장벽층 및 상기 제2 장벽층은 동일한 재료를 포함하는 것인 방법.
18. 제15항에 있어서, 상기 제1 개구의 측벽 및 상기 제2 개구의 측벽에 대해 상기 표면 처리 공정을 수행하는 단계는, 상기 제1 개구의 측벽 및 상기 제2 개구의 측벽에 대해 실릴화 공정을 수행하는 단계를 포함하는 것인 방법.
19. 제15항에 있어서, 상기 표면 처리 공정은,
상기 제1 개구의 측벽 상에 제1 장벽층을 형성하는 단계; 및
상기 제2 개구의 측벽 상에 제2 장벽층을 형성하는 단계
를 포함하는 것인 방법.
20. 제15항에 있어서, 상기 표면 처리 공정은 상기 제1 개구의 측벽 및 상기 제2 개구의 측벽 상에서의 도전 재료의 퇴적률을 감소시키는 것인 방법.

Claims (10)

  1. 방법에 있어서,
    반도체 구조체 위에 게이트를 형성하는 단계;
    상기 게이트에 인접하게 에피택셜 소스/드레인 영역을 형성하는 단계;
    상기 에피택셜 소스/드레인 영역 위에 유전체 층을 형성하는 단계;
    상기 유전체 층을 통해 연장되고 상기 에피택셜 소스/드레인 영역을 노출시키는 개구를 형성하는 단계; 및
    상기 개구 내에 도전 재료를 비-등각으로(non-conformally) 퇴적하는 단계
    를 포함하고,
    상기 도전 재료는 상기 개구를 상향식(bottom-up manner)으로 충전하고,
    상기 방법은, 상기 개구 내에 상기 도전 재료를 비-등각으로 퇴적하기 전에, 상기 개구의 측벽에 대해 표면 처리 공정을 수행하는 단계를 더 포함하고,
    상기 표면 처리 공정은 상기 개구의 측벽 상에서의 상기 도전 재료의 퇴적률을 감소시키는 것인 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 개구의 측벽에 대해 표면 처리 공정을 수행한 후에 그리고 상기 개구 내에 상기 도전 재료를 비-등각으로 퇴적하기 전에, 상기 개구 내의 상기 에피택셜 소스/드레인 영역 상에 장벽층을 선택적으로 퇴적하는 단계를 더 포함하는 방법.
  4. 제3항에 있어서, 상기 표면 처리 공정은 상기 개구의 측벽 상에서의 상기 장벽층의 퇴적률을 감소시키는 것인 방법.
  5. 제1항에 있어서, 상기 표면 처리 공정은 상기 개구에 노출된 상기 유전체 층의 친수성 표면을 소수성 표면으로 변경시키는 것인 방법.
  6. 제1항에 있어서, 상기 개구의 측벽에 대해 상기 표면 처리 공정을 수행하는 단계는, 상기 개구의 측벽에 대해 실릴화 공정(silylation process)을 수행하는 단계를 포함하는 것인 방법.
  7. 제1항에 있어서, 상기 표면 처리 공정은 상기 개구의 측벽 상에 장벽층을 형성하는 것인 방법.
  8. 방법에 있어서,
    반도체 구조체 위에 게이트를 형성하는 단계;
    상기 게이트 및 상기 반도체 구조체 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층을 통해 연장되고 상기 게이트를 노출시키는 제1 개구를 형성하는 단계;
    상기 제1 개구의 측벽에 대해 제1 표면 처리 공정을 수행하는 단계;
    상기 제1 개구의 측벽이 아닌, 상기 제1 개구의 바닥부 상에 제1 장벽층을 선택적으로 형성하는 단계; 및
    상기 제1 개구를 제1 도전 재료로 상향식으로 충전하는 단계
    를 포함하고,
    상기 제1 표면 처리 공정은 상기 제1 개구의 측벽 상에서의 상기 제1 장벽층의 퇴적률을 감소시키는 것인 방법.
  9. 제8항에 있어서,
    상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 제2 유전체 층에 상기 제1 도전 재료를 노출시키는 제2 개구를 형성하는 단계;
    상기 제2 개구의 측벽에 대해 제2 표면 처리 공정을 수행하는 단계;
    상기 제2 개구의 측벽이 아닌, 상기 제2 개구의 바닥부 상에 제2 장벽층을 선택적으로 형성하는 단계; 및
    상기 제2 개구를 제2 도전 재료로 상향식으로 충전하는 단계
    를 더 포함하는 방법.
  10. 방법에 있어서,
    반도체 구조체 위에 제1 에피택셜 소스/드레인 영역 및 제2 에피택셜 소스/드레인 영역을 형성하는 단계;
    상기 반도체 구조체 위에 그리고 상기 제1 에피택셜 소스/드레인 영역과 상기 제2 에피택셜 소스/드레인 영역 사이에 게이트를 형성하는 단계;
    상기 게이트, 상기 제1 에피택셜 소스/드레인 영역 및 상기 제2 에피택셜 소스/드레인 영역 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 에피택셜 소스/드레인 영역을 노출시키는 제1 개구 및 상기 게이트를 노출시키는 제2 개구를 상기 제1 유전체 층에 형성하도록 상기 제1 유전체 층을 에칭하는 단계;
    상기 제1 개구의 측벽 및 상기 제2 개구의 측벽에 대해 표면 처리 공정을 수행하는 단계; 및
    상기 제1 개구 및 상기 제2 개구를 도전 재료로 상향식으로 충전하는 단계
    를 포함하고,
    상기 표면 처리 공정은 상기 제1 개구의 측벽 및 상기 제2 개구의 측벽 상에서의 상기 도전 재료의 퇴적률을 감소시키는 것인 방법.
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