TW202006798A - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TW202006798A
TW202006798A TW108123345A TW108123345A TW202006798A TW 202006798 A TW202006798 A TW 202006798A TW 108123345 A TW108123345 A TW 108123345A TW 108123345 A TW108123345 A TW 108123345A TW 202006798 A TW202006798 A TW 202006798A
Authority
TW
Taiwan
Prior art keywords
forming
silicon
layer
precursor
dielectric layer
Prior art date
Application number
TW108123345A
Other languages
English (en)
Other versions
TWI722471B (zh
Inventor
林政頤
唐邦泰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202006798A publication Critical patent/TW202006798A/zh
Application granted granted Critical
Publication of TWI722471B publication Critical patent/TWI722471B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本揭露提供一種半導體裝置及其形成方法。此方法包括在基板中形成溝槽。沿著溝槽的側壁及底部形成襯層。在襯層之上形成富矽層。形成富矽層的步驟包括在第一時間區間將第一矽前驅物流送至製程腔體中，以及在第二時間區間將第二矽前驅物及第一氧前驅物流送至製程腔體中。上述第二時間區間與上述第一時間區間不同。此方法更包括在富矽層之上形成介電層。

Description

半導體裝置的形成方法
本發明實施例是關於一種半導體製造技術，特別是有關於一種半導體裝置及其製造方法。
半導體裝置被使用於各種電子元件應用中，例如，舉例來說，個人電腦、行動電話、數位相機及其他電子元件設備。通常藉由依序沉積絕緣或介電層、導電層、及半導體層之材料於半導體基板之上以製造半導體裝置，並且使用微影製程來圖案化上述不同材料層以於其上形成電路組件及元件。
半導體產業持續改善各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積集度（integration density），積集度的改善來自於最小特徵尺寸的不斷縮小，這樣可以在給定面積內整合更多的組件。然而，隨著最小特徵尺寸的縮小，出現了應解決的額外問題。
本發明實施例提供一種半導體裝置的形成方法。此方法包括在基板中形成溝槽、沿著溝槽的側壁及底部形成襯層、在襯層之上形成富矽層。形成富矽層的步驟包括在第一時間區間將第一矽前驅物流送至製程腔體中，以及在第二時間區間將第二矽前驅物及第一氧前驅物流送至製程腔體中。上述第二時間區間與上述第一時間區間不同。此方法更包括在富矽層之上形成介電層。
本發明實施例提供另一種半導體裝置的形成方法。此方法包括圖案化基板以在其中形成多個溝槽，位於這些鄰近溝槽之間的基板的部分形成多個半導體條；以及在這些溝槽中形成多個隔離區，半導體條延伸至這些隔離區上方的部分形成多個鰭片，其中形成這些隔離區的步驟包括：在這些溝槽中順應性地形成第一襯層；在第一襯層之上形成第一富矽層，其中形成第一富矽層的步驟包括：將第一矽前驅物流送至製程腔體中第一循環次數；以及將第二矽前驅物及第一氧前驅物流送至製程腔體中第二循環次數，上述第二循環次數與第一循環次數不同；以及在第一富矽層之上形成第一介電層。
本發明實施例提供另一種半導體裝置的形成方法。此方法包括在基板中形成多個隔離區，基板在這些鄰近隔離區之間及之上延伸的部分形成多個鰭片；沿著這些鰭片的側壁及頂表面形成多個犧牲閘極；沿著這些犧牲閘極的側壁及頂表面形成第一襯層；在第一襯層之上形成第一富矽層，其中形成第一富矽層的步驟包括：將第一矽前驅物流送至製程腔體中第一循環次數；以及將第二矽前驅物及第一氧前驅物流送至製程腔體中第二循環次數，上述第二循環次數與第一循環次數不同；以及在第一富矽層之上形成第一介電層。
以下的揭示內容提供許多不同的實施例或範例，以展示本發明實施例的不同部件。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例並非用於限定本揭露。例如，若是本說明書以下的發明內容敘述了將形成第一部件於第二部件之上或上方，即表示其包括了所形成之第一及第二部件是直接接觸的實施例，亦包括了尚可將附加的部件形成於上述第一及第二部件之間，則第一及第二部件為未直接接觸的實施例。此外，本揭露說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述配置之間的關係。
再者，為了方便描述圖式中一元件或部件與另一（些）元件或部件的關係，可使用空間相對用語，例如「在…之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖式所繪示之方位外，空間相對用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時（例如，旋轉90度或者其他方位），則其中所使用的空間相對形容詞亦將依轉向後的方位來解釋。
此處將描述關於特定背景的實施例，即用於半導體裝置的介電質間隙填充製程（dielectric gap-filling process）。在一些實施例中，可以使用介電質間隙填充製程以形成半導體裝置的隔離區。在其他實施例中，可以使用介電質間隙填充製程以在半導體裝置之上形成層間介電層。在其他實施例中，上述介電質間隙填充製程包括在使用介電材料填充溝槽（trench）或凹槽（recess）之前，在上述溝槽或凹槽中形成前驅物浸透層（precursor soak layer）。在其他實施例中，上述介電質間隙填充製程更包括進行紫外線/氧處理（ultraviolet/oxygen treatment），然後進行熱處理。本揭露提出的不同實施例可以在介電層的接縫區（seam region）附近形成具有改善的薄膜品質的介電層，並且可以減少或避免基板的氧化反應。上述不同實施例進一步避免了高溫及長時間的退火製程，並且因此提高了每小時晶圓產量（wafer-per-hour, WPH）的良率及降低生產成本。本揭露提出的不同實施例係在使用閘極後製製程（gate-last process）形成鰭式場效電晶體（FinFET）裝置的背景下描述的。在其他實施例中，可以使用閘極先製製程（gate-first process）。而且，一些實施例考慮了使用在平面式電晶體（planar transistor）裝置、多閘極電晶體（multiple-gate transistor）裝置、二維（2D）電晶體裝置、全繞式閘極電晶體（gate-all-around transistor）裝置、奈米線電晶體裝置、或類似電晶體裝置中的面向。
第1繪示出鰭式場效電晶體（fin field effect transistors, FinFETs）裝置100之一範例的三維示意圖。上述鰭式場效電晶體裝置100包括位於基板101上的鰭片105。此基板101包括隔離區103、並且鰭片105自相鄰隔離區103之間突出於其上。閘極介電質107沿著鰭片105的側壁且位於鰭片105的頂表面之上，並且閘極電極109位於閘極介電質107之上。源極/汲極區111及113設置在對應於閘極介電質107及閘極電極109的兩側的鰭片105中。提供如第1圖所繪示的鰭式場效電晶體裝置100僅用於說明目的，且並非意在限制本發明實施例的範圍。因此，可以有許多變化，例如磊晶源極/汲極區、多個鰭片、多層膜鰭片等等。
第2A-6A、12A-19A、21A-25A、14B-19B、21B-25B、以及15C-25C圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置200的各個中間階段的剖面示意圖。在第2A-6A、12A-19A、21A-25A、14B-19B、21B-25B、以及15C-25C圖中，除了沒有繪示出多個鰭式場效電晶體裝置及每個鰭式場效電晶體裝置的多個鰭片以外，以”A”符號結尾的圖示係沿著第1圖中的參考剖面A-A所繪示；以”B”符號結尾的圖示係沿著第1圖中的參考剖面B-B所繪示；且以”C”符號結尾的圖示係沿著第1圖中的參考剖面C-C所繪示。
第2A圖繪示出基板201。此基板201可以是半導體基板，例如塊狀（bulk）半導體基板、絕緣層上覆半導體（semiconductor-on-insulator, SOI）基板、或類似基板，其可為摻雜（例如，使用p-型或n-型摻質（dopant））或未摻雜的。此基板201可以是晶圓，例如矽晶圓。一般而言，絕緣層上覆半導體基板包括形成於絕緣層上的半導體材料的膜層。舉例來說，此絕緣層可以是，埋藏氧化物（buried oxide, BOX）層、氧化矽（silicon oxide）層、或類似膜層。提供上述絕緣層於基板上，通常是矽或玻璃（glass）基板。亦可使用其他基板，例如多層（multi-layered）或梯度（gradient）基板。在一些實施例中，基板201之半導體材料可以包括矽；鍺（germanium, Ge）；包括碳化矽（silicon carbide）、砷化鎵（gallium arsenic）、磷化鎵（gallium phosphide）、磷化銦（indium phosphide）、砷化銦（indium arsenide）、及/或銻化銦（indium antimonide）的化合物（compound）半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP的合金半導體；上述之組合；或類似材料。
上述基板201可以進一步包括積體電路裝置（未繪示）。如本技術領域內具有通常知識者將認知到的，可以在基板201中及/或上形成各種不同的積體電路裝置，例如電晶體、二極體、電容器、電阻器、類似裝置、或上述之組合，以產生符合鰭式場效電晶體裝置200之設計的結構及功能需求。可以使用任何合適的方法來形成上述積體電路裝置。
在一些實施例中，可以在基板201中形成適當的井區（well）（未繪示）。在其中鰭式場效電晶體裝置200為n型裝置的一些實施例中，這些井區為p型井區。在其中鰭式場效電晶體裝置200為p型裝置的一些實施例中，這些井區為n型井區。在其他實施例中，n型井區及p型井區可以都形成在基板201中。在一些實施例中，將p型雜質佈植至基板201中以形成p型井區。此p型雜質可以是硼（boron）、BF2 、或類似雜質，且可以佈植p型雜質至範圍在約1017 cm-3 至約102 2 cm-3 的濃度。在一些實施例中，將n型雜質佈植至基板201中以形成n型井區。此n型雜質可以是磷（phosphorus）、砷（arsenic）、或類似雜質，且可以佈植n型雜質至範圍在約1017 cm-3 至約1018 cm-3 的濃度。在佈植這些適當雜質之後，可以對基板進行退火製程，以活化被佈植的p型及n型雜質。
第2A圖進一步繪示出在基板201之上形成遮罩203。在一些實施例中，可以在後續的蝕刻步驟中使用此遮罩203，以圖案化基板201（參見第3A圖）。在一些實施例中，遮罩203可以包括一或多個遮罩層。如第2A圖所示，在一些實施例中，上述遮罩203可以包括第一遮罩層203A，以及位於第一遮罩層203A之上的第二遮罩層203B。第一遮罩層203A可以是硬遮罩層，其可以包括氧化矽（silicon oxide）、氮化矽（silicon nitride）、氮氧化矽（silicon oxynitride）、碳化矽（silicon carbide） 、碳氮化矽（silicon carbon nitride）、上述之組合、或類似材料，且可以使用任何合適的製程來形成第一遮罩層203A，例如熱氧化（thermal oxidation）、熱氮化（thermal nitridation）、原子層沉積（atomic layer deposition, ALD）、物理氣相沉積（physical vapor deposition, PVD）、化學氣相沉積（chemical vapor deposition, CVD）、上述之組合、或類似製程。上述第一遮罩層203A可以在後續的蝕刻步驟中（參見第3A圖）用以防止或最小化在第一遮罩層203A下方的基板201的蝕刻。第二遮罩層203B可以包括光阻，且在一些實施例中，此第二遮罩層203B可以在後續的蝕刻步驟中用以圖案化第一遮罩層203A。可以使用旋轉塗佈（spin-on）技術來形成第二遮罩層203B，且可以使用合適的光微影技術來圖案化第二遮罩層203B。在一些實施例中，上述遮罩203可以包括三個或更多個遮罩層。
第3A圖繪示出在基板201中形成半導體條（strip）303。首先，圖案化遮罩層203A、203B，其中遮罩層203A及203B中的開口暴露出基板201將形成溝槽301的區域。接下來，進行蝕刻製程，其中此蝕刻製程透過遮罩203中的開口在基板201中形成溝槽301。位於圖案化遮罩203下方的基板201的剩餘部分形成了複數個半導體條303。上述蝕刻可以是任何適當的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）、上述之組合、或類似蝕刻製程。此蝕刻製程可以是非等向性（anisotropic）的。在一些實施例中，在形成半導體條303之後，可以藉由任何合適製程來去除遮罩203的任何剩餘部分。在其他實施例中，部分遮罩203（例如，第一遮罩層203A）可以餘留在半導體條303之上。在一些實施例中，這些半導體條303可以具有在約45奈米（nm）及約55奈米之間的高度H1 。在一些實施例中，這些半導體條303可以具有在約5奈米及約10奈米之間的寬度W1 。
第4A-6A圖繪示出用於在溝槽301中形成一或多個介電材料的介電質間隙填充製程（dielectric gap-filling process）。第4A圖繪示出位於溝槽301的側壁及底表面上的保形（conformal）襯層401的形成。第5A圖繪示出位於襯層401之上的前驅物浸透層（precursor soak layer）501的形成。第6A圖繪示出位於溝槽301中的介電層601的形成。以下參考第7-11圖提供介電質間隙填充製程的細節。
第7圖係根據一些實施例，繪示出介電質間隙填充製程700的流程圖。參考第4A圖及第7圖，在步驟701中，在溝槽301的側壁及底表面上形成襯層401。在一些實施例中，此襯層401包括半導體（例如，矽）氮化物、半導體（例如，矽）氧化物、半導體（例如，矽）熱氧化物、半導體（例如，矽）氮氧化物、聚合物、上述之組合、或類似材料。襯層401的形成可以包括任何合適的方法，例如原子層沉積（ALD）、化學氣相沉積（CVD）、高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、物理氣相沉積（PVD）、上述之組合、或類似方法。在其中襯層401包括氮化矽的實施例中，藉由使用例如二氯矽烷（DCS, SiCl2 H2 ）、四氯化矽（silicon tetrachloride）、上述之組合、或類似材料的前驅物的原子層沉積製程來形成襯層401。在其中襯層401包括氧化矽的實施例中，藉由使用例如LTO520、SAM24、3DMAS、上述之組合、或類似材料的前驅物的原子層沉積製程來形成襯層401。在一些實施例中，上述襯層401具有在約20Å及約40Å之間的厚度，例如約20Å。
參考第5A圖及第7圖，在步驟703中，在襯層401之上形成前驅物浸透層501。在一些實施例中，此前驅物浸透層501可以包括氧化物，例如氧化矽、或類似材料。前驅物浸透層501的形成可以包括任何合適的方法，例如原子層沉積（ALD）、化學氣相沉積（CVD）、高密度電漿化學氣相沉積（HDP-CVD）、上述之組合、或類似方法。在其中前驅物浸透層501包括使用原子層沉積形成的氧化矽的一些實施例中，前驅物浸透層501的形成可以包括步驟707及709。在一些實施例中，將包括第4A圖的結構的基板201放置在製程腔體中的支撐結構（例如，舉例來說，夾盤（chuck））上。可以配置此支撐結構以在前驅物浸透層501的形成期間旋轉基板201，其中基板201的一個完整的旋轉是沉積製程的一個循環（cycle）。在一些實施例中。每個循環的持續時間在約6秒及約60秒之間。
在步驟707中，在將基板201放置於製程腔體中之後，將第一矽前驅物流送至此製程腔體中。此第一矽前驅物可以包括LTO520、SAM24、3DMAS、上述之組合、或類似材料。第11圖繪示出LTO520的結構式1101，其中R可以包括C1 -C5 烷基（alkyl）、C2 -C5 烯基（alkenyl）、C2 -C20 炔基（alkynyl）、或類似物。第11圖更繪示出3DMAS的結構式1103以及SAM24的結構式1105。在一些實施例中。將第一矽前驅物流送至製程腔體中N1個循環。在一些實施例中，第一矽前驅物具有在約50標準立方每分鐘公分（sccm）及約100 sccm之間的流量。在一些實施例中，將第一矽前驅物流送至製程腔體中約60秒及約90秒之間的持續時間。在一些實施例中，N1在約1及5之間，例如5。
在步驟709中，將第二矽前驅物及第一氧前驅物流送至製程腔體中N2個循環。此第二矽前驅物可以選自與前述關於步驟707的第一矽前驅物相同的候選化學物質，且於此不再贅述。在一些實施例中，上述第一矽前驅物及第二矽前驅物可以包括相同的化學物質。在其他實施例中，上述第一矽前驅物及第二矽前驅物可以包括不同的化學物質。在一些實施例中，第一氧前驅物可以包括O2 、O3 、上述之組合、或類似物質。在其中第一氧前驅物為O3 的一些實施例中，第一氧前驅物可以具有在約50g/m3 及約400g/m3 之間的密度，例如約300 g/m3 。在一些實施例中，第二矽前驅物具有在約10sccm及約300sccm之間的流量。在一些實施例中，第一氧前驅物具有在約10sccm及約100sccm之間的流量。在一些實施例中，將第二矽前驅物及第一氧前驅物流送至製程腔體中約6秒及約120秒之間的持續時間。在一些實施例中，N2在約1及20之間，例如5。在一些實施例中，N2可以不同於N1。
在一些實施例中，可以改變循環次數N1及N2，以調整前驅物浸透層501中的矽含量。在一些實施例中，前驅物浸透層501為富矽層（silicon-rich layer），其具有在約30原子百分比（atomic %）及約40原子百分比之間的矽含量。在一些實施例中，可以進一步改變循環次數N1及N2，以調整前驅物浸透層501的厚度。在一些實施例中，前驅物浸透層501具有在約3Å及約5Å之間的厚度。
參考第6A圖及第7圖，在步驟705中，在形成上述前驅物浸透層501之後，在溝槽301（參見第5A圖）中形成介電層601。此介電層601可以包括氧化物（例如，氧化矽）、氮化物（例如，氮化矽）、上述之組合、或類似材料，且可以藉由原子層沉積（ALD）、化學氣相沉積（CVD）、高密度電漿化學氣相沉積（HDP-CVD）、流動式化學氣相沉積（flowable CVD, FCVD）（例如，於遠端控制（remote）電漿系統中沉積以化學氣相沉積為主的材料，且後硬化（post curing）此材料，使其轉變成另一材料（例如氧化物））、上述之組合、或類似方法來形成介電層601。亦可以使用任何適當的製程來形成其他絕緣材料。在其中介電層601包括使用原子層沉積所形成的氧化矽的一些實施例中，將第三矽前驅物及第二氧前驅物流送至製程腔體中Nd個循環。此第三矽前驅物可以選自與前述關於步驟707的第一矽前驅物相同的候選化學物質，且於此不再贅述。在一些實施例中，上述第一矽前驅物、第二矽前驅物、及第三矽前驅物可以包括相同的化學物質。在其他實施例中，第三矽前驅物與第一矽前驅物及第二矽前驅物至少其中一者可以包括不同的化學物質。此第二氧前驅物可以選自與前述關於步驟709的第一氧前驅物相同的候選化學物質，且於此不再贅述。在一些實施例中，上述第一氧前驅物及第二氧前驅物可以包括相同的化學物質。在其他實施例中，上述第一氧前驅物及第二氧前驅物可以包括不同的化學物質。
在一些實施例中，用於形成介電層601的沉積製程可以是電漿輔助（plasma-assisted）製程或電漿增強（plasma-enhanced）製程。在此類實施例中，除了第三矽前驅物及第二氧前驅物以外，還將含氧電漿（例如，O2 電漿）流送至製程腔體中。用於產生含氧電漿的射頻（Radio frequency, RF）功率可以在約2 KW及約3KW之間。在一些實施例中，第三矽前驅物具有在約10sccm及約300 sccm之間的流量。在一些實施例中，第二氧前驅物具有在約10sccm及約100sccm之間的流量。在一些實施例中，上述含氧電漿具有在約10sccm及約100sccm之間的流量。在一些實施例中，將第三矽前驅物及第二氧前驅物流送至製程腔體中約6秒及約120秒之間的持續時間。在一些實施例中，Nd在約1及20之間，例如5。
進一步參考第6A圖，由於沉積製程特性，上述介電層601可以包括在各個溝槽301（參見第5A圖）中的接縫（seam）603。在一些實施例中，介電層601靠近接縫603的區域可能較介電層601的其他區域弱。舉例來說，介電層601靠近接縫603的區域可以較介電層601的其他區域具有更高的蝕刻速率，且在對介電層601進行後續製程（例如，拋光（polishing）製程、蝕刻製程、或類似製程）期間及/或之後，可能在接縫603附近形成空孔（void）。藉由在形成介電層601之前，先形成前驅物浸透層501，可以強化介電層601靠近接縫603的區域，並且可以減少或避免在介電層601中的空孔的形成。在其中前驅物浸透層501及介電層601包括相同材料的一些實施例中，可能偵測不到前驅物浸透層501及介電層601之間的界面。
第8圖係根據一些實施例，繪示出介電質間隙填充製程800的流程圖。參考第4A圖及第8圖，在步驟801中，在溝槽301的側壁及底表面上形成襯層401。在一些實施例中，步驟801相似於前面關於第7圖所述的步驟701，且於此不再贅述。
參考第5A圖及第8圖，在步驟803中，在襯層401之上形成前驅物浸透層501。在其中前驅物浸透層501包括使用原子層沉積形成的氧化矽的一些實施例中，前驅物浸透層501的形成可以包括一或多個沉積循環（loop），其中每個沉積循環包括步驟807、809、811、以及813。在一些實施例中，步驟803可以包括N7個沉積循環。在一些實施例中，N7在約1及約5之間。在一些實施例中，將包括第4A圖的結構的基板201放置在製程腔體中的支撐結構（例如，舉例來說，夾盤）上。
在步驟807中，在將基板201放置於製程腔體中之後，將第一矽前驅物流送至此製程腔體中。此第一矽前驅物可以包括LTO520、SAM24、3DMAS、上述之組合、或類似材料。在一些實施例中。將第一矽前驅物流送至製程腔體中N3個循環。在一些實施例中，第一矽前驅物具有在約50sccm及約100 sccm之間的流量。在一些實施例中，將第一矽前驅物流送至製程腔體中約60秒及約90秒之間的持續時間。在一些實施例中，N3在約1及20之間，例如5。
在步驟809中，將第二矽前驅物及第一氧前驅物流送至製程腔體中N4個循環。此第二矽前驅物可以選自與前述關於步驟807的第一矽前驅物相同的候選化學物質，且於此不再贅述。在一些實施例中，上述第一矽前驅物及第二矽前驅物可以包括相同的化學物質。在其他實施例中，上述第一矽前驅物及第二矽前驅物可以包括不同的化學物質。在一些實施例中，第一氧前驅物可以包括O2 、O3 、上述之組合、或類似物質。在其中第一氧前驅物為O3 的一些實施例中，第一氧前驅物可以具有在約100g/m3 及約300g/m3 之間的密度，例如約300 g/m3 。在一些實施例中，第二矽前驅物具有在約50sccm及約300sccm之間的流量。在一些實施例中，第一氧前驅物具有在約10sccm及約100sccm之間的流量。在一些實施例中，將第二矽前驅物及第一氧前驅物流送至製程腔體中約6秒及約60秒之間的持續時間。在一些實施例中，N4在約1及20之間，例如5。在一些實施例中，N4可以不同於N3。
在步驟811中，將第三矽前驅物流送至製程腔體中N5個循環。此第三矽前驅物可以選自與前述關於步驟807的第一矽前驅物相同的候選化學物質，且於此不再贅述。在一些實施例中，上述第一矽前驅物、第二矽前驅物、及第三矽前驅物可以包括相同的化學物質。在其他實施例中，第三矽前驅物與第一矽前驅物及第二矽前驅物至少其中一者可以包括不同的化學物質。在一些實施例中，第三氧前驅物具有在約50sccm及約100sccm之間的流量。在一些實施例中，將第三矽前驅物流送至製程腔體中約12秒及約24秒之間的持續時間。在一些實施例中，N5在約1及5之間，例如2。在一些實施例中，N5可以不同於N3及N4至少其中一者。
在步驟813中，將第四矽前驅物及第二氧前驅物流送至製程腔體中N6個循環。此第四矽前驅物可以選自與前述關於步驟807的第一矽前驅物相同的候選化學物質，且於此不再贅述。在一些實施例中，上述第一矽前驅物、第二矽前驅物、第三矽前驅物、及第四矽前驅物可以包括相同的化學物質。在其他實施例中，第四矽前驅物與第一矽前驅物、第二矽前驅物、及第三矽前驅物至少其中一者可以包括不同的化學物質。此第二氧前驅物可以選自與前述關於步驟809的第一氧前驅物相同的候選化學物質，且於此不再贅述。在一些實施例中，上述第一氧前驅物及第二氧前驅物可以包括相同的化學物質。在其他實施例中，上述第一氧前驅物及第二氧前驅物可以包括不同的化學物質。在其中第二氧前驅物為O3 的一些實施例中，第二氧前驅物可以具有在約100g/m3 及約300 g/m3 之間的密度，例如約300g/m3 。在一些實施例中，第四矽前驅物具有在約10 sccm及約300sccm之間的流量。在一些實施例中，第二氧前驅物具有在約10sccm及約100sccm之間的流量。在一些實施例中，將第四矽前驅物及第二氧前驅物流送至製程腔體中約6秒及約120秒之間的持續時間。在一些實施例中，N6在約1及5之間，例如3。在一些實施例中，N6可以不同於N3、N4、及N5至少其中一者。
在一些實施例中，可以改變循環次數N3、N4、N5、N6、及N7，以調整前驅物浸透層501中的矽含量。在一些實施例中，前驅物浸透層501為富矽層，其具有在約30原子百分比及約40原子百分比之間的矽含量。在一些實施例中，可以進一步改變循環次數N3、N4、N5、N6、及N7，以調整前驅物浸透層501的厚度。在一些實施例中，前驅物浸透層501具有在約8Å及約12Å之間的厚度。在一些實施例中，在介電質間隙填充製程800的步驟803中形成的前驅物浸透層501厚於在介電質間隙填充製程700（參見第7圖）的步驟703中形成的前驅物浸透層501。藉由增加前驅物浸透層501的厚度，可以防止或降低基板201的氧化反應。
參考第6A圖及第8圖，在步驟805中，在形成上述前驅物浸透層501之後，在溝槽301（參見第5A圖）中形成介電層601。在一些實施例中，步驟805可以相似於前面關於第7圖所述的介電質間隙填充製程700的步驟705，且於此不再贅述。
第9圖係根據一些實施例，繪示出介電質間隙填充製程900的流程圖。參考第9圖及第6A圖，在進行前面關於第7圖所述的介電質間隙填充製程700之後，介電質間隙填充製程900繼續進行至步驟901，其中對介電層601進行紫外線/氧處理（ultraviolet/oxygen treatment）。在一些實施例中，此紫外線/氧處理包括在氧環境中對介電層601進行紫外線（UV）輻射。在一些實施例中，此紫外線輻射的強度在約15mW/cm2 及約25mW/cm2 之間。在一些實施例中，上述氧環境可以包括分子氧氣體（O2 ）、或類似環境。在一些實施例中，紫外線輻射在介電層601的接縫603附近破壞弱鍵（例如，舉例來說，Si-H鍵）及前驅物副產物，而上述氧環境提供氧源以在介電層601的接縫603附近形成更強的鍵結（例如，舉例來說，Si-O鍵）。
在步驟903中，在進行上述紫外線/氧處理之後，對介電層601進行熱處理。在一些實施例中，此熱處理可以是乾式熱處理、濕式熱處理、上述之組合、或類似熱處理。在其中熱處理為乾式熱處理的一些實施例中，可以以約1小時及約2小時之間的持續時間、約400ºC及約700ºC之間的溫度來進行上述熱處理。在其中熱處理為濕式熱處理的一些實施例中，可以以約1小時及約2小時之間的持續時間、約400ºC及約700ºC之間的溫度來進行上述熱處理。此外，在其中熱處理為濕式熱處理的一些實施例中，在包括水（H2 O）蒸氣的環境中進行此熱處理。在一些實施例中，此水蒸氣可以具有在約600mmHg及約1200mmHg之間的壓力。在一些實施例中，熱處理使介電層601緻密化，並且促進在介電層601的接縫603處形成強鍵結（例如，舉例來說，Si-O鍵）。
第10圖係根據一些實施例，繪示出介電質間隙填充製程1000的流程圖。參考第10圖及第6A圖，在進行前面關於第8圖所述的介電質間隙填充製程800之後，介電質間隙填充製程1000繼續進行至步驟1001，其中對介電層601進行紫外線/氧處理。在一些實施例中，步驟1001相似於前面關於第9圖所述的介電質間隙填充製程900的步驟901，且於此不再贅述。在步驟1003中，在進行上述紫外線/氧處理之後，對介電層601進行熱處理。在一些實施例中，步驟1003相似於前面關於第9圖所述的介電質間隙填充製程900的步驟903，且於此不再贅述。
參考第12A圖，例如化學機械研磨（chemical mechanical polish, CMP）的平坦化製程可去除介電層601、前驅物浸透層501、以及襯層401的任何過量部分，以使介電層601的頂表面與半導體條303的頂表面共平面。在其中在形成半導體條303之後，部分遮罩203餘留在半導體條303之上的一些實施例中，上述平坦化製程也可以去除遮罩203的剩餘部分。
第13A圖繪示出介電層601、前驅物浸透層501、以及襯層401的凹蝕（recess），使得介電層601、前驅物浸透層501、以及襯層401的剩餘部分形成隔離區1301。此隔離區1301亦可以稱為淺溝槽隔離（shallow trench isolation, STI）區。凹蝕介電層601、前驅物浸透層501、以及襯層401使得鰭片1303自相鄰隔離區1301之間突出。此外，隔離區1301的頂表面可以具有如圖所繪示的平坦（flat）表面、凸（convex）面、凹（concave）面（例如碟狀（dishing））、或上述之組合。隔離區1301的頂表面可以藉由適當的蝕刻形成為平坦的、凸出的、及/或凹入的。可以使用一或多個適當的蝕刻製程來凹蝕介電層601、前驅物浸透層501、以及襯層401。
本領域具有通常知識者將可輕易理解關於第2A-6A、12A及13A圖所描述之製程僅為可如何形成鰭片1303之一範例。在其他實施例中，可以形成介電層於基板201的頂表面之上；可蝕刻溝槽穿過介電層；可磊晶成長同質磊晶（homoepitaxial）結構於此些溝槽中；且可凹蝕此介電層以使同質磊晶結構自介電層突出以形成鰭片。在其他的實施例中，異質磊晶（heteroepitaxial）結構可以用於此些鰭片。舉例來說，可凹蝕第12A圖中的半導體條303，且可在其位置中磊晶成長一或多個不同於半導體條303之材料的材料。在更進一步的實施例中，可於基板201的頂表面之上形成介電層；可蝕刻溝槽穿過介電層；可使用一或多個不同於基板201之材料的材料磊晶成長異質結構於上述溝槽中；且可凹蝕介電層以使異質結構自介電層突出以形成鰭片1303。
在一些同質磊晶或異質磊晶結構為磊晶成長的實施例中，此成長材料可在成長過程中原位（in situ）摻雜。在其他實施例中，在磊晶成長同質磊晶或異質磊晶結構之後，可以例如使用離子佈植來摻雜此同質磊晶或異質磊晶結構。在不同實施例中，上述鰭片1303可以包括矽鍺（Six Ge1-x ，其中x可約在0至1）、碳化矽、純的或大體上純的鍺、三五族化合物半導體、二六族化合物半導體、或類似材料。舉例來說，用於形成三五族化合物半導體的合適材料包括，但不限於，InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、及類似材料。
參考第14A及14B圖，在鰭片1303的側壁及頂表面上形成介電層1401。在一些實施例中，介電層1401亦可以形成在隔離區1301之上。在其他實施例中，隔離區1301的頂表面可以沒有介電層1401。此介電層1401可以包括氧化物，例如氧化矽、或類似材料，並且可以根據適當的技術來沉積（例如，舉例來說，原子層沉積、化學氣相沉積、物理氣相沉積、上述之組合、或類似製程）或熱成長（例如，使用熱氧化、或類似製程）介電層1401。在介電層1401之上形成閘極電極層1403，並且在閘極電極層1403之上形成遮罩1405。在一些實施例中，可以在介電層1401之上沉積閘極電極層1403，且接著使用例如化學機械研磨（CMP）製程來平坦化。可以在閘極電極層1403之上沉積遮罩1405。上述閘極電極層1403可以由例如多晶矽（polysilicon）所形成，但亦可以使用對於隔離區1301的材料具有高蝕刻選擇性的其他材料。上述遮罩1405可以包括例如一或多層的氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、上述之組合、或類似材料，並且可以使用任何合適的製程來形成遮罩1405，例如熱氧化、熱氮化、原子層沉積、物理氣相沉積、化學氣相沉積、上述之組合、或類似製程。
參考第15A、15B、及15C圖，可以使用適當的光微影及蝕刻技術來圖案化遮罩1405（參見第14A及14B圖），以形成圖案化遮罩1501。藉由適當的蝕刻技術將圖案化遮罩1501的圖案轉移至閘極電極層1403，以形成閘極1503。閘極1503覆蓋鰭片1303的個別通道區（參見第15B圖），且暴露出鰭片1303的源極/汲極區（參見第15B及15C圖）。在製程變化的範圍內，閘極1503還可以具有大體上垂直於個別鰭片1303的長度方向的長度方向（參見第15A圖）。閘極1503的尺寸、以及閘極1503之間的節距（pitch）可以取決於其中形成有閘極1503的晶粒的區域。在一些實施例中，相較於位於例如晶粒的邏輯（logic）區域（例如，設置邏輯電路之處）中，當閘極1503位於例如晶粒的輸入/輸出區域（例如，設置輸入/輸出電路之處）中時，閘極1503可以具有更大的尺寸及更大的節距。如下面更詳細的描述的，閘極1503為犧牲閘極，並且隨後將被置換閘極所取代。因此，閘極1503亦可稱為犧牲閘極。
進一步參考第15A、15B、及15C圖，可以在基板201中形成輕摻雜源極/汲極（lightly doped source/drain, LDD）區1505。相似於前述關於第2A圖所討論的佈植製程，將適當的雜質佈植至鰭片1303中，以形成輕摻雜源極/汲極區1505。在其中鰭式場效電晶體裝置200為p型裝置的一些實施例中，將p型雜質佈植至鰭片1303中，以形成p型輕摻雜源極/汲極區1505。在其中鰭式場效電晶體裝置200為n型裝置的一些實施例中，將n型雜質佈植至鰭片1303中，以形成n型輕摻雜源極/汲極區1505。在輕摻雜源極/汲極區1505的佈植期間，上述閘極1503及圖案化遮罩1501可以作為遮罩，以防止（或至少減少）來自佈植的摻質進入鰭片1303的通道區中。因此，輕摻雜源極/汲極區1505可以大體上形成在鰭片1303的源極/汲極區中。上述n型雜質可以是先前所討論的任何n型雜質，且上述p型雜質可以是先前所討論的任何p型雜質。此輕摻雜源極/汲極區1505可以具有約1020 cm-3 至約102 1 cm-3 之間的雜質濃度。在佈植製程之後，可以進行退火製程，以活化被佈植的雜質。
第16A-16C及17A-17C圖係根據一些實施例，繪示出位於閘極1503的側壁上及鰭片1303的側壁上的間隔物1701的形成。首先參考第16A、16B、及16C圖，在閘極1503、圖案化遮罩1501、及介電層1401的暴露表面上毯覆性地形成介電層1601。在一些實施例中，介電層1601可以包括氮化矽（silicon nitride, SiN）、氮氧化矽（silicon oxynitride, SiON）、碳氧化矽（silicon oxycarbide, SiOC）、碳氮化矽（silicon carbonitride, SiCN）、氧碳氮化矽（silicon oxycarbonitride, SiOCN）、上述之組合、或類似材料，且可以使用化學氣相沉積、原子層沉積、上述之組合、或類似製程來形成介電層1601。
接下來，參考第17A、17B、及17C圖，去除介電層1601的水平部分，以使介電層1601的剩餘垂直部分在閘極1503的側壁上及在鰭片1303的側壁上形成間隔物1701。在一些實施例中，可以使用合適的蝕刻製程來去除介電層1601的水平部分，例如非等向性乾式蝕刻製程。
參考第18A、18B、及18C圖，在形成間隔物1701之後，對鰭片1303進行圖案化製程，以在鰭片1303的源極/汲極區中形成凹槽1801。在一些實施例中，此圖案化製程可以包括合適的非等向性乾式蝕刻製程，並且使用圖案化遮罩1501、閘極1503、介電層1701、及/或隔離區1301作為組合遮罩。上述合適的非等向性乾式蝕刻製程可以包括反應離子蝕刻（RIE）、中性束蝕刻（NBE）、上述之組合、或類似蝕刻製程。在一些實施例中，在圖案化製程期間，可以去除介電層1401位於隔離區1301之上的部份。
參考第19A、19B、及19C圖，在凹槽1801（參見第18B及18C圖）中形成磊晶源極/汲極區1901。在一些實施例中，使用金屬有機化學氣相沉積（metal-organic CVD, MOCVD）、分子束磊晶（molecular beam epitaxy, MBE）、液相磊晶（liquid phase epitaxy, LPE）、氣相磊晶（vapor phase epitaxy, VPE）、選擇性磊晶成長（selective epitaxial growth, SEG）、上述之組合、或類似製程以在凹槽1801中磊晶成長此磊晶源極/汲極區1901。在其中鰭式場效電晶體裝置200為n型裝置且鰭片1303由矽所形成的一些實施例中，磊晶源極/汲極區1901可以包括矽、SiC、SiCP、SiP、或類似材料。在其中鰭式場效電晶體裝置200為p型裝置且鰭片1303由矽所形成的一些實施例中，磊晶源極/汲極區1901可以包括SiGe、SiGeB、Ge、GeSn、或類似材料。磊晶源極/汲極區1901可以具有自鰭片1303之個別表面凸起的表面，且可以具有刻面（facet）。在一些實施例中，磊晶源極/汲極區1901可以延伸超過鰭片1303並進入半導體條303中。在一些實施例中，可以使用合適的摻質來佈植此磊晶源極/汲極區1901的材料。在一些實施例中，此佈植製程相似於前面關於第15A、15B、及15C圖所述的用於形成輕摻雜源極/汲極區1505的製程，且於此不再贅述。在其他實施例中，在成長期間，可以原位摻雜磊晶源極/汲極區1901的材料。
進一步參考第19A、19B、及19C圖，在所繪示的實施例中，每個磊晶源極/汲極區1901與其他磊晶源極/汲極區1901物理性地分開。在其他實施例中，鄰近的磊晶源極/汲極區1901可以合併（merge）。這類實施例描繪於第20C圖中，其中鄰近的磊晶源極/汲極區1901合併以形成共同的磊晶源極/汲極區1901。
參考第21A、21B、及21C圖，進行介電質間隙填充製程，以使用一或多種介電材料來填充鄰近閘極1503之間的空隙以及鄰近磊晶源極/汲極區1901之間的空隙。此介電質間隙填充製程包括在閘極1503及磊晶源極/汲極區1901之上形成保形襯層2101、在襯層2101之上形成前驅物浸透層2103、以及在前驅物浸透層2103之上形成介電層2105。在一些實施例中，可以使用相似於前面關於第4A圖所述的襯層401的材料及方法來形成襯層2101，且於此不再贅述。在一些實施例中，可以使用相似於前面關於第5A圖所述的前驅物浸透層501的材料及方法來形成前驅物浸透層2103，且於此不再贅述。在一些實施例中，介電層2105由介電材料所形成，例如氧化矽、SiOC、ZrO2 、HfO2 、磷矽酸鹽玻璃（Phospho-Silicate Glass, PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass, BSG）、硼磷矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass, BPSG）、未摻雜的矽酸鹽玻璃（undoped Silicate Glass, USG）、低介電常數（low-k）介電材料、超低介電常數（extremely low-k）介電材料、高介電常數（high-k）介電材料、上述之組合、或類似材料，並且可以使用任何合適的方法來沉積介電層2105，例如原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、旋轉塗佈玻璃（Spin-On-Glass）製程、上述之組合、或類似製程。介電層2105亦可以稱為層間介電（interlayer dielectric, ILD）層。在一些實施例中，在圖案化介電層2105以形成隨後用於形成接觸插塞（plug）的開口時，使用襯層2101作為蝕刻終止（etch stop）層。因此，可以選擇用於襯層2101的材料，以使襯層2101的材料具有低於介電層2105的材料的蝕刻速率。
在一些實施例中，用於形成襯層2101、前驅物浸透層2103、及介電層2105的介電質間隙填充製程可以包括前面關於第7圖所述的介電質間隙填充製程700，且於此不再贅述。在其他時施例中，用於形成襯層2101、前驅物浸透層2103、及介電層2105的介電質間隙填充製程可以包括前面關於第8圖所述的介電質間隙填充製程800，且於此不再贅述。在另外一些實施例中，用於形成襯層2101、前驅物浸透層2103、及介電層2105的介電質間隙填充製程可以包括前面關於第9圖所述的介電質間隙填充製程900，且於此不再贅述。在另外一些實施例中，用於形成襯層2101、前驅物浸透層2103、及介電層2105的介電質間隙填充製程可以包括前面關於第10圖所述的介電質間隙填充製程1000，且於此不再贅述。在一些實施例中，可以進行例如化學機械研磨製程的平坦化製程，以使介電層2105的頂表面與圖案化遮罩1501的頂表面齊平。
參考第22A、22B、及22C圖，去除閘極1503（參見第21A及21B圖）以形成凹槽2201。在一些實施例中，可以使用一或多個合適的蝕刻製程來去除閘極1503。每個凹槽2201暴露出個別鰭片1303的通道區。在一些實施例中，當蝕刻閘極1503時，可以使用上述介電層1401作為蝕刻終止層。在一些實施例中，在去除閘極1503的閘極電極層1403之後，亦去除介電層1401的暴露部分。在一些實施例中，介電層1401的暴露部分可以餘留在凹槽2201中。
參考第23A、23B、及23C圖，在凹槽2201（參見第22A及22B圖）中形成閘極介電層2301及閘極電極層2303。在一些實施例中，在凹槽2201中順應性地沉積閘極介電層2301。在一些實施例中，此閘極介電層2301包括氧化矽、氮化矽、或上述之多層膜。在其他實施例中，閘極介電層2301包括高介電常數（high-k）介電材料，並且在這些實施例中，閘極介電層2301可以具有大於約7.0的介電常數數值，且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、及上述之組合的金屬氧化物或金屬矽酸鹽（metal silicate）。閘極介電層2301的形成方法可以包括分子束沉積（molecular-beam deposition, MBD）、原子層沉積（ALD）、電漿增強化學氣相沉積（PECVD）、上述之組合、或類似方法。
進一步參考第23A、23B、及23C圖，在形成凹槽2201（參見第22A及22B圖）時，沒有去除位於鰭片1303的通道區上的介電層1401的實施例中，介電層1401位於鰭片1303的通道區之上的部份可以作為閘極介電層2301及鰭片1303的通道區之間的界面層。在形成凹槽2201時，去除了位於鰭片1303的通道區上的介電層1401的實施例中，可以在形成閘極介電層2301之前，先在鰭片1303的通道區之上形成一或多層界面層，並且閘極介電層2301形成在此一或多層界面層之上。上述界面層有助於緩衝隨後形成的高介電常數介電層及其下方的半導體材料。在一些實施例中，這些界面層包括化學氧化矽，其可以由化學反應所形成。舉例來說，可以使用去離子水（deionized water）＋臭氧（ozone, O3 ）、NH4 OH+H2 O2 +H2 O （APM）、或其他方法來形成化學氧化物。在其他實施例中，可以利用不同材料或製程（例如，熱氧化或沉積製程）來形成界面層。
接下來，在閘極介電層2301之上沉積閘極電極層2303，並填充凹槽2201（參見第22A及22B圖）的剩餘部分。在一些實施例中，閘極電極層2303可以包括一或多層的合適導電材料。此閘極電極層2303可以包括擇自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt、Zr、及上述之組合所組成的群組的金屬。在一些實施例中，閘極電極層2303可以包括擇自由TiN、WN、TaN、Ru、及上述之組合所組成的群組的材料。可以使用例如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni、及Ni-Ta的金屬合金及/或例如WNx 、TiNx 、MoNx 、TaNx 、及TaSix Ny 的金屬氮化物。可以使用合適的製程來形成閘極電極層2303，例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、電鍍（plating）、上述之組合、或類似方法。在使用閘極電極層2303填充凹槽2201之後，可以進行例如化學機械研磨製程的平坦化製程，以去除閘極介電層2301及閘極電極層2303的過量部分，此過量部分位於介電層2105的頂表面之上。因此，閘極電極層2303及閘極介電層2301的剩餘部分形成鰭式場效電晶體裝置200的置換閘極2305。在其他實施例中，可以保留閘極1503（參見第21A及21B圖），而不是使用置換閘極2305取代閘極1503。
參考第24A、24B、及24C圖，在介電層2105及置換閘極2305之上形成介電層2401。介電層2401亦可以稱為層間介電（interlayer dielectric, ILD）層。在一些實施例中，可以使用相似於前面關於第21A、21B、及21C圖所述的介電層2105的材料及方法來形成介電層2401，且於此不再贅述。在一些實施例中，介電層2105及介電層2401由相同的材料所形成。在其他實施例中，介電層2105及介電層2401由不同的材料所形成。圖案化上述襯層2101、前驅物浸透層2103、以及介電層2105及2401以形成開口2403及2405。在一些實施例中，可以使用一或多道合適的蝕刻製程來圖案化襯層2101、前驅物浸透層2103、以及介電層2105及2401，例如非等向性乾式蝕刻製程、或類似製程。上述開口2403暴露出個別置換閘極2305。上述開口2405暴露出個別磊晶源極/汲極區1901。
參考第24A、24B、及24C圖，藉由開口2405形成自對準（self-aligned）矽化物（silicide/salicide）層2407。在一些實施例中，在開口2405中沉積金屬材料。此金屬材料可以包括Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、上述之組合、或類似材料，並且可以使用物理氣相沉積、電鍍、或類似方法來形成。隨後，進行退火製程以形成矽化物層2407。在其中磊晶源極/汲極區1901包括矽的一些實施例中，上述退火製程使金屬材料與矽反應，以形成此金屬材料的矽化物。
參考第25A、25B、及25C圖，在開口2403（參見第24A及24B圖）形成接觸插塞2501，且在開口2405（參見第24B及24C圖）中形成接觸插塞2503。在一些實施例中，在開口2403及2405中沉積襯層（例如，擴散阻障層、黏著層、或類似膜層）及導電材料。上述襯層可以包括鈦（titanium）、氮化鈦（titanium nitride）、鉭（tantalum）、氮化鉭（tantalum nitride）、上述之組合、或類似材料。隨後，使用導電材料填充開口2403及2405。此導電材料可以是銅（copper）、銅合金、銀（silver）、金（gold）、鎢（tungsten）、鋁（aluminum）、鎳（nickel）、上述之組合、或類似材料。可以進行例如化學機械研磨的平坦化製程以從介電層2401的頂表面去除過量的材料。襯層及導電材料的剩餘部分形成接觸插塞2501及2503。上述接觸插塞2501物理性及電性耦接至置換閘極2305。上述接觸插塞2503透過矽化物層2407物理性及電性耦接至磊晶源極/汲極區1901。
第26A、26B及26C圖係根據一些實施例，繪示出鰭式場效電晶體裝置2600的剖面示意圖。為了強調鰭式場效電晶體裝置2600與第25A、25B及25C圖中的鰭式場效電晶體裝置200的不同之處，使用相同的參照符號來標示這些鰭式場效電晶體裝置的共同部件，且於此不再贅述。在一些實施例中，可以使用與鰭式場效電晶體裝置200相似的方法來形成鰭式場效電晶體裝置2600，且於此不再贅述。在所繪示的實施例中，省略前驅物浸透層2103（參見第21A、21B及21C圖）的形成，並且直接在襯層2101上形成介電層2105。
第27A、27B及27C圖係根據一些實施例，繪示出鰭式場效電晶體裝置2700的剖面示意圖。為了強調鰭式場效電晶體裝置2700與第25A、25B及25C圖中的鰭式場效電晶體裝置200的不同之處，使用相同的參照符號來標示這些鰭式場效電晶體裝置的共同部件，且於此不再贅述。在一些實施例中，可以使用與鰭式場效電晶體裝置200相似的方法來形成鰭式場效電晶體裝置2700，且於此不再贅述。在所繪示的實施例中，省略前驅物浸透層501（參見第5A圖）的形成，並且直接在襯層401上形成介電層601。
第28圖係根據一些實施例，繪示出形成鰭式場效電晶體裝置的方法2800的流程圖。方法2800從步驟2801開始，如前面關於第2A及3A圖所述的，在基板（例如，舉例來說，如第3A圖所繪示的基板201）中形成溝槽（例如，舉例來說，如第3A圖所繪示的溝槽301），以使鄰近溝槽之間的基板的部份形成半導體條（例如，舉例來說，如第3A圖所繪示的半導體條303）。在步驟2803中，如前面關於第4A-6A、12A及13圖所述的，在溝槽中形成隔離區（例如，舉例來說，如第13A圖所繪示的隔離區1301），以使半導體條在隔離區上方延伸的部份形成鰭片（例如，舉例來說，如第13A圖所繪示的鰭片1303）。在一些實施例中，步驟2803可以包括進行前面關於第7圖所述的介電質間隙填充製程700。在其他實施例中，步驟2803可以包括進行前面關於第8圖所述的介電質間隙填充製程800。在另一些實施例中，步驟2803可以包括進行前面關於第9圖所述的介電質間隙填充製程900。在另一些實施例中，步驟2803可以包括進行前面關於第10圖所述的介電質間隙填充製程1000。在步驟2805中，如前面關於第14A、14B及15A-15C圖所述的，沿著鰭片的側壁及頂表面形成犧牲閘極（例如，舉例來說，如第15A及15B圖所繪示的閘極1503）。在步驟2807中，如前面關於第18A-18C及19A-19C圖所述的，在鰭片中形成磊晶源極/汲極區（例如，舉例來說，如第19B及19C圖所繪示的磊晶源極/汲極區1901）。在步驟2809中，如前面關於第21A-21C圖所述的，在鄰近犧牲閘極之間形成第一介電層（例如，舉例來說，如第21B及21C圖所繪示的介電層2105）。在一些實施例中，步驟2809可以包括進行前面關於第7圖所述的介電質間隙填充製程700。在其他實施例中，步驟2809可以包括進行前面關於第8圖所述的介電質間隙填充製程800。在另一些實施例中，步驟2809可以包括進行前面關於第9圖所述的介電質間隙填充製程900。在另一些實施例中，步驟2809可以包括進行前面關於第10圖所述的介電質間隙填充製程1000。在步驟2811中，如前面關於第22A-22C及23A-23C圖所述的，使用置換閘極（例如，舉例來說，如第23A及23B圖所繪示的置換閘極2305）取代犧牲閘極。在步驟2813中，如前面關於第24A-24C圖所述的，在第一介電層及置換閘極之上形成第二介電層（例如，舉例來說，如第24A-24C圖所繪示的介電層2401）。在步驟2815中，如前面關於第24A-24C及25A-25C圖所述的，形成閘極接觸插塞（例如，舉例來說，如第25A-25C圖所繪示的接觸插塞2501）及源極/汲極接觸插塞（例如，舉例來說，如第25A-25C圖所繪示的接觸插塞2503）。
根據一實施例，此方法包括：在基板中形成溝槽；沿著溝槽的側壁及底部形成襯層；在襯層之上形成富矽層，其中形成富矽層的步驟包括：在第一時間區間將第一矽前驅物流送至製程腔體中；以及在第二時間區間將第二矽前驅物及第一氧前驅物流送至製程腔體中，上述第二時間區間與上述第一時間區間不同；以及在富矽層之上形成介電層。在一實施例中，形成富矽層的步驟更包括：在第三時間區間將第三矽前驅物流送至製程腔體中；以及在第四時間區間將第四矽前驅物及第二氧前驅物流送至製程腔體中，上述第四時間區間與第三時間區間不同。在一實施例中，第一矽前驅物及第二矽前驅物包括相同的化學物質。在一實施例中，此方法更包括對介電層進行紫外線/氧處理。在一實施例中，對介電層進行紫外線/氧處理的步驟包括在氧環境中對介電層進行紫外線輻射。在一實施例中，此方法更包括在進行紫外線/氧處理之後，對介電層進行熱處理。
根據一實施例，一方法包括：圖案化基板以在其中形成多個溝槽，位於這些鄰近溝槽之間的基板的部分形成多個半導體條；以及在這些溝槽中形成多個隔離區，半導體條延伸至這些隔離區上方的部分形成多個鰭片，其中形成這些隔離區的步驟包括：在這些溝槽中順應性地形成第一襯層；在第一襯層之上形成第一富矽層，其中形成第一富矽層的步驟包括：將第一矽前驅物流送至製程腔體中第一循環次數；以及將第二矽前驅物及第一氧前驅物流送至製程腔體中第二循環次數，上述第二循環次數與第一循環次數不同；以及在第一富矽層之上形成第一介電層。在一實施例中，形成第一富矽層的步驟更包括：將第三矽前驅物流送至製程腔體中第三循環次數；以及將第四矽前驅物及第二氧前驅物流送至製程腔體中第四循環次數，上述第四循環次數與第三循環次數不同。在一實施例中，在這些溝槽中順應性地形成第一襯層的步驟包括使用原子層沉積製程沿著這些溝槽的側壁及底部沉積介電材料。在一實施例中，形成第一介電層的步驟包括將第三矽前驅物、第二氧前驅物、以及含氧電漿流送至製程腔體中第三循環次數。在一實施例中，此方法更包括：沿著這些鰭片的側壁及頂表面形成多個犧牲閘極；在這些犧牲閘極之上順應性地形成第二襯層；在第二襯層之上形成第二富矽層，其中形成第二富矽層的步驟包括：將第三矽前驅物流送至製程腔體中第三循環次數；以及將第四矽前驅物及第二氧前驅物流送至製程腔體中第四循環次數，上述第四循環次數與第三循環次數不同；以及在第二富矽層之上形成第二介電層。在一實施例中，此方法更包括：對第一介電層進行紫外線/氧處理；以及在進行紫外線/氧處理之後，對第一介電層進行熱處理。在一實施例中，對第一介電層進行紫外線/氧處理的步驟包括在氧環境中對第一介電層進行紫外線輻射。
根據一實施例，一方法包括：在基板中形成多個隔離區，基板在這些鄰近隔離區之間及之上延伸的部分形成多個鰭片；沿著這些鰭片的側壁及頂表面形成多個犧牲閘極；沿著這些犧牲閘極的側壁及頂表面形成第一襯層；在第一襯層之上形成第一富矽層，其中形成第一富矽層的步驟包括：將第一矽前驅物流送至製程腔體中第一循環次數；以及將第二矽前驅物及第一氧前驅物流送至製程腔體中第二循環次數，上述第二循環次數與第一循環次數不同；以及在第一富矽層之上形成第一介電層。在一實施例中，形成第一富矽層的步驟更包括：將第三矽前驅物流送至製程腔體中第三循環次數；以及將第四矽前驅物及第二氧前驅物流送至製程腔體中第四循環次數，上述第四循環次數與第三循環次數不同。在一實施例中，形成這些隔離區的步驟包括：圖案化基板以在基板中形成多個溝槽；在這些溝槽中順應性地形成第二襯層；在第二襯層之上形成第二富矽層，其中形成第二富矽層的步驟包括：將第三矽前驅物流送至製程腔體中第三循環次數；以及將第四矽前驅物及第二氧前驅物流送至製程腔體中第四循環次數，上述第四循環次數與第三循環次數不同；以及在第二富矽層之上形成第二介電層。在一實施例中，形成第一介電層的步驟包括將第三矽前驅物、第二氧前驅物、以及含氧電漿流送至製程腔體中第三循環次數。在一實施例中，此方法更包括對第一介電層進行紫外線/氧處理。在一實施例中，此方法更包括在進行紫外線/氧處理之後，對第一介電層進行熱處理。在一實施例中，上述第一矽前驅物及第二矽前驅物包括相同的化學物質。
可以使用任何合適的方法來形成上述鰭片。舉例來說，可以使用一或多道光微影製程來形成鰭片，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程組合了光微影及自對準製程，舉例來說，這可以使所創造的圖案具有較使用單一、直接的光微影製程可獲得的節距更小的節距的圖案。舉例來說，在一實施例中，在基板之上形成犧牲層，並且使用光微影製程來圖案化此犧牲層。使用自對準製程沿著圖案化犧牲層旁邊形成間隔物。接著去除此犧牲層，且接著可以使用這些留下的間隔物來圖案化鰭片。
以上概略說明了本發明數個實施例的部件，使所屬技術領域內具有通常知識者對於本揭露可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭露實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
100、200、2600、2700‧‧‧鰭式場效電晶體裝置 101、201‧‧‧基板 103、1301‧‧‧隔離區 105、1303‧‧‧鰭片 107‧‧‧閘極介電質 109‧‧‧閘極電極 111、113‧‧‧源極/汲極區 203、1405、1501‧‧‧遮罩 203A、203B‧‧‧遮罩層 301‧‧‧溝槽 303‧‧‧半導體條 401、2101‧‧‧襯層 501、2103‧‧‧前驅物浸透層 601、1401、1601、2105、2401‧‧‧介電層 603‧‧‧接縫 700、800、900、1000‧‧‧介電質間隙填充製程 701、703、705、707、709、801、803、805、807、809、811、813、901、903、1001、1003、2801、2803、2805、2807、2809、2811、2813、2815‧‧‧步驟 1101、1103、1105‧‧‧結構式 1403、2303‧‧‧閘極電極層 1503‧‧‧閘極 1505‧‧‧輕摻雜源極/汲極區 1701‧‧‧間隔物 1801、2201‧‧‧凹槽 1901‧‧‧磊晶源極/汲極區 2301‧‧‧閘極介電層 2305‧‧‧置換閘極 2403、2405‧‧‧開口 2407‧‧‧矽化物層 2501、2503‧‧‧接觸插塞 2800‧‧‧方法 A-A、B-B、C-C‧‧‧參考剖面 H1‧‧‧高度 W1‧‧‧寬度 N1、N2、N3、N4、N5、N6、N7‧‧‧循環次數
以下將配合所附圖式詳述本發明的一些實施例。應注意的是，依據在業界的標準做法，各種部件並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的部件。 第1圖係根據一些實施例，繪示出鰭式場效電晶體（fin field effect transistors, FinFETs）裝置的透視圖。 第2A-6A圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第7圖係根據一些實施例，繪示出介電質間隙填充製程（dielectric gap-filling process）的流程圖。 第8圖係根據一些實施例，繪示出介電質間隙填充製程的流程圖。 第9圖係根據一些實施例，繪示出介電質間隙填充製程的流程圖。 第10圖係根據一些實施例，繪示出介電質間隙填充製程的流程圖。 第11圖係根據一些實施例，繪示出前驅物的結構式。 第12A及13A圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第14A及14B圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第15A、15B及15C圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第16A、16B及16C圖係根據一些實施例，繪示出形成包括中介物及扇出型封裝的封裝體的各個中間階段的剖面示意圖。 第17A、17B及17C圖係根據一些實施例，繪示出金屬間隔物的俯視示意圖。 第18A、18B及18C圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第19A、19B及19C圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第20C圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第21A、21B及21C圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第22A、22B及22C圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第23A、23B及23C圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第24A、24B及24C圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第25A、25B及25C圖係根據一些實施例，繪示出製造鰭式場效電晶體裝置的各個中間階段的剖面示意圖。 第26A、26B及26C圖係根據一些實施例，繪示出鰭式場效電晶體裝置的剖面示意圖。 第27A、27B及27C圖係根據一些實施例，繪示出鰭式場效電晶體裝置的剖面示意圖。 第28圖係根據一些實施例，繪示出形成鰭式場效電晶體裝置的方法的流程圖。
700‧‧‧介電質間隙填充製程
701、703、705、707、709‧‧‧步驟

Claims (20)

  1. 一種半導體裝置的形成方法，包括： 在一基板中形成一溝槽； 沿著該溝槽的側壁及底部形成一襯層；以及 在該襯層之上形成一富矽層（silicon-rich layer），其中形成該富矽層的步驟包括： 在一第一時間區間（interval）將一第一矽前驅物流送至一製程腔體中； 在一第二時間區間將一第二矽前驅物及一第一氧前驅物流送至該製程腔體中，該第二時間區間與該第一時間區間不同；以及 在該富矽層之上形成一介電層。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中形成該富矽層的步驟更包括： 在一第三時間區間將一第三矽前驅物流送至該製程腔體中；以及 在一第四時間區間將一第四矽前驅物及一第二氧前驅物流送至該製程腔體中，該第四時間區間與該第三時間區間不同。
  3. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該第一矽前驅物及該第二矽前驅物包括一相同的化學物質。
  4. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括對該介電層進行一紫外線/氧處理（ultraviolet/oxygen treatment）。
  5. 如申請專利範圍第4項所述之半導體裝置的形成方法，其中對該介電層進行該紫外線/氧處理的步驟包括在一氧環境中對該介電層進行一紫外線輻射。
  6. 如申請專利範圍第4項所述之半導體裝置的形成方法，更包括在進行該紫外線/氧處理之後，對該介電層進行一熱處理。
  7. 一種半導體裝置的形成方法，包括： 圖案化一基板以在其中形成多個溝槽，位於該些鄰近溝槽之間的該基板的部分形成多個半導體條（strip）；以及 在該些溝槽中形成多個隔離區，該些半導體條延伸至該些隔離區上方的部分形成多個鰭片（fin），其中形成該些隔離區的步驟包括： 在該些溝槽中順應性地形成一第一襯層；以及 在該第一襯層之上形成一第一富矽層，其中形成該第一富矽層的步驟包括： 將一第一矽前驅物流送至一製程腔體中一第一循環次數； 將一第二矽前驅物及一第一氧前驅物流送至該製程腔體中一第二循環次數，該第二循環次數與該第一循環次數不同；以及 在該第一富矽層之上形成一第一介電層。
  8. 如申請專利範圍第7項所述之半導體裝置的形成方法，其中形成該第一富矽層的步驟更包括： 將一第三矽前驅物流送至該製程腔體中一第三循環次數；以及 將一第四矽前驅物及一第二氧前驅物流送至該製程腔體中一第四循環次數，該第四循環次數與該第三循環次數不同。
  9. 如申請專利範圍第7項所述之半導體裝置的形成方法，其中在該些溝槽中順應性地形成該第一襯層的步驟包括使用一原子層沉積（atomic layer deposition, ALD）製程沿著該些溝槽的側壁及底部沉積一介電材料。
  10. 如申請專利範圍第7項所述之半導體裝置的形成方法，其中形成該第一介電層的步驟包括將一第三矽前驅物、一第二氧前驅物、以及一含氧電漿流送至該製程腔體中一第三循環次數。
  11. 如申請專利範圍第7項所述之半導體裝置的形成方法，更包括： 沿著該些鰭片的側壁及頂表面形成多個犧牲閘極； 在該些犧牲閘極之上順應性地形成一第二襯層；以及 在該第二襯層之上形成一第二富矽層，其中形成該第二富矽層的步驟包括： 將一第三矽前驅物流送至該製程腔體中一第三循環次數； 將一第四矽前驅物及一第二氧前驅物流送至該製程腔體中一第四循環次數，該第四循環次數與該第三循環次數不同；以及 在該第二富矽層之上形成一第二介電層。
  12. 如申請專利範圍第7項所述之半導體裝置的形成方法，更包括： 對該第一介電層進行一紫外線/氧處理；以及 在進行該紫外線/氧處理之後，對該第一介電層進行一熱處理。
  13. 如申請專利範圍第12項所述之半導體裝置的形成方法，其中對該第一介電層進行該紫外線/氧處理的步驟包括在一氧環境中對該第一介電層進行一紫外線輻射。
  14. 一種半導體裝置的形成方法，包括： 在一基板中形成多個隔離區，該基板在該些鄰近隔離區之間及之上延伸的部分形成多個鰭片； 沿著該些鰭片的側壁及頂表面形成多個犧牲閘極； 沿著該些犧牲閘極的側壁及在該些犧牲閘極的頂表面之上形成一第一襯層；以及 在該第一襯層之上形成一第一富矽層，其中形成該第一富矽層的步驟包括： 將一第一矽前驅物流送至一製程腔體中一第一循環次數； 將一第二矽前驅物及一第一氧前驅物流送至該製程腔體中一第二循環次數，該第二循環次數與該第一循環次數不同；以及 在該第一富矽層之上形成一第一介電層。
  15. 如申請專利範圍第14項所述之半導體裝置的形成方法，其中形成該第一富矽層的步驟更包括： 將一第三矽前驅物流送至該製程腔體中一第三循環次數；以及 將一第四矽前驅物及一第二氧前驅物流送至該製程腔體中一第四循環次數，該第四循環次數與該第三循環次數不同。
  16. 如申請專利範圍第14項所述之半導體裝置的形成方法，其中形成該些隔離區的步驟包括： 圖案化該基板以在該基板中形成多個溝槽； 在該些溝槽中順應性地形成一第二襯層；以及 在該第二襯層之上形成一第二富矽層，其中形成該第二富矽層的步驟包括： 將一第三矽前驅物流送至該製程腔體中一第三循環次數； 將一第四矽前驅物及一第二氧前驅物流送至該製程腔體中一第四循環次數，該第四循環次數與該第三循環次數不同；以及 在該第二富矽層之上形成一第二介電層。
  17. 如申請專利範圍第14項所述之半導體裝置的形成方法，其中形成該第一介電層的步驟包括將一第三矽前驅物、一第二氧前驅物、以及一含氧電漿流送至該製程腔體中一第三循環次數。
  18. 如申請專利範圍第14項所述之半導體裝置的形成方法，更包括對該第一介電層進行一紫外線/氧處理。
  19. 如申請專利範圍第18項所述之半導體裝置的形成方法，更包括在進行該紫外線/氧處理之後，對該第一介電層進行一熱處理。
  20. 如申請專利範圍第14項所述之半導體裝置的形成方法，其中該第一矽前驅物及該第二矽前驅物包括一相同的化學物質。
TW108123345A 2018-07-16 2019-07-03 半導體裝置的形成方法 TWI722471B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/036,054 US10748808B2 (en) 2018-07-16 2018-07-16 Dielectric gap-filling process for semiconductor device
US16/036,054 2018-07-16

Publications (2)

Publication Number Publication Date
TW202006798A true TW202006798A (zh) 2020-02-01
TWI722471B TWI722471B (zh) 2021-03-21

Family

ID=69138807

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108123345A TWI722471B (zh) 2018-07-16 2019-07-03 半導體裝置的形成方法

Country Status (5)

Country Link
US (4) US10748808B2 (zh)
KR (1) KR102271587B1 (zh)
CN (1) CN110729243B (zh)
DE (1) DE102019117007A1 (zh)
TW (1) TWI722471B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI775304B (zh) * 2020-05-20 2022-08-21 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11437492B2 (en) 2020-05-20 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102655419B1 (ko) 2019-05-14 2024-04-05 삼성전자주식회사 반도체 장치
US11527653B2 (en) * 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW559984B (en) * 2000-10-11 2003-11-01 Macronix Int Co Ltd Method for producing shallow trench isolation
US6784077B1 (en) * 2002-10-15 2004-08-31 Taiwan Semiconductor Manufacturing Co. Ltd. Shallow trench isolation process
US7098502B2 (en) * 2003-11-10 2006-08-29 Freescale Semiconductor, Inc. Transistor having three electrically isolated electrodes and method of formation
KR101100428B1 (ko) * 2005-09-23 2011-12-30 삼성전자주식회사 ＳＲＯ(Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｏｘｉｄｅ) 및 이를적용한 반도체 소자의 제조방법
US7622162B1 (en) * 2007-06-07 2009-11-24 Novellus Systems, Inc. UV treatment of STI films for increasing tensile stress
US7541297B2 (en) * 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
KR101060256B1 (ko) * 2008-01-14 2011-08-30 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US8772904B2 (en) * 2012-06-13 2014-07-08 United Microelectronics Corp. Semiconductor structure and process thereof
CN104979266B (zh) * 2014-04-02 2019-03-29 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
KR102224849B1 (ko) * 2015-03-24 2021-03-08 삼성전자주식회사 스트레서를 갖는 반도체 소자 및 그 제조 방법
CN106328702B (zh) * 2015-06-15 2020-03-06 联华电子股份有限公司 填充半导体元件间隙的方法及其形成的半导体元件
US9991154B2 (en) * 2016-02-25 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a fin field effect transistor and a shallow trench isolation
US10535550B2 (en) * 2017-08-28 2020-01-14 International Business Machines Corporation Protection of low temperature isolation fill
US10332884B2 (en) * 2017-11-02 2019-06-25 United Microelectronics Corp. FinFET semiconductor device
US11462436B2 (en) * 2017-11-30 2022-10-04 Intel Corporation Continuous gate and fin spacer for advanced integrated circuit structure fabrication
US10756204B2 (en) * 2017-11-30 2020-08-25 Intel Corporation Fin trim isolation with single gate spacing for advanced integrated circuit structure fabrication
US10510861B1 (en) * 2018-06-15 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Gaseous spacer and methods of forming same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI775304B (zh) * 2020-05-20 2022-08-21 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11437492B2 (en) 2020-05-20 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11916132B2 (en) 2020-05-20 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Also Published As

Publication number Publication date
US11742238B2 (en) 2023-08-29
US20200020569A1 (en) 2020-01-16
CN110729243B (zh) 2022-05-31
KR20200008506A (ko) 2020-01-28
US20200365448A1 (en) 2020-11-19
US11488855B2 (en) 2022-11-01
US20220384248A1 (en) 2022-12-01
KR102271587B1 (ko) 2021-07-05
CN110729243A (zh) 2020-01-24
TWI722471B (zh) 2021-03-21
DE102019117007A1 (de) 2020-01-16
US20230360960A1 (en) 2023-11-09
US10748808B2 (en) 2020-08-18

Similar Documents

Publication Publication Date Title
US11756864B2 (en) Contact plugs for semiconductor device
TWI579925B (zh) 半導體結構及其製造方法
US11682589B2 (en) CMOS finFET structures including work-function materials having different proportions of crystalline orientations and methods of forming the same
TWI722471B (zh) 半導體裝置的形成方法
TW201913756A (zh) 半導體裝置的形成方法、鰭式場效電晶體裝置及其形成方法
CN112530904A (zh) 接触结构及其形成方法
US10643902B2 (en) Semiconductor device and method for atomic layer deposition of a dielectric over a substrate
US11101366B2 (en) Remote plasma oxide layer
TWI737007B (zh) 積體電路裝置及其形成方法
US11640977B2 (en) Non-conformal oxide liner and manufacturing methods thereof
TWI739147B (zh) 半導體裝置及其形成方法
US10700177B2 (en) Semiconductor device with low resistivity contact structure and method for forming the same
US20240021501A1 (en) Contact plugs for semiconductor device and method of forming same
US11823955B2 (en) Multi-layered insulating film stack
US20230238271A1 (en) Semiconductor Device and Method
TW202331940A (zh) 半導體結構及其製造方法