KR20200124588A - 콘택 형성에서의 상 제어 - Google Patents

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KR20200124588A
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이-리 첸
핀-웬 첸
유안-첸 수
웨이-정 린
치-웨이 창
밍-싱 차이
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Abstract

방법은, 제1 금속 피쳐를 형성하는 것, 제1 금속 피쳐 위에 유전체 층을 형성하는 것, 제1 금속 피쳐의 상부면이 개구를 통해 노출되도록, 유전체 층을 에칭하여 개구를 형성하는 것, 및 제1 금속 피쳐의 상부 표면에 제1 처리를 수행하는 것을 포함한다. 제1 처리는 개구를 통해 수행되고, 제1 처리는 제1 처리 가스를 사용하여 수행된다. 제1 처리 이후, 제2 처리가 개구를 통해 수행되고, 제2 처리는 제1 처리 가스와는 상이한 제2 처리 가스를 사용하여 수행된다. 제2 금속 피쳐가 개구에 퇴적된다.

Description

콘택 형성에서의 상 제어{PHASE CONTROL IN CONTACT FORMATION}
반도체 집적 회로(IC) 산업은 기하 급수적 성장을 경험하여 왔다. IC 재료 및 설계에서의 기술적 진보는 IC의 세대를 생성하였는데, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화의 과정에서, 기능 밀도(예를 들면, 단위 칩 면적당 상호 연결되는 디바이스의 수)가 일반적으로 증가하였고, 한편 기하학적 형상 사이즈(예를 들면, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이러한 축소 프로세스는, 일반적으로, 생산 효율성을 증가시키는 것 및 관련 비용을 더 낮추는 것에 의해 이점을 제공한다.
디바이스의 축소에 수반하여, 제조업자는 디바이스의 축소를 용이하게 하기 위해 새로운 그리고 상이한 재료 및/또는 재료의 조합을 사용하고 있다. 축소는, 단독으로 그리고 새롭고 상이한 재료와 조합하여, 더 큰 기하학적 형상의 이전 세대에 의해 제시되지 않았을 수도 있는 도전 과제로 또한 이어졌다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1 내지 도 7, 도 8a, 도 8b, 도 9, 도 10, 도 11a, 도 11b, 및 도 12 내지 도 16은, 몇몇 실시형태에 따른, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 콘택 플러그의 형성에 있어서의 중간 단계의 사시도 및 단면도를 예시한다.
도 17은, 몇몇 실시형태에 따른, FinFET 및 콘택 플러그의 단면도를 예시한다.
도 18 내지 도 20은, 몇몇 실시형태에 따른, FinFET 및 콘택 플러그의 형성에서의 중간 단계의 사시도 및 단면도를 예시한다.
도 21은, 몇몇 실시형태에 따른, FinFET 및 콘택 플러그의 단면도를 예시한다.
도 22는, 몇몇 실시형태에 따른, 콘택 저항 값의 누적 백분율을, 정규화된 콘택 저항 값의 함수로서 나타내는 결과를 예시한다.
도 23은, 몇몇 실시형태에 따른, FinFET 및 콘택 플러그를 형성하기 위한 프로세스 플로우를 예시한다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 장치(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
트랜지스터와 콘택 플러그 및 대응하는 형성 프로세스가 다양한 실시형태에 따라 제공된다. 트랜지스터 및 콘택 플러그를 형성하는 중간 단계는 몇몇 실시형태에 따라 예시된다. 몇몇 실시형태의 몇몇 변형예가 논의된다. 다양한 도면 및 예시적인 실시형태 전체에 걸쳐, 동일한 참조 번호는 동일한 엘리먼트를 가리키기 위해 사용된다. 몇몇 실시형태에 따르면, 본 개시의 개념을 설명하기 위해 핀 전계 효과 트랜지스터(FinFET)의 형성이 예로서 사용된다. 평면형 트랜지스터 및 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터와 같은 다른 타입의 트랜지스터 및 대응하는 콘택 플러그가 또한 본 개시의 개념을 채택할 수도 있다.
또한, 본 개시의 개념은, 상부 금속 피쳐(upper metallic feature)가, 금속 라인, 비아, 콘택 플러그, 또는 등등과 같은 기저의 금속 피쳐(underlying metallic feature)와 접촉하도록 형성될 때마다 다른 연결부의 형성에 적용될 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 기저의 금속 피쳐의 표면은, 후속하여 형성된 상부 금속 피쳐에서 더 균일한 상 형성이 나타날 수도 있도록, 산소, 규소, 붕소, 인, 비소, 또는 등등과 같은 소정의 원소로 처리되거나 또는 주입되고, 그러므로, 각각의 웨이퍼 또는 다이 전체에 걸친 상부 금속 피쳐의 저항률은 더 균일하다.
도 1 내지 도 7, 도 8a, 도 8b, 도 9, 도 10, 도 11a, 도 11b, 및 도 12 내지 도 16은, 본 개시의 몇몇 실시형태에 따른, 핀 전계 효과 트랜지스터(FinFET) 및 콘택 플러그의 형성에서의 중간 단계의 단면도 및 사시도를 예시한다. 이들 도면에서 도시되는 프로세스는 또한, 도 23에서 도시되는 바와 같이, 프로세스 플로우(200)에서 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은, 벌크 반도체 기판(bulk semiconductor substrate), 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판, 또는 등등과 같은 반도체 기판일 수도 있는데, 반도체 기판은 (예를 들면, p형 또는 n형 도펀트로) 도핑될 수도 있거나 도핑되지 않을 수도 있다. 반도체 기판(20)은 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부일 수도 있다. 일반적으로, SOI 기판은, 절연체 층(insulator layer) 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들면, 매립 산화물(buried oxide; BOX) 층, 또는 실리콘 산화물 층, 또는 등등일 수도 있다. 절연체 층은, 기판, 통상적으로, 실리콘 기판 또는 유리 기판 상에 제공된다. 다른 기판, 예컨대 다층 기판 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다. 몇몇 실시형태에서, 반도체 기판(20)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다.
도 1을 참조하면, 웰 영역(22)이 기판(20)에 형성된다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(202)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 웰 영역(22)은, 인, 비소, 안티몬, 또는 등등일 수도 있는 n형 불순물을 기판(20)에 주입하는 것에 의해 형성되는 n형 웰 영역이다. 본 개시의 다른 실시형태에 따르면, 웰 영역(22)은, 붕소, 인듐, 또는 등등일 수도 있는 p형 불순물을 기판(20)에 주입하는 것에 의해 형성되는 p형 웰 영역이다. 결과적으로 나타나는 웰 영역(22)은 기판(20)의 상부 표면까지 연장될 수도 있다. n형 또는 p형 불순물 농도는 1018 cm-3 이하일 수도 있는데, 예컨대 대략 1017 cm-3과 대략 1018 cm-3 사이의 범위 내에 있을 수도 있다.
도 2를 참조하면, 분리 영역(isolation region)(24)은 기판(20)의 상부 표면으로부터 기판(20)으로 연장되도록 형성된다. 분리 영역(24)은 이하에서 얕은 트렌치 분리(Shallow Trench Isolation; STI) 영역으로 대안적으로 지칭된다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(204)로서 예시된다. 이웃하는 STI 영역(24) 사이의 기판(20)의 부분은 반도체 스트립(semiconductor strip)(26)으로 지칭된다. STI 영역(24)을 형성하기 위해, 패드 산화물 층(pad oxide layer)(28) 및 하드 마스크 층(hard mask layer)(30)이 반도체 기판(20) 상에 형성되고, 그 다음 패턴화된다. 패드 산화물 층(28)은 실리콘 산화물로 형성되는 박막일 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 패드 산화물 층(28)은, 반도체 기판(20)의 상부 표면 층이 산화되는 열 산화 프로세스에서 형성된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이에서 접착 층(adhesion layer)으로서 작용한다. 패드 산화물 층(28)은 또한 하드 마스크 층(30)을 에칭하기 위한 에칭 정지 층(etch stop layer)으로서 작용할 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 하드 마스크 층(30)은, 예를 들면, 저압 화학 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)을 사용하여 실리콘 질화물(silicon nitride)로 형성된다. 본 개시의 다른 실시형태에 따르면, 하드 마스크 층(30)은 실리콘의 열적 질화(thermal nitridation), 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)에 의해 형성된다. 포토레지스트(도시되지 않음)가 하드 마스크 층(30) 상에 형성되고 그 다음 패턴화된다. 그 다음, 하드 마스크 층(30)이 패턴화된 포토레지스트를 에칭 마스크로서 사용하여 패턴화되어, 도 2에서 도시되는 바와 같이, 하드 마스크(30)를 형성한다.
다음으로, 패턴화된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되고, 후속하여, 기판(20) 내의 결과적으로 나타나는 트렌치를 유전체 재료(들)로 충전한다. 화학적 기계적 연마(Chemical Mechanical Polish; CMP) 프로세스 또는 기계적 연삭 프로세스(mechanical grinding process)와 같은 평탄화 프로세스가 수행되어 유전체 재료의 잉여 부분(excess portion)을 제거하고, 유전체 재료(들)의 나머지 부분은 STI 영역(24)이다. STI 영역(24)은 기판(20)의 표면 층의 열 산화를 통해 형성되는 열 산화물일 수도 있는 라이너 유전체(도시되지 않음)를 포함할 수도 있다. 라이너 유전체는 또한, 예를 들면, 원자 층 퇴적(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학 기상 증착(Chemical Vapor Deposition; CVD)을 사용하여 형성되는 퇴적된 실리콘 산화물 층, 실리콘 질화물 층, 또는 등등일 수도 있다. STI 영역(24)은 또한 라이너 산화물 위에 유전체 재료를 포함할 수도 있는데, 유전체 재료는 유동 가능 화학 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅(spin-on coating), 또는 등등을 사용하여 형성될 수도 있다. 라이너 유전체 위의 유전체 재료는 몇몇 실시형태에 따르면 실리콘 산화물을 포함할 수도 있다.
하드 마스크(30)의 상부 표면 및 STI 영역(24)의 상부 표면은 서로 실질적으로 수평일 수도 있다. 반도체 스트립(26)은 이웃하는 STI 영역(24) 사이에 있다. 본 개시의 몇몇 실시형태에 따르면, 반도체 스트립(26)은 원래의 기판(20)의 일부이고, 그러므로, 반도체 스트립(26)의 재료는 기판(20)의 것과 동일하다. 본 개시의 다른 실시형태에 따르면, 반도체 스트립(26)은, STI 영역(24) 사이에서 기판(20)의 부분을 에칭하여 리세스(recessing)를 형성하는 것, 및 에피택시를 수행하여 리세스 내에서 다른 반도체 재료를 재성장시키는 것에 의해 형성되는 대체 스트립(replacement strip)이다. 따라서, 반도체 스트립(26)은 기판(20)의 것과는 상이한 반도체 재료로 형성된다. 몇몇 실시형태에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V족 화합물 반도체 재료로 형성된다.
도 3을 참조하면, 반도체 스트립(26)의 상부 부분이 STI 영역(24)의 나머지 부분의 상부 표면(24A)보다 더 높게 돌출되어 돌출 핀(36)을 형성하도록, STI 영역(24)에 리세스가 형성된다(recessed). 각각의 프로세스는, 도 23에서 도시되는 바와 같이, 프로세스 플로우(200)에서 프로세스(206)로서 예시된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수도 있는데, 여기서, HF3 및 NH3이, 예를 들면, 에칭 가스로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수도 있다. 아르곤도 또한 포함될 수도 있다. 본 개시의 다른 실시형태에 따르면, STI 영역(24)의 리세스 형성(recessing)은 습식 에칭 프로세스(wet etch process)를 사용하여 수행된다. 에칭 화학 물질은, 예를 들면, HF를 포함할 수도 있다.
상기에서 예시되는 실시형태에서, 핀은 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀은, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 희생 층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성될 수도 있다. 그 다음, 희생 층은 제거되고, 그 다음, 남아 있는 스페이서 또는 맨드릴(mandrel)은 핀을 패턴화하기 위해 사용될 수도 있다.
도 4를 참조하면, 더미 게이트 스택(dummy gate stack)(38)이 (돌출하는) 핀(36)의 상부 표면 및 측벽 상에서 연장되도록 형성된다. 각각의 프로세스는, 도 23에서 도시되는 바와 같이, 프로세스 플로우(200)에서 프로세스(208)로서 예시된다. 더미 게이트 스택(38)은, 더미 게이트 유전체(40) 및 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수도 있다. 더미 게이트 전극(42)은, 예를 들면, 폴리 실리콘을 사용하여, 형성될 수도 있고, 다른 재료가 또한 사용될 수도 있다. 더미 게이트 스택(38)의 각각은 또한 더미 게이트 전극(42) 위에 하나의(또는 복수의) 하드 마스크 층(44)을 포함할 수도 있다. 하드 마스크 층(44)은, 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물(silicon carbo-nitride), 또는 이들의 다층으로 형성될 수도 있다. 더미 게이트 스택(38)은 단일의 하나의 또는 복수의 돌출 핀(36) 및/또는 STI 영역(24)에 걸칠 수도 있다. 더미 게이트 스택(38)은 또한 돌출 핀(36)의 길이 방향에 수직인 길이 방향을 갖는다.
다음으로, 게이트 스페이서(46)가 더미 게이트 스택(38)의 측벽 상에 형성된다. 각각의 프로세스는 또한, 도 23에서 도시되는 바와 같이, 프로세스 플로우(200)에서 프로세스(208)로서 도시된다. 본 개시의 몇몇 실시형태에 따르면, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄질화물, 또는 등등과 같은 유전체 재료(들)로 형성되며, 단일 층 구조체 또는 복수의 유전체 층을 포함하는 다층 구조체를 가질 수도 있다.
그 다음, 에칭 프로세스가 수행되어 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 피복되지 않은 돌출 핀(36)의 부분을 에칭하여, 도 5에서 도시되는 구조체로 된다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(210)로서 예시된다. 에칭은 이방성(anisotropic)일 수도 있고, 그러므로, 더미 게이트 스택(38) 및 게이트 스페이서(46) 바로 아래에 있는 핀(36)의 부분은 보호되고 에칭되지 않는다. 리세스가 형성된 반도체 스트립(26)의 상부 표면은, 몇몇 실시형태에 따르면, STI 영역(24)의 상부 표면(24A)보다 더 낮을 수도 있다. 에칭된 돌출 핀(36)에 의해 남겨진 공간은 리세스(50)로 지칭된다. 리세스(50)는 이웃하는 게이트 스택(38) 사이에 위치되는 부분을 포함한다. 리세스(50)의 몇몇 하부 부분(lower portion)은 이웃하는 STI 영역(24) 사이에 있다.
다음으로, 리세스(50) 내에서 (에피택시를 통해) 반도체 재료를 선택적으로 성장시키는 것에 의해 에피택시 영역(소스/드레인 영역)(54)이 형성되어, 도 6의 구조체로 나타난다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(212)로서 예시된다. 결과적으로 나타나는 FinFET이 p형 FinFET인지 또는 n형 FinFET인지의 여부에 따라, p형 또는 n형 불순물이 에피택시의 진행과 함께 인 시츄 도핑될(in-situ doped) 수도 있다. 예를 들면, 결과적으로 나타나는 FinFET이 p형 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB), 또는 등등이 성장될 수도 있다. 반대로, 결과적으로 나타나는 FinFET이 n형 FinFET인 경우, 실리콘 인(silicon phosphorous; SiP), 실리콘 탄소 인(silicon carbon phosphorous; SiCP), 또는 등등이 성장될 수도 있다. 본 개시의 대안적인 실시형태에 따르면, 에피택시 영역(54)은, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층과 같은 III-V족 화합물 반도체를 포함한다. 리세스(50)가 에피택시 영역(54)으로 채워진 이후, 에피택시 영역(54)의 추가적인 에피택셜 성장은, 에피택시 영역(54)으로 하여금 수평으로 확장하게 하고, 패싯이 형성될 수도 있다. 에피택시 영역(54)의 추가적인 성장은 또한, 이웃하는 에피택시 영역(54)으로 하여금 서로 병합되게 할 수도 있다. 공극(void)(에어 갭)(56)이 생성될 수도 있다.
에피택시 단계 이후, 에피택시 영역(54)에는 p형 또는 n형 불순물이 추가로 주입되어 소스 및 드레인 영역을 형성할 수도 있는데, 소스 및 드레인 영역도 또한 참조 번호 54를 사용하여 나타내어진다. 본 개시의 대안적인 실시형태에 따르면, 에피택시 영역(54)이 에피택시 동안 p형 또는 n형 불순물로 인 시츄 도핑되는 경우 주입 프로세스는 스킵된다.
도 7은 콘택 에칭 정지 층(Contact Etch Stop Layer; CESL)(58) 및 층간 유전체(Inter-Layer Dielectric; ILD)(60)의 형성 이후의 구조체의 사시도를 예시한다. 각각의 프로세스는, 도 23에서 도시되는 바와 같이, 프로세스 플로우(200)에서 프로세스(214)로서 예시된다. CESL(58)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 또는 등등으로 형성될 수도 있고, CVD, ALD, 또는 등등을 사용하여 형성될 수도 있다. ILD(60)는, 예를 들면, FCVD, 스핀 온 코팅, CVD, 또는 다른 퇴적 방법을 사용하여 형성되는 유전체 재료를 포함할 수도 있다. ILD(60)는, 실리콘 산화물, 포스포 실리케이트 유리(Phospho-Silicate Glass; PSG), 보로 실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 또는 등등을 포함할 수도 있는 유전체 재료로 형성될 수도 있다. ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)의 상부 표면을 서로 수평이 되게 하기 위해, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다.
도 7에서 도시되는 구조체가 형성된 이후, 더미 게이트 스택(38)은, 도 8a, 도 8b, 및 도 9의 프로세스에서 도시되는 바와 같이, 대체 게이트 스택으로 대체된다. 도 8b에서, STI 영역(24)의 상부 표면(24A)이 예시되고, 반도체 핀(36)은 상부 표면(24A)보다 더 높게 돌출된다.
대체 게이트를 형성하기 위해, 도 7에서 도시되는 바와 같은 하드 마스크 층(44), 더미 게이트 전극(42), 및 더미 게이트 유전체(40)가 제거되어, 도 8a에서 도시되는 바와 같은 개구(62)를 형성한다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(216)로서 예시된다. 돌출부(36)의 상부 표면 및 측벽은 각각 개구(62)에 노출된다.
도 8b는, 도 8a에서 도시되는 바와 같은 참조 단면 8B-8B를 예시한다. 다음으로, 도 9에서 도시되는 바와 같이, 대체 게이트 스택(64)이 형성된다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(218)로서 예시된다. 게이트 스택(64)은 게이트 유전체(70) 및 게이트 전극(72)을 포함한다. 게이트 유전체(70)는 계면 층(Interfacial Layer; IL)(66) 및 고유전율(high-k) 유전체 층(68)을 포함할 수도 있다. IL(66)은 돌출 핀(36)의 노출된 표면 상에 형성되고, 돌출 핀(36)의 열 산화를, 화학적 산화 프로세스, 또는 퇴적 프로세스를 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수도 있다. 고유전율 유전체 층(68)은, 하프늄 산화물(hafnium oxide), 란탄 산화물(lanthanum oxide), 알루미늄 산화물(aluminum oxide), 지르코늄 산화물(zirconium oxide), 또는 등등과 같은 고유전율 유전체 재료를 포함한다. 고유전율 유전체 재료의 유전 상수(k 값)는 3.9보다 더 크고, 대략 7.0보다 클 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 고유전율 유전체 층(68)은 ALD 또는 CVD를 사용하여 형성된다.
도 9를 더 참조하면, 게이트 전극(72)이 게이트 유전체(70) 상에 형성된다. 게이트 전극(72)은 확산 장벽 층(캐핑 층(capping layer))(74) 및 확산 장벽 층(diffusion barrier layer)(74) 위의 하나 이상의 일 함수 층(work function layer)(76)을 포함할 수도 있다. 확산 장벽 층(74)은, 실리콘으로 도핑될 수도 있는 또는 도핑되지 않을 수도 있는 티타늄 질화물(titanium nitride)로 형성될 수도 있다. 티타늄 질화물은, 실리콘으로 도핑되는 경우, 때로는, 티타늄 실리콘 질화물(Ti-Si-N 또는 TSN)로도 또한 지칭된다. 일 함수 층(76)은 게이트 전극의 일 함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료로 형성되는 복수의 층을 포함한다. 일 함수 층의 특정한 재료는, 각각의 FinFET이 n형 FinFET인지 또는 p형 FinFET인지 여부에 따라 선택될 수도 있다. 예를 들면, FinFET이 n형 FinFET인 경우, 일 함수 층(76)은 TaN 층 및 TaN 층 위의 티타늄 알루미늄(titanium aluminum; TiAl) 층을 포함할 수도 있다. FinFET이 p 형 FinFET인 경우, 일 함수 층(76)은 TaN 층, TaN 층 위의 TiN 층, 및 TiN 층 위의 TiAl 층을 포함할 수도 있다. 캐핑 층(74) 및 일 함수 층(76)의 퇴적 이후, 다른 TiN 층일 수도 있는 차단 층(blocking layer)(78)이 형성된다. 차단 층(78)은 CVD를 사용하여 형성될 수도 있다.
다음으로, 차단 층의 상부 표면과 물리적으로 접촉하는 저부 표면(bottom surface)을 갖는 금속 충전 영역(metal-filling region)(80)이 퇴적된다. 금속 충전 영역(80)의 형성은, CVD, ALD, 물리적 기상 증착(Physical Vapor Deposition; PVD), 또는 등등을 통해 달성될 수도 있고, 금속 충전 영역(80)은 코발트, 텅스텐, 이들의 합금, 또는 다른 금속 또는 금속 합금으로 형성될 수도 있거나 또는 코발트, 텅스텐, 이들의 합금, 또는 다른 금속 또는 금속 합금을 포함할 수도 있다.
다음으로, 게이트 스택(64)의 상부 표면이 ILD(60)의 상부 표면과 동일 평면 상에 있도록, 화학 기계적 연마(CMP) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화가 수행된다. 후속 프로세스에서, 게이트 스택(64)은 에치백되어, 대향하는 게이트 스페이서(46) 사이에 형성되는 리세스로 나타나게 된다. 다음으로, 도 10에서 도시되는 바와 같이, 하드 마스크(82)가 대체 게이트 스택(64) 위에 형성된다. 본 개시의 몇몇 실시형태에 따르면, 하드 마스크(82)의 형성은 블랭킷 유전체 재료(blanket dielectric material)를 형성하기 위한 퇴적 프로세스, 및 게이트 스페이서(46) 및 ILD(60) 위의 잉여의 유전체 재료를 제거하기 위한 평탄화 프로세스를 포함한다. 하드 마스크(82)는, 예를 들면, 실리콘 질화물, 또는 다른 유사한 유전체 재료로 형성될 수도 있다.
도 11a 및 도 11b는 하부(lower) 소스/드레인 콘택 플러그(84) 및 실리사이드 영역(86)의 형성을 예시한다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(220)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 형성 프로세스는 콘택 개구를 형성하기 위해 ILD(60) 및 CESL(58)을 에칭하는 것, 콘택 개구 안으로 연장하는 금속 층(예컨대 티타늄 층 또는 탄탈룸 층)을 퇴적하는 것, 장벽 층(88)(예컨대 티타늄 질화물 층)을 퇴적하는 것, 및, 금속 층의 저부 부분이 소스/드레인 영역(54)과 반영하여 실리사이드 영역(86)을 형성하도록, 어닐 프로세스를 수행하는 것을 포함한다. 금속 층의 나머지 측벽 부분은 제거될 수도 있거나 또는 제거되지 않은 상태로 남아 있을 수도 있다. 그 다음, 소스/드레인 콘택 플러그(84)가 형성된다. 소스/드레인 콘택 플러그(84)는, 코발트, 텅스텐, 다른 적용 가능한 금속, 또는 이들의 합금으로 형성될 수도 있거나 또는 코발트, 텅스텐, 다른 적용 가능한 금속, 또는 이들의 합금을 포함할 수도 있다. CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화가 수행되어, 콘택 플러그(84)의 상부 표면을 ILD(60)의 상부 표면과 수평이 되게 한다.
도 12는 에칭 정지 층(ESL)(90) 및 ESL(90) 위의 유전체 층(92)(이것은 또한 ILD일 수도 있음)의 형성을 예시한다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(222)로서 예시된다. ESL(90)은, 실리콘 질화물, 실리콘 탄소 질화물(silicon carbon nitride), 실리콘 탄소 산화물(silicon carbon oxide), 탄소 질화물(carbon nitride), 등등, 또는 이들의 조합으로 형성될 수도 있거나 또는 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물, 등등, 또는 이들의 조합을 포함할 수도 있다. 유전체 층(92)은, 실리콘 이산화물(silicon dioxide), 저유전율 유전체 재료, 실리콘 산질화물(silicon oxynitride), PSG, BSG, BPSG, USG, FSG, OSG, SiOC, 스핀 온 글래스, 스핀 온 폴리머, 또는 등등을 포함할 수도 있거나, 또는 이들일 수도 있다. ESL(90) 및 유전체 층(92)은 스핀 온 코팅, CVD, ALD, LPCVD, 플라즈마 강화 화학 기상 증착(PECVD), 또는 등등을 사용하는 것에 의해 퇴적될 수도 있다.
도 13은 콘택 플러그(84) 및 게이트 전극(72)을 각각 드러내기 위한 에칭을 통한 개구(94 및 96)의 형성을 예시한다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(224)로서 예시된다. 유전체 층(92) 및 ESL(90)은, 예를 들면, 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 에칭될 수도 있다. 에칭 프로세스는 반응성 이온 에칭(Reactive Ion Etch; RIE), 중성 빔 에칭(Neutral Beam Etch; NBE), 유도 결합 플라즈마(Inductively Coupled Plasma; ICP) 에칭, 용량 결합 플라즈마(Capacitively Coupled Plasma; ICP) 에칭, 이온 빔 에칭(Ion Beam Etch; IBE), 등등, 또는 이들의 조합을 사용하는 건식 에칭 프로세스를 포함할 수도 있다. 에칭 프로세스는 이방성일 수도 있다. 몇몇 예에서, 에칭 프로세스는, CF4, CHF3, CH2F2, CH3F, 등등, 또는 이들의 조합과 같은 탄소 불화물 중 하나 이상을 포함하는 제1 가스를 사용하는 플라즈마를 포함한다. N2, H2, 아르곤, 또는 등등과 같은 다른 가스가 첨가될 수도 있다. 각각의 에칭 챔버 내의 압력은, 대략 0.1 mTorr와 대략 100 mTorr 사이의 범위 내에 있을 수도 있다. 에칭을 위한 플라즈마 생성기의 전력은 대략 30 와트와 대략 5,000 와트 사이의 범위 내에 있을 수도 있다. 에칭의 기판 바이어스 전압은, 대략 10 kV와 대략 100 kV 사이의 범위 내에 있을 수 있고, 대략 5 %와 대략 95 % 사이의 범위 내의 듀티 사이클을 가질 수도 있다.
몇몇 실시형태에 따르면, 도 13에서 도시되는 바와 같이, 에칭 프로세스는, 콘택 플러그(84) 및 게이트 전극(72)이 노출되도록, 유전체 층(92) 및 ESL(90)을 에칭하기 위한 메인 에칭 프로세스를 포함한다. 몇몇 실시형태에 따르면, 오버 에칭 프로세스(over-etch process)가 수행되는데, 오버 에칭 프로세스는 (예를 들면, 메인 에칭보다 더 작은 바이어스 전압을 적용하는 것에 의해) 메인 에칭 프로세스보다 더 많은 등방성 효과를 갖는다. 콘택 플러그(84) 및 게이트 전극(72) 각각에서의 개구(94 및 96)의 부분의 폭(W2)은, 유전체 층(92) 및 ESL(90)에서 개구(94 및 96)의 각각의 위에 놓이는 부분의 폭(W1)보다 더 크다. 예를 들면, 비율 W2/W1은 대략 1.2보다 더 클 수도 있거나, 또는 대략 1.2와 대략 2.0 사이의 범위 내에 있을 수도 있다. 대안적인 실시형태에 따르면, 개구(94 및 96)의 형성은, ESL(90)이 에칭 관통될(etched-through) 때 정지되고, 어떠한 오버 에칭도 수행되지 않는다. 따라서, 각각의 개구(94 및 96)의 저부 표면은 점선(94A 및 96A)으로 도시되어 있다. 오버 에칭 프로세스의 프로세스 조건 및 오버 에칭 프로세스가 얼마나 오래 지속되는지에 따라, 개구(96)는 게이트 전극(72)의 영역(80, 78, 76 및 74) 중 임의의 영역안으로 확장될 수도 있고, 임의의 영역에서 정지할 수도 있다.
도 14를 참조하면, 제1 처리(98)가 수행된다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(226)로서 예시된다. 아르곤과 같은 캐리어 가스가 첨가될 수도 있다. 몇몇 실시형태에 따르면, 제1 처리(98)는 산소(O2)를 사용하여 수행되는 플라즈마 처리이다. 산소의 유량(flow rate)은 대략 1,000 sccm과 대략 9,000 sccm 사이의 범위 내에 있을 수도 있다. 웨이퍼(10)의 온도는 대략 실온(예를 들면, 대략 21 ℃와 대략 200 ℃사이의 범위 내에 있을 수도 있다. 플라즈마 처리의 지속 기간은 대략 10 초와 대략 300 초 사이의 범위 내에 있을 수도 있다. 플라즈마 생성을 위한 전력은, ICP 또는 CCP를 사용하여 생성될 수도 있는 대략 1,000 와트와 대략 4,000 와트 사이의 범위 내에 있을 수도 있다. 각각의 챔버 내의 압력은, 대략 20 mTorr와 대략 1,000 mTorr 사이의 범위 내에 있을 수도 있다.
대안적인 실시형태에 따르면, 제1 처리(98)는, 플라즈마가 턴 오프되고 웨이퍼(10)의 온도가 상승된 상태에서, 산소(O2)를 사용하여 수행되는 열 처리이다. 산소의 유량은 대략 1 SLM와 대략 20 SLM 사이의 범위 내에 있을 수도 있다. 웨이퍼(10)의 온도는 대략 100 ℃와 대략 400 ℃사이의 범위 내에 있을 수도 있다. 열 처리의 지속 기간은 대략 10 초와 대략 300 초 사이의 범위 내에 있을 수도 있다. 각각의 챔버 내의 압력은 대략 10 Torr와 대략 100 Torr 사이의 범위 내에 있을 수도 있다.
제1 처리 동안, 노출된 콘택 플러그(84) 및 게이트 전극(72)의 각각의 표면 층이 산화되어, 금속 산화물 층(102)(텅스텐 산화물(tungsten oxide), 코발트 산화물(cobalt oxide), 또는 등등으로 형성되거나 또는 이들을 포함함)으로 나타나게 된다. 개구(96) 내의 금속 산화물 층(102)은 개구(96)의 사이즈에 따라 산화물의 층(74, 76, 78, 및 80 등)을 포함할 수도 있다. 개구(94 및 96)를 형성하기 위한 에칭 프로세스(도 13) 동안, 몇몇 바람직하지 않은 원소가 도입되어 콘택 플러그(84) 및 게이트 전극(72)의 노출된 표면에 부착될 수도 있다. 바람직하지 않은 원소는 에칭 가스에 의해 도입될 수도 있고, 탄소, 불소, 질소, 또는 등등, 또는 이들의 조합을 포함할 수도 있다. 이들 원소는 노출된 콘택 플러그(84) 및 게이트 전극(72)의 표면을 불균일하게 만든다. 제1 처리는 아래에 놓이는 콘택 플러그(84) 및 게이트 전극(72)으로부터의 이들 원소의 결합을 깨뜨릴 수도 있고, 그 결과, 이들 바람직하지 않은 원소는 후속 프로세스에서 제거될 수도 있다.
더구나, 에칭 프로세스(도 13)에서, 유전체 층(92)의 표면 층은 산소 원자를 잃을 수도 있다. 예를 들면, 유전체 층(92)이 실리콘 산화물로 형성되거나 또는 실리콘 산화물을 포함하는 경우, 에칭 프로세스 이전에, 유전체 층(92)은 대략 1:2에 가까운 Si:O 비율을 가질 수도 있다. 에칭 프로세스는 Si:O 비율을, 예를 들면, 대략 1:1.5(또는 더 높거나 또는 더 낮음)로 감소되게 할 수도 있는데, 여기서 Si:O 비율은 원자 비율이다. 제1 처리는 유전체 층(92) 및 ESL(90)의 표면 층(104)(도 14)에서의 Si:O 비율이 증가되게 할 수도 있다. 설명 전반에 걸쳐, 층(104)은 유전체 층(92) 및 ESL(90)의 부동태화된 층(passivated layer)으로 지칭된다. 예를 들면, Si:O 비율은 대략 1:2.0으로 증가될 수도 있다. 부동태화된 층(104)에 가까운(그리고 접촉하는) 유전체 층(92)의 내부 부분은, 부동태화된 층(104)에서의 Si:O 비율보다 더 높은 Si:O 비율을 갖는다는 것이 인식된다. 예를 들면, 유전체 층(92)의 내부 부분의 Si:O 비율은 대략 1:1.4와 대략 1:1.8 사이의 범위 내에 있을 수도 있다.
도 15를 참조하면, 제2 처리(106)가 수행된다. 제2 처리(106)는 산화물 층(102) 상에서 수행되는 환원 반응(reduction reaction)을 포함할 수도 있다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(228)로서 예시된다. 몇몇 실시형태에 따르면, 제2 처리(106)는, 플라즈마가 턴 온된 상태에서, 수소(H2)를 사용하여 수행되는 플라즈마 처리를 포함한다. 아르곤과 같은 캐리어 가스가 첨가될 수도 있다. 몇몇 실시형태에 따르면, 수소의 유량은 대략 1,000 sccm와 대략 6,000 sccm 사이의 범위 내에 있다. 웨이퍼(10)의 온도는 100 ℃와 대략 400 ℃사이의 범위 내에 있을 수도 있다. 제2 처리의 지속 기간은 대략 10 초와 대략 360 초 사이의 범위 내에 있을 수도 있다. 플라즈마를 생성하기 위한 전력은, 예를 들면, CCP를 사용하여 생성될 수도 있는 대략 1,000 와트와 대략 4,000 와트 사이의 범위 내에 있을 수도 있다. 각각의 챔버 내의 압력은 대략 3 Torr와 대략 45 Torr 사이의 범위 내에 있을 수도 있다.
제2 처리는 금속 산화물 층(102)이 산소를 잃게 하고, 그러므로 환원 반응에 의해 원소 금속(예컨대, 텅스텐 또는 코발트)이 생성된다. 또한, 에칭 프로세스에 의해 도입되는 탄소, 불소, 및 질소와 같은 바람직하지 않은 원소도 또한 제거된다. 결과적으로, 제1 및 제2 처리를 통해 콘택 플러그(84) 및 게이트 전극(72)의 표면 상태가 더욱 균일하다.
도 16은 (상부) 소스/드레인 콘택 플러그(108) 및 게이트 콘택 플러그(110)를 형성하기 위한 상향식 퇴적 프로세스를 예시한다. 각각의 프로세스는 도 23에서 도시되는 바와 같은 프로세스 플로우(200)에서 프로세스(230)로서 예시된다. 몇몇 실시형태에 따르면, 상향식(bottom-up) 퇴적 프로세스는 열 CVD 프로세스(thermal CVD process)를 사용하여 수행된다. 열 CVD 프로세스는, 콘택 플러그(108) 및 게이트 콘택 플러그(110)를 형성하기 위한 핵 형성 사이트(nucleation site)를 형성하는 것을 돕기 위해 열 에너지를 제공할 수도 있다고 믿어진다. 몇몇 실시형태에 따르면, 상향식 퇴적 프로세스에서는 어떠한 플라즈마도 생성되지 않는다. 상향식 퇴적 프로세스는 (텅스텐이 성장될 때) 프로세스 가스로서 WF6 및 H2를 사용하여 수행될 수도 있다. 몇몇 실시형태에 따르면, 상향식 퇴적 프로세스는, 수소의 유량이 대략 1,000 sccm와 대략 7,000 sccm 사이의 범위 내에 있고, WF6의 유량이 대략 50 sccm과 대략 450 sccm 사이의 범위 내에 있는 상태에서 수행된다. 웨이퍼(10)의 온도는 200 ℃와 대략 400 ℃사이의 범위 내에 있을 수도 있다. 각각의 챔버 내의 압력은 대략 10 Torr와 대략 300 Torr 사이의 범위 내에 있을 수도 있다.
열 CVD 프로세스로부터 제공되는 열 에너지는, 시간의 상대적으로 긴 기간에서 핵 형성 사이트의 배양(incubation)을 촉진할 수도 있다. 퇴적률(deposition rate)이 초당 15 Å 미만과 같이 상대적으로 낮은 퇴적률로 제어되기 때문에, 느린 성장 프로세스는 핵 형성 사이트가 느리게 성장하는 것을 허용한다. 낮은 퇴적률은 수소 희석 가스 혼합물에서 상대적으로 낮은 금속 전구체(precursor) 비율을 갖는 퇴적 가스 혼합물을 공급하는 것에 의해 제어될 수도 있는데, 이것은 아래에서 상세히 설명될 것이다. 핵 형성 사이트는, 핵 형성 사이트와 유사한 재료 속성을 갖는 기판의 소정의 위치에서 형성되기 쉽다. 예를 들면, 핵 형성 사이트가 금속 재료를 포함할 때, 그러면, 핵 형성 사이트는 콘택 플러그(84) 및 게이트 전극(72) 상에 부착되어 핵 형성되기 쉽다. 일단 핵 형성 사이트가 선택된 위치에서 형성되면, 원소/원자는 핵 형성 사이트에 계속 부착 및 고정되어, 선택된 위치에서 원소/원자를 쌓을 수도 있고, 그 결과 선택적 퇴적 프로세스뿐만 아니라 상향식 퇴적 프로세스가 달성된다. 핵 생성 사이트는 콘택 플러그(84) 및 게이트 전극(72)의 노출된 표면 상에서 선택적으로 배양되고, 그 결과, 소스/드레인 콘택 플러그(108) 및 게이트 콘택 플러그(110)는, 개구(94 및 96)를 채우도록, 저부에서부터 수직으로 성장할 수도 있다. 점선(111)은 상향식 퇴적 프로세스가 진행될 때의 콘택 플러그(108 및 110)의 상부 표면을 개략적으로 예시한다.
퇴적된 재료는 텅스텐 또는 텅스텐 합금을 포함할 수도 있다. 대안적으로, 선택된 상(phase)(후속하는 문단에서 논의됨)을 형성할 수도 있는 다른 금속이 또한 사용되어 콘택 플러그(108 및 110)를 형성할 수도 있다.
도 16에서 도시되는 바와 같이, 콘택 플러그(108 및 110)는, 콘택 플러그(84) 및 게이트 전극(72)의 오목한 공간을 각각 채우는 실질적으로 둥근 및/또는 볼록한 구조체(108A 및 110A)를 갖는 저부 부분을 가질 수도 있다. 볼록 구조체(108A 및 110A)는 ESL(90)의 아래에서 그리고 ILD(60)의 상부(예를 들면, 수평) 표면 아래에서 측방향으로(laterally) 그리고 바깥쪽으로 연장한다. 볼록 구조체(108A 및 110A)는 대략 20 Å와 대략 100 Å 사이의 범위 내, 더 상세하게는, 대략 30 Å와 대략 50 Å 사이의 범위 내와 같은, 15 Å보다 더 큰 깊이(D1)를 가질 수도 있지만, 다른 깊이가 달성될 수도 있다. 볼록 구조체(108A)는 유전체 층(92) 바로 아래에 있는 끝(tip) 부분(108A1 및 108A2)을 포함한다. 끝 부분(108A1 및 108A2)은 ESL(90)의 저부 표면과 직접 접촉하고, 대략 1 nm과 대략 5 nm 사이의 범위 내에 있는 폭(W3)을 가질 수도 있다. 볼록 구조체는 콘택 플러그(108/110)와 각각의 기저의 콘택 플러그(84) 및 게이트 전극(72) 사이의 증가된 계면으로 나타나고, 그러므로, 콘택 저항에서의 감소로 나타난다. 더구나, 볼록 구조체 및 끝 부분에 의해 제공되는 더 양호한 계면 관리는 또한, 콘택 플러그(108 및 110)가 후속하는 CMP 프로세스에서 바람직하지 않게 후퇴하는 것을 방지할 수도 있다.
상향식 퇴적 프로세스를 통해, 퇴적된 금속 재료는 유전체 층(92)의 상부 표면보다 더 높은 레벨까지 성장된다. 잉여의 재료는 CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스에서 제거될 수도 있다. 결과적으로, 콘택 플러그(108 및 110)의 상부 표면은 유전체 층(92)의 상부 표면과 동일 평면 상에 있다. 부동태화된 층(104)의 상부 수평 부분은 평탄화 프로세스에 의해 제거될 수도 있거나, 또는 제거되지 않을 수도 있다.
콘택 플러그(108 및 110)는 장벽 층(티타늄 질화물, 탄탈룸 질화물(tantalum nitride), 또는 등등으로 형성됨)이 없다. 오히려, 콘택 플러그(108)의 전체 및 콘택 플러그(110)의 전체는, 콘택 플러그(108 및 110)의 상이한 부분이 동일한 원소 및 동일한 원자 비율의 원소를 가지면서, 동질성 재료(homogeneous material)로 형성될 수도 있다. 종래의 장벽 층은 콘택 플러그의 저항에서 상당한 증가를 야기한다. 더구나, 형성될 콘택 플러그의 폭이 점점 더 좁아질수록, 콘택 플러그의 저항은 기하 급수적으로 증가한다. 따라서, 장벽 층을 형성하지 않는 것에 의해, 콘택 플러그의 저항은 크게 감소될 수도 있다.
도 17은 대안적인 실시형태에 따라 형성되는 구조체를 예시한다. 이 구조체를 형성하기 위한 형성 프로세스는, 개구(94 및 96)의 저부가, 오버 에칭의 결여에 기인하여, 도 13에서 도시되는 바와 같은 94A 및 96A로서 마킹되는 위치에 있다는 것을 제외하면, 도 16에서 도시되는 구조체를 형성하기 위한 것과 본질적으로 동일하다. 프로세스의 나머지는 이전 실시형태에서와 본질적으로 동일하다. 결과적으로 나타나는 구조체에서, 도 17에서 도시되는 바와 같이, 콘택 플러그(108 및 110)의 저부 부분은, ESL(90) 바로 아래에 있도록 측방향으로 연장하지 않는다.
텅스텐 콘택 플러그는, 알파 상(alpha phase) 및 베타 상(beta phase)의 2 상(two phase)을 가질 수도 있다. 대응하는 텅스텐은, 각각, α 상 텅스텐(α-W) 및 β상 텅스텐(β으로 지칭된다. β의 저항률은 α-W의 저항률보다 훨씬 더 높다(때로는 6 배 더 높다). 제1 및 제2 처리이 수행되지 않으면, 형성된 텅스텐 콘택 플러그의 상은 랜덤하며, 제어될 수 없다. 이것은 결과적으로 나타나는 텅스텐 콘택 플러그의 저항이 콘택 플러그마다 크게 변하는 것으로 나타나게 되고, 결과적으로 나타나는 디바이스 및 회로의 성능은 제어될 수 없다. 본 개시의 몇몇 실시형태에 따르면, 콘택 플러그의 퇴적 이전에 처리를 수행하는 것에 의해, 실리콘이 풍부한(rich) 패시베이션 층(104)이 형성된다. 이것은 형성되는 콘택 플러그(108 및 110)가 α-W가 될 가능성을 더 높게 만든다. 더구나, 처리를 통한 바람직하지 않은 원소(예컨대 F, C, 및 N)의 제거는, 텅스텐 성장을 위한 환경을 웨이퍼(10) 전체에 걸쳐 더욱 균일하게 만들고, 그러므로 대부분의(예를 들면, 99 %보다 더 많은) 콘택 플러그는 α-W를 포함하는 것으로 형성된다. 따라서, 도 22에서 도시되는 바와 같이, 웨이퍼(10) 및 그 내부의 다이를 통한 디바이스 성능은 더욱 균일한데, 이것은 후속하는 문단에서 논의된다. 또한, α-W가 형성되면서, 콘택 플러그의 저항 값은 낮다.
도 22는, 콘택 저항 값의 누적 백분율이 정규화된 콘택 저항 값의 함수로서 도시되는 실험 결과를 예시한다. 속이 꽉 찬 원(solid circle)은 본 개시의 실시형태에 따른 샘플의 결과이다. 십자 모양은 텅스텐 플러그의 샘플(어떠한 장벽도 갖지 않음)의 결과인데, 단, 텅스텐의 퇴적 이전에는 어떠한 처리도 수행되지 않는다. 도 22는, 처리가 수행되면서, 웨이퍼 전체에 걸친 복수의 콘택 플러그의 콘택 저항 값은, 처리가 수행되지 않는 경우보다 훨씬 더 균일하다는 것을 나타낸다.
도 18 내지 도 20은, 본 개시의 대안적인 실시형태에 따른 FinFET 및 콘택 플러그의 형성에서의 중간 단계의 단면도를 예시한다. 달리 명시되지 않는 한, 이들 실시형태에서의 컴포넌트의 재료 및 형성 프로세스는, 도 1 내지 도 7, 도 8a, 도 8b, 도 9, 도 10, 도 11a, 도 11b 및 도 12 내지 도 16에서 도시되는 선행하는 실시형태에서 같은 참조 번호에 의해 나타내어지는 같은 컴포넌트와 본질적으로 동일하다. 따라서, 도 18 내지 도 20에서 도시되는 형성 프로세스 및 컴포넌트의 재료에 관한 세부 사항은, 선행하는 실시형태에서 나타내어지는 실시형태의 논의에서 발견될 수도 있다.
이들 실시형태의 초기 단계는, 도 1 내지 도 7, 도 8a, 도 8b, 도 9, 도 10, 도 11a, 도 11b, 및 도 12-도 13에서 도시되는 것과 본질적으로 동일하다. 다음으로, 도 18에서 도시되는 바와 같이, 제1 처리(128)가 수행되어, 개구(94 및 96) 내에, 그리고 콘택 플러그(84) 및 게이트 전극(72) 상에, 도핑 원소 함유 층(doping-element-containing layer)(130)을 선택적으로 퇴적한다. 퇴적은, 플라즈마가 턴 온된 상태에서, CVD 챔버에서 수행될 수도 있고, 각각의 전구체는, 실리콘, 붕소, 및 인, 또는 이들의 조합을 포함할 수도 있는 도핑 원소를 포함한다. 예를 들면, 실리콘이 처리를 위해 퇴적되어야 하는 경우, SiH4, Si2H6, 또는 등등이 도입될 수도 있다. 붕소가 퇴적되어야 하는 경우, BH3, B2H6, 또는 등등이 사용될 수도 있다. 인이 퇴적되어야 하는 경우, PH3 또는 등등이 사용될 수도 있다. 몇몇 실시형태에 따르면, 퇴적은, 상기 언급된 전구체의 유량이 대략 10 sccm와 대략 500 sccm 사이의 범위 내에 있고, 웨이퍼 온도가 대략 100 도와 대략 400 도 사이의 범위 내에 있고, 챔버 압력이 대략 100 mTorr와 대략 3 Torr 사이의 범위 내에 있는 상태에서, 수행될 수도 있다. 결과적으로 나타나는 층(130)은 대략 3 Å과 대략 30 Å 사이의 범위 내의 두께를 가질 수도 있다. 도핑 원소 함유 층(130)은, 유전체 층(92) 및 ESL(90)의 표면 상에 형성될 수도 있거나 또는 형성되지 않을 수도 있다.
도 19는 제2 처리(106)을 예시한다. 이 프로세스의 세부 사항은, 도 15에서 도시되는 바와 같은 처리(106)의 논의에서 발견될 수도 있으며, 따라서 세부 사항은 여기서는 반복되지 않는다. 제2 처리(106)의 결과로서, 에칭 프로세스(도 13)에 의해 도입되는 바람직하지 않은 원소가 제거될 수도 있다. 퇴적된 도핑 원소 함유 층(130)은, 도핑 원소 함유 층(130)과 유사한, 그러나 순수한 실리콘, 붕소, 또는 인을 포함하는 층(134)으로 변환된다. 몇몇 실시형태에 따르면, 층(134) 내의 실리콘, 붕소, 또는 인의 원자 백분율은 대략 2 퍼센트보다 더 높을 수도 있고, 대략 2 퍼센트와 대략 20 퍼센트 사이의 범위 내에 있을 수도 있다.
대안적인 실시형태에 따르면, 층(130)을 퇴적하는 대신, 실리콘, 붕소, 인, 비소, 또는 이들의 조합이 주입되는 주입 프로세스가 수행될 수도 있다. 따라서, 도 18의 도핑 원소 함유 층(130)은 콘택 플러그(84) 및 게이트 전극(72)의 주입된 표면 층 및 유전체 층(92 및 90)의 주입된 표면 층을 나타낸다. 주입은, 예를 들면, 대략 10 keV보다 더 낮은 저에너지를 사용하여 수행되고, 그 결과, 콘택 플러그(84) 및 게이트 전극(72)의 각각의 얕은 표면 층에 주입된다. 예를 들면, 주입된 종은, 대략 50 Å보다 더 작은 두께를 갖는 콘택 플러그(84) 및 게이트 전극(72)의 표면 층 내에 분포될 수도 있다. 주입은 또한, 수직 주입 및 경사 주입(tilt implantation)을 포함할 수도 있고, 그 결과, 도핑 원소 함유 층(130)은 유전체 층(92 및 90)의 측벽 상에 형성될 수도 있다. 경사 주입은 웨이퍼(10)가 회전된 상태에서 수행될 수도 있고, 경사 각도는, 예를 들면, 대략 10 도와 대략 20 도 사이에 있을 수도 있다. 유전체 층(92)의 쉐도잉(shadowing)에 기인하여, 주입된 종은 각각의 개구(94 및 96)에 수직으로 정렬되는 영역에 더 많이 집중된다는 것이 인식된다. 주입(제1 처리) 이후, 도 19에서 도시되는 바와 같은 제2 처리(106)가 수행될 수도 있다. 제2 처리(106)는 도 15에서와 본질적으로 동일할 수도 있고, 세부 사항은 여기서는 반복되지 않는다.
도 20은, 몇몇 실시형태에 따른, 콘택 플러그(108 및 110)를 형성하기 위한 선택적 상향식 퇴적 프로세스를 예시한다. 퇴적 프로세스는 도 16을 참조하여 논의된 것과 본질적으로 동일할 수도 있고, 그러므로, 세부 사항은 여기서는 반복되지 않는다. 도핑 원소 함유 층(130)이 퇴적된 층인 경우, 층(130)이 얇기 때문에, 도핑 원소 함유 층(130)의 재료의 분자/원자 사이의 갭으로부터 텅스텐이 성장할 수도 있다. 도핑 원소 함유 층(130)(퇴적 또는 주입) 내의 원소의 영향은 형성된 콘택 플러그(108 및 110)가 β가 될 가능성을 더 높게 만든다. 더구나, 유전체 층(92) 및 ESL(90)의 표면 상의, 또는 내부의 원소는 또한, 형성된 콘택 플러그(108 및 110)가 β가 될 가능성을 더 높게 만든다. 실험 결과는 이들 실시형태에서 대부분의(예를 들면, 99 %보다 더 많은) 콘택 플러그가 β로 형성된다는 것을 나타낸다. 따라서, 웨이퍼(10) 및 그 내부의 다이를 통한 디바이스 성능은 더욱 균일하다. 비록 β가 α-W보다 더 높은 저항률을 가지지만, 웨이퍼 내 균일성은 향상되는데, 이것은 더 높은 저항률에 기인하는 열화를 상쇄하는 것 이상이다.
콘택 플러그(108 및 110)의 퇴적 및 후속하는 열 처리와 같은 열 처리에 기인하여, 최종 구조체에서, 도핑 원소 함유 층(130)의 원자는 위에 놓인 콘택 플러그(108 및 110) 및 기저의 콘택 플러그(84) 및 게이트 전극(72) 안으로 확산될 수도 있고, 결과적으로, 도핑 원소 부유 영역(doping-element-rich region)(136)이 생성되는 것으로 나타날 수도 있다. 한편, 실질적으로 순수한 도핑 원소 함유 층(130)은 더 이상 존재하지 않을 수도 있다. 도핑 원소 부유 영역(136)은, 콘택 플러그(108 및 110)의 저부 부분, 및 콘택 플러그(84) 및 게이트 전극(72)의 상부 부분을 포함한다. 도핑 원소 부유 영역(136)에서의 도핑 원소(예컨대 실리콘, 붕소, 인, 및/또는 비소)의 농도는 또한, 도핑 원소가 없을 수도 있는, 또는 그렇지 않을 수도 있는, 콘택 플러그(108 및 110)의 위에 놓이는 부분 및 콘택 플러그(84) 및 게이트 전극(72)의 기저의 부분에서 보다 더 높다. 몇몇 실시형태에 따르면, 도핑 원소 부유 영역(136)의 두께(T1)는 대략 3 Å와 대략 50 Å 사이의 범위 내에 있을 수도 있다. 더구나, 도핑 원소 부유 영역(136)의 형상은, 콘택 플러그(108 및 110)와 기저의 콘택 플러그(84) 및 게이트 전극(72) 사이의 계면의 형상을 따를 수도 있다.
또한, 최종 구조체에서, 콘택 플러그(108 및 110) 및 유전체 층(92) 및 ESL(90)의 표면 층 안으로의 도핑 원소의 확산에 기인하여 도핑 원소 부유 영역(138)이 형성될 수도 있다. 도핑 원소 부유 영역(138)은, 도핑 원소가 내부에 확산된 유전체 층(92)의 일부를 포함하고, 그러므로, 이들 부분은 유전체 층(92)의 내부 부분보다 더 높은 농도의 도핑 원소를 갖는다. 더구나, 도핑 원소는 콘택 플러그(108 및 110)의 측벽 부분 안으로 약간 확산될 수도 있는데, 이것은 구별 가능할 수도 있다. 따라서, 콘택 플러그(108 및 110)의 이들 부분은, 도핑 원소가 없을 수도 있는 콘택 플러그(108 및 110)의 내부 부분에서 보다 더 높은 농도의 도핑 원소를 갖는다. 몇몇 실시형태에 따르면, 도핑 원소 부유 영역(138)의 두께(T2)는 대략 3 Å와 대략 50 Å 사이의 범위 내에 있을 수도 있다.
도 21은 대안적인 실시형태에 따라 형성되는 구조체를 예시하는데, 이 구조체를 형성하기 위한 형성 프로세스는, 개구(도 13)를 형성할 때, 개구(94 및 96)의 저부가 ESL(90)의 저부 표면과 실질적으로 동일한 레벨에 있다는 것을 제외하면, 도 20에서 도시되는 구조체를 형성하기 위한 것과 본질적으로 동일하다. 프로세스의 나머지는 이전 실시형태에서와 본질적으로 동일하다. 결과적으로 나타나는 구조체에서, 도 21에서 도시되는 바와 같이, 콘택 플러그(108 및 110)의 저부 부분은 ESL(90) 및 ILD(92)의 바로 아래에 있도록 측방향으로 연장되지 않는다. 또한, 도핑 원소 부유 영역(136 및 138)이 형성될 수도 있다.
본 개시의 실시형태는 몇몇 유리한 피쳐를 갖는다. 상부 금속 피쳐가 하부의 금속 피쳐 상에 형성되기 이전에, 하부의 금속 피쳐의 상부 표면 상에 처리를 수행하는 의해, 상부 금속 피쳐는 더 균일한 상 형성을 가질 수도 있는데, 상부 금속 피쳐의 대부분은 동일한 상을 가지며, 그러므로, 유사한 저항률을 갖는다. 따라서, 상부 금속 피쳐를 포함하는 디바이스의 디바이스 성능의 웨이퍼 내 균일성은 더욱 균일하다.
본 개시의 몇몇 실시형태에 따르면, 방법은, 제1 금속 피쳐를 형성하는 것; 제1 금속 피쳐 위에 유전체 층을 형성하는 것; 유전체 층을 에칭하여 개구 - 제1 금속 피쳐의 상부 표면은 개구를 통해 노출됨 - 를 형성하는 것; 제1 금속 피쳐의 상부 표면에 대해 제1 처리 - 제1 처리는 개구를 통해 수행되고, 제1 처리는 제1 프로세스 가스를 사용하여 수행됨 - 를 수행하는 것; 제1 처리 이후에, 제2 처리 - 제2 처리는 개구를 통해 수행되고, 제2 처리는 제1 프로세스 가스와는 상이한 제2 프로세스 가스를 사용하여 수행됨 - 를 수행하는 것; 및 개구에 제2 금속 피쳐를 퇴적하는 것을 포함한다. 한 실시형태에서, 제1 처리는 산소(O2)를 포함하는 제1 프로세스 가스를 사용하여 수행되고, 제2 처리는 수소(H2)를 포함하는 제2 프로세스 가스를 사용하여 수행된다. 한 실시형태에서, 제1 처리는 플라즈마 처리를 포함한다. 한 실시형태에서, 제1 처리는 열 처리를 포함한다. 한 실시형태에서, 제2 금속 피쳐를 퇴적하는 것은 텅스텐의 상향식 퇴적을 포함한다. 한 실시형태에서, 제1 처리는 실리콘 함유 프로세스 가스, 붕소 함유 프로세스 가스, 인 함유 프로세스 가스, 또는 이들의 조합을 포함하는 제1 프로세스 가스를 사용하여 수행된다. 한 실시형태에서, 제1 처리는 실리콘, 붕소, 인, 또는 이들의 조합을 포함하는 층이 퇴적되는 것으로 나타난다. 한 실시형태에서, 제1 금속 피쳐는 소스/드레인 콘택 플러그를 포함한다. 한 실시형태에서, 제1 금속 피쳐는 게이트 전극을 포함하고, 제2 금속 피쳐는 콘택 플러그를 포함한다.
본 개시의 몇몇 실시형태에 따르면, 방법은, 제1 금속 피쳐 - 제1 금속 피쳐는 트랜지스터의 게이트 전극 또는 소스/드레인 콘택 플러그를 포함함 - 를 형성하는 것; 제1 금속 피쳐 위에 에칭 정지 층을 형성하는 것; 에칭 정지 층 위에 유전체 층을 형성하는 것; 제1 금속 피쳐가 개구에 노출되도록, 유전체 층 및 에칭 정지 층을 에칭하여 개구를 형성하는 것; 제1 금속 피쳐의 표면 층을 산화시켜 제1 금속 피쳐의 표면에 금속 산화물 층을 형성하는 것; 환원 반응을 수행하여 금속 산화물 층을 원소 금속(elemental metal)으로 다시 환원시키는 것; 및 상향식 퇴적 프로세스를 수행하여 개구에 텅스텐 플러그를 퇴적하는 것을 포함한다. 한 실시형태에서, 산화는 프로세스 가스로서 산소(O2)를 사용하여 수행된다. 한 실시형태에서, 환원 반응은 프로세스 가스로서 수소(H2)를 사용하여 수행된다. 한 실시형태에서, 표면 층을 산화시키는 것은 플라즈마 산화를 통해 수행된다. 한 실시형태에서, 표면 층을 산화시키는 것은 열 산화를 통해 수행된다. 한 실시형태에서, 텅스텐 플러그는 알파 상을 갖는다.
본 개시의 몇몇 실시형태에 따르면, 집적 회로 디바이스는, 제1 부분 및 제1 부분 위의 제2 부분 - 제2 부분은, 본질적으로, 실리콘, 붕소, 인, 비소, 및 이들의 조합으로 구성되는 그룹으로부터 선택되는 원소를 포함하고, 제1 부분은 상기 원소가 없음 - 을 포함하는 제1 금속 피쳐; 제1 금속 피쳐 위의 유전체 층; 및 제1 금속 피쳐 위의 그리고 유전체 층 내의 부분을 구비하는 제2 금속 피쳐 - 제2 금속 피쳐는 제3 부분 및 제3 부분 위의 제4 부분을 포함하고, 제3 부분은 제2 부분 위에 있고 제2 부분과 접촉하여 그들 사이에서 계면을 형성하고, 제3 부분은 상기 원소를 포함하고, 제4 부분은 상기 원소가 없음 - 를 포함한다. 한 실시형태에서, 집적 회로 디바이스는, 제2 금속 피쳐의 측벽과 유전체 층 사이의 계면에 인접한 원소 부유 영역을 더 포함하는데, 원소 부유 영역은 상기 원소를 포함하고, 원소 부유 영역은 제2 금속 피쳐의 측벽 표면 부분(sidewall surface portion) 및 유전체 층의 측벽 표면 부분을 포함한다. 한 실시형태에서, 상기 원소는 실리콘을 포함한다. 한 실시형태에서, 제1 금속 피쳐는 트랜지스터의 하부 소스/드레인 콘택 플러그 또는 게이트 전극을 포함하고, 제2 금속 피쳐는 트랜지스터의 상부 소스/드레인 콘택 플러그 또는 게이트 콘택 플러그를 포함한다. 한 실시형태에서, 제2 금속 피쳐는 텅스텐을 포함한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러가지 실시형태의 피쳐를 개설한다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 깨달아야 한다.
<부 기>
1. 방법으로서,
제1 금속 피쳐(feature)를 형성하는 단계;
상기 제1 금속 피쳐 위에 유전체 층을 형성하는 단계;
상기 유전체 층을 에칭하여 개구 - 상기 제1 금속 피쳐의 상부 표면은 상기 개구를 통해 노출됨 - 를 형성하는 단계;
상기 제1 금속 피쳐의 상기 상부 표면에 대해 제1 처리 - 상기 제1 처리는 상기 개구를 통해 수행되고, 상기 제1 처리는 제1 프로세스 가스를 사용하여 수행됨 - 를 수행하는 단계;
상기 제1 처리 이후에, 제2 처리 - 상기 제2 처리는 상기 개구를 통해 수행되고, 상기 제2 처리는 상기 제1 프로세스 가스와는 상이한 제2 프로세스 가스를 사용하여 수행됨 - 를 수행하는 단계; 및
상기 개구에 제2 금속 피쳐를 퇴적(deposit)하는 단계를 포함하는, 방법.
2. 제1항에 있어서,
상기 제1 처리는 산소(O2)를 포함하는 상기 제1 프로세스 가스를 사용하여 수행되고, 상기 제2 처리는 수소(H2)를 포함하는 상기 제2 프로세스 가스를 사용하여 수행되는 것인, 방법.
3. 제2항에 있어서,
상기 제1 처리는 플라즈마 처리를 포함하는, 방법.
4. 제2항에 있어서,
상기 제1 처리는 열 처리를 포함하는, 방법.
5. 제1항에 있어서,
상기 제2 금속 피쳐를 퇴적하는 단계는 텅스텐의 상향식 퇴적(bottom-up deposition)을 포함하는 것인, 방법.
6. 제1항에 있어서,
상기 제1 처리는 실리콘 함유 프로세스 가스, 붕소 함유 프로세스 가스, 인 함유 프로세스 가스, 또는 이들의 조합을 포함하는 상기 제1 프로세스 가스를 사용하여 수행되는 것인, 방법.
7. 제4항에 있어서,
상기 제1 처리는 실리콘, 붕소, 인, 또는 이들의 조합을 포함하는 층이 퇴적되도록 하는 것인, 방법.
8. 제1항에 있어서,
상기 제1 금속 피쳐는 소스/드레인 콘택 플러그를 포함하는 것인, 방법.
9. 제1항에 있어서,
상기 제1 금속 피쳐는 게이트 전극을 포함하고, 상기 제2 금속 피쳐는 콘택 플러그를 포함하는 것인, 방법.
10. 방법으로서,
제1 금속 피쳐 - 상기 제1 금속 피쳐는 트랜지스터의 게이트 전극 또는 소스/드레인 콘택 플러그를 포함함 - 를 형성하는 단계;
상기 제1 금속 피쳐 위에 에칭 정지 층(etch stop layer)을 형성하는 단계;
상기 에칭 정지 층 위에 유전체 층을 형성하는 단계;
상기 제1 금속 피쳐가 개구에 노출되도록, 상기 유전체 층 및 상기 에칭 정지 층을 에칭하여 상기 개구를 형성하는 단계;
상기 제1 금속 피쳐의 표면 층을 산화시켜 상기 제1 금속 피쳐의 표면에 금속 산화물 층을 형성하는 단계;
환원 반응을 수행하여 상기 금속 산화물 층을 원소 금속(elemental metal)으로 다시 환원시키는 단계; 및
상향식 퇴적 프로세스를 수행하여 상기 개구에 텅스텐 플러그를 퇴적하는 단계를 포함하는, 방법.
11. 제10항에 있어서,
상기 산화는 프로세스 가스로서 산소(O2)를 사용하여 수행되는, 방법.
12. 제10항에 있어서,
상기 환원 반응은 프로세스 가스로서 수소(H2)를 사용하여 수행되는, 방법.
13. 제10항에 있어서,
상기 표면 층을 산화시키는 것은 플라즈마 산화를 통해 수행되는, 방법.
14. 제10항에 있어서,
상기 표면 층을 산화시키는 것은 열 산화를 통해 수행되는, 방법.
15. 제10항에 있어서,
상기 텅스텐 플러그는 알파 상(alpha phase)을 갖는, 방법.
16. 집적 회로 디바이스로서,
제1 부분 및 상기 제1 부분 위의 제2 부분 - 상기 제2 부분은, 필수적으로, 실리콘, 붕소, 인, 비소, 및 이들의 조합으로 구성되는 그룹으로부터 선택되는 원소를 포함하고, 상기 제1 부분은 상기 원소가 없음 - 을 포함하는 제1 금속 피쳐;
상기 제1 금속 피쳐 위의 유전체 층; 및
상기 제1 금속 피쳐 위의 그리고 상기 유전체 층 내의 부분을 구비하는 제2 금속 피쳐 - 상기 제2 금속 피쳐는 제3 부분 및 상기 제3 부분 위의 제4 부분을 포함하고, 상기 제3 부분은 상기 제2 부분 위에 있고 상기 제2 부분과 접촉하여 그들 사이에서 계면을 형성하고, 상기 제3 부분은 상기 원소를 포함하고, 상기 제4 부분은 상기 원소가 없음 - 를 포함하는, 집적 회로 디바이스.
17. 제9항에 있어서,
상기 제2 금속 피쳐의 측벽과 상기 유전체 층 사이의 계면에 인접한 원소 부유 영역(element-rich region)을 더 포함하되, 상기 원소 부유 영역은 상기 원소를 포함하고, 상기 원소 부유 영역은 상기 제2 금속 피쳐의 측벽 표면 부분(sidewall surface portion) 및 상기 유전체 층의 측벽 표면 부분을 포함하는 것인, 집적 회로 디바이스.
18. 제16항에 있어서,
상기 원소는 실리콘을 포함하는 것인, 집적 회로 디바이스.
19. 제16항에 있어서,
상기 제1 금속 피쳐는 트랜지스터의 하부 소스/드레인 콘택 플러그 또는 게이트 전극을 포함하고, 상기 제2 금속 피쳐는 상기 트랜지스터의 상부 소스/드레인 콘택 플러그 또는 게이트 콘택 플러그를 포함하는 것인, 집적 회로 디바이스.
20. 제16항에 있어서,
상기 제2 금속 피쳐는 텅스텐을 포함하는 것인, 집적 회로 디바이스.

Claims (10)

  1. 방법으로서,
    제1 금속 피쳐(feature)를 형성하는 단계;
    상기 제1 금속 피쳐 위에 유전체 층을 형성하는 단계;
    상기 유전체 층을 에칭하여 개구 - 상기 제1 금속 피쳐의 상부 표면은 상기 개구를 통해 노출됨 - 를 형성하는 단계;
    상기 제1 금속 피쳐의 상기 상부 표면에 대해 제1 처리 - 상기 제1 처리는 상기 개구를 통해 수행되고, 상기 제1 처리는 제1 프로세스 가스를 사용하여 수행됨 - 를 수행하는 단계;
    상기 제1 처리 이후에, 제2 처리 - 상기 제2 처리는 상기 개구를 통해 수행되고, 상기 제2 처리는 상기 제1 프로세스 가스와는 상이한 제2 프로세스 가스를 사용하여 수행됨 - 를 수행하는 단계; 및
    상기 개구에 제2 금속 피쳐를 퇴적(deposit)하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 처리는 산소(O2)를 포함하는 상기 제1 프로세스 가스를 사용하여 수행되고, 상기 제2 처리는 수소(H2)를 포함하는 상기 제2 프로세스 가스를 사용하여 수행되는 것인, 방법.
  3. 제1항에 있어서,
    상기 제2 금속 피쳐를 퇴적하는 단계는 텅스텐의 상향식 퇴적(bottom-up deposition)을 포함하는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 처리는 실리콘 함유 프로세스 가스, 붕소 함유 프로세스 가스, 인 함유 프로세스 가스, 또는 이들의 조합을 포함하는 상기 제1 프로세스 가스를 사용하여 수행되는 것인, 방법.
  5. 제4항에 있어서,
    상기 제1 처리는 실리콘, 붕소, 인, 또는 이들의 조합을 포함하는 층이 퇴적되도록 하는 것인, 방법.
  6. 제1항에 있어서,
    상기 제1 금속 피쳐는 소스/드레인 콘택 플러그를 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 제1 금속 피쳐는 게이트 전극을 포함하고, 상기 제2 금속 피쳐는 콘택 플러그를 포함하는 것인, 방법.
  8. 방법으로서,
    제1 금속 피쳐 - 상기 제1 금속 피쳐는 트랜지스터의 게이트 전극 또는 소스/드레인 콘택 플러그를 포함함 - 를 형성하는 단계;
    상기 제1 금속 피쳐 위에 에칭 정지 층(etch stop layer)을 형성하는 단계;
    상기 에칭 정지 층 위에 유전체 층을 형성하는 단계;
    상기 제1 금속 피쳐가 개구에 노출되도록, 상기 유전체 층 및 상기 에칭 정지 층을 에칭하여 상기 개구를 형성하는 단계;
    상기 제1 금속 피쳐의 표면 층을 산화시켜 상기 제1 금속 피쳐의 표면에 금속 산화물 층을 형성하는 단계;
    환원 반응을 수행하여 상기 금속 산화물 층을 원소 금속(elemental metal)으로 다시 환원시키는 단계; 및
    상향식 퇴적 프로세스를 수행하여 상기 개구에 텅스텐 플러그를 퇴적하는 단계를 포함하는, 방법.
  9. 집적 회로 디바이스로서,
    제1 부분 및 상기 제1 부분 위의 제2 부분 - 상기 제2 부분은, 필수적으로, 실리콘, 붕소, 인, 비소, 및 이들의 조합으로 구성되는 그룹으로부터 선택되는 원소를 포함하고, 상기 제1 부분은 상기 원소가 없음 - 을 포함하는 제1 금속 피쳐;
    상기 제1 금속 피쳐 위의 유전체 층; 및
    상기 제1 금속 피쳐 위의 그리고 상기 유전체 층 내의 부분을 구비하는 제2 금속 피쳐 - 상기 제2 금속 피쳐는 제3 부분 및 상기 제3 부분 위의 제4 부분을 포함하고, 상기 제3 부분은 상기 제2 부분 위에 있고 상기 제2 부분과 접촉하여 그들 사이에서 계면을 형성하고, 상기 제3 부분은 상기 원소를 포함하고, 상기 제4 부분은 상기 원소가 없음 - 를 포함하는, 집적 회로 디바이스.
  10. 제9항에 있어서,
    상기 제2 금속 피쳐의 측벽과 상기 유전체 층 사이의 계면에 인접한 원소 부유 영역(element-rich region)을 더 포함하되, 상기 원소 부유 영역은 상기 원소를 포함하고, 상기 원소 부유 영역은 상기 제2 금속 피쳐의 측벽 표면 부분(sidewall surface portion) 및 상기 유전체 층의 측벽 표면 부분을 포함하는 것인, 집적 회로 디바이스.
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