JP2023027173A - エアギャップの形成方法 - Google Patents

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Abstract

【課題】酸化スズを高選択比でエッチングし、半導体基板処理時のエアギャップを形成する方法を提供する。【解決手段】半導体基板を処理する方法において、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯまたはＳｉＣＮの存在下で酸化スズを選択的にエッチングするための方法は、少なくとも約５０％のＨ2を含むプロセスガスにおいて形成されたプラズマに基板を接触させることを含む。酸化スズのエッチングは基板において外部バイアスを用いることなく実施が可能で、約１００℃未満の温度で実施されることが好ましい。【選択図】図１

Description

本発明は、半導体デバイスの製造方法に関する。特に、本発明の実施形態は、半導体基板処理時のエアギャップの形成方法に関する。
半導体デバイスの製造では、基板上に材料のパターンを形成するために堆積およびエッチングの技術が用いられる。パターニングでは、ある材料を高いエッチング選択比の別の材料の存在下でエッチングすることが必要なことが多い。基板上のパターン化フィーチャの大きさが小さくなればなるほど、エッチング選択比要件はより厳しくなる。さらに、ＨＦを用いたＳｉＯ2のエッチングなどのウェットエッチング方法は、凹状フィーチャへのエッチング液の浸透における問題のため、高アスペクト比の凹状フィーチャを有する基板にはあまり望ましくない。
高選択比エッチング方法は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の形成を含む様々なアプリケーションにおけるパターニング、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の製造におけるパターニング、および、バック・エンド・オブ・ライン（ＢＥＯＬ）処理におけるパターニングに必要である。
ＳｉＯ2やＳｉＮなどの一般的に使用される誘電体の存在下において、高エッチング選択比で選択的にエッチングされうる材料、および、関連するエッチング方法が特に望ましい。本明細書では、ＳｎＯ2は、ＳｉＯ2、ＳｉＮ、および、高選択比ドライエッチング化学物質を用いる様々な他の材料に対して選択的にエッチングされうる材料として提供される。犠牲スペーサ材としてＳｎＯ2を用いる半導体デバイス製造において（例えば、ＦｉｎＦＥＴ製造時に）エアギャップを形成する方法も提供される。
一態様によれば、半導体基板を処理する方法が提供される。この方法は、露出したＳｎＯ2層（例えば、原子層堆積によって堆積されたＳｎＯ2層）を有する半導体基板を提供することと、約１００℃未満の温度でＳｎＯ2層をエッチングすることとを含み、エッチングは、少なくとも容量で約５０％のＨ2を含むプロセスガスにおいて形成されたプラズマに半導体基板を曝露することを含む。いくつかの実施形態では、提供された半導体基板は、さらに、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択された第２の材料を含み、ＳｎＯ2の水素プラズマエッチングは、第２の材料に対して少なくとも約８０など少なくとも約１０のエッチング選択比で実施される。第２の材料は、ＳｎＯ2のエッチング開始前に基板上で露出されてよい、または、いくつかの実施形態では、第２の材料は、ＳｎＯ2のエッチング中に露出されてよい。いくつかの実施形態では、第２の材料はＳｉＯ2であり、エッチングは、ＳｉＯ2に対して少なくとも約１０のエッチング選択比でＳｎＯ2を除去する。
ＳｎＯ2のエッチングにおけるプロセスガスの組成は、変化してよく、Ｈ2に加えて他のガスを含んでよいが、いくつかの実施形態では、プロセスガスは、Ｈ2を主成分とする（例えば、１００％がＨ2）。いくつかの実施形態では、プロセスガスは、少なくとも約５０％のＨ2を含み、さらに、ヘリウムなどの不活性ガスを含む。いくつかの実施形態では、プロセスガスは、Ｈ2および不活性ガスを主成分とする。いくつかの実施形態では、プロセスガス内のＨ2の濃度は、少なくとも約８０％である。必要に応じて、プロセスガスは、炭化水素および／またはＣｌ2をさらに含んでよい。一例では、プロセスガスは、Ｈ2（５０％以上）、ヘリウム、および炭化水素を含む。プロセスガスにおいてプラズマは、高周波および／または低周波のプラズマ生成を用いて形成されうる。特に、基板における外部バイアスの使用は任意である。いくつかの実施形態では、エッチングは、基板に外部バイアスを設けることなく実行される。いくつかの実施形態では、プラズマは、約０．００１８Ｗ／ｃｍ2から約０．３６Ｗ／ｃｍ2の間の電力密度を用いて生成される。エッチング時のプロセスチャンバ内の圧力は、いくつかの実施形態では、約１ｍＴｏｒｒから約１７５ｍＴｏｒｒの間である。
別の態様では、ＳｎＯ2層をエッチングするための装置が提供される。この装置は、エッチング時に半導体基板を保持するように構成された基板ホルダを有するプロセスチャンバと、プロセスガスにおいてプラズマを生成するように構成されたプラズマ生成器と、制御装置とを備える。制御装置は、本明細書に記載のあらゆる方法を実施するためのプログラム命令を含む。一実施形態では、制御装置は、約１００℃以下の温度で半導体基板上のＳｎＯ2層のエッチングを行わせるためのプログラム命令を含み、エッチングを行わせることには、少なくとも約５０％のＨ2を含むプロセスガスにおいて形成されたプラズマに半導体基板を曝露させることが含まれる。
別の態様では、エッチング装置を制御するためのプログラム命令を含む非一時的コンピュータ機械可読媒体が提供される。プログラム命令は、約１００℃未満の温度で半導体基板上のＳｎＯ2層のエッチングを行わせるためのコードを含み、エッチングを行わせることは、少なくとも約５０％のＨ2を含むプロセスガスにおいて形成されたプラズマに半導体基板を曝露させることを含む。
別の態様では、半導体基板上にエアギャップを形成するための方法が提供される。この方法は、（ａ）第１の材料の露出層、第２の材料の露出層、および、第１の材料の層と第２の材料の層との間に位置するＳｎＯ2の露出層を有する半導体基板を提供することと、（ｂ）水素プラズマエッチング化学物質を用いて露出したＳｎＯ2を第１および第２の材料の両方に対して選択的にエッチングすることで、第１の材料と第２の材料との間に凹状フィーチャを形成することと、（ｃ）凹状フィーチャを完全に充填することなく凹状フィーチャの上に第３の材料を堆積させることで、第１の材料の層と第２の材料の層との間にエアギャップを形成することと、を含む。いくつかの実施形態では、第１の材料は、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択され、第２の材料は、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択される。いくつかの実施形態では、第１の材料および第２の材料は同じ材料であり、他の実施形態では、第１の材料および第２の材料は異なる材料である。第３の材料は、いくつかの実施形態では、ＳｉＯ2である。
いくつかの実施形態では、ＳｎＯ2層の水素プラズマエッチングは、少なくとも約５０％のＨ2を含むプロセスガスにおいて形成されたプラズマに半導体基板を曝露することを含む。いくつかの実施形態では、エッチングは、少なくとも約１００℃未満の温度で実行される。記載の方法は、幅狭の凹状フィーチャにおいてエアギャップを形成するのに特に有効である。一実施形態では、ＳｎＯ2層の幅は、約２０Å～約１００Åの間である。
一実施形態では、第１の材料の層と第２の材料の層との間に存在するＳｎＯ2層を有する基板は、次の一連の工程を用いて形成される。このプロセスは、半導体基板上にゲート（例えば、酸化ハフニウムなどの高ｋ酸化物からなる突出フィーチャ）を形成することと、第１の材料（例えば、ＳｉＮ）がゲートの側壁および上面の両方を覆うように、半導体基板の上に第１の材料の層を共形に形成することと、ＳｎＯ2がゲートの側壁および上面の両方の上の第１の材料を覆うように、第１の材料の層の上にＳｎＯ2層を（例えば、約２０Å～約１００Åの間の厚さに）共形に形成することと、第２の材料（例えば、ＳｉＯ2）がゲートの側壁および上面の両方の上のＳｎＯ2を覆うように、ＳｎＯ2層の上に第２の材料の層を共形に形成することと、によって開始する。このプロセスは、次に、基板の水平面から第２の材料を除去することで、第１の材料の露出層と第２の材料の露出層との間に露出ＳｎＯ2層を有する構造を形成する。
別の態様では、半導体基板上にエアギャップを形成するためのシステムが提供される。このシステムは、１つ以上の堆積チャンバ、１つ以上のエッチングチャンバ、および制御装置を備える。制御装置は、本明細書に記載のあらゆるエアギャップ形成方法を実施するためのプログラム命令を含む。例えば、制御装置は、（ｉ）第１の材料の露出層、第２の材料の露出層、および、第１の材料の層と第２の材料の層との間に位置するＳｎＯ2の露出層を有する半導体基板上に、水素プラズマエッチング化学物質を用いて露出したＳｎＯ2を第１の材料および第２の材料の両方に対して選択的にエッチングすることで、第１の材料と第２の材料との間に凹状フィーチャを形成するステップと、（ｉｉ）凹状フィーチャを完全に充填することなく凹状フィーチャの上に第３の材料を堆積させることで、第１の材料の層と第２の材料の層との間にエアギャップを形成するステップと、を行わせるための命令を含んでよい。
別の態様では、このシステムは、本明細書に記載の装置およびシステムのいずれか、ならびに、ステッパを備える。
別の態様では、システムを制御するためのプログラム命令を含む非一時的コンピュータ機械可読媒体が提供される。プログラム命令は、（ｉ）第１の材料の露出層、第２の材料の露出層、および、第１の材料の層と第２の材料の層との間に位置するＳｎＯ2の露出層を有する半導体基板上に、水素プラズマエッチング化学物質を用いて露出したＳｎＯ2を第１の材料および第２の材料の両方に対して選択的にエッチングすることで、第１の材料と第２の材料との間に凹状フィーチャを形成するためのコードと、（ｉｉ）凹状フィーチャを完全に充填することなく凹状フィーチャの上に第３の材料を堆積させることで、第１の材料の層と第２の材料の層との間にエアギャップを形成するためのコードと、を含む。
別の態様では、ＳｎＯ2のダミーゲートの堆積を含む、半導体基板を処理するための方法が提供される。この方法は、（ａ）半導体基板上にＳｎＯ2のダミーゲートを形成することと、（ｂ）ＳｎＯ2のダミーゲートの存在下で半導体基板を処理することと、（ｃ）Ｈ2を含むプロセスガスにおいて形成されたプラズマを用いてＳｎＯ2のダミーゲートをエッチングして、ダミーゲートに代えて凹状フィーチャを形成することと、（ｄ）形成された凹状フィーチャに高ｋ誘電材料を堆積させて、ダミーゲートに代えてゲートを形成することと、を含む。別の態様では、半導体基板を処理するためのシステムが提供される。このシステムは、１つ以上の堆積プロセスチャンバ、１つ以上のエッチングプロセスチャンバ、および制御装置を備え、制御装置は、（ｉ）半導体基板上にＳｎＯ2のダミーゲートを形成する工程と、（ｉｉ）ＳｎＯ2のダミーゲートの存在下で半導体基板を処理する工程と、（ｉｉｉ）Ｈ2を含むプロセスガスにおいて形成されたプラズマを用いてＳｎＯ2のダミーゲートをエッチングして、ダミーゲートに代えて凹状フィーチャを形成する工程と、（ｉｖ）形成された凹状フィーチャに高ｋ誘電材料を堆積させて、ダミーゲートに代えてゲートを形成する工程と、を行わせるためのプログラム命令を含む。別の態様では、システムを制御するためのプログラム命令を含む非一時的コンピュータ可読媒体が提供される。プログラム命令は、（ｉ）半導体基板上にＳｎＯ2のダミーゲートを形成する工程と、（ｉｉ）ＳｎＯ2のダミーゲートの存在下で半導体基板を処理する工程と、（ｉｉｉ）Ｈ2を含むプロセスガスにおいて形成されたプラズマを用いてＳｎＯ2のダミーゲートをエッチングして、ダミーゲートに代えて凹状フィーチャを形成する工程と、（ｉｖ）形成された凹状フィーチャに高ｋ誘電材料を堆積させて、ダミーゲートに代えてゲートを形成する工程と、を行わせるためのコードを含む。
いくつかの実施形態では、記載の方法は、フォトリソグラフィ・パターニング・シーケンスと統合され、さらに、半導体基板にフォトレジストを塗布することと、フォトレジストを露光することと、フォトレジストをパターニングしてパターンを基板に転写することと、フォトレジストを基板から選択的に除去することとを含む。
本明細書に記載の主題の実施形態のこれらおよび他の態様は、付随の図面、および、以下の発明を実施するための形態で説明される。
本明細書に記載の実施形態による処理方法のプロセスフロー図。
本明細書に記載の実施形態による処理方法のプロセスフロー図。
本明細書に記載の実施形態によるエアギャップ形成を伴う処理が施される半導体基板の略断面図。 本明細書に記載の実施形態によるエアギャップ形成を伴う処理が施される半導体基板の略断面図。 本明細書に記載の実施形態によるエアギャップ形成を伴う処理が施される半導体基板の略断面図。 本明細書に記載の実施形態によるエアギャップ形成を伴う処理が施される半導体基板の略断面図。 本明細書に記載の実施形態によるエアギャップ形成を伴う処理が施される半導体基板の略断面図。 本明細書に記載の実施形態によるエアギャップ形成を伴う処理が施される半導体基板の略断面図。 本明細書に記載の実施形態によるエアギャップ形成を伴う処理が施される半導体基板の略断面図。
本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。 本明細書に記載の実施形態によるＦｉｎＦＥＴデバイスの製造時に処理が施される半導体基板の概略図。
本明細書に記載の実施形態による、水素プラズマエッチング化学物質を用いてＳｎＯ2をエッチングするのに適した装置の概略図。
本明細書に記載の実施形態によるマルチステーション型処理システムの概略図。
半導体デバイス製造における酸化スズ（ＩＶ）（ＳｎＯ2）のエッチング方法が提供される。いくつかの実施形態では、提供の方法は、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮのうちの１つ以上に対して高選択比で酸化スズをエッチングするのに用いられる。いくつかの実施形態では、エッチング選択比は、３０より大きいなど１０より大きく、例えば、５０より大きい、または８０より大きい。エッチング選択比は、選択された条件における他の材料のエッチング速度に対するＳｎＯ2のエッチング速度の比率を表す。いくつかの例では、ＳｉＯ2に対してＳｎＯ2をエッチングするために、１００のエッチング選択比が達成された。これらのエッチング選択比は、Ｈ2を含むプロセスガスにおいて形成されたプラズマに半導体基板を接触させることを含むエッチング方法のために達成される。提供の方法は、ＳｎＯ2の水素プラズマへの曝露によって固体のＳｎＯ2を気体のＳｎＨ4に変換することを含む。気体のＳｎＨ4生成物は、その後、パージおよび／または排気によってプロセスチャンバから簡単に除去されうる。いくつかの実施形態では、他の材料（例えば、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、またはＳｉＣＮ）は、ＳｎＯ2のエッチング開始時に半導体基板上で露出される。他の実施形態では、他の材料は、ＳｎＯ2のエッチング開始時には露出されず、エッチングの過程で露出される。
ＳｎＯ2は、例えば、ＡＬＤまたはＰＥＣＶＤによって堆積され、炭素および水素などの少量の他の材料（通常、１０原子％未満）を含んでよい。１：２のスズ：酸素の化学量論比からの小さなズレは、酸化スズで可能であり、ＳｎＯ2構造物の範囲内であることも理解される。例えば、Ｏ対Ｓｎの原子比は、ＳｎＯ2のいくつかの例では約２．０から約２．３の間である。Ｏ対Ｓｎ比が約１．５から約２．５の間の酸化スズは、本明細書においてはＳｎＯ2材料の範囲内である。
ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮ材料は、ドープまたはアンドープされてよく、必要に応じて水素を含んでよい。ドーパントは、存在するときは、通常、１０％の原子濃度を超えない（水素を除く）。これらの材料は、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤなどの様々な方法を用いて堆積されうる。シラン、テトラアルキルシラン、トリアルキルシラン、ＴＥＯＳなどを含む様々なシリコン含有前駆体が、これらの材料の堆積に用いられうる。例えば、ＳｉＯ2は、ＴＥＯＳまたはシランをシリコン含有前駆体として用いて堆積されてよい。
本明細書で用いられる「半導体基板」との用語は、その構造内のいずれかの半導体材料を含む半導体デバイス製造のあらゆる段階における基板を意味する。半導体基板における半導体材料は、露出される必要はないことが理解される。半導体基板の例は、半導体材料を覆う複数層の他の材料（例えば、誘電材料）を有する半導体ウエハである。
提供の方法は、様々な幅およびアスペクト比のＳｎＯ2層をエッチングするのに用いられうる。これらの方法は、幅狭層（例えば、２５Å～７５Åなど２０Å～１００Åの幅を有するＳｎＯ2層）をエッチングするのに特に有効であり、ＳｎＯ2をエッチングして少なくとも約５：１のアスペクト比（例えば、約１０：１から１００：１の間のアスペクト比）を有する凹状フィーチャを形成するなど、比較的高アスペクト比の凹状フィーチャを形成するのに特に有効である。提供の方法はこれらの使用に限定されないが、従来の方法および材料（例えば、ＳｉＮスペーサのウェットＨＦエッチング）はこれらの使用にあまり適していないため、本明細書に記載の水素プラズマエッチング方法を用いた幅狭層のエッチングおよび／または高アスペクト比の凹状フィーチャの形成は特に有効である。
本明細書に記載の実施形態によるエッチング方法は、図１に示すプロセスフロー図に表される。動作１１０１では、露出したＳｎＯ2層を有する半導体基板が提供される。基板は、プロセスガスにおいてプラズマを生成するように構成されるエッチング装置のプロセスチャンバ内に設置される。次に、動作１１０３では、Ｈ2を含むプロセスガスにおいてプラズマが生成される。動作１１０５では、基板は生成された水素プラズマと接触し、ＳｎＯ2層が基板上のＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮ材料のいずれかに対して選択的にエッチングされる。選択的なエッチングは、上述の材料のいずれかに対して、１より大きい、より好ましくは、５０より大きいなど１０より大きいエッチング選択比でＳｎＯ2をエッチングすることを含む。
いくつかの実施形態では、露出したＳｎＯ2層に加えて、動作１１０１で提供された半導体基板は、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮのうちの１つ以上を含む第２の材料の露出層をさらに備える。他の実施形態では、第２の材料は、ＳｎＯ2のエッチング開始時には露出されておらず、ＳｎＯ2がしばらくエッチングされた後に露出される。
１１０１で提供された基板は、ＳｎＯ2層および第２の材料の層（例えば、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮのあらゆる組み合わせ）の堆積後に、また必要に応じてそれらのパターニング後に得られる。ＳｎＯ2層は、ＣＶＤ（ＰＥＣＶＤを含む）、ＡＬＤ（ＰＥＡＬＤを含む）、スパッタリングなどのあらゆる適した方法によって堆積される。いくつかの実施形態では、ＳｎＯ2膜が基板上のあらゆる突起および凹状フィーチャの表面を含む基板表面に沿うように、ＳｎＯ2膜を共形に堆積させることが好ましい。いくつかの実施形態では、ＳｎＯ2層は、約２０Åから１００Åの間の厚さに共形に堆積される。共形のＳｎＯ2膜に適した堆積方法の１つは、ＡＬＤである。熱ＡＬＤまたはプラズマ強化ＡＬＤが用いられうる。通常の熱ＡＬＤ法では、基板は、ＡＬＤプロセスチャンバに提供されて、ＳｎＯ2を形成するために基板表面で反応できるスズ含有前駆体および酸素含有反応物に連続して曝露される。ＡＬＤプロセスチャンバは、通常、基板がスズ含有前駆体に曝露された後であって、プロセスチャンバにおける反応を防ぐために酸素含有反応物がプロセスチャンバに導入される前に、不活性ガスによってパージされる。さらに、ＡＬＤプロセスチャンバは、通常、基板が酸素含有反応物によって処理された後に、不活性ガスによってパージされる。連続した曝露は、例えば、約１０サイクルから１００サイクルの間、数回のサイクルで繰り返され、所望の厚さのＳｎＯ層が堆積されるまで実施されうる。適したスズ含有前駆体の例は、ハロゲン化スズ含有前駆体（ＳｎＣｌ4、ＳｎＢｒ4など）、および、アルキル置換スズアミドなどを含む有機スズ化合物などの非ハロゲン化スズ含有前駆体を含む。ＡＬＤに適したアルキル置換スズアミドの具体例は、テトラキスジメチルアミノスズ、テトラキスエチルメチルアミノスズ、Ｎ2，Ｎ3－ジ－ｔｅｒｔ－ブチル－ブタン－２，３－ジアミノ－スズ（ＩＩ）、および、（１，３－ビス（１，１－ジメチルエチル）－４，５－ジメチル－（４Ｒ，５Ｒ）－１，３，２－ジアザスタノリジン－２－イリデンである。酸素含有反応物は、制限なしに、酸素、オゾン、水、過酸化水素、およびＮＯを含む。酸素含有反応物の混合物も用いられうる。堆積条件は、ＡＬＤ反応物の選択に応じて変化し、反応性がより高い前駆体は、一般に、反応性がより低い前駆体より低温で反応するだろう。プロセスは、通常、約２０℃から５００℃の間の温度で、かつ準大気圧で実行されるだろう。凝縮を回避するため、反応物がプロセスチャンバ内に気体状で残るように温度および圧力が選択される。各反応物は、単体で、または、アルゴン、ヘリウム、もしくは窒素などのキャリアガスと混合で、気体状でプロセスチャンバに提供される。これらの混合物の流量は、プロセスチャンバの大きさに依存し、いくつかの実施形態では、約１０ｓｃｃｍから約１０，０００ｓｃｃｍの間である。
本明細書に記載の共形ＳｎＯ2層の堆積に適した熱ＡＬＤプロセス条件の具体例は、「Ｔｉｎ Ｏｘｉｄｅ ｗｉｔｈ Ｃｏｎｔｒｏｌｌｅｄ Ｍｏｒｐｈｏｌｏｇｙ ａｎｄ Ｃｒｙｓｔａｌｌｉｎｉｔｙ ｂｙ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ｏｎｔｏ Ｇｒａｐｈｅｎｅ Ｎａｎｏｓｈｅｅｔｓ ｆｏｒ Ｅｎｈａｎｃｅｄ Ｌｉｔｈｉｕｍ Ｓｔｏｒａｇｅ」（Ａｄｖａｎｃｅｄ Ｆｕｎｃｔｉｏｎａｌ Ｍａｔｅｒｉａｌｓ，２０１２，２２，８，１６４７～１６５４）と題した、Ｌｉ他による記事に記載されており、その全てが参照として本明細書に援用される。プロセスは、ＡＬＤ真空チャンバにおいて、２００℃～４００℃の温度で、基板をＳｎＣｌ4（スズ含有前駆体）および脱イオン水（酸素含有反応物）に連続してかつ交互に曝露することを含む。ＡＬＤサイクルの具体例では、ＳｎＣｌ4蒸気とＮ2キャリアガスとの混合物は、ＡＬＤプロセスチャンバに０．５秒間導入され、その後、基板に３秒間曝される。次に、ＡＬＤプロセスチャンバは、Ｎ2によって１０秒間パージされてプロセスチャンバ内からＳｎＣｌ4を除去し、Ｈ2Ｏ蒸気とＮ2キャリアガスとの混合物は、プロセスチャンバに１秒間流されて、基板に３秒間曝される。次に、ＡＬＤプロセスチャンバはＮ2によってパージされ、このサイクルが繰り返される。ＡＬＤプロセスは、準大気圧（例えば、０．４Ｔｏｒｒ）で、かつ２００℃～４００℃の温度で実施される。
本明細書に記載の方法におけるＳｎＯ膜の堆積に適した熱ＡＬＤプロセス条件の別の例は、「Ｉｎ ｓｉｔｕ Ｅｘａｍｉｎａｔｉｏｎ ｏｆ Ｔｉｎ Ｏｘｉｄｅ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ｕｓｉｎｇ Ｑｕａｒｔｚ Ｃｒｙｓｔａｌ Ｍｉｃｒｏｂａｌａｎｃｅ ａｎｄ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｔｅｃｈｎｉｑｕｅｓ」（Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ａ ２３，５８１（２００５））と題した、Ｄｕ他による記事に記載されており、その全てが参照として本明細書に援用される。このプロセスでは、基板は、ＡＬＤプロセスチャンバにおいて、約１５０℃から約４３０℃の間の温度で、ＳｎＣｌ4およびＨ2Ｏ2に連続して曝露される。
ＡＬＤにおけるハロゲン化スズ前駆体の使用は多くの実施形態で適しているが、いくつかの実施形態では、ＳｎＣｌ4などのハロゲン化前駆体の使用に伴って生じる可能性がある侵食の問題を回避するために、非ハロゲン化有機前駆体を用いることがより好ましい。適した非ハロゲン化有機前駆体の例には、テトラキス（ジメチルアミノ）スズなどのアルキルアミノスズ（アルキル化スズアミド）前駆体が含まれる。この前駆体を用いる適した熱ＡＬＤ堆積法の例は、「Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｔｉｎ Ｏｘｉｄｅ Ｆｉｌｍｓ ｕｓｉｎｇ Ｔｅｔｒａｋｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｔｉｎ」（Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ａ ２６，２４４（２００８））と題した、Ｅｌａｍ他による記事に記載されており、その全てが参照として本明細書に援用される。この方法では、基板は、ＡＬＤチャンバにおいて約５０℃から約３００℃の間の温度でテトラキス（ジメチルアミノ）スズおよびＨ2Ｏ2に連続して曝露される。好都合なことに、この前駆体の使用は、１００℃以下の低温でのＳｎＯ2膜の堆積を可能にする。例えば、ＳｎＯ2膜は、反応速度を高めるためにプラズマを用いることなく５０℃で堆積されうる。テトラキス（ジメチルアミノ）スズおよびＨ2Ｏ2を用いるＳｎＯの熱ＡＬＤの別の例は、「Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍｓ Ｕｓｉｎｇ Ｎｏｎｈａｌｏｇｅｎａｔｅｄ Ｐｒｅｃｕｒｓｏｒｓ」（Ｊ．Ｐｈｙｓ．Ｃｈｅｍ． Ｃ ２００８，１１２，１９３８～１９４５）と題した、Ｅｌａｍ他による記事に記載されており、参照として本明細書に援用される。
反応性有機前駆体の使用を伴う低温熱ＡＬＤプロセスの別の例は、「Ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｔｉｎ Ｏｘｉｄｅ」（Ｃｈｅｍ． Ｍａｔｅｒ．，２０１０，２２（７）４９６４～４９７３）と題した、Ｈｅｏ他による記事に記載されており、その全てが参照として本明細書に援用される。この（本明細書に記載のＳｎＯ2膜の堆積に適した）堆積プロセスでは、基板は、ＡＬＤ真空プロセスチャンバにおいて、Ｎ2，Ｎ3－ジ－ｔｅｒｔ－ブチル－ブタン－２，３－ジアミノ－スズ（ＩＩ）および５０％のＨ2Ｏ2に連続して曝露される。これらの反応物は気化され、各々はＮ2キャリアガスと混合されたプロセスチャンバに提供される。チャンバは、基板の反応物への各曝露後にＮ2によってパージされる。堆積は、約５０℃から約１５０℃の間の温度で実行されうる。
過酸化水素は、一般に、ＡＬＤプロセスにおいてＳｎＯ2の形成のために酸素含有反応物としてうまく機能するが、時に、Ｈ2Ｏ2分解のせいでＳｎＯ2膜の成長に対して不十分な制御を提供する可能性がある。いくつかの実施形態では、ＮＯなどのより安定した酸素含有前駆体が用いられる。ＮＯを酸素含有反応物として使用する適切なプロセス条件の例は、「Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｔｉｎ Ｏｘｉｄｅ ｗｉｔｈ Ｎｉｔｒｉｃ Ｏｘｉｄｅ ａｓ ａｎ Ｏｘｉｄａｎｔ Ｇａｓ」（Ｊ．ｍａｔｅｒ．Ｃｈｅｍ．，２０１２，２２，４５９９）と題した、Ｈｅｏ他による記事に記載されており、参照として本明細書に援用される。堆積は、基板を約１３０℃～約２５０℃の温度で、環状Ｓｎ（ＩＩ）アミド（１，３－ビス（１，１－ジメチルエチル）－４，５－ジメチル－（４Ｒ，５Ｒ）－１，３，２－ジアザスタノリジン－２－イリデンおよびＮＯに連続して曝露することを含む。
いくつかの実施形態では、ＳｎＯ2膜は、ＰＥＡＬＤによって堆積される。熱ＡＬＤ向けに上述されたのと同じ種類のスズ含有前駆体および酸素含有反応物が用いられうる。ＰＥＡＬＤでは、ＡＬＤ装置は、プロセスチャンバにおいてプラズマを生成して基板をプラズマで処理するためのシステムを備える。通常のＰＥＡＬＤプロセスシーケンスでは、基板は、ＰＥＡＬＤプロセスチャンバに提供されて、基板の表面上に吸着するスズ含有前駆体に曝露される。プロセスチャンバは、不活性ガス（例えば、アルゴンまたはヘリウム）によってパージされて前駆体をプロセスチャンバから除去し、基板は、プロセスチャンバに導入される酸素含有反応物に曝露される。酸素含有反応物の導入と同時に、または遅延後に、プラズマがプロセスチャンバで形成される。プラズマは、基板の表面上でスズ含有前駆体と酸素含有反応物との間の反応を促し、ＳｎＯ2の形成をもたらす。次に、プロセスチャンバは不活性ガスによってパージされ、スズ前駆体の投与、パージ、酸素含有反応物の投与、プラズマ処理、および第２のパージを含むサイクルが、所望の厚さのＳｎＯ2膜を形成するのに必要なだけ繰り返される。
ＳｎＯ2膜のＰＥＡＬＤによる形成に適したプロセス条件の例は、「Ｔｈｅ Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｔｉｎ Ｏｘｉｄｅ Ｆｉｌｍｓ ｂｙ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ｕｓｉｎｇ Ｔｅｔｒａｋｉｓ（ｅｔｈｙｌｍｅｔｈｙｌａｍｉｎｏ）ｔｉｎ Ｐｒｅｃｕｒｓｏｒ」（Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ，２００９，１０，５，１７３－１７６）と題した、Ｓｅｏｐ他による記事に記載されており、参照として本明細書に援用される。基板は、ＰＥＡＬＤプロセスチャンバ内に提供されて、プラズマがない状態でテトラキス（エチルメチルアミノ）スズに４秒間曝露される。次に、スズ含有前駆体は、アルゴンをプロセスチャンバに２０秒間流すことによってプロセスチャンバからパージされる。その後、Ｏ2が２秒間注入され、１００Ｗの無線周波数（ＲＦ）電力がさらに２秒間注入される。アルゴンのパージがこれに続いて、ＰＥＡＬＤの１サイクルが完了する。この例では、プロセスは、５０℃から２００℃の温度範囲で、かつ０．８Ｔｏｒｒの圧力で実行される。
ＡＬＤ（熱およびプラズマ強化の両方）は、ＳｎＯ2膜堆積のための好ましい方法の１つであるが、ＣＶＤ、ＰＥＣＶＤ、スパッタリングなどの他のＳｎＯ2堆積法も用いられうることが理解される。
第２の材料（ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮのいずれか）は、ＰＥＣＶＤ、ＣＶＤ、ＡＬＤ、およびＰＥＡＬＤを含む様々な方法によって堆積されうる。いくつかの実施形態では、第２の材料は、ＰＥＣＶＤによって堆積される。この方法では、第２の材料が基板上に堆積するように制御された条件下で、プラズマは、シリコン含有前駆体、および、第２の材料の１つ以上の要素を含む反応物を含むプロセスガスにおいて形成される。例えば、ＳｉＯ2は、シリコン含有前駆体および酸素含有反応物を含むプロセスガスにおいてプラズマを形成することによって堆積されてよく、ＳｉＣは、シリコン含有前駆体および炭素含有反応物を含むプロセスガスにおいてプラズマを形成することによって堆積されてよく、ＳｉＮは、シリコン含有前駆体および窒素含有反応物を含むプロセスガスにおいてプラズマを形成することによって堆積されてよく、ＳｉＯＣは、シリコン含有前駆体、酸素含有反応物、および炭素含有反応物を含むプロセスガスにおいてプラズマを形成することによって堆積されてよく、ＳｉＮＯは、シリコン含有前駆体、酸素含有反応物、および窒素含有反応物を含むプロセスガスにおいてプラズマを形成することによって堆積されてよく、ＳｉＣＮＯは、シリコン含有前駆体、酸素含有反応物、炭素含有反応物、および窒素含有反応物を含むプロセスガスにおいてプラズマを形成することによって堆積されてよく、ＳｉＣＮは、シリコン含有前駆体、炭素含有反応物、および窒素含有反応物を含むプロセスガスにおいてプラズマを形成することによって堆積されてよい。シリコン含有前駆体が第２の材料のいずれか必要な要素をさらに含むこれらの場合は、シリコン含有前駆体および反応物は同じであってよい。例えば、ＴＥＯＳは、ＳｉＯ2堆積時に、シリコン含有前駆体および酸素含有反応物の両方として機能しうる。シリコン含有前駆体の例には、シラン、ジシラン、テトラアルキルシラン、トリアルキルシラン、シロキサン、ＴＥＯＳなどが含まれる。酸素含有反応物の例には、ＣＯ2、Ｎ2Ｏ、Ｏ2、Ｏ3、Ｈ2Ｏが含まれる。窒素含有反応物の例には、Ｎ2およびＮＨ3が含まれる。炭素含有反応物の例には、メタン、エタン、プロパンなどの炭化水素が含まれる。これらの材料の堆積に用いられるプロセスガスには、Ｈｅ、Ａｒ、Ｎｅなどのキャリアガスが含まれてもよい。
水素プラズマを用いるＳｎＯ2のエッチング方法は、広範囲のプロセス条件下で様々な装置において実施されうる。いくつかの実施形態では、この方法は、酸化スズの露出層を有する半導体基板をエッチングチャンバに提供することと、Ｈ2、および、ヘリウムまたは別の不活性ガスなどの任意のキャリアガスを含むプロセスガスにおいて形成されたプラズマと基板を接触させることとを含む。「エッチングチャンバ」または「エッチング装置」との用語は、エッチング用に構成されるチャンバおよび装置を意味する。いくつかの実施形態では、「エッチングチャンバ」または「エッチング装置」は、エッチング動作専用に構成される。他の実施形態では、「エッチングチャンバ」または「エッチング装置」は、エッチングに加えて、堆積などの他の動作を実施するように構成されてよい。例えば、いくつかの実施形態では、エッチングチャンバは、ＡＬＤ堆積に用いられてもよい。
いくつかの実施形態では、水素プラズマエッチングで用いられるプラズマは、半導体基板を収容する同一のプロセスチャンバで生成される。他の実施形態では、プラズマは、遠隔で生成されて、プロセスチャンバの１つ以上の流入口を通じて基板を収容するプロセスチャンバに導入される。
エッチングは、ＳｎＯ2を揮発性ＳｎＨ4に変換するなどのために制御される。プロセスガス中のＨ2は、少なくとも約８０％の含有量など少なくとも約５０％の含有量であることが好ましい（最大１００％でありうる）。いくつかの実施形態では、プロセスガスは、ＣＨ4などの炭化水素をさらに含んでよい。いくつかの実施形態では、プロセスガスは、Ｃｌ2をさらに含んでよい。例えば、プロセスガスは、Ｈ2および不活性ガス（例えば、Ｈｅ）を主成分としてよい、または、プロセスガスは、Ｈ2、不活性ガス、および炭化水素（例えば、ＣＨ4）を主成分としてよい。エッチングは、基板近くで測定して約１００℃未満の温度で実施される。好都合なことに、エッチング反応は、排気および／またはパージによってエッチングプロセスチャンバから簡単に除去されうるＳｎＨ4などの揮発性物質のみを生成する。より高温では、形成されたＳＮＨ4の分解や、プロセスチャンバおよび基板を汚染する粒子の形成を引き起こしうるため、エッチングプロセスの温度は、約１００℃未満になるように選択されることが好ましい。プロセスガスの組成およびプロセス条件は、エッチング時の粒子形成を低減するまたはなくすように選択される。意義深いことに、エッチング反応は、いかなる重要なスパッタリング成分も必要とせず、基板において外部バイアスがない状態で、および、重イオン（例えば、アルゴンイオン）がない状態で実施されうる。スパッタリング成分の低減は、基板上の第２の材料に対するエッチング選択比を向上させるのに有効である可能性がある。そのため、いくつかの実施形態では、エッチングは、スパッタリングを低減させるために、基板に外部バイアスを提供することなく実施され、および／または、キャリアガスとしてヘリウム（軽質ガス）を用いることを含む。
水素プラズマエッチング用のプラズマは、様々な周波数（低周波数および高周波数）を用いて生成されうる。適した周波数の例には、４００ＫＨｚ、２ＭＨｚ、１３．５６ＭＨｚ、２７ＭＨｚ、２．４５ＧＨｚが含まれる。プラズマの生成に用いた電力は、いくつかの実施形態では、約０．００１８Ｗ／ｃｍ2から約０．３６Ｗ／ｃｍ2の間の電力密度に対応する約５０Ｗから約１，０００Ｗの間の範囲でありうる。基板におけるバイアスは任意であり、バイアス電力は約０Ｗから約５００Ｗの範囲でありうる。シャワーヘッドごとの適したガス流量（１枚の３００ｍｍのウエハ処理用）は、以下の通り。
ｉ． Ｈ2：２５ｓｃｃｍから７５０ｓｃｃｍ
ｉｉ． Ｃｌ2：０ｓｃｃｍから５００ｓｃｃｍ（例えば、５ｓｃｃｍ～２００ｓｃｃｍ）
ｉｉｉ．Ｈｅ：０ｓｃｃｍから５００ｓｃｃｍ（例えば、５ｓｃｃｍ～１００ｓｃｃｍ）
ｉｖ． ＣＨ4：０ｓｃｃｍから５００ｓｃｃｍ（例えば、５ｓｃｃｍ～１００ｓｃｃｍ）
いくつかの実施形態では、エッチングプロセスは、約１ｍＴｏｒｒから約１７５ｍＴｏｒｒの間の圧力で実施されうる。
いくつかの特定の実施形態では、プラズマは、高周波数生成（例えば、１３．５６ＭＨｚまたは２７ＭＨｚ）を用いて生成され、約０．０７Ｗ／ｃｍ2および約０．１８Ｗ／ｃｍ2の電力密度に対応する約２００Ｗから約５００Ｗの間のプラズマ電力を用いて提供される。基板のバイアス用の電力は、約０Ｗから約２００Ｗの間である。シャワーヘッドごとの適したガス流量（１枚の３００ｍｍのウエハ処理用）は、以下の通り。
ｉ． Ｈ2：１００ｓｃｃｍから３００ｓｃｃｍ
ｉｉ． Ｃｌ2：０ｓｃｃｍから２００ｓｃｃｍ（例えば、５ｓｃｃｍ～１００ｓｃｃｍ）
ｉｉｉ．Ｈｅ：０ｓｃｃｍから１００ｓｃｃｍ（例えば、５ｓｃｃｍ～５０ｓｃｃｍ）
ｉｖ． ＣＨ4：０ｓｃｃｍから１００ｓｃｃｍ（例えば、５ｓｃｃｍ～５０ｓｃｃｍ）
これらの実施形態では、エッチングプロセスは、約１ｍＴｏｒｒから約３０ｍＴｏｒｒの間の圧力で実施される。
いくつかの実施形態では、エッチングの前に、露出したＳｎＯ2層を含む基板は、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択された材料の露出層も含み、記載のエッチング方法は、これらの材料に対して高選択比でＳｎＯ2をエッチングする。いくつかの実施形態では、エッチングは、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択された材料を完全に除去することなく、露出したＳｎＯ2を基板の表面から完全に除去する。
別の態様では、基板上にエアギャップを形成するための方法が提供され、エアギャップの形成では、除去可能なスペーサ材としてＳｎＯ2が用いられる。例えば、ＳｎＯ2からなるエアギャップスペーサは、ＦｉｎＦＥＴデバイスで用いられうる。
従来の技術は、次の１つ以上を用いる。ＤＲＡＭ製造では、ＳｉＯ2が用いられて、ＳｉＯ2はＨＦを用いて除去される。この化学物質は、ＨＦによる他の膜の化学侵食のために使用が限定的であり、非常に高いアスペクト比の構造（>１５：１）に浸透するように生じる。ロジック製造では、従来のＦｉｎＦＥＴエアギャップスペーサの使用は、多すぎる工程のため複雑すぎる可能性がある。さらに、材料の組み合わせの完璧な選択はない。ウェットエッチングプロセスの使用で、小さなフィーチャおよび／または高アスペクト比のフィーチャの処理が問題になる。これらの不利益は、本明細書ではＳｎＯ2のエアギャップスペーサおよび処理方法を導入することによって処理される。
図２は、除去可能なＳｎＯ2スペーサを用いて半導体基板上にエアギャップを形成する方法の実施形態を表すプロセスフロー図である。この方法は、動作２２０１において、第１の材料の露出層、第２の材料の露出層、および、第１の材料の層と第２の材料の層との間に位置するＳｎＯ2の露出層を有する半導体基板を提供することによって開始する。第１の材料および第２の材料は、同じ材料または異なる材料であってよい。例えば、第１の材料および第２の材料は、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮから独立して選択されてよい。いくつかの実施形態では、第１の材料および第２の材料は、共にＳｉＯ2である。他の実施形態では、第１の材料はＳｉＯ2であり、第２の材料はＳｉＮである。一般に、材料のあらゆる組み合わせが選択されうる。次に、動作２２０３では、露出したＳｎＯ2は、本明細書に記載の水素プラズマエッチング化学物質を用いて、第１の材料および第２の材料の両方に対して選択的にエッチングされる。エッチングは、露出した第１の材料および第２の材料の存在下でＳｎＯ2を除去し、除去したＳｎＯ2に代えて凹状フィーチャを形成する。第１の材料および第２の材料の両方に対するＳｎＯ2除去のエッチング選択比は、少なくとも約１０、または少なくとも約５０など、少なくとも約５であることが好ましい。１００など８０より大きいエッチング選択比は、記載の方法によっても達成されうる。次に、動作２２０５では、第３の材料が凹状フィーチャを完全に充填することなく凹状フィーチャの上に堆積することで、第１の材料の層と第２の材料の層との間にエアギャップを形成する。第３の材料は、あらゆる適した材料であって、第１の材料および第２の材料の各々と同じまたは異なってよい。いくつかの実施形態では、第３の材料は、誘電体である。いくつかの実施形態では、第３の材料は、例えば、ＰＥＣＶＤまたはＨＤＰ（高密度プラズマ）ＣＶＤによって堆積されたＳｉＯ2である。
好都合なことに、本明細書に記載のＳｎＯ2のエッチングプロセスは、ウェットエッチングを必要とせず、含フッ素化学物質への曝露を必要としない。好都合なことに、ＳｎＯ2の水素プラズマエッチングは、デバイスの構造崩壊を引き起こすことなく、非常に狭幅（例えば、２０Å～１００Å）のＳｎＯ2の層上で実施されうる。構造崩壊は、超小型スペーサのウェットエッチング時に直面する問題である。一般に、エアギャップ形成シーケンスにおけるＳｎＯ2層の幅は、広範囲（例えば、１０Å～５，０００Å）にわたって変化しうるが、記載の方法は、２０Å～１００Åの幅の狭いＳｎＯ2スペーサを備える基板を処理するのに特に有効である。
エアギャップを形成するための処理シーケンスの一例は、実施形態の１つによるエアギャップ形成時の半導体基板の断面概略図を示す図３Ａ～図３Ｇにおいて提供される。図３Ａ～図３Ｅは、第１の材料および第２の材料の露出層の間に露出したＳｎＯ2層を含む基板を得るのに用いられうる処理工程を表す。かかる基板を得るために様々な他の方法が用いられうることが理解される。図の方法は、基板３０３上にゲート３０１を形成して、図３Ａに示す構造をもたらすことを含む。ゲートは、基板上の突出したフィーチャである。いくつかの実施形態では、ゲート３０１は、酸化ハフニウムなどの高ｋ酸化物である。次に、図３Ｂに表すように、基板３０３およびゲート３０１を覆うように第１の材料の層３０５が基板の上に共形に形成される。重要なことには、層３０５は、ゲート側壁およびゲート３０１の上面上の両方でゲートを覆う。図の一例では、層３０５はＳｉＮ層である。共形堆積は、例えばＡＬＤによって達成されうる。次に、図３Ｃに示すように、ＳｎＯ2の層３０７が層３０５の上に共形に形成される。ＳｎＯ2層３０７は、下地層３０５と接触し、基板３０３およびゲート３０１の上に存在する。ＳｎＯ2層は、ゲート側壁およびゲートの上面の両方においてゲートを覆う。ＳｎＯ2層は、ＡＬＤまたはＰＥＣＶＤによって堆積されうる。次に、第２の材料の層３０９が基板の上にＳｎＯ2層３０７上に共形に堆積されて、図３Ｄに示す構造をもたらす。いくつかの実施形態では、第２の材料はＳｉＯ2である。第２の材料は、ＳｎＯ2層に接触し、基板３０３およびゲート３０１の上に存在して、ゲートの側壁および上面の両方においてゲートを覆う。次の工程では、この構造が（例えば、化学機械研磨を用いて）平坦化される。この工程は、第２の材料（例えば、ＳｉＯ2）の層をゲートの上面から除去して、ゲートの側壁においてＳｎＯ2層を露出させる。図３Ｅに示す構造は、平坦化後の基板を表す。露出したＳｎＯ2層３０７は、ゲートの側壁において第１の材料の露出層３０５と第２の材料の露出層３０９との間に存在することが示される。この構造は、図２に示すプロセスフロー図の工程２２０１で用いられうる１つの可能な構造である。ＳｎＯ2層が継続して共形に堆積される場合は、水平面に堆積するＳｎＯ2層の厚さは、ゲートの側壁で露出するＳｎＯ2層の幅に類似するだろう。例えば、ＳｎＯ2が約２０Å～約１００Åの間の厚さに堆積される場合は、ゲートの側壁で露出したＳｎＯ2層は、約２０Å～約１００Åの間の幅になるだろう。
次に、本明細書に記載の水素プラズマエッチングが実施される。図３Ｅに示す基板は、エッチングプロセスチャンバ内でＨ2を含むプロセスガスにおいて形成されたプラズマと接触し、露出したＳｎＯ2層３０７は、（他の露出材料に対して）選択的にエッチングされて、第１の材料の層３０５と第２の材料の層３０９との間に凹状フィーチャを形成する。結果として生じた構造は、層３０５と層３０９との間に凹状フィーチャ３１１を表す図３Ｄに示される。最後に、次の工程では、凹状フィーチャ３１１を完全に充填することなく凹状フィーチャを覆うことでエアギャップが形成されるように、例えばＨＤＰ ＣＶＤによって第３の材料（例えば、ＳｉＯ2）の層３１３が堆積される。
エアギャップを形成するための方法のより具体的な例は、（ａ）基板上に高ｋ酸化物を含むゲートを形成することと、（ｂ）ゲートと接触するＳｉＮ層をＡＬＤによって（ゲートの側壁およびゲートの上面の両方に）共形に堆積させることと、（ｃ）ＳｉＮ層の上に、例えばＡＬＤまたはＰＥＣＶＤによってＳｎＯ2層を共形に形成することと、（ｄ）ＳｎＯ2層の上にＳｉＯ2層を共形に形成することと、（ｅ）構造を（例えば、化学機械研磨によって）平坦化することであって、平坦化は、ＳｉＯ2を水平面から除去して、ＳｎＯ2および第１の材料をゲートの側壁で露出させることで、露出したＳｉＮ層、露出したＳｉＯ2層、およびこれらの層の間に位置するＳｎＯ2の露出層を有する基板を提供することと、（ｆ）本明細書に記載の水素プラズマを用いて、ＳｉＮおよびＳｉＯ2に対して高いエッチング選択比で露出したＳｎＯ2層をエッチングすることで、ＳｉＮとＳｉＯ2との間に凹状フィーチャを形成することと、（ｃ）凹状フィーチャを完全に充填することなく凹状フィーチャの上にＳｉＯ2を堆積させることで、第１の材料の層と第２の材料の層との間にエアギャップを形成することと、を含む。いくつかの実施形態では、堆積されて水素プラズマエッチングによって除去されるＳｎＯ2層の幅は、約２０Åから約１００Åの間である。
ＦｉｎＦＥＴデバイス製造におけるエアギャップを形成するための詳細な処理方式は、「Ａｉｒ Ｇａｐ Ｓｐａｃｅｒ Ｉｎｔｅｇｒａｔｉｏｎ Ｆｏｒ Ｉｍｐｒｏｖｅｄ Ｆｉｎ Ｄｅｖｉｃｅ Ｐｅｒｆｏｒｍａｎｃｅ」と題した、２０１６年１２月６日発行の、Ｂｅｓｓｅｒ他による自己所有の米国特許第９，５１５，１５６号に記載されており、本明細書に記載のＳｎＯ2スペーサと併せて用いられうるエアギャップ形成方法を説明する目的で、その全てが参照として本明細書に援用される。いくつかの実施形態によるＦｉｎＦＥＴデバイス製造においてエアギャップを形成するための方法は、ＦｉｎＦＥＴデバイス製造の様々な段階における半導体基板の断面図を示す図４Ａ～図４Ｔを参照にして本明細書で説明される。
いくつかの実施形態では、エアギャップを有するＦｉｎＦＥＴデバイス、および、犠牲ＳｎＯ2スペーサを用いてエアギャップをＦｉｎＦＥＴデバイスに統合するための方法が提供される。エアギャップスペーサは、統合時に犠牲ＳｎＯ2スペーサを用いて形成される。犠牲スペーサは、続いて、自己整合ソース／ドレインコンタクトの形成後に除去される。エアギャップスペーサは、ＦｉｎＦＥＴ寄生容量を低減させる。低寄生容量は、プロセスウィンドウの喪失またはリソグラフィオーバレイ条件の緩和なしに達成されうる。
次に図４Ａ～図４Ｂを参照すると、それぞれ、シャロー・トレンチ・アイソレーション（ＳＴＩ）・リセス・エッチング後の基板、および、ダミーゲート形成後の基板が示される。図４Ａでは、基板１００は、層間誘電体（ＩＬＤ）層１１０および複数のフィン１１４を備える。ＩＬＤ層１１０は、低ｋ誘電体、ドープ酸化物、流動性酸化物、二酸化シリコン（ＳｉＯ2）、または他の適した物質からなってよい。いくつかの例では、複数のフィン１１４は、ＳＴＩ酸化物を介在するシリコン（Ｓｉ）からなってよい。ＳＴＩ酸化物は、複数のフィン１１４の上面上に位置してもよい。
図４Ｂでは、ダミーゲート１１８が複数のフィン１１４の上に堆積されてエッチングされる。いくつかの例では、ダミーゲート１１８は、ＩＬＤ層１１０上に配置されて、複数のフィン１１４に対して横向きに延びる。いくつかの例では、ダミーゲート１１８は、ポリシリコンからなる。ハードマスク層１２２は、エッチング時にダミーゲート１１８をマスクするのに用いられてよい。
次に図４Ｃ～図４Ｄを参照すると、それぞれ、犠牲ＳｎＯ2スペーサは堆積されてエッチングされ、ダミーゲートは除去される。図４Ｃでは、犠牲ＳｎＯ2スペーサ１２８は、ダミーゲート１１８の外側面の回りに堆積されて、例えば本明細書に記載の水素プラズマエッチングを用いてエッチングされる。図４Ｄでは、ＩＬＤ層１３２が犠牲ＳｎＯ2スペーサ１２８の周りに堆積される。また、ダミーゲート１１８およびハードマスク層１２２は、エッチングまたはアッシングによって除去される。いくつかの例では、ダミーゲート１１８を形成するシリコンは、基板１００のＳｎＯ2および二酸化シリコン（ＳｉＯ2）材料に対して選択的にエッチングされる。
図４Ｅでは、置換メタルゲート（ＲＭＧ）の形成が示される。置換メタルゲート（ＲＭＧ）１３８は、ダミーゲート１１８の元の位置に堆積される。いくつかの例では、ＲＭＧ１３８は、１ｎｍから１０ｎｍの間の所定の厚さの高誘電（ＨＫ）率を有する。いくつかの例では、ＲＭＧ１３８は、酸化ハフニウム（ＨｆＯ2）、ＨｆＳｉＯ2、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、または酸化チタン（ＴｉＯ2）などの高誘電率材料；窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タングステン（ＷＮｘ）（ｘは整数）、窒化タングステンカーボン（ＷＣＮｘ）、コバルト（Ｃｏ）、または他の金属などの金属加工物機能設定物質；ならびに、タングステン（Ｗ）、コバルト（Ｃｏ）、またはアルミニウム（Ａｌ）およびその合金などのバルク導電性金属からなる。いくつかの例では、化学機械研磨（ＣＭＰ）は、ＲＭＧ１３８の堆積後に実施されてよい。いくつかの例では、ＲＭＧ１３８の上面は、ＣＭＰ後は犠牲ＳｎＯ2スペーサ１２８およびＩＬＤ層１３２の上面と同一平面にある。
次に図４Ｆを参照すると、ＲＭＧ１３８は、ＳｎＯ2および二酸化シリコン（ＳｉＯ2）に対して選択的かつ部分的にエッチングされる。より具体的には、ＲＭＧ１３８は、犠牲ＳｎＯ2スペーサ１２８およびＩＬＤ層１３２の上面に対して下向きの方向に部分的かつ選択的にエッチングされて、ＲＭＧ１３８に凹部１３９が形成される。ＲＭＧ１３８の上面１４１は、犠牲ＳｎＯ2スペーサ１２８およびＩＬＤ層１３２の上面を含む平面より下に位置する。
次に図４Ｇ～図４Ｈを参照すると、それぞれ、ゲートキャッピング層の堆積、および、ゲートキャッピング層の化学機械研磨（ＣＭＰ）が示される。図４Ｇでは、ゲートキャッピング層１４４が、ＲＭＧ１３８の凹部および基板１００の上面に堆積される。いくつかの例では、ゲートキャッピング層１４４は、シリコンオキシカーバイド（ＳｉＯＣ）または別の適した物質からなってよい。いくつかの例では、ゲートキャッピング層１４４は、「Ｒｅｍｏｔｅ Ｐｌａｓｍａ Ｂａｓｅｄ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ ＳｉＯＣ Ｃｌａｓｓ Ｆｉｌｍｓ」と題した、２０１３年１２月１２日公開の、Ｖａｒａｄａｒａｊａｎ他による、本願の譲受人に譲渡された米国特許出願公開第２０１３／０３３０９３５号であって、その全てが参照により本明細書に援用される米国特許出願公開第２０１３／０３３０９３５号に記載されたプロセスを用いて堆積される。いくつかの例では、ゲートキャッピング層１４４は、その米国特許出願公開に記載のリモートプラズマプロセスを用いて堆積される。図４Ｈでは、ゲートキャッピング層１４４のＣＭＰは、ゲートキャッピング層１４５をＲＭＧ１３８に形成するために実施される。いくつかの例では、ゲートキャッピング層１４５の上面は、ＣＭＰ後は犠牲ＳｎＯ2スペーサ１２８およびＩＬＤ層１３２の上面と同一平面である。
次に図４Ｉ～図４Ｊを参照すると、それぞれ、自己整合コンタクト（ＳＡＣ）領域のエッチング、ＳＡＣの充填、および犠牲スペーサの除去が示される。図４Ｉでは、複数の１１４を露出して自己整合コンタクト領域を形成するため、複数のフィン１１４の対向側を囲むＩＬＤ層１３２の領域は、マスクされて、ゲートキャッピング層および犠牲ＳｎＯ2スペーサに対して選択的にＩＬＤをエッチングするエッチング法を用いてエッチングされる。
図４Ｊでは、自己整合コンタクト領域は、ＳＡＣ材料１５２で充填される。いくつかの例では、ＳＡＣ材料１５２は、金属層１５５またはバリア層１５３を備え、金属１５５はバリア層１５３上に堆積される。いくつかの例では、バリア層１５３は、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の二重層を含み、金属層１５５はタングステン（Ｗ）を含むが、バリアにはＷＣＮｘ、金属層にはＣｏなど他の材料が用いられうる。図４Ｋでは、犠牲ＳｎＯ2スペーサ１２８が除去される。例えば、犠牲ＳｎＯ2スペーサ１２８のエッチングは、本明細書に記載の水素プラズマエッチング法を用いて、露出材料に選択的に実施されうる。例えば、ＳｎＯ2材料は、ＳｉＯＣ層１４５とＩＬＤ層（例えば、ドープＳｉＯ2またはアンドープＳｉＯ2）１３２との間に存在し、水素プラズマを用いてこれらの材料に対して選択的にエッチングされてよい。
次に図４Ｌ～図４Ｎを参照すると、シール層が基板上に堆積され、ＣＭＰがエアギャップスペーサを形成するために実施される。図４Ｌでは、シール層１５６は、基板１００の上面上に堆積される。堆積時に、犠牲ＳｎＯ2スペーサ１２８が除去された後に形成されたエアギャップ１５９の上部は、シール層１５６によって部分的に充填される。いくつかの例では、シール層１５６は、ＩＬＤ、二酸化シリコン（ＳｉＯ2）、炭素ドープされたＳｉＯ2、またはシリコンオキシカーバイド（ＳｉＯＣ）からなる。いくつかの例では、シール層１５６は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）を用いて堆積されるが、他の堆積プロセスが用いられてよい。
いくつかの例では、シール層１５６は、「Ｒｅｍｏｔｅ Ｐｌａｓｍａ Ｂａｓｅｄ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ ＳｉＯＣ Ｃｌａｓｓ Ｆｉｌｍｓ」と題した、以前に参照によって援用された本願の譲受人に譲渡された米国特許出願公開第２０１３／０３３０９３５に記載のプラズマ強化化学気相堆積を用いて堆積されるＳｉＯＣを含む。
図４Ｍでは、ＣＭＰが基板１００の上面上に位置するシール層１５６の一部を除去して、エアギャップシール１５７が形成される。いくつかの例では、エアギャップシール１５７の上面は、ＣＭＰ後はゲートキャッピング層１４５およびＩＬＤ層１３２の上面と同一平面にある。図４Ｎでは、複数のフィン１１４に平行かつ複数のフィン１１４から離間した平面に沿って取られた基板の断面図を示す。エアギャップ１５９は、エアギャップシール１５７より下に位置する。
次に図４Ｏを参照すると、エッチング停止層１６４が基板１００の上面上に堆積される。いくつかの例では、エッチング停止層１６４はＳｉＯＣを含むが、他の材料を用いてよい。いくつかの例では、ＳｉＯＣは、「Ｒｅｍｏｔｅ Ｐｌａｓｍａ Ｂａｓｅｄ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ ＳｉＯＣ Ｃｌａｓｓ Ｆｉｌｍｓ」と題した、以前に参照によって援用された、本願の譲受人に譲渡された米国特許出願公開第２０１３／０３３０９３５号に記載されたように堆積される。ＩＬＤ層１６６は、エッチング停止層１６４上に堆積される。
次に図４Ｐ～図４Ｔを参照すると、基板の異なる部分を開くために様々な異なるエッチング工程が実施される。図４Ｐ～図４Ｑでは、様々なエッチング工程の例が示される。図４Ｐでは、ＩＬＤ層１６６がエッチングされて、エッチング停止層１６４の部分１９０の下地層が選択的に露出される。図４Ｑでは、エッチング停止層１６４がエッチングされて、ゲートキャッピング層１４５、エアギャップシール１５７、金属層１５５、およびＩＬＤ層１３２の部分がさらなる処理のために開かれる。
図４Ｒおよび図４Ｓでは、ＩＬＤ層１６６およびエッチング停止層１６４がエッチングされて、基板１００の部分１９２の下地層が選択的に露出される。図４Ｓでは、エアギャップシール１５７、金属層１５５、およびＩＬＤ層１３２の異なる部分がさらなる処理のために開かれる。
図４Ｔでは、ＩＬＤ層１６６は、パターニングされて、基板１００の部分１９８および部分２００の下地層を露出させるようにエッチングされる。エアギャップシール１５７、金属層１５５、ＲＭＧ１３８、およびＩＬＤ層１３２の部分は、さらなる処理のために開かれる。理解できるように、さらなる処理のために様々な他の副層が開かれてよい。
他の実施形態
様々な他の実施形態では、ＳｎＯ2層および水素プラズマエッチングが以下の利用で用いられうる。
いくつかの実施形態では、一般に用いられるポリシリコンのダミーゲートに代えて、ＳｎＯ2層がダミーゲートとして用いられる。例えば、以前に図４Ａ～図４Ｔを参照して説明されたプロセスフローは、スペーサ１２８がＳｎＯ2を含まない材料からなる一方で、ダミーゲート１１８がＳｎＯ2からなるように、本実施形態で変更される。例えば、本実施形態では、スペーサ１２８はＳｉＮスペーサであってよい。変更された方法は、ダミーゲート除去のためにＨ2プラズマ化学物質を用いてダミーゲート１１８をエッチングすることを含む。一実施形態では、この方法は、ＳｎＯ2ダミーゲートを半導体基板上に形成することと、半導体基板をＳｎＯ2ダミーゲートの存在下で処理することであって、この処理は、半導体基板上への材料の堆積、および／または、半導体基板上の材料のエッチングを含んでよいことと、Ｈ2を含むプロセスガスにおいて形成されたプラズマでＳｎＯ2ダミーゲートをエッチングして、ダミーゲートに代えて凹状フィーチャを形成することと、形成された凹状フィーチャに高ｋ誘電材料を堆積させることでダミーゲートに代えてゲートを形成することと、を含む。いくつかの実施形態では、ダミーゲート除去時の水素プラズマエッチングは、少なくとも約５０％のＨ2を含むプロセスガスで、約１００℃未満の温度で形成されたプラズマを用いてエッチングすることを含む。いくつかの実施形態では、エッチングは、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択された１つ以上の物質に選択的に実施され、これらの物質は、エッチング前に基板上に露出されてよい、または、エッチング中に露出されてよい。ダミーゲートにＳｎＯ2を、ダミーゲートのエッチングにＨ2プラズマを用いる利点には、ＳｉＯ2および低ｋスペーサに選択的なＳｎＯ2の容易な除去と、高温耐性とが含まれる。
他の実施形態では、ＳｎＯ2層は、ＢＥＯＬの利用において高抵抗体として用いられる。ポリシリコンはＢＥＯＬで利用可能ではないため、この利用は有効である。
他の実施形態では、ＳｎＯ2層は、インプラントスクリーンとして用いられる。この利用では、ＳｎＯ2の堆積に利用可能な低堆積温度、および、水素プラズマエッチングによって達成されうる高選択比除去が必要になる。好都合なことに、水素プラズマ除去が用いられるときは、ＨＦ浸漬は必要ない。
装置
本明細書に記載の水素プラズマエッチング法は、様々な装置で実行されうる。適した装置には、エッチングプロセスチャンバ、エッチング中に基板を所定位置に保持するように構成されたエッチングプロセスチャンバ内の基板ホルダ、および、プロセスガスにおいてプラズマを生成するように構成されたプラズマ生成機構が含まれる。
適した装置の例には、特定の実施形態では、原子層エッチング（ＡＬＥ）動作および原子層堆積（ＡＬＤ）動作を含む周期的な堆積活性化プロセスにも適した誘導結合型プラズマ（ＩＣＰ）リアクタが含まれる。かかるＩＣＰリアクタは、「Ｍｅｔｈｏｄ ｆｏｒ Ｆｏｒｍｉｎｇ ａ Ｍａｓｋ ｂｙ Ｅｔｃｈｉｎｇ Ｃｏｎｆｏｒｍａｌ Ｆｉｌｍ ｏｎ Ｐａｔｔｅｒｎｅｄ Ａｓｈａｂｌｅ Ｈａｒｄｍａｓｋ」と題した、２０１６年６月７日発行の、その全てが全ての目的のために参照として本明細書に援用される米国特許第９，３６２，１３３号にも記載されている。本明細書ではＩＣＰリアクタが詳細に説明されるが、容量結合型プラズマリアクタが用いられてもよいことを理解されたい。
図５は、本明細書に記載の水素プラズマエッチングを実施するのに適した誘導結合型プラズマエッチング堆積統合装置４００の断面図を概略的に示し、その例は、カリフォルニア州フレモントのラム・リサーチ・コーポレーションによって製造されたＫｉｙｏ（登録商標）リアクタである。誘導結合型プラズマ装置４００は、チャンバ壁４０１および窓４１１によって構造的に規定される総合プロセスチャンバ４２４を備える。チャンバ壁４０１は、ステンレス鋼またはアルミニウムから製造されてよい。窓４１１は、石英または他の誘電材料から製造されてよい。任意の内部プラズマグリッド４５０は、総合プロセスチャンバを上部サブチャンバ４０２と下部サブチャンバ４０３とに分割する。ほとんどの実施形態では、プラズマグリッド４５０が取り除かれることで、サブチャンバ４０２およびサブチャンバ４０３からなるチャンバスペースが利用されてよい。チャック４１７は、底部内面付近の下部サブチャンバ４０３内に位置する。チャック４１７は、エッチングおよび堆積プロセスが実施される半導体ウエハ４１９を受け取り保持するように構成される。チャック４１７は、存在するときはウエハ４１９を支持するための静電チャックでありうる。いくつかの実施形態では、エッジリング（図示せず）は、チャック４１７を囲み、ウエハがチャック４１７の上に存在するときはウエハ４１９の上面と略同一平面にある上部面を有する。チャック４１７は、ウエハ４１９をチャッキングおよびデチャッキングするための静電電極を備えてもよい。このために、フィルタおよび直流クランプ電源（図示せず）が提供されてよい。ウエハ４１９をチャック４１７から持ち上げるための他の制御システムも提供されうる。チャック４１７は、ＲＦ電源４２３を用いて充電されうる。ＲＦ電源４２３は、接続部４２７を通じて整合回路４２１に接続される。整合回路４２１は、接続部４２５を通じてチャック４１７に接続される。このようにして、ＲＦ電源４２３はチャック４１７に接続される。様々な実施形態では、静電チャックのバイアス電力は、約５０Ｖｂに設定されてよい、または、開示の実施形態に従って実施されるプロセスに応じて異なるバイアス電力に設定されてよい。例えば、バイアス電力は、約２０Ｖｂから約１００Ｖｂの間、または、約３０Ｖｂから約１５０Ｖｂの間であってよい。
プラズマ生成のための構成要素には、窓４１１より上に位置するコイル４３３が含まれる。いくつかの実施形態では、コイルは開示の実施形態では用いられない。コイル４３３は、導電性材料から製造され、少なくとも１つの完全なターンを含む。図４に示すコイル４３３の例は、３ターンを含む。コイル４３３の断面は記号によって示され、「Ｘ」を有するコイルは回転してページに延び、「●」を有するコイルは回転してページから延びる。プラズマ生成のための構成要素は、ＲＦ電力をコイル４３３に供給するように構成されたＲＦ電源４４１も備える。一般に、ＲＦ電源４４１は、接続部４４５を通じて整合回路４３９に接続される。整合回路４３９は、接続部４４３を通じてコイル４３３に接続される。このようにして、ＲＦ電源４４１はコイル４３３に接続される。任意のファラデーシールド４４９ａが、コイル４３３と窓４１１との間に配置される。ファラデーシールド４４９ａは、コイル４３３に対して離間した関係で維持されてよい。いくつかの実施形態では、ファラデーシールド４４９ａは、窓４１１の真上に配置される。いくつかの実施形態では、ファラデーシールド４４９ｂは、窓４１１とチャック４１７との間にある。いくつかの実施形態では、ファラデーシールド４４９ｂは、コイル４３３に対して離間した関係で維持されない。例えば、ファラデーシールド４４９ｂは、隙間なく窓４１１の真下にあってよい。コイル４３３、ファラデーシールド４４９ａ、および窓４１１は、それぞれ互いに実質的に平行になるように構成される。ファラデーシールド４４９ａは、金属または他の種がプロセスチャンバ４２４の窓４１１上に堆積するのを防いでよい。
プロセスガス（例えば、Ｈ2、Ｈｅなど）は、上部サブチャンバ４０２に位置する１つ以上のメインガス流入口４６０を通じて、および／または、１つ以上のサイドガス流入口４７０を通じてプロセスチャンバに流入されてよい。同様に、明示されていないが、プロセスガスを容量結合型プラズマ処理チャンバに供給するのに類似のガス流入口が用いられてよい。真空ポンプ（例えば、１段または２段機械式のドライポンプ、および／または、ターボ分子ポンプ４４０）は、プロセスガスをプロセスチャンバ４２４から排出して、プロセスチャンバ４２４内の圧力を維持するのに用いられてよい。例えば、真空ポンプは、パージ動作時に下部サブチャンバ４０３を排気するのに用いられてよい。真空ポンプによって提供された真空環境の使用を選択的に制御するために、弁制御された導管は、真空ポンプをプロセスチャンバ４２４に流体接続するのに用いられてよい。これは、プラズマ処理動作時に、スロットル弁（図示せず）または振子弁（図示せず）などの閉ループ制御された流量制限装置を採用することで行われる。同様に、容量結合型プラズマ処理チャンバへは、真空ポンプおよび弁制御された流体接続が採用されてもよい。
装置４００の動作時に、Ｈ２含有ガスなどの１つ以上のプロセスガスは、ガス流入口４６０および／またはガス流入口４７０を通じて供給されてよい。特定の実施形態では、プロセスガスは、メインガス流入口４６０のみを通じて、または、サイドガス流入口４７０のみを通じて供給されてよい。場合によっては、図示のガス流入口は、より複雑なガス流入口（例えば、１つ以上のシャワーヘッド）に置き換えられてよい。ファラデーシールド４４９ａおよび／または任意のグリッド４５０は、プロセスチャンバ４２４へのプロセスガスの供給が可能な内部流路および孔を備えてよい。ファラデーシールド４４９ａおよび任意のグリッド４５０のいずれかまたは両方は、プロセスガス供給用のシャワーヘッドとして機能してよい。いくつかの実施形態では、液体反応物または液体前駆体が気化されると、気化した反応物または前駆体がガス流入口４６０および／またはガス流入口４７０を通じてプロセスチャンバ４２４に導入されるように、液体気化供給システムは、プロセスチャンバ４２４の上流に配置されてよい。
ＲＦ電流がコイル４３３に流れるようにするために、無線周波数電力がＲＦ電源４４１からコイル４３３に供給される。コイル４３３を流れるＲＦ電流は、コイル４３３の周りに電磁場を生成する。電磁場は、上部サブチャンバ４０２内部に誘導電流を生成する。ウエハ４１９と様々な生成したイオンおよびラジカルとの物理的および化学的相互作用により、ウエハ４１９のフィーチャがエッチングされ、ウエハ４１９上に層が選択的に堆積される。
上部サブチャンバ４０２および下部サブチャンバ４０３の両方が存在するようにプラズマグリッド４５０が用いられる場合は、誘導電流は上部サブチャンバ４０２に存在するガスに作用して、上部サブチャンバ４０２で電子－イオンプラズマが生成される。任意の内部プラズマグリッド４５０は、下部サブチャンバ４０３内のホットエレクトロンの量を制限する。いくつかの実施形態では、装置４００は、下部サブチャンバ４０３に存在するプラズマがイオン－イオンプラズマになるように設計されて操作される。
上部の電子－イオンプラズマおよび下部のイオン－イオンプラズマの両方は、陽イオンおよび陰イオンを含んでよいが、イオン－イオンプラズマは、陽イオンに対してより大きな陰イオンの比率を有するだろう。揮発性のエッチングおよび／または堆積の副生成物は、ポート４２２を通じて下部サブチャンバ４０３から除去されてよい。例えば、Ｈ2プラズマを用いるＳｎＯ2のエッチング時に生成されたＳｎＨ4は、パージおよび／または排気時にポート４２２を通じて除去されうる。本明細書に記載のチャック４１７は、約１０℃から約２５０℃の間の範囲の高温で動作してよい。温度は、プロセス動作および特定のレシピに依存するだろう。いくつかの実施形態では、装置は、約１００℃未満の温度でエッチングを実行するように制御される。
装置４００は、クリーンルームまたは製造施設に設置されたときに、設備（図示せず）に結合されてよい。設備には、処理ガス、真空、温度制御、および環境粒子制御を提供する配管が含まれる。これらの設備は、目的の製造施設に設置されたときに装置４００に結合される。また、装置４００は、ロボットが一般的な自動化を用いて半導体ウエハを装置４００において搬入出できるようにする搬送チャンバに結合されてよい。
いくつかの実施形態では、システム制御装置４３０（１つ以上の物理的または論理的制御装置を含んでよい）は、プロセスチャンバ４２４の一部または全ての動作を制御する。システム制御装置４３０は、１つ以上のメモリデバイスおよび１つ以上のプロセッサを備えてよい。いくつかの実施形態では、装置４００は、プロセスガスの流量を制御するための切替システムを備える。いくつかの実施形態では、制御装置は、本明細書に記載のあらゆる方法の工程を実行させるためのプログラム命令を含む。
いくつかの実施形態では、システム制御装置４３０は、上述の例の一部であってよいシステムの一部である。かかるシステムは、処理ツール、チャンバ、処理用プラットフォーム、および／または、特定の処理部品（ウエハ台座、ガス流システムなど）を含む半導体処理装置を備えうる。これらのシステムは、半導体ウエハまたは基板の処理前、処理中、および処理後にそれらの動作を制御するための電子機器と統合されてよい。電子機器は、システムの様々な部品または副部品を制御するシステム制御装置４３０と統合されてよい。システム制御装置は、処理条件および／またはシステムの種類に応じて、本明細書に開示のあらゆるプロセス（処理ガスの供給、温度設定（例えば、加熱および／または冷却）、圧力設定、真空設定、電力設定、無線周波数（ＲＦ）発生器設定、ＲＦ整合回路設定、周波数設定、流量設定、流体供給設定、位置動作設定、ツールおよび他の搬送ツールならびに／または特定のシステムと接続もしくはインタフェースするロードロックに対するウエハの搬入出）を制御するようにプログラムされてよい。
概して、システム制御装置４３０は、命令を受け取り、命令を発行し、動作を制御し、クリーニング動作を可能にし、エンドポイント測定を可能にするなどの様々な集積回路、ロジック、記憶装置、および／または、ソフトウェアを有する電子機器として定義されてよい。集積回路は、プログラム命令を記憶するファームウェア形式のチップ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）として定義されるチップ、および／または、１つ以上のマイクロプロセッサ、もしくは、プログラム命令（例えば、ソフトウェア）を実行するマイクロコントローラを含んでよい。プログラム命令は、様々な個別設定（またはプログラムファイル）の形式で制御装置に伝達される命令であって、特定のプロセスを半導体ウエハ上でもしくは半導体ウエハ用に、またはシステムに対して実行するための動作パラメータを定義してよい。いくつかの実施形態では、動作パラメータは、プロセスエンジニアによって定義されるレシピの一部であって、１つ以上の層、材料、金属、酸化物、シリコン、二酸化シリコン、表面、回路、および／もしくは、ウエハダイの製作時または除去時における１つ以上の処理工程を実現してよい。
いくつかの実施形態では、システム制御装置４３０は、システムと統合または結合された、そうでなければシステムにネットワーク接続された、もしくはこれらが組み合わされたコンピュータの一部であってよく、またはそのコンピュータに結合されてよい。例えば、制御装置は、ウエハ処理のリモートアクセスを可能にする、「クラウド」内にあってよい、または、ファブホストコンピュータシステムの全てもしくは一部であってよい。コンピュータは、システムへのリモートアクセスを可能にして、製造動作の進捗状況を監視し、過去の製造動作の経歴を調査し、複数の製造動作から傾向または性能のメトリクスを調査し、現在の処理のパラメータを変更し、現在の処理に続く処理工程を設定し、または、新しいプロセスを開始してよい。いくつかの例では、リモートコンピュータ（例えば、サーバ）は、ローカルネットワークまたはインターネットを含んでよいネットワークを通じて、プロセスレシピをシステムに提供できる。リモートコンピュータは、次にリモートコンピュータからシステムに連通されるパラメータおよび／もしくは設定のエントリまたはプログラミングを可能にするユーザインターフェースを含んでよい。いくつかの例では、システム制御装置４３０は、１つ以上の動作中に実施される各処理工程のためのパラメータを特定するデータ形式の命令を受け取る。パラメータは、実施されるプロセスの種類、および、制御装置がインタフェースまたは制御するように構成されるツールの種類に特有であってよいことを理解されたい。そのため、上述のように、システム制御装置４３０は、例えば、互いにネットワーク接続されている１つ以上の離散制御装置を含むことや、本明細書に記載のプロセスや制御など共通の目的に向かって取り組むことにより配置されてよい。かかる目的で配置された制御装置の例は、遠隔に（例えば、プラットフォームレベルで、または、リモートコンピュータの一部として）位置し、組み合わせてチャンバ上のプロセスを制御する１つ以上の集積回路と連通するチャンバ上の１つ以上の集積回路であろう。
制限するのではなく、例示のシステムは、プラズマエッチングチャンバまたはモジュール、堆積チャンバまたはモジュール、スピンリンスチャンバまたはモジュール、金属めっきチャンバまたはモジュール、クリーンチャンバまたはモジュール、ベベルエッジエッチングチャンバまたはモジュール、物理気相堆積（ＰＶＤ）チャンバまたはモジュール、化学気相堆積（ＣＶＤ）チャンバまたはモジュール、ＡＬＤチャンバまたはモジュール、ＡＬＥチャンバまたはモジュール、イオン注入チャンバまたはモジュール、トラックチャンバまたはモジュール、ならびに、半導体ウエハの製作および／もしくは製造において関連してよいもしくは用いられてよいその他の半導体処理システムを含んでよい。
上述のように、ツールによって実施されるプロセス工程に応じて、制御装置は、１つ以上の他のツール回路もしくはモジュール、他のツール部品、クラスタツール、他のツールインターフェース、隣接するツール、近接するツール、工場全体に設置されたツール、メインコンピュータ、別の制御装置、または、半導体製造工場においてウエハ容器をツール位置および／もしくはロードポートに対して搬入出する材料搬送で用いられるツールと連通してよい。
図６は、真空搬送モジュール（ＶＴＭ）５３８とインタフェースする様々なモジュールを備える半導体プロセスクラスタ機構を表す。複数の格納設備および処理モジュールの間でウエハを「搬送する」ための様々なモジュール配置は、「クラスタ・ツール・アーキテクチャ」システムと呼ばれてよい。ロードロックまたは搬送モジュールとしても知られるエアロック５３０は、個々に最適化されて様々な製造プロセスを実施してよい４つの処理モジュール５２０ａ～５２０ｄと順にインタフェースするＶＴＭ５３８とインタフェースする。例として、処理モジュール５２０ａ～５２０ｄは、基板のエッチング、堆積、イオン注入、ウエハ洗浄、スパッタリング、および／または、他の半導体プロセスを実施するために実装されてよい。いくつかの実施形態では、ＳｎＯ2堆積およびＳｎＯ2エッチングは、同じモジュールで実施される。いくつかの実施形態では、ＳｎＯ2堆積およびＳｎＯ2エッチングは、同じツールの異なるモジュールで実施される。１つ以上の基板エッチング処理モジュール（５２０ａ～５２０ｄのいずれか）は、本明細書に開示されるように、例えば、共形膜の堆積、ＳｎＯ2の選択的なエッチング、エアギャップの形成、および、開示の実施形態に従う他の適した機能のために実装されてよい。エアロック５３０および処理モジュール５２０ａ～５２０ｄは、「ステーション」と呼ばれてよい。各ステーションは、ステーションをＶＴＭ５３８に接続するファセット５３６を有する。各ファセットの内側では、ウエハ５２６がそれぞれのステーションの間を移動するときにその通過を検出するのにセンサ１～１８が用いられる。
ロボット５２２は、ウエハ５２６をステーション間で搬送する。一実施形態では、ロボット５２２は１つのアームを有し、別の実施形態では、ロボット５２２は２つのアームを有する。各アームは、ウエハ５２６などのウエハを搬送のために取り上げるエンドエフェクタ５２４を有する。大気搬送モジュール（ＡＴＭ）５４０において、フロントエンドロボット５３２は、カセットまたはロードポートモジュール（ＬＰＭ）５４２の前面開閉搬送容器（ＦＯＵＰ）５３４からエアロック５３０にウエハ５２６を搬送するのに用いられる。処理モジュール５２０ａ～５２０ｄ内部のモジュール中心部５２８は、ウエハ５２６を設置するための一位置である。ＡＴＭ５４０内のアライナ５４４は、ウエハを位置合わせするのに用いられる。
例示的な処理方法では、ウエハは、ＬＰＭ５４２内のＦＯＵＰ５３４の１つに設置される。フロントエンドロボット５３２は、ウエハをＦＯＵＰ５３４からアライナ５４４に搬送し、これによりウエハ５２６がエッチングまたは処理される前に適切に中心に置かれることが可能になる。位置合わせ後に、ウエハ５２６は、フロントエンドロボット５３２によってエアロック５３０に移される。エアロック５３０がＡＴＭ５４０とＶＴＭ５３８との間の環境を整合させる能力を有するため、ウエハ５２６は、損傷することなく２つの圧力環境間を移動することができる。ウエハ５２６は、ロボット５２２によってエアロック５３０からＶＴＭ５３８を通って処理ジュール５２０ａ～５２０ｄの１つに移される。このウエハの動きを達成するために、ロボット５２２は、その各々のアームのエンドエフェクタ５２４を用いる。ウエハ５２６は、処理されると、ロボット５２２によって処理モジュール５２０ａ～５２０ｄからエアロック５３０に移される。ウエハ５２６は、ここからフロントエンドロボット５３２によってＦＯＵＰ５３４の１つ、または、アライナ５４４に移されてよい。
ウエハの動きを制御するコンピュータは、クラスタ・アーキテクチャにローカルでありうる、または、製造現場でクラスタ・アーキテクチャの外部に、もしくは、遠隔地に位置して、ネットワークを介してクラスタ・アーキテクチャに接続しうる。図５に関連して上述された制御装置は、図６のツールと共に実装されてよい。本発明に従ってプロセス動作を制御するための命令を含む機械可読媒体は、システム制御装置に結合されてよい。
いくつかの実施形態では、装置が提供され、この装置は、エッチング時に半導体基板を保持するように構成された基板ホルダを有するプロセスチャンバと、プロセスガスにおいてプラズマを生成するように構成されたプラズマ生成器と、制御装置と、を備える。制御装置は、本明細書に記載のあらゆる方法を実施するためのプログラム命令を含む。一実施形態では、制御装置は、約１００℃未満の温度で半導体基板上のＳｎＯ2層のエッチングを実施させるためのプログラム命令を含み、エッチングを実施させることは、少なくとも約５０％のＨ2を含むプロセスガスにおいて形成されたプラズマに半導体基板を曝露させることを含む。
別の態様では、約１００℃未満の温度で半導体基板上のＳｎＯ2層のエッチングを実行させるためのコードを含む非一時的コンピュータ機械可読媒体が提供され、エッチングを実行させることは、少なくとも約５０％のＨ2を含むプロセスガスにおいて形成されたプラズマに半導体基板を曝露させることを含む。
別の態様では、エアギャップを半導体基板上に形成するためのシステムが提供される。このシステムは、１つ以上の堆積チャンバ、１つ以上のエッチングチャンバ、および、制御装置を備える。制御装置は、本明細書に記載のあらゆるエアギャップ形成方法を実施するためのプログラム命令を含む。例えば、制御装置は、（ｉ）第１の材料の露出層、第２の材料の露出層、および第１の材料の層と第２の材料の層との間に位置するＳｎＯ2の露出層を有する半導体基板上で、水素プラズマエッチング化学物質を用いて露出したＳｎＯ2を第１の材料および第２の材料の両方に対して選択的にエッチングすることで、第１の材料と第２の材料との間に凹状フィーチャを形成する工程と、（ｉｉ）凹状フィーチャを完全に充填することなく凹状フィーチャの上に第３の材料を堆積させることで、第１の材料の層と第２の材料の層との間にエアギャップを形成する工程と、を実行させるための命令を含んでよい。
別の態様では、システムは、本明細書に記載のあらゆる装置およびシステム、ならびに、ステッパを備える。
別の態様では、非一時的コンピュータ機械可読媒体が提供され、それは（ｉ）第１の材料の露出層、第２の材料の露出層、および第１の材料の層と第２の材料の層との間に位置するＳｎＯ2の露出層を有する半導体基板上で、水素プラズマエッチング化学物質を用いて露出したＳｎＯ2を第１の材料および第２の材料の両方に対して選択的にエッチングすることで、第１の材料と第２の材料との間に凹状フィーチャを形成するためのコードと、（ｉｉ）凹状フィーチャを完全に充填することなく凹状フィーチャの上に第３の材料を堆積させることで、第１の材料の層と第２の材料の層との間にエアギャップを形成するためのコードと、を含む。
さらなる実施形態
本明細書に記載の装置およびプロセスは、例えば、半導体デバイス、表示画面、ＬＥＤ、太陽光発電パネルなどの製作または製造のために、リソグラフィ・パターニング・ツールまたはプロセスと併せて用いられてよい。必ずしも一般的ではないが、かかる装置およびプロセスは、共通の製造施設で共に用いられるまたは実行されるだろう。膜のリソグラフィパターニングは、通常、（１）スピンオンツールまたはスプレーオンツールを用いてワークピース（すなわち、基板）にフォトレジストを塗布する工程、（２）ホットプレート、加熱炉、または、紫外線硬化ツールを用いてフォトレジストを硬化させる工程、（３）ウエハステッパなどのツールを用いてフォトレジストを可視光、紫外線、または、Ｘ線に曝露する工程、（４）レジストを選択的に除去することでウェットベンチなどのツールを用いてパターニングできるようにレジストを現像する工程、（５）ドライエッチングツールまたはプラズマ支援エッチングツールを用いることによってレジストパターンを下地膜またはワークピースに転写する工程、および、（６）ＲＦまたは電磁波プラズマレジスト剥離剤などのツールを用いてレジストを除去する工程、のいくつかまたは全ての工程を含み、各工程は、多数の実行可能なツールによって可能である。
エアギャップを形成するための処理シーケンスの一例は、実施形態の１つによるエアギャップ形成時の半導体基板の断面概略図を示す図３Ａ～図３Ｇにおいて提供される。図３Ａ～図３Ｅは、第１の材料および第２の材料の露出層の間に露出したＳｎＯ2層を含む基板を得るのに用いられうる処理工程を表す。かかる基板を得るために様々な他の方法が用いられうることが理解される。図の方法は、基板３０３上にゲート３０１を形成して、図３Ａに示す構造をもたらすことを含む。ゲートは、基板上の突出したフィーチャである。いくつかの実施形態では、ゲート３０１は、酸化ハフニウムなどの高ｋ酸化物である。次に、図３Ｂに表すように、基板３０３およびゲート３０１を覆うように第１の材料の層３０５が基板の上に共形に形成される。重要なことには、層３０５は、ゲート側壁およびゲート３０１の上面上の両方でゲートを覆う。図の一例では、層３０５はＳｉＮ層である。共形堆積は、例えばＡＬＤによって達成されうる。次に、図３Ｃに示すように、ＳｎＯ2の層３０７が層３０５の上に共形に形成される。ＳｎＯ2層３０７は、下地層３０５と接触し、基板３０３およびゲート３０１の上に存在する。ＳｎＯ2層は、ゲート側壁およびゲートの上面の両方においてゲートを覆う。ＳｎＯ2層は、ＡＬＤまたはＰＥＣＶＤによって堆積されうる。次に、第２の材料の層３０９が基板の上にＳｎＯ2層３０７上に共形に堆積されて、図３Ｄに示す構造をもたらす。いくつかの実施形態では、第２の材料はＳｉＯ2である。第２の材料は、ＳｎＯ2層に接触し、基板３０３およびゲート３０１の上に存在して、ゲートの側壁および上面の両方においてゲートを覆う。次の工程では、この構造が（例えば、化学機械研磨を用いて）平坦化される。この工程は、第２の材料（例えば、ＳｉＯ2）の層をゲートの上面から除去して、ゲートの側壁においてＳｎＯ2層を露出させる。図３Ｅに示す構造は、平坦化後の基板を表す。露出したＳｎＯ2層３０７は、ゲートの側壁において第１の材料の露出層３０５と第２の材料の露出層３０９との間に存在することが示される。この構造は、図２に示すプロセスフロー図の動作２２０１で用いられうる１つの可能な構造である。ＳｎＯ2層が継続して共形に堆積される場合は、水平面に堆積するＳｎＯ2層の厚さは、ゲートの側壁で露出するＳｎＯ2層の幅に類似するだろう。例えば、ＳｎＯ2が約２０Å～約１００Åの間の厚さに堆積される場合は、ゲートの側壁で露出したＳｎＯ2層は、約２０Å～約１００Åの間の幅になるだろう。
次に、本明細書に記載の水素プラズマエッチングが実施される。図３Ｅに示す基板は、エッチングプロセスチャンバ内でＨ2を含むプロセスガスにおいて形成されたプラズマと接触し、露出したＳｎＯ2層３０７は、（他の露出材料に対して）選択的にエッチングされて、第１の材料の層３０５と第２の材料の層３０９との間に凹状フィーチャを形成する。結果として生じた構造は、層３０５と層３０９との間に凹状フィーチャ３１１を表す図３Ｆに示される。最後に、次の工程では、凹状フィーチャ３１１を完全に充填することなく凹状フィーチャを覆うことでエアギャップが形成されるように、例えばＨＤＰ ＣＶＤによって第３の材料（例えば、ＳｉＯ2）の層３１３が堆積される。
エアギャップを形成するための方法のより具体的な例は、（ａ）基板上に高ｋ酸化物を含むゲートを形成することと、（ｂ）ゲートと接触するＳｉＮ層をＡＬＤによって（ゲートの側壁およびゲートの上面の両方に）共形に堆積させることと、（ｃ）ＳｉＮ層の上に、例えばＡＬＤまたはＰＥＣＶＤによってＳｎＯ2層を共形に形成することと、（ｄ）ＳｎＯ2層の上にＳｉＯ2層を共形に形成することと、（ｅ）構造を（例えば、化学機械研磨によって）平坦化することであって、平坦化は、ＳｉＯ2を水平面から除去して、ＳｎＯ2および第１の材料をゲートの側壁で露出させることで、露出したＳｉＮ層、露出したＳｉＯ2層、およびこれらの層の間に位置するＳｎＯ2の露出層を有する基板を提供することと、（ｆ）本明細書に記載の水素プラズマを用いて、ＳｉＮおよびＳｉＯ2に対して高いエッチング選択比で露出したＳｎＯ2層をエッチングすることで、ＳｉＮとＳｉＯ2との間に凹状フィーチャを形成することと、（ｇ）凹状フィーチャを完全に充填することなく凹状フィーチャの上にＳｉＯ2を堆積させることで、第１の材料の層と第２の材料の層との間にエアギャップを形成することと、を含む。いくつかの実施形態では、堆積されて水素プラズマエッチングによって除去されるＳｎＯ2層の幅は、約２０Åから約１００Åの間である。
プラズマ生成のための構成要素には、窓４１１より上に位置するコイル４３３が含まれる。いくつかの実施形態では、コイルは開示の実施形態では用いられない。コイル４３３は、導電性材料から製造され、少なくとも１つの完全なターンを含む。図５に示すコイル４３３の例は、３ターンを含む。コイル４３３の断面は記号によって示され、「Ｘ」を有するコイルは回転してページに延び、「●」を有するコイルは回転してページから延びる。プラズマ生成のための構成要素は、ＲＦ電力をコイル４３３に供給するように構成されたＲＦ電源４４１も備える。一般に、ＲＦ電源４４１は、接続部４４５を通じて整合回路４３９に接続される。整合回路４３９は、接続部４４３を通じてコイル４３３に接続される。このようにして、ＲＦ電源４４１はコイル４３３に接続される。任意のファラデーシールド４４９ａが、コイル４３３と窓４１１との間に配置される。ファラデーシールド４４９ａは、コイル４３３に対して離間した関係で維持されてよい。いくつかの実施形態では、ファラデーシールド４４９ａは、窓４１１の真上に配置される。いくつかの実施形態では、ファラデーシールド４４９ｂは、窓４１１とチャック４１７との間にある。いくつかの実施形態では、ファラデーシールド４４９ｂは、コイル４３３に対して離間した関係で維持されない。例えば、ファラデーシールド４４９ｂは、隙間なく窓４１１の真下にあってよい。コイル４３３、ファラデーシールド４４９ａ、および窓４１１は、それぞれ互いに実質的に平行になるように構成される。ファラデーシールド４４９ａは、金属または他の種がプロセスチャンバ４２４の窓４１１上に堆積するのを防いでよい。
さらなる実施形態
本明細書に記載の装置およびプロセスは、例えば、半導体デバイス、表示画面、ＬＥＤ、太陽光発電パネルなどの製作または製造のために、リソグラフィ・パターニング・ツールまたはプロセスと併せて用いられてよい。必ずしも一般的ではないが、かかる装置およびプロセスは、共通の製造施設で共に用いられるまたは実行されるだろう。膜のリソグラフィパターニングは、通常、（１）スピンオンツールまたはスプレーオンツールを用いてワークピース（すなわち、基板）にフォトレジストを塗布する工程、（２）ホットプレート、加熱炉、または、紫外線硬化ツールを用いてフォトレジストを硬化させる工程、（３）ウエハステッパなどのツールを用いてフォトレジストを可視光、紫外線、または、Ｘ線に曝露する工程、（４）レジストを選択的に除去することでウェットベンチなどのツールを用いてパターニングできるようにレジストを現像する工程、（５）ドライエッチングツールまたはプラズマ支援エッチングツールを用いることによってレジストパターンを下地膜またはワークピースに転写する工程、および、（６）ＲＦまたは電磁波プラズマレジスト剥離剤などのツールを用いてレジストを除去する工程、のいくつかまたは全ての工程を含み、各工程は、多数の実行可能なツールによって可能である。本開示は以下の適用例を含む。
［適用例１］
半導体基板を処理する方法であって、
（ａ）露出したＳｎＯ 2 層を有する半導体基板を提供することと、
（ｂ）前記ＳｎＯ 2 層を約１００℃未満の温度でエッチングすることと、を含み、
前記エッチングすることは、前記半導体基板を、少なくとも約５０％のＨ 2 を含むプロセスガスにおいて形成されたプラズマに曝露することを含む、方法。
［適用例２］
適用例１に記載の方法であって、
（ａ）において提供された前記基板は、さらに、ＳｉＯ 2 、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択された露出した第２の材料を含み、
（ｂ）は、ＳｎＯ 2 を、前記第２の材料に対して少なくとも約１０のエッチング選択比でエッチングすることを含む、方法。
［適用例３］
適用例１に記載の方法であって、
（ａ）において提供された前記基板は、さらに、ＳｉＯ 2 、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択された露出した第２の材料を含み、
（ｂ）は、ＳｎＯ 2 を、前記第２の材料に対して少なくとも約８０のエッチング選択比でエッチングすることを含む、方法。
［適用例４］
適用例１に記載の方法であって、
（ｂ）の前記エッチングすることは、ＳｉＯ 2 、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択された第２の材料を露出することを含み、
（ｂ）は、さらに、前記第２の材料が前記第２の材料に対して少なくとも約１０のエッチング選択比で露出された後にＳｎＯ 2 をエッチングすることを含む、方法。
［適用例５］
適用例１に記載の方法であって、
前記プロセスガスは、少なくとも約８０％のＨ 2 を含む、方法。
［適用例６］
適用例１に記載の方法であって、
前記プロセスガスは、Ｈ 2 を主成分とする、方法。
［適用例７］
適用例１に記載の方法であって、
前記プロセスガスは、Ｈ 2 および不活性ガスを主成分とする、方法。
［適用例８］
適用例１に記載の方法であって、
前記プロセスガスは、炭化水素をさらに含む、方法。
［適用例９］
適用例１に記載の方法であって、
前記プロセスガスは、Ｃｌ 2 をさらに含む、方法。
［適用例１０］
適用例１に記載の方法であって、
（ｂ）は、前記基板に外部バイアスを用いることなくプラズマを形成することを含む、方法。
［適用例１１］
適用例１に記載の方法であって、
（ｂ）は、約０．００１８Ｗ／ｃｍ 2 から約０．３６Ｗ／ｃｍ 2 の間の電力密度を用いてプラズマを生成することを含む、方法。
［適用例１２］
適用例１に記載の方法であって、
前記ＳｎＯ 2 をエッチングすることは、約１ｍＴｏｒｒから約１７５ｍＴｏｒｒの間の圧力で実行される、方法。
［適用例１３］
適用例１に記載の方法であって、
前記プロセスガスは、Ｈ 2 およびＨｅを含む、方法。
［適用例１４］
適用例１に記載の方法であって、
前記プロセスガスは、Ｈ 2 、Ｈｅ、および、炭化水素を含む、方法。
［適用例１５］
適用例１に記載の方法であって、さらに、
（ａ）の前に、原子層堆積によって前記半導体基板上に前記ＳｎＯ 2 層を堆積させることを含む、方法。
［適用例１６］
適用例１に記載の方法であって、
（ｂ）は、ＳｉＯ 2 の存在下でＳｎＯ 2 を選択的にエッチングすることを含み、
前記エッチングの選択比は、少なくとも１０である、方法。
［適用例１７］
適用例１に記載の方法であって、さらに、
前記半導体基板にフォトレジストを塗布することと、
前記フォトレジストを露光することと、
前記フォトレジストをパターニングして、パターンを前記基板に転写することと、
前記フォトレジストを前記基板から選択的に除去することと、
を含む、方法。
［適用例１８］
ＳｎＯ 2 層をエッチングするための装置であって、
（ａ）エッチング時に前記半導体基板を保持するように構成された基板ホルダを有するプロセスチャンバと、
（ｂ）プロセスガスにおいてプラズマを生成するように構成されたプラズマ生成器と、
（ｃ）約１００℃未満の温度で前記半導体基板上の前記ＳｎＯ 2 層の前記エッチングを行わせるためのプログラム命令を含む制御装置であって、前記エッチングを行わせることは、少なくとも約５０％のＨ 2 を含むプロセスガスにおいて形成されたプラズマに前記半導体基板を曝露することが含まれる、制御装置と、
を備える、装置。
［適用例１９］
半導体基板上にエアギャップを形成するための方法であって、
（ａ）第１の材料の露出層、第２の材料の露出層、および、前記第１の材料の前記層と前記第２の材料の前記層との間に位置するＳｎＯ 2 の露出層を有する半導体基板を提供することと、
（ｂ）水素プラズマエッチング化学物質を用いて、前記露出したＳｎＯ 2 を前記第１の材料および前記第２の材料の両方に対して選択的にエッチングすることで、前記第１の材料と前記第２の材料との間に凹状フィーチャを形成することと、
（ｃ）前記凹状フィーチャを完全に充填することなく前記凹状フィーチャの上に第３の材料を堆積させることで、前記第１の材料の前記層と前記第２の材料の前記層との間に前記エアギャップを形成することと、
を含む、方法。
［適用例２０］
適用例１９に記載の方法であって、
前記第１の材料は、ＳｉＯ 2 、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、および、ＳｉＣＮからなる群より選択され、
前記第２の材料は、ＳｉＯ 2 、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、および、ＳｉＣＮからなる群より選択される、方法。
［適用例２１］
適用例１９に記載の方法であって、
前記第１の材料および前記第２の材料は同じである、方法。
［適用例２２］
適用例１９に記載の方法であって、
前記第３の材料はＳｉＯ 2 である、方法。
［適用例２３］
適用例１９に記載の方法であって、
（ｂ）は、前記半導体基板を、少なくとも約５０％のＨ 2 を含むプロセスガスにおいて形成されたプラズマに曝露することを含む、方法。
［適用例２４］
適用例１９に記載の方法であって、
（ｂ）は、前記露出したＳｎＯ 2 層を約１００℃未満の温度でエッチングすることを含む、方法。
［適用例２５］
適用例１９に記載の方法であって、
前記第１の材料の前記層と前記第２の材料の前記層との間に存在する前記ＳｎＯ 2 の露出層は、約２０Å～約１００Åの間の幅を有する、方法。
［適用例２６］
適用例１９に記載の方法であって、さらに、（ａ）の前に、
前記半導体基板上にゲートを形成することと、
前記第１の材料が前記ゲートの側壁および上面の両方を覆うように、前記第１の材料の層を前記半導体基板の上に形成することと、
ＳｎＯ 2 が前記ゲートの前記側壁および前記上面の両方の上の前記第１の材料を覆うように、ＳｎＯ 2 層を前記第１の材料の前記層の上に形成することと、
前記第２の材料が前記ゲートの前記側壁および前記上面の両方の上の前記ＳｎＯ 2 を覆うように、前記第２の材料の層を前記ＳｎＯ 2 層の上に形成することと、
前記第２の材料を前記基板の水平面から除去することで、（ａ）で提供された構造を形成することと、
を含む、方法。
［適用例２７］
適用例２６に記載の方法であって、
前記第１の材料はＳｉＮであり、前記第２の材料はＳｉＯ 2 である、方法。
［適用例２８］
適用例２６に記載の方法であって、
前記ゲートは高ｋ酸化物を含む、方法。
［適用例２９］
適用例２６に記載の方法であって、
ＳｎＯ 2 は、約２０Å～約１００Åの間の厚さに堆積する、方法。
［適用例３０］
適用例１９に記載の方法であって、さらに、
フォトレジストを前記半導体基板に塗布することと、
前記フォトレジストを露光することと、
前記フォトレジストをパターニングして、パターンを前記基板に転写することと、
前記フォトレジストを前記基板から選択的に除去することと、
を含む、方法。
［適用例３１］
半導体基板上にエアギャップを形成するためのシステムであって、
（ａ）１つ以上の堆積プロセスチャンバと、
（ｂ）１つ以上のエッチングプロセスチャンバと、
（ｃ）制御装置であって、
（ｉ）第１の材料の露出層、第２の材料の露出層、および、前記第１の材料の前記層と前記第２の材料の前記層との間に位置するＳｎＯ 2 の露出層を有する半導体基板上で、水素プラズマ化学物質を用いて前記露出したＳｎＯ 2 を前記第１の材料および前記第２の材料の両方に対して選択的にエッチングすることで、前記第１の材料と前記第２の材料との間に凹状フィーチャを形成する工程と、
（ｉｉ）前記凹状フィーチャを完全に充填することなく前記凹状フィーチャの上に第３の材料を堆積させることで、前記第１の材料の前記層と前記第２の材料の前記層との間に前記エアギャップを形成する工程と、を行わせるためのプログラム命令を含む制御装置と、
を備える、システム。
［適用例３２］
適用例３２に記載のシステムであって、ステッパをさらに備える、システム。
［適用例３３］
半導体基板を処理するための方法であって、
（ａ）前記半導体基板上にＳｎＯ 2 ダミーゲートを形成することと、
（ｂ）前記ＳｎＯ 2 ダミーゲートの存在下で前記半導体基板を処理することと、
（ｃ）Ｈ 2 を含むプロセスガスにおいて形成されたプラズマを用いて前記ＳｎＯ 2 ダミーゲートをエッチングして、前記ダミーゲートに代えて凹状フィーチャを形成することと、
（ｄ）前記形成された凹状フィーチャに高ｋ誘電材料を堆積させて、前記ダミーゲートに代えてゲートを形成することと、
を含む、方法。
［適用例３４］
半導体基板を処理するためのシステムであって、
（ａ）１つ以上の堆積プロセスチャンバと、
（ｂ）１つ以上のエッチングプロセスチャンバと、
（ｃ）制御装置であって、
（ｉ）前記半導体基板上にＳｎＯ 2 ダミーゲートを形成する工程と、
（ｉｉ）前記ＳｎＯ 2 ダミーゲートの存在下で前記半導体基板を処理する工程と、
（ｉｉｉ）Ｈ 2 を含むプロセスガスにおいて形成されたプラズマを用いて前記ＳｎＯ 2 ダミーゲートをエッチングして、前記ダミーゲートに代えて凹状フィーチャを形成する工程と、
（ｉｖ）前記形成された凹状フィーチャに高ｋ誘電材料を堆積させて、前記ダミーゲートに代えてゲートを形成する工程と、を行わせるためのプログラム命令を含む制御装置と、
を備える、システム。

Claims (34)

  1. 半導体基板を処理する方法であって、
    （ａ）露出したＳｎＯ2層を有する半導体基板を提供することと、
    （ｂ）前記ＳｎＯ2層を約１００℃未満の温度でエッチングすることと、を含み、
    前記エッチングすることは、前記半導体基板を、少なくとも約５０％のＨ2を含むプロセスガスにおいて形成されたプラズマに曝露することを含む、方法。
  2. 請求項１に記載の方法であって、
    （ａ）において提供された前記基板は、さらに、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択された露出した第２の材料を含み、
    （ｂ）は、ＳｎＯ2を、前記第２の材料に対して少なくとも約１０のエッチング選択比でエッチングすることを含む、方法。
  3. 請求項１に記載の方法であって、
    （ａ）において提供された前記基板は、さらに、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択された露出した第２の材料を含み、
    （ｂ）は、ＳｎＯ2を、前記第２の材料に対して少なくとも約８０のエッチング選択比でエッチングすることを含む、方法。
  4. 請求項１に記載の方法であって、
    （ｂ）の前記エッチングすることは、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、およびＳｉＣＮからなる群より選択された第２の材料を露出することを含み、
    （ｂ）は、さらに、前記第２の材料が前記第２の材料に対して少なくとも約１０のエッチング選択比で露出された後にＳｎＯ2をエッチングすることを含む、方法。
  5. 請求項１に記載の方法であって、
    前記プロセスガスは、少なくとも約８０％のＨ2を含む、方法。
  6. 請求項１に記載の方法であって、
    前記プロセスガスは、Ｈ2を主成分とする、方法。
  7. 請求項１に記載の方法であって、
    前記プロセスガスは、Ｈ2および不活性ガスを主成分とする、方法。
  8. 請求項１に記載の方法であって、
    前記プロセスガスは、炭化水素をさらに含む、方法。
  9. 請求項１に記載の方法であって、
    前記プロセスガスは、Ｃｌ2をさらに含む、方法。
  10. 請求項１に記載の方法であって、
    （ｂ）は、前記基板に外部バイアスを用いることなくプラズマを形成することを含む、方法。
  11. 請求項１に記載の方法であって、
    （ｂ）は、約０．００１８Ｗ／ｃｍ2から約０．３６Ｗ／ｃｍ2の間の電力密度を用いてプラズマを生成することを含む、方法。
  12. 請求項１に記載の方法であって、
    前記ＳｎＯ2をエッチングすることは、約１ｍＴｏｒｒから約１７５ｍＴｏｒｒの間の圧力で実行される、方法。
  13. 請求項１に記載の方法であって、
    前記プロセスガスは、Ｈ2およびＨｅを含む、方法。
  14. 請求項１に記載の方法であって、
    前記プロセスガスは、Ｈ2、Ｈｅ、および、炭化水素を含む、方法。
  15. 請求項１に記載の方法であって、さらに、
    （ａ）の前に、原子層堆積によって前記半導体基板上に前記ＳｎＯ2層を堆積させることを含む、方法。
  16. 請求項１に記載の方法であって、
    （ｂ）は、ＳｉＯ2の存在下でＳｎＯ2を選択的にエッチングすることを含み、
    前記エッチングの選択比は、少なくとも１０である、方法。
  17. 請求項１に記載の方法であって、さらに、
    前記半導体基板にフォトレジストを塗布することと、
    前記フォトレジストを露光することと、
    前記フォトレジストをパターニングして、パターンを前記基板に転写することと、
    前記フォトレジストを前記基板から選択的に除去することと、
    を含む、方法。
  18. ＳｎＯ2層をエッチングするための装置であって、
    （ａ）エッチング時に前記半導体基板を保持するように構成された基板ホルダを有するプロセスチャンバと、
    （ｂ）プロセスガスにおいてプラズマを生成するように構成されたプラズマ生成器と、
    （ｃ）約１００℃未満の温度で前記半導体基板上の前記ＳｎＯ2層の前記エッチングを行わせるためのプログラム命令を含む制御装置であって、前記エッチングを行わせることは、少なくとも約５０％のＨ2を含むプロセスガスにおいて形成されたプラズマに前記半導体基板を曝露することが含まれる、制御装置と、
    を備える、装置。
  19. 半導体基板上にエアギャップを形成するための方法であって、
    （ａ）第１の材料の露出層、第２の材料の露出層、および、前記第１の材料の前記層と前記第２の材料の前記層との間に位置するＳｎＯ2の露出層を有する半導体基板を提供することと、
    （ｂ）水素プラズマエッチング化学物質を用いて、前記露出したＳｎＯ2を前記第１の材料および前記第２の材料の両方に対して選択的にエッチングすることで、前記第１の材料と前記第２の材料との間に凹状フィーチャを形成することと、
    （ｃ）前記凹状フィーチャを完全に充填することなく前記凹状フィーチャの上に第３の材料を堆積させることで、前記第１の材料の前記層と前記第２の材料の前記層との間に前記エアギャップを形成することと、
    を含む、方法。
  20. 請求項１９に記載の方法であって、
    前記第１の材料は、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、および、ＳｉＣＮからなる群より選択され、
    前記第２の材料は、ＳｉＯ2、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＮＯ、ＳｉＣＮＯ、および、ＳｉＣＮからなる群より選択される、方法。
  21. 請求項１９に記載の方法であって、
    前記第１の材料および前記第２の材料は同じである、方法。
  22. 請求項１９に記載の方法であって、
    前記第３の材料はＳｉＯ2である、方法。
  23. 請求項１９に記載の方法であって、
    （ｂ）は、前記半導体基板を、少なくとも約５０％のＨ2を含むプロセスガスにおいて形成されたプラズマに曝露することを含む、方法。
  24. 請求項１９に記載の方法であって、
    （ｂ）は、前記露出したＳｎＯ2層を約１００℃未満の温度でエッチングすることを含む、方法。
  25. 請求項１９に記載の方法であって、
    前記第１の材料の前記層と前記第２の材料の前記層との間に存在する前記ＳｎＯ2の露出層は、約２０Å～約１００Åの間の幅を有する、方法。
  26. 請求項１９に記載の方法であって、さらに、（ａ）の前に、
    前記半導体基板上にゲートを形成することと、
    前記第１の材料が前記ゲートの側壁および上面の両方を覆うように、前記第１の材料の層を前記半導体基板の上に形成することと、
    ＳｎＯ2が前記ゲートの前記側壁および前記上面の両方の上の前記第１の材料を覆うように、ＳｎＯ2層を前記第１の材料の前記層の上に形成することと、
    前記第２の材料が前記ゲートの前記側壁および前記上面の両方の上の前記ＳｎＯ2を覆うように、前記第２の材料の層を前記ＳｎＯ2層の上に形成することと、
    前記第２の材料を前記基板の水平面から除去することで、（ａ）で提供された構造を形成することと、
    を含む、方法。
  27. 請求項２６に記載の方法であって、
    前記第１の材料はＳｉＮであり、前記第２の材料はＳｉＯ2である、方法。
  28. 請求項２６に記載の方法であって、
    前記ゲートは高ｋ酸化物を含む、方法。
  29. 請求項２６に記載の方法であって、
    ＳｎＯ2は、約２０Å～約１００Åの間の厚さに堆積する、方法。
  30. 請求項１９に記載の方法であって、さらに、
    フォトレジストを前記半導体基板に塗布することと、
    前記フォトレジストを露光することと、
    前記フォトレジストをパターニングして、パターンを前記基板に転写することと、
    前記フォトレジストを前記基板から選択的に除去することと、
    を含む、方法。
  31. 半導体基板上にエアギャップを形成するためのシステムであって、
    （ａ）１つ以上の堆積プロセスチャンバと、
    （ｂ）１つ以上のエッチングプロセスチャンバと、
    （ｃ）制御装置であって、
    （ｉ）第１の材料の露出層、第２の材料の露出層、および、前記第１の材料の前記層と前記第２の材料の前記層との間に位置するＳｎＯ2の露出層を有する半導体基板上で、水素プラズマ化学物質を用いて前記露出したＳｎＯ2を前記第１の材料および前記第２の材料の両方に対して選択的にエッチングすることで、前記第１の材料と前記第２の材料との間に凹状フィーチャを形成する工程と、
    （ｉｉ）前記凹状フィーチャを完全に充填することなく前記凹状フィーチャの上に第３の材料を堆積させることで、前記第１の材料の前記層と前記第２の材料の前記層との間に前記エアギャップを形成する工程と、を行わせるためのプログラム命令を含む制御装置と、
    を備える、システム。
  32. 請求項３２に記載のシステムであって、ステッパをさらに備える、システム。
  33. 半導体基板を処理するための方法であって、
    （ａ）前記半導体基板上にＳｎＯ2ダミーゲートを形成することと、
    （ｂ）前記ＳｎＯ2ダミーゲートの存在下で前記半導体基板を処理することと、
    （ｃ）Ｈ2を含むプロセスガスにおいて形成されたプラズマを用いて前記ＳｎＯ2ダミーゲートをエッチングして、前記ダミーゲートに代えて凹状フィーチャを形成することと、
    （ｄ）前記形成された凹状フィーチャに高ｋ誘電材料を堆積させて、前記ダミーゲートに代えてゲートを形成することと、
    を含む、方法。
  34. 半導体基板を処理するためのシステムであって、
    （ａ）１つ以上の堆積プロセスチャンバと、
    （ｂ）１つ以上のエッチングプロセスチャンバと、
    （ｃ）制御装置であって、
    （ｉ）前記半導体基板上にＳｎＯ2ダミーゲートを形成する工程と、
    （ｉｉ）前記ＳｎＯ2ダミーゲートの存在下で前記半導体基板を処理する工程と、
    （ｉｉｉ）Ｈ2を含むプロセスガスにおいて形成されたプラズマを用いて前記ＳｎＯ2ダミーゲートをエッチングして、前記ダミーゲートに代えて凹状フィーチャを形成する工程と、
    （ｉｖ）前記形成された凹状フィーチャに高ｋ誘電材料を堆積させて、前記ダミーゲートに代えてゲートを形成する工程と、を行わせるためのプログラム命令を含む制御装置と、
    を備える、システム。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12051589B2 (en) * 2016-06-28 2024-07-30 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
JP7190814B2 (ja) 2017-02-13 2022-12-16 ラム リサーチ コーポレーション エアギャップの形成方法
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
CN111771264A (zh) * 2018-01-30 2020-10-13 朗姆研究公司 在图案化中的氧化锡心轴
CN111886689A (zh) 2018-03-19 2020-11-03 朗姆研究公司 无倒角通孔集成方案
US10861953B2 (en) 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US20190390341A1 (en) * 2018-06-26 2019-12-26 Lam Research Corporation Deposition tool and method for depositing metal oxide films on organic materials
US10700180B2 (en) * 2018-07-27 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US11043373B2 (en) * 2018-07-31 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect system with improved low-k dielectrics
US10868142B2 (en) 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacer structure and method of forming same
KR20240104192A (ko) 2018-11-14 2024-07-04 램 리써치 코포레이션 차세대 리소그래피에서 유용한 하드 마스크들을 제조하기 위한 방법들
US20210375710A1 (en) * 2018-11-22 2021-12-02 Mitsui Chemicals, Inc. Semiconductor element intermediate, and method of producing semiconductor element intermediate
CN109437278A (zh) * 2018-12-04 2019-03-08 复旦大学 一种基于氧化铜-氧化锡核壳纳米线结构的气敏纳米材料、制备工艺及其应用
US10804262B2 (en) 2019-02-22 2020-10-13 International Business Machines Corporation Cointegration of FET devices with decoupling capacitor
US10892328B2 (en) 2019-03-04 2021-01-12 International Business Machines Corporation Source/drain extension regions and air spacers for nanosheet field-effect transistor structures
US11798838B2 (en) * 2019-03-19 2023-10-24 Intel Corporation Capacitance reduction for semiconductor devices based on wafer bonding
TWI837391B (zh) 2019-06-26 2024-04-01 美商蘭姆研究公司 利用鹵化物化學品的光阻顯影
WO2020263757A1 (en) 2019-06-27 2020-12-30 Lam Research Corporation Alternating etch and passivation process
JP2022540789A (ja) * 2019-06-28 2022-09-20 ラム リサーチ コーポレーション 複数のパターニング放射吸収元素および／または垂直組成勾配を備えたフォトレジスト
CN110504482A (zh) * 2019-08-08 2019-11-26 南开大学 固态锂电池石榴石型固态电解质材料的制备及表面处理方法与应用
US11038038B2 (en) * 2019-08-13 2021-06-15 Micron Technology, Inc. Transistors and methods of forming transistors
US10825722B1 (en) * 2019-08-29 2020-11-03 Nanya Technology Corporation Method of manufacturing a semiconductor structure
US11094796B2 (en) 2019-09-30 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor spacer structures
DE102019133935B4 (de) * 2019-09-30 2022-11-03 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum ausbilden von transistorabstandshal-terstrukturen
JP7189375B2 (ja) 2020-01-15 2022-12-13 ラム リサーチ コーポレーション フォトレジスト接着および線量低減のための下層
US11367778B2 (en) * 2020-03-31 2022-06-21 Taiwan Semiconductor Manufacturing Company Limited MOSFET device structure with air-gaps in spacer and methods for forming the same
TWI787817B (zh) * 2020-05-28 2022-12-21 台灣積體電路製造股份有限公司 半導體元件的製造方法
US11621172B2 (en) 2020-07-01 2023-04-04 Applied Materials, Inc. Vapor phase thermal etch solutions for metal oxo photoresists
US11508615B2 (en) * 2020-07-30 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
CN115699266A (zh) * 2020-08-31 2023-02-03 昭和电工株式会社 等离子体蚀刻方法和半导体元件的制造方法
US11374093B2 (en) * 2020-11-25 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same
US20220310819A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US11563105B2 (en) * 2021-04-14 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20230126442A1 (en) * 2021-10-25 2023-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Non-Conformal Gate Oxide Formation on FinFET
CN116453941B (zh) * 2023-06-16 2023-08-22 粤芯半导体技术股份有限公司 一种栅极结构及制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5330798A (en) * 1976-09-01 1978-03-23 Nichiden Varian Kk Method of plasmaaetching of transparent conductive film
JPS62136579A (ja) * 1985-12-09 1987-06-19 Victor Co Of Japan Ltd エツチング方法
JPH01259184A (ja) * 1987-10-01 1989-10-16 Gunze Ltd 透明導電膜のエッチング方法及びその装置
JPH1010549A (ja) * 1996-06-20 1998-01-16 Mitsui Petrochem Ind Ltd エッチングガス
JPH11219941A (ja) * 1995-06-07 1999-08-10 Applied Komatsu Technol Inc 水素及びハロゲンのラジカルによる酸化インジウム及び酸化錫の高速ドライエッチング
WO2010134176A1 (ja) * 2009-05-20 2010-11-25 株式会社 東芝 凹凸パターン形成方法
WO2014010310A1 (ja) * 2012-07-10 2014-01-16 シャープ株式会社 半導体素子の製造方法

Family Cites Families (167)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE758597A (fr) * 1969-11-10 1971-04-16 Western Electric Co Procede de morsure de l'oxyde d'etain
JPS5165366A (ja) * 1974-12-03 1976-06-05 Sharp Kk Sankabutsutomeidodenmakuno etsuchinguhoho
US4778562A (en) 1984-08-13 1988-10-18 General Motors Corporation Reactive ion etching of tin oxide films using neutral reactant gas containing hydrogen
US4544444A (en) * 1984-08-15 1985-10-01 General Motors Corporation Reactive ion etching of tin oxide films using silicon tetrachloride reactant gas
JPS62179774A (ja) 1986-02-04 1987-08-06 Fujitsu Ltd イメ−ジセンサの製造方法
US4708766A (en) 1986-11-07 1987-11-24 Texas Instruments Incorporated Hydrogen iodide etch of tin oxide
US4750980A (en) 1986-11-07 1988-06-14 Texas Instruments Incorporated Process for etching tin oxide
JP2644758B2 (ja) 1987-07-22 1997-08-25 株式会社日立製作所 レジスト除去方法及び装置
US4824763A (en) 1987-07-30 1989-04-25 Ekc Technology, Inc. Triamine positive photoresist stripping composition and prebaking process
JP3001894B2 (ja) * 1988-09-30 2000-01-24 グンゼ株式会社 多層薄膜素子のエッチング方法及びその装置
FR2640809B1 (fr) 1988-12-19 1993-10-22 Chouan Yannick Procede de gravure d'une couche d'oxyde metallique et depot simultane d'un film de polymere, application de ce procede a la fabrication d'un transistor
US4878993A (en) 1988-12-22 1989-11-07 North American Philips Corporation Method of etching thin indium tin oxide films
JP2521815B2 (ja) 1989-08-17 1996-08-07 沖電気工業株式会社 透明導電膜のエッチング方法
US5032221A (en) * 1990-05-07 1991-07-16 Eastman Kodak Company Etching indium tin oxide
US5171401A (en) * 1990-06-04 1992-12-15 Eastman Kodak Company Plasma etching indium tin oxide
US5318664A (en) 1990-06-25 1994-06-07 General Electric Company Patterning of indium-tin oxide via selective reactive ion etching
JPH05267701A (ja) 1992-03-18 1993-10-15 Taiyo Yuden Co Ltd 酸化錫透明導電膜のパターニング方法
RU2053584C1 (ru) * 1992-05-26 1996-01-27 Научно-исследовательский институт измерительных систем Способ формирования топологического рисунка пленки диоксида олова
JPH06151379A (ja) 1992-11-09 1994-05-31 Hitachi Ltd Ｉｔｏのエッチング方法
US5286337A (en) 1993-01-25 1994-02-15 North American Philips Corporation Reactive ion etching or indium tin oxide
DE4337309A1 (de) 1993-08-26 1995-03-02 Leybold Ag Verfahren und Vorrichtung zum Ätzen von dünnen Schichten, vorzugsweise von Indium-Zinn-Oxid-Schichten
KR0135165B1 (ko) 1993-10-15 1998-04-22 윤정환 다층레지스트를 이용한 패턴형성방법
US5723366A (en) * 1994-09-28 1998-03-03 Sanyo Electric Co. Ltd. Dry etching method, method of fabricating semiconductor device, and method of fabricating liquid crystal display device
JP4127869B2 (ja) 1995-09-28 2008-07-30 三井化学株式会社 乾式エッチング方法
TW365029B (en) * 1995-09-28 1999-07-21 Mitsui Chemicals Inc Dry processing gas
US5843277A (en) 1995-12-22 1998-12-01 Applied Komatsu Technology, Inc. Dry-etch of indium and tin oxides with C2H5I gas
US20020031920A1 (en) 1996-01-16 2002-03-14 Lyding Joseph W. Deuterium treatment of semiconductor devices
US5667631A (en) 1996-06-28 1997-09-16 Lam Research Corporation Dry etching of transparent electrodes in a low pressure plasma reactor
US6036876A (en) 1997-06-25 2000-03-14 Applied Komatsu Technology, Inc. Dry-etching of indium and tin oxides
TW328624B (en) 1997-07-15 1998-03-21 Powerchip Semiconductor Corp The manufacturing method for MOS with gate-side air-gap structure
US20010008227A1 (en) 1997-08-08 2001-07-19 Mitsuru Sadamoto Dry etching method of metal oxide/photoresist film laminate
TW387111B (en) * 1997-08-08 2000-04-11 Mitsui Chemicals Inc Dry etching method
JPH11111679A (ja) * 1997-10-07 1999-04-23 Mitsui Chem Inc 反応性イオンエッチング装置および反応性イオンエッチング方法
GB9726511D0 (en) * 1997-12-13 1998-02-11 Philips Electronics Nv Thin film transistors and electronic devices comprising such
US6368978B1 (en) 1999-03-04 2002-04-09 Applied Materials, Inc. Hydrogen-free method of plasma etching indium tin oxide
US6326301B1 (en) 1999-07-13 2001-12-04 Motorola, Inc. Method for forming a dual inlaid copper interconnect structure
KR100327346B1 (ko) 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100447263B1 (ko) 1999-12-30 2004-09-07 주식회사 하이닉스반도체 식각 폴리머를 이용한 반도체 소자의 제조방법
US6789910B2 (en) * 2000-04-12 2004-09-14 Semiconductor Energy Laboratory, Co., Ltd. Illumination apparatus
WO2001082355A2 (en) 2000-04-25 2001-11-01 Tokyo Electron Limited Method and apparatus for plasma cleaning of workpieces
US6580475B2 (en) * 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6416822B1 (en) 2000-12-06 2002-07-09 Angstrom Systems, Inc. Continuous method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6428859B1 (en) 2000-12-06 2002-08-06 Angstron Systems, Inc. Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6750394B2 (en) * 2001-01-12 2004-06-15 Sharp Kabushiki Kaisha Thin-film solar cell and its manufacturing method
FR2821862B1 (fr) * 2001-03-07 2003-11-14 Saint Gobain Procede de gravure de couches deposees sur des substrats transparents du type substrat verrier
US6623653B2 (en) 2001-06-12 2003-09-23 Sharp Laboratories Of America, Inc. System and method for etching adjoining layers of silicon and indium tin oxide
JP2003068155A (ja) * 2001-08-30 2003-03-07 Ulvac Japan Ltd 透明導電性膜のドライエッチング方法
US7547635B2 (en) 2002-06-14 2009-06-16 Lam Research Corporation Process for etching dielectric films with improved resist and/or etch profile characteristics
KR100542736B1 (ko) 2002-08-17 2006-01-11 삼성전자주식회사 원자층 증착법을 이용한 산화막의 형성방법 및 이를이용한 반도체 장치의 캐패시터 형성방법
WO2004040649A1 (ja) 2002-11-01 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法
US6953705B2 (en) 2003-07-22 2005-10-11 E. I. Du Pont De Nemours And Company Process for removing an organic layer during fabrication of an organic electronic device
KR100574952B1 (ko) 2003-11-04 2006-05-02 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법
US7435610B2 (en) 2003-12-31 2008-10-14 Chung Yuan Christian University Fabrication of array pH sensitive EGFET and its readout circuit
JP2005217240A (ja) 2004-01-30 2005-08-11 Matsushita Electric Ind Co Ltd ドライエッチング装置およびドライエッチング方法
CN1914695B (zh) 2004-02-09 2010-05-05 旭硝子株式会社 透明电极的制造方法
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7338907B2 (en) 2004-10-04 2008-03-04 Sharp Laboratories Of America, Inc. Selective etching processes of silicon nitride and indium oxide thin films for FeRAM device applications
US7355672B2 (en) * 2004-10-04 2008-04-08 Asml Netherlands B.V. Method for the removal of deposition on an optical element, method for the protection of an optical element, device manufacturing method, apparatus including an optical element, and lithographic apparatus
US7868304B2 (en) * 2005-02-07 2011-01-11 Asml Netherlands B.V. Method for removal of deposition on an optical element, lithographic apparatus, device manufacturing method, and device manufactured thereby
EP1707952A1 (de) 2005-03-31 2006-10-04 Micronas GmbH Gassensitiver Feldeffekttransistor mit Luftspalt und Verfahren zu dessen Herstellung
DE102005031469A1 (de) 2005-07-04 2007-01-11 Merck Patent Gmbh Medium zur Ätzung von oxidischen, transparenten, leitfähigen Schichten
JP5096669B2 (ja) 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7561247B2 (en) * 2005-08-22 2009-07-14 Asml Netherlands B.V. Method for the removal of deposition on an optical element, method for the protection of an optical element, device manufacturing method, apparatus including an optical element, and lithographic apparatus
US7393736B2 (en) 2005-08-29 2008-07-01 Micron Technology, Inc. Atomic layer deposition of Zrx Hfy Sn1-x-y O2 films as high k gate dielectrics
US8317929B2 (en) 2005-09-16 2012-11-27 Asml Netherlands B.V. Lithographic apparatus comprising an electrical discharge generator and method for cleaning an element of a lithographic apparatus
US7372058B2 (en) * 2005-09-27 2008-05-13 Asml Netherlands B.V. Ex-situ removal of deposition on an optical element
US7405160B2 (en) 2005-12-13 2008-07-29 Tokyo Electron Limited Method of making semiconductor device
KR20070076721A (ko) 2006-01-19 2007-07-25 삼성전자주식회사 웨이퍼의 박막 형성 공정 개선 방법
JP4609335B2 (ja) 2006-02-02 2011-01-12 富士電機システムズ株式会社 炭化珪素半導体基板のドライエッチング方法
US20080061030A1 (en) 2006-09-13 2008-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for patterning indium tin oxide films
US7709056B2 (en) 2007-05-16 2010-05-04 Uchicago Argonne, Llc Synthesis of transparent conducting oxide coatings
US7833893B2 (en) 2007-07-10 2010-11-16 International Business Machines Corporation Method for forming conductive structures
KR100955265B1 (ko) 2007-08-31 2010-04-30 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
US20100320457A1 (en) 2007-11-22 2010-12-23 Masahito Matsubara Etching solution composition
TWI401331B (zh) * 2007-12-06 2013-07-11 Intevac Inc 雙面濺射蝕刻基板之系統與方法（二）
US8247315B2 (en) * 2008-03-17 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Plasma processing apparatus and method for manufacturing semiconductor device
US8435608B1 (en) 2008-06-27 2013-05-07 Novellus Systems, Inc. Methods of depositing smooth and conformal ashable hard mask films
FR2936651B1 (fr) 2008-09-30 2011-04-08 Commissariat Energie Atomique Dispositif optoelectronique organique et son procede d'encapsulation.
JP5446648B2 (ja) 2008-10-07 2014-03-19 信越化学工業株式会社 パターン形成方法
KR20100044029A (ko) 2008-10-21 2010-04-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20100052598A (ko) 2008-11-11 2010-05-20 삼성전자주식회사 미세 패턴의 형성방법
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
CN103456794B (zh) * 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
US9640396B2 (en) 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
TWD134077S1 (zh) 2009-06-19 2010-04-01 林清智; 沙發
US8163094B1 (en) * 2009-07-23 2012-04-24 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method to improve indium bump bonding via indium oxide removal using a multi-step plasma process
US8796483B2 (en) 2010-04-01 2014-08-05 President And Fellows Of Harvard College Cyclic metal amides and vapor deposition using them
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US9892917B2 (en) * 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US8435901B2 (en) 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
US9487600B2 (en) 2010-08-17 2016-11-08 Uchicago Argonne, Llc Ordered nanoscale domains by infiltration of block copolymers
JP2012099517A (ja) 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
CN103189964A (zh) 2010-11-04 2013-07-03 诺发系统公司 钽的离子诱导原子层沉积
US8901016B2 (en) 2010-12-28 2014-12-02 Asm Japan K.K. Method of forming metal oxide hardmask
US9111775B2 (en) * 2011-01-28 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Silicon structure and manufacturing methods thereof and of capacitor including silicon structure
KR20120125102A (ko) 2011-05-06 2012-11-14 한국화학연구원 원자층 증착법을 이용한 주석산화물 박막의 제조방법
US9190316B2 (en) 2011-10-26 2015-11-17 Globalfoundries U.S. 2 Llc Low energy etch process for nitrogen-containing dielectric layer
TWI479663B (zh) 2011-12-22 2015-04-01 Au Optronics Corp 陣列基板及其製作方法
JP6015893B2 (ja) * 2012-02-28 2016-10-26 国立研究開発法人産業技術総合研究所 薄膜トランジスタの製造方法
JPWO2013141232A1 (ja) * 2012-03-23 2015-08-03 パナソニックＩｐマネジメント株式会社 太陽電池及びその製造方法
US10861978B2 (en) * 2012-04-02 2020-12-08 Samsung Display Co., Ltd. Display device
US8987047B2 (en) * 2012-04-02 2015-03-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same
US9048294B2 (en) 2012-04-13 2015-06-02 Applied Materials, Inc. Methods for depositing manganese and manganese nitrides
US8916477B2 (en) 2012-07-02 2014-12-23 Novellus Systems, Inc. Polysilicon etch with high selectivity
US20140060574A1 (en) 2012-09-04 2014-03-06 Matheson Tri-Gas In-situ tco chamber clean
JP2014086500A (ja) 2012-10-22 2014-05-12 Tokyo Electron Ltd 銅層をエッチングする方法、及びマスク
JP6538300B2 (ja) * 2012-11-08 2019-07-03 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 感受性基材上にフィルムを蒸着するための方法
TWI539626B (zh) 2012-12-21 2016-06-21 鴻海精密工業股份有限公司 發光二極體及其製造方法
US9153486B2 (en) 2013-04-12 2015-10-06 Lam Research Corporation CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications
CN103199225B (zh) * 2013-04-23 2018-02-09 上海乾视通信技术有限公司 硅碳负极材料、其制备方法及一种锂离子电池
US9437443B2 (en) 2013-06-12 2016-09-06 Globalfoundries Inc. Low-temperature sidewall image transfer process using ALD metals, metal oxides and metal nitrides
JP6353636B2 (ja) 2013-06-21 2018-07-04 東京エレクトロン株式会社 酸化チタン膜の除去方法および除去装置
KR20150012540A (ko) 2013-07-25 2015-02-04 삼성디스플레이 주식회사 유기발광표시장치의 제조방법.
US9310684B2 (en) 2013-08-22 2016-04-12 Inpria Corporation Organometallic solution based high resolution patterning compositions
US9752422B2 (en) 2013-11-04 2017-09-05 Donaldson Engineering, Inc. Direct electrical steam generation for downhole heavy oil stimulation
US9614053B2 (en) 2013-12-05 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacers with rectangular profile and methods of forming the same
US9171703B2 (en) 2013-12-20 2015-10-27 Seagate Technology Llc Apparatus with sidewall protection for features
US9379010B2 (en) 2014-01-24 2016-06-28 Intel Corporation Methods for forming interconnect layers having tight pitch interconnect structures
JPWO2015115399A1 (ja) 2014-01-28 2017-03-23 太陽誘電ケミカルテクノロジー株式会社 炭素膜を備える構造体及び炭素膜を形成する方法
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US20150247238A1 (en) 2014-03-03 2015-09-03 Lam Research Corporation Rf cycle purging to reduce surface roughness in metal oxide and metal nitride films
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9209038B2 (en) 2014-05-02 2015-12-08 GlobalFoundries, Inc. Methods for fabricating integrated circuits using self-aligned quadruple patterning
US9418889B2 (en) * 2014-06-30 2016-08-16 Lam Research Corporation Selective formation of dielectric barriers for metal interconnects in semiconductor devices
US9285673B2 (en) 2014-07-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Assist feature for a photolithographic process
US9515156B2 (en) * 2014-10-17 2016-12-06 Lam Research Corporation Air gap spacer integration for improved fin device performance
KR102696070B1 (ko) 2014-10-23 2024-08-16 인프리아 코포레이션 유기 금속 용액 기반의 고해상도 패터닝 조성물 및 상응하는 방법
US11114742B2 (en) 2014-11-25 2021-09-07 View, Inc. Window antennas
US9633867B2 (en) * 2015-01-05 2017-04-25 Lam Research Corporation Method and apparatus for anisotropic tungsten etching
TWI633596B (zh) 2015-01-14 2018-08-21 聯華電子股份有限公司 形成溝渠的方法
US9478433B1 (en) 2015-03-30 2016-10-25 Applied Materials, Inc. Cyclic spacer etching process with improved profile control
US9607834B2 (en) 2015-04-02 2017-03-28 Tokyo Electron Limited Trench and hole patterning with EUV resists using dual frequency capacitively coupled plasma (CCP)
US9806252B2 (en) * 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
JP6580705B2 (ja) 2015-04-20 2019-09-25 ボード・オブ・リージエンツ，ザ・ユニバーシテイ・オブ・テキサス・システム 大面積多層ナノ構造体の加工
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US10049892B2 (en) 2015-05-07 2018-08-14 Tokyo Electron Limited Method for processing photoresist materials and structures
SG10201604524PA (en) 2015-06-05 2017-01-27 Lam Res Corp ATOMIC LAYER ETCHING OF GaN AND OTHER III-V MATERIALS
US9449843B1 (en) * 2015-06-09 2016-09-20 Applied Materials, Inc. Selectively etching metals and metal nitrides conformally
WO2016210299A1 (en) * 2015-06-26 2016-12-29 Tokyo Electron Limited GAS PHASE ETCH WITH CONTROLLABLE ETCH SELECTIVITY OF Si-CONTAINING ARC OR SILICON OXYNITRIDE TO DIFFERENT FILMS OR MASKS
US9523148B1 (en) 2015-08-25 2016-12-20 Asm Ip Holdings B.V. Process for deposition of titanium oxynitride for use in integrated circuit fabrication
KR102508142B1 (ko) 2015-10-13 2023-03-08 인프리아 코포레이션 유기주석 옥사이드 하이드록사이드 패터닝 조성물, 전구체 및 패터닝
US9996004B2 (en) 2015-11-20 2018-06-12 Lam Research Corporation EUV photopatterning of vapor-deposited metal oxide-containing hardmasks
TWI661466B (zh) 2016-04-14 2019-06-01 日商東京威力科創股份有限公司 使用具有多種材料之一層的基板圖案化方法
US12051589B2 (en) 2016-06-28 2024-07-30 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US9997369B2 (en) 2016-09-27 2018-06-12 International Business Machines Corporation Margin for fin cut using self-aligned triple patterning
US9859153B1 (en) * 2016-11-14 2018-01-02 Lam Research Corporation Deposition of aluminum oxide etch stop layers
CN108321079B (zh) 2017-01-16 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP7190814B2 (ja) 2017-02-13 2022-12-16 ラム リサーチ コーポレーション エアギャップの形成方法
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
JP2018160556A (ja) * 2017-03-23 2018-10-11 三菱電機株式会社 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、液晶表示装置、および薄膜トランジスタ
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11075079B2 (en) 2017-11-21 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Directional deposition for semiconductor fabrication
CN111771264A (zh) 2018-01-30 2020-10-13 朗姆研究公司 在图案化中的氧化锡心轴
CN111886689A (zh) 2018-03-19 2020-11-03 朗姆研究公司 无倒角通孔集成方案
WO2019216092A1 (ja) 2018-05-08 2019-11-14 ソニーセミコンダクタソリューションズ株式会社 酸化物半導体膜のエッチング方法および酸化物半導体加工物ならびに電子デバイス
CN112020676A (zh) 2018-05-11 2020-12-01 朗姆研究公司 制造euv可图案化硬掩模的方法
US20190390341A1 (en) 2018-06-26 2019-12-26 Lam Research Corporation Deposition tool and method for depositing metal oxide films on organic materials
US10867804B2 (en) * 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
US10840082B2 (en) * 2018-08-09 2020-11-17 Lam Research Corporation Method to clean SnO2 film from chamber
US10845704B2 (en) 2018-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme ultraviolet photolithography method with infiltration for enhanced sensitivity and etch resistance
WO2020263757A1 (en) 2019-06-27 2020-12-30 Lam Research Corporation Alternating etch and passivation process
TW202212012A (zh) 2020-06-15 2022-04-01 美商蘭姆研究公司 在腔室清潔中的錫氧化物的移除
WO2022020507A1 (en) 2020-07-23 2022-01-27 Lam Research Corporation Advanced self aligned multiple patterning using tin oxide
US20220189771A1 (en) 2020-12-10 2022-06-16 Applied Materials, Inc. Underlayer film for semiconductor device formation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5330798A (en) * 1976-09-01 1978-03-23 Nichiden Varian Kk Method of plasmaaetching of transparent conductive film
JPS62136579A (ja) * 1985-12-09 1987-06-19 Victor Co Of Japan Ltd エツチング方法
JPH01259184A (ja) * 1987-10-01 1989-10-16 Gunze Ltd 透明導電膜のエッチング方法及びその装置
JPH11219941A (ja) * 1995-06-07 1999-08-10 Applied Komatsu Technol Inc 水素及びハロゲンのラジカルによる酸化インジウム及び酸化錫の高速ドライエッチング
JPH1010549A (ja) * 1996-06-20 1998-01-16 Mitsui Petrochem Ind Ltd エッチングガス
WO2010134176A1 (ja) * 2009-05-20 2010-11-25 株式会社 東芝 凹凸パターン形成方法
WO2014010310A1 (ja) * 2012-07-10 2014-01-16 シャープ株式会社 半導体素子の製造方法

Also Published As

Publication number Publication date
TW201841258A (zh) 2018-11-16
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KR20180093798A (ko) 2018-08-22
JP2024102202A (ja) 2024-07-30
JP7483839B2 (ja) 2024-05-15
JP7190814B2 (ja) 2022-12-16
US20210343579A1 (en) 2021-11-04
TW202401570A (zh) 2024-01-01

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