TWI750120B - GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻 - Google Patents

GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻 Download PDF

Info

Publication number
TWI750120B
TWI750120B TW105117488A TW105117488A TWI750120B TW I750120 B TWI750120 B TW I750120B TW 105117488 A TW105117488 A TW 105117488A TW 105117488 A TW105117488 A TW 105117488A TW I750120 B TWI750120 B TW I750120B
Authority
TW
Taiwan
Prior art keywords
iii
substrate
chamber
plasma
etching
Prior art date
Application number
TW105117488A
Other languages
English (en)
Other versions
TW201715738A (zh
Inventor
楊文兵
大場友仁
暹華 陳
凱倫 賈考柏思 凱那瑞克
傑弗瑞 馬克思
野尻一男
Original Assignee
美商蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商蘭姆研究公司 filed Critical 美商蘭姆研究公司
Publication of TW201715738A publication Critical patent/TW201715738A/zh
Application granted granted Critical
Publication of TWI750120B publication Critical patent/TWI750120B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32697—Electrostatic control
    • H01J37/32706—Polarising the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/2633—Bombardment with radiation with high-energy radiation for etching, e.g. sputteretching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Drying Of Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Lasers (AREA)
  • Plasma Technology (AREA)

Abstract

本文中提供移除III-V材料(例如氮化鎵(GaN))的ALE方法以及相關的設備。在一些實施例中，方法涉及在不偏壓基板之情況下將III-V材料暴露到含氯電漿，以形成已改質的III-V表面層；並且對基板施加偏壓同時將已改質的III-V表面層暴露到電漿，而藉此移除已改質的III-V表面層。所揭露方法適用於大範圍的應用，包括渠溝及孔洞之蝕刻處理、HEMTs之製程、LEDs之製程、並在蝕刻處理中用於改善選擇性。

Description

GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻
本發明係關於GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻。 [相關申請案之交互參照]
本申請案主張2016年6月5日提申之美國臨時專利申請案第62/171570號之優先權，該案併入本案中作為參考資料。
氮化鎵(GaN)為用於高電子遷移率電晶體 (HEMTs)、發光二極體 (LEDs)、及紫外光(UV) 偵測器的二元寬能隙III-V半導體。在例示性應用中，包括 n-型氮化鋁鎵 (AlGaN)/p-型GaN 之異質接面的AlGaN/GaN HEMTs，由於其高電壓、大電流、且低導通電阻而可用於高功率且高效率的工業及汽車應用中。
本發明之態樣係關於蝕刻III-V半導體材料的方法以及相關的設備。在一些實施例中，該方法涉及在不偏壓基板之情況下將III-V材料暴露到含氯電漿，以形成已改質的III-V表面層；並且對該基板施加偏壓同時將該已改質的III-V表面層暴露到惰性電漿，而藉此移除該已改質的III-V表面層。在一些實施例中，可重複執行形成改質的III-V表面層的操作及移除改質的III-V表面層的操作一或更多次。在一些實施例中，可在該一或更多次期間降低該偏壓。在一些實施例中，該偏壓係設定在一位準，使得移除作用處在自限制狀態中。
在一些實施例中，該III-V材料為GaN。在一些實施例中，GaN係在未移除下層之情況下被移除。下層之範例包括氮化鋁鎵(AlGaN)。在一些實施例中，該偏壓係在蝕刻對於下層材料具有選擇性的位準下。
在一些實施例中，該偏壓介於約20 V 及 120 V之間。在一些實施例中，該偏壓介於約50 V 及 120 V之間。在一些實施例中，該偏壓介於約50 V 及 100 V之間。
在一些實施例中，該含氯電漿係從含氯氣體與含硼氣體之混合物中產生。在一些實施例中，該含氯電漿係從Cl2 及BCl3 之混合物中產生。在一些實施例中，用以將已改質的層移除的電漿為含氬電漿。
本發明的另一態樣為用以處理半導體基板的設備，包含:處理腔室，其包含基板固持器；與該基板固持器連接的功率供應器；電漿產生器；以及控制器，其具有記憶體以及至少一處理器，其中該記憶體以及該至少一處理器彼此通訊地連接；並且該記憶體儲存用於下列操作的電腦可執行指令:將含氯氣體引入該電漿產生器中；在該電漿產生器中引燃電漿；將該基板暴露到含氯氣體，以將該基板上的III-V層改質；以及使用該功率供應器對該基板施加偏壓同時將該基板暴露到含氯電漿，以移除已改質的層。
該等與其他態樣參考圖式更完整描述如下。
為提供本發明之實施例的全面性理解，在下列實施方式中闡述許多具體細節。所揭露實施例毋須一些或全部的該等具體細節而可被實施。在某些例子中，為了避免不必要地混淆所揭露實施例，熟知的處理作業未詳細描述。雖然將結合具體實施例來描述所揭露實施例，應理解吾人不欲限制所揭露實施例。
隨著特徵部尺寸微型化，對於原子尺度製程之需求漸增，例如原子層蝕刻 (ALE)。ALE為使薄膜厚度產生數位且細微之變化的公稱自限制步驟之循環製程。該製程的特色在於平滑性與保型性，且在一些ALE的例子中亦有方向性。
本文中提供移除 III-V材料(例如氮化鎵 (GaN))之 ALE方法。
氮化鎵(GaN)為用於高電子遷移率電晶體 (HEMTs)、發光二極體 (LEDs)、及紫外光(UV) 偵測器的二元寬能隙III-V半導體。在例示性應用中，包括 n-型氮化鋁鎵 (AlGaN)/p-型GaN 之異質接面的AlGaN/GaN HEMTs，由於其高電壓、大電流、且低導通電阻而可用於高功率且高效率的工業及汽車應用中。
所揭露方法適用於大範圍的應用，包括渠溝及孔洞之蝕刻處理、HEMTs之製程、LEDs之製程、並在蝕刻處理中用於改善選擇性。雖然下方描述主要涉及GaN，但所述技術可與其他III-V半導體材料一起使用，如下所述。
ALE為以相繼的自限制反應來移除材料薄層的技術。大致上，可使用任何適當的技術來執行ALE。原子層蝕刻技術之範例記載於美國專利案第8883028號，公告日為2014年11月11日; 以及美國專利案第8808561號，公告日為2014年8月19日，該等案因描述例示性原子層蝕刻與蝕刻技術之目的而加入本案之參考資料。在許多實施例中，ALE可在有電漿之情況下執行，或可熱地執行。
「ALE循環」的概念與本文中許多實施例的討論有關。大致上，ALE循環為用以執行一次蝕刻處理(例如蝕刻單層)的最小操作組。一循環的結果為將基板表面上至少若干的薄膜層蝕刻掉。一般而言，一ALE循環包括改質操作，以形成反應性層；接著移除操作，以僅將此已改質的層移除或蝕刻掉。該循環可包括某些輔助操作，例如掃除副產物或反應物中之一者。大致上，一循環包含一獨特操作順序範例。作為範例，一ALE循環可包括下列操作: (i)輸送反應物氣體及選擇性電漿；(ii)將反應物氣體從腔室中沖除；(iii)輸送移除氣體及選擇性電漿；以及(iv)沖洗腔室。在一些實施例中，可非保型地執行蝕刻處理。
圖1A提供用以執行根據所揭露實施例之一方法之操作的製程流程圖。圖1A中的操作可在介於約1 mTorr 與約 100 Torr之間的腔室壓力之下執行， 例如約1 mTorr及約1 Torr。在操作102中，將基板提供到處理腔室中。該腔室可為在多腔室設備中或在單腔室設備中的一腔室。該基板可為矽晶圓，例如200-mm晶圓、300 mm 晶圓、或450-mm 晶圓，且包括具有一或更多材料(例如介電性、傳導性、或半導體材料)的層沉積其上的晶圓。該基板包括III-V化合物材料之暴露表面。
III-V 材料為具有至少一III族元素及至少一V族元素的化學化合物。III-V化合物之範例包括二元半導體 GaN、磷化鎵 (GaP)、砷化鎵(GaAs)、及磷化銦(InP)。 III–V化合物材料為高電子遷移率之材料，其被考慮在未來裝置中用於取代矽。在一些實施例中， III-V材料可包括一或更多其他的元素。例如， III-V材料包括III–Vs(例如砷化物、磷化物、氮化物、及銻化物)之三元合金 。範例包括砷化銦鎵(InGaAs)、砷化銦鋁 (InAlAs)、氮化鋁鎵(AlGaN)、及砷化鋁鎵 (AlGaAs)。應理解的係， GaN、 GaP、GaAs、 AlGaN等化學式未表示組成元素之任何特定的比例。
在一些實施例中，該基板包括III-V化合物的覆蓋層。該基板可包括先前沉積並圖案化在該基板上的圖案化遮罩層。例如，可將遮罩層沉積並圖案化在包括覆蓋式III-V化合物的基板上。
在圖1A之操作104中，將基板暴露到含氯(Cl)反應物以改質III-V表面。根據許多實施例，含氯(Cl)反應物可為氯 (Cl2 )、三氯化硼 (BCl3 )、或其中之組合。如下進一步描述，在一些實施例中，使用Cl2 及 BCl3 的混合物。根據某些實施例，除了這些反應物之外可另外使用或替代地使用其他含Cl氣體。如下指出，在一些實施例中，在操作104中可引燃電漿，其可從Cl2 、BCl3 或其他的含氯氣體產生各種活性物種。應理解本文中所提到之含Cl氣體包括從此類氣體產生的物種。根據許多實施例，電漿可經控制，使得在操作104期間於腔室中的活性物種主要或大致上為自由基物種。在一些實施例中，實質上無離子物種存在於腔室中。
在操作104期間，在流動含Cl蝕刻氣體進腔室中的同時，可選擇性流動載氣。載氣之範例包括氮(N2 )、氬 (Ar)、氖 (Ne)、氦 (He)、及其中之組合。
改質操作形成薄且反應性的表面層，其具有的厚度在後續的移除操作中比未改質的材料更容易被移除。在改質操作中，可透過將含氯反應物引入腔室中而將基板氯化。在一些實施例中，含氯反應物可與基板發生反應，或可吸附在基板的表面上。在許多實施例中，氯係以氣態被引入腔室中並且可選擇地伴隨載氣，該載氣可為上述的任何載氣。在一些實施例中，在表面改質期間未流動載氣。可流動反應物使得其僅將基板之頂部表面改質。
在一些實施例中，在操作104中可引燃電漿。含氯電漿可透過在容置基板的處理腔室中形成電漿進而直接地產生；或其可在未容置基板的處理腔室中遠端地產生，然後供應到容置該基板的處理腔室中。在一些實施例中，未使用電漿，而該改質操作為純粹的熱處理。在一些實施例中，在操作104期間可應用其他形式的活化能。範例包括暴露到紫外光(UV)輻射。在一些實施例中，在操作104期間產生自由基物種可顯著地提高產量。
根據許多實施例，電漿(若使用)可為感應耦合型電漿或電容耦合型電漿。感應耦合型電漿可經設定為介於約50W與約2000W之間的電漿。雖然可施加基板偏壓，但在操作104期間一般未施加偏壓以避免濺射。
在一些實施例中，在改質操作之後可執行沖洗。在沖洗操作中，可將未表面結合的活性氯物種從處理腔室中移除。這可透過將處理腔室加以沖洗及/或抽空來完成，進而移除活性物種但不移除已改質的層。僅僅透過關閉電漿並讓餘留的物種衰變(decay )即可將自氯電漿中產生的物種移除，但可選擇地結合腔室之沖洗及/或抽空。可使用惰性氣體來完成沖洗，例如N2 、Ar、 Ne、 He、及該者之組合。
在操作106中，可將基板之已改質的層從基板上移除。在移除操作中，可將基板暴露到能量來源(例如引發移除作用的活化或濺射氣體、或化學反應性物種)，例如氬或氦，以透過方向性濺射來蝕刻該基板。濺射氣體可與載氣相同或不同。在一些實施例中，可透過離子轟擊來執行該移除操作。在移除期間，可選擇地開啟偏壓，以促進方向性濺射。在一些實施例中，ALE可為等向性。
可控制濺射氣體的量，使得僅蝕刻目標的材料量。在許多實施例中，在改質與移除操作之間的腔室的壓力可不同。氣體的壓力可取決於腔室之尺寸、氣體的流率、反應器的溫度、基板的類型、及待蝕刻之基板的尺寸。基板偏壓位準參考圖1C及1D進一步描述如下。在一些實施例中，在移除操作之後可沖洗腔室。沖洗處理可為用於在改質操作之後進行沖洗的任何處理。根據許多實施例，操作106可在與操作104相同或不同的腔室中進行。
在一些實施例中，操作106中的電漿為惰性電漿。惰性電漿為大致上不含化學反應性物種(例如氧及鹵素)的電漿。惰性電漿之範例包括氬電漿及氦電漿。
如本文所述，在涉及使用電漿之原子層蝕刻的一些實施例中，在將材料引入腔室的操作中，可透過在處理基板或晶圓之前將化學品引入腔室中，而使反應器或腔室穩定化。腔室之穩定化，可使用與待在穩定化之後接續的操作中使用的化學品相同的流率、壓力、溫度、及其他條件。在一些實施例中，腔室之穩定化可涉及不同的參數。在一些實施例中，在操作104及106期間連續地流動載氣，例如N2 、 Ar、 Ne、 He、及該者之組合。在一些實施例中，僅在操作106期間使用載氣。在一些實施例中，在移除期間未流動載氣。
在一些實施例中，執行操作104及106構成執行原子層蝕刻一次。若III-V材料未被充分移除，可重複執行操作104及106。在許多實施例中，可以循環的方式重複執行改質與移除操作，例如約1到約30循環、或約1到約20循環。可包含ALE循環之任何適當數量，以蝕刻期望的薄膜量。在一些實施例中，以循環的方式執行ALE，以蝕刻約1Å到約50Å的基板上之層的表面。在一些實施例中，ALE循環將約2Å與約50Å之間的基板上之層的表面蝕刻掉。
圖1B呈現ALE循環的一例示性示意圖解。在171a中，提供包括III-V表面的基板。在171b中，將基板的表面改質而形成反應性層。在圖1B的範例中，此涉及將III-V表面氯化，例如透過使氯吸附在基板的表面上。在171c中，可將過多的含氯反應物氣體從腔室中沖除。在171d中，蝕刻III-V化合物的已氯化的層。在一範例中，使用方向性電漿來引入氬移除氣體，並執行離子轟擊，以將基板的已氯化的表面移除。在171e中顯示移除已氯化的層的基板。
一循環可僅部分地蝕刻約0.1 nm 到約 50 nm的材料、或介於約 0.1 nm 與約5 nm 之間的材料、或介於約0.2 nm與約50 nm之間的材料、或介於約0.2 nm與約 5 nm之間的材料。
在許多實施例中，可根據用途的類型及設備或工具(所揭露實施例在其上實施)之類型，來調整製程條件，例如支座溫度；腔室溫度；腔室壓力；氣體流率；氣流化學；脈衝、暴露、及沖洗的持續期間；電漿頻率；電漿功率；及偏壓功率。
與在相當之製程條件下使用相同化學品的連續波電漿相比，本文所述之ALE處理明顯提供更平滑的表面。這有利於例如HEMTs之應用。
在一些實施例中，在移除操作期間可施加基板偏壓。可將偏壓位準設定在一位準以下，在該位準時蝕刻速率會因為Ar離子或其他移除物種濺射而明顯提高。在一些實施例中，設定偏壓位準使得移除作用處於自限制狀態。圖1C顯示使用Cl2 及 Ar進行GaN之ALE的偏壓 (Vb) vs. 被蝕刻的量的曲線圖，其中在Ar移除期間施加偏壓。該曲線圖顯示，在大約50V及80V之間，移除作用處於自限制狀態。高於約100V，蝕刻速率急遽地提高，代表Ar濺射。為進行蝕刻，將偏壓設定成高於閾值電壓，在此例中約20V。因此，在許多實施例中，將偏壓維持在閾值電壓與濺射發生的電壓之間。此外，在許多實施例中，將偏壓維持在自限制狀態中持續至少若干的ALE處理循環。可決定自限制狀態用於待蝕刻的任何特定表面及蝕刻製程條件，如圖1C中用於GaN者。
在一些實施例中，可在蝕刻處理的末端降低偏壓。例如，在蝕刻剩下0.5nm、1nm、或其他適當的量時降低偏壓。在一些實施例中，可將偏壓修改成對下層材料提供高選擇性的偏壓。使用偏壓控制選擇性參考圖1D進一步描述如下。若在移除步驟期間施加偏壓，其可為恆定或脈衝的。可以高頻率(例如1 kHz)施加脈衝偏壓。
本文中亦提供透過控制離子能量而相對於較硬的材料選擇性蝕刻GaN及其他 III-V化合物材料之方法。可透過任何適當方法來控制離子能量，例如透過控制偏壓。在一些實施例中，可得到無限大的選擇性。圖1D呈現GaN/AlGaN蝕刻選擇性作為偏壓的函數。在25 V之AlGaN 閾值電壓附近處， GaN/AlGaN 的選擇性趨近於無限大。對於其他 III-V化合物同樣可使用閾值電壓之差異來達到蝕刻選擇性。圖1E圖解製造GaN HEMT裝置(包括 GaN/AlGaN異質接面)中的某些操作。 GaN 對於AlGaN具有蝕刻選擇性。執行GaN的 ALE 以提供無破壞且高度選擇性之蝕刻。
就維持化學計量而言，III-V化合物材料的ALE因為其更複雜的表面而比(例如)矽的ALE更具有挑戰性。對於許多應用而言，期望具有與主體近乎相同的表面化學計量，以維持電子性質不降解。本文所揭露方法之實施例包括修正表面化學計量的III-V材料的ALE。在一些實施例中，維持蝕刻前的III-V表面化學計量。在一些實施例中，方法包括使用Cl2 及含硼化合物(例如 BCl3 )的混合物。不限於特定理論，一般認為添加硼可避免不樂見的表面氧化作用。然而，過多的硼會導致沉積作用。在一些實施例中，Cl2 /BCl3 混合物的BCl3 介於0.5% 與 10% (體積)之間，例如約 5% BCl3 。  添加 BCl3 可改善表面粗糙度。設備
現描述感應耦合型電漿(ICP)反應器，其在某些實施例中可適用於原子層蝕刻 (ALE)操作。此種ICP反應器亦記載於美國專利申請案公開號第2014/0170853號，申請日為2013年12月10日，案名為 「IMAGE REVERSAL WITH AHM GAP FILL FOR MULTIPLE PATTERNING」，該案因所有目的而以全文加入本案之參考資料。雖然本文中描述ICP反應器，但應理解在一些實施例中，亦可使用電容耦合型電漿反應器。
圖2示意地呈現感應耦合型電漿設備200之剖面圖，其適合用於實施本文的某些實施例，該設備之一範例為由美國加州佛蒙特(Fremont, CA.)的蘭姆研究公司(Lam Research Corp.)生產的Kiyo™反應器。感應耦合型電漿設備200包括整體的處理腔室，其結構上由腔室壁201與窗211界定。腔室壁201可由不鏽鋼或鋁製成。窗211可由石英或其他的介電性材料製成。選擇性的內部電漿柵極250將整體的處理腔室分成上方子腔室202與下方子腔室203。在大部分的實施例中，可移除電漿柵極250，藉此使用上方子腔室202與下方子腔室203所形成的腔室空間。卡盤217設置在下方子腔室203中，並靠近底部的內側表面。卡盤217配置以接收並固持半導體晶圓219，蝕刻與沉積處理係在其上方執行。卡盤217可為用以固持晶圓219(當存在時)的靜電卡盤。在一些實施例中，邊緣環(未圖示)圍繞卡盤217，且具有幾乎與晶圓219(當存在於卡盤217上時)之頂部表面齊平的一上表面。卡盤217亦可包括靜電電極，用以夾持及去夾持晶圓。為此目的可設置濾波器與DC卡盤功率供應器(未圖示)。亦可設置用以將晶圓219從卡盤217升降的其他控制系統。可使用RF功率供應器223對卡盤217充電。RF功率供應器223透過連接件227連接到匹配電路221。匹配電路221透過連接件225連接到卡盤217。依此方式，RF功率供應器223連接到卡盤217。
用於電漿生成的元件包括位在窗211的上方的線圈233。在一些實施例中，所揭露實施例中未使用線圈。線圈233由導電性材料製成，且至少包括完整的一匝。圖2所示之線圈233的範例包括三匝。線圈233的截面以符號呈現，具有符號「x」的線圈旋轉延伸進入頁面，而具有符號「˙」的線圈旋轉延伸離開頁面。用於電漿生成的元件亦包括RF功率供應器241，其配置以將RF功率供應到線圈233。大致上，RF功率供應器241透過連接件245連接到匹配電路239。匹配電路239透過連接件243連接到線圈233。依此方式，RF功率供應器241連接到線圈233。選擇性的法拉第屏蔽(Faraday shield)249設置在線圈233與窗211之間。維持法拉第屏蔽249與線圈233之間有一間隔距離。法拉第屏蔽249鄰近地設置在窗211的上方。線圈233、法拉第屏蔽249、及窗211各經配置成彼此實質上平行。法拉第屏蔽可避免金屬或其他物種沉積在電漿腔室的介電窗上。
處理氣體(例如氯、三氯化硼、氬、氮等)可透過設置在上方腔室中的一或更多主要氣流入口260、及/或透過一或更多側氣流入口270而流進處理腔室中。相似地，雖然未直接地圖示，但可使用相似的氣流入口將處理氣體供應到電容耦合型電漿處理腔室中。可使用真空泵浦(例如一或二階式機械乾式泵浦、及/或渦輪分子泵浦240)以將處理氣體從處理腔室201中抽離，並用以維持處理腔室中的壓力。例如，泵浦可用於在ALE的沖除操作期間將腔室抽空。可使用閥控式導管將真空泵浦流體地連接到處理腔室，進而選擇性地控制由真空泵浦所提供的真空環境之施加。這可透過在操作性電漿處理期間應用閉迴路控制流量限制裝置而達成，例如節流閥(未圖示)或鐘擺閥(未圖示)。相似地，對電容耦合型電漿處理腔室亦可使用真空泵浦與閥控式流體連接。
在該設備的操作期間，可透過氣流入口260及/或270供應一或更多的處理氣體。在某些實施例中，亦可僅透過主要氣流入口260或僅透過側氣流入口270來供應處理氣體。在一些例子中，如圖所示之該等氣流入口可被更複雜的氣流入口取代，例如一或更多的噴淋頭。法拉第屏蔽249及/或選擇性的柵極250可包括允許處理氣體輸送到腔室的內部通道與孔洞。法拉第屏蔽249與選擇性的柵極250之其中一者或該兩者，可做為用以輸送處理氣體的噴淋頭。在一些實施例中，液體汽化與輸送系統可設置在腔室201之上游，使得液態反應物一經汽化，汽化的反應物即經由氣流入口260及/或270被引導到腔室中。例示性液態反應物包括SiCl4 。
射頻功率從RF功率供應器241供應到線圈233，使RF電流流經線圈233。流經線圈233的RF電流在線圈233的周圍產生電磁場。電磁場在上方子腔室202中產生感應電流。許多產生的離子及自由基之與晶圓219的物理與化學交互作用，選擇性地蝕刻晶圓上之層的特徵部。
若使用電漿柵極，使得具有上方子腔室202與下方子腔室203兩者，則感應電流對存在於上方子腔室202中的氣體起作用，而在上方子腔室202中產生電子-離子電漿。選擇性的內部電漿柵極250限制了下方子腔室203中的熱電子的量。在一些實施例中，設計並操作該設備，使得存在於下方子腔室203中的電漿為離子-離子電漿。
上方的電子-離子電漿及下方的離子-離子電漿兩者皆可包含正離子與負離子，但離子-離子電漿之負離子比正離子之比例較大。揮發性蝕刻及/或沉積副產物可透過埠口222從下方子腔室203中移除。本文中揭露的卡盤217可在範圍介於約10°C 與約 250 °C之間的昇高溫度下操作。該溫度將取決於製程操作與特定配方。
當腔室201安裝在潔淨室或製造設備中時，腔室201可與設備(未圖示)結合。設備包括管路系統，其可提供處理氣體、真空、溫度控制、及環境微粒控制。當這些設備安裝在目標製造設備中時，這些設備連接到腔室201。此外，腔室可連接到傳送腔室，其允許機器手臂使用一般自動化技術將半導體晶圓傳送進出腔室。
在一些實施例中，系統控制器230(其可包括一或更多實體或邏輯的控制器)控制處理腔室的若干或全部的操作。系統控制器230可包括一或更多記憶體裝置及一或更多處理器。在一些實施例中，該設備包括一轉換系統，用以在執行所揭露實施例時控制流率與持續時間。在一些實施例中，該設備可具有上達約500 ms、或上達約 750 ms的轉換時間。轉換時間可取決於流動化學、所選擇的配方、反應器的架構、及其他因素。
在一些實施例中，控制器230可為系統之部分，其可為上述範例之部分。此類系統可包含半導體處理設備，其包括一或複數之處理工具、一或複數之腔室、用於處理的一或複數之工作台、及/或特定處理元件(晶圓支座、氣流系統等)。該等系統可與電子設備結合，該電子設備係用於在半導體晶圓或基板之處理期間或在該處理前後控制其操作。該電子設備可稱為「控制器」，其可控制一或複數之系統的各種元件或子部件。依據處理參數及/或系統之類型，可對控制器230編寫程式以控制本文所揭露的製程之任一者，包含處理氣體之輸送、溫度設定(例如加熱及/或冷卻)、壓力設定、真空設定、功率設定、射頻(RF)產生器設定、RF匹配電路設定、頻率設定、流率設定、流體輸送設定、位置及操作設定、進出工具及連接至特定系統或與特定系統接面接合的其他傳送工具及/或負載鎖室之晶圓傳送。
廣泛而言，可將控制器230定義為具有接收指令、發送指令、控制操作、允許清潔操作、允許終點量測等之各種積體電路、邏輯、記憶體、及/或軟體的電子設備。該積體電路可包含儲存程式指令的韌體形式之晶片、數位信號處理器(DSPs)、定義為特殊應用積體電路(ASICs)之晶片、及/或執行程式指令(例如軟體)之一或更多的微處理器或微控制器。程式指令可為以各種個別設定(或程式檔案)之形式傳送到控制器的指令，其定義用以在半導體晶圓上、或針對半導體晶圓、或對系統執行特定製程的操作參數。在一些實施例中，該操作參數可為由製程工程師所定義之配方的部分，該配方係用以在一或更多的層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓之晶粒的製造期間，完成一或更多的處理步驟。
在一些實施例中，控制器230可為電腦的部分或連接至電腦，該電腦係與系統整合、連接至系統、或透過網路連接至系統、或上述之組合。舉例而言，控制器係可位於「雲端」(in the “cloud”)、或為晶圓廠主機電腦系統的全部或部分，其可允許晶圓處理之遠端存取。該電腦能達成對該系統之遠端存取，以監視製造操作之目前製程、查看過去製造操作之歷史、查看來自多個製造操作之趨勢或性能指標，來改變目前處理之參數，以設定處理步驟來接續目前的處理、或開始新的製程。在一些範例中，遠端電腦(例如伺服器)可透過網路提供製程配方至系統，該網路可包含區域網路或網際網路。該遠端電腦可包含可達成參數及/或設定之輸入或編程的使用者介面，該等參數或設定接著自該遠端電腦傳送至該系統。在一些範例中，控制器230接收資料形式之指令，在一或更多的操作期間，其針對待執行的處理步驟之每一者而指定參數。應瞭解，該等參數可特定於待執行之製程的類型、及工具(控制器係配置成透過介面與該工具接合或控制該工具)的類型。因此，如上所述，控制器230可分散，例如藉由包含一或更多的分離的控制器，其透過網路連接在一起並朝共同的目標而作業，例如本文所敘述之製程及控制。用於此類用途的分開之控制器的範例可為腔室上之一或更多的積體電路，其與位於遠端(例如為平台等級、或為遠端電腦的部分)之一或更多的積體電路連通，其結合以控制該腔室上的製程。
例示性系統可包含電漿蝕刻腔室或模組、沉積腔室或模組、旋轉沖洗腔室或模組、金屬電鍍腔室或模組、潔淨腔室或模組、斜邊蝕刻腔室或模組、物理氣相沉積(PVD)腔室或模組、化學氣相沉積(CVD)腔室或模組、ALD腔室或模組、ALE腔室或模組、離子佈植腔室或模組、徑跡腔室或模組、雷射量測腔室或模組、電子產生設備、及與半導體晶圓之加工及/或製造有關或用於其中的任何其他半導體處理系統，但不限於此。
如上所述，依據待由工具執行之製程步驟(或複數製程步驟)，控制器可與下列一或多者通訊：其他工具電路或模組、其他工具元件、叢集工具、其他工具介面、牽引工具、鄰近工具、遍及工廠的工具、主要電腦、另一控制器、或將晶圓之容器帶往或帶離半導體製造廠中的工具位置及/或載入埠的用於材料傳送之工具。
圖3描繪半導體製程叢集架構，其具有與真空傳送模組338(VTM)介面接合的許多模組。用以在複數儲存設備與處理模組之間「傳送」晶圓的傳送模組的配置，可稱為「叢集工具架構」系統。氣室330(亦稱為負載室、傳送模組、或氣室模組330)呈現於VTM 338中，VTM 338具有四個處理模組320a-320d，處理模組320a-320d可被個別最佳化以執行各種製程。以舉例的方式說明，可實施處理模組320a-320d，以執行基板蝕刻、沉積、離子佈植、晶圓清洗、濺射、及/或其他半導體製程。在一些實施例中，ALD 與ALE 係在相同的模組中執行。在一些實施例中，ALD 與ALE 係在相同的工具的不同的模組中執行。可實施一或更多的基板蝕刻處理模組(320a-320d之任一者)，如本文中揭露般，亦即，用於沉積保型薄膜、透過ALD選擇性沉積薄膜、蝕刻圖案、以及根據所揭露實施例的其他合適的功能。可將氣室330與處理模組320a-320d稱為「站」。各個站具有面(facet)336，面336將站與VTM 338介面接合。在各個面中，感測器1-18用以在晶圓326於個別的站之間移動時偵測通過的晶圓326。
機器手臂322在站之間傳送晶圓326。在一實施例中，機器手臂322具有一個臂部，而在其他實施例中，機器手臂322具有兩個臂部，其中各個臂部具有用以選擇進行傳送之晶圓(例如晶圓326)的端點制動器324。位於大氣傳送模組(ATM)340中的前端機器手臂332用以將晶圓326從負載埠模組(LPM)342中的卡匣或前開式晶圓傳送盒(FOUP)334傳送到氣室330。處理模組320中的模組中心328為用以放置晶圓326的位置。ATM340中的對準器344用以對準晶圓。
在例示性處理方法中，晶圓放置在LPM342中的其中一個FOUP334中。前端機器手臂332將該晶圓從FOUP334傳送到對準器344，對準器344使晶圓326在蝕刻或處理之前適當地置於中心。在對準之後，晶圓326被前端機器手臂332移動到氣室330中。因為氣室模組具有使ATM與VTM之間的環境一致的能力，所以晶圓326能夠在兩個壓力環境之間移動而不被破壞。晶圓326被機器手臂322從氣室模組330、移動經過VTM 338、並進入處理模組320a-320d中之一者。為達成此晶圓移動，機器手臂322使用位於其各個臂部上的端點制動器324。晶圓326一經處理後，其被機器手臂322從處理模組320a-320d移動到氣室模組330。晶圓326可被前端機器手臂332從氣室模組330移動到其中一個FOUP334中，或移動到對準器344。
應注意的係，控制晶圓移動的控制器位於叢集架構中，或可位於製造地坪中的該叢集架構之外部，或位於遠端位置並透過網路連接到該叢集架構。參考圖2描述於前文的控制器可與圖3中的工具一起實施。實驗
透過ALE蝕刻GaN覆蓋層。ALE 化學為Cl2 改質及 Ar移除，在移除期間具有50 V偏壓。使用重複執行的ALE循環蝕刻  22 nm 的GaN。相較於蝕刻之前，ALE 蝕刻後的RMS 粗糙度稍微改善。
將GaN ALE (Cl2 /Ar) 與GaN 上只有Cl的蝕刻及GaN 上只有Ar的濺射蝕刻作比較。只有Cl的蝕刻結果為無GaN蝕刻 (100 次循環)。ALE蝕刻結果為比單獨的Ar濺射蝕刻多於一個數量級。此結果指出 ALE 處理中存在強的促進效果，並且支持如上所述之ALE 機制發生。
在使用Cl2 /BCl3 之各種混合物的ALE 處理之後量測AlGaN表面平滑度。 使用BCl3 /Cl2 比例為0%/100%、5%/95%、 15%/85%及 100%/0% 的混合物。粗糙度隨著BCl3 濃度而改善。
雖然為了理解之明確性的緣故，已稍微詳細地描述上述之實施例，但顯然在隨附申請專利範圍之範疇內可實行某些改變與修改。應注意的係，有許多實施本文之實施例的處理、系統、及設備的替代方式。因此，應將本文之實施例視為例示性而非限制性，且該等實施例不限於本文中提出的細節。
102‧‧‧操作104‧‧‧操作106‧‧‧操作171a-171e‧‧‧步驟200‧‧‧設備201‧‧‧腔室壁202‧‧‧子腔室203‧‧‧子腔室211‧‧‧窗217‧‧‧卡盤219‧‧‧晶圓221‧‧‧匹配電路222‧‧‧埠口223‧‧‧RF功率供應器225‧‧‧連接件227‧‧‧連接件230‧‧‧控制器233‧‧‧線圈239‧‧‧匹配電路240‧‧‧泵浦241‧‧‧RF功率供應器243‧‧‧連接件245‧‧‧連接件249‧‧‧法拉第屏蔽250‧‧‧電漿柵極260‧‧‧入口270‧‧‧入口320a-320d‧‧‧處理模組322‧‧‧機器手臂324‧‧‧端點制動器326‧‧‧晶圓328‧‧‧模組中心330‧‧‧氣室(模組)332‧‧‧機器手臂334‧‧‧前開式晶圓傳送盒(FOUP)336‧‧‧面338‧‧‧真空傳送模組(VTM)340‧‧‧大氣傳送模組(ATM)342‧‧‧負載埠模組(LPM)344‧‧‧對準器
圖1A提供一製程流程圖，用以根據所揭露實施例執行一方法之操作。
圖1B呈現原子層蝕刻(ALE)之例示性示意圖解。
圖1C顯示使用Cl2 及 Ar進行GaN之ALE的偏壓 (Vb) vs. 被蝕刻的量的曲線圖，其中在Ar移除期間施加偏壓。
圖1D顯示GaN/AlGaN蝕刻選擇性作為偏壓之函數。
圖1E圖解製造GaN HEMT裝置(包括 GaN/AlGaN異質接面)中的某些操作。
圖2示意地呈現適合用於實施本文中某些實施例的感應耦合型電漿設備的剖面圖。
圖3描繪半導體製程叢集架構，其具有與真空傳送模組介面接合的各種模組。

Claims (10)

  1. 一種蝕刻基板上之III-V材料的方法，包含：a)在不偏壓該基板之情況下將該III-V材料暴露到含氯電漿，以形成已改質的III-V表面層，其中在該含氯電漿係從Cl2及BCl3之混合物中產生，其中該混合物的約0.5%到10%(體積)為BCl3且其餘為Cl2；並且b)對該基板施加偏壓同時將該已改質的III-V表面層暴露到惰性電漿，而藉此移除該已改質的III-V表面層。
  2. 如申請專利範圍第1項之蝕刻基板上之III-V材料的方法，更包含重複執行步驟(a)與步驟(b)一或更多次。
  3. 如申請專利範圍第1項之蝕刻基板上之III-V材料的方法，其中該偏壓係位於一位準，使得移除作用處於自限制狀態。
  4. 如申請專利範圍第1項之蝕刻基板上之III-V材料的方法，更包含執行步驟(a)與步驟(b)的一或更多額外循環，其中該偏壓在該一或更多額外循環期間被降低。
  5. 如申請專利範圍第1項之蝕刻基板上之III-V材料的方法，其中該III-V材料為GaN。
  6. 如申請專利範圍第5項之蝕刻基板上之III-V材料的方法，其中該GaN係在未移除下層之情況下被移除。
  7. 如申請專利範圍第6項之蝕刻基板上之III-V材料的方法，其中該下層為AlGaN。
  8. 如申請專利範圍第1項之蝕刻基板上之III-V材料的方法，其中該偏壓介於約20V及120V之間。
  9. 如申請專利範圍第1項之蝕刻基板上之III-V材料的方法，其中該偏壓介於約50V及120V之間。
  10. 如申請專利範圍第1項之蝕刻基板上之III-V材料的方法，其中該偏壓介於約50V及100V之間。
TW105117488A 2015-06-05 2016-06-03 GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻 TWI750120B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562171570P 2015-06-05 2015-06-05
US62/171,570 2015-06-05

Publications (2)

Publication Number Publication Date
TW201715738A TW201715738A (zh) 2017-05-01
TWI750120B true TWI750120B (zh) 2021-12-21

Family

ID=57452029

Family Applications (3)

Application Number Title Priority Date Filing Date
TW110131208A TWI808473B (zh) 2015-06-05 2016-06-03 GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻
TW112121365A TW202336855A (zh) 2015-06-05 2016-06-03 GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻
TW105117488A TWI750120B (zh) 2015-06-05 2016-06-03 GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW110131208A TWI808473B (zh) 2015-06-05 2016-06-03 GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻
TW112121365A TW202336855A (zh) 2015-06-05 2016-06-03 GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻

Country Status (6)

Country Link
US (1) US10056264B2 (zh)
JP (1) JP2017022368A (zh)
KR (3) KR102399578B1 (zh)
CN (1) CN106252222A (zh)
SG (1) SG10201604524PA (zh)
TW (3) TWI808473B (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US10056264B2 (en) * 2015-06-05 2018-08-21 Lam Research Corporation Atomic layer etching of GaN and other III-V materials
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
US9984858B2 (en) * 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
WO2017052905A1 (en) * 2015-09-22 2017-03-30 Applied Materials, Inc. Apparatus and method for selective deposition
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US10229837B2 (en) * 2016-02-04 2019-03-12 Lam Research Corporation Control of directionality in atomic layer etching
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US12051589B2 (en) 2016-06-28 2024-07-30 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
KR102410571B1 (ko) * 2016-12-09 2022-06-22 에이에스엠 아이피 홀딩 비.브이. 열적 원자층 식각 공정
US10566212B2 (en) * 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10283319B2 (en) * 2016-12-22 2019-05-07 Asm Ip Holding B.V. Atomic layer etching processes
SG10201801132VA (en) * 2017-02-13 2018-09-27 Lam Res Corp Method to create air gaps
US10546748B2 (en) * 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
JP6871550B2 (ja) * 2017-03-10 2021-05-12 国立大学法人東海国立大学機構 エッチング装置
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US10494715B2 (en) 2017-04-28 2019-12-03 Lam Research Corporation Atomic layer clean for removal of photoresist patterning scum
US10796912B2 (en) 2017-05-16 2020-10-06 Lam Research Corporation Eliminating yield impact of stochastics in lithography
US10763083B2 (en) * 2017-10-06 2020-09-01 Lam Research Corporation High energy atomic layer etching
US11121229B2 (en) * 2017-12-28 2021-09-14 Vanguard International Semiconductor Corporation Methods of fabricating semiconductor structures and high electron mobility transistors
KR101984084B1 (ko) * 2018-01-25 2019-05-30 주식회사 썸백 엘이디 제조용 부품의 질화갈륨층 제거방법
WO2019182872A1 (en) 2018-03-19 2019-09-26 Lam Research Corporation Chamfer-less via integration scheme
EP3776636A4 (en) * 2018-03-30 2021-12-22 Lam Research Corporation ATOMIC LAYER ENGRAVING AND SMOOTHING OF REFRACTORY METALS AND OTHER HIGH SURFACE BOND ENERGY MATERIALS
CN109887872A (zh) * 2019-03-29 2019-06-14 华南理工大学 用于制备凹槽栅增强型器件的精准刻蚀装置及其刻蚀方法
US11056347B2 (en) * 2019-05-28 2021-07-06 Tokyo Electron Limited Method for dry etching compound materials
JP2021019201A (ja) 2019-07-18 2021-02-15 エーエスエム アイピー ホールディング ビー．ブイ． 半導体処理システム用シャワーヘッドデバイス
US11574813B2 (en) 2019-12-10 2023-02-07 Asm Ip Holding B.V. Atomic layer etching
FR3113769B1 (fr) * 2020-09-03 2023-03-24 Commissariat Energie Atomique Procede de gravure d’une couche de materiau iii-n
CN116034456A (zh) 2020-09-03 2023-04-28 应用材料公司 选择性各向异性金属蚀刻
US20230395695A1 (en) * 2022-06-07 2023-12-07 Wolfspeed, Inc. Method for reducing parasitic capacitance and increasing peak transconductance while maintaining on-state resistance and related devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201140687A (en) * 2009-12-15 2011-11-16 Univ Houston System Atomic layer etching with pulsed plasmas
US20130099277A1 (en) * 2011-10-25 2013-04-25 The Regents Of The University Of California SELECTIVE DRY ETCHING OF N-FACE (Al,In,Ga)N HETEROSTRUCTURES
TWI430334B (zh) * 2009-01-14 2014-03-11 Sumitomo Electric Industries A group III nitride substrate, a semiconductor device including the same, and a method of manufacturing the surface-treated group III nitride substrate
CN104040021A (zh) * 2011-12-28 2014-09-10 朗姆研究公司 等离子体处理系统中的混合模式脉冲蚀刻

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5482802A (en) 1993-11-24 1996-01-09 At&T Corp. Material removal with focused particle beams
JP3331819B2 (ja) * 1995-06-30 2002-10-07 ソニー株式会社 化合物半導体のプラズマエッチング方法
US5527425A (en) * 1995-07-21 1996-06-18 At&T Corp. Method of making in-containing III/V semiconductor devices
JPH0945670A (ja) * 1995-07-29 1997-02-14 Hewlett Packard Co <Hp> Ｉｉｉ族−ｎ系結晶の気相エッチング方法および再成長方法
US5789265A (en) * 1995-08-31 1998-08-04 Kabushiki Kaisha Toshiba Method of manufacturing blue light-emitting device by using BCL3 and CL2
SE9903213D0 (sv) * 1999-06-21 1999-09-10 Carl Fredrik Carlstroem Dry etching process of compound semiconductor materials
US7589017B2 (en) 2001-05-22 2009-09-15 Novellus Systems, Inc. Methods for growing low-resistivity tungsten film
US6635965B1 (en) 2001-05-22 2003-10-21 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US7141494B2 (en) 2001-05-22 2006-11-28 Novellus Systems, Inc. Method for reducing tungsten film roughness and improving step coverage
US7005372B2 (en) 2003-01-21 2006-02-28 Novellus Systems, Inc. Deposition of tungsten nitride
US7955972B2 (en) 2001-05-22 2011-06-07 Novellus Systems, Inc. Methods for growing low-resistivity tungsten for high aspect ratio and small features
US20030015704A1 (en) * 2001-07-23 2003-01-23 Motorola, Inc. Structure and process for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate for materials used to form the same including intermediate surface cleaning
US7540920B2 (en) * 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
US7008877B2 (en) 2003-05-05 2006-03-07 Unaxis Usa Inc. Etching of chromium layers on photomasks utilizing high density plasma and low frequency RF bias
US6844258B1 (en) 2003-05-09 2005-01-18 Novellus Systems, Inc. Selective refractory metal and nitride capping
US8288828B2 (en) 2004-09-09 2012-10-16 International Business Machines Corporation Via contact structure having dual silicide layers
US8257987B2 (en) * 2006-02-02 2012-09-04 Trustees Of Boston University Planarization of GaN by photoresist technique using an inductively coupled plasma
US9230818B2 (en) * 2006-02-02 2016-01-05 Trustees Of Boston University Planarization of GaN by photoresist technique using an inductively coupled plasma
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US9064960B2 (en) * 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control
US7772114B2 (en) 2007-12-05 2010-08-10 Novellus Systems, Inc. Method for improving uniformity and adhesion of low resistivity tungsten film
US7829358B2 (en) * 2008-02-08 2010-11-09 Illumitex, Inc. System and method for emitter layer shaping
US8058170B2 (en) 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
KR101629193B1 (ko) * 2008-06-26 2016-06-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법
US8551885B2 (en) 2008-08-29 2013-10-08 Novellus Systems, Inc. Method for reducing tungsten roughness and improving reflectivity
US8404561B2 (en) 2009-05-18 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating an isolation structure
US8124531B2 (en) 2009-08-04 2012-02-28 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US8664070B2 (en) 2009-12-21 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature gate replacement process
KR101080604B1 (ko) 2010-02-09 2011-11-04 성균관대학교산학협력단 원자층 식각 장치 및 이를 이용한 식각 방법
JP4982582B2 (ja) * 2010-03-31 2012-07-25 株式会社東芝 マスクの製造方法
WO2012050888A2 (en) * 2010-09-28 2012-04-19 North Carolina State University Gallium nitride based structures with embedded voids and methods for their fabrication
US8124505B1 (en) * 2010-10-21 2012-02-28 Hrl Laboratories, Llc Two stage plasma etching method for enhancement mode GaN HFET
US8808561B2 (en) 2011-11-15 2014-08-19 Lam Research Coporation Inert-dominant pulsing in plasma processing systems
US20130313561A1 (en) * 2012-05-25 2013-11-28 Triquint Semiconductor, Inc. Group iii-nitride transistor with charge-inducing layer
WO2014078699A1 (en) * 2012-11-16 2014-05-22 Massachusetts Institute Of Technology Semiconductor structure and recess formation etch technique
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
FR3000600B1 (fr) * 2012-12-28 2018-04-20 Commissariat Energie Atomique Procede microelectronique de gravure d'une couche
US20140335666A1 (en) * 2013-05-13 2014-11-13 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Growth of High-Performance III-Nitride Transistor Passivation Layer for GaN Electronics
US9362163B2 (en) 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
FR3017241B1 (fr) * 2014-01-31 2017-08-25 Commissariat Energie Atomique Procede de gravure plasma
KR101745686B1 (ko) 2014-07-10 2017-06-12 도쿄엘렉트론가부시키가이샤 기판의 고정밀 에칭을 위한 방법
US9675811B2 (en) 2014-08-28 2017-06-13 Cardiac Pacemakers, Inc. Display of temporally aligned heart information from separate implantable medical devices on an extracorporeal display
US9362131B2 (en) 2014-08-29 2016-06-07 Applied Materials, Inc. Fast atomic layer etch process using an electron beam
US9478433B1 (en) * 2015-03-30 2016-10-25 Applied Materials, Inc. Cyclic spacer etching process with improved profile control
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US10056264B2 (en) * 2015-06-05 2018-08-21 Lam Research Corporation Atomic layer etching of GaN and other III-V materials
US9984858B2 (en) * 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI430334B (zh) * 2009-01-14 2014-03-11 Sumitomo Electric Industries A group III nitride substrate, a semiconductor device including the same, and a method of manufacturing the surface-treated group III nitride substrate
TW201140687A (en) * 2009-12-15 2011-11-16 Univ Houston System Atomic layer etching with pulsed plasmas
US20130099277A1 (en) * 2011-10-25 2013-04-25 The Regents Of The University Of California SELECTIVE DRY ETCHING OF N-FACE (Al,In,Ga)N HETEROSTRUCTURES
CN104040021A (zh) * 2011-12-28 2014-09-10 朗姆研究公司 等离子体处理系统中的混合模式脉冲蚀刻

Also Published As

Publication number Publication date
TW201715738A (zh) 2017-05-01
US10056264B2 (en) 2018-08-21
KR20220064949A (ko) 2022-05-19
KR20160143553A (ko) 2016-12-14
JP2017022368A (ja) 2017-01-26
TW202336855A (zh) 2023-09-16
KR102652921B1 (ko) 2024-03-28
KR102399578B1 (ko) 2022-05-17
TW202209483A (zh) 2022-03-01
US20160358782A1 (en) 2016-12-08
TWI808473B (zh) 2023-07-11
CN106252222A (zh) 2016-12-21
KR20240041906A (ko) 2024-04-01
SG10201604524PA (en) 2017-01-27

Similar Documents

Publication Publication Date Title
TWI750120B (zh) GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻
US9991128B2 (en) Atomic layer etching in continuous plasma
US10515816B2 (en) Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US10714354B2 (en) Self limiting lateral atomic layer etch
US10304659B2 (en) Ale smoothness: in and outside semiconductor industry
US10727073B2 (en) Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US20230093011A1 (en) Atomic layer etching of molybdenum
US11742212B2 (en) Directional deposition in etch chamber
TWI850276B (zh) 蝕刻腔室中的方向性沉積