JP2007073840A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2007073840A JP2007073840A JP2005261001A JP2005261001A JP2007073840A JP 2007073840 A JP2007073840 A JP 2007073840A JP 2005261001 A JP2005261001 A JP 2005261001A JP 2005261001 A JP2005261001 A JP 2005261001A JP 2007073840 A JP2007073840 A JP 2007073840A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- etching
- reactive ion
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Abstract
【課題】被エッチング膜に堆積されるハロゲン化カーボン膜およびハロゲン化シリコン膜を効果的に除去することが可能な半導体装置の製造方法を提供する。
【解決手段】シリコン膜と酸化シリコン膜および窒化シリコン膜の少なくとも一方の層が成膜された半導体基板をハロゲンを含むエッチングガスによりドライエッチング処理する際、エッチング面に堆積されるハロゲン化カーボン膜およびこのハロゲン化カーボン膜上のハロゲン化シリコン膜を除去する工程を含む半導体装置の製造方法であって、前記ハロゲン化カーボンおよびハロゲン化シリコンの除去は、前記ドライエッチング後に希フッ酸水溶液でウェットエッチング処理する工程と、前記エッチング面を含む全面にOHまたはHを含む有機材料膜を被覆した後、酸素プラズマによりアッシングする工程とを含むことを特徴とする半導体装置の製造方法。
【選択図】図3
【解決手段】シリコン膜と酸化シリコン膜および窒化シリコン膜の少なくとも一方の層が成膜された半導体基板をハロゲンを含むエッチングガスによりドライエッチング処理する際、エッチング面に堆積されるハロゲン化カーボン膜およびこのハロゲン化カーボン膜上のハロゲン化シリコン膜を除去する工程を含む半導体装置の製造方法であって、前記ハロゲン化カーボンおよびハロゲン化シリコンの除去は、前記ドライエッチング後に希フッ酸水溶液でウェットエッチング処理する工程と、前記エッチング面を含む全面にOHまたはHを含む有機材料膜を被覆した後、酸素プラズマによりアッシングする工程とを含むことを特徴とする半導体装置の製造方法。
【選択図】図3
Description
本発明は、半導体装置の製造方法に関し、特にドライエッチング後の被エッチング材に残留するハロゲン化物を除去する工程を有する半導体装置の製造方法に係わる。
半導体装置の製造においては、微細加工を目的としたプラズマ中でのエッチング、例えばリアクティブイオンエッチング(RIE)が行なわれている。例えば、不揮発性半導体メモリの製造において半導体基板(シリコン基板)の酸化膜に浮遊ゲート電極、制御ゲート電極を形成するには、次のようなエッチング処理が採用されている。
すなわち、シリコン基板の表面に酸化膜を形成した後、第1多結晶シリコン膜、SiOx膜および第2多結晶シリコン膜をこの順序で成膜する。前記第2多結晶シリコン膜上にマスク材となるSiN膜およびSiOx膜をこの順序で成膜する。最上層のSiOx膜をCF系エッチングガスを用いるリアクティブイオンエッチングにより選択的に除去してSiOxパターンを形成する。このSiOxパターンをマスクとして前記SiN膜をCF系エッチングガスを用いるリアクティブイオンエッチングで、その下の第2多結晶シリコン膜をBr系エッチングガスを用いるリアクティブイオンエッチングで、その下のSiOx膜をCF系エッチングガスを用いるリアクティブイオンエッチングで、さらにその下の第1多結晶シリコン膜をBr系エッチングガスを用いるリアクティブイオンエッチングで、順次除去して前記酸化膜上に浮遊ゲート電極、電極間SiOx膜、制御ゲート電極およびSiNパターンを形成する。
前記浮遊ゲート電極、電極間SiOx膜、制御ゲート電極の形成おいて、前記SiN膜のエッチング加工時にCF系エッチングガス由来のフロロカーボン(CFx)膜がSiN膜のエッチング面に堆積されて過度なエッチングが制限される。また、第2多結晶シリコン膜のエッチング加工時には多結晶シリコンおよびBr系エッチャント由来の臭素化合物、例えば臭化シリコン(SiBr)膜が前記フロロカーボン(CFx)膜を含む第2多結晶シリコン膜のエッチング面に堆積されて過度なエッチングが制限される。同様に、SiOx膜のエッチング加工時にCF系エッチングガス由来のフロロカーボン(CFx)膜が前記臭化シリコン(SiBr)膜を含むSiOx膜のエッチング面に堆積され、第1多結晶シリコン膜のエッチング加工時には多結晶シリコン、Br系エッチャントおよび下地の酸化層(SiOx層)由来の臭素化合物、例えば臭化酸化シリコン(SiBrOx)膜が前記フロロカーボン(CFx)膜を含む第1多結晶シリコン膜のエッチング面に堆積され、過度なエッチングが制限される。
前記エッチングの保護膜として作用するCFx膜、SiBr膜、SiBrOx膜は高精度の加工において有用であるものの、加工後においてはデバイス昨日に不要な膜となり、除去する必要がある。特に、残留したハロゲン化物がイオン化し易い性質のものである場合には浮遊ゲート電極と制御ゲート電極間の短絡との半導体装置の電気特性を劣化させる問題を引き起こす。
従来、前記ハロゲン化物の被膜を除去する方法として希フッ酸水溶液によるウェットエッチング処理を施すことが行われている。しかしながら、この方法では前述した浮遊ゲート電極、電極間SiOx層、制御ゲート電極の形成時に最上層に堆積されたSiBrOx膜を除去できるものの、その下のCFx膜を除去することができない。
また、O2プラズマにより生成したOラジカルで有機物を除去する酸素プラズマアッシング法が知られている。この酸素プラズマアッシング法をCFx膜の除去に適用した場合、CFx膜のCをCOとして除去できるものの、ハロゲンであるフッ素を除去することができない。
従って、前述した半導体装置の製造工程で堆積されたハロゲン化物の被膜、特にCFx膜は希フッ酸水溶液によるウェットエッチング処理、酸素アッシング法でも完全には除去できずに残留する。これによって、大気水分との反応によるコロージョンやハロゲンのイオン化物により半導体装置の電気特性を劣化させる問題がある。
特許文献1,2には、ハロゲン系のガスを用いたエッチング技術によって、半導体装置のゲート電極を形成する方法が開示されている。
特開平8−274077号公報
特開平8−316206号公報
本発明は、被エッチング膜に堆積されるハロゲン化物(例えばハロゲン化カーボン膜およびハロゲン化シリコン膜)を効果的に除去することが可能な半導体装置の製造方法を提供するものである。
本発明は、シリコン基板表面の酸化膜上に浮遊ゲート電極、電極間シリコン酸化膜、制御ゲート電極を形成した後のエッチング面に形成されるハロゲン化カーボン膜およびハロゲン化シリコン膜を効果的に除去することが可能な半導体装置の製造方法を提供するものである。
本発明によると、シリコン膜と酸化シリコン膜および窒化シリコン膜の少なくとも一方の層が成膜された半導体基板をハロゲンを含むエッチングガスによりドライエッチング処理する際、エッチング面に堆積されるハロゲン化カーボン膜およびこのハロゲン化カーボン膜上のハロゲン化シリコン膜を除去する工程を含む半導体装置の製造方法であって、
前記ハロゲン化カーボンおよびハロゲン化シリコンの除去は、
前記ドライエッチング後に希フッ酸水溶液でウェットエッチング処理する工程と、
前記エッチング面を含む全面にOHまたはHを含む有機材料膜を被覆した後、酸素プラズマによりアッシングする工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
前記ハロゲン化カーボンおよびハロゲン化シリコンの除去は、
前記ドライエッチング後に希フッ酸水溶液でウェットエッチング処理する工程と、
前記エッチング面を含む全面にOHまたはHを含む有機材料膜を被覆した後、酸素プラズマによりアッシングする工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
また本発明によると、シリコン基板の表面に酸化膜を形成した後、第1多結晶シリコン膜、酸化シリコン膜および第2多結晶シリコン膜をこの順序で成膜する工程と、
前記第2多結晶シリコン膜上にマスク材となる窒化シリコン膜および酸化シリコン膜をこの順序で成膜する工程と、
前記最上層の酸化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングにより選択的に除去して酸化シリコンパターンを形成する工程と、
前記酸化シリコンパターンをマスクとして前記窒化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングで、その下の第2多結晶シリコン膜をBr系エッチングガスを用いるリアクティブイオンエッチングで、その下の酸化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングで、さらにその下の第1多結晶シリコン膜をBr系エッチングガスを用いるリアクティブイオンエッチングで、順次除去して前記酸化膜上に浮遊ゲート電極、電極間シリコン酸化層、制御ゲート電極および窒化シリコンパターンを形成する工程と、
前記リアクティブイオンエッチング後に希フッ酸水溶液でウェットエッチング処理し、さらに前記各パターンのエッチング面を含む全面にOHまたはHを含む有機材料膜を被覆した後、酸素プラズマによりアッシングして前記エッチング面に堆積されるハロゲン化カーボン膜およびハロゲン化シリコン膜を除去する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
前記第2多結晶シリコン膜上にマスク材となる窒化シリコン膜および酸化シリコン膜をこの順序で成膜する工程と、
前記最上層の酸化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングにより選択的に除去して酸化シリコンパターンを形成する工程と、
前記酸化シリコンパターンをマスクとして前記窒化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングで、その下の第2多結晶シリコン膜をBr系エッチングガスを用いるリアクティブイオンエッチングで、その下の酸化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングで、さらにその下の第1多結晶シリコン膜をBr系エッチングガスを用いるリアクティブイオンエッチングで、順次除去して前記酸化膜上に浮遊ゲート電極、電極間シリコン酸化層、制御ゲート電極および窒化シリコンパターンを形成する工程と、
前記リアクティブイオンエッチング後に希フッ酸水溶液でウェットエッチング処理し、さらに前記各パターンのエッチング面を含む全面にOHまたはHを含む有機材料膜を被覆した後、酸素プラズマによりアッシングして前記エッチング面に堆積されるハロゲン化カーボン膜およびハロゲン化シリコン膜を除去する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、エッチング面に堆積されるハロゲン化カーボン膜およびハロゲン化シリコン膜を効果的に除去することが可能で、電気特性の劣化を防止した高信頼性の半導体装置の製造方法を提供できる。
以下、本発明の実施形態に係る半導体装置の製造方法を詳細に説明する。
(第1実施形態)
まず、シリコン膜および酸化シリコン膜と窒化シリコン膜との積層膜の少なくとも一方の膜が成膜された半導体基板を準備する。つづいて、前記各膜または前記積層膜と半導体基板をハロゲンを含むエッチングガスによりドライエッチング処理する。このとき、エッチング面にハロゲン化カーボン膜およびハロゲン化シリコン膜がこの順序で堆積され、エッチング面が過度にエッチングされるのを制限される。
まず、シリコン膜および酸化シリコン膜と窒化シリコン膜との積層膜の少なくとも一方の膜が成膜された半導体基板を準備する。つづいて、前記各膜または前記積層膜と半導体基板をハロゲンを含むエッチングガスによりドライエッチング処理する。このとき、エッチング面にハロゲン化カーボン膜およびハロゲン化シリコン膜がこの順序で堆積され、エッチング面が過度にエッチングされるのを制限される。
次いで、前記エッチング面に堆積されたハロゲン化カーボンおよびハロゲン化シリコンを除去する。すなわち、前記ドライエッチング後に希フッ酸水溶液でウェットエッチング処理する。つづいて、前記エッチング面を含む全面にOHまたはHを含む有機材料膜を被覆した後、酸素プラズマによりアッシングする。
前記シリコン膜としては、例えば多結晶シリコン膜を挙げることができ。
前記酸化シリコン膜、窒化シリコン膜に適用される前記エッチングガスとしては、例えばCF4単独またはCF4+O2、CF4+H2等を用いることができる。このエッチングガスを用いるドライエッチング、特にリアクティブイオンエッチングの加工を行ったときのエッチング面にはCFx膜が堆積される。
前記多結晶シリコン膜のようなシリコン膜またはシリコン基板に適用される前記エッチングガスとしては、例えばBr2等を用いることができる。このエッチングガスを用いるドライエッチング、特にリアクティブイオンエッチングの加工を行ったときのエッチング面にはSiBr膜またはSiBrOx膜が堆積される。
前記OHまたはHを含む有機材料膜としては、例えばノボラック型レジスト膜のような各種のレジスト膜を用いることができる。
このような第1実施形態の方法によれば、希フッ酸水溶液によるウェットエッチングを施すことによって、エッチング面に堆積された最上層のSiBr膜(またはSiBrOx膜)を除去することができる。つづいて、ウェットエッチング処理後、エッチング面を含む全面にOHまたはHを含む有機材料膜を被覆した後、酸素プラズマによりアッシングすることによって、エッチング面に堆積されたCFx膜のCをCOとして除去でき、さらにアッシング中に発生する活性なOHやHがC除去後の残留Fと反応し、揮発、除去できる。
したがって、エッチング面にFのようなハロゲンの残留を解消できるため、Fに起因する電気特性の劣化を防止した高信頼性の半導体装置を製造できる。
なお、前記エッチング面に堆積されたCFx膜の下地にSiBr膜(またはSiBrOx膜)が存在する場合、前記アッシング処理においてアッシング中に発生するOHやHがSiBr膜のBrと反応し、揮発、除去される。この際、SiがSiOx膜の形でエッチング面に残留する。残留したSiOx膜は、半導体装置の特性に殆ど影響を及ぼさないが、前記アッシング後に再度、希フッ酸水溶液でのウェットエッチングにより除去することができる。
(第2実施形態)
この第2実施形態は、不揮発性半導体メモリの製造に適用した方法である。
この第2実施形態は、不揮発性半導体メモリの製造に適用した方法である。
まず、シリコン基板の表面に酸化膜を形成した後、第1多結晶シリコン膜、酸化シリコン膜および第2多結晶シリコン膜をこの順序で成膜する。つづいて、第2多結晶シリコン膜上にマスク材となる窒化シリコン膜および酸化シリコン膜をこの順序で成膜する。最上層の酸化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングにより選択的に除去して酸化シリコンパターンを形成する。この酸化シリコンパターンをマスクとして前記窒化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングで、その下の第2多結晶シリコン膜をBr系エッチングガスを用いるリアクティブイオンエッチングで、その下の酸化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングで、さらにその下の第1多結晶シリコン膜をBr系エッチングガスを用いるリアクティブイオンエッチングで、順次除去して前記酸化膜上に浮遊ゲート電極、電極間酸化シリコン膜、制御ゲート電極および窒化シリコンパターンを形成する。
このようなRIEにおいて、前記窒化シリコン膜のエッチング加工時にはCF系エッチングガス由来のフロロカーボン(CFx)膜が窒化シリコンのエッチング面に堆積され、第2多結晶シリコン膜のエッチング加工時には多結晶シリコンおよびBr系エッチングガス由来の臭素化合物、例えば臭化シリコン(SiBr)膜が前記フロロカーボン(CFx)膜を含む第2多結晶シリコン膜のエッチング面に堆積され、酸化シリコン膜のエッチング加工時にCF系エッチングガス由来のフロロカーボン(CFx)膜が前記臭化シリコン(SiBr)膜を含む酸化シリコン膜のエッチング面に堆積され、さらに第1多結晶シリコン膜のエッチング加工時には多結晶シリコン、Br系エッチングガスおよび下地の酸化層(SiOx層)由来の臭素化合物、例えば臭化酸化シリコン(SiBrOx)膜が前記フロロカーボン(CFx)膜を含む第1多結晶シリコン膜のエッチング面に堆積される。これらの堆積膜は、それぞれのエッチング面を過度にエッチングするのを制限する作用をなす。
次いで、前記リアクティブイオンエッチング後に希フッ酸水溶液でウェットエッチング処理する。このとき、エッチング面の最上層に堆積された臭化酸化シリコン(SiBrOx)膜が除去され、その下のCFx膜が露出する。つづいて、前記各パターンのエッチング面を含む全面にOHまたはHを含む有機材料膜(例えばノボラック型レジスト膜のような各種のレジスト膜)を被覆した後、酸素プラズマによりアッシングする。このとき、前記エッチング面に堆積されるCFx膜は前述したアッシングおよび有機材料膜のOHまたはHの作用により除去される。
このようなCFx膜の除去において、そのCFx膜下に存在するSiBr膜(上層)/CFx膜(下層)はいずれも薄く、かつ上層のSiBr膜は膜質が粗悪で多孔質である。このため、前記有機材料膜の被覆、酸素プラズマによるアッシング時に、活性なOおよびOHまたはHのガスが多孔質のSiBr膜を通してその下のCFx膜に達し、前述したようにCFx膜が除去される。また、アッシング中に発生するOHやHがSiBr膜のBrと反応し、揮発、除去され、SiはSiOx膜の形で残留される。
なお、残留したSiOx膜は不揮発性半導体装置の特性に殆ど影響を及ぼさないが、前記アッシング後に再度、希フッ酸水溶液でのウェットエッチングにより残留したSiOx膜を除去することができる。
次いで、前記窒化シリコンパターンをマスクとしてシリコン基板に拡散層を形成して不揮発性半導体メモリを製造する。
前記酸化シリコン膜、窒化シリコン膜に適用される前記エッチングガスとしては、例えばCF4単独またはCF4+O2、CF4+H2等を用いることができる。
前記第1、第2の多結晶質シリコン膜に適用される前記エッチングガスとしては、例えばBr2等を用いることができる。
このような第2実施形態の方法によれば、シリコン基板の酸化膜上に浮遊ゲート電極、電極間シリコン酸化層、制御ゲート電極および窒化シリコンパターンを形成した後、希フッ酸水溶液によるウェットエッチング処理を施すことによって、エッチング面に堆積された最上層のSiBrOx膜を除去することができる。つづいて、ウェットエッチング処理後、エッチング面を含む全面にOHまたはHを含む有機材料膜を被覆した後、酸素プラズマによりアッシングすることによって、エッチング面に堆積されたCFx膜のCをCOとして除去でき、さらにアッシング中に発生する活性なOHやHがC除去後の残留Fと反応し、揮発、除去できる。同時に、CFx膜下層の薄いSiBr膜が前述したようにSiOx膜に変換され、さらにその下のCFx膜も除去することができる。
したがって、エッチング面にFのようなハロゲンの残留を解消できるため、Fに起因する浮遊ゲート電極と制御ゲート電極の間の短絡等の電気特性の劣化を防止した高信頼性の不揮発性半導体メモリを製造できる。
なお、本発明に係る半導体装置の製造において、前記ウェットエッチング処理およびOHまたはHを含む有機材料膜の被覆、酸素プラズマによるアッシング処理の対象は制御ゲート電極、電極間酸化シリコン膜、浮遊ゲート電極の形成後に限定されない。例えば、STI(shallow trench isolation)の形成工程に適用することができる。すなわち、シリコン基板に酸化膜および多結晶シリコン膜を堆積し、この多結晶シリコン膜に前述した方法に従って窒化シリコンパターンおよび酸化シリコンパターンを形成し、この2層構造のハードマスクを用いて結晶シリコン膜、酸化膜およびシリコン基板をRIEによりエッチング除去して溝を形成する。このとき、前記窒化シリコン膜のエッチング加工時にはCF系エッチングガス由来のフロロカーボン(CFx)膜が窒化シリコン膜のエッチング面に堆積され、多結晶シリコン膜のエッチング加工時には多結晶シリコンおよびBr系エッチングガス由来の臭素化合物、例えば臭化シリコン(SiBr)膜が前記フロロカーボン(CFx)膜を含む多結晶シリコン膜のエッチング面に堆積され、酸化膜のエッチング加工時にCF系エッチングガス由来のフロロカーボン(CFx)膜が前記臭化シリコン(SiBr)膜を含む酸化膜のエッチング面に堆積され、さらにシリコン基板のエッチング加工時にはシリコンおよびBr系エッチングガス由来の臭素化合物、例えば臭化シリコン(SiBr)膜が前記フロロカーボン(CFx)膜を含むシリコン基板のエッチング面に堆積される。これらの堆積膜は、それぞれのエッチング面を過度にエッチングするのを制限する作用をなす。このような溝形成後に前述したウェットエッチング処理およびOHまたはHを含む有機材料膜の被覆、酸素プラズマによるアッシング処理を施す。
以下、本発明の実施例を図面を参照して詳細に説明する。
(実施例1)
まず、図1の(A)に示すようにシリコン基板1表面に酸化膜2を形成する。つづいて、酸化膜2上にCVD法により厚さ200nmの第1多結晶シリコン膜3、厚さ30nmの酸化シリコン膜4、厚さ150nmの第2多結晶シリコン膜5をこの順序で成膜した。ひきつづき、第2多結晶シリコン膜5上にマスク材となる厚さ200nmの窒化シリコン膜6および厚さ500nmの酸化シリコン膜7を順次成膜した。この後、最上層の酸化シリコン膜7上のゲート電極形成予定部にホトリソグラフィー技術によりレジストパターン8を形成した。
まず、図1の(A)に示すようにシリコン基板1表面に酸化膜2を形成する。つづいて、酸化膜2上にCVD法により厚さ200nmの第1多結晶シリコン膜3、厚さ30nmの酸化シリコン膜4、厚さ150nmの第2多結晶シリコン膜5をこの順序で成膜した。ひきつづき、第2多結晶シリコン膜5上にマスク材となる厚さ200nmの窒化シリコン膜6および厚さ500nmの酸化シリコン膜7を順次成膜した。この後、最上層の酸化シリコン膜7上のゲート電極形成予定部にホトリソグラフィー技術によりレジストパターン8を形成した。
次いで、図1の(B)に示すように前記レジストパターン8をマスクとして最上層の酸化シリコン膜7をCF4のエッチングガスを用いるリアクティブイオンエッチング(RIE)により選択的に除去して酸化シリコンパターン9を形成した。このとき、酸化シリコン膜7の窒化シリコン膜6の表面も僅かにエッチングされた。
次いで、レジストパターン8を除去した後、図1の(C)に示すように酸化シリコンパターン9をマスクとして窒化シリコン膜6をCF4のエッチングガスを用いるRIEにより選択的に除去して窒化シリコンパターン10を形成した。このとき、CF4エッチングガス由来のフロロカーボン(CFx)膜11が窒化シリコンパターン10のエッチング面に堆積され、窒化シリコンパターン10側面の過度なエッチングが抑制された。
次いで、窒化シリコンパターン10および酸化シリコンパターン9をマスクとして第2多結晶シリコン膜5をBr2のエッチングガスを用いるRIEにより選択的に除去することにより、図1の(D)に示すように制御ゲート電極12を形成した。このとき、多結晶シリコンおよびBr2のエッチングガス由来の臭化シリコン(SiBr)膜13が前記CFx膜11を含む制御ゲート電極12のエッチング面に堆積され、制御ゲート電極12側面の過度なエッチングが抑制された。
次いで、窒化シリコンパターン10および酸化シリコンパターン9をマスクとして酸化シリコン膜4をCF4のエッチングガスを用いるRIEにより選択的に除去することにより、図2の(E)に示すように電極間酸化シリコン膜14を形成した。このとき、CF4のエッチングガス由来のフロロカーボン(CFx)膜15が前記SiBr膜13を含む電極間酸化シリコン膜14のエッチング面に堆積され、電極間酸化シリコン膜14側面の過度なエッチングが抑制された。
次いで、窒化シリコンパターン10および酸化シリコンパターン9をマスクとして第1多結晶シリコン膜3をBr2のエッチングガスを用いるRIEにより選択的に除去することにより、図2の(F)に示すように浮遊ゲート電極16を形成した。このとき、多結晶シリコン、Br2のエッチングガスおよび下地の酸化膜(SiOx膜)由来の臭化酸化シリコン(SiBrOx)膜17が前記CFx膜15を含む浮遊ゲート電極16のエッチング面に堆積され、浮遊ゲート電極16側面の過度なエッチングが抑制された。
次いで、前記RIE後に所定濃度の希フッ酸水溶液でウェットエッチング処理した。このとき、図2の(G)に示すように最上層に堆積された臭化酸化シリコン(SiBrOx)膜17が除去され、その下のCFx膜15が露出した。同時に、酸化シリコンパターン9がエッチング除去され、かつ露出する酸化膜2が僅かにエッチングされた。
次いで、純水で洗浄し、乾燥処理した後、図2の(H)に示すようにノボラック系レジスト膜18を最上層の窒化シリコンパターン10が埋まるように全面に被覆した。つづいて、このレジスト膜18を酸素プラズマによりアッシングした。このとき、前記電極間酸化膜14、制御ゲート電極12および窒化シリコンパターン10のエッチング面(側面)に堆積されたCFx膜15はそのCがCOとして除去され、さらにC除去後の残留Fがアッシング中に発生する活性なOHやHと反応し、揮発、除去された。CFx膜15下に存在するSiBr膜(上層)13/CFx膜(下層)11は、いずれも薄く、かつ上層のSiBr膜は膜質が粗悪で多孔質である。このため、前記レジスト膜の酸素プラズマによるアッシング時に、活性なOおよびOHまたはHのガスが多孔質のSiBr膜を通してその下のCFx膜11に達し、前述したようにCFx膜15と同様なメカニズムで僅かに残る程度に除去された。また、アッシング中に発生する活性なOHやHがSiBr膜のBrと反応し、揮発、除去され、SiはSiOx膜19の形で残留された(図3の(I)図示)。その後、所定濃度の希フッ酸水溶液で2回目のウェットエッチング処理を施し、浮遊ゲート電極16、電極間酸化シリコン膜14および制御ゲート電極12のエッチング面(側面)を清浄化した。このとき、図3の(J)に示すように窒化シリコンパターン10のエッチング面(側面)にCFx膜11が痕跡程度に残留し、かつ窒化シリコンパターン10および制御ゲート電極12のエッチング面(側面)にSiOx膜19が痕跡程度に残留し、十分な清浄化がなされた。
次いで、前記窒化シリコンパターン10をマスクとして基板1と逆導電型の不純物をイオン注入してシリコン基板1に拡散層(図示せず)を形成し、窒化シリコンパターン10を除去した後、前面に層間絶縁膜を堆積することにより不揮発性半導体メモリを製造した。
このような実施例1による処理(希フッ酸水溶液での1回目のウェットエッチング処理+レジスト被覆、O2プラズマアッシング+2回目のウェットエッチング処理)、1回目のウェットエッチング処理(参照例1)、および1回目のウェットエッチング処理+レジスト被覆なしでのO2プラズマアッシング+2回目のウェットエッチング処理(比較例1)を行った後の表面状態をXPS(X-ray Photo-Electron Spectroscopy)で分析した。なお、XPSの検出角度を80°に固定した。その結果を図4に示す。
図4より明らかなように1回目の希フッ酸水溶液でのウェットエッチング(参照例1)の後では、F1sピークが結合エネルギー689eV付近で検出された。このピークは一般的にC4FやCFxのピークと考えられる。
レジスト被覆なしでのO2プラズマアッシングを行った比較例1では、2回目のウェットエッチング後において、1回目の希フッ酸水溶液でのウェットエッチング(参照例1)と同様な位置にF1sピークが現れ、CF4膜の除去効果が全く見られないことがわかる。
これに対し、レジスト被覆、O2プラズマアッシングを行った実施例1では、2回目のウェットエッチング後において、F1sピークが結合エネルギー685eV付近で検出された。このF1sピークは、C4FやCFxのピークのピークと異なり、Si−Fに起因したピークと考えられる。
したがって、実施例1の方法では不揮発性半導体メモリの浮遊ゲート電極16、電極間酸化シリコン膜14および制御ゲート電極12の形成後のCFx膜を効果的にエッチング除去できたため、Fに起因する浮遊ゲート電極16と制御ゲート電極12の間の短絡等の電気特性の劣化を防止した高信頼性の不揮発性半導体メモリを製造できた。
1…シリコン基板、2…酸化膜、3…第1多結晶シリコン膜、4…酸化シリコン膜、5…第2多結晶シリコン膜、6…窒化シリコン膜、7…シリコン酸化膜、8…レジストパターン、9…酸化シリコンパターン、10…窒化シリコンパターン、11、15…CFx膜、12…制御ゲート電極、13…臭化シリコン膜,14…電極間シリコン酸化膜、16…浮遊ゲート電極、17…臭化酸化シリコン膜、18…レジスト膜、19…SiOx膜。
Claims (3)
- シリコン膜と酸化シリコン膜および窒化シリコン膜の少なくとも一方の層が成膜された半導体基板をハロゲンを含むエッチングガスによりドライエッチング処理する際、エッチング面に堆積されるハロゲン化カーボン膜およびこのハロゲン化カーボン膜上のハロゲン化シリコン膜を除去する工程を含む半導体装置の製造方法であって、
前記ハロゲン化カーボンおよびハロゲン化シリコンの除去は、
前記ドライエッチング後に希フッ酸水溶液でウェットエッチング処理する工程と、
前記エッチング面を含む全面にOHまたはHを含む有機材料膜を被覆した後、酸素プラズマによりアッシングする工程と
を含むことを特徴とする半導体装置の製造方法。 - シリコン基板の表面に酸化膜を形成した後、第1多結晶シリコン膜、酸化シリコン膜および第2多結晶シリコン膜をこの順序で成膜する工程と、
前記第2多結晶シリコン膜上にマスク材となる窒化シリコン膜および酸化シリコン膜をこの順序で成膜する工程と、
前記最上層の酸化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングにより選択的に除去して酸化シリコンパターンを形成する工程と、
前記酸化シリコンパターンをマスクとして前記窒化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングで、その下の第2多結晶シリコン膜をBr系エッチングガスを用いるリアクティブイオンエッチングで、その下の酸化シリコン膜をCF系エッチングガスを用いるリアクティブイオンエッチングで、さらにその下の第1多結晶シリコン膜をBr系エッチングガスを用いるリアクティブイオンエッチングで、順次除去して前記酸化膜上に浮遊ゲート電極、電極間シリコン酸化層、制御ゲート電極および窒化シリコンパターンを形成する工程と、
前記リアクティブイオンエッチング後に希フッ酸水溶液でウェットエッチング処理し、さらに前記各パターンのエッチング面を含む全面にOHまたはHを含む有機材料膜を被覆した後、酸素プラズマによりアッシングして前記エッチング面に堆積されるハロゲン化カーボン膜およびハロゲン化シリコン膜を除去する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記アッシング処理後にさらに希フッ酸水溶液でウェットエッチング処理することを特徴とする請求項1または2記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005261001A JP2007073840A (ja) | 2005-09-08 | 2005-09-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005261001A JP2007073840A (ja) | 2005-09-08 | 2005-09-08 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007073840A true JP2007073840A (ja) | 2007-03-22 |
Family
ID=37935010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005261001A Pending JP2007073840A (ja) | 2005-09-08 | 2005-09-08 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007073840A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008244252A (ja) * | 2007-03-28 | 2008-10-09 | Toshiba Corp | 表面処理方法、エッチング処理方法および電子デバイスの製造方法 |
KR20150043978A (ko) | 2013-10-15 | 2015-04-23 | 도쿄엘렉트론가부시키가이샤 | 플라즈마 처리 방법 |
-
2005
- 2005-09-08 JP JP2005261001A patent/JP2007073840A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008244252A (ja) * | 2007-03-28 | 2008-10-09 | Toshiba Corp | 表面処理方法、エッチング処理方法および電子デバイスの製造方法 |
US8021565B2 (en) | 2007-03-28 | 2011-09-20 | Kabushiki Kaisha Toshiba | Surface treatment method, etching method, and method for manufacturing electronic device |
KR20150043978A (ko) | 2013-10-15 | 2015-04-23 | 도쿄엘렉트론가부시키가이샤 | 플라즈마 처리 방법 |
US9653321B2 (en) | 2013-10-15 | 2017-05-16 | Tokyo Electron Limited | Plasma processing method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6177353B1 (en) | Metallization etching techniques for reducing post-etch corrosion of metal lines | |
KR101144022B1 (ko) | 에칭된 웨이퍼로부터 포토레지스트 스트립 방법 | |
CN108321079B (zh) | 半导体结构及其形成方法 | |
JP2002509353A (ja) | 有機マスク積層体を用いたパターン層の高温エッチング方法 | |
JP3318801B2 (ja) | ドライエッチング方法 | |
TWI404140B (zh) | 乾蝕刻方法 | |
JP2006108268A (ja) | 強誘電体キャパシタ構造およびその作製方法 | |
CN102446724B (zh) | 一种制作栅极的方法 | |
CN102087989A (zh) | 浅沟槽隔离结构的制造方法 | |
KR100586758B1 (ko) | Tera 경질 마스크 물질을 위한 계내 플라즈마 에치 | |
TWI705492B (zh) | 用於不須氧化一單元及源極線之乾剝蝕之方法 | |
JP2007073840A (ja) | 半導体装置の製造方法 | |
KR20090044810A (ko) | 이온주입 마스크 및 그 마스크 형성방법 | |
JP4891864B2 (ja) | ビット線コンタクトプラグを形成する方法 | |
JP2004119905A (ja) | ポリシリコンエッチング方法 | |
JP5130652B2 (ja) | 金属膜のエッチング方法及び半導体装置の製造方法 | |
JP3082396B2 (ja) | 半導体装置の製造方法 | |
JP3704030B2 (ja) | 半導体装置の製造方法 | |
JP2006294842A (ja) | 半導体装置の製造方法 | |
JP2005129946A (ja) | ハードマスクのポストプラズマ洗浄プロセス | |
KR100516300B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
JP3748068B2 (ja) | プラズマエッチング処理方法 | |
JP3877461B2 (ja) | 半導体装置の製造方法 | |
KR100838483B1 (ko) | 반도체 소자의 게이트 식각방법 | |
JP2007042885A (ja) | 半導体製造方法 |