TW536726B - Semiconductor device and method for manufacturing the same - Google Patents

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TW536726B
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Taiwan
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channel
effect transistor
field effect
region
conductive field
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Application number
TW090125240A
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English (en)
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Akihiro Shimizu
Nagatoshi Ooki
Yusuke Nonaka
Katsuhiko Ichinose
Original Assignee
Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
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536726 A7 B7 五、發明説明（1 ) 技術領域 本發明係關於一種半導體裝置及其製造方法，特別是關 於一種在相同基板上有效應用於具有η通道導電型MISFET 及ρ通道導電型MISFET之半導體裝置及其製造技術者。 背景技術 搭載於半導體裝置之場效電晶體已知有稱為MISFET (Metal Insulator Semiconductor Field Effect Transistor)之絕 緣閘極型場效電晶體。該MISFET因為具有容易高積體化之 特徵，故廣泛作為構成積體電路之電路元件。 MISFET姑且不論為η通道導電型及ρ通道導電型，一般成 為具有通道形成區域、閘極絕緣膜、閘極、源極區域以及 汲極區域等之構成。閘極絕緣膜係設置於半導體基板之電 路形成面（一主面）之元件形成區域，例如以氧化石夕膜加以 形成。閘極係在半導體基板之電路形成面之元件形成區域 上介存閘極絕緣膜而設，例如以降低電阻值之雜質所導入 的多結晶矽膜加以形成。通道形成區域設於與閘極相對向 之半導體基板的區域（閘極正下方）。源極以及；及極區域以 設於通道形成區域之通道長方向之兩側的半導體區域（雜質 擴散區域）加以形成。 此外，在MISFET中，閘極絕緣膜由氧化膜組成者，一般 稱為 MOSFET (Metal Oxide Semiconductor Field Effect Transistor)。又，所謂通道形成區域係結合源極區域與沒極 區域之電流通路（通道）所形成之區域。 發明之概述 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536726 A7 _ B7__ 五、發明説明（2 ) 然而，在0· 1 μιη標準時代之超微細CMIS ( Complementary MIS)製程中，因為新材料的導入及MISFET之短通道效果抑 制等理由使低溫化進步。這是因為緣件中容易殘留起因於 製程之殘留應力。起因於製程之殘留應力作用於半導體基 板之電路形成面之表層部，亦即MISFET之通道形成區域。 在一般的CMIS (互補型MIS)製程中，例如在半導體基板 之電路形成面上形成層間絕緣膜時，在η通道導電型 MISFET及ρ通道導電型MISFET上使用相同材料之結果，在 相同的晶片中作用於MISFET之通道形成區域的應力約相 同。又，一般藉由製程的步驟，可謀求作用於η通道導電型 MISFET及ρ通道導電型MISFET之通道形成區域的應力降 低。 . … 又，就相對於通道形成區域之應力之電晶體的特性之變 化而言，在與汲極電流（Id)流動的方向（閘極長度方向）相同 的方向施加應力時，已知： (1) η通道導電型MISFET之汲極電流因壓縮應力減少，因 引拉應力增加。 (2) ρ通道導電型MISFET之汲極電流因壓縮應力增加，因 引拉應力減少。 然而，·其變化頂多不過在幾個％以下（文獻：IEEE TRANSACTIONS ON ELECTRON DEVICES. VOL.38. NO.4 APRIL 1991 p898至p900參照）。這是因為例如在閘極長度 尺寸為1 μηι之長度尺寸的製程世代中，可進行相當高溫長 時間之退火。 -5- 本紙張尺度適用中國國家榡準(CNS) Α4規格(21〇χ 297公釐) 536726 A7 B7 五、發明説明（3 ) 本發明者等檢討上述技術之結果，發現以下之問題點。 已知將MISFET之閘極長度微細化至0. 1 μιη附近，當低溫 化製程時增大殘留應力，且通道形成區域之應力對電晶體 特性產生之影響變得相當大。 例如，已知在形成MISFET之後改變兼做層間絕緣膜的自 行對準（Selfalign)連接用之電漿CVD氮化膜（藉由電漿CVD 法形成之氮化膜）之形成條件時，膜中的應力從壓縮方向向 引拉方向產生大的變化，因應於此，MISFET之電晶體特性 亦產生大的變化。將此顯示於圖2之沒極電流的層間絕緣膜 應力依存性。然而，圖中應力之值不僅顯現MISFET之通道 形成區域的内部應力，亦從覆膜厚的晶圓之翹曲換算求出 層間絕緣膜自身之值。 ， 應力所造成的影響，雖與上述文獻有相同之傾向，惟其 大小為10至20%，即增大一位數以上。再者，在η通道導電 型MISFET與ρ通道導電型MISFET上因應膜的應力，明顯顯 示汲極電流的增減為相反方向。 從而，改變層間絕緣膜等之形成條件並改變内部應力的 大小時，顯示η通道導電型MISFET及ρ通道導電型MISFET之 汲極電流相反的動.作，且具有所謂無法同時使兩元件之汲 極電流提昇之問題。 又，再者，在0. 1 μιη標準以下時，該應力產生的沒極電 流的變動將達± 10至20%以上，以致產生所謂η通道導電型 MISFET及ρ通道導電型MISFET之沒極電流的平衡變化的問 題。 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 536726 五、發明説明 本發明之目的係提供一種可謀求提昇11通道導電型場效電 晶體及p通道導電型場效電晶體之電流驅動能力的技術。兒 本發明之另一目的係提供一種在口通道導電型場效電晶體 及=通道導電型場效電晶體中，控制一方的電晶體之電流驅 動忐力的降低，提昇另一方之電晶體的電流驅動能力之 術。 本發明之上述及其他目的與新穎的特徵，依據本說明說 之敘述及所添附之圖示可知。 在本申請案中所揭.示之發明中，若簡要說明代表性的概 要’則如下述。 (1) 種半^肢裝置，其係具備有：η通道導電型場效電 晶體，其係在半導體基板一主面之第丨區域上構成有通道形 成區域；ρ通道導電型場效電晶體，其係在與半導體基板一 主面之第1區域相異之第2區域上構成有通道形成區域者， 其特徵在於， 上述η通道導電型場效電晶體之通道形成區域產生的内部 應力為引拉應力； 上述ρ通道導電型場效電晶體之通道形成區域產生的内部 應力為壓縮應力。 (2) —種·半導體裝置，其係具備有：^通道導電型場效電 晶體’其係在半導體基板一主面之第1區域上構成有通道形 成區域，Ρ通道導電型場效電晶體，其係在與半導體美板一 主面之第1區域相異之第2區域上構成有通道形成區域者， 其特徵在於， 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
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上述η通道導電型場效電晶體及上述p通道導電型場效電 晶體之通這形成區域產生的内部應力為壓縮應力時，上述p 通道導電型場效電晶體之通道形成區域產生的壓縮應力較 上述η通道導電型場效電晶體之通道形成區域產生的壓縮應 力大。 (3) —種半導體裝置，其係具備有：η通道導電型場效電 晶體，其係在半導體基板一主面之第丨區域上構成有通道= 成區域；ρ通道導電型場效電晶體，其係在與半導體基板二 主面之第1區域相異之第2區域上構成有通道形成區域者， 其特徵在於， 在上述η通道導電型場效電晶體及上述1)通道導電型場效 電晶體之通道形成區域產生的内部應力為引拉應力時，1 述η通道導電型場效電晶體之通道形成區域產生的引拉應力 較上述ρ通道導電型場效電晶體之通道形成區域產生的引 應力大。 (4) 種半‘體裝置，其係具備有：η通道導電型場效恭 晶體’其係在半導體基板一主面之第旧域上構成有通道二 成區域；Ρ通道導電型場效電晶體’其係在與半導體基板二 主面之第1區域相異之第2區域上構成有通道 其特徵在於， 在上述η通道導電型場效電晶體之通道形成區域產生引拉 以及在上述pia道導電型場效電晶體之通道形成區 域產生壓縮應力之膜中至少具有一方之膜。 (5) 如上方案（4)之半導體裝置，
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-8- 536726 A7 _____B7 五、發明説明（6 )
其中上述膜為氮化石夕糸之膜為以下之膜：以LP - CVD (Low Pressure-Chemical Vapor Deposition :減壓氣相化學 成長）法覆膜之氮化矽（例如Si#4)膜、以電漿CVD法覆膜之 氮化矽（例如Si#4)膜、以及以葉片熱CVD法覆膜之氮化矽 (例如Si3N4)膜等。 (6) 如上方案（4)之半導體裝置， 其中在上述η通道導電型場效電晶體之通道形成區域產生 引拉應力之膜，係以在上述半導體基板一主面上覆蓋上述η 通道導電型場效電晶體的方式形成之膜； 上述ρ通道導電型場效電晶體之通道形成區域產生壓縮應 力之膜，係以在上述半導體基板一主面上覆蓋上述^通道導 電型場效電晶體的方式形成之膜。 * (7) 如上方案（4)之半導體裝置， 其中上述η通道導電型場效電晶體之通道形成區域產生引 拉應力之膜係形成於上述η通道導電型場效電晶體之閘極或 上述閘極側壁之側壁空間； 上述ρ通道導電型場效電晶體之通道形成區域產生引拉應 力之膜係形成於上述ρ通道導電型場效電晶體之閘極或上述 閘極側壁之側壁空間。 (8) 種半導體裝置之製造方法，其係具備有：η通道導 電型場效電晶體，其係在半導體基板一主面之第m域上構 成有通道形成區域；pit道導電型場效電晶體’其係在與半 導體基板-主面之第i區域相異之第2區域上構成有通道形 成區域者，
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536726 A7 ------ ---B7 五、發明説明（7 ) 其係在形成上述n通道導電型場效電晶體及上述p通道導 電型場效電晶體之後，於上述11通道導電型場效電晶體之通 道形成區域產生引拉應力之膜以及上述ρ通道導電型場效電 晶體之通道形成區域產生壓縮應力之膜中，至少包括形成 一方之膜的步驟。 (9) 如上方案（8)之半導體裝置，其中上述膜為氮化矽 膜。 (10) —種半導體裝置之製造方法，其係具備有：η通道導 電型場效電晶體’其係在半導體基板一主面之第1區域上構 成有通道形成區域；ρ通道導電型場效電晶體，其係在與半 導體基板一主面之第丨區域相異之第2區域上構成有通道形 成區域者， 其係形成上述η通道導電型場效電晶體及上述1)通道導電 型場效電晶體之步驟； 在上述半導體基板一主面之第1區域及第2區域上形成在 上述ρ通道導電型場效電晶體之通道形成區域上產生壓縮應 力之絕緣膜的步驟； 在上述半導體基板一主面之第2區域之上述絕緣膜上選擇 性導入雜質，以緩和上述η通道導電型場效電晶體之通道形 成區域所產生之壓縮應力的步驟。 (11) 一種半導體裝置之製造方法，其係具備有：η通道導 電型場效電晶體，其係在半導體基板一主面之第1區域上構 成有通道形成區域；Ρ通道導電型場效電晶體，其係在與半 導體基板一主面之第1區域相異之第2區域上構成有通道形 _____~ 10 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536726 A7 B7 五、發明説明（8 成區域者， 其係形成上述η通道導電型場效電晶體及上述1)通道導電 型場效電晶體之步驟； 在上述半導體基板一主面之第1區域及第2區域上形成在 上述ρ通道導電型場效電晶體之通道形成區域上產生引拉應 力之絕緣膜的步驟； 在上述半導體基板一主面之第2區域之上述絕緣膜上選擇 性導入雜質’以緩和上述η通道導電型場效電晶體之通道形 成區域所產生之引拉應力的步驟。 以下說明本發明之重點部分的構成。 、本發明的重點係將作用於η通道導電型場效電晶體及ρ通 道導電型場效電晶體個別之通道形成區域應力的方向或大 小控制在個別的汲極電流增加的方向者。例如以下所述。 1 )以η通道導電型場效電晶體及ρ通道導電型場效電晶體變 更在半導體基板一主面上所形成之膜的材料，俾使對於11通 道導電型場效電晶體之通道形成區域作用引拉應力，對於ρ 通道導電型場效電晶體之通道形成區域作用壓縮應力。 2 )在壓縮應力作用於η通道導電型場效電晶體以及ρ通道導 電型場效電晶體之通道形成區域時，變更在半導體基板一 主面上所形成之膜的材料，俾使作用於η通道導電型場效電 晶體之通道形成區域的壓縮應力小於ρ通道導電型場效電晶 體之通道形成區域的壓縮應力。 3)在引拉應力作用於η通道導電型場效電晶體以及ρ通道導 電型場效電晶體之通道形成區域時，變更在半導體某板一 11 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐） 裝 訂 536726 A7 -------- B7 五、發明説明（9 )~' - --- 主面上所形成之膜的材料，俾使作用於η通道導電型場效電 晶體之通道形成區域的引拉應力小於ρ通道導電型場效電晶 體之通道形成區域的引拉應力。 根據上述方案，比起以一般製程形成的11通道導電型場效 電晶體以及Ρ通道導電型場效電晶體，更可同時增加η通道 導電型場效電晶體以及ρ通道導電型場效電晶體之汲極電 流。又’亦可某範圍内自由設定η通道導電型場效電晶體以 及ρ通道導電型場效電晶體之汲極電流比。 亦即’分別對η通道導電型場效電晶體之通道形成區域供 給引拉應力，對ρ通道導電型場效電晶體之通道形成區域供 給壓縮應力的結果，如圖2所示，因應作用於η通道導電型 場效電晶體以及ρ通道導電型場效電晶體之通道形成區域的 應力大小，在η通道導電型場效電晶體以及ρ瑪道導電型場 效電晶體同時增加汲極電流。 又’由於可個別控制作用於η通道導電型場效電晶體以及 ρ通道V笔型％效電晶體之通道形成區域之應力，因此可自 由控制η通道導電型場效電晶體以及ρ通道導電型場效電晶 體之汲極電流比。 此外，在此就幾個用語加以定義。 作用於場效電晶體之通道形成區域之引拉應力，即所謂 在通道形成區域為矽（Si)時，Si的晶格常數大於平衡狀態之 應力。 作用於場效電晶體之通道形成區域之壓縮應力，即所謂 在通道形成區域為石夕（S i)時’ S i的晶格常數小於平衡狀鮮之 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 536726 五、發明説明（10 ) 應力。 即所謂在場效電 晶體之通道形成 膜所具有的引拉應力， 區域產生引拉應力之應力 膜所具有的壓縮應力， 區域產生壓縮應力之應力 即所謂在場效電 晶體之通道形成 從而，本發明之主旨係通道形成區域之矽原子的原子間 距離在n通道導電型場效電晶體與？通道導電型場效電晶體 相異，換言之，即畸變的大小不$ ’再者，石夕原子間的距 離係η通道導電型場效電晶體之通道形成區域大於上述p通 道導電型場效電晶體之通道形成區域。 圖面之簡要說明 圖1係表示本發明實施型態之半導體裝置的概略構成之模 式剖視圖。 、 圖2係表示電流驅動能力與膜應力之關係特性圖。 圖3係用以製造圖1之半導體裝置的製程及（勻為 模式剖視圖）。 … 圖4係用以製造本發明實施型態2之半導體裝置的製程 ((a)、（b)、（c)及為模式剖視圖）。 圖5係用以製造本發明實施型態3之半導體裝置的製程 (U)、（b)及（c)為模式剖視圖）。 圖6係用以製造本發明實施型態4之半導體裝置的製裎 ((a)、（b)及（c)為模式剖視圖）。 王 圖7係表不本發明實施型態5之半導體裝置的概略構成之 模式剖視圖。 536726 五、發明説明（μ ?係表示本發明實施型態6之半導體裝置的概略 模式剖視圖。 圖9係表示本發明實施型態7之丰導栌 模式剖視圖。 之+導體裝置的概略構成之 “圖1〇係表示本發明實施型態8之半導體裝置的概略構成之 权式剖視圖。 一圖U係在本發明之實施型態3之半導體裝置的製造 不傾斜佈植步驟之模式剖視圖。 發明之實施型態 以下，參照圖面詳細說明本發明之實施型態。此外，在 用以說明發明之實施型態的全圖中， 口 Τ 具有相冋功能者附註 相同付號，並省略其重複之說明。 (實施型態1) 在本實施型態中，說明將本發明應用於具有電源電壓為i 至1.5 V、閘極長為〇.m.14陶左右之互補型 導體裝置之例。 + ，圖1係表示本發明實施型態之半導體裝置的概略構成之模 式剖視圖°圖2係表示電流驅動能力與膜應力之關係特性 圖。圖3係用以製造圖Μ導體裝置的製程((a)、（b)及⑷ 為模式剖視圖）。在圖丨及圖3中，朝向左側為η通道導電型 MISFET，右側為p通道導電型MISFET。 如圖1所示，本實施型態之半導體裝置例如係以由單姓晶 係組成之p型矽基板丨構成主體作為半導體基板。p型矽 1之電路形成面（一主面）係具有第广元件形成區域及第^件 -14 - 本纸張尺度適财S目家標準(CNS) A4規格(21Gx297公釐) 536726 A7 ---— B7 五、發明説明（12 ) 形成區域，該第1 TL件形成區域及第2元件形成區域係藉由 7G件間絕緣分離區域即例如淺槽隔離（SGi :讣⑴⑽ Groove Isolation)區域4互相劃分。第i元件形成區域形成有 p型井區域2及η通道導電型MISFET，第2元件形成區域形成 有η型井區域3及p通道導電型MISFET。淺槽隔離區域々在^ 型矽基板1之電路形成面形成淺槽，然後，在淺槽的内部選 擇性埋入絕緣膜（例如氧化膜）而形成。 η通道導電型MISFET主要係形成具有通道形成區域、閘 極絕緣膜5、閘極6、側壁空間9、源極區域及汲極區域之構 成。源極區域及汲極區域係形成具有n型半導體區域（擴張 區域）7及η型半導體區域1〇之構成。n型半導體區域7相對 於閘極6之側壁自行整合而形成，n型半導體區域1〇相對於 設置於閘極6側壁之側壁空間9自行整合而形成。n型半導體 區域10比η型半導體區域7形成更高濃度之雜質濃度。心 通道型導電型MISFET主要係形成具有通道形成區域、閘 極絕緣膜5、閘極6、側壁空間9、源極區域及汲極區域之構 成。源極區域及汲極區域係形成具有p型半導體區域（擴張 區域）8及p型半導體區域U之構成。p型半導體區域8相對 於閘極6之側壁自行整合而形成，n型半導體區域1〇相對於 設置於閘極6側壁之側壁空間9自行整合而形成。p型半導體 區域11比p型半導體區域8形成更高濃度之雜質濃度。 一 閘極6、η型半導體區域1〇及p型半導體區域u的各個表面 上元成有用以謀求低電阻化之石夕化物層（金屬·半導體反應 層）12。在p型矽基板1之電路形成面上形成例如由氧化; -15-
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膜組成之層間絕緣膜15。 在η通道導带 , .ι孓MISFET與層間絕緣膜15之間形成有作為 P产夕基板i的電路形成面產生引拉應力之第1氮，亦 , 、。在P通道導電型MISFET與層間絕緣獏15之 ^开1成有作為在？型碎基板1的電路形成面產生壓縮應力之 n化膜’亦gp氮化碎膜14。在本實施型態中，氮化石夕膜 b在p型矽基板丨的電路形成面上以覆蓋n通道導電型 MISFET之方式選擇性形成，氮化矽膜14在p型矽基板工的電 路形成面上以覆蓋P通道導電型MISFET之方式選擇性形成。 氮化石夕膜13及14係以例如電装cvd法加以形成。該氮化 f膜b及14稭著改變其形成條件（反應氣體、壓力、溫度及 冋頻電力），可控制在？型矽基板丨之電路形成面產生的應 =。在本實施型態中，氮化矽膜13例如將膜形成時之高頻 私力叹為J 〇〇至400 W之低電力化，以將P型矽基板i之電路 形成面產生的應力控制在引拉方向者。I化矽膜14係將例 如膜形成時之南頻電力設定為600至700〜之高電力，而將P 型矽基板1之電路形成面上所產生之應力向壓縮方向控制者。 如此，由於所形成的氮化矽膜13存在有+7〇〇至+8〇〇 Mpa 左右的引拉應力，且氮化矽膜U存在有-9〇〇至_丨〇〇〇 Mpa左 右的壓縮應力，因此在n通道導電型MISFET之通道形成區 域產生引拉應力，在p通道導電型MiSF£T之通道形成區域 產生壓縮應力。結杲，如圖2所示，與未覆蓋氤化矽膜13極 -16- 本紙張尺度適用中國國家標準(CNS) Α4規格(210Χ 297公爱)
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14之情況比較’ n通道導電型MISFET之汲極電流提昇ι〇至 1)〇/。’ p通道導電型MiSFET之汲極電流提昇15至2〇%。此 外’上述的應力如上所述，主要係施加於與通道型成區域 之及極電流（Id)流動的方向（閘極長度方向）相同之方向。 繼之，使用圖3說明本實施型態丨之半導體裝置的製造方 法。 首先，準備具有比電阻1 〇 Q cm之單結晶石夕組成的p型石夕 基板1 (以下簡稱為P型基板），之後，在P型基板丨之電路形 成面選擇性形成p型井區域2及η型井區域3。 繼之，在ρ型基板1之電路形成面形成淺槽隔離區域4作為 區隔苐1元件形成區域及第2元件形成區域（活性區域）之元 件間分離區域。該淺槽隔離區域4在ρ型基板丨的電路形成面 形成淺槽（例如300 [nm]左右深度之溝），然後，在在ρ型基 板1的電路形成面上例如以CVD法形成由氧化矽膜組成的絕 緣膜’之後’藉由CMP (化學機械研磨：Chemical Mechanical P〇llshmg)法進行平坦化，俾使僅在淺槽的内部 殘留絕緣膜而形成。 然後’進行熱處理以在ρ型基板1之電路形成面之元件形 成區域形成例如由厚度2至3 nm左右之氧化矽膜組成的閘極 、’’巴緣膜5 ’之後，在ρ型基板1之電路形成面上的全面以cvd 法形成例如厚度150至200 nm左右厚度的多結晶石夕膜，再於 多結晶矽膜上進行圖案化以形成閘極6。多結晶石夕膜在沉積 中或沉積後導入降低電阻值之雜質。 繼而，在未形成閘極6之ρ型井區域2的部分以離子佈植法 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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選擇性導入作為雜 域（擴張區％ m I )，以形成一對之n型半導體區 分以離子佈植法選… 成問極…型井區域3的部 成一對之主道 作為雜質之氟化硼（BF2)，以形 ^ ^ ^ P +導體區域（擴張區域）8。n型半導體區域7之 =係=光阻遮罩覆蓋_s形成區域之狀態進行。又，㈣ :七體區域8之形成係以光阻遮罩覆蓋處卿成區域之狀態 ^申的‘入係以加速能源1至5 KeV、劑量1至2 x 〇 / cm的條件進仃。又，氟化硼的導入係以加速能源1至$
KeV、劑置1至2χ 1〇15/咖2的條件進行。將到此為止的步驟 顯示於圖3( a)。 、 士圖3 ( b)所示，在閘極6之側壁形成例如閘極長度 方向之膜厚50至70 _左右的側壁空間9。側壁空間9以cvD 法在P型基板1之電路形成面上全面形成例如由氧化矽膜或 是氣化賴組成的絕緣膜1後，在絕緣膜上藉由進行RIE (ReaCtive Icm Etching)等異方性蝕刻加以形成。 然後，在未形成閘極6及側壁空間9之？型井區域2的部分 以離子佈植法選擇性導入雜質例如砷（As)，以形成一對η型 半導體區域10，而後，在未形成閘極6及側壁空間9之〇型井 區域3的部分以離子佈植法選擇性導入雜質例如氟化硼 (BF2)，以-形成一對ρ型半導體區域η。η型半導體區域⑺之 形成係以利用光阻遮罩覆蓋pMIS形成區域之狀態進行。砷 的導入係以加速能源35至衫KeV、劑量2至4>< 1〇i5/cm2的條 件進行。又’氟化硼的導入係以加速能源4〇至5〇 KeV、劑 量2至4 X 1015/cm2的條件進行。
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536726 A7 B7 五、發明説明 在驟中形成有n型半導體區域7及n型半導體區域1〇 組成的源極以及汲極區域。又，形成有ρ型半導體區域8及卩 型半導體區域1 1組成的源極以及汲極區域。 、”蠢之在除去自然氧化膜並露出閘極6以及半導體區域 (10 11)之表面後’在包括上述表面上的ρ型基板^之電路形 成面上之全面以濺鍍法形成高融點金屬膜例如鎳…膜， 然後’進熱處理’在使閘極6之碎（Si)與錄（c。)膜之鎮反應 亚在閘極6的表面形成矽化物（〇〇3以層12，並使半導體區域 〇0 ’ 11)之矽（Si)與鎳（Co)膜之鎳反應並在半導體區域表面 形成矽化物（C〇Six)層12 ;之後，將形成有矽化物層12之區 域外的未反應的鎳膜予以選擇性的除去，其後進行熱處理 並活性化矽化物層12。 然後’在p型基板丨的電路形成面上之全面以電漿Cvd法 形成絕緣膜，例如100至12〇 nm左右厚度的氮化矽膜13。氮 化矽膜13之形成例如係以高頻電力設為35〇至4〇〇 w，或是 反應至内壓力3 00至3 50 Torr之條件進行。. 繼之，使用光蝕刻技術對氮化膜丨3進行圖案化，如圖3 ( c) 所不’形成選擇性覆蓋^通道導電型misFET之氮化臈π。 亦即’除去P通道導電型MISFET之通道形成區域上之氮化 膜13。如此形成之氮化膜丨3係可選擇性在n通道導電型 MISFET之通道形成區域產生引拉之應力。 然後’在p型基板1之電路形成面上之全面，以電漿Cvd 法形成絕緣膜，例如1〇〇 nm左右膜厚之氮化矽膜14。氮化 石夕膜14之形成例如以高頻電力6⑽至7〇〇 w或是反應室内壓 本紙k㈣财g g家鮮(CNS)I4規格(2iq 536726
力5至1 〇 Torr的條件進行。 繼之，使用光姓刻技術對氮化膜14進行圖案化，如圖3(c) 所不，形成選擇性覆蓋p通道導電型MISFET2氮化膜Μ。 亦即，除去p通道導電型MISFET之通道形成區域上之氮化 膜14。如此形成之氮化膜14係可選擇性在p通道導電型 MISFE丁之通道形成區域產生壓縮應力。 在P型基板1的電路形成面上之全面上以電漿CVD法形成 例如由氧化矽膜組成之層間絕緣膜丨5，之後，以cMp法平 坦化層間絕緣膜15之表面。此後，以週知的技術形成連接 孔以及金屬配線層而完成。 就氮化矽膜13以及14的加工方法而言，使用等方性乾蝕 刻及濕蝕刻。在使用異方性乾蝕刻時，於閘極段差部殘留 氮化矽膜，亦可使應力的效果減弱。 在本實施型態1中，由於以直接連接於閘極6之氮化矽膜 控制應力，因此效率最佳。尤其是在源極區域及汲極區域 之雜質活性化等高溫熱處理結束之後，由於形成應力控制 用之氮化矽膜，因此約可照原樣殘存有膜應力。再者，在 提昇電流驅動能力之同時·，由於可除去寬的隔離膜區域等 之Si化矽膜，因此可降低隔離膜區域之寄生電容。氮化石夕 膜與氧化石夕膜比較其介零率較高。 此外，在本實施型態i中，亦可省略氮化矽膜14。當然， 雖使p通道導電型MISFET之電流驅動能力提昇的效果變 小，惟可簡略其製造步驟。又，氮化矽膜13亦可以葉片熱 CVD法形成，俾使氮化矽膜13及14同時產生壓縮應力或引 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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五、發明説明（18 ) 拉應力，其應力大小相異亦可。 要言之，本實施型態丨之重點係在n通道導電型及p通道導 電型MISFET中，將至少一方之通道型成區域上產生應力的 方向及大小改變至汲極電流增加的方向。 又，在本實施型態1中，設定氮化矽膜13的厚度時，可防 止氮化石夕膜14在加工時之溢流蝕刻產生的膜減。此外，兩 膜的膜厚並無任何規定。 再者，改變氮化石夕膜的形成方法作為改變膜應力之方法 除了改變上述貫加型悲之南頻電力的方法之外，列舉有下 述之方法： 1 )改變原料氣體的方法：在形成氮化矽膜丨3時使用§丨仏、 NH3及N2，在形成氮化矽膜14時除去Nh3使用SiH4及n2。 2)改變形成溫度的方法：使氮化矽膜13形成時的溫度高於 氮化矽膜14之形成溫度。 3 )改變壓力的方法：使氮化矽膜13形成時的壓力高於氮化 矽膜14之形成壓力。 主要在引拉氮化矽膜13 當然，亦可複合上述任一組合 形成時之應力側，將氮化矽膜14設在壓縮應力側為重要。 又’使用葉片熱CVD法之氮化膜的形成方法，愈降低膜 形成時之壓力或愈提高溫度可在引拉側使膜應力應用於氣 化矽膜13。 (實施型態2) 本實施型態2係以簡略化上述實施型態1之製造步驟為目 標者。圖4係用以製造本發明實施型態2之半導體裝置的事
本紙張尺度適用中國國家標準(CNS) ΑΘ
私（（a)、（b)、（c)及（d)為模式剖視圖）。 、如圖4( a)所示，以與上述實施型態丨相同的製程，形成n 通道導電型及Ρ通道導電型MISFET及矽化物層12。 、薩之，在p型基板1之電路形成面上全面以電漿CVD法形 成、、€緣膜，例如丨〇〇至丨2〇 nm左右膜厚之氮化矽膜η。氮化 矽膜13之形成例如以高頻電力35〇至4〇〇 w的條件進行。 ^後在P型基板1之電路形成面上全面以電漿法形 成氧化矽膜13A之絕緣膜。該氧化矽膜13八為p_TE〇s或〇广 TEOS氧化膜。 使用光蝕刻技術對氧化膜13A及氮化矽膜13依序進行圖案 化，如圖4(b)所示，形成選擇性覆蓋n通道導電型misfet 之氧化臈13A及氮化矽膜13。亦即，除去p通道導電型 MISFET之通道形成區域上之氧化膜13A及氮化矽膜η。如 此开y成之氮化膜13係可選擇性在n通道導電型之通 道形成區域產生引拉之應力。 繼之，如圖4(c)所示，在p型基板丨之電路形成面上全面 以電㈣VD法形成絕緣膜，例如⑽nm左右膜厚之氮化石夕 膜14。氮化矽膜14之形成例如以高頻電力6〇〇至7〇〇 w的條 件進行。 ” 使用光蝕刻技術對氮化膜14進行圖案化，如圖4(旬所 不，形成選擇性覆蓋η通道導電型MISFET之氮化矽膜Μ。 亦即，除去p通道導電型MISFE丁之通道形成區域上之氮化 矽膜14。如此形成之氮化膜14係可選擇性在p通道導電型 MISFET之通道形成區域產生壓縮應力。在該步驟中，氧化
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石夕膜1 3 A成為加工氮化矽膜14時之蝕刻擋片。亦即，可抑制 氮化石夕膜14加工時之溢流蝕刻產生氮化矽膜13之薄膜化。 次之’如圖4(d)所示，在p型基板1的電路形成面上之全.面 上以電漿CVD法形成例如由氧化石夕膜組成之層間絕緣膜 ^ ’之後，以CMP法平坦化層間絕緣膜15之表面。此後， 以週知的技術形成連接孔以及金屬配線層而完成。 根據本實施型態2，再加上上述實施型態1之功效，可大 幅提升氮化矽膜14的加工控制性。結果，可均一且薄膜化 氮化矽膜13及14之膜厚。 (實施型態3) 在本實施型態中，就應用本發明在電源電壓為1至丨.5 v ’閘極長為〇· 1至〇· 14 μπι左右之互，補型MISFE丁之半導體裝 置之例加以說明。 本實施型態3係以簡略化上述實施型態1之製造步驟為目 標者。圖5係用以製造本發明實施型態3之半導體裝置的製 私（（a) ( b)及（c)係模式剖視圖）。在圖5中，朝向左側為n 通道導電型MISFET，右側為ρ通道導電型]y[ISFET。 如圖5( a)所示，以與上述實施型態1相同的製程，形成n 通這導電型及ρ通道導電型MISFET及矽化物層12之後，在ρ 型基板1之電路形成面上全面以電漿CVD法形成絕緣膜，其 係在p通道導電型MISFET之通道形成區域產生壓縮應力之 氮化石夕膜16。而氮化石夕膜16之形成例如以高頻電力3 5 〇至 400 W的條件進行。 繼之，覆蓋p通道導電型MISFET上，且在p型基板i之電 -23-
裝 訂
五、發明説明（21 ) 路形成面上形成η通道導電型MI贿上具 膜，之後’如圖5(b)所 之先阻 罩，在m且胺上： 膜11作為雜質導入用遮 !r、Ge S A 氮化石夕膜16中，以離子佈植法導入 二二二二^啊等雜質”…圖中之符號 17係V入上述雜質之氮化矽膜。 除去光阻膜R，之後，如圖5(C)所示，在P型基板！ 的电路形成面上之全面上電喂 膜組成之層間絕緣膜15，之==例如由氧化梦 之後以CMP法平坦化層間絕緣 ㈣之表面。此後，以週知的技術形成連接孔以及金屬配 線層而完成。 如此所獲得之P通道導電型MISFET上之氮化石夕膜“具有 - 800至- 1000 Mpa之壓縮應力，並於p通道導電型misfe丁之 通道幵y成區域產生壓縮應力。另外，n通道導電型 上之氮化矽膜1 7的應力明顯緩和，約成為零的狀熊。亦 即，可緩和η通道導電型MISFET之通道形成區域之屋縮應 力。結果，與未覆蓋氮化矽膜16時之情況相比，p通道導電 型MISFET之汲極電流上升15至2〇%。此時，n通道導電型 MISFET之及極電流雖然應用兩壓縮應力之氣化石夕膜1 6，但 卻沒有降低。 這是因為藉由離子佈植的衝擊破壞氮化矽膜丨6之結晶性 的緣故。從而，關察氮化矽膜之剖面可知殘留有已破壞之 痕跡。此外，在本實施型態中，雖僅將雜質導入η通道導電 型MISFET上之氮化矽膜，惟若有明確的緩和效果之差，雜 質本身意可為η&ρ通道導電型MISFET上之兩方。然而，此 -24- 536726 五、發明説明（22 時必須η通道導電型miSFET上 外 或藉由離子佈植所破壞的區 獏中的雜質量大，、 小’亦即應力緩和效果不僅左右大導。入又，該破壞區域的大 能量的大小變大。例如，在本實施二雜 型廳FET上之氮化石夕膜中的㈣ϋ逼導電 導電型薦FET上之氮切财 ⑽道 _目同的功效。此外，期望所導入的= 化矽膜16中。這是因為離子佈 在虱 造成不良影響之情況的緣故。^㈣下部_啦丁 裝 子本實㈣態巾，錢切_的覆収選擇性離 =件完成為止之間的熱處理步驟以二 為取…右為低於該程度之熱處理，則因 壞之氮化矽膜再結晶的情況大致上沒有。斤皮 丨:的應力之狀態作為殘留應力在元件完成後大致上亦= 根據本實施型態3，藉由對氮化矽膜16佈植雜質之離子佈 植’因為可緩和或使膜中的應力逆向’即使以本方式亦可 獲付舆實施型態」相同的功效。藉此，與上述實施型能“匕 較，由於氮化石夕膜之覆膜步驟一次完成，因此可省略第2氮 化石夕膜之覆膜步驟與其加工步驟，可簡略化製造步驟。當 然，错由離子佈植感變膜應力/亦可在Ρ通道導電型MISFET 側:此時，p型基板1之電路形成面上的全面上形成氮化石夕 膜。用以在產生引拉至在11通道導電型MISFE 丁上之通道形 成區域氮化矽膜之應力後，僅以離子佈植法選擇性導入上 25- 本紙張尺^標準(CNS) A4規公爱丁 五、發明説明（23 ) 述雜質至P通道導電型MISFE 丁上之氮化石夕膜。又，就離子 佈植於氮切膜中之離子種類（雜f)而言，幾比較重㈣ 子以低濃度離子佈植可獲得本效果，因效率佳，故無限定 為哪一種離子。 又就本貫施型態之應力緩和用的離子佈植而言，對於 矽基板（晶圓）雖顯示應用垂直的離子佈植之情況，惟如圖 ^ (模式剖視圖）所示，亦可應用傾斜離子佈植。此時，覆 蓋MISFET之閘極之氮化矽膜16之閘極側 亦可導人雜質。結果，可更獲得應力緩和效果。 ^ (實施型態4) 本貫施型態4係本發明之實施型態丨之半導體裝置之製造 方法的變形例。使用圖6((3)、（b)及⑷係模式剖視圖）= 說明。 如圖6(a)所示，以與上述實施型態丨相同的製程，形成^ 通道導電型及Ρ通道導電型MISFET及矽化物層12。 繼之，在p型基板1之電路形成面上全面以電漿cvd法形 成絕緣膜，例如100至120 nm左右膜厚之氮化矽膜13。氮化 矽膜13之形成例如以高頻電力35〇至4〇〇 w的條件進行。 然後，使用光蝕刻技術對氮化矽膜丨3進行圖案化，如圖 6(b)所示，形成選擇性覆蓋η通道導電型MISFET之氮化石^ 膜13。亦即，除去ρ通道導電型MISFET之通道形成區域上 之氮化矽膜13。如此形成之氮化膜13係可選擇性在η通道導 電型MISFET之通道形成區域產生引拉之應力。 繼之，如圖6(c)所示，在p型基板1之電路形成面上全面 -26- 536726 A7 B7 五、發明説明（24 ) 以電漿CVD法形成絕緣膜，例如100至120 nm左右膜厚之氮 化矽膜14。氮化矽膜14之形成例如以高頻電力600至700 W 的條件進行。 在p型基板1的電路形成面上之全面上以電漿CVD法形成 例如由氧化矽膜組成之層間絕緣膜1 5，之後，以CMP法平 坦化層間絕緣膜1 5之表面。此後，以週知的技術形成連接 孔以及金屬配線層而完成。 在本實施型態4中，在p通道導電型MISFET上僅存在有氮 化矽膜14。另外，η通道導電型MISFET上存在有氮化矽膜 13及氮化矽膜14。結果，ρ通道導電型MISFET之通道形成 區域雖產生大的壓縮應力，惟可缓和在η通道導電型 MISFET之通道形成區域產生的應力。在本，實施型態中，與 未覆蓋氮化矽膜時之情況相比，ρ通道導電型MISFET之汲 極電流上升15至20%。此時，η通道導電型MISFET之汲極電 流大致上沒有變化。 此外，主要增加η通道導電型MISFET之汲極電流時，先 選擇性在ρ通道導電型MISFET上形成氮化矽膜14，之後， 全面形成氮化矽膜1 3。 將本實施型態之步驟與第1及第2實施型態比較時，可省 略以光蝕刻除去的步驟η通道導電型MISFET之氮化矽膜 14。結果，可較第1及第2實施型態簡略步驟。 此外，在本實施型態中，藉著改變氮化矽膜13及14之膜 厚及改變其膜應力之大小，亦可同時提昇η通道導電型及ρ 通道導電型MISFET之汲極電流。例如，在上述實施型態 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 536726 A7 B7 五、發明説明（25 ) 中，藉由將氮化矽膜π之膜厚設為130至150 nm，然後將氮 化矽膜14之膜厚设為50至80 nm，亦不會因氮化矽膜14減小n 通道導電型MISFET之汲電流提高效果。 (實施型態5) 圖7係表示本發明實施型態5之半導體裝置的概略構成之 模式剖視圖’圖中23係具有引拉應力之塗布氧化膜（s〇G (Spin On Glass)膜）。 本η施型悲5之半導體裝置係作為控制應力之膜及構造 者，組合上述應用例中任一例者。例如，如圖7所示，在包 έ閘極6正上方之ρ型基板1的電路形成面全面上形成具有自 行整合連接製程用之壓縮應力之氮化矽膜19，之後，在氮 化石夕膜19上形成具有引拉應力之s〇G膜23，然後，在s〇g膜 23進行圖案，選擇性在η通道導電型MISFET上殘留s〇G膜23 者。在η通道導電型MISFET側上，以3〇(}膜23之引拉應力消 去氮化矽膜19的壓縮應力。 (實施型態6) 圖8係表示本發明實施型態6之半導體裝置的概略構成之 核式剖視圖，圖中20係由具有壓縮應力之氮化矽膜組成的 側壁空間，21係具有應力之閘極，22係具有壓縮應力之閘 極0 本κ %型態6之半導體裝置如圖8所示，係控制上述應力 之膜且改變構造之半導體裝置，其係用以控制應力並組 合：將上述實施型態1之側壁空間9變更為由具有壓縮應力 之氮化矽膜組成的側壁空間2〇，又，將閘極6變更為由具有 引拉應力之材料的閘極21，又，將閘極6變更為由具有壓縮 ______ -28- 本紙張尺度適用中®國家標準(CNS) A4規格(210 X 297公釐） A7
…力之材料的閘極22 (包括構造變更）者。 之絲祖辦以控制上述應力之膜且改變構造者，係以閘極6 '，更的組合控制應力時之例’列舉有—側的閘極6特 ^ ¥入多的雜質（Ge，Si)。又，閘極6為聚金屬構造亦可。 用以控制應力之膜且改變構造者，亦可η通道導電型 ΜΙ = Ε 丁及Ρ通道導電型MISFET改變絕緣膜亦可。例如，11通 道導電型MISFET及ρ通道導電型MISFET中任一個應用氮= 石夕膜與氧化矽膜之積層膜等。 (實施型態7) “圖9係表示本發明實施型態7之半導體裝置的概略構成之 模式剖視圖。本實施型態之半導體裝置如圖9所示，用以控 制應麗之膜且改變構造者，與上述實施型態丨相同雖應用層 間絕緣膜的一部份之氮化矽膜，惟不僅在n通道導電型 MISFET之閘極6上直接形成具有引拉應力之氮化矽膜u， 在P通道導電型MISFET之閘極6上直接形成具有壓縮應力之 氮化矽膜14，並於平坦化層間絕緣膜丨5的表面之後，在^通 道導電型MISFET之閘極6上形成具有引拉應力之氮化矽膜 24，在p通道導電型…^叩丁之閘極6上形成具有引拉應力之 氮化矽膜25者。 如此構成時，一側的氮化矽膜之除去變為容易。 (實施型態8) 圖10係表示本發明實施型態8之半導體裝置的概略構成之 模式剖視圖。 本實施型態8之半導體裝置係成為S0I (SiUc〇n 〇n -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐） 536726 A7 B7 五、發明説明（27 )
Insulator)基板30之SOI構造。SOI基板30係例如成為具有支 持基板30A、在該支持基板30A上設置之絕緣層30B及設置 於該絕緣層30B上之半導體層30C之構成。支持基板30A係 例如由單結晶矽組成之p型矽基板所形成，絕緣層30B例如 以氧化膜矽膜形成，半導體層30C例如以單結晶矽組成之p 型半導體形成。半導體層30C分割為複數個元件形成部，在 各元件形成部形成有η通道導電型MISFET或p通道導電型 MISFET。在η通道導電型MISFET所形成之半導體層30C之 元件形成部形成ρ型井區域，在ρ通道導電型MISFET所形成 之半導體層30C之元件形成部形成η型井區域。 由於SOI構造之半導體層30C的厚度薄，因此更增加應力 的效果。又，在SOI構造時，可藉由改變絕緣層（埋入層） 3 0B的厚度或在絕緣層30B選擇性導入雜質進行應力控制。 結果，在享受本發明的功效之同時，可享受SOI構造之優 點。 又，在包含 SRAM (Static Random Acc.ess Memory)、 DRAM (Dynamic Random Access Memory)及快閃等之記憶 體產品中，至少在其記憶單元之周邊電路或邏輯電路部分 應用本發明之構造，更可獲得高性能之記憶體產品。 以上，雖依據上述實施型態具體說明根據本發明者所研 創之發明，惟本發明並不限定於上述實施型態者，在不脫 離其要旨之範圍内當然可作種種變更。 若簡單說明根據本說明書中所揭示之發明中具代表性之 發明所獲得的功效，則如下述。 _-30- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536726 A7 _____ B7 五、發明説明（28 ) 根據本發明，可謀求提昇η通道導電型場效電晶體及p通 道導電型場效電晶體之電流驅動能力。 又’根據本發明，在η通道導電型場效電晶體及ρ通道導 電型場效電晶體中，可謀求控制一側之電晶體降低電流驅 動能力，且另一側之電晶體提昇電流驅動能力。 而且，由於可個別控制作用在η通道導電型場效電晶體及 Ρ通道導電型場效電晶體之通道形成區域之應力，因此亦可 在某範圍内自由設定η通道導電型場效電晶體及ρ通道導電 型％效電晶體之没極電流比設定。 產業上利用之可能性
如上所述，有關本發明之半導體裝置係應用於具有η通道 導電型場效電晶體及ρ通道導電型場效電晶體之半導體裝置 為有益，又，應用於記憶體IC (Integrated Circuit)、邏輯1C 或是具有記憶功能及邏輯功能之混成1C等之半導體產品為 有用。 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂

Claims (1)

  1. 536726 第090125240號專利申請案 中文申請專利範圍替換本(92年4月) 8 8 8 8 A BCD ru 六、申請專利範圍 1. 一種半導體裝置，其特徵在於：其係具備有：η通道導 電型場效電晶體’其係在半導體基板一主面之第1區域 上構成有通道形成區域；Ρ通道導電型場效電晶體，其 係在與半導體基板一主面之第1區域相異之第2區域上 構成有通道形成區域者， 在上述η通道導電型場效電晶體之通道形成區域產生 的内部應力與上述ρ通道導電型場效電晶體之通道形成 區域產生的内部應力為各自相異。 2. —種半導體裝置，其特徵在於：其係具備有：η通道導 電型場效電晶體，其係在半導體基板一主面之第1區域 上構成有通道形成區域；ρ通道導電型場效電晶體，其 係在與半導體基板一主面之第1區域相異之第2區域上 構成有通道形成區域者， 在上述η通道導電型場效電晶體之通道形成區域之矽 原子間隔，係與上述ρ通道導電型場效電晶體之通道形 成區域之矽原子間隔的大小或各種畸變的大小相異。 3. —種半導體裝置，其特徵在於：其係具備有：η通道導 電型場效電晶體，其係在半導體基板一主面之第1區域 上構成有通道形，成區域；ρ通道導電型場效電晶體，其 係在與半導體基板一主面之第1區域相異之第2區域上 構成有通道形成區域者， 在上述η通道導電型場效電晶體之通道形成區域之矽 原子間隔，係較上述ρ通道導電型場效電晶體之通道形 成區域之矽原子間隔寬。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 町 線 申清專利範園 H請專利範圍第！項之半導體裳置， 導電型場效電晶體之通道形成 ”中上述n通逍 引拉應力； 4屋生的内邵應力為 上述ρ通遒導電型場效電晶 内部應力為壓縮應力。 a k迢形成區域產生的 5·如申請專利範圍第i項之半 道導電型場效電晶體及上述 /、中备上述η通 通道形成區域產生的内部應二广型％效電晶體之 道導電型場效電晶體之通道力力產時生’上述_ 力，係大於上述η通道導電 -產生的壓縮應 域產生的壓縮應力。 …日日體之通道形成區 :μ專利輕圍矛i項之半導體裝置 運導電型場效電晶體及上述㈣ 中田上述η通 ;成區域產生的内部應力為引拉應二 :導電型場效電晶體之通道形成區域 = 力，係大於上述ρ通道導電刑曰 引拉I； 域產生的引拉應力。 土〜日日通道形成區 7. 一種半導體裝置，直牿 電型場效電晶體，其係;半具備有：n通道導 上構成有通道形成區域；卩通道^刑^面^第1區域 係在與半導體基板一主面之二導「“场效電晶體，其 構成有通道形成區域者， m域相井又第2區域上 電m!!l下膜中之至少-方者:對上述η通道導 …0如通道形成區域產生引拉應力之膜、 2- 210X297 公釐） 本紙張尺度it财g a^^(CNS) 536726 A8 B8 C8 D8 六、申請專利範圍 以及對上述p通道導.電型場效電晶體之通道形成區域產 生壓縮應力之膜。 8. 如申請專利範圍第7項之半導體裝置，其中上述膜為氮 化矽系之膜。 9. 如申請專利範圍第7項之半導體裝置，其中上述η通道 導電型場效電晶體之通道形成區域產生引拉應力之 膜，係以在上述半導體基板一主面上覆蓋上述η通道導 電型場效電晶體的方式形成之膜； 上述ρ通道導電型場效電晶體之通道形成區域產生壓 縮應力之膜，係以在上述半導體基板一主面上覆蓋上 述ρ通道導電型場效電晶體的方式形成之膜。 10. 如申請專利範圍第7項之半導體裝置，其中上述η通道 導電型場效電晶體之通道形成區域產生引拉應力之膜 係形成於上述η通道導電型場效電晶體之閘極或上述閘 極侧壁之側壁空間； 上述ρ通道導電型場效電晶體之通道形成區域產生引 拉應力之膜，係形成於上述ρ通道導電型場效電晶體之 閘極或上述閘極侧壁之侧壁空間。 11. 如申請專利範圍第7至9項中任一項之半導體裝置，其 中為了在上述η通道導電型場效電晶體之通道形成區域 產生應力而覆膜之膜中包括的雜質濃度，係與為了在 上述ρ通道導電型場效電晶體之通道形成區域產生應力 而覆膜之膜中包括的雜質濃度相異。 12. 如申請專利範圍第7至9項中任一項之半導體裝置，其 -3- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 536726 A、申請專利範圍 中係於以下膜中之至少—、 之雜質··為了在上述11通遒：：導1有用以緩和膜應力 成區域產生應力而覆膜之膜、包型場效電晶體之通遒形 電型場效電晶體之通遒#⑨以及為了在上述p通遒導 膜。 、元成區域產生應力而覆膜之 I3·如申請專利範圍第u项之半 述η通道導電型場效電曰Μ、 V、中為了在上 ㈣、π 〈通道形成區域產生岸力而 覆膜❹、以及為了在上逑 ：力而 結晶性相異。 覆版…’兩者之膜中的 Η·如申請專利範圍第η項之半導體裝置， 未到達上述膜的底層。 八中上述誰貝 15· —種半導體裝置之製造方法，其· 之半導體裝置係具備有：_道^万所製造 係在半導體基板一主面之第晶體，其 Β · π、苦禮+ ， 次上構成有通這形成區 域而Ρ通逍導電型場效電晶體，其係在與半導體基板一 ::1區域相異之第2區域上構成有通道形成區域 者，孩製造方法係包含： U A 道：成以下膜中之至少-方的步驟：在形成上述η通道 導通型場效電晶體及上述ρ通遒導電型場效電晶於之 後’對上述η通道導電型場效電晶體之通道形成區域產 生引拉應力之膜、以及對上述ρ通道導電型場效電晶體 之通道形成區域產生壓縮應力之膜。 16.如申請專利範圍第15項之半導體裝置的製造方法，其 4 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 536726 8 8 8 8 A BCD 六、申請專利範圍 中上述膜為氮化矽膜。 17. —種半導體裝置之製造方法，其特徵在於：其所製造 之半導體裝置係具備有：η通道導電型場效電晶體，其 係在半導體基板一主面之第1區域上構成有通道形成區 域；ρ通道導電型場效電晶體，其係在與半導體基板一 主面之弟1區域相異之弟2區域上構成有通道形成區域 者，該製造方法係包含： 形成上述η通道導電型場效電晶體及上述ρ通道導電 型場效電晶體之步驟， 裝 在上述半導體基板一主面之第1區域及第2區域上形 成絕緣膜的步騾，該絕緣膜係對上述ρ通道導電型場效 電晶體之通道形成區域上產生壓縮應力者； 在上述半導體基板一主面之第2區域之上述絕緣膜上 選擇性導入雜質，以緩和對上述η通道導電型場效電晶 體之通道形成區域所產生之壓縮應力的步騾。 18. —種半導體裝置之製造方法，其特徵在於：其所製造 之半導體裝置係具備有：η通道導電型場效電晶體，其 係在半導體基板一主面之第1區域上構成有通道形成區 域；ρ通道導電型場效電晶體，其係在與半導體基板一 主面之第1區域相異之第2區域上構成有通道形成區域 者，該製造方法係包含： 形成上述η通道導電型場效電晶體及上述ρ通道導電 型場效電晶體之步驟， 在上述半導體基板一主面之第1區域及第2區域上形 -5- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 536726 8 8 8 8 A B c D 六、申請專利範圍 成絕緣膜的步騾，該絕緣膜係對上述p通道導電型場效 電晶體之通道形成區域上產生引拉應力者； 在上述半導體基板一主面之第2區域之上述絕緣膜上 選擇性導入雜質，以緩和對上述η通道導電型場效電晶 體之通道形成區域所產生之引拉應力的步驟。 19. 如申請專利範圍第1 8項之半導體裝置的製造方法，其 中上述雜質的導入係以上述雜質相對於上述半導體基 板垂直離子佈植之方法，或以上述雜質相對於上述半 導體基板傾斜離子佈植之方法進行。 裝 20. —種半導體裝置，其特徵在於：其係具備有形成於半 導體基板上之η通道導電型場效電晶體以及ρ通道導電 型場效電晶體者， 覆蓋有膜，該膜係產生應力以使得上述η通道導電型 場效電晶體之通道形成區域之矽原子間隔與上述ρ通道 導電型場效電晶體之通道形成區域之矽原子間隔的大 小或各種畸變的大小相異者。 線 21. —種半導體裝置，其特徵在於：其係具備有形成於半 導體基板上之η通道導電型場效電晶體以及ρ通道導電 型場效電晶體者’ 覆蓋有膜，該膜係產生應力以使得上述η通道導電型 場效電晶體之通道形成區域之矽原子間隔大於上述pit 道導電型場效電晶體之通道形成區域之矽原子間隔 者。 22. —種半導體裝置，其特徵在於：其係具備有形成於半 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 536726 A BCD 六、申請專利範圍 導體基板上之η通道導電型場效電晶體以及p通道導電 型場效電晶體者， 覆蓋有膜，該膜係對上述η通道導電型場效電晶體以 及ρ通道導電型場效電晶體之通道形成區域產生應力 者； 上述膜係構成為：對上述η通道導電型場效電晶體之 通道形成區域所產生之應力與對上述ρ通道導電型場效 電晶體之通道形成區域所產生之應力係相異。 23. —種半導體裝置，其特徵在於：其係具備有形成於半 導體基板上之η通道導電型場效電晶體以及ρ通道導電 型場效電晶體者’ 為了對上述η通道導電型場效電晶體之通道形成區域 產生應力而包含於所覆膜之膜中之雜質的濃度，係與 為了對上述ρ通道導電型場效電晶體之通道形成區域產 生應力而包含於所覆膜之膜中之雜質的濃度相異。 24. —種半導體裝置，其特徵在於：其係具備有形成於半 導體基板上之η通道導電型場效電晶體以及ρ通道導電 型場效電晶體者9 其係於以下膜中之至少一方中導入有用以緩和膜應 力之雜質：為了對上述η通道導電型場效電晶體之通道 形成區域產生應力而覆膜之膜、以及為了對上述ρ通道 導電型場效電晶體之通道形成區域產生應力而覆膜之 膜。 25. —種半導體裝置，其特徵在於：其係具備有形成於半 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 裝 町 線 536726 ABCD 六、申請專利範圍 導體基板上之η通道導電型場效電晶體以及p通道導電 型場效電晶體者’ 為了對上述η通道導電型場效電晶體之通道形成區域 產生應力而覆膜之膜、以及為了對上述ρ通道導電型場 效電晶體之通道形成區域產生應力而覆膜之膜中，兩 者膜中之結晶性破壞方式相異。 26. 如申請專利範圍第20至25項中任一項之半導體裝置， 其中上述η通道導電型場效電晶體之通道形成區域產生 的内部應力為引拉應力； 上述ρ通道導電型場效電晶體之通道形成區域產生的 内部應力為壓縮應力。 27. 如申請專利範圍第20至25項中任一項之半導體裝置， 其中在上述η通道導電型場效電晶體及上述ρ通道導電 型場效電晶體之通道形成區域產生的内部應力為壓縮 應力時，上述ρ通道導電型場效電晶體之通道形成區域 產生的壓縮應力較上述η通道導電型場效電晶體之通道 形成區域產生的壓縮應力大。 28. 如申請專利範圍第20至25項中任一項之半導體裝置， 其中在上述η通道導電型場效電晶體及上述ρ通道導電 型場效電晶體之通道形成區域產生的内部應力為引拉 應力時，上述η通道導電型場效電晶體之通道形成區域 產生的引拉應力較上述ρ通道導電型場效電晶體之通道 形成區域產生的引拉應力大。 29. 如申請專利範圍第20至25項中任一項之半導體裝置， -8- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 536726 A B c D 六、申請專利範圍 其中上述膜係以覆蓋閘極或閘極絕緣膜或場效電晶體 之膜構成。 30. 如申請專利範圍第20至25項中任一項之半導體裝置， 其中上述膜係在上述η通道導電型場效電晶體上與在上 述ρ通道導電型場效電晶體上之膜厚相異。 31. —種半導體裝置，其特徵在於：其係具備有形成於半 導體基板上之η通道導電型場效電晶體以及ρ通道導電 型場效電晶體者， 施加於上述η通道導電型場效電晶體之通道形成區域 之沒極電流流動的方向之殘留應力為引拉應力； 施加於上述ρ通道導電型場效電晶體之通道形成區域 之沒極電流流動的方向之殘留應力為壓縮應力。 32. —種半導體裝置，其特徵在於：其係具備有形成於半 導體基板上之η通道導電型場效電晶體以及ρ通道導電 型場效電晶體者’ 施加於上述ρ通道導電型場效電晶體之通道形成區域 之汲極電流流動的方向之壓縮應力，係大於施加於上 述η通道導電型場效電晶體之通道形成區域之汲極電流 流動的方向之壓縮應力。 33. —種半導體裝置，其特徵在於：其係具備有形成於半 導體基板上之η通道導電型場效電晶體以及ρ通道導電 型場效電晶體者’ 施加於上述η通道導電型場效電晶體之通道形成區域 之沒極電流流動的方向之引拉應力，係大於施加於上 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536726 A B c D 々、申請專利範圍 述P通道導電型場效電晶體之通道形成區域之汲極電流 流動的方向之引拉應力。 34. —種半導體裝置，其特徵在於：其係具備有形成於半 導體基板上之η通道導電型場效電晶體以及p通道導電 型場效電晶體者’ 上述η通道導電型場效電晶體之通道形成區域之汲極 電流流動的方向之矽原子間隔，係大於上述ρ通道導電 型場效電晶體之通道形成區域之沒極電流流動的方向 之矽原子間隔。 裝 35. —種半導體裝置，其特徵在於：其係具備有形成於半 導體基板上之η通道導電型場效電晶體以及ρ通道導電 型場效電晶體者’ 上述η通道導電型場效電晶體之通道形成區域之汲極 電流流動的方向之矽原子間隔，係與上述ρ通道導電型 場效電晶體之通道形成區域之汲極電流流動的方向之 矽原子間隔的大小或各別畸變的大小相異。 線 36. 如申請專利範圍第3 1至35項中任一項之半導體裝置， 其中上述η通道導電型場效電晶體與上述ρ通道導電型 場效電晶體上覆蓋絕緣膜：， 上述η通道導電型場效電晶體上之上述絕緣膜的應 力，係與上述ρ通道導電型場效電晶體上之上述絕緣膜 的膜應力相異。 37. 如申請專利範圍第36項之半導體裝置，其中其係於以 下膜中之至少一方中導入有用以緩和膜應力之雜質： -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536726 A8 B8 C8 D8 、申請專利範圍 上述η通道導電型場.效電晶體上之上述絕緣膜、以及上 述ρ通道導電型場效電晶體上之上述絕緣膜。 38. —種半導體裝置的製造方法，其特徵在於：其所製造 之半導體裝置係具備有形成於半導體基板上之η通道導 電型場效電晶體以及ρ通道導電型場效電晶體者，該製 造方法包含以下步騾： 覆蓋絕緣膜之步騾，該絕緣膜係對上述η通道導電型 場效電晶體之通道形成區域及對上述ρ通道導電型場效 電晶體之通道形成區域產生壓縮應力者； 對上述η通道導電型場效電晶體上之上述絕緣膜導入 雜質，以缓和上述絕緣膜之壓縮應力的步騾。 39. —種半導體裝置的製造方法，其特徵在於：其所製造 之半導體裝置係具備有形成於半導體基板上之η通道導 電型場效電晶體以及ρ通道導電型場效電晶體者’該製 造方法包含以下步騾·· 覆蓋絕緣膜之步騾，該絕緣膜係對上述η通道導電型 場效電晶體之通道形成區域及對上述ρ通道導電型場效 電晶體之通道形成區域產生引拉應力者； 對上述ρ通道導電型場效電晶體上之上述絕緣膜導入 雜質，以緩和上述絕緣膜之引拉應力的步騾。 40. 如申請專利範圍第38或39項中任一項之半導體裝置的 製造方法，其中上述絕緣膜為氮化矽膜。 41. 一種半導體裝置，其特徵在於：其係具備有：支持基 板、形成於上述支持基板上之絕緣層、形成於上述絕 -11 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 裝 玎 線 536726 8 8 8 8 A B c D 六、申請專利範圍 緣層上之半導體層、在上述半導體層之第1通道形成區 域所構成之η通道導電型場效電晶體以及在上述半導體 層之第2通道形成區域所構成之ρ通道導電型場效電晶 體， 在上述η通道導電型場效電晶體與上述ρ通道導電型 場效電晶體中， 藉由改變上述絕緣層的厚度，使上述η通道導電型場 效電晶體之通道形成區域產生引拉應力，且使上述ρ通 道導電型場效電晶體之通道形成區域產生壓縮應力。 42. —種半導體裝置，其特徵在於，其係具備有：支持基 板、形成於上述支持基板上之絕緣層、形成於上述絕 緣層上之半導體層、在上述半導體層之第1通道形成區 域所構成之η通道導電型場效電晶體以及在上述半導體 層之第2通道形成區域所構成之ρ通道導電型場效電晶 體， 在上述η通道導電型場效電晶體與上述ρ通道導電型 場效電晶體中5 藉由在上述絕緣層導入雜質，使上述η通道導電型場 效電晶體之通道形成區域產生引拉應力，且使上述ρ通 道導電型場效電晶體之通道形成區域產生壓縮應力。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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