DE102009023237A1 - Verformungsumwandlung in biaxial verformten SOI-Substraten zur Leistungssteigerung von p-Kanal- und n-Kanaltransistoren - Google Patents

Verformungsumwandlung in biaxial verformten SOI-Substraten zur Leistungssteigerung von p-Kanal- und n-Kanaltransistoren Download PDF

Info

Publication number
DE102009023237A1
DE102009023237A1 DE102009023237A DE102009023237A DE102009023237A1 DE 102009023237 A1 DE102009023237 A1 DE 102009023237A1 DE 102009023237 A DE102009023237 A DE 102009023237A DE 102009023237 A DE102009023237 A DE 102009023237A DE 102009023237 A1 DE102009023237 A1 DE 102009023237A1
Authority
DE
Germany
Prior art keywords
active
area
deformation
silicon
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102009023237A
Other languages
English (en)
Other versions
DE102009023237B4 (de
Inventor
Jan Hoentschel
Stefan Flachowsky
Andy Wei
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Dresden Module One LLC and Co KG, GlobalFoundries Inc filed Critical GlobalFoundries Dresden Module One LLC and Co KG
Priority to DE102009023237A priority Critical patent/DE102009023237B4/de
Priority to US12/784,819 priority patent/US8062952B2/en
Publication of DE102009023237A1 publication Critical patent/DE102009023237A1/de
Application granted granted Critical
Publication of DE102009023237B4 publication Critical patent/DE102009023237B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Abstract

In modernen SOI-Bauelementen wird eine hohe Zugverformungskomponente auf der Grundlage einer global verformten Halbleiterschicht erreicht, während gleichzeitig eine gewisse kompressive Verformung in p-Kanaltransistoren hervorgerufen wird, indem in geeigneter Weise ein Aspektverhältnis von Höhe zu Länge der jeweiligen aktiven Gebiete eingestellt wird. Es wurde erkannt, dass die schließlich erreichte Verteilung der Verformung in den aktiven Gebieten stark von dem Aspektverhältnis der aktiven Gebiete abhängt. Somit kann durch Auswählen eines moderat geringen Aspektverhältnisses von Höhe zu Länge für n-Kanaltransistoren ein wesentlicher Anteil der anfänglichen Zugverformungskomponente bewahrt werden. Andererseits wird ein moderat großes Aspektverhältnis von Höhe zu Länge im p-Kanaltransistor zu einer kompressiven Verformungskomponente in einem zentralen Oberflächengebiet des aktiven Gebiets.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet der integrierten Schaltungen und betrifft insbesondere die Herstellung von Transistoren mit verformten Kanalgebieten und Anwendung von verspannungsinduzierenden Quellen, etwa global verformte Siliziumsubstrate und dergleichen, um die Ladungsträgerbeweglichkeit im Kanalgebiet eines MOS-Transistors zu erhöhen.
  • Beschreibung des Stands der Technik
  • Im Allgemeinen wird eine Vielzahl von Prozesstechnologien aktuell zur Herstellung integrierter Schaltungen eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche zwischen stark dotierten Drain- und Source-Gebieten und einem invers oder schwach dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist, gebildet sind. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, ist durch eine Gateelektrode gesteuert, die in unmittelbarer Nähe des Kanalgebiets angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals aufgrund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Daher ist die Leitfähigkeit des Kanalgebiets ein wichtiger Faktor, der das Leistungsverhalten von MOS-Transistoren bestimmt. Somit ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständige Verringerung der Transistorabmessungen zieht jedoch eine Reihe von damit verknüpften Problemen nach sich, etwa eine geringere Steuerbarkeit des Kanals, was auch als Kurzkanaleffekt bezeichnet wird, und dergleichen, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Beispielsweise muss die Dicke der Gateisolationsschicht, die typischerweise ein oxidbasiertes Dielektrikum ist, bei einer Verringerung der Gatelänge ebenfalls reduziert werden, wobei eine geringere Dicke des Gatedielektrikums zu erhöhten Leckströmen führen kann, woraus sich Beschränkungen für oxidbasierte Gateisolationsschichten bei ungefähr 1 bis 2 Nanometer ergeben. Somit erfordert die kontinuierliche Größenverringerung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise das Neuentwickeln sehr komplexer Prozesstechniken, um beispielsweise Kurzkanaleffekte, wobei die Skalierung oxidbasierter Gatedielektrika im Hinblick auf die akzeptablen Leckströme nunmehr die tolerierbaren Grenzen erreicht hat. Es wurde daher vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente ebenfalls zu erhöhen, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet bei einer vorgegebenen Kanallänge verbessert wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu Technologiestandards unter Anwendung geringerer Gatelängen, wobei viele der Probleme vermieden oder zumindest zeitlich hinausgeschoben werden, die mit Prozessanpassungen in Zusammenhang mit der Bauteilskalierung auftreten.
  • Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets hervorgerufen wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet entlang der Kanallängsrichtung für eine standardmäßige Kristallorientierung die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits kann eine uniaxiale kompressive Verformung in dem Kanalgebiet für die gleiche Konfiguration wie zuvor die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einführung einer Verspannungs- oder Verformungstechnologie in den Fertigungsablauf für integrierte Schaltungen ist ein sehr vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art von Halbleitermaterial betrachtet werden kann, das die Herstellung schneller Leistungsträgerbauelemente ermöglicht, ohne dass teure Halbleitermaterialien erforderlich sind, wobei viele der gut etablierten Fertigungstechniken weiterhin eingesetzt werden können.
  • In einigen Vorgehensweisen wird eine externe Verspannung, die beispielsweise durch permanente Deckschichten, Abstandshalterelementen und dergleichen hervorgerufen wird, in den Versuch eingesetzt, eine gewünschte Verformung innerhalb des Kanalgebiets zu erzeugen. Obwohl dies ein vielversprechender Ansatz ist, hängt der Vorgang des Erzeugens der Verformung in dem Kanalgebiet durch Anwenden einer spezifizierten externen Verspannung von der Wirksamkeit des Verspannungsübertragungsmechanismus für die externe Verspannung, die beispielsweise durch Kontaktschichten, Abstandshalter und dergleichen, hervorgerufen wird, in das Kanalgebiet zum Erzeugen der gewünschten Verformung ab. Somit müssen für unterschiedliche Transistorarten unterschiedlich verspannte Deckschichten vorgesehen werden, was zu einer Vielzahl von zusätzlichen Prozessschritten führt, wobei insbesondere zusätzliche Lithographieschritte deutlich zu den gesamten Herstellungskosten beitragen. Die Menge des verspannungsinduzierenden Materials und insbesondere dessen innerer Verspannungspegel können ebenfalls nicht in beliebiger Weise erhöht werden, ohne das wesentliche Entwurfsänderungen erforderlich sind.
  • In anderen Vorgehensweisen wird eine verformungsinduzierende Halbleiterlegierung innerhalb der Drain- und Sourcegebiete vorgesehen, die eine spezifizierte Art an Verspannung auf das Kanalgebiet ausübt, um damit eine gewünschte Art der Verformung darin zu erzeugen. Beispielsweise wird eine Silizium/Germaniumlegierung häufig für diesen Zweck eingesetzt, um eine kompressive Verspannungskomponente in dem benachbarten Kanalgebiet von beispielsweise p-Kanaltransistoren zu erzeugen, um damit die Beweglichkeit von Löchern in dem entsprechenden p-Kanal zu erhöhen. In komplexen Anwendungen werden zwei oder mehr der zuvor genannten verformungsinduzierenden Mechanismen kombiniert, um den Gesamtverformungsgrad, der in dem jeweiligen Kanalgebieten erreicht wird, weiter zu steigern. Diese verformungsinduzierenden Mechanismen können jedoch als „lokale” Mechanismen betrachtet werden, da die Verformung in und über dem entsprechenden aktiven Gebiet für den betrachteten Transistor hervorgerufen wird, wobei die schließlich erreichte Verformungskomponente in dem Kanalgebiet wesentlich von den gesamten Bau teilabmessungen abhängt. Das heißt, typischerweise beruhen diese lokalen verformungsinduzierenden Mechanismen auf der Verspannungsübertragungsfähigkeit über andere Bauteilkomponenten, etwa über Gateelektroden, Abstandshalterelemente, die an Seitenwänden der Gateelektroden ausgebildet sind, und hängen auch von den lateralen Abmessungen der Drain- und Sourcegebiete und dergleichen ab. Folglich kann die Größe der Verformung in dem Kanalgebiet wesentlich von der betrachteten Technologie abhängen, da typischerweise kleiner Bauteilabmessungen zu einer überproportionalen Verringerung der jeweiligen verformungsinduzierenden Mechanismen führen. Beispielsweise wird das Erzeugen von Verformung mittels einer dielektrischen Deckschicht, etwa einer Kontaktätzstoppschicht, häufig eingesetzt, wobei jedoch der Betrag der inneren Verspannung des entsprechenden dielektrischen Materials durch abscheideabhängige Bedingungen beschränkt ist, während gleichzeitig das Verringern der Bauteilabmessungen, beispielsweise das Verringern des Abstands zwischen zwei benachbarten Transistorelementen, eine ausgeprägte Verringerung der Schichtdicke erforderlich macht, was in einer Reduzierung der schließlich erreichten Verformungskomponente endet. Aus diesen Gründen beträgt typischerweise die Größe der Verformung in dem Kanalgebiet, die durch lokale verformungsinduzierende Mechanismen erreicht wird, einige hundert MPa, wobei eine weitere Zunahme dieses Wertes beim Weiteren reduzieren der Bauteilgröße schwer erreichbar ist.
  • Aus diesem Grunde wurde erneut zunehmend das Interesse anderen Mechanismen zugewandt, in denen ein moderater Grad an Verformung in einer globalen Weise erzeugt werden kann, d. h. auf Maßstab einer Halbleiterscheibe, so dass entsprechende aktive Gebiete der Transistorelemente in einem global verformten Halbleitermaterial erzeugt werden, wodurch eine „direkte” Verformungskomponente in den jeweiligen Kanalgebieten bereitgestellt wird. Beispielsweise kann als eine der frühesten Verformungstechniken ein Siliziummaterial epitaktisch auf einer geeignet gestalteten „Pufferschicht” aufgewachsen werden, um eine verformte Siliziumschicht zu erhalten. Beispielsweise kann eine Silizium/Germanium-Pufferschicht, die mit ihrer im Wesentlichen natürlichen Gitterkonstante aufgebracht wird, verwendet werden, um darauf eine verformte Siliziumschicht herzustellen, die eine moderat hohe biaxiale Zugverformung von 1 GPa oder höher aufweist, wobei dies von der Gitterfehlanpassung zwischen der Pufferschicht und der verformten Siliziumschicht abhängt beispielsweise ergibt eine im Wesentlichen entspannte Silizium/Germaniumschicht mit einem Anteil von ungefähr 20 Atomprozent Germanium eine biaxiale Zugverformung für eine entsprechende epitaktisch aufgewachsene Siliziummaterialschicht von 1,3 GPa, was deutlich höher ist im Vergleich zu den Verformungspegeln, die durch die zuvor beschriebenen loka len verformungsinduzierenden Mechanismen erreicht werden. Die globale biaxiale Verformung in dem Silizium führt zu einer Zunahme des Grades an Degeneration des Leitungsbandes, wodurch zwei Mengen an lokalen Minima mit unterschiedlicher effektiver Elektronenmasse erzeugt werden. Eine geeignete Wiederbevölkerung dieser Energiezustände führt daher zu einer höheren Elektronenbeweglichkeit und somit zu einem höheren Durchlassstrom von n-Kanaltransistoren.
  • Das Erzeugen einer global verformten Siliziumschicht kann ebenfalls effizient auf der Grundlage einer SOI-(Silizium-auf-Isolator-)Architektur mittels komplexer Scheibenverbundtechniken erreicht werden. Das heißt, eine verformte Siliziumschicht wird auf der Grundlage einer geeignet gestalteten Pufferschicht hergestellt, wie dies zuvor beschrieben ist, und die entsprechende Siliziumschicht wird auf eine Trägerscheibe übertragen, die darauf ausgebildet eine Siliziumdioxidschicht aufweist. Nach dem Verbinden der verformten Siliziumschicht mit der Trägerscheibe wird die verformte Halbleiterschicht abgespalten, beispielsweise durch Einbau einer geeigneten Sorte, etwa Wasserstoff, Helium und dergleichen, wobei die zuvor erzeugte Verformung im Wesentlichen aufgrund der Haftung des verformten Siliziummaterials an dem Material der Trägerscheibe beibehalten wird. Somit kann eine global verformte Siliziumschicht auch in Anwendungen bereitgestellt werden, in denen eine SOI-Architektur zumindest für leistungsorientierte Transistorelemente erforderlich ist.
  • Das Bereitstellen einer global verformten Siliziumschicht kann als ein sehr vielversprechender Ansatz betrachtet werden, um stark verformte Transistorelemente herzustellen, beispielsweise auf der Grundlage einer SOI-Architektur. Eine weitere Zunahme der Leistung komplexer CMOS-Bauelemente erfordert jedoch eine geeignete Verformungstechnologie auch für p-Kanaltransistoren, für die die biaxiale Zugverformung in der global aufgebrachten Siliziumschicht zu einer Leistungsbeeinträchtigung führen kann. In diesem Falle wird der Unterschied der Ladungsträgerbeweglichkeit zwischen n-Kanaltransistoren und p-Kanaltransistoren sogar noch weiter vergrößert, wodurch zu einem noch stärkeren Ungleichgewicht des Leistungsverhaltens in komplexen CMOS-Bauelementen beigetragen wird, wodurch diese Vorgehensweise wenig attraktiv ist für aufwendige Anwendungen. Es wurde jedoch beobachtet, dass eine weitere Zunahme der globalen Zugverformung in verformten SOI-Substraten, was unter Anwendung einer höheren Germaniumkonzentration in der Silizium/Germanium-Pufferschicht möglich ist, die Löcherbeweglichkeit eine geringfügige Zunahme zeigt. Diese hohen Verformungspegel sind jedoch schwer erreichbar aufgrund der deutlich erhöhten Wahrscheinlichkeit des Erzeugens von Dislokationen, die zu einem Rela xationsmechanismus des Verformungspegels oberhalb einer gewissen kritischen Dicke der Halbleiterschicht führen. Ein höherer Grad an Dislokationen kann jedoch zu einer Verringerung des gesamten Transistorverhaltens führen, wodurch die Vorteile in n-Kanaltransistoren, die durch das Bereitstellen einer global verformten Siliziumschicht erreicht werden, verringert oder sogar aufgehoben werden. Andererseits ist es äußerst schwierig, eine global kompressiv verformte Halbleiterschicht bereitzustellen, beispielsweise auf der Grundlage einer Silizium/Kohlenstoff-Pufferschicht, da geeignete Abscheidetechniken zum Aufwachsen einer Silizium/Kohlenstofflegierung sehr schwer auf der Grundlage von Massenproduktionsabläufen zu steuern sind.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Verfahren und Techniken zur Verbesserung des Leistungsverhaltens von Halbleiterbauelementen auf der Grundlage eines global verformten siliziumbasierten Halbleitermaterials, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung Techniken und Halbleiterbauelemente, in denen ein effizienter verformungsinduzierender Mechanismus eingerichtet wird, indem ein global verformtes siliziumbasiertes Halbleitermaterial bereitgestellt wird, das bessere Verformungsbedingungen für eine Art an Transistor eines CMOS-Bauelementes ergibt. Die negative Auswirkung der globalen Verformungskomponente auf die andere Transistorart kann deutlich verringert werden oder es kann eine geeignete Verformungskomponente innerhalb eines Teils entsprechender aktiver Gebiete erzeugt werden, indem die Geometrie des aktiven Gebiets in geeigneter Weise ausgewählt wird. Es wurde erkannt, dass eine Modifizierung der globalen Verformungskomponente beim Bilden aktiver Gebiete in der global verformten Halbleiterschicht auf der Grundlage von Grabenisolationsstrukturen auftreten kann, aufgrund einer Wechselwirkung der Isolationsstruktur mit dem verformten Halbleitermaterial innerhalb des aktiven Gebiets. Gemäß den hierin offenbarten Prinzipien kann der Grad der Verformungsmodifizierung auf der Grundlage eines Aspektverhältnisses, d. h. eines Verhältnisses von Höhe und Länge eines aktiven Gebiets, bestimmt werden, wodurch die Möglichkeit geschaffen wird, in geeigneter Weise die Art und die Größe der resultierenden Verformungskomponente lokal innerhalb einzelner aktiver Gebiete einzustellen. In einigen anschaulichen hierin offenbarten Aspekten wird das Aspektverhältnis eines aktiven Gebiets eines Transistorelements, das eine Verformungskomponente erfordert, die entgegengesetzt zur globalen Verformungskomponente der Halbleiterausgangsschicht ist, so gewählt, dass eine gewünschte Verformungskomponente zumindest innerhalb eines Teils eines Kanalgebiets des Transistors erreicht wird, wodurch eine Auswirkung der globalen Verformungskomponente kompensiert oder sogar überkompensiert wird. Beispielsweise wird für eine gegebene Dicke der anfänglichen siliziumbasierten Halbleitermaterialschicht eine geeignete Länge des aktiven Gebiets so gewählt, dass die gewünschte gegensätzliche Verformungskomponente in zumindest einem Teil des Kanalgebiets erhalten wird. In ähnlicher Weise werden die aktiven Gebiete von Transistorelementen, die eine Verformungskomponente entsprechend der anfänglichen globalen Verformungskomponente erfordern, geeignet so gestaltet, dass ein besseres Gesamtleistungsverhalten erreicht wird, indem beispielsweise der relative Einfluss der Grabenisolationsstruktur in Bezug auf die Verringerung der anfänglichen globalen Verformungskomponente reduziert wird. Folglich wird in einigen anschaulichen Ausführungsformen das Leistungsverhalten von n-Kanaltransistoren und p-Kanaltransistoren auf der Grundlage einer einzelnen globalen Verformungskomponente erreicht, wodurch zu geringeren Herstellungskosten im Vergleich zu CMOS-Bauelemente beigetragen wird, die die gleiche Leistung besitzen, die auf der Grundlage lokaler Verformungstechnologien erhalten wird.
  • Ein anschauliches, hierin offenbartes Verfahren umfasst das Bereitstellen einer Silizium enthaltenden Halbleiterschicht über einem Substrat, wobei die Silizium enthaltende Halbleiterschicht eine biaxiale Verformung einer ersten Art besitzt. Das Verfahren umfasst ferner das Bilden einer Grabenisolationsstruktur in der Silizium enthaltenden Halbleiterschicht, um ein aktives Gebiet zu bilden, das ein Oberflächengebiet mit einer biaxialen Verformung einer zweiten Art besitzt, die sich von der ersten Art unterscheidet. Des Weiteren umfasst das Verfahren das Bilden eines Transistorelements einer ersten Leitfähigkeitsart in und über dem aktiven Gebiet, wobei das Oberflächengebiet einen Teil eines Kanalgebiets des Transistorelements repräsentiert.
  • Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden eines ersten aktiven Gebiets und eines zweiten aktiven Gebiets in einer verformten Silizium enthaltenden Halbleiterschicht, die über einem Substrat eines Halbleiterbauelements gebildet ist. Das erste aktive Gebiet besitzt ein erstes Aspektverhältnis von Höhe zu Länge, um eine Verformungskomponente von entgegengesetzter Art im Vergleich zu einer anfänglichen Art an Verformung der Silizium enthaltenden Halbleiterschicht zumindest in einem zentralen Oberflächengebiet des ersten aktiven Gebiets zu erhalten. Des Weiteren wird das zweite aktive Gebiet so gebildet, dass es ein zweites Aspektverhältnis aufweist, um damit die anfängliche Art der Verformung zumindest in einem zentralen Oberflächengebiet des zweiten aktiven Gebiets zu bewahren. Das Verfahren umfasst ferner das Bilden eines ersten Transistors in und über dem ersten aktiven Gebiet mit einem Kanalgebiet, das zumindest einen Teil des zentralen Oberflächengebiets des ersten aktiven Gebiets enthält. Des Weiteren umfasst das Verfahren das Bilden eines oder mehrerer Transistoren in und über dem zweiten aktiven Gebiet mit einem Kanalgebiet, das zumindest in den Teil des zentralen Oberflächengebiets des zweiten aktiven Gebiets enthält.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst eine erste Grabenisolationsstruktur, die in einer Silizium enthaltenden Halbleiterschicht gebildet ist, wobei die erste Grabenisolationsstruktur ein erstes aktives Gebiet mit einem ersten Aspektverhältnis von Höhe zu Länge begrenzt und das einen ersten zentralen Oberflächenbereich mit einer Verformung einer ersten Art aufweist, wobei das erste aktive Gebiet ferner ein erstes zentrales Körpergebiet mit einer Verformung einer zweiten Art, die sich von der ersten Art unterscheidet, besitzt. Das Halbleiterbauelement umfasst ferner eine zweite Grabenisolationsstruktur, die in der Silizium enthaltenden Halbleiterschicht ausgebildet ist und lateral ein zweites aktives Gebiet begrenzt, das ein zweites Aspektverhältnis von Höhe zu Länge besitzt, das kleiner ist als das erste Aspektverhältnis von Höhe zu Länge. Das zweite aktive Gebiet umfasst einen zweiten zentralen Oberflächenbereich mit einer Verformung der zweiten Art, wobei das zweite aktive Gebiet ferner ein zweites zentrales Körpergebiet mit einer Verformung der zweiten Art aufweist. Das Halbleiterbauelement umfasst ferner einen ersten Transistor, der in und über dem ersten aktiven Gebiet hergestellt ist, wobei ein Teil eines Kanalgebiets des ersten Transistors in dem ersten zentralen Oberflächenbereich hergestellt ist. Schließlich umfasst das Halbleiterbauelement einen zweiten Transistor, der in und über dem zweiten aktiven Gebiet gebildet ist, wobei ein Teil eines Kanalgebiets des zweiten Transistors in dem zweiten zentralen Oberflächenbereich gebildet ist.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Aspekte der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a schematisch eine Querschnittsansicht eines Halbleiterbauelements mit einer global verformten siliziumbasierten Halbleiterschicht zeigt, die auf einem vergrabenen isolierenden Material gemäß anschaulicher Ausführungsformen gebildet ist;
  • 1b–1d schematisch Querschnittsansichten von Halbleiterbauelementen zeigen, die Grabenisolationsstrukturen zum Bilden aktiver Gebiete mit unterschiedlichen Aspektverhältnissen von Höhe zu Länge aufweisen, um damit eine unterschiedliche Art an Verformungsmodifizierung innerhalb der aktiven Gebiete gemäß anschaulicher Ausführungsformen zu erreichen;
  • 1e schematisch eine Querschnittsansicht eines Halbleiterbauelements zeigt, in welchem das Aspektverhältnis von Höhe zu Länge auf der Grundlage einer größeren Schichtdicke gemäß noch weiterer anschaulicher Ausführungsformen eingestellt wird;
  • 1f schematisch eine Querschnittsansicht des Halbleiterbauelements in einer weiter fortgeschrittenen Fertigungsphase zeigt, wobei aktive Gebiete für unterschiedliche Transistorarten vorgesehen sind, und wobei jedes aktive Gebiet ein geeignetes Aspektverhältnis besitzt, um die Leistung der jeweiligen Transistorelemente gemäß noch weiterer anschaulicher Ausführungsformen zu steigern;
  • 1g schematisch eine Querschnittsansicht eines Halbleiterbauelements in einer frühen Fertigungsphase zeigt, in der mehrere aktive Gebiete vorgesehen sind, wovon jedes einen Oberflächenbereich mit einer entgegengesetzten Verformungskomponente im Vergleich zu der anfänglichen Verformungskomponente besitzt, um mehrere einzelne Transistorelemente gemäß anschaulicher Ausführungsformen herzustellen;
  • 2a schematisch eine Querschnittsansicht eines Halbleiterbauelements in einer frühen Fertigungsphase zeigt, in der eine siliziumbasierte Halbleiterschicht mit unterschiedlicher Dicke vorgesehen wird, um das Einstellen eines geeigneten Aspektverhältnisses für unterschiedliche Transistorarten gemäß anschaulicher Ausführungsformen zu verbessern;
  • 2b und 2c schematisch Querschnittsansichten des Halbleiterbauelements gemäß unterschiedlicher Prozessstrategien zeigen, um einen lokalen Unterschied in der Schichtdicke gemäß anschaulicher Ausführungsformen zu ermöglichen; und
  • 2d schematisch das Halbleiterbauelement in einer weiter fortgeschrittenen Fertigungsphase zeigt, in der Transistoren in und über aktiven Gebieten mit unterschiedlichen Aspektverhältnissen gebildet sind, was auf der Grundlage einer unterschiedlichen Höhe möglicherweise in Verbindung mit einer unterschiedlichen Länge gemäß noch weiterer anschaulicher Ausführungsformen erreicht wird.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Die vorliegende Erfindung stellt Techniken und Halbleiterbauelemente bereit, in denen aufwendige Transistorelemente enthalten sind, die auf der Grundlage eines global verformten Halbleitermaterials hergestellt werden können, das in einigen anschaulichen Ausführungsformen auf einer vergrabenen isolierenden Schicht bereitgestellt wird, wobei ein Moderatoranteil der anfänglichen Verformungskomponente während der diversen Fertigungsphasen für eine Art an Transistor bewahrt wird, während ein negativer Einfluss der anfänglichen Verformungskomponente verringert werden kann oder sogar in eine entgegengesetzte Verformungskomponente für die andere Art an Transistoren „umgewandelt” werden kann. Zu diesem Zweck wird das Aspektverhältnis aktiver Gebiete zur Herstellung von Transistorelementen darin in geeigneter Weise so gewählt, dass der Grad der Modifizierung der anfänglich bereitgestellten Verformungskomponente geeignet eingestellt wird. Das heißt, gemäß den hierin offenbarten Prinzipien übt die Dicke der global verformten Halbleiterschicht in Verbindung mit einer Länge eines aktiven Gebiets, die als eine laterale Abmessung entsprechend einer Stromflussrichtung eines Transistors, der in dem aktiven Gebiet zu bilden ist, zu verstehen ist, einen wesentlichen Einfluss auf den Grad der lokalen Verformung aus, die in dem aktiven Gebiet nach der Herstellung der entsprechenden Grabenisolationsstruktur erhalten wird, die das aktive Gebiet begrenzt. Ohne die vorliegende Erfindung auf die folgende Erläuterung einschränken zu wollen, so wird dennoch angenommen, dass der Vorgang des Herstellens flacher Grabenisolationsstrukturen zwei Oberflächenbereiche erzeugt, die somit die Verformungskomponente in der verformten Halbleiterschicht eines SOI- Bauelements entspannen. Elastische mechanische Wechselwirkungen zwischen dem strukturierten Halbleitermaterial, das mit der vergrabenen isolierenden Schicht verbunden ist, und den freien Oberflächenbereichen, die durch das Bilden der Gräben für die Isolationsstruktur erhalten werden, können zu einer ausgeprägten Modifizierung der anfänglich bereitgestellten Verformungskomponente führen, was sogar eine Verformungskomponente einer unterschiedlichen Art an Verformung innerhalb eines zentralen Oberflächenbereichs des aktiven Gebiets hervorrufen kann, indem die geometrischen Abmessungen, das heißt die Höhe und die Länge des aktiven Gebiets, in geeigneter Weise eingestellt werden. Folglich können durch das geeignete Auswählen der Gestaltung des betrachteten Halbleiterbauelements kritische Transistorelemente auf der Grundlage geeignet ausgewählter Aspektverhältnisse für die aktiven Gebiete hergestellt werden, und damit eine Leistungssteigerung für unterschiedliche Transistorarten zu erreichen, wodurch das Gesamtleistungsverhalten komplexer CMOS-Bauelemente deutlich ansteigt. Das heißt, die aktiven Gebiete für n-Kanaltransistoren werden auf der Grundlage eines geeigneten Soll-Aspektverhältnisses hergestellt, das lediglich eine geringfügige Modifizierung der anfänglichen Verformungskomponente hervorruft, die eine Zugverformungskomponente ist, wie dies zuvor erläutert ist, wodurch sehr effiziente n-Kanaltransistoren bereitgestellt werden können, ohne dass äußerst aufwendige lokale Verformungstechnologien erforderlich sind. Andererseits wird das Aspektverhältnis für einen p-Kanaltransistor so gewählt, dass eine ausgeprägte Verringerung der anfänglichen Zugverformungskomponente erreicht wird, wobei in einigen Fällen sogar eine kompressive Verformungskomponente in einem Bereich hervorgerufen wird, der einem Teil des Kanalgebiets des Transistors entspricht. Folglich kann auch das Leistungsverhalten des p-Kanaltransistors verbessert werden, ohne dass zusätzliche verformungsinduzierende Mechanismen erforderlich sind. Wie beispielsweise zuvor erläutert ist, wird in einigen Fällen eine äußerst hohe biaxiale Verformungskomponente vorgesehen, um damit eine geringfügige Verbesserung des Leistungsverhaltens von p-Kanaltransistoren zu erreichen, was jedoch sehr schwierig zu erreichen ist, ohne dass ausgeprägte Gitterdislokationen in dem Halbleitermaterial aufgrund der hohen Germaniumkonzentration auftreten, die typischerweise für das Erreichen der hohen biaxialen Zugverformungskomponenten notwendig ist. In einigen anschaulichen hierin offenbarten Ausführungsformen wird ein geeignetes Aspektverhältnis eingestellt, indem die Länge der jeweiligen aktiven Gebiete für eine vorgegebene Anfangsdicke des siliziumbasierten Halbleitermaterials variiert wird. Auf diese Weise können bessere Prozessbedingungen während der komplexen Fertigungsprozesse zum Strukturieren der Gateelektrodenstrukturen und dergleichen geschaffen werden. In anderen anschaulichen hierin offenbarten Ausführungsformen wird zusätzlich oder alternativ zum Variieren der Länge der aktiven Gebiete auch die Dicke und damit die Höhe der aktiven Gebiete als ein Parameter verwendet, um ein gewünschtes Aspektverhältnis zu erreichen, wodurch eine höhere Flexibilität bei der Gestaltung des gesamten Aufbaus des betrachteten Bauelements erreicht wird. Zum Beispiel wird für eine anfängliche Zugverformungskomponente die Dicke der siliziumbasierten Halbleiterschicht selektiv für n-Kanaltransistoren verringert, wodurch ein gewünschtes Aspektverhältnis erreicht wird, das vorteilhaft ist im Hinblick auf das Reduzieren eines Grades an Modifizierung der anfänglichen Zugverformungskomponente. Gleichzeitig führt die geringere Dicke des aktiven Gebiets zu einem besseren Leistungsverhalten von n-Kanaltransistoren für ansonsten identische kritische Abmessungen, etwa die identische Gatelänge und dergleichen. Andererseits kann die Anfangsdicke der Halbleiterschicht so gewählt werden, dass eine ausgeprägte Modifizierung oder sogar Umwandlung der anfänglichen Verformungskomponente lokal innerhalb des aktiven Gebiets von p-Kanaltransistoren erreicht wird. Bei Bedarf kann in anderen Fällen zusätzlich zur Verringerung der Dicke der aktiven Gebiete von n-Kanaltransistoren die Dicke der p-Kanaltransistoren erhöht werden, beispielsweise durch epitaktisches Aufwachsen eines zusätzlichen Materials auf dem aktiven Gebiet, wodurch ein noch höherer Grad an Flexibilität beim Bereitstellen besserer Verformungsbedingungen für die unterschiedlichen Transistorarten geschaffen wird.
  • Es sollte beachtet werden, dass die vorliegende Erfindung sehr vorteilhaft ist im Hinblick auf ein siliziumbasiertes Halbleitermaterial eines SOI-Bauelements, in welchem anfänglich eine Zugverformungskomponente bereitgestellt wird. Wie vorher erläutert ist, werden moderat hohe Zugverformungskomponenten in SOI-Bauelementen auf der Grundlage gut etablierter Fertigungstechniken, basierend auf geeigneten Pufferschichten, etwa Silizium/Germanium-Pufferschichten, Silizium/Zinn-Pufferschichten, Silizium/Germanium/Zinn-Pufferschichten und dergleichen erhalten, die auf einem Spendersubstrat gebildet werden, um darauf ein verformtes siliziumbasiertes Halbleitermaterial zu bilden, das nachfolgend auf ein Trägersubstrat aufgebracht wird, während die Pufferschicht entfernt wird. In anderen Fällen wird die Pufferschicht beibehalten, wenn dies als geeignet erachtet wird. Jedoch können die hierin offenbarten Prinzipien auch auf Substrate und Halbleiterbauelemente angewendet werden, in denen das anfängliche siliziumbasierte Halbleitermaterial in Form eines kompressiv verformten Materials bereitgestellt wird, wenn geeignete Prozesstechniken zur Herstellung einer kompressiv verformten Halbleiterschicht verfügbar sind.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer frühen Fertigungsphase. Das Bauelement 100 umfasst ein Substrat 101, das ein beliebiges geeignetes Trägermaterial repräsentiert, um darüber eine siliziumbasierte Halbleiterschicht 103 herzustellen. In der gezeigten Ausführungsform umfasst das Bauelement 100 eine vergrabene isolierende Schicht 102, etwa eine Siliziumdioxidschicht und dergleichen, die eine geeignete Materialzusammensetzung und Dicke aufweist, und damit das gewünschte Leistungsverhalten von Halbleiterbauelementen zu erreichen, die in und über der Halbleiterschicht 103 herzustellen sind. In der gezeigten Ausführungsform wird die Halbleiterschicht 103 so bereitgestellt, dass eine spezielle Verformungskomponente 104 enthalten ist, die auch als eine globale Verformungskomponente bezeichnet wird, da der Verformungsgrad, der durch die Komponente 104 hervorgerufen wird, in einem ausgeprägten Anteil der Halbleiterschicht 103 vorherrscht, d. h. die Verformungskomponente 104 ist in einem Bereich vorhanden, der zumindest eine Vielzahl von aktiven Gebieten umfasst, die in der Halbleiterschicht 103 noch in einer späteren Fertigungsphase zu bilden sind. Eine Größe der Verformungskomponente 104 liegt im Bereich von mehreren hundert Megapascal MPa) bis zu einem Gigapascal (GPa) oder höher, wobei dies von der verfügbaren Prozesstechnik zur Herstellung geeigneter Pufferschichten abhängt, wie dies zuvor erläutert ist. Des Weiteren besitzt die Halbleiterschicht 103 eine Anfangsdicke 103t, die geeignet ist, um aufwendige SOI-Transistorelemente, etwa vollständig verarmte oder teilweise verarmte SOI-Transistoren abhängig von den gesamten Bauteilerfordernissen herzustellen. Zum Beispiel liegt die Dicke 103t im Bereich von ungefähr 10 nm bis 100 nm oder mehr, wobei in einigen anschaulichen Ausführungsformen die Dicke 103t während den weiteren Prozessen im Wesentlichen beibehalten wird, mit Ausnahme eines gewissen Grades an Materialverlust, der durch typische Prozesse, etwa aggressive nasschemische Reinigungsprozesse, Oxidationsprozesse, die zum Bilden von Pufferoxidschichten und dergleichen ausgeführt werden, hervorgerufen werden. In anderen anschaulichen Ausführungsformen wird die Dicke 103t, die zur Berücksichtigung zusätzlicher prozessabhängiger Schwankungen ausgelegt ist, lokal neu eingestellt, um damit die gesamten Verformungsbedingungen zu verbessern, wie dies nachfolgend detaillierter mit Bezug zu den 2a bis 2d beschrieben ist.
  • Das in 1a gezeigte Halbleiterbauelement 100, auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wozu das Erzeugen einer geeigneten Pufferschicht, etwa einer Silizium/Germanium-Schicht, gehört, die so gebildet wird, dass zumindest ein Oberflächenbereich davon im Wesentlichen die natürliche Gitterkonstante des Silizium/Germaniummaterials besitzt, um als ein geeignetes Schablonenmaterial zum Aufwachsen eines siliziumbasierten Materials in einen verformten Zustand zu bringen, wie dies auch zuvor erläutert ist. Ferner wird ein entsprechendes verformtes Siliziummaterial an einem Trägersubstrat angebracht, etwa dem Substrat 101, während ein verbleibender Teil des anfänglich verwendeten Substrats mittels geeigneter und gut etablierter Prozesstechniken entfernt wird. Es sollte beachtet werden, dass in anderen Fällen (nicht gezeigt) eine entsprechende Pufferschicht in der Halbleiterschicht 103 enthalten ist, wenn dies im Hinblick auf die gesamten elektronischen Eigenschaften der Transistorelemente als geeignet erachtet wird, die in und über der Halbleiterschicht 103 zu bilden sind. Folglich kann die Verformungskomponente 104 auf der Grundlage gut etablierter Prozesstechniken eingestellt werden, wodurch zu einem sehr effizienten gesamten Fertigungsprozessablauf beigetragen wird.
  • 1b zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst das Bauelement 100 ein aktives Gebiet 103a, das in der Halbleiterschicht 103 gebildet ist. Im Allgemeinen kann ein aktives Gebiet als ein Halbleitergebiet der Schicht 103 verstanden werden, in welchem ein oder mehrere pn-Übergänge auf der Grundlage entsprechender Dotierstoffprofile geschaffen werden, um damit zumindest einen steuerbaren Strompfad innerhalb des aktiven Gebiets 103a einzurichten. In der gezeigten Ausführungsform wird eine Stromflussrichtung eines Transistorelements, das in und über dem aktiven Gebiet 103a zu bilden ist, als eine Längsrichtung bezeichnet, die als 103l angegeben ist, die somit eine Länge des aktiven Gebiets 103a repräsentiert. Es sollte beachtet werden, dass eine entsprechende Breite des aktiven Gebiets 103a eine Richtung senkrecht zur Zeichenebene der 1b repräsentiert und auch eine Breite eines entsprechenden Transistorelements definiert, das in und über dem aktiven Gebiet 103a zu bilden ist. Des Weiteren besitzt das aktive Gebiet 103a eine „Höhe” 103h, die mit der Anfangsdicke 103t aus 1a korreliert ist, da die Höhe 103h im Wesentlichen der Dicke 103t mit der Ausnahme von prozessabhängigem Materialverlusten entspricht, die bei der Herstellung des aktiven Gebiets 103a auftreten können. Das aktive Gebiet 103a wird lateral durch eine Isolationsstruktur 105a getrennt, die in Form einer Grabenisolationsstruktur vorgesehen werden kann, die sich bis hinab zu der vergrabenen isolierenden Schicht 102 erstrecken kann. Die Isolationsstruktur 105a enthält ein geeignetes Material, um das aktive Gebiet 103a von benachbarten aktiven Gebieten der Halbleiterschicht 103 elektrisch zu isolieren.
  • Die Isolationsstruktur 105a kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wobei eine geeignete Lithographiemaske so verwendet wird, dass die Position und die Größe, d. h. die Länge 103l und eine entsprechende Breite des aktiven Gebiets 103a, gemäß den Entwurfsregeln des Bauelements 100 definiert werden. Wie nachfolgend detaillierter erläutert ist, wird die Gesamtgröße des aktiven Gebiets 103a in Bezug auf gewünschte Verformungsbedingungen eingestellt, die darin zu erzeugen sind, da der Grad der Verformungsmodifizierung stark von der Geometrie des aktiven Gebiets 103a abhängt, d. h. von dem Aspektverhältnis von Höhe zu Länge des aktiven Gebiets 103a. Daher wird in der gezeigten Ausführungsform für eine gegebene Anfangsdicke 103t und damit für eine gegebene Höhe 103h das entsprechende Aspektverhältnis geeignet eingestellt, indem eine geeignete Länge 103l ausgewählt wird, was bewerkstelligt werden kann, indem Gräben für die Isolationsstruktur 105a auf der Grundlage einer entsprechenden Lithographiemaske hergestellt werden. Beispielsweise werden nach dem Bilden von Opfermaterialschichten, etwa von einem Pufferoxid, einer CMP-(chemische mechanische Polier-)Stoppschicht und dergleichen, Gräben mittels Lithographie hergestellt und nachfolgend werden diese mit einem gewünschten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid und dergleichen, gefüllt gemäß der gewünschten Prozessstrategie. Während des Strukturierens der jeweiligen Gräben werden somit „freie” Oberflächenbereiche innerhalb der Halbleiterschicht 103 erzeugt, die nachfolgend mit dem isolierenden Material der Isolationsstruktur 105a in Kontakt kommen. Nach dem Entfernen von überschüssigem Material und möglicherweise nach dem Einbau einer gewünschten Dotierstoffsorte zum Definieren der grundlegenden Leitfähigkeitsart des aktiven Gebiets 103a unterscheidet sich somit der anfängliche Verformungspegel in dem aktiven Gebiet 103a von der anfänglichen Verformung 104, wie es in 1a gezeigt ist. Beispielsweise ist in einem zentralen Körpergebiet 103c eine moderat hohe Zugverformungskomponente 104a weiterhin vorhanden, die jedoch im Vergleich zu der anfänglichen Verformungskomponente 104 geringfügig reduziert ist. Andererseits besitzen periphere Bereiche 103d eine reduzierte Verformungskomponente 104r aufgrund der Wechselwirkung zwischen der Isolationsstruktur 105a und dem aktiven Gebiet 103a. An einem Randgebiet 103e kann somit die anfängliche Verformungskomponente 104 noch weiter reduziert sein oder kann sogar ausgeglichen sein, während in anderen Fällen sogar ein gewisser Grad an kompressiver Verformungskomponente, abhängig von den Eigenschaften der Isolationsstruktur 105a, vorhanden ist. Es wurde erkannt, dass die Verteilung der Verformung innerhalb des aktiven Gebiets 103a stark von einer Kombination der Höhe 103a und der Länge 103l für eine vorgegebene anfängliche Verformungskomponente abhängt. Beispielsweise sorgt in 1b ein moderat kleines Aspektverhältnis von Höhe zu Länge für eine relativ hohe Zugverformungskomponente 104a in dem zentralen Bereich 103c, wodurch eine moderat große Zugverformungskomponente für ein Transistorelement bereitgestellt wird, das in und über dem aktiven Gebiet 103a zu bilden ist, wenn ein Kanalgebiet über dem zentralen Bereich 103c angeordnet ist. Andererseits wäre eine entsprechende Verformungsverteilung für einen p-Kanaltransistor nicht wünschenswert, wenn das aktive Gebiet 103a ein n-dotiertes Halbleitergebiet repräsentiert.
  • 1c zeigt schematisch das Halbleiterbauelement 100 gemäß einer anderen Konfiguration, in der das aktive Gebiet 103a ein größeres Aspektverhältnis von Höhe zu Länge aufgrund einer reduzierten Länge 103l für die gegebene Höhe 103h besitzt. In diesem Falle kann die anfängliche Verformungskomponente 104 in dem zentralen Körpergebiet 103c weiter reduziert werden, während gleichzeitig eine gewisse kompressive Verformungskomponente 104j an peripheren Oberflächengebieten 103f vorhanden ist. Somit kann die resultierende Verteilung der Verformung in dem aktiven Gebiet 103a aus 1c besser geeignet sein im Vergleich zur Konfiguration aus 1b, um darin einen p-Kanaltransistor herzustellen.
  • 1d zeigt schematisch das Halbleiterbauelement 100 in einer Konfiguration, in der das aktive Gebiet 103a ein noch kleineres Aspektverhältnis von Höhe zu Länge besitzt, das erreicht werden kann, indem die Länge 103l durch geeignetes Dimensionieren der Grabenisolationsstruktur 105a weiter verringert wird. Wie gezeigt, ist ein zentrales Oberflächengebiet 103s über dem zentralen Körpergebiet 103c gebildet, das noch eine Zugverformungskomponente 104a besitzt, jedoch mit einer noch weiter reduzierten Größe im Vergleich zur Konfiguration aus 1c. Des Weiteren besitzt das zentrale Oberflächengebiet 103s, das an sich als hergestellt erachtet werden kann, indem die Gebiete 103f aus 1c in Richtung der Mitte des aktiven Gebiets 103a „verschoben” werden, die kompressive Verformungskomponente 104j, die größer ist als in der Konfiguration aus 1c. Somit ist für gegebene Anfangseigenschaften der Halbleiterschicht 103, d. h. eine anfängliche Dicke und ein anfänglicher Verformungspegel, das Aspektverhältnis des aktiven Gebiets 103a, wie es in 1d gezeigt ist, geeignet, um einen p-Kanaltransistor in und über dem aktiven Gebiet 103a zu bilden, da in diesem Falle ein entsprechendes Kanalgebiet einen Teil des zentralen Oberflächengebiets 103s umfasst, das die gewünschte kompressive Verfor mungskomponente aufweist, wodurch die Ladungsträgerbeweglichkeit und somit der Durchlassstrom erhöht werden.
  • Es sollte beachtet werden, dass ein geeignetes Aspektverhältnis von Höhe zu Länge für das aktive Gebiet 103a, wenn dieses einen p-Kanaltransistor repräsentiert, bei einer anfänglichen Zugverformungskomponente effizient auf der Grundlage von Experimenten bestimmt werden kann, in denen unterschiedliche Längenwerte für mehrere aktive Gebiete für eine oder mehrere Anfangsbedingungen der Halbleiterschicht 103 realisiert werden. In diesem Falle wird eine geeignete Länge 103l ausgewählt, die weiterhin mit den Entwurfsregeln des Bauelements 100 kompatibel ist und die zu einer gewünschten kompressiven Verformungskomponente führt. Beispielsweise erhält bei einem Aspektverhältnis von 0,4 bis 0,5 das zentrale Gebiet eine kompressive Verformungskomponente von mehreren zehn MPa bei einer anfänglichen Zugverformung von ungefähr 1 GPa. Bei einem Aspektverhältnis von ungefähr 0,9 bis 1,0 wird eine kompressive Verformung von ungefähr 100 MPa erreicht. Diese Verformungswerte werden für eine anfängliche Dicke der Schicht 103 von ungefähr 40 bis 100 nm erhalten. In ähnlicher Weise kann ein geeignetes Aspektverhältnis für n-Kanaltransistoren ausgewählt werden, um eine moderat hohe Zugverformungskomponente zu erreichen, d. h. es wird ein Aspektverhältnis gewählt, das zu einer geringeren Modifizierung der Verformungsverteilung führt, wobei auch die Entwurfsregeln des Bauelements 100 eingehalten werden. Mit den oben genannten Bedingungen kann beispielsweise ein Zugverformungspegel von ungefähr 800 MPa bis 1000 MPa in dem zentralen Bereich bei einem Aspektverhältnis von ungefähr 0,1 oder weniger bewahrt werden. Zum Beispiel wird der grundlegende Schaltungsaufbau des Bauelements 100 in geeigneter Weise so angepasst, dass ein gewünschtes kleines Aspektverhältnis von Höhe zu Länge für n-Kanaltransistoren realisiert wird, während p-Kanaltransistoren auf der Grundlage eines aktiven Gebiets mit geringerer Länge hergestellt werden, um damit die gewünschte kompressive Verformungskomponente zu erhalten. Zum Beispiel können mehrere n-Kanaltransistoren in und über einem einzelnen aktiven Gebiet mit einem kleinen Aspektverhältnis von Höhe zu Länge hergestellt werden, so dass eine moderat hohe Verformungskomponente für jeden der n-Kanaltransistoren realisiert wird, ohne das in unerwünschter Weise Halbleiterfläche verbracht wird.
  • 1e zeigt schematisch das Halbleiterbauelement 100 gemäß weiterer Konfigurationen, in denen ein größerer Wert für die Länge 103l im Vergleich zur Konfiguration aus 1d ausgewählt wird, um eine höhere Entwurfflexibilität beispielsweise zur Herstellung zweier oder mehrerer p-Kanaltransistoren in oder über dem aktiven Gebiet 103a zu erreichen, während in anderen Fällen ein einzelner p-Kanaltransistor mit einer größeren Länge entsprechender Drain- und Sourcegebiete im Vergleich zur Konfiguration aus 1d gebildet wird. In diesem Falle kann die Höhe 103h so angepasst werden, dass das zentrale Oberflächengebiet 103s mit der gewünschten Verformungskomponente erhalten wird. Wie nachfolgend beschrieben ist, kann die Höhe 103h lokal für p-Kanaltransistoren und n-Kanaltransistoren angepasst werden, um eine gewünschte Verteilung der Verformung zu erhalten, wobei ebenfalls gewisse Entwurfs- und Gestaltungsrandbedingungen eingehalten werden.
  • 1f zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein erster Transistor 150a in und über dem aktiven Gebiet 103a gebildet und repräsentiert einen p-Kanaltransistor, wenn die anfängliche Verformungskomponente 104 der Halbleiterschicht 103 eine Zugverformung ist. In diesem Fall wird das Aspektverhältnis von Höhe zu Länge so gewählt, dass das zentrale Oberflächengebiet 103s mit einer gewünschten kompressiven Verformungskomponente hergestellt wird, wie dies zuvor erläutert ist. Andererseits enthält das Bauelement 100 ein zweites aktives Gebiet 103b, das ein aktives Gebiet repräsentiert, um darin und darüber n-Kanaltransistoren herzustellen, die eine Zugverformungskomponente erfordern, etwa die Verformungskomponente 104a, wie dies zuvor mit Bezug zu 1b erläutert ist. Folglich besitzt das aktive Gebiet 103b ein geeignetes Aspektverhältnis von Höhe zu Länge, um einen signifikanten Teil der anfänglichen Zugverformungskomponente in der Halbleiterschicht 103 zu bewahren. In der gezeigten Ausführungsform sind die Höhenwerte 103h der aktiven Gebiete 103a, 103b im Wesentlichen gleich, mit Ausnahme von prozessabhängigen Schwankungen. Das heißt, die Höhenniveaus 103h werden auf der Grundlage der Anfangsdicke der Schicht 103 und durch prozessbezogene Materialabtragungen erreicht, ohne dass absichtlich die Dicke des Halbleitermaterials modifiziert wird. Folglich ist eine Länge 103m des aktiven Gebiets 103b deutlich größer im Vergleich zu der Länge 103l, wobei ein geeigneter Wert für die Längenwerte 103l, 103m effizient auf der Grundlage einer Prozessstrategie bestimmt werden kann, wie dies zuvor beschrieben ist. Beispielsweise wird die Länge 103m auf ungefähr 200 bis 800 nm festgelegt, während die Länge 103l zu ungefähr 200 nm oder deutlich weniger eingestellt wird. Es sollte jedoch beachtet werden, dass andere Längenwerte gemäß der Höhe 103h und der Gesamtkonfiguration der Transistoren 150a, 150b ausgewählt werden können. Beispielsweise enthalten die Transistoren 150a, 150b eine Gateelektrodenstruktur 151 mit einem Elektrodenmaterial 151a, einem Gatedielektrikumsmaterial 151b und einer Abstandshalterstruktur 151c, wobei die Gateelektrodenstruktur 151 im Wesentlichen eine Länge eines Kanalgebiets 152 bestimmt, das wiederum einen wesentlichen Einfluss auf das gesamte Transistorverhalten ausübt, wie dies zuvor erläutert worden ist. Ferner sind Drain- und Sourcegebiete 153 in den Transistoren 150a, 150b auf der Grundlage eines geeigneten Dotierstoffprofils ausgebildet, wie auch dies zuvor erläutert ist.
  • Das in 1f gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Auswählen eines geeigneten Sollaspektverhältnisses für die aktiven Gebiete 103a, 103b und nach der Herstellung der Isolationsstruktur 105a und einer Isolationsstruktur 105b auf der Grundlage der geeigneten Sollaspektverhältnisse wird die weitere Bearbeitung fortgesetzt, indem ein gewünschtes grundlegendes Dotierstoffprofil in den aktiven Gebieten 103a, 103b eingerichtet wird, woran sich das Abscheiden von Materialien von den Gateelektrodenstrukturen 151 anschließt. Zu diesem Zweck kann eine beliebige geeignete Fertigungsstrategie angewendet werden, beispielsweise indem ein oxidbasiertes dielektrisches Material hergestellt wird, woran sich das Abscheiden eines Elektrodenmaterials anschließt, etwa in Form von Silizium, Silizium/Germanium und dergleichen. In anderen Fällen wird das Gatedieelektrikumsmaterial 151b auf der Grundlage eines dielektrischen Materials mit großem κ hergestellt, das als ein dielektrisches Material zu verstehen ist, das eine Dielektrizitätskonstante von 10,0 oder größer besitzt. Bei Bedarf kann ein Metall enthaltendes Elektrodenmaterial in dem Elektrodenmaterial 151a vorgesehen werden. Während des Strukturierens der Gatematerialien wird eine entsprechende Gatelänge auf der Grundlage komplexer Lithographie- und Ätztechniken eingestellt, wobei eine entsprechende Gatelänge ungefähr 50 nm und deutlich weniger betragen kann, wenn komplexe Halbleiterbauelement betrachtet werden. Als Nächstes werden die Drain- und Sourcegebiete 153 hergestellt, möglicherweise in Verbindung mit der Abstandshalterstruktur 151c auf der Grundlage von Ionenimplantationstechniken und dergleichen, wobei dies von den gesamten Erfordernissen für das Bauelement 100 abhängt. Daraufhin wird die Dotierstoffsorte aktiviert und durch Implantation hervorgerufene Kristallschäden werden verringert, indem ein oder mehrere Ausheizprozesse ausgeführt werden. Daraufhin wird bei Bedarf ein Metallsilizid in den Drain- und Sourcegebieten 153 und auch in dem Gateelektroden material 151a, wenn dieses einen hohen Anteil an Silizium aufweist, hergestellt. Als Nächstes wird ein dielektrische Zwischenschichtmaterial über den Transistoren 150a, 150b abgeschieden, was in einigen anschaulichen Ausführungsformen ein stark verspanntes dielektrisches Material aufweisen kann, um somit das gesamte Leistungsverhalten zumindest eines der Transistoren 150a, 150b weiter zu steigern. Beispielsweise wird ein kompressiv verspanntes dielektrisches Material über dem Transistor 150a aufgebracht, was auf der Grundlage gut etablierter Abscheidetechniken bewerkstelligt werden kann. In ähnlicher Weise kann ein zugverspanntes dielektrisches Material bei Bedarf über den Transistoren 150b aufgebracht werden. Daraufhin wird ein weiteres dielektrisches Material abgeschieden und eingeebnet und strukturiert, um Kontaktelemente zu bilden, die eine Verbindung zu den Transistoren 150a, 150b herstellen. In einigen Fällen wird vor dem Fertigstellen des dielektrischen Zwischenschichtmaterials das Gateelektrodenmaterial 151a durch ein Metall enthaltendes Elektrodenmaterial ersetzt, um das gesamte Leistungsverhalten der Transistoren 150a, 150b weiter zu verbessern.
  • Wie zuvor erläutert ist, werden, da die Ladungsträgerbeweglichkeit in den Kanalgebieten 152 wesentlich von den darin herrschenden Verformungsbedingungen abhängt, bessere Leistungseigenschaften der Transistoren 150b aufgrund der moderat hohen Zugverformungskomponente 104a erreicht. Andererseits repräsentiert das zentrale Oberflächengebiet 103s, das die kompressive Verformungskomponente beinhaltet, zumindest einen Teil des Kanalgebiets 152 des Transistors 150a, wodurch ebenfalls zu besseren Leistung dieses Transistors beigetragen wird, wodurch Leistungsunterschiede zwischen p-Kanaltransistoren und n-Kanaltransistoren, die auf der Grundlage eines global zugverformten Halbleitermaterials hergestellt sind, verringert werden. Folglich wird eine sehr effiziente und kostengünstige Fertigungsstrategie auf der Grundlage eines global verformten Halbleitermaterials bereitgestellt.
  • 1g zeigt schematisch das Halbleiterbauelement 100 gemäß weiterer anschaulicher Ausführungsformen, in denen mehrere aktive Gebiete 103a vorgesehen sind, wovon jedes das zentrale Oberflächengebiet 103s mit der gewünschten kompressiven Verformungskomponente aufweist. Des Weiteren besitzen die aktiven Gebiete 103a unterschiedliche Aspektverhältnisse von Höhe zu Länge aufgrund der unterschiedlichen Längenwerte 103l, 103m, 103o, um damit einen hohen Grad an Flexibilität beim Variieren der gesamten Transistoreigenschaften zu ermöglichen. Zum Beispiel wird ein geringerer Verformungspegel in dem zentralen Oberflächengebiet 103s zugunsten einer größeren Länge des aktiven Gebiets 103a erreicht, wodurch die Herstellung von Transistorelementen mit weniger kritischen Entwurfsabmessungen im Hinblick auf eine Länge der jeweiligen Drain- und Sourcegebiete ermöglicht wird. Somit können bessere Bedingungen zur Herstellung von Kontaktelementen erreicht werden, beispielsweise für Bauteilgebiete mit einer hohen Dichte an Transistorelementen, wobei dennoch effizient ein negativer Einfluss einer anfänglichen globalen Verformungskomponente reduziert oder sogar überkompensiert wird.
  • Mit Bezug zu den 2a bis 2d werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen zusätzlich oder alternativ zum Variieren einer Länge von aktiven Gebieten auch deren Höhe angepasst wird, um damit ein gewünschtes Aspektverhältnis von Höhe zu Länge zu erhalten, so dass die gewünschte Verteilung der Verformung in den aktiven Gebieten erreicht wird.
  • 2a zeigt schematisch ein Halbleiterbauelement 200 in einer frühen Fertigungsphase. Wie gezeigt, umfasst das Bauelement 200 ein Substrat 201 und eine vergrabene isolierende Schicht 202, an die sich eine siliziumbasierte Halbleiterschicht 203 anschließt. Im Hinblick auf diese Komponenten gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. Beispielsweise enthält die Halbleiterschicht 203 eine globale Verformungskomponente 204, etwa eine Zugverformungskomponente, um das Leistungsverhalten von n-Kanaltransistoren zu verbessern. Des Weiteren enthält die Halbleiterschicht 203 ein erstes aktives Gebiet 203a mit einer Dicke 203s, die zum Einstellen eines Aspektverhältnisses von Höhe zu Länge eines aktiven Gebiets geeignet ist, das noch in dem Bereich 203a zu bilden ist. Die Halbleiterschicht 203 enthält ferner einen zweiten Bereich 203b mit einer Dicke 203d, die geeignet ist, um ein gewünschtes Aspektverhältnis von Höhe zu Länge zu erhalten, um damit einen moderat hohen Anteil der anfänglichen Verformungskomponente 204 zu bewahren, so dass das Leistungsverhalten von n-Kanaltransistoren verbessert wird. Bei der weiteren Bearbeitung werden zusätzlich oder alternativ zum Auswählen unterschiedlicher Längenwerte für die diversen aktiven Gebiete auch die Höhenniveaus 203s, 203t für einen zusätzlichen Freiheitsgrad, um eine gewünschte Verteilung der Verformung in den jeweiligen aktiven Gebieten zu erreichen. Folglich werden geeignete Längenwerte für den Bereich 203a und den Bereich 203b ausgewählt, beispielsweise auf der Grundlage ähnlicher Strategien, wie sie zuvor erläutert sind, um damit entsprechende Grabenisolationsstrukturen auf der Grundlage der gewünschten Geometrie herzustellen, woraus sich ein gewünschtes Aspektverhältnis in Verbindung mit den Dickenwerten 203s, 203t ergibt.
  • 2b zeigt schematisch das Halbleiterbauelement 200 gemäß anschaulicher Ausführungsformen, um die unterschiedlichen Dickenwerte 203s, 203t, wie sie in 2a gezeigt sind, zu erhalten. Wie gezeigt, umfasst das Halbleiterbauelement 200 die Halbleiterschicht 203 mit einer Dicke, die im Wesentlichen der Dicke 203t. Ferner ist eine Maskenschicht 206 so vorgesehen, dass sie den Bereich 203b abdeckt, während der Bereich 203a für die Einwirkung einer Abscheideumgebung 207 freiliegt, die auf der Grundlage gut etablierter Prozessrezepte eingerichtet werden kann, um in selektiver Weise ein Halbleitermaterial, etwa ein Siliziummaterial, ein Silizium/Germaniummaterial und dergleichen abzuscheiden. Das heißt, während des Abscheideprozesses 207, der auch als ein selektiver epitaktischer Aufwachsprozess bezeichnet werden kann, wird Halbleitermaterial auf freiliegenden Halbleitermaterialoberflächenbereichen aufgebracht, während eine Abscheidung auf dielektrischen Oberflächenbereichen im Wesentlichen unterdrückt wird. Während des Prozesses 207 kann somit die gewünschte Dicke 203s erreicht werden, um damit die gewünschte Dicke zum Erhalten eines Soll-Aspektverhältnisses von Höhe zu Länge während der weiteren Bearbeitung zu erreichen. Es sollte beachtet werden, dass die Maskenschicht 206 in form eines beliebigen geeigneten dielektrischen Materials vorgesehen werden kann, etwa als Siliziumnitridmaterial, das durch gut etablierte Abscheidetechniken aufgebracht wird, woran sich ein Lithographieprozess zum Strukturieren der Schicht 206 anschließt.
  • 2c zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen die Halbleiterschicht 203 mit einer Dicke vorgesehen ist, die im Wesentlichen der Dicke 203s entspricht. Des Weiteren ist eine Ätzmaske 208 vorgesehen, um den Bereich 203a abzudecken, während der Bereich 203b freiliegt. Die Ätzmaske 208 repräsentiert ein beliebiges geeignetes Material, beispielsweise ein dielektrisches Material in Form von Siliziumdioxid, Siliziumnitrid und dergleichen, oder ein anderes Material, etwa ein Lackmaterial und dergleichen. Die Ätzmaske 208 kann auf der Grundlage geeigneter Strukturierungstechniken in Abhängigkeit von dem verwendeten Material hergestellt werden. Nach dem Freilegen des Bereichs 203b wird ein Materialabtragungsprozess 209 ausgeführt, um die Dicke der Schicht 203 zu reduzieren, so dass die gewünschte Dicke 203d erreicht wird. Zu diesem Zweck können gut etablierte Ätzrezepte eingesetzt werden, um Material von der Schicht 203 abzutragen. Beispielsweise sind eine Vielzahl an nasschemischen Ätzrezepten, plasmaunterstützte Ätzrezepttechniken und dergleichen verfügbar, um Siliziummaterial abzutragen. In einigen anschaulichen Ausführungsformen repräsentiert die Maske 208 ein nicht oxidierbares Material und der Prozess 209 enthält einen Oxidationsprozess, der in einer geeigneten oxidierenden Umgebung, etwa einer nasschemischen Oxidationsumgebung, einer plasmaunterstützten Umgebung, einer thermisch aktivierten Umgebung, und dergleichen, ausgeführt wird. Folglich wird ein Oberflächenbereich der Schicht 203 in dem Gebiet 203b in ein Oxid in sehr steuerbarer Weise umgewandelt, da die Oxidationsrate genau gesteuert werden kann, wobei auch ein hohes Maß an Prozess gleichmäßigkeit erreicht wird. Daraufhin umfasst der Prozess 209 einen Ätzprozess zum Entfernen des Oxidmaterials selektiv zum Material der Schicht 203, wofür gut etablierte Prozessrezepte verfügbar sind. Somit kann die Dicke des Bereichs 203b in einer gut steuerbaren Weise verringert werden, woraus sich auch ein präzise eingestelltes Aspektverhältnis von Höhe zu Länge während der weiteren Bearbeitung des Bauelements 200 ergibt.
  • 2d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird ein erster Transistor 250a in und über dem ersten Bereich 203a gebildet, der auch als ein erstes aktives Gebiet bezeichnet werden kann, das lateral von einer ersten Grabenisolationsstruktur 205a begrenzt ist. Das erste aktive Gebiet 203 besitzt ein Aspektverhältnis von Höhe zu Länge, das durch eine Höhe 203h und eine Länge 203l definiert ist, die ein zentrales Oberflächengebiet 203s ergeben, das die gewünschte kompressive Verformungskomponente besitzt, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist. Folglich repräsentiert das zentrale Oberflächengebiet 203s zumindest einen Teil eines Kanalgebiets 252 des Transistors 250a, wodurch eine gewünschte hohe Ladungsträgerbeweglichkeit in dem Kanalgebiet 252 erreicht wird. Der Transistor 250a umfasst ferner eine Gateelektrodenstruktur 251, die beliebigen geeigneten Aufbau aufweist, wie dies auch zuvor mit Bezug zu den Halbleiterbauelementen 100 erläutert ist. Des Weiteren umfasst das Halbleiterbauelement 200 einen zweiten Transistor 250b, der in und über dem Bereich 203b gebildet ist, der nunmehr ein zweites aktives Gebiet repräsentiert, das ein Aspektverhältnis von Höhe zu Länge aufweist, wie es durch eine Höhe 203k und eine Länge 203m des aktiven Gebiets 203b definiert ist. Aufgrund der reduzierten Höhe 203k, wobei auch die Länge 203m reduziert sein kann, beispielsweise im Vergleich zu einer Konfiguration, wie sie mit Bezug zu dem Halbleiterbauelement 100 beschrieben ist, führt ein höherer Grad an Entwurfsflexibilität zur Herstellung von n-Kanaltransistoren, etwa dem Transistor 250b, erreicht. Ferner sorgt die geringere Höhe 203k zusätzlich für ein besseres Leistungsverhalten von n-Kanaltransistoren, da n-Kanaltransistoren ein besseres dynamisches und statisches Verhalten für ansonsten gleiche Parameter für eine kritische Abmessung von 15 nm und weniger besitzen. Aufgrund der reduzierten Höhe 203k besteht weiterhin ein moderat hohe Zugverformungskomponente 204a in dem aktiven Gebiet 203b selbst bei einer moderat geringen Länge 203m. Des Weiteren umfasst der Transistor 250b die Gateelektrodenstruktur 251, wobei in einigen anschaulichen Ausführungsformen eine Höhe 251b der Gateelektrodenstruktur 251 sich von einer Höhe 251a der Gateelektrodenstruktur 251 des Transistors 250a unterscheidet. Beispielsweise erstrecken sich die Gateelektrodenstrukturen 251 im Wesentlichen bis zum gleichen Höhenni veau, so dass der Unterschied in den Höhenwerten 251b, 251a im Wesentlichen der Differenz der Werte 203h, 203k entspricht. In anderen Fällen sind die Höhenwerte 251b, 251a im Wesentlichen gleich, wenn beispielsweise die Gateelektrodenstrukturen 251 des ersten und des zweiten Transistors 250a, 250b in separaten Strukturierungssequenzen hergestellt werden.
  • Das in 2d gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Bereitstellen der Bereiche 203a, 203b mit den unterschiedlichen Höhenniveaus werden in einigen anschaulichen Ausführungsformen die Isolationsstrukturen 205a, 205b hergestellt, indem beispielsweise ein Einebnungsmaterial verwendet wird, um die unterschiedlichen Höhenniveaus in den Bereichen 203a, 203b zu kompensieren. In anderen Fällen wird der Unterschied im Höhenniveau als nicht kritisch für die jeweilige Prozesssequenz zur Herstellung der Isolationsstrukturen 205a, 205b erachtet. In noch anderen anteiligen Ausführungsformen werden die Isolationsstrukturen 205a, 205b auf der Grundlage der Schicht 203 mit einer im Wesentlichen gleichmäßigen dicke hergestellt und der Unterschied im Höhenniveau wird nach der Herstellung der Isolationsstrukturen eingestellt, beispielsweise durch selektives Entfernen von Material des aktiven Gebietes 203b auf der Grundlage einer beliebigen Prozesstechnik, wie sie zuvor mit Bezug zu 2c beschrieben ist.
  • Als Nächstes werden die Gateelektrodenstrukturen 251 hergestellt, indem erforderliche Materialien abgeschieden oder anderweitig hergestellt werden, etwa ein Gatedielektrikumsmaterial, ein Elektrodenmaterial und dergleichen, wobei zusätzliche Einebnungsprozesse ausgeführt werden können, um eine Höhendifferenz zwischen den Gebieten 203a, 203b zu verringern. Danach wird die Weiterbearbeitung fortgesetzt, indem der Gateschiedstapel strukturiert wird, so dass die Gateelektrodenstrukturen 251 mit den unterschiedlichen Gatehöhen 251a, 251b erhalten werden. In anderen Fällen werden die entsprechenden Gateschichtmaterialien in separaten Prozesssequenzen strukturiert, indem beispielsweise der Bereich 205a maskiert wird, während das Gatematerial über den Bereich 203b strukturiert wird. Daraufhin wird die Weiterbearbeitung fortgesetzt, indem Drain- und Sourcegebiete 253 hergestellt werden, wie dies zuvor beschrieben ist, und indem eine Kontaktstruktur gemäß gut etablierter Prozesstechniken geschaffen wird.
  • Es gilt also: die vorliegende Erfindung stellt Fertigungstechniken und Halbleiterbauelemente bereit, in denen ein besseres Leistungsverhalten von n-Kanaltransistoren und p-Kanaltransistoren auf der Grundlage eines global verformten siliziumbasierten Halbleitermaterials erreicht wird, indem das Aspektverhältnis aktiver Gebiete geeignet eingestellt wird, um damit geeignete Verteilungen der Verformung in den aktiven Gebieten zu erreichen. Folglich kann ein einzelnes verformtes Halbleitermaterial verwendet werden, um gleichzeitig das Leistungsverhalten von n-Kanaltransistoren und p-Kanaltransistoren zu verbessern, wodurch komplexe Fertigungsstrategien vermieden werden können, die hohe Zugverformungspegel des anfänglichen Halbleitermaterials erfordern, wie dies in einigen konventionellen Strategien der Fall ist.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung lediglich anschaulicher Natur und dient dem Zweck, dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Prinzipien zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (25)

  1. Verfahren mit: Bereitstellen einer Silizium enthaltenden Halbleiterschicht über einem Substrat, wobei die Silizium enthaltende Halbleiterschicht eine biaxiale Verformung einer ersten Art besitzt; Bilden einer Grabenisolationsstruktur in der Silizium enthaltenden Halbleiterschicht, um ein aktives Gebiet zu bilden, das ein Oberflächengebiet mit einer biaxialen Verformung einer zweiten Art aufweist, die sich von der ersten Art unterscheidet; und Bilden eines Transistorelements einer ersten Leitfähigkeitsart in und über dem aktiven Gebiet, wobei das Oberflächengebiet einen Teil eines Kanalgebiets des Transistorelements repräsentiert.
  2. Verfahren nach Anspruch 1, wobei die Silizium enthaltende Halbleiterschicht so vorgesehen wird, dass diese eine biaxiale Zugverformung aufweist.
  3. Verfahren nach Anspruch 1, das ferner umfasst: Bestimmen eines Sollaspektverhältnisses aus Höhe und Länge des aktiven Gebiets, so dass ein gewünschter Verformungspegel in dem Oberflächengebiet erreicht wird, und Bilden der Isolationsgrabenstruktur auf der Grundlage des Sollaspektverhältnisses.
  4. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines zweiten aktiven Gebiets, so dass die biaxiale Verformung der ersten Art zumindest in einem zentralen Bereich des zweiten aktiven Gebiets bewahrt wird.
  5. Verfahren nach Anspruch 4, das ferner umfasst: Bilden eines oder mehrerer Transistorelemente einer zweiten Leitfähigkeitsart in und über dem zumindest zentralen Bereich des zweiten aktiven Gebiets.
  6. Verfahren nach Anspruch 4, wobei das aktive Gebiet und das zweite aktive Gebiet so hergestellt werden, dass im Wesentlichen eine Anfangsdicke der Silizium enthaltenden Halbleiterschicht beibehalten wird.
  7. Verfahren nach Anspruch 4, das ferner umfasst: Vergrößern einer Dicke der Silizium enthaltenden Halbleiterschicht lokal in einem Bereich, der dem aktiven Gebiet entspricht.
  8. Verfahren nach Anspruch 4, das ferner umfasst: Reduzieren einer Dicke der Silizium enthaltenden Halbleiterschicht lokal in einem Bereich, der dem zweiten aktiven Gebiet entspricht.
  9. Verfahren nach Anspruch 1, wobei die Grabenisolationsstruktur so gebildet wird, dass diese sich bis zu einer vergrabenen isolierenden Schicht erstreckt, die zwischen dem Substrat und der Silizium enthaltenden Halbleiterschicht gebildet ist.
  10. Verfahren nach Anspruch 1, das ferner umfasst: Bereitstellen mindestens eines weiteren verformungsinduzierenden Mechanismus für das Transistorelement der ersten Leitfähigkeitsart.
  11. Verfahren mit: Bilden eines ersten aktiven Gebiets und eines zweiten aktiven Gebiets in einer verformten Silizium enthaltenden Halbleiterschicht, die über einem Substrat eines Halbleiterbauelements gebildet ist, wobei das erste aktive Gebiet ein erstes Aspektverhältnis aus Höhe und Länge besitzt, so dass eine Verformungskomponente entgegengesetzter Art im Vergleich zu einer Anfangsart an Verformung der Silizium enthaltenden Halbleiterschicht zumindest in einem zentralen Oberflächengebiet des ersten aktiven Gebiets erhalten wird, und wobei das zweite aktive Gebiet ein zweites Aspektverhältnis besitzt, so dass die anfängliche Art der Verformung zumindest in einem zentralen Oberflächengebiet des zweiten aktiven Gebiets im Wesentlichen beibehalten wird; Bilden eines ersten Transistors in und über dem ersten aktiven Gebiet mit einem Kanalgebiet, das zumindest einen Teil des zentralen Oberflächengebiets des ersten aktiven Gebiets enthält; und Bilden eines oder mehrerer Transistoren in und über dem zweiten aktiven Gebiet mit einem Kanalgebiet, das zumindest einen Teil des zentralen Oberflächengebiets des zweiten aktiven Gebiets umfasst.
  12. Verfahren nach Anspruch 11, wobei Bilden des ersten Gebiets umfasst: Einstellen des ersten Aspektverhältnisses durch im Wesentlichen Beibehalten einer Anfangsdicke der Silizium enthaltenden Halbleiterschicht und durch Anpassen der Länge des ersten aktiven Gebiets.
  13. Verfahren nach Anspruch 12, wobei Bilden des zweiten aktiven Gebiets umfasst: Einstellen des zweiten Aspektverhältnisses durch im Wesentlichen Beibehalten der anfänglichen Dicke und durch Anpassen der Länge des zweiten aktiven Gebiets, wobei die Länge des zweiten aktiven Gebiets größer ist als die Länge des ersten aktiven Gebiets.
  14. Verfahren nach Anspruch 11, wobei Bilden des ersten und des zweiten aktiven Gebiets umfasst: Modifizieren einer Anfangsdicke der Silizium enthaltenden Halbleiterschicht für das erste und/oder das zweite aktive Gebiet.
  15. Verfahren nach Anspruch 14, wobei Modifizieren einer Anfangsdicke das lokale Vergrößern der Anfangsdicke in dem ersten aktiven Gebiet umfasst.
  16. Verfahren nach Anspruch 14, wobei Modifizieren einer Anfangsdicke das lokale Reduzieren der Anfangsdicke in dem zweiten aktiven Gebiet umfasst.
  17. Verfahren nach Anspruch 11, wobei die anfängliche Art an Verformung eine Zugverformung ist.
  18. Verfahren nach Anspruch 17, wobei der erste Transistor als ein p-Kanaltransistor und wobei der eine oder die mehreren zweiten Transistoren als n-Kanaltransistoren gebildet werden.
  19. Verfahren nach Anspruch 11, wobei Bilden des ersten und des zweiten aktiven Gebiets umfasst: Bilden einer ersten Grabenisolationsstruktur, die das erste aktive Gebiet begrenzt, und Bilden einer zweiten Isolationsstruktur, die das zweite aktive Gebiet begrenzt, wobei die erste und die zweite Isolationsstruktur sich bis zu einer vergrabenen isolierenden Schicht erstrecken.
  20. Halbleiterbauelement mit: einer ersten Grabenisolationsstruktur, die in einer Silizium enthaltenden Halbleiterschicht gebildet ist, wobei die Grabenisolationsstruktur lateral ein erstes aktives Gebiet mit einem ersten Aspektverhältnis von Höhe zu Länge abgrenzt, wobei das erste aktive Gebiet einen ersten zentralen Oberflächenbereich mit einer Verformung einer ersten Art aufweist, und wobei das erste aktive Gebiet ferner ein erstes zentrales Körpergebiet mit einer Verformung einer zweiten Art aufweist, die sich von der ersten Art unterscheidet; einer zweiten Grabenisolationsstruktur, die in der Silizium enthaltenden Halbleiterschicht gebildet ist, wobei die zweite Grabenisolationsstruktur lateral ein zweites aktives Gebiet mit einem zweiten Aspektverhältnis von Höhe zu Länge abgrenzt, das kleiner ist als das erste Aspektverhältnis von Höhe zu Länge, wobei das zweite aktive Gebiet einen zweiten zentralen Oberflächenbereich mit einer Verformung einer zweiten Art aufweist, und wobei das zweite aktive Gebiet ferner ein zweites zentrales Körpergebiet mit einer Verformung der zweiten Art umfasst; einem ersten Transistor, der in und über dem ersten aktiven Gebiet gebildet ist, wobei ein Teil eines Kanalgebiets des ersten Transistors in dem ersten zentralen Oberflächenbereich gebildet ist; und einem zweiten Transistor, der in und über dem zweiten aktiven Gebiet gebildet ist, wobei ein Teil eines Kanals des zweiten Transistors in dem zweiten zentralen Oberflächenbereich gebildet ist.
  21. Halbleiterbauelement nach Anspruch 20, wobei die erste Art an Verformung eine kompressive Verformung und wobei der erste Transistor ein p-Kanaltransistor ist.
  22. Halbleiterbauelement nach Anspruch 21, wobei der zweite Transistor ein n-Kanaltransistor ist.
  23. Halbleiterbauelement nach Anspruch 20, wobei eine Länge des ersten aktiven Gebiets kleiner ist als eine Länge des zweiten aktiven Gebiets.
  24. Halbleiterbauelement nach Anspruch 20, wobei die Höhe des ersten aktiven Gebiets größer ist als eine Höhe des zweiten aktiven Gebiets.
  25. Halbleiterbauelement nach Anspruch 20, das ferner ein vergrabenes isolierendes Material aufweist, das zwischen der Silizium enthaltenden Halbleiterschicht und dem Substrat gebildet ist.
DE102009023237A 2009-05-29 2009-05-29 Verfahren zum Herstellen von Transistorelementen mit unterschiedlicher Verformung und Halbleiterbauelement Active DE102009023237B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102009023237A DE102009023237B4 (de) 2009-05-29 2009-05-29 Verfahren zum Herstellen von Transistorelementen mit unterschiedlicher Verformung und Halbleiterbauelement
US12/784,819 US8062952B2 (en) 2009-05-29 2010-05-21 Strain transformation in biaxially strained SOI substrates for performance enhancement of P-channel and N-channel transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102009023237A DE102009023237B4 (de) 2009-05-29 2009-05-29 Verfahren zum Herstellen von Transistorelementen mit unterschiedlicher Verformung und Halbleiterbauelement

Publications (2)

Publication Number Publication Date
DE102009023237A1 true DE102009023237A1 (de) 2010-12-02
DE102009023237B4 DE102009023237B4 (de) 2013-11-28

Family

ID=43028486

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009023237A Active DE102009023237B4 (de) 2009-05-29 2009-05-29 Verfahren zum Herstellen von Transistorelementen mit unterschiedlicher Verformung und Halbleiterbauelement

Country Status (2)

Country Link
US (1) US8062952B2 (de)
DE (1) DE102009023237B4 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8492839B2 (en) * 2010-08-24 2013-07-23 International Business Machines Corporation Same-chip multicharacteristic semiconductor structures
JP2012190994A (ja) * 2011-03-10 2012-10-04 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US8642430B2 (en) * 2012-04-09 2014-02-04 GlobalFoundries, Inc. Processes for preparing stressed semiconductor wafers and for preparing devices including the stressed semiconductor wafers
EP3087602A4 (de) * 2013-12-27 2017-08-09 Intel Corporation Biaxialer zugfester ge-kanal für cmos
US20160071947A1 (en) * 2014-09-10 2016-03-10 Globalfoundries Inc. Method including a replacement of a dummy gate structure with a gate structure including a ferroelectric material
US10734531B2 (en) 2017-06-22 2020-08-04 The Penn State Research Foundation Two-dimensional electrostrictive field effect transistor (2D-EFET)
US11049968B2 (en) * 2018-03-07 2021-06-29 X-Fab Semiconductor Foundries Gmbh Semiconductor device and method of manufacturing a semiconductor device
US11004867B2 (en) * 2018-06-28 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory in high-k first technology

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217608B1 (en) * 2001-12-17 2007-05-15 Advanced Micro Devices, Inc. CMOS with strained silicon channel NMOS and silicon germanium channel PMOS
US7282402B2 (en) * 2005-03-30 2007-10-16 Freescale Semiconductor, Inc. Method of making a dual strained channel semiconductor device
US20070262385A1 (en) * 2006-05-12 2007-11-15 Bich-Yen Nguyen Selective uniaxial stress relaxation by layout optimization in strained silicon on insulator integrated circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
US7678630B2 (en) * 2006-02-15 2010-03-16 Infineon Technologies Ag Strained semiconductor device and method of making same
US7678634B2 (en) * 2008-01-28 2010-03-16 International Business Machines Corporation Local stress engineering for CMOS devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217608B1 (en) * 2001-12-17 2007-05-15 Advanced Micro Devices, Inc. CMOS with strained silicon channel NMOS and silicon germanium channel PMOS
US7282402B2 (en) * 2005-03-30 2007-10-16 Freescale Semiconductor, Inc. Method of making a dual strained channel semiconductor device
US20070262385A1 (en) * 2006-05-12 2007-11-15 Bich-Yen Nguyen Selective uniaxial stress relaxation by layout optimization in strained silicon on insulator integrated circuit

Also Published As

Publication number Publication date
DE102009023237B4 (de) 2013-11-28
US20100301416A1 (en) 2010-12-02
US8062952B2 (en) 2011-11-22

Similar Documents

Publication Publication Date Title
DE102005052054B4 (de) Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung
DE102005051994B4 (de) Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
DE112011102840B4 (de) Halbleiter, der durch elastische Kantenrelaxation eines Stressors in Kombination mit einer vergrabenen Isolierschicht verspannt wird
DE102006009225B4 (de) Herstellung von Silizidoberflächen für Silizium/Kohlenstoff-Source/Drain-Gebiete
DE102005057073B4 (de) Herstellungsverfahren zur Verbesserung der mechanischen Spannungsübertragung in Kanalgebieten von NMOS- und PMOS-Transistoren und entsprechendes Halbleiterbauelement
DE102005052055B3 (de) Eingebettete Verformungsschicht in dünnen SOI-Transistoren und Verfahren zur Herstellung desselben
DE112005000775B4 (de) Halbleiter-auf-Isolator-Substrat und daraus hergestellte Bauelemente
DE112011101378B4 (de) Epitaxie von Delta-Monoschicht-Dotierstoffen für eingebettetes Source/Drain-Silicid
DE102009015748B4 (de) Verringern des Silizidwiderstands in SiGe-enthaltenden Drain/Source-Gebieten von Transistoren
DE102009010847B4 (de) Integration von Halbleiterlegierungen in PMOS- und NMOS-Transistoren unter Anwendung eines gemeinsamen Ätzprozesses für Aussparungen
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE102009023237B4 (de) Verfahren zum Herstellen von Transistorelementen mit unterschiedlicher Verformung und Halbleiterbauelement
DE102006035669B4 (de) Transistor mit einem verformten Kanalgebiet, das eine leistungssteigernde Materialzusammensetzung aufweist und Verfahren zur Herstellung
DE102004031708B4 (de) Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
DE102006019921A1 (de) Transistor mit eingebetteter Schicht mit Zugverformung mit geringem Abstand zu der Gateelektrode und ein Verfahren zur Herstellung des Transistors
DE102007030054B4 (de) Transistor mit reduziertem Gatewiderstand und verbesserter Verspannungsübertragungseffizienz und Verfahren zur Herstellung desselben
DE102004052578A1 (de) Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung
DE102006019936B4 (de) Halbleiterbauelement mit unterschiedlich verspannten Ätzstoppschichten in Verbindung mit PN-Übergängen unterschiedlicher Gestaltung in unterschiedlichen Bauteilgebieten und Verfahren zur Herstellung des Halbleiterbauelements
DE102008010110A1 (de) Feldeffekttransistor-Anordnung und Verfahren zum Herstellen einer Feldeffekttransistor-Anordnung
DE102006030264B4 (de) Verfahren zur Herstellung von Transistoren mit einem Kanal mit biaxialer Verformung, die durch Silizium/Germanium in der Gateelektrode hervorgerufen wird
DE102005063108A1 (de) Technik zur Herstellung eines Isolationsgrabens als eine Spannungsquelle für die Verformungsverfahrenstechnik
DE102005046978B4 (de) Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung durch Bilden eines Kontaktätzstoppschichtstapels mit unterschiedlich modifizierter innerer Verspannung
DE102007015504B4 (de) SOI-Transistor mit Drain- und Sourcegebieten mit reduzierter Länge und einem dazu benachbarten verspannten dielektrischen Material und Verfahren zur Herstellung
DE102006041006B4 (de) Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses
DE102008044983B4 (de) Verfahren zum Herstellen eines strukturierten verformten Substrats, insbesondere zur Herstellung verformter Transistoren mit geringerer Dicke der aktiven Schicht

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027092000

Ipc: H01L0021823800

R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027092000

Ipc: H01L0021823800

Effective date: 20130729

R020 Patent grant now final

Effective date: 20140301

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE

Free format text: FORMER OWNERS: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNERS: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE