TWI283030B - Method and apparatus for a semiconductor device with a high-k gate dielectric - Google Patents

Method and apparatus for a semiconductor device with a high-k gate dielectric Download PDF

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TWI283030B
TWI283030B TW094120924A TW94120924A TWI283030B TW I283030 B TWI283030 B TW I283030B TW 094120924 A TW094120924 A TW 094120924A TW 94120924 A TW94120924 A TW 94120924A TW I283030 B TWI283030 B TW I283030B
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Description

1283030 •九、發明說明： 【發明所屬之技術領域】 本發明及多個揭示之實施例係有關於一種半導體之製造方式，特別是 有關於製造整合裝置，其包含至少一個金氧半電晶體(MOS)具有高介電值 (high-K)閘極介電層。 【先前技術】 半導體技術中，裝置尺寸持續微小化，也須改善電晶體效能。在傳統 閘極介電層中縮小裝置尺寸，對於製造具可靠度金氧半…^^)電晶體，將產 生問題，包含短通道效應(SCE)及閘極介電層漏電。先前技術中，可使用高 介電值(high-k)介電層材料，作為閘極介電層材料以改善裝置效能。根據此 目的，一高介電值(high-k)材料所具有之介電值常數k，須大於傳統介電層 材料二氧化矽約為3.9之介電值常數。具有一介電值常數大於3·9之材料稱 為高介電值(high-k)材料。高介電值(high-k)介電層，提供較小尺寸裝置一等 價氧化稱度(EQT);符合姨互翻錢半—(CMQS)製程微小化的 需求。然而此材料具有其他問題，包含金氧半(M〇s)電晶體内臨界電壓(vt) 的不穩定，尤其是P型金氧半電晶體(PM〇s)，導致工業用裝置不宜使用高 介電值(high-k)介電層材料。⑽，尺寸縮小及石夕基底高介電值(high_k)材料 之使用，會使載子移動率降低，電晶體效能因而減低。 一篇論文題為”A Highly Manufacturable Low Ρ_ι· and High Speed
HfSiO CMOS FET with Dual Poly-Si Gate Electrodes^ Iwamoto et al.? International Electronics Devices Meeting of the IEEE(IEDM)? December 2003 闡述-P型金氧半電晶體(PM0S)使用—特別高之祕介電層材料，石夕酸給 (馳〇) ’覆蓋-石夕基底；以及描述特定側壁之使用及一通道控制步驟，以 改善vt變化效應。此論文指出特別對於使用高介電值(high句介電層材料所 製造P型金氧半電晶體(PM0S)的觀察，其臨界電氧Vt)飄移的問題。
0503-A30988TWF 5 1283030 一扁論文題為”55 nm high mobility SiGe(:C) PMOSFETS with Hf〇2 gate dielectric and TiN metal gate for advanced CMOS/9 by Weber et al? 2004 Symposium on VLSI Technology，Digest of Technical Papers，指出改良後的 電晶體效能；其中，藉由磊晶沉積一壓縮應變矽鍺層，形成一矽鍺通道材 料，具有二氧化铪(Hf02)之一高介電值(high-k)閘極介電層，以及氮化鈦(TiN) 之一金屬閘極電極，所製造之P型金氧半電晶體(pM〇S)，可得到改善的載 子移動率及臨界電壓(Vt)。 一篇論文題為”Mobility Enhancement in Surface Channel SiGe PMOSFETs with Hf02 Gate Dielectrics；9 by Shi et al5 IEEE Electron Device Letter^Vol· 24, No· 1，January 2003,描述使用應變矽鍺層作為通道層，二氧 化铪(Hf〇2)作為介電層，以製造P型金氧半電晶體(PMOS);此論文指出裝 置載子移動率比傳統矽裝置優良，然而也指出臨界電壓(Vt)的變動問題。 一篇論文題為 ”<1〇〇> Strained SiGe Channel PMOSFET with Enhanced
Hole Mobility and Lower Parasitic Resistance；9 by Shima? Fujitsu Science and Technology Joumai 39, v〇i· i，pp· 78_83 (june 2003)，指出 p 型金氧半電晶體 (PMOS)中使用應變石夕鍺層作為一通道材料，對載子移動率之實驗所獲得的 結果。 因此需要一種新的製程及設備，使具有一高介電值(high-k)閘極介電層 之金氧半(MOS)電晶體具備可生產性，增加效能，以及可定出尺寸規範。本 發明將於下文中揭露。 【發明内容】 有鑑於此，本發明在不同實施例中提供一種新製程及結構，有關於使 用尚介電值(high-k)閘極介電層材料的平面金氧半(M〇s)電晶體。在本發明 的第一較佳實施例中，提供一高介電值(high-k)介電層，覆蓋一基底，沉積 一閘極電極材料以覆蓋該高介電值(high-k)介電層，沉積一保護光罩以覆蓋 0503-A30988TWF 6 1283030 該私極’圖形化該光罩；以及藉由一非等向性侧，完成間極電極及閑極 介電層材料結構，_賴結構，其中該非等向性_之步驟係延伸跨過 該/介電層，至該介電層材料底部下方的基底。最後結構包含侧壁間隔層， 自订對準祕及汲極區，射彡成完整的金氧半_s)f晶體，·趣間隔層跨 越閘極電極之兩側邊，包含介電層底部下方區域。因為側壁覆蓋延伸至通 道介電層界面區下方，可以防止不必要之材料侵人，包含氧或氫原子；其 可能滲入任_通道區，基底通道及介電層界面，介電層，或介電層材料及 閘極電極材料之間界面。最後的金氧半_s)電晶體裝置中，高介電值 (high-k)介電層仍具有所需介電值常數⑻的電性。 在-較佳：r施例巾’在電晶體形成區基助產生—反向摻雜通道區， 電晶體使用傳統離子植人聰助。反向摻雜通道區 電晶體有效調整臨界電壓(vt)。 了使 在-較佳實施例中，例如一通道材料；在介電層材料下方沉積應變石夕 D、應變石夕鍺(SlGe)或其組合物，提供裝置通道及降低臨界電壓，以辦加 ^子移動率；可任意選擇反向掺雜通道材料明加電晶體效能。側壁咖 :延伸進域通這層及高介電值(high_k)介電層底部下方，避免不必要的雜 =2含乳原子或氫原子，防止其渗入結構中而降低高介電值(吨h_k)介電 在另一較佳實施财，高介電值邱_)介電層具有-介電常w至少 稾化、 減氮。可使舰(TaM鑭⑽氧化物， 、’ 2氮.呂’或其他已知高介電輝_士)介電層之組合物。 例巾’—積體電路在基底上具有核^區域及周邊線路 S域。核心區域及周邊線路區域之製程步驟可以不同 及微影技姻1撕—峨，謝另^ 域中提供—_化光阻包覆，以«此區，反之祕。制不_處縣
0503-A30988TWF 1283030 置製程，只在核心裝置區内沉積一應變矽鍺層，同時在周邊線路區中並不 沉積。然後可以沉積高介電值(high-k)介電層及閘極電極材料於兩區域，然 而周邊線路區域閘極介電層厚度可能大於核心區域。 在另一較佳實施例中，應變通道層可以反向摻雜(counter-doped)以增加 電晶體效能，提供臨界電壓(vt)更佳的控制。使用光罩以形塑光阻，可以反 向摻雜(counter-doped)—部分或全部電晶體，或者一些電晶體可不使用反向 換雜(counter-doped)。 在另一較佳實施例中，可以在一矽覆蓋絕緣層結構(s〇I)的絕緣體上製 造裝置。基底材料可以是大塊石夕及包含N型p型摻雜井區域，可替換之基 底包含矽鍺、錯、應變矽、應變錯或組合物、或矽/石夕鍺層堆疊。 在另-較佳實施例中，閘極電極可使用金屬閘極電極或包含金屬之組 合材料，例如一氮化鈦(TiN)金屬閘極電極。閘極電極可使用多晶矽及摻雜 多晶矽，多晶矽閘極電極也可混合一附加之自動對準金屬矽化物 (Self-Aligned Silicide，salicide)包覆以獲得較佳效能。 在另-較佳實施例中’沉積通道材料以覆蓋基底，提供一閉極介電層 及閘極電極材料，讀蓋基紐通道材料，賴用光罩卿化及侧，形 成閘極電極及介電層具相觀伸進人通道材料；在祕電極及介電層側 壁形成側侧隔層，延伸至_介電層材料底部下方，然後進行侧，以 移除閘極電極下方外砸域殘存通道材料，在後續製程之前露峻或其他 基底材料。並且延伸側魏切至―深度位於閘極介電層下方，保護應變 通道材料社不必要之機渗人，包含氧原子及錢子；關可能在反向 摻雜(co_r-doped)通道材料内形成不必要之組合物，包括氧化石夕，會使摩 變材料鬆散並降低效能。 " 本發明高介電值⑼㈣閘極介電層電晶體之應用，包含互補型金氧半 (CMOS)邏輯電晶體陣列，具有N型及p型井區域，反向推雜(_却由 通道材料，及高介電值(hig_齡電層，_彡成n型师⑽及p型
0503-A30988TWF 8 -1283030 (PMOS)金氧半電晶體具有不同摻雜物之反向掺雜(c〇unter_d〇pecj)通道；在一 些貫施例中’核心邏輯區域可能包含反向摻雜(c〇unter-d〇pe(j)通道，然而周 • 邊線路區可能包含較大電晶體，而不具備反向摻雜(counter-doped)通道。記 _ 憶體積體電路也可使用本發明之高介電值(high-k)閘極介電層製造，以及核 心區域具有反向摻雜(counter_d〇ped)通道，然而周邊線路包含高介電值 (high-k)閘極介電層材料’但不包含反向摻雜(〇〇皿故-(^叩6(|)通道材料。 本發明實施例之附加特徵及益處將在後面闡述。特別實施例之揭露， 可依據先前技術之基礎，對本發明之目的及内容進行修改或設計。對於實 _ 施例中之相同結構及變化並不違背本發明申請專利範圍之精神及範圍。 【實施方式】 本發明實施例揭露之操作及製造方法將在後面詳細討論。然而描述之 實施例不只有應用或同時使用本發明。討論之特別實施例只是本發明製造 及使用的特別方法之例證，並不限制於本發明或專利範圍之内。 第1圖係繪出一積體電路100之剖面示意圖，並不繪出尺寸大小。半 導體基底101係提供基本材料以製造電路。其中該基底101係藉由使用標 準沉積製程，沉積一氧化矽墊層103及一氮化矽層105，以覆蓋該基底；例 • 如化學氣相沉積(CVD)，電漿加強化學氣相沉積(PECVD)，或先前技術中任 何其他覆蓋物沉積方式，例如減壓CVD或其他方式。氮化矽層1〇5可用低 • 壓化學氣相沉積(LPCVD)，具有一厚度約五百埃至二千埃(500A〜2000A)。 • 第2圖係緣出裝置100之剖面示意圖，使用微影技術，圖形化及兹刻 氮化矽層1〇5及氧化矽墊層103，以形成硬光罩（hardmask);然後進行姓 刻及私除光罩’例如使用氫氟酸或食人魚姓液（pira^a枚也）飯刻，然後 沉積作為淺溝槽絕緣層之氧化矽層1〇8。溝槽深度約一千至五千埃 (1000〜5000A)，可更深或更淺，例子中完成之淺溝槽絕緣層為二千埃⑼〇_ 深。可使用冑密度電漿(HDP)或其他技術沉積氧化石夕層謂，例如四乙稀正
0503-A30988TWF 9 1283030 石夕酸（TEOS (tetmethylorthosilicate))可藉高密度電漿㈣哪 絕緣層(STI)之氧化石夕，其厚度足以填充及完全覆蓋全部溝槽，例如厚度大 - 於五千埃(5000A)。 又 - 帛3圖係繪出裝置100之剖面示意圖，移除多餘溝槽氧化石夕，氮化石夕 層105及氧化石夕塾層103，以及沉積閘極介電層11〇後。在移除步驟中，化 學機械研磨(CMP(ChemiCal mechanical polishing))製程使用化學及機械方 式，移除溝槽氧化石夕層、氮化石夕層及氧化石夕墊層，以完成基底表面或其上 充填氧化矽之淺溝槽絕緣區107。在本發明第一較佳實施例中，化學機械研 φ 磨(041>)及清洗步驟後，於基底101及淺溝槽絕緣區(STI)107正上方直接形 成薄界面層111(氧化矽，無缺陷贱化矽（trap_freenitride)或氮氧化石夕广 然後於界面層111上沉積高介電值(high-k)閘極介電層ho。 介電層材料之沉積可用任何已知方法進行，包含遠電漿化學氣相沉積 (remote plasma CVD，（RPCVD))，電漿加強化學氣相沉積恤嶋enhanced CVD，（PECVD)) ’ 原子層沉積(at〇mic iayer dep0siti〇n，（ALD))，有機金屬化 學氣相/儿積(MOCVD) ’物理氣相沉積(pvd)，濺渡(SpUttering)或先前技術中 其他已知方法。高介電值(high-k)介電層係指介電質具有一介電常數k約大 於3·9，3.9為標準型傳統二氧化矽介電質之介電常數，可能的高介電值 鲁 作袖七)介電層包含氮化石夕、i^fc*iS(tantalumpentoxide)、氧化銓、氮氧化 石夕铪(hafhimn silicon oxynitride)、氧化鑭、及先前技術其他已知高介電值 (high-k)介電層材料。已知材料之介電常數範圍，在範圍3 9<k<9内，高介 ， 電值(high-k)閘極介電層可能包含氮氧化石夕、含氧介電質、含氮 介電質、或多層組合物。對於k>8.0之介電質可能包含任何二氧化銓 (Hf02)、石夕酸铪(HfSiOx)、氮氧化石夕給(HfSiON)、含錄(zirconium)組合物如 二氧化錯(Zr02)、含鋁組合物如三氧化二鋁(Αι203)、含鈦組合物如二氧化 鈦(Ti02)、五氧化钽(tantalum pentoxide)、三氧化二鑭(La203)、鋇(barium) 錄(strontium)組合物如(BST)、含鉛組合物如鈦酸錯(PbTi03)、類似組合物如 0503-A30988TWF 10 1283030 鈦酸鋇(BaTi03)、鈦酸锶(SrTi03)、（PbZr03)、钽酸銃鉛（PbsczTal-z〇3， 簡稱PST)、鈮酸辞鉛（PbZnzNbl-Z〇3，簡稱PZN)、錘鈦酸鉛 (PbZr03-PbTi03，簡稱PZT)、氧化铪（PbMgzNbl_z〇3，簡稱PMN)、 金屬氧化物、金屬矽化物、金屬氮化物、及多層組合物。在一較佳實施例 中，可使用一非晶高介電值(high-k)介電層，最好此非晶材料包含至少5〇% 介電層且無顆粒邊界及顆粒狀物。需使用低溫製程，以維持介電層内非晶 材料；特別是製程須保持小於ll〇〇°C以下。非晶區由混合材料所組成，可 包含矽、鍺、氟、氮、碳、硼、氧、鋁、鈦、鈕、鑭、鈽(Ce)、鉍、鎢、釔 (Y)、鋇(Ba)、锶(Sr)、鉛等，以混合入介電層材料中。在高介電值(high_k) 介電層沉積前，沉積一薄界面層以維持電子/電動移動率。製程及清洗步驟 類似於傳統閘極氧化石夕生長時的步驟(包含氧化石夕、氮氧化♦、無缺陷· 化石夕）。然後由後續製程步驟沉積高介電值(high_k)介電層。可由原子層沉積 (ALD)或有機金屬化學氣相沉積(M〇CVD)於低壓及低溫(小於5〇〇。〇時形成 沉積物。最後，以熱處理魏漿處理方式維持高介f值吨叫介電層中之 非晶結構。產生的介電層相當帛，例如一至一百埃(M〇〇A)。在一較佳實施 例中，沉積HfSiON高介電值(high-k)介電層約四十埃(概)厚，且呈有小於 約二^(2.〇㈣厚之等價氧化矽厚度(equivalent 〇娜仇如 第4圖係繪出缝_，沉積雜電祕㈣2覆蓋高介電筛糾 閘極介電層，及肋射娜電極之_化光罩114形成後。閘極電極材 料係已3夕曰曰石夕、接雜多晶石夕、金屬組成物如氮化鈦(TiN)、金屬石夕化 物、或其他讀技術使用之閘極電極材料。可使用的金屬間極具有功函數 (曰石夕門極祕雜4。在—較佳加科，雜材料係沉赫雜多 曰曰夕材料，例如，使用傳統化學氣相沉積製程(積約 O000A) ^ N ^ ； ^ 摻雜或植入一 p型摻雜物，如硼、銦、或鋁。 一 硬光罩114係決定多個區域，形成電晶體閘極電極以覆蓋基底丨以及
0503-A30988TWF 11 1283030 決定多個區域’製造多晶石夕連接層，以覆蓋淺溝槽絕緣層(sti)區浙。形 成的閘極電極㈣m將核立-主祕£覆錢難鱗層㈣區 ' 1G7(沒有主_區域接受之後的_及祕擴散），細提供額^接區域 — ㈣分閘_極的方式所取代，顧巾綱上沒_的輯實際上可能覆 盡基底其他主動區。 第5圖係繪出裝置10〇剖面示意圖，先前幾圖經姓刻步驟，圖形化間 極電極材料112及高介電值(high-k)介電層110，完成閘極電極及間極介電 層材料結構，簡稱閘極結構。較重要的地方，是允許繼續姓刻進入基底ι〇ι • 及、淺溝槽絕緣層(STI)區107，延伸餘刻區至一深度低於界面層⑴土底部。 第5圖中，移除基底101至-深度低於界面層⑴之底部一定程度:使用 -侧步驟，其具有高選擇比，對於麟舰緣層(ST職切；之侧 移除程度，係大於石夕基底1(Π。在高介電值(high_幻閘極介電们1〇及界面 層111底部下方「過钱刻」或圖雜，為本發明之重要觀念；以形成保護 側壁（將於下文中闡述），將防止氧、氫或其他雜質侵入高介電值(high_k) 介電層’介電層及基底間界面，或介電層及閘極電極間界面。此為本發明 之一重要觀念，對於雜質侵入及其衍生效應之解決，尤其是不必要的氧化 可能導致先前技術中具備高介電值(Wgh-k)閘極介電層金氧半電晶體 拳 （MOS)之相關嚴重問題。 • 第6圖係繪出本發明一較佳實施例中裝置100基底101剖面示意圖， 形成輕#雜汲極及源極區122、124，以及進行袋狀植入（p〇cket imp][ant)， ， 以70成汲極及源極區，其自行對準於閘極區。閘極電極112，閘極介電層 110，源極及汲極擴散區124、122共同形成平面金氧半電晶體（M〇s)。 由於源極及汲極及基底中所使用摻雜物型態之差別，電晶體可能為p型金 氧半電晶體（PMOS)或N型金氧半電晶體（NM〇s)。如先前技術之已知 製私，互補型金氧半電晶體（CMOS)積體電路1〇〇，電晶體可在井擴散區 内形成，於淺溝槽絕緣層(sti)前形成井區，井區由淺溝槽絕緣層(STI)區域
0503-A30988TWF 12 1283030 所隔離。使用傳統離子植入及熱退火製程，以沉積及形成源極及汲極區 122、124。對於源極或汲極植入，N+源極或汲極可用磷及砷作摻雜物，p+ - 源極或汲極可用銦及硼。退火溫度最好接近1000X，小於110(rc。井擴 政可包含井之形成、抗擊穿效應（anti-punchthrough)及通道植入步驟。 第7圖係繪出基底101於側壁間隔層12〇形成後，使用先前技術已知 的離子植入及熱退火程序，於基底中形成源極及汲極擴散區、I%。使 用非高介電值(non-high-k)介電層沉積侧壁間隔層，提供保護間隔層覆蓋閘 極包極側壁，並延伸至鬲介電值(high_k)介電層底部下方。側壁最好使 • 用氮氧化矽或氮化矽材料，且可使用低溫沉積技術沉積，包括電漿加強化 學氣相沉積(PECVD)及遠電漿化學氣相沉積(rem〇te plasma CVD， (RPCW))。健㈤隔層12G可包含祕％ (秘4)或氮氧切。在一較佳 實施例中，氧化石夕或氮化石夕侧壁間隔層之寬度可為3〇〜1〇〇埃（A)。較 “例子疋用化子氣相沉積（Cyj))技術沉積氮化石夕，其溫度大於5⑽。。 以及約1分鐘之沉積時間。 第7圖係緣出到目兩為止遵循各步驟所形成之剖面示意圖，使用先前 技術之傳辭導體製程步驟，完成频f路卿；例如金射化物可藉由金 4沉積形成，例如鈦或録，然後形成自動對準金屬石夕化物(sdf_Aiigned 攀Silidde，salidde )，位於閘極電極12〇，源極及沒極區124、i22，及其他區 域以kt、低電阻及改善|置效能，$而此步驟並非必要。开》成自動對準 • ^，^b^(Self.Aligned Silicide, salicide ,
•沉積步驟⑽魏切，氮解或其他佩絕緣層，主要形成二氧化 矽圖幵/化接觸區域及敍刻絕緣層以露出源極，沒極及間極電極；將導體 金屬填充進接觸窗，在層間絕緣層提供上方金屬層至下謂極電極，雜 及沒極區間的電性連接。可形成铭或銅之金屬層覆蓋層間絕緣層，使用已 知技術例如!呂金屬化製程或雙鑲嵌銅金屬化製程，以提供一個或多個導線 層可連接接觸窗及電性連接至閘極電極112，源極及汲極區i24、122。可 0503-A30988TWF 13 1283030 使用傳統清潔，鈍化，晶片檢視，包裝，模組化及測試步驟，以自基底ι〇ι 完成積體電路裝置。 ι ~ • 第8A圖係繪出本發明中閘極電極112及介電層區110之放大剖面圖， • 其包含蝕刻進入基底區之側壁。圖中深度A指出閘極電極側壁係藉由蝕 刻’以進入基底至-深度，其中侧閘極以形成側壁的方法，為標準祕 刻或使用氣氣酸尋餘刻劑的濕餘刻製程。 第8B圖係繪出一閘極電極112及介電質區n〇覆蓋一淺溝槽1〇7之放 大剖面圖。深度B指出蝕刻進入HDp氧化層1〇8之深度，HDp氧化層1〇8 • 4於上述淺溝槽107中。進行乾侧或濕侧製程，此侧對於溝槽絕緣 氧化層1G8具有較大獅性，因麟度B献於深度a。在—較佳實施例 中’深度A可以小於4奈# (nm)，；罙度B可以小於2〇奈米（咖）。在 一較佳實施例中，深度B比深度A的比例至少為3，或更大。 先别技術已知在使用高介電值(high-k)閘極介電層以製造主動式金氧半 電晶體（MOS)日夺，需要使用額外材料以在縮小尺寸製程當中增加效能。 例如，已知使用應變石夕，鍺，或石夕鍺通道材料，以增加載子移動率，對於p 型金氧半電晶體（PMOS)的生產更為重要。第9圖鱗丨本發明中製造積 • 體電路130裝置製程之第一步驟，包含一應變通道層。 第9圖係繪出製程階段中之剖面示意圖，淺溝槽絕緣層（sti)區137 • 分為多個區，位於半導體基底101之兩區域内，-為核心區域131，另一為 周邊線路區域132。沉積-通道材料142，以覆蓋於核心區域基底上，並不 • 賴周邊祕區域。沉賴蓋於核々區域之通道材料可包含應财、應變 赭、或應變石夕錯層、同環境摻雜蟲晶生長層；先前技術已知，使用一保護 型光罩覆Μ邊線賴域，於兩區域進行不同製程；形成之通道材料142 非常薄，厚度約為2〇〇埃（Α)或更少；在一較佳實施例中，最後厚度為 1〇〇埃（人）。通道材料可由任何之不同半導體材料合成或多層組成，包含 石夕、應變石夕、石夕氧化絕緣層（S0I)、石夕鍺、石夕鍺氧化絕緣層⑽e〇i)、 0503-A30988TWF 14 .1283030 鍺、應變鍺等。同環境主要用瓣雜物以反向摻雜—人^ ⑽⑹之通道。其他可使用之換雜物 =斜電晶體 通道可為氮、碟、坤、録。通道區很薄，約小於;N型 植入方式轉_區；同環境摻雜U晶生長ϋ離子 核心區域㈣生長通道142後，最好沉積_覆蓋# =置層。 牲層’為了在之後形成一極薄的二氧化矽層，約為曰上:層士: 層⑷不存在，之後的製程中將使用到氧化錯層。2= 滿足需求；在之後步射裸露_鍺層表面將自絲域== 用矽犧牲層144以控制覆蓋薄自然氧化層。 吏 沉積通道層142，例子中為石夕鍺層，曰及覆蓋層144後，需要_ 請注意從核心區域131過渡到周邊線路區域m處，有一階層落差， 從核心區域降下來，核_域包含應變層财覆蓋層，但並不包含在 線路區m中。因為厚度差異小，過渡區不大，主要小於1〇〇埃⑷。 本發明貫施例中之其餘製程步驟，和本發明前述實施例一樣。第⑺圖 鱗出基底130剖面示意圖，形成—光罩層152覆蓋閘極電極材料15〇，及 高介電值(high-k)閘極介電| 148，以及相_刻步驟以圖形化電極。再利 用閘極電滅刻以圖形化閘極，並姓刻至核心區域131通道層142内，及 進入，溝槽絕緣區137内氧化層138，或周邊線路區域m内之基底表面。 第11圖係繪出具有源極及:¾極區完成後的裝置，由前述之傳統捧雜物 植入及退火步騎完成，如先術6知餘植人及轉雜極製程步领 等方式。在-較佳實施例中，核心區域内，裝置較小且具有高介電值(high+) 閑極介電層其等價氧化石夕厚度(E〇T)小於約2奈米（碰）；然而在周邊線路 區域:，裝置具有的閘極介電質等價氧化石夕厚度(E〇T)約大於Μ奈米（邮)。 第12圖係繪出本發明中另一實施例之剖面示意圖。在第12圖中，裝 0503-A30988TWF 15 1283030 置200具有互補型金氧半電晶體（CMOS)209，213，在石夕基底201中形成。 在钱刻及形成乂溝槽纟巴緣（STI)區207如’選擇性植入p型及n型择雜物 - 於基底中，以形成N型井區203及P型井區205，然後進行一深退火步驟。 - 可用RTA或快速熱退火製程。另一方面，可在製程中較晚進行深井植入， 使用已知之跨層離子植入及退火步驟’例如在通道及介電層材料沉積後。 藉沉積覆蓋蝕刻溝槽區及化學機械研磨（CMP)方式，形成高密度電 漿淺溝槽絕緣層（STI)氧化矽208，以完成溝槽絕緣層（STI) 2〇7。如上 所述，以蠢晶生長方式沉積一應變石夕鍺層或應變石夕層。若進行反向摻雜，N φ 型及P型電晶體區213及209將以不同步驟摻雜，以提供正確類型之反向 摻雜。通常反向摻雜應於深井區形成後及閘極氧化層形成前。摻雜通道之 材料，對於N型電晶體213為214，對於P型電晶體209為21〇。 後續步驟如上所述。若使用矽鍺層做為通道材料，則生長或沉積犧牲 石夕層22G覆蓋石清層以防止鍺氧化；以及產生更好的二氧切自然氧化層 以形成薄界面層，如上所述。之後沉積石夕層22〇及形成界面氧化層，沉積 高介電值(high-k)閘極介電層以覆蓋通道材料，如圖中所示之層222。然後 沉積閘極電極材料覆蓋上述之介電層，如圖中所示之層224。 如上所述，形成光罩層，進行圖形化及飯刻步驟，以進一步圖形化形 馨 成閘極電極及介電層。蝕刻步驟中係 使用比對通道材料具有更高侧選擇性之方式，絲刻溝槽氧化層， ^ 使其淺溝槽絕緣區107側壁區之氧化石夕大量移除，而其他區之通道材料則 - 微齡。_是_轉巾，使麟魏切·道材料具有3倍以 上餘刻選擇比之飿刻劑。 使用化學IU目沉積（CVD)於酿電極及祕介電層材制壁形成側 壁間隔層228 ;此側壁為低介電質材料，例如氧化秒，氮化梦或含錄化石夕。 較佳側壁材料為化學氣相沉積（CVD)的氮化石夕。 形成側壁間隔層228之後，可考慮選擇進行第二次侧以移除基底所
0503-A30988TWF 16 -1283030 有殘留通道材料。另外，亦可形成自動對準金屬矽化物(Self_Aligned silicide， salicide)區23〇以覆蓋閘極電極224，藉由沉積金屬於閘極電極上以進行處 - 理，可用鈷或鈦。使用N型摻雜物及退火步驟，在p井區2〇5内形成源極 • 及汲極區240、242 ;以及使用P型摻雜物及退火步驟，在N井區203内形 成源極及汲極區244、246。 第12圖所繪之剖面示意圖中，單一 金氧半電晶體（NM〇s)裝置 213具有源極及汲極擴散區，位於p型深井區内N型摻雜之基底内·，且具 有反向摻雜通道材料214，界面層220，高介電值(high-k)閘極介電層222， φ 閘極電極材料及選擇性自動對準金屬矽化物(Self-Aligned Silicide，sdidde 層覆蓋閘極雜。囉，單-P型金氧半電晶體（pM〇s)裝置具有源 極及汲極擴散區244、246，位於N型深井區203内P型摻雜之基底内；且 具有摻雜通道層210，界面層氧化石夕，高介電值(high_k)閘極介電層，閉極 電極，及覆蓋閘極電極之選擇性自動對準金屬石夕化物(Self_Aligned灿恤， salicide)層主動裝置覆盎基底所有侧壁，以及所形成之間極電極覆蓋淺溝 槽絕緣層(sti)區，圖示皆指出側壁延伸至高介電值(high_k)間極介電層下 方。如圖所示，側壁可延伸跨過通道層，或進入通道層；但任何情況Μ Μ暴露至少-部份通道I，及高介電值(high_k)閘齡電層底部下方淺溝 着槽絕緣層㈣。顯而易見，實際之裝置可具有許多如第12圖中所示p型及 N型金氧半電晶體（]^〇幻。 第12圖所魏置形成雜及汲極後，傳統製程包含-覆蓋層，層間氧 • 化♦生長，接__化，接_及金屬層形成，以提供連接多晶石夕或金 屬導體層，進而連接P型及_電晶體以形成電路。 第13圖係綠出本發明新製程及結構中另-實施例之電路圖。在第13 圖中，記憶體之陣列緣作一對信號線導體331，紐（標示為脱及β 及對電[線341、343 (標示為W/L及麗）之交叉處。所繪出之核心區 域具有四個電容儲存單元％卜323、325及π等例，每一電容於一沒極
0503-A30988TWF 17 1283030 端與-存取電晶體連接，其應對之電晶體係3Π、313、315及317。儲存電 容更與-固定電壓（Vplate)連接，可藉由晶片上之電壓產生器或外部電源 .提供此―電壓。每—存取電晶體於制極端連接至-電壓線，以及於源極 •端連接至一訊號線。運作時，當對應的電壓線藉由電壓線選擇器305或307 的開啟’使電壓'線具有電壓時，開啟訊號線選擇器3〇1或3〇3，讓對應的訊 號線連接到-電壓上，讓某-電晶體開啟以輸入電壓；因此在某一時間隨 電壓變化時，此四條線可選擇四個電晶體其中之一個或更多電晶體。 第13圖所繪之電路圖指出其電性結構，在考慮許多存取電晶體時，多 • 組電晶體-電容對（儲存單元）在陣列裡連接至每-訊號線及電祕，具有 相當的重要性。存取電晶體需要在特定製程縮小時仍具有良好效能，主要 關係到快速開啟或關閉，以及低臨界電墨；周邊線路區域的電晶體，例如 訊號線及賴線選擇H，需錄錢晶體使其具妓_容作為驅動用； 然而其中較少電晶體，可增加裝置面積。 第14圖係繪出記憶單元及連接至此記憶軍元的脱線路電晶體剖面示 意圖，具有本發明高介電值(high-k)閘極介電層。裝置4〇〇位於基底侧一 部份上方，分為記憶體區域及周邊線路區域。緣出周邊線路區域内平面電 晶體4i4，如第η圖選擇電晶體則、3〇3、3〇5、3〇7其中之一，以及記憶 體區域内之存取電晶體411及413。電容器421及423連接至存取電晶體 ,411及413之;及極區464。電容器為王冠形狀，形成層間絕緣體裏的記憶單 元’例如電谷器可為先$技術已知之Mijyj電容哭。 如上所述’使用本發明中應變通道及選擇性反向推雜製程形成電晶體 411、4Π ’ 442為應财或销通道，444為發覆蓋層作為犧牲層以形成氧 化石夕界面層’ 448為沉積至蚊厚度的高介電值㈣叫介電層，以及412 為閘極電極層，由側壁42〇低介電值（1〇wK)介電側壁材料所保護。 周邊線路區域_電晶體414不具有通道材料，因為其大尺寸之電晶 體具有較大介電層厚度，而且不需要通道材料以增加效能。周邊線路區域
0503-A30988TWF 18 1283030 内沉積的高介電值幽姻極介電層柳厚度比記憶體區域内大，·再 間極電極412覆蓋介電層以形成間極。於兩區間極電極上形成自動對= 屬石夕化層(Sdf-Mgned Smdde, sa脑e)447，如保護層_的鱗 為氧化梦。於兩區基底上形成層間絕緣層428及优形成接觸窗^疊伽 ^ :以連接源極，汲極區至金屬層收，其可能為銘或鋼金屬化物。使用 接觸自453以連接存取電晶體沒極區至電容器第一電極，如先前技術。存 取電晶體4U及413的閘極電極為選擇這些記憶單元的電觀導體之一= 分，如第13圖中的電壓線341或343。 本發明記憶體裝置400所使用的製程技術做如下說明。在一基底上使 用傳統離子植人及退火技術形成Ν型及ρ浙區。或者概在製二中再形 成井區。使用光罩，圖形化及_製程以製造淺溝槽絕緣L形成高密 度絕緣體 ’再翻化學機械研磨（_製輯淺溝槽絕緣區及基底^ 他部分進打平坦化。使用保護光罩覆蓋周邊線路區域，以隔離記憶體區域 及周邊線路區域，蟲晶生長應變通道材料442，最好是捧财錯層。沉積或 生長犧_層444以控制通道層上自然氧化層的產生，如上文中所述的薄 界面層。絲周輕域上的光罩進行其他製程步驟。 沉積高介電雜igh烟極介電層材料猶，以覆蓋在基底上。因為周 =、、友路區不，、有通稍料，在周邊線路區至記憶單元區之間有-輕微高度 洛差。在先前技術中’可藉由稍後的平坦化步驟解決。 /儿積或生長閘極電極材料扣，以覆蓋高介電雖咖幻間極介電層材 使用姻光罩材料及非等向性侧以圖形化，形成第Μ圖中所示間極 ^極側壁。允許祕職程繼齡除-部份通道材料或基底，以及移除-P刀，溝槽、、、S緣區4〇7氧切。此製程允許較深的側壁材料（以後形成） ^保護應魏道频，避免师進人介錢及介電層界面。雜質若進入應 k材料H献合物，如氧财，會破縣來材料雜練而降低
裝置效能。 0503-A30988TWF 19 1283030 於閑極電極側壁上形成側壁絕緣層420。絕緣層再次延伸至 層底部下方。若使用選雜材料，將於·電極上^成 ! 1! ^b4(Self"Aligned Silicide5 saiicide>447 ° 及熱退火步驟形成源極及汲極區464、462。 電曰ΓΓΓ緣層449，賴氧切或氮切，繼底嘱完成的 電曰曰體爾形成層間絕緣層428及似，以覆蓋基底，圖形化及侧接觸 Q，以連接至源極及汲極區，以及連接至電晶體底部以存取電晶體沒極區， 接觸窗材料M鐘金屬填滿接_ _，或_先前觀形鱗體插拾。
沉積金屬或多晶郭形成儲存電容器；最好形成—腦多晶梦材料作 為底部電極。電容器介電層，也可缺高介電值(high_k)材料或傳統二氧化 石夕，鼠切或其他介輕，形成於儲存電容器底部平面。職的頂部平面 包含多晶發或金屬或金屬化合物如™。最後，完成的記憶體裝置具有一層 或夕層金屬層’例如451 ’連接閘極，汲極及源極區至電容器頂部平面，以 完成線路。可脑油金屬層，可使料職錢職法，祕統沉積， 圖形化，及蝕刻步驟以形成金屬層。 第15圖係繪出本發明之另一實施例。在15圖中，將離子植入基底以 形成通道，取代沉積材料。通道反向摻雜至基底，所以可植入N(或p)型 式於P (或N)型基底或井區材料以形成電晶體，如先前技術所述。如第 12圖上形成井區，以及如先前技術，在基底上使用一層矽絕緣層。 在第15圖中，基底501具有淺溝槽區505及填充hdp氧化矽5〇6。最 好使用先前技術中的植入及退火步驟方式形成井區5〇2及5〇4。如先前技術 使用離子植入形成通道區507、509，所使用的摻雜物建立基底上的反向 摻雜通道。形成薄氮化矽或氧化矽界面層511，沉積高介電值(higl>k)閘極 介電層515，沉積閘極導體517 ;圖形化這些層以形成堆疊覆蓋基底及淺溝 槽絕緣區，植入源極及汲極區以及退火，以形成源極及汲極514、512，以 及使用低介電值（low k)氧化矽，氮化矽或其他絕緣體生長側壁521。當 0503-A30988TWF 20 1283030 使用如上所述之侧步額形化基底及淺賴絕緣區時，再 續^深度低於界面層及介電層底部，以及最好伽m溝槽絕緣區（奶） 至一深度大於基底侧深度，其關大於3。因此趣材料保護高介電值 Ongh-k)閘極介電層材料，避免不必要的污染物入侵，改善N型及p 内形成的主動裝置功能。 上述本發财的實施例並無特別_，相_改變不超脫本發明及申 請專利範圍所含的意義。 雖然本發明實補及所具有的效益皆詳細敘述，_易見，其不同的 修改及替換，並不違背本發明中請專利範圍中的精神及領域。例如，先前 技術中胁轉的許彡特徵，魏，餘及材料可進行修改而涵蓋於本發 明領域之内。再者，本發明應用的範圍並不限制在特定的實施例中，如例 子中舉出的製程，機器，治法，物質之組成，涵義，方法及步驟。本發明 所揭露相_先前技術，如製程，機器，治法，物f之組成，涵義，方法 及步驟，現存或者即將要發展的，實質上符合本發明相關實施例中列舉的 功能及應用範圍。因此，下列的申請專利範圍包括相關的製程，機器，治 法，物質之組成，涵義，方法及步驟。 0503-A30988TWF 21 1283030 【圖式簡單說明】 為了更完整闡述本發_容及其中之益處，特對魏j示内容作—說明. 〃第1圖係繪出-基底之剖面示意圖，其中該基祕絕緣溝槽形成. 係包含一沉積氧化石夕層及一沉積氮化石夕層； 第2圖係繪出一基底之剖面示意圖 以及氧化矽沉積後； 其中該基底於溝槽絕緣層形成後， 第3圖係!會出-基底之剖面示意圖，該基底上形成溝槽'絕緣層，平坦 化，以及一高介電值(high-k)閘極介電層沉積； —
第4圖係緣出-基底之剖面示意圖，沉積一閘極電極材料覆蓋該高介 電值(high-k)閘極介電層，以及形成一圖形光罩材料後； W *第5圖係繪出-基底之剖面示意圖，使用光罩材料麵間極電極材料 及咼介電值(high-k)閘極介電層，以圖形化該閘極電極材料後； 、 第6圖係繪出-基底之剖面示意圖，其中該基底於形成鄰接於閑極區 之源極及汲極區後； 第7圖係繪出一基底之剖面示意圖，其中該基底於第6圖中源極及汲 極區對準於難區完成電晶體後，以及揭示形細魏緣材料覆蓋閑極電 極及介電層材料之側壁。
第8圖係繪出第7圖之兩部分剖面示意圖，第8A圖係繪出閘極電極覆 蓋基底區之剖面示意圖，第8B圖係繪出閘極電極覆蓋一淺溝槽絕緣區，^ 含一絕緣體之剖面示意圖； 匕 第9圖係繪出本發明中另一較佳實施例形成之一基底剖面示意圖，於 閘極介電層沉積前，該通道區材料形成覆蓋基底之一部分； 、 第10圖係繪出第9圖中較佳實施例製程之另一步驟之剖面示意圖； 第11圖係繪出第9圖實施例中電晶體完成後之基底最後剖面示意圖， 裝置有些部分包含一通道層位於高介電值(high-k)閘極介電層下方； 第12圖係繪出另一較佳實施例之剖面示意圖，揭示互補型金氧半電晶
0503-A30988TWF 22 1283030 體實施例，包括N及P井區； 第13圖係本發明另一實施例之記憶體電路示意圖； - 第14 _揭露第13圖實施例中-完整記憶體單元及周邊電路之剖面 • 示意圖；以及 第圖係繪出-完整實施例之剖面示意圖，使用反向摻雜 (CO她r_d〇ped)ii道材料，在基底井區或基底本身内植碌子以形成一反向 接雜(counter-doped)通道。 在不同圖示中所對應的數字及符號參照其相關部分，除非並未指明。 | 圖示清楚描繪較佳實施利之切要觀點，並不需要緣出尺寸大小。 【主要元件符號說明】 積體電路〜100、130、200、300、400 ; 基底〜101、201、401、501 ; 氧化矽墊層〜103 ; 氮化矽層〜105 ; 淺溝槽絕緣區〜107、137、207、407、505 ;
氧化矽層〜108、208、408、506 ; 閘極介電層〜110 ; 界面層〜1U、147、212、511 ; 閘極電極材料〜112、150、224、412、517 ; 硬光罩〜114、152 ; 側壁間隔層〜120、158、228 ; 源極及汲極區〜122、124、162、164、240、242、244、246、462、464、 512、514; 核心區域〜131 ; 0503-A30988TWF 23 -1283030 周邊線路區i或〜132， 通道層〜142、210、214、442、507、509 ; 覆蓋層〜144 ; 高介電值(high_k)閘極介電層〜148、222、448、410、515 ; 金氧半電晶體〜209、213 ; N型井區〜203、502 ; P型井區〜205、504 ; 犧牲矽層〜220、444 ; 自動對準金屬矽化物區〜230、447 ; 訊號線選擇器〜301、303 ; 電壓線選擇器〜305、307 ; 存取電晶體〜311、313、315、317 ; 電容儲存單元〜321、323、325、327 ; 信號線〜331、333 ; 電壓線〜341、343 ; 存取電晶體〜411、413 ; 電容器〜421、423 ; 低介電值（lowK)介電側壁材料〜420、521 ; 周邊線路區域電晶體〜414 ; 保護層〜449 ; 層間絕緣層〜428、424 ; 接觸窗堆疊〜430、440 ; 金屬層〜451 ; 接觸窗〜453。 0503-A30988TWF 24

Claims (1)

1283030 修正日期：95.7.20 第94120924號申請專利範圍修正本 十、申請專利範圍： 1· 一種半導體裝置，包含·· 一半導體基底； 多個淺溝槽絕緣區於該基底内，以定義各絕緣區間之主動裝置區； -反向摻輯道區，形成於該轉體基底之表面上，覆蓋至少一主動 破置區及至^〜賴絕緣區，其巾該反向摻雜通道區摻雜與該半導體基 底不同型式之雜質； 至少-面介電值(high-k)閘極介電層覆蓋該基底； 至少一閘極電極覆蓋該閘極介電層；以及 側壁子覆蓋酬極·側壁及_介電層側壁，並延伸至該基底之表 面或該淺溝舰緣區，其分雜__介電輕之底層下。 2·如申請專利侧第丨項所述之半導體裝置，其中該高介電雜㈣) 閘極介電輕係包含—材料具有—閘極介電值常數大於3·9。 3·如申請專利範圍第丨項所述之半導體裝置，其中該高介電值(high_k) 閘極介電層區係包含—材料具有非晶體結構。 4·如申凊專利範圍第i項所述之半導體裝置，其中該高介電值师七) 閘極介電層材料係包含_材料選擇自纽、鑭ϋ、及其組合物。 5·如申明專利範圍第4項所述之半導體裝置，其中該高介電值(high_k) 閘極介電層材料係包含_材_擇自：氧化給田叫 、矽酸铪(HfSiOx)、氮 石夕酸铪(HfSiOxNy)、及其組合物。 6.如申请專利範圍第丨項所述之半導體裝置，其中該高介電值(娜七) λ ^b^(La〇x) . ^blSl^(HfA10x) > 及其組合物。 7·如申晴專利範圍第丨項所述之半導體裝置，其中該閘極電極層係包含 -材料遥擇自H多晶⑨、金屬魏物金屬、及其組合物。 8·如申睛專利範圍第丨項所述之半導體裝置，其中該反向摻雜通道區係 〇503-A30988TWFl/Daphne 25 1283030 修正日期：95.7.20 第94120924號申請專利範圍修正本 m體雜物，其與該半導體基底導體型式不同 •包含-材料^擇1辄圍第8項所述之半導體製置，其中該反向摻雜通道區係 /、鍺、應_、應變錯、應變補、及其組合物。 r @專她目帛1項所狀轉魏置，其巾敎祕雜通道區 係包含一應變矽鍺通道材料。 巾％專利細第ig項所述之轉體裝置，其巾該應齡鍺區材料 係匕含一硼摻雜物之反向摻雜。 12·如申請專概圍第1項所述之半導體裝置，其中： 補土間隔區械於該_電極區之織上，以及該高介電值(h她士) 甲1極;I電層區形成並覆蓋該淺溝槽絕緣區，且該高介電值㈣叫閘極介電 層區延伸至該淺溝觀緣區形成-深度，其為-第-深度；以及 該側壁間隔區形成於該閘極電極區之側壁上，以及該高介電值(high-k) 閘極^電層區形成並覆蓋該反向摻雜通道區異於誠錢絕緣區處，且該 同介電值(high-k)閘極介電層區延伸至該反向摻雜通道區形成一深度，其為 一第二深度；其中該第一深度異於該第二深度。 13·如申請專利範圍第12項所述之半導體裝置，其中該第一深度比該第 二深度之比例係至少為3或更大值。 14·一種半導體裝置，包含·· 一半導體基底，該半導體基底包含一核心區以及一周邊線路區； 第主動裝置覆盍該基底之該核心區’包含一反向推雜通道區形成 於該基底上，一高介電值(high-k)閘極介電層形成並覆蓋該基底，以及一閑 極導體覆蓋於該高介電值(high-k)閘極介電層； 一個或多個淺溝槽絕緣區於該核心區内，該高介電值(high-k)閘極介電 層及該閘極導體覆蓋至少一個該淺溝槽絕緣區； 一第二主動裝置於該周邊線路區，具有一高介電值(high-k)閘極介電層 及一閘極導體覆蓋該基底；以及 0503-A30988TWFl/Daphn< 26 1283030 第9412_號申請專利範圍修正本 修正日期：95.7.20 -夕個触子覆蓋該第—主動裝置，該至少—錢溝魏緣區，及該第 • 二=裝置側壁；制壁子延伸至該基底或該淺溝槽絕雜，並延伸至鄰 接該高介電值(high-k)閘極介電層區之底層。 15. 如申請專利範Ml4項所述之半導體裝置，其中該高介電值(high_k) 閘極介電層區係包含一材料具有非晶體結構。 16. 如申請專利範圍第14項所述之半導體裝置，其中該高介電值如㈣ 閑極介電層材料係包含一材料選擇自氧化铪_χ)、頻铪(應⑻、氮石夕 酸铪(HfSi〇xNy)、及其組合物。 17·如申請專利範圍第14項所述之半導體裝置，其中該高介電值㈤㈣ 閘極介電層材料係包含-材料選擇自氧化雖1〇χ)、氧化雖叫、氧化銘 給(HfA10x)、及其組合物。 〃 18.如申請專利範圍第M項所述之半導體裝置，其中該反向摻雜通道區 係包含一應變矽鍺通道材料。 19.一種半導體裝置的製造方法，包含： 形成多個淺溝槽絕緣區於一半導體基底内； 形成絕緣材料於該淺溝槽絕緣區内； 形成一反向摻雜區覆蓋該半導體基底； 沉積一高介電值(high-k)閘極介電層材料覆蓋該半導體基底； >儿積一閘極電極覆蓋該高介電值(high-k)閘極介電層； 圖形化該’電極，該高介紐(high_k)閘極介電層，及該半導體基底 以形成至少一被絕緣之閘極區域，該側壁延伸進入該半導體基底；以及 形成侧壁子於該至少-魏緣之.區域上，該讎子覆蓋該間極電 極及該咼介電值(high-k)閘極介電層之側壁，並延伸進入該半導體基底至一 深度，鄰接該高介電值(high-k)閘極介電層之底部。 2〇·如申請專利範圍帛I9項所述之半導體裝置的製造方法，更包含： 圖形化一光罩材料，以定義至少一隔離之閘極區域覆蓋該基底内之一 0503-A30988TWFl/Daphne 27 1283030 修正日期：95.7.20 第94120924號申請專利範圍修正本 淺溝槽絕緣區； 同時侧該閘極電極材料，該高介電值(high士)閘極介電層，及該半導 ^體基底，也侧顧溝觀輕，以職該至少-隔離之_區域之側壁 •覆蓋_溝槽絕緣區’該側壁延伸進入該淺溝槽絕緣區；以及 形成側壁絕緣層於魅少—隔狀賴區域上，_魏緣層覆蓋該 間極電極及該高介電值(high-k)閘極介電層之側壁，並延伸進入該溝槽絕緣 區至一凍度，並低於該高介電值(high_k)閘極介電層之底部；其中該深度大 於該側壁延伸進入該半導體基底之深度。 • 21· —種半導體裝置的製造方法，包含： 形成多個淺溝槽絕緣區於一半導體基底内； 形成絕緣材料於該淺溝槽絕緣區内； 形成一反向摻雜區覆蓋該半導體基底； • 形成一閘極結構於該半導體基底上； 目純極結構及該半導縣底鄉成至少-被絕緣之閉極區域， 該側壁延伸進入該半導體基底；以及 形成側壁子於該至少-被絕緣之閘極區域上，該側壁子覆蓋該閘極結 構之側壁，並延伸進入該半導體基底至一深度。 _ 22·如申請專利範圍第21項所述之半導體裝置的製造方法，更包含： 形成-兩介電值(high-k)閘極介電層材料覆蓋該半導體基底；以及 形成-閘極電極覆蓋該高介電值(high_k)閘極介電I，以構成該閘極結 0503-A30988TWFl/Daphn( 28
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