CN109830479A - 具有拥有不同功函数层的晶体管的半导体器件 - Google Patents

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Abstract

一种半导体器件可以包括具有第一区域和第二区域的衬底。第一晶体管可以在第一区域中并包括第一栅极线，第一栅极线包括第一下部含金属层和在第一下部含金属层上的第一上部含金属层。第二晶体管可以在第二区域中并包括第二栅极线，第二栅极线具有与第一栅极线的宽度相等的宽度，并且包括第二下部含金属层和在第二下部含金属层上的第二上部含金属层。第一上部含金属层的最上端和第二下部含金属层的最上端的每个可以在比第一下部含金属层的最上端高的水平处。

Description

具有拥有不同功函数层的晶体管的半导体器件
技术领域
本发明构思涉及半导体器件，更具体地，涉及包括晶体管的半导体器件。
背景技术
电子装置中使用的半导体器件会需要提供即使当这些器件按比例缩小时也仍在各种电平下工作的晶体管。
发明内容
根据本发明构思的一方面，提供了一种半导体器件。该半导体器件可以包括具有第一区域和第二区域的衬底。第一晶体管可以在第一区域中并包括第一栅极线，第一栅极线包括第一下部含金属层和在第一下部含金属层上的第一上部含金属层。第二晶体管可以在第二区域中并包括第二栅极线，第二栅极线具有与第一栅极线的宽度相等的宽度，并且包括第二下部含金属层和在第二下部含金属层上的第二上部含金属层。第一上部含金属层的最上端和第二下部含金属层的最上端的每个可以在比第一下部含金属层的最上端高的水平处。
在一些实施方式中，一种半导体器件可以包括具有第一区域、第二区域和第三区域的衬底。第一晶体管可以在第一区域中并且可以包括第一栅极线，第一栅极线包括第一下部含金属层和在第一下部含金属层上的第一上部含金属层。第二晶体管可以在第二区域中并且可以包括第二栅极线，第二栅极线包括第二下部含金属层和在第二下部含金属层上的第二上部含金属层，其中第二栅极线可以具有与第一栅极线的宽度相等的宽度。第三晶体管可以在第三区域中并且可以包括第三栅极线，第三栅极线包括第三下部含金属层和在第三下部含金属层上的第三上部含金属层，其中第三栅极线可以具有比第二栅极线的宽度大的宽度。第一上部含金属层的最上端、第二下部含金属层的最上端和第三下部含金属层的最上端可以每个在比第一下部含金属层的最上端的水平高的水平处。
在一些实施方式中，一种半导体器件可以包括具有第一区域和第二区域的衬底。第一晶体管可以在第一区域中并包括第一栅极线，第一栅极线包括第一下部含金属层和在第一下部含金属层上的第一上部含金属层。第二晶体管可以在第二区域中并且可以包括第二栅极线，第二栅极线包括第二下部含金属层并具有与第一栅极线的宽度相等的宽度。第一下部含金属层和第二下部含金属层可以包括具有比第一上部含金属层中包括的材料小的功函数的材料，其中第一上部含金属层的最上端和第二下部含金属层的最上端可以每个在比第一下部含金属层的最上端的水平高的水平处。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是示出根据本发明构思的实施方式的半导体器件的元件的平面布局图；
图2至10是以逐步方式示出制造根据本发明构思的一实施方式的半导体器件的方法的剖视图，图11是示出根据本发明构思的一实施方式的半导体器件的剖视图；
图12是示出根据本发明构思的一实施方式的半导体器件的剖视图；
图13是示出根据本发明构思的一实施方式的半导体器件的剖视图；以及
图14是示出根据本发明构思的一实施方式的半导体器件的剖视图。
具体实施方式
诸如“中的至少一个”的表述当在一列元素之后时，修饰整列元素而不修饰该列中的个别元素。将理解，这里对值(诸如晶体管的特定工作电压或阈值电压的值)的描述还包括大约等于所描述的值的值。
图1是示出根据本发明构思的实施方式的半导体器件100的元件的平面布局图。
参照图1，半导体器件100可以包括第一区域I、第二区域II、第三区域III、第四区域IV和第五区域V。在一些实施方式中，半导体器件100可以不包括第一区域I、第二区域II和第三区域III中的至少一个。
第一晶体管TRA、第二晶体管TRB、第三晶体管TRC、第四晶体管TRD和第五晶体管TRE可以分别设置在第一区域I、第二区域II、第三区域III、第四区域IV、和第五区域V中。
第一区域I包括沿第一方向(X方向)彼此平行延伸的多个第一鳍型有源区FAA、以及在多个第一鳍型有源区FAA之上沿第二方向(Y方向)延伸并与多个第一鳍型有源区FAA交叉的多个第一栅极线GLA。第一晶体管TRA可以形成在多个第一鳍型有源区FAA和多个第一栅极线GLA彼此交叉的部分的每个处。多个第一鳍型有源区FAA可以具有第一鳍宽度FWA，第一栅极线GLA可以具有第一栅极宽度GWA。
第二区域II包括沿第一方向(X方向)彼此平行延伸的多个第二鳍型有源区FAB、以及在多个第二鳍型有源区FAB之上沿第二方向(Y方向)延伸并与多个第二鳍型有源区FAB交叉的多个第二栅极线GLB。第二晶体管TRB可以形成在多个第二鳍型有源区FAB和多个第二栅极线GLB彼此交叉的部分的每个处。多个第二鳍型有源区FAB可以具有第二鳍宽度FWB，第二栅极线GLB可以具有第二栅极宽度GWB。
第三区域III包括沿第一方向(X方向)彼此平行延伸的多个第三鳍型有源区FAC、以及在多个第三鳍型有源区FAC之上沿第二方向(Y方向)延伸并与多个第三鳍型有源区FAC交叉的多个第三栅极线GLC。第三晶体管TRC可以形成在多个第三鳍型有源区FAC和多个第三栅极线GLC彼此交叉的部分的每个处。多个第三鳍型有源区FAC可以具有第三鳍宽度FWC，第三栅极线GLC可以具有第三栅极宽度GWC。
第四区域IV包括沿第一方向(X方向)彼此平行延伸的多个第四鳍型有源区FAD、以及在多个第四鳍型有源区FAD之上沿第二方向(Y方向)延伸并与多个第四鳍型有源区FAD交叉的多个第四栅极线GLD。第四晶体管TRD可以形成在多个第四鳍型有源区FAD和多个第四栅极线GLD彼此交叉的部分的每个处。多个第四鳍型有源区FAD可以具有第四鳍宽度FWD，第四栅极线GLD可以具有第四栅极宽度GWD。
第五区域V包括沿第一方向(X方向)彼此平行延伸的多个第五鳍型有源区FAE、以及在多个第五鳍型有源区FAE之上沿第二方向(Y方向)延伸并与多个第五鳍型有源区FAE交叉的多个第五栅极线GLE。第五晶体管TRE可以形成在多个第五鳍型有源区FAE和多个第五栅极线GLE彼此交叉的部分的每个处。多个第五鳍型有源区FAE可以具有第五鳍宽度FWE，第五栅极线GLE可以具有第五栅极宽度GWE。
第一至第四鳍宽度FWA、FWB、FWC和FWD可以小于第五鳍宽度FWE，第一至第四栅极宽度GWA、GWB、GWC和GWD可以小于第五栅极宽度GWE。在一些实施方式中，第一至第四鳍宽度FWA、FWB、FWC和FWD可以彼此相等，并且第一至第四栅极宽度GWA、GWB、GWC和GWD可以彼此相等。
第一晶体管TRA和第二晶体管TRB可以是第一导电类型金属氧化物半导体场效应晶体管(MOSFET)，第三晶体管TRC和第四晶体管TRD可以是第二导电类型MOSFET。
第一晶体管TRA和第二晶体管TRB可以是n型MOSFET，第三晶体管TRC和第四晶体管TRD可以是p型MOSFET。在一些实施方式中，第五晶体管TRE可以是n型MOSFET。
第一晶体管TRA的工作电压可以小于第二晶体管TRB的工作电压，第三晶体管TRC的工作电压可以大于第四晶体管TRD的工作电压。第一至第四晶体管TRA、TRB、TRC和TRD的工作电压可以小于第五晶体管TRE的工作电压。第一至第五晶体管TRA、TRB、TRC、TRD和TRE的工作电压的大小可以经由第一至第五晶体管TRA、TRB、TRC、TRD和TRE的工作电压的绝对值进行比较。
虽然图1示出了多个第一至第五鳍型有源区FAA、FAB、FAC、FAD和FAE沿第一方向(X方向)延伸，并且多个第一至第五栅极线GLA、GLB、GLC、GLD和GLE沿第二方向(Y方向)延伸，但本发明构思不限于图1所示的示例，多个第一至第五鳍型有源区FAA、FAB、FAC、FAD和FAE以及多个栅极线GLA、GLB、GLC、GLD和GLE可以沿各种各样的方向延伸。
图2至14是沿线A-A'、B-B'、C-C'、D-D'和E-E'截取的剖视图。
图2至10是示出制造根据本发明构思的一实施方式的半导体器件的方法的剖视图，图11是示出根据本发明构思的一实施方式的半导体器件的剖视图。
参照图2，衬底110被提供，衬底110分别在第一至第五区域I、II、III、IV和V中具有第一至第五鳍型有源区FAA、FAB、FAC、FAD和FAE。第一区域I和第二区域II根据一实施方式可以是NMOS晶体管区域，第三区域III和第四区域IV根据一实施方式可以是PMOS晶体管区域。第五区域V根据一实施方式可以是PMOS晶体管区域或NMOS晶体管区域。
衬底110可以包括诸如Si或Ge的半导体，或者诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体。衬底110可以包括导电区域，根据一实施方式可以包括杂质掺杂阱或杂质掺杂结构。
第一鳍型有源区FAA在第一区域I中从衬底110突出；第二鳍型有源区FAB在第二区域II中从衬底110突出；第三鳍型有源区FAC在第三区域III中从衬底110突出；第四鳍型有源区FAD在第四区域IV中从衬底110突出。第五鳍型有源区FAE在第五区域V中从衬底110突出。
根据待形成的MOS晶体管的沟道类型，第一至第五鳍型有源区FAA、FAB、FAC、FAD和FAE可以每个包括P型或N型杂质扩散区。例如，第一鳍型有源区FAA和第二鳍型有源区FAB可以包括P型杂质扩散区，第三鳍型有源区FAC和第四鳍型有源区FAD可以包括N型杂质扩散区。例如，第五鳍型有源区FAE可以包括N型杂质扩散区，但不限于此。例如，第五鳍型有源区FAE可以包括P型杂质扩散区。
第一至第四鳍型有源区FAA、FAB、FAC和FAD可以具有第一水平BLN。第一水平BLN大致为最低水平。第五鳍型有源区FAE可以具有第二水平BLW。在一些实施方式中，第一水平BLN和第二水平BLW可以大致相同，但不限于此。
第一至第四鳍型有源区FAA、FAB、FAC和FAD可以具有大致在相同水平处的第一顶表面FTN。第五鳍型有源区FAE可以具有第二顶表面FTW。在一些实施方式中，第一顶表面FTN和第二顶表面FTW可以大致在相同的水平处，但不限于此。
延伸同时交叉第一至第四鳍型有源区FAA、FAB、FAC和FAD的第一虚设栅极结构DGSN在第一至第四区域I、II、III和IV中形成在第一至第四鳍型有源区FAA、FAB、FAC和FAD上，延伸同时交叉第五鳍型有源区FAE的第二虚设栅极结构DGSW在第五区域V中形成在第五鳍型有源区FAE上。第二虚设栅极结构DGSW的宽度可以大于第一虚设栅极结构DGSN的宽度。
第一虚设栅极结构DGSN可以包括顺序地堆叠在第一至第四鳍型有源区FAA、FAB、FAC和FAD上的第一虚设栅极绝缘膜D114N、第一虚设栅极线D116N和第一虚设栅极盖层D118N。第一虚设栅极绝缘膜D114N可以包括硅氧化物。第一虚设栅极盖层D118N可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
第二虚设栅极结构DGSW可以包括顺序地堆叠在第五鳍型有源区FAE上的第二虚设栅极绝缘膜D114W、第二虚设栅极线D116W和第二虚设栅极盖层D118W。第二虚设栅极绝缘膜D114W、第二虚设栅极线D116W和第二虚设栅极盖层D118W可以分别由与第一虚设栅极绝缘膜D114N、第一虚设栅极线D116N和第一虚设栅极盖层D118N相同的材料形成。
在第一至第四区域I、II、III和IV中覆盖第一虚设栅极结构DGSN的两个侧壁的第一绝缘间隔物124N、以及在第五区域V中覆盖第二虚设栅极结构DGSW的两个侧壁的第二绝缘间隔物124W被形成。第一绝缘间隔物124N和第二绝缘间隔物124W可以由相同的材料形成。第一绝缘间隔物124N和第二绝缘间隔物124W可以包括SiN、SiOCN、SiCN或其组合。
在第一至第四区域I、II、III和IV中，第一至第四凹陷RSA、RSB、RSC和RSD通过去除第一至第四鳍型有源区FAA、FAB、FAC和FAD的在第一虚设栅极结构DGSN和第一绝缘间隔物124N的两侧上的部分而形成，在第五区域V中，第五凹陷RSE通过去除第五鳍型有源区FAE的在第二虚设栅极结构DGSW和第二绝缘间隔物124W的两侧上的部分而形成。在一些实施方式中，第一至第四凹陷RSA、RSB、RSC和RSD以及第五凹陷RSE可以从第一绝缘间隔物124N的两侧和第二绝缘间隔物124W的两侧进一步延伸至第一绝缘间隔物124N的下侧和第二绝缘间隔物124W的下侧。
通过使用外延生长工艺，半导体层在第一区域I和第二区域II中从第一鳍型有源区FAA和第二鳍型有源区FAB的经第一虚设栅极结构DGSN两侧的第一凹陷RSA和第二凹陷RSB暴露的表面被形成，从而形成第一源极/漏极区130A和第二源极/漏极区130B。通过使用外延生长工艺，半导体层在第三区域III和第四区域IV中从第三鳍型有源区FAC和第四鳍型有源区FAD的经第一虚设栅极结构DGSN两侧的第三凹陷RSC和第四凹陷RSD暴露的表面被形成，从而形成第三源极/漏极区130C和第四源极/漏极区130D。通过使用外延生长工艺，半导体层在第五区域V中从第五鳍型有源区FAE的经第二虚设栅极结构DGSW两侧的第五凹陷RSE暴露的表面被形成，从而形成第五源极/漏极区130E。第一至第五源极/漏极区130A、130B、130C、130D和130E可以由杂质掺杂半导体层形成，例如掺杂有杂质的Si、SiGe或SiC。例如，在一些实施方式中，第一源极/漏极区130A和第二源极/漏极区130B可以是掺杂有N型杂质的半导体层，第三源极/漏极区130C和第四源极/漏极区130D可以是掺杂有P型杂质的半导体层。例如，第五源极/漏极区130E可以是掺杂有P型杂质的半导体层，但不限于此。例如，第五源极/漏极区130E可以是掺杂有N型杂质的半导体层。在一些实施方式中，第五源极/漏极区130E可以使用其中形成第三源极/漏极区130C和第四源极/漏极区130D的外延生长工艺被同时形成。在另一些实施方式中，第五源极/漏极区130E可以使用其中形成第一源极/漏极区130A和第二源极/漏极区130B的外延生长工艺被同时形成。
覆盖第一至第五源极/漏极区130A、130B、130C、130D和130E以及第一绝缘间隔物124N和第二绝缘间隔物124W的栅极间绝缘层132在第一至第五区域I、II、III、IV和V中形成。
为了形成栅极间绝缘层132，例如，以足够的厚度覆盖第一至第五源极/漏极区130A、130B、130C、130D和130E、第一虚设栅极结构DGSN和第二虚设栅极结构DGSW、以及第一绝缘间隔物124N和第二绝缘间隔物124W的绝缘层可以在第一至第五区域I、II、III、IV和V中形成。接着，其中形成该绝缘层的所得产物可以被平坦化，以暴露第一虚设栅极结构DGSN和第二虚设栅极结构DGSW，从而形成具有平坦化的顶表面的栅极间绝缘层132。
参照图3，在第一至第五区域I、II、III、IV和V中经栅极间绝缘层132暴露的第一虚设栅极结构DGSN和第二虚设栅极结构DGSW被去除，以在第一至第五区域I、II、III、IV和V中形成第一至第五栅极空间GHA、GHB、GHC、GHD和GHE。
第一绝缘间隔物124N和第二绝缘间隔物124W以及第一至第五鳍型有源区FAA、FAB、FAC、FAD和FAE可以经由第一至第五栅极空间GHA、GHB、GHC、GHD和GHE暴露。
参照图4，在第一至第四区域I、II、III和V中，第一界面层116N和第一栅极绝缘层118N在第一至第四栅极空间GHA、GHB、GHC和GHD中形成，在第五区域V中，第二界面层116W和第二栅极绝缘层118W在第五栅极空间GHE中形成。在一些实施方式中，第一界面层116N和第二界面层116W可以通过使第一至第五鳍型有源区FAA、FAB、FAC、FAD和FAE的在第一至第五栅极空间GHA、GHB、GHC、GHD和GHE中暴露的部分氧化而形成。
第一界面层116N和第二界面层116W可以形成于第一至第五鳍型有源区FAA、FAB、FAC、FAD和FAE的在第一至第五栅极空间GHA、GHB、GHC、GHD和GHE的底表面上暴露的顶表面上。
第一栅极绝缘层118N和第二栅极绝缘层118W可以形成为覆盖第一界面层116N和第二界面层116W的顶表面、第一至第五栅极空间GHA、GHB、GHC、GHD和GHE的内部侧表面、以及栅极间绝缘层132的顶表面。第一栅极绝缘层118N和第二栅极绝缘层118W可以通过例如原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)工艺形成。
在第一至第四栅极空间GHA、GHB、GHC和GHD的每个中由第一栅极绝缘层118N限定的空间可以具有相同值的第一宽度WGN，在第五栅极空间GHE中由第二栅极绝缘层118W限定的空间可以具有大于第一宽度WGN的第二宽度WGW。
在第一至第四区域I、II、III和IV的每个中，第一至第四下部含金属层M1A、M1B、M1C和M1D在第一栅极绝缘层118N上形成，在第五区域V中，第五下部含金属层M1E在第二栅极绝缘层118W上形成。第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E可以由具有4.5eV或更高的功函数的导电材料形成。第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E可以由例如不含Al的导电材料形成。在一些实施方式中，第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E可以由TiN、TaN、W、WCN或其组合形成。在一些实施方式中，第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E的每个的全部或一部分可以由相同的材料形成。
第一至第四下部含金属层M1A、M1B、M1C和M1D可以共形地形成在第一栅极绝缘层118N上，从而不完全填充第一至第四栅极空间GHA、GHB、GHC和GHD；第五下部含金属层M1E可以共形地形成在第二栅极绝缘层118W上，从而不完全填充第五栅极空间GHE。第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E分别具有第一至第五厚度WMA、WMB、WMC、WMD和WME。第一厚度WMA可以具有小于第二厚度WMB的值。第二厚度WMB可以具有小于第三厚度WMC的值。第三厚度WMC可以具有小于第四厚度WMD的值。第五厚度WME可以具有大于第四厚度WMD的值，但不限于此。在一些实施方式中，第五厚度WME可以具有等于或小于第四厚度WMD的值。
第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E可以通过例如ALD、CVD或PVD工艺形成。在一些实施方式中，第一至第四下部含金属层M1A、M1B、M1C和M1D的每个可以通过另外的沉积工艺形成。
在一些实施方式中，第一至第四下部含金属层M1A、M1B、M1C和M1D的每个的一部分可以在同一沉积工艺中形成。例如，在形成第一下部含金属层M1A的沉积操作中，每个具有第一厚度WMA的第二至第四下部含金属层M1B、M1C和M1D可以被一起形成；在形成第二下部含金属层M1B的其余部分的沉积操作中，第三下部含金属层M1C和第四下部含金属层M1D的每个的一部分可以被一起形成；在形成第三下部含金属层M1C的其余部分的沉积操作中，第四下部含金属层M1D的一部分可以被一起形成；第四下部含金属层M1D的其余部分可以在单独的沉积操作中被形成。第五下部含金属层M1E可以在与第一至第四下部含金属层M1A、M1B、M1C和M1D分开的沉积操作中形成，或者第五下部含金属层M1E的至少一部分可以在形成第一至第四下部含金属层M1A、M1B、M1C和M1D的沉积操作中形成。
在一些实施方式中，电介质膜阻挡层(未示出)可以在第一栅极绝缘层118N和第二栅极绝缘层118W与第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E之间形成。电介质膜阻挡层可以由例如从Ti、Ta、W、Ru、Nb、Mo和Hf中选择的至少一种金属、金属氮化物、金属碳化物、金属硅氮化物或其组合形成。
参照图5，在第一至第五区域I、II、III、IV和V的每个中覆盖第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E并填充第一至第五栅极空间GHA、GHB、GHC、GHD和GHE(见图4)全部的涂覆层CL被形成。涂覆层CL可以由例如碳基膜形成。碳基膜可以由例如非晶碳层(ACL)或碳基旋涂硬掩模(C-SOH)形成。
参照图6，涂覆层CL(图5)的一部分从第一至第五区域I、II、III、IV和V的每个被去除以形成覆盖层CLa，覆盖层CLa覆盖第一至第五栅极空间GHA、GHB、GHC、GHD和GHE中的第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E的下部。
参照图7，在第四区域IV和第五区域V的每个中覆盖第四下部含金属层M1D和第五下部含金属层M1E以及覆盖层CLa全部的掩模层ML被形成。掩模层ML可以由例如光致抗蚀剂形成。掩模层ML不形成在第一至第三区域I、II和III中。
参照图8，在第一至第三区域I、II和III中，第一栅极绝缘层118N的一部分以及第一至第三下部含金属的层M1A、M1B和M1C的一部分被去除。第一至第三下部含金属层M1A、M1B和M1C的由覆盖层CLa覆盖的下部可以不被去除。此外，第一栅极绝缘层118N的随着部分第一至第三下部含金属层M1A、M1B和M1C被去除而暴露的部分也可以一起被去除。第一至第三下部含金属层M1A、M1B和MIC的剩余部分的最上端可以在相同的水平处。在一些实施方式中，第一至第三区域I、II和III的每个中的第一栅极绝缘层118N的最上端可以具有比第一至第三下部含金属层M1A、M1B和MIC的每个的剩余部分的最上端高的水平。
在第四区域IV和第五区域V中，由掩模层ML覆盖的第四下部含金属层M1D和第五下部含金属层M1E以及第一栅极绝缘层118N和第二栅极绝缘层118W可以留下而不被去除。
参照图9，掩模层ML(图8)和覆盖层CLa(图8)可以被去除。掩模层ML和覆盖层CLa可以通过例如灰化工艺或剥离工艺被去除。
参照图10，第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E以及第一至第五导电阻挡层BMA、BMB、BMC、BMD和BME可以分别在第一至第五区域I、II、III、IV和V中在第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E上顺序地形成。
第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E可以由与第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E的材料不同的材料形成。
第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E可以由相同的材料形成。第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E可以由具有4.5eV或更高的功函数的导电材料形成。第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E可以由例如含Al的合金、含Al的导电金属碳化物、含Al的导电金属氮化物或其组合形成。第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E可以由TiAl、TiAlC、TiAlN或其组合形成。第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E可以通过例如ALD、CVD或PVD工艺一起形成。第一至第五区域I、II、III、IV和V中的第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E可以形成为每个具有相同的厚度。
在第四区域IV中，第四上部含金属层M2D可以完全填充第四栅极空间GHD的剩余部分。第一至第三区域I、II和III以及第五区域V中的第一至第三上部含金属层M2A、M2B和M2C以及第五上部含金属层M2E可以仅填充第一至第三栅极空间GHA、GHB和GHC以及第五栅极空间GHE的剩余部分的一部分。
在第三区域III中，第三上部含金属层M2C可以完全填充第三栅极空间GHC中由第三下部含金属层M1C限定的空间。在一些实施方式中，第一区域I和第二区域II中的第一上部含金属层M2A和第二上部含金属层M2B可以分别仅填充第一栅极空间GHA和第二栅极空间GHB中由第一下部含金属层M1A和第二下部含金属层M1B限定的空间的一部分，但不限于此。例如，第一区域I和第二区域II中的第一上部含金属层M2A和第二上部含金属层M2B中的至少一个可以分别完全填充第一栅极空间GHA和第二栅极空间GHB中由第一下部含金属层M1A和第二下部含金属层M1B限定的空间。
第一至第五导电阻挡层BMA、BMB、BMC、BMD和BME可以由相同的材料形成。第一至第五导电阻挡层BMA、BMB、BMC、BMD和BME可以由金属氮化物形成，例如TiN、TaN或其组合。第一至第五导电阻挡层BMA、BMB、BMC、BMD和BME可以通过例如ALD、CVD或PVD工艺一起形成。第一至第五导电阻挡层BMA、BMB、BMC、BMD和BME可以分别在第一至第五区域I、II、III、IV和V中形成为每个具有相同的厚度。
在第一至第三区域I、II和III中，第一至第三导电阻挡层BMA、BMB和BMC可以完全填充第一至第三栅极空间GHA、GHB和GHC的剩余部分。在第五区域V中，第五导电阻挡层BME可以仅填充第五栅极空间GHE的剩余部分的一部分。
第一至第三导电阻挡层BMA、BMB和BMC可以延伸到第一至第三栅极空间GHA、GHB和GHC中。在一些实施方式中，第三导电阻挡层BMC的最下端可以在比第一导电阻挡层BMA和第二导电阻挡层BMB的最下端高的水平处。
第一导电阻挡层BMA和第二导电阻挡层BMB可以分别延伸到由第一下部含金属层M1A和第二下部含金属层M1B限定的空间中。第一导电阻挡层BMA和第二导电阻挡层BMB可以具有比第一栅极空间GHA和第二栅极空间GHB中的上部窄的宽度。
在第一至第五区域I、II、III、IV和V中，间隙填充金属层GM在第一至第五导电阻挡层BMA、BMB、BMC、BMD和BME上形成。间隙填充金属层GM可以由例如钨(W)形成。在第五区域V中，间隙填充金属层GM可以完全填充第五栅极空间GHE的剩余部分。
参照图11，间隙填充金属层GM、第一至第五导电阻挡层BMA、BMB、BMC、BMD和BME以及第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E的在第一至第五区域I、II、III、IV和V中形成在栅极间绝缘层132上的部分可以被去除，以形成第一至第五栅极线GLA、GLB、GLC、GLD和GLE。在形成第一至第五栅极线GLA、GLB、GLC、GLD和GLE的工艺中，第四导电阻挡层BMD(图10)可以被完全去除。
在形成第一至第五栅极线GLA、GLB、GLC、GLD和GLE的工艺中，形成在第一至第五栅极空间GHA、GHB、GHC、GHD和GHE中的间隙填充金属层GM的一部分、第一至第五导电阻挡层BMA、BMB、BMC、BMD和BME的部分、以及第一至第五上部含金属层M2A、M2B、M2C、M2D、M2E的部分可以被进一步去除，以形成填充第一至第五栅极空间GHA、GHB、GHC、GHD和GHE的上部的栅极盖层134。在一些实施方式中，通过省略栅极盖层134，第一至第五栅极线GLA、GLB、GLC、GLD和GLE的最上端和栅极间绝缘层132的最上端可以形成为基本上在相同的水平处。
半导体器件100可以包括第一至第五区域I、II、III、IV和V。在一些实施方式中，半导体器件100可以不包括第一区域I、第二区域II和第三区域III中的至少一个。
第一晶体管TRA、第二晶体管TRB、第三晶体管TRC、第四晶体管TRD和第五晶体管TRE可以分别设置在第一区域I、第二区域II、第三区域III、第四区域中IV和第五区域V中。
半导体器件100包括在衬底110的第一至第五区域I、II、III、IV和V中从衬底110突出的第一至第五鳍型有源区FAA、FAB、FAC、FAD和FAE。
第一鳍型有源区FAA的第一沟道区CHA和第二鳍型有源区FAB的第二沟道区CHB可以是掺杂有第一导电类型杂质的区域，第三鳍型有源区FAC的第三沟道区CHC和第四鳍型有源区FAD的第四沟道区CHD可以是掺杂有第二导电类型杂质的区域。第五鳍型有源区FAE的第五沟道区CHE可以是掺杂有第二导电类型杂质的区域，但不限于此。例如，第五鳍型有源区FAE的第五沟道区CHE可以是掺杂有第一导电类型杂质的区域。例如，第一导电类型可以是p型，第二导电类型可以是n型。
第一至第五沟道区CHA、CHB、CHC、CHD和CHE在与衬底110的主表面(X-Y平面)垂直的方向(Z方向)上以鳍形状突出。第一至第四沟道区CHA、CHB、CHC和CHD被第一界面层116N覆盖，第五沟道区CHE被第二界面层116W覆盖。第一栅极绝缘层118N以及第一至第四栅极线GLA、GLB、GLC和GLD沿交叉第一至第四鳍型有源区FAA、FAB、FAC和FAD的方向在第一至第四区域I、II、III和IV中在第一界面层116N上延伸，同时覆盖第一至第四沟道区CHA、CHB、CHC和CHD。第二栅极绝缘层118W和第五栅极线GLE沿交叉第五鳍型有源区FAE的方向在第五区域V中在第二界面层116W上延伸，同时覆盖第五沟道区CHE。
第一晶体管TRA可以形成在第一鳍型有源区FAA和第一栅极线GLA彼此交叉的点处。第二晶体管TRB可以形成在第二鳍型有源区FAB和第二栅极线GLB彼此交叉的点处。第三晶体管TRC可以形成在第三鳍型有源区FAC和第三栅极线GLC彼此交叉的点处。第四晶体管TRD可以形成在第四鳍型有源区FAD和第四栅极线GLD彼此交叉的点处。第五晶体管TRE可以形成在第五鳍型有源区FAE和第五栅极线GLE彼此相交的点处。
第一至第四栅极线GLA、GLB、GLC和GLD在与第一至第四栅极线GLA、GLB、GLC和GLD的延伸方向(Y方向)垂直的方向(X方向)上可以具有第一宽度WGN(图4)，第一宽度WGN是由第一栅极绝缘层118N限定的空间的宽度。第五栅极线GLE在与第五栅极线GLE的延伸方向(Y方向)垂直的方向(X方向)上可以具有第二宽度WGW(图4)，第二宽度WGW是由第二栅极绝缘层118W限定的空间的宽度。第一宽度WGN可以是第一晶体管TRA、第二晶体管TRB、第三晶体管TRC和第四晶体管TRD的每个的沟道长度，第二宽度WGW可以是第五晶体管TRE的沟道长度。也就是，作为第五晶体管TRE的沟道长度的第二宽度WGW可以大于作为第一晶体管TRA、第二晶体管TRB、第三晶体管TRC和第四晶体管TRD的每个的沟道长度的第一宽度WGN。
第一界面层116N和第二界面层116W可以通过使第一至第五鳍型有源区FAA、FAB、FAC、FAD和FAE的在第一至第五栅极空间GHA、GHB、GHC、GHD和GHE中暴露的部分氧化而形成。第一界面层116N和第二界面层116W可以每个由具有9或更小的介电常数的低k材料层形成，例如硅氧化物层、硅氮氧化物层或其组合。
第一栅极绝缘层118N和第二栅极绝缘层118W可以由硅氧化物膜、高k膜或其组合形成。高k膜可以由具有比硅氧化物膜的介电常数大的介电常数的材料形成。第一栅极绝缘层118N和第二栅极绝缘层118W可以具有约10至约25的介电常数。第一栅极绝缘层118N和第二栅极绝缘层118W可以由铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铒氧化物、镝氧化物、钆氧化物、铝氧化物、铅钪钽氧化物、铅铌酸锌或其组合形成，但不限于此。
第四区域IV中的第一栅极绝缘层118N的最上端可以位于比第一至第三区域I、II和III中的第一栅极绝缘层118N的最上端高的水平处。第四区域IV中的第一栅极绝缘层118N的最上端和第五区域V中的第二栅极绝缘层118W的最上端可以基本上位于相同的水平处。
第一至第四区域I、II、III和IV的每个中的第一栅极绝缘层118N的最上端可以具有比第一至第四下部含金属层M1A、M1B、M1C和M1D的最上端高的水平。在第五区域V中，第二栅极绝缘层118W的最上端可以具有比第五下部含金属层M1E的最上端高的水平。
第一栅极线GLA可以包括第一下部含金属层M1A、第一上部含金属层M2A和第一导电阻挡层BMA。第二栅极线GLB可以包括第二下部含金属层M1B、第二上部含金属层M2B和第二导电阻挡层BMB。第三栅极线GLC可以包括第三下部含金属层M1C、第三上部含金属层M2C和第三导电阻挡层BMC。第四栅极线GLD可以包括第四下部含金属层M1D和第四上部含金属层M2D。第五栅极线GLE可以包括第五下部含金属层M1E、第五上部含金属层M2E、第五导电阻挡层BME和间隙填充金属层GM。
第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E可以执行控制功函数的功能。第一至第五栅极线GLA、GLB、GLC、GLD和GLE的功函数可以基于第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E的每个的厚度来控制。第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E可以由具有4.5eV或更高的功函数的导电材料形成。第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E的每个的厚度参照图4被描述，因而其详细描述将被省略。
第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E的从其最下端到最上端的高度可以分别为第一至第五高度HA、HB、HC、HD和HE。第一至第三高度HA、HB和HC可以具有相同的值。第四高度HD和第五高度HE可以具有大于第一至第三高度HA、HB、HC的值。
第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E在与第一至第五栅极线GLA、GLB、GLC、GLD和GLE的延伸方向(Y方向)垂直的平面(X-Z平面)上可以具有U形剖面。
第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E可以覆盖第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E。第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E可以由相同的材料形成。第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E可以由具有大于4.5eV的功函数的导电材料形成。
第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E的从其最下端到最上端的高度可以具有大致相同的值。第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E的每个的最上端以及第四下部含金属层M1D和第五下部含金属层M1E的最上端可以大致位于相同的水平处。
第一至第三上部含金属层M2A、M2B和M2C的每个的最上端可以位于比第一至第三下部含金属层M1A、M1B和M1C的每个的最上端高的水平处。
第一至第三上部含金属层M2A、M2B和M2C分别填充第一至第三下部含金属层M1A、M1B和M1C的U形状的内部的至少一部分，并且可以延伸超出第一至第三下部含金属层M1A、M1B和M1C的最上端。在一些实施方式中，第三上部含金属层M2C可以完全填充第三下部含金属层M1C的U形状的内部，并延伸超出第三下部含金属层M1C的最上端。
第一至第三上部含金属层M2A、M2B和M2C在与第一至第三栅极线GLA、GLB和GLC的延伸方向(Y方向)垂直的平面(X-Z平面)上可以具有U形剖面。
第四上部含金属层M2D可以完全填充第四下部含金属层M1D的U形状的内部，并且第四上部含金属层M2D的最上端和第四下部含金属层M1D的最上端可以大致在相同的水平处。
第五上部含金属层M2E可以填充第五下部含金属层M1E的U形状的内部的一部分，并且第五上部含金属层M2E的最上端和第五下部含金属层M1E的最上端可以大致在相同的水平处。第五上部含金属层M2E在与第五栅极线GLE的延伸方向(Y方向)垂直的平面(X-Z平面)中可以具有拥有U形状的剖面。
第一至第三导电阻挡层BMA、BMB和BMC可以完全填充第一至第三上部含金属层M2A、M2B和M2C的U形状的内部，并且第一至第三导电阻挡层BMA、BMB和BMC的最上端以及第一至第三上部含金属层M2A、M2B和M2C的最上端可以大致在相同的水平处。
第一导电阻挡层BMA和第二导电阻挡层BMB的最下端可以位于比第三导电阻挡层BMC的最下端低的水平处。第二导电阻挡层BMB的最下端可以大致位于与第一导电阻挡层BMA的最下端相同的水平处，或者位于更高的水平处。第一导电阻挡层BMA和第二导电阻挡层BMB的最下端可以位于比第一至第三下部含金属层M1A、M1B和M1C的最上端低的水平处。第三导电阻挡层BMC的最下端可以位于比第一至第三下部含金属层M1A、M1B和M1C的最上端高的水平处。
在一些实施方式中，第一导电阻挡层BMA的下端的宽度WBA可以大于第二导电阻挡层BMB的下端的宽度WBB。
第五导电阻挡层BME可以填充第五上部含金属层M2E的U形状的内部的一部分，并且第五导电阻挡层BME的最上端和第五上部含金属层M2E的最上端可以大致在相同的水平处。第五导电阻挡层BME在与第五栅极线GLE的延伸方向(Y方向)垂直的平面(X-Z平面)中可以具有拥有U形状的剖面。
间隙填充金属层GM可以完全填充第五导电阻挡层BME的U形状的内部。间隙填充金属层GM的最上端和第五导电阻挡层BME的最上端可以大致位于相同的水平处。在一些实施方式中，由于间隙填充金属层GM和第五导电阻挡层BME的蚀刻特性的差异，间隙填充金属层GM的最上端可以在比第五导电阻挡层BME的最上端高的水平处。也就是，间隙填充金属层GM可以具有从第五下部含金属层M1E、第五上部含金属层M2E和第五导电阻挡层BME的每个的最上端向上(Z方向)突出的形状。
从第一至第四栅极线GLA、GLB、GLC和GLD的最下端到最上端的高度可以是大致相等的第四高度HD。从第五栅极线GLE的最下端到最上端的高度可以是第五高度HE，第五高度HE大致等于作为第一至第四栅极线GLA、GLB、GLC和GLD的每个的高度的第四高度HD。然而，在一些实施方式中，如果间隙填充金属层GM具有向上(Z方向)突出的形状，则第五栅极线GLE的高度可以大于第一至第四栅极线GLA、GLB、GLC和GLD的高度。
第一晶体管TRA和第二晶体管TRB可以是n型MOSFET，第三晶体管TRC和第四晶体管TRD可以是p型MOSFET。第五晶体管TRE可以是p型MOSFET。在一些实施方式中，第五晶体管TRE可以是n型MOSFET。
第一晶体管TRA的工作电压可以小于第二晶体管TRB的工作电压，第三晶体管TRC的工作电压可以大于第四晶体管TRD的工作电压。第一至第四晶体管TRA、TRB、TRC和TRD的工作电压可以小于第五晶体管TRE的工作电压。第一至第五晶体管TRA、TRB、TRC、TRD和TRE的工作电压的大小可以通过比较第一至第五晶体管TRA、TRB、TRC、TRD和TRE的工作电压的绝对值来进行比较。将理解，在一些实施方式中，工作电压可以是不同晶体管的相应阈值电压。
半导体器件的工作电压可以根据构成栅电极并具有相对小的功函数的下部含金属层的比例和构成栅电极并具有相对大的功函数的上部含金属层的比例来确定。
例如，半导体器件100的第一至第五晶体管TRA、TRB、TRC、TRD和TRE的工作电压可以基于第一至第五栅极线GLA、GLB、GLC、GLD和GLE中第一至第五下部含金属层M1A、M1B、M1C、M1D和M1E与第一至第五上部含金属层M2A、M2B、M2C、M2D和M2E的比例来确定。
当半导体器件按比例缩小时，栅电极中上部含金属层的比例可以通过增加栅电极的高度而增加。然而，随着栅电极的长度减小而增加下部含金属层的比例会较为困难。
然而，由于第四下部含金属层M1D的第四高度HD大于第一至第三下部含金属层M1A、M1B和M1C的第一至第三高度HA、HB和HC，根据本发明构思的半导体器件100可以包括包含具有增加的比例的下部含金属层的第四晶体管TRD。
因此，根据本发明构思的半导体器件100，作为具有相对低的工作电压的n型MOSFET的第一晶体管TRA、作为具有相对高的工作电压的n型MOSFET的第二晶体管TRB、作为具有相对高的工作电压的p型MOSFET的第三晶体管TRC、以及作为具有相对低的工作电压的p型MOSFET的第四晶体管TRD的全部可以被实现。
此外，由于第四晶体管TRD的第四栅极线GLD中的第四下部含金属层M1D的高度可以通过使用用于形成第五晶体管TRE的第五栅极线GLE的掩模层ML(见图7)而增加，因此可以实现作为具有相对低的工作电压的p型MOSFET的第四晶体管TRD而不用任何额外的工艺。
图12是示出根据本发明构思的一实施方式的半导体器件100a的剖视图。除了半导体器件100a包括第四晶体管TRDa而非图11的第四晶体管TRD之外，图12所示的半导体器件100a与图11的半导体器件100相同。
参照图12，半导体器件100a可以包括第一至第五区域I、II、III、IV和V。在一些实施方式中，半导体器件100可以不包括第一区域I、第二区域II和第三区域III中的至少一个。
第一晶体管TRA、第二晶体管TRB、第三晶体管TRC、第四晶体管TRDa和第五晶体管TRE可以分别设置在第一区域I、第二区域II、第三区域III、第四区域IV和第五区域V中。
第四晶体管TRDa可以形成在第四鳍型有源区FAD和第四栅极线GLDa彼此交叉的点处。第四栅极线GLDa可以由第四下部含金属层M1Da形成。
也就是，当作为第四下部含金属层M1Da的厚度的第四厚度WMDa等于或大于第一宽度WGN(图4)的一半时，第四栅极线GLDa可以仅由第四下部含金属层M1Da形成。作为第四下部含金属层M1Da的高度的第四高度HDa可以等于作为第五下部含金属层M1E的高度的第五高度HE。
由于第四晶体管TRDa的工作电压由半导体器件100a中的第四下部含金属层M1Da确定，因此可以实现作为具有低的工作电压的p型MOSFET的第四晶体管TRDa。
图13是示出根据本发明构思的一实施方式的半导体器件100b的剖视图。除了半导体器件100b包括第四晶体管TRDb和第五晶体管TREb而非图11的第四晶体管TRD和第五晶体管TRE之外，图13所示的半导体器件100b与图11的半导体器件100相同，因而将省略重复的描述。
参照图13，半导体器件100b可以包括第一至第五区域I、II、III、IV和V。在一些实施方式中，半导体器件100b可以不包括第一区域I、第二区域II和第三区域III中的至少一个。
第一晶体管TRA、第二晶体管TRB、第三晶体管TRC、第四晶体管TRDb和第五晶体管TREb可以分别设置在第一区域I、第二区域II、第三区域III、第四区域IV和第五区域V中。
第四晶体管TRDb可以形成在第四鳍型有源区FAD和第四栅极线GLDb彼此交叉的点处，第五晶体管TREb可以形成在第五鳍型有源区FAE和第五栅极线GLEb交叉的点处。
第四栅极线GLDb可以包括第四下部含金属层M1Db和第四上部含金属层M2Db。第五栅极线GLEb可以包括第五下部含金属层M1Eb、第五上部含金属层M2Eb、第五导电阻挡层BMEb和间隙填充金属层GMb。
第四栅极线GLDb可以具有第四高度HDb，第四高度HDb大于第一至第三栅极线GLA、GLB和GLC的每个的高度(图11中的第四高度HD)。第五栅极线GLEb可以具有第五高度HEb，第五高度HEb大致等于作为第四栅极线GLDb的高度的第四高度HDb。然而，在一些实施方式中，当间隙填充金属层GMb具有向上(Z方向)突出的形状时，第五栅极线GLEb的高度可以大于第四栅极线GLDb的第四高度HDb。
在形成第一至第五栅极线GLA、GLB、GLC、GLDb和GLEb的操作中，当第一至第五下部含金属层M1A、M1B、M1C、M1Db和M1Eb与第一至第五上部含金属层M2A、M2B、M2C、M2Db和M2Eb具有不同的蚀刻特性时，第一至第三栅极线GLA、GLB和GLC的高度与第四栅极线GLDb和第五栅极线GLEb的高度可以具有不同的值。当第一至第五上部含金属层M2A、M2B、M2C、M2Db和M2Eb具有使得它们比第一至第五下部含金属层M1A、M1B、M1C、M1Db和M1Eb更快地被去除的蚀刻特性时，第四栅极线GLDb和第五栅极线GLEb的高度可以如图13所示大于第一至第三栅极线GLA、GLB和GLC的高度。
在一些实施方式中，虽然未示出，但是当第一至第五下部含金属层M1A、M1B、M1C、M1Db和M1Eb具有使得它们比第一至第五上部含金属层M2A、M2B、M2C、M2Db和M2Eb更快地被去除的蚀刻特性时，第四栅极线GLDb和第五栅极线GLEb的高度可以小于第一至第三栅极线GLA、GLB和GLC的高度。
图14是示出根据本发明构思的一实施方式的半导体器件100c的剖视图。除了半导体器件100c包括第五晶体管TREc而非图11的第五晶体管TRE之外，图14所示的半导体器件100c与图11的半导体器件100相同。
参照图14，半导体器件100c可以包括第一至第五区域I、II、III、IV和V。在一些实施方式中，半导体器件100可以不包括第一区域I、第二区域II和第三区域III中的至少一个。
第一晶体管TRA、第二晶体管TRB、第三晶体管TRC、第四晶体管TRD和第五晶体管TREc可以分别设置在第一区域I、第二区域II、第三区域III、第四区域IV和第五区域V中。
第五晶体管TREc可以形成在第五鳍型有源区FAE和第五栅极线GLEc彼此交叉的点处。第五栅极线GLEc可以包括第五下部含金属层M1Ec、第五上部含金属层M2Ec、第五导电阻挡层BMEc和间隙填充金属层GMc。从第五下部含金属层M1Ec的最下端到最上端的高度可以是第五高度HEc。
第一至第四栅极线GLA、GLB、GLC和GLD可以具有大致相等的第四高度HD。虽然第五栅极线GLEc可以大致具有比作为第一至第四栅极线GLA、GLB、GLC和GLD的每个的高度的第四高度HD小的第五高度HEc，但是在一些实施方式中，当间隙填充金属层GMc具有向上(Z方向)突出的形状时，第五栅极线GLEc可以具有小于第四高度HD但大于第五高度HEc的高度。
当作为第五栅极线GLEc的宽度的第二宽度WGW(图4)大于作为第一至第四栅极线GLA、GLB、GLC和GLD的每个的宽度的第一宽度WGN(图4)时，第五栅极线GLEc的高度可以在形成第一至第五栅极线GLA、GLB、GLC、GLD和GLEc的工艺期间被减小。
根据本发明构思的半导体器件，具有相对低的工作电压的n型MOSFET、具有相对高的工作电压的n型MOSFET、具有相对高的工作电压的p型MOSFET、以及具有相对低的工作电压的p型MOSFET可以全部被实现。
此外，通过使用用于形成具有大的沟道长度的晶体管的栅极线的掩模层，可以实现具有相对低的工作电压的p型MOSFET而不用添加单独的步骤。
虽然已经参照本发明构思的实施方式具体显示并描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2017年11月23日在韩国知识产权局提交的韩国专利申请第10-2017-0157504号的权益，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底，具有第一区域和第二区域；
第一晶体管，在所述第一区域中并且包括第一栅极线，所述第一栅极线包括第一下部含金属层和在所述第一下部含金属层上的第一上部含金属层；以及
第二晶体管，在所述第二区域中并且包括第二栅极线，所述第二栅极线具有与所述第一栅极线的宽度相等的宽度，并且包括第二下部含金属层和在所述第二下部含金属层上的第二上部含金属层，
其中所述第一上部含金属层的最上端和所述第二下部含金属层的最上端的每个在比所述第一下部含金属层的最上端高的水平处。
2.根据权利要求1所述的半导体器件，其中所述第二上部含金属层的最上端的水平和所述第二下部含金属层的最上端的水平相等。
3.根据权利要求1所述的半导体器件，其中所述第一下部含金属层和所述第二下部含金属层包括具有比所述第一上部含金属层和所述第二上部含金属层小的功函数的材料，
其中所述第一上部含金属层的材料和所述第二上部含金属层的材料相同。
4.根据权利要求1所述的半导体器件，其中所述第一下部含金属层在与所述第一栅极线的延伸方向垂直的平面上的剖面和所述第二下部含金属层在与所述第二栅极线的延伸方向垂直的平面上的剖面每个具有U形。
5.根据权利要求1所述的半导体器件，其中所述第一下部含金属层的厚度小于所述第二下部含金属层的厚度。
6.根据权利要求1所述的半导体器件，还包括：
第一鳍型有源区，在所述第一区域中从所述衬底突出并且沿交叉所述第一栅极线的方向延伸；以及
第二鳍型有源区，在所述第二区域中从所述衬底突出并且沿交叉所述第二栅极线的方向延伸，
其中所述第一鳍型有源区和所述第二鳍型有源区分别具有第一沟道区和第二沟道区，所述第一沟道区和所述第二沟道区每个掺杂有第一导电类型杂质。
7.根据权利要求6所述的半导体器件，其中所述第一晶体管和所述第二晶体管是p型金属氧化物半导体场效应晶体管，
其中所述第二晶体管的阈值电压小于所述第一晶体管的阈值电压。
8.根据权利要求7所述的半导体器件，其中所述衬底还包括第三区域，
其中所述半导体器件还包括第三鳍型有源区和第三晶体管，所述第三鳍型有源区在所述第三区域中从所述衬底突出并且具有第三沟道区，所述第三沟道区掺杂有与所述第一导电类型杂质不同的第二导电类型杂质，所述第三晶体管包括第三栅极线，所述第三栅极线具有与所述第一栅极线的宽度相等的宽度，沿交叉所述第三鳍型有源区的方向延伸，并且包括第三下部含金属层和在所述第三下部含金属层上的第三上部含金属层，
其中所述第三下部含金属层的最上端和所述第一下部含金属层的最上端在相等的水平处，并且所述第三上部含金属层的最上端和所述第一上部含金属层的最上端在相等的水平处。
9.根据权利要求8所述的半导体器件，其中所述第一栅极线还包括在所述第一上部含金属层上的第一导电阻挡层，
其中所述第三栅极线还包括在所述第三上部含金属层上的第二导电阻挡层，所述第二导电阻挡层包括所述第一导电阻挡层中包括的材料，
其中所述第一导电阻挡层的最上端和所述第二导电阻挡层的最上端在相等的水平处，并且所述第一导电阻挡层的最下端具有比所述第二导电阻挡层的最下端高的水平。
10.根据权利要求9所述的半导体器件，其中所述第一导电阻挡层的最上端和所述第一上部含金属层的最上端在相等的水平处。
11.根据权利要求1所述的半导体器件，其中所述第二栅极线的高度大于所述第一栅极线的高度。
12.一种半导体器件，包括：
衬底，具有第一区域、第二区域和第三区域；
第一晶体管，在所述第一区域中并且包括第一栅极线，所述第一栅极线包括第一下部含金属层和在所述第一下部含金属层上的第一上部含金属层；
第二晶体管，在所述第二区域中并且包括第二栅极线，所述第二栅极线包括第二下部含金属层和在所述第二下部含金属层上的第二上部含金属层，所述第二栅极线具有与所述第一栅极线的宽度相等的宽度；以及
第三晶体管，在所述第三区域中并且包括第三栅极线，所述第三栅极线包括第三下部含金属层和在所述第三下部含金属层上的第三上部含金属层，所述第三栅极线具有比所述第二栅极线的宽度大的宽度，
其中所述第一上部含金属层的最上端、所述第二下部含金属层的最上端和所述第三下部含金属层的最上端每个在比所述第一下部含金属层的最上端的水平高的水平处。
13.根据权利要求12所述的半导体器件，其中所述第二上部含金属层的最上端和所述第二下部含金属层的最上端在相等的水平处，以及
所述第三上部含金属层的最上端和所述第三下部含金属层的最上端在相等的水平处。
14.根据权利要求12所述的半导体器件，其中所述第一上部含金属层中的材料、所述第二上部含金属层中的材料和所述第三上部含金属层中的材料相同。
15.根据权利要求14所述的半导体器件，其中所述第一下部含金属层中的材料、所述第二下部含金属层中的材料和所述第三下部含金属层中的材料相同，以及
所述第一下部含金属层的厚度小于所述第二下部含金属层的厚度。
16.根据权利要求12所述的半导体器件，其中所述第一栅极线还包括在所述第一上部含金属层上的第一导电阻挡层，以及
所述第三栅极线还包括第二导电阻挡层和在所述第二导电阻挡层上的间隙填充金属层，所述第二导电阻挡层在所述第三上部含金属层上并且包括与所述第一导电阻挡层中的材料相同的材料，
其中所述第一导电阻挡层的最上端在比所述第一下部含金属层的最上端的水平高的水平处，以及
所述第二导电阻挡层的最上端和所述第三下部含金属层的最上端在相等的水平处。
17.根据权利要求12所述的半导体器件，其中所述第三栅极线的高度小于所述第二栅极线的高度。
18.一种半导体器件，包括：
衬底，具有第一区域和第二区域；
第一晶体管，在所述第一区域中并且包括第一栅极线，所述第一栅极线包括第一下部含金属层和在所述第一下部含金属层上的第一上部含金属层；以及
第二晶体管，在所述第二区域中，包括第二栅极线，所述第二栅极线包括第二下部含金属层并且具有与所述第一栅极线的宽度相等的宽度，
其中所述第一下部含金属层和所述第二下部含金属层包括具有比所述第一上部含金属层中包括的材料小的功函数的材料，
其中所述第一上部含金属层的最上端和所述第二下部含金属层的最上端每个在比所述第一下部含金属层的最上端的水平高的水平处。
19.根据权利要求18所述的半导体器件，其中所述第一下部含金属层在与所述第一栅极线的延伸方向垂直的平面上的剖面具有U形。
20.根据权利要求18所述的半导体器件，其中所述第二栅极线还包括在所述第二下部含金属层上的第二上部含金属层，并且所述第一上部含金属层和所述第二上部含金属层包括相同的材料，
其中所述第二下部含金属层在与所述第二栅极线的延伸方向垂直的平面上的剖面具有U形，并且所述第二上部含金属层填充所述第二下部含金属层的所述U形的内部。
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