CN109801970A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：衬底，其包括第一区域、第二区域、第三区域和第四区域；在第一区域上的第一栅极结构；在第二区域上的第二栅极结构；在第三区域上的第三栅极结构；以及在第四区域上的第四栅极结构。第一栅极结构包括第一栅极绝缘层、第一材料层和第一栅电极层。第二栅极结构包括第二栅极绝缘层、第二材料层和第二栅电极层。第三栅极结构包括第三栅极绝缘层、第三材料层和第三栅电极层。第四栅极结构包括第四栅极绝缘层和第四栅电极层。第一材料层、第二材料层和第三材料层具有不同的厚度。第一材料层包括下金属层、上金属层、以及其间的多晶硅层。

Description

半导体器件
技术领域
本发明构思的示例实施方式涉及半导体器件，更具体地，涉及包括晶体管的半导体器件。
背景技术
半导体器件由于其小尺寸、多功能性和/或低制造成本而在电子工业中是有用的。随着电子工业的先进发展，半导体器件已由于高度集成而被越来越多地使用。例如，半导体器件已由于其高可靠性、高速度和/或多功能性而被越来越多地使用。半导体器件已变得更加复杂和集成以满足这些有益特性。
随着半导体器件的集成密度增加，已经努力通过利用诸如应变沟道、高k电介质层和金属栅极的各种材料来改善晶体管的性能。然而，随着晶体管的尺寸逐渐减小，利用这些晶体管的集成电路器件的可靠性和性能会受到影响。
发明内容
根据本发明构思的示例实施方式，一种半导体器件可以包括：衬底，其包括第一区域、第二区域、第三区域和第四区域；在第一区域上的第一栅极结构，第一栅极结构包括第一栅极绝缘层、具有第一厚度的第一材料层、以及第一栅电极层；在第二区域上的第二栅极结构，第二栅极结构包括第二栅极绝缘层、具有第二厚度的第二材料层、以及第二栅电极层；在第三区域上的第三栅极结构，第三栅极结构包括第三栅极绝缘层、具有第三厚度的第三材料层、以及第三栅电极层；以及在第四区域上的第四栅极结构，第四栅极结构包括第四栅极绝缘层和第四栅电极层。第一厚度、第二厚度和第三厚度可以彼此不同。第一材料层可以包括下金属层、上金属层、以及在下金属层与上金属层之间的多晶硅层。
根据本发明构思的示例实施方式，一种半导体器件可以包括：衬底，其包括第一区域、第二区域、第三区域和第四区域；栅极绝缘层，其在第一至第四区域上；在第一区域上的第一功函数调整层和多晶硅层；第二功函数调整层，其在第一区域和第二区域上；第三功函数调整层，其在第一至第三区域上；以及栅电极层，其在第一至第四区域上。
根据本发明构思的示例实施方式，一种半导体器件可以包括：在衬底上的第一鳍型晶体管、第二鳍型晶体管、第三鳍型晶体管和第四鳍型晶体管，第一至第四鳍型晶体管具有不同的相应阈值电压。第一鳍型晶体管可以包括第一栅极绝缘层、第一材料层和第一栅电极层。第二鳍型晶体管可以包括第二栅极绝缘层、第二材料层和第二栅电极层。第二材料层可以比第一材料层薄。第三鳍型晶体管可以包括第三栅极绝缘层、第三材料层和第三栅电极层。第三材料层可以比第二材料层薄。第四鳍型晶体管可以包括第四栅极绝缘层和第四栅电极层。第一材料层可以包括下金属层、上金属层、以及在下金属层与上金属层之间的多晶硅层。
附图说明
通过参照附图详细描述本发明构思的示例实施方式，本发明构思的以上及另外的目的和特征将变得明显。
图1是示出根据本发明构思的示例实施方式的半导体器件的剖视图。
图2至13是示出根据本发明构思的示例实施方式的制造半导体器件的方法的剖视图。
图14至16是示出根据本发明构思的示例实施方式的制造包括鳍型晶体管的半导体器件的方法的透视图。
图17是示出根据本发明构思的示例实施方式的半导体器件的透视图。
具体实施方式
现在将在下文中参照附图更全面地描述各种各样的示例实施方式。同样的附图标记在本申请通篇表示同样的元件。
图1是示出根据本发明构思的示例实施方式的半导体器件的剖视图。
参照图1，半导体器件10可以包括第一晶体管TR1、第二晶体管TR2、第三晶体管TR3和第四晶体管TR4。第一晶体管TR1、第二晶体管TR2、第三晶体管TR3和第四晶体管TR4可以分别设置在衬底110的第一区域I、第二区域II、第三区域III和第四区域IV上。
衬底110可以包括硅，例如单晶硅、多晶硅或非晶硅。在一些实施方式中，衬底110可以包括诸如锗(Ge)的IV族半导体、诸如硅锗(SiGe)或硅碳化物(SiC)的IV-IV族化合物半导体、或诸如镓砷化物(GaAs)、铟砷化物(InAs)、铟磷化物(InP)的III-V族化合物半导体。
衬底110可以是硅体衬底或绝缘体上硅(SOI)衬底。在一些实施方式中，衬底110可以是外延晶片、抛光晶片或退火晶片。
衬底110可以包括导电区域，例如杂质掺杂阱和/或各种杂质掺杂结构。衬底110可以是p型或n型衬底。
衬底110可以根据形成在衬底110上的器件种类被划分成各种区域。例如，衬底110可以被划分成其中形成逻辑/操作器件的逻辑区域和其中形成存储器件的存储区域，但本发明构思不限于此。在一些实施方式中，衬底110可以被划分成三个或更多个区域。
半导体器件10的第一至第四晶体管TR1、TR2、TR3和TR4可以通过形成在衬底110中的隔离层彼此分开。隔离层可以是例如浅沟槽隔离(STI)层。在一些实施方式中，在衬底110包括通过图案化外延层形成的有源鳍结构的情况下，隔离层可以是深沟槽隔离层。
第一区域I上的第一晶体管TR1可以包括第一间隔物122、第一界面层132和第一栅极结构160。第一栅极结构160可以包括第一栅极绝缘层134、具有第一厚度T1的第一材料层140、以及第一栅电极层150。第一栅电极层150可以包括多个导电层，例如第一TiAlC层、第一阻挡层和/或第一栅极金属层。
第二区域II上的第二晶体管TR2可以包括第二间隔物222、第二界面层232和第二栅极结构260。第二栅极结构260可以包括第二栅极绝缘层234、具有第二厚度T2的第二材料层240、以及第二栅电极层250。第二栅电极层250可以包括多个导电层，例如第二TiAlC层、第二阻挡层和/或第二栅极金属层。
第三区域III上的第三晶体管TR3可以包括第三间隔物322、第三界面层332和第三栅极结构360。第三栅极结构360可以包括第三栅极绝缘层334、具有第三厚度T3的第三材料层340、以及第三栅电极层350。第三栅电极层350可以包括多个导电层，例如第三TiAlC层、第三阻挡层和/或第三栅极金属层。
第四区域IV上的第四晶体管TR4可以包括第四间隔物422、第四界面层432和第四栅极结构460。第四栅极结构460可以包括第四栅极绝缘层434和第四栅电极层450。第四栅电极层450可以包括多个导电层，例如第四TiAlC层、第四阻挡层和/或第四栅极金属层。与第一至第三晶体管TR1、TR2和TR3不同，第四晶体管TR4可以不包括第四材料层。
根据一些实施方式，第一至第四源极/漏极区域可以通过将预定杂质注入到衬底110中而在衬底110中形成。例如，当第一至第四晶体管的每个是NMOS晶体管时，n型杂质可以注入到第一至第四源极/漏极区域中。当第一至第四晶体管的每个是PMOS晶体管时，p型杂质可以被注入到第一至第四源极/漏极区域中。在一些实施方式中，第一至第四源极/漏极区域可以是升高的源极/漏极区域。在这种情况下，第一至第四源极/漏极区域的每个可以包括形成在衬底110上的外延层。
层间绝缘层120可以设置在衬底110上。层间绝缘层120可以包括形成在第一至第四区域I、II、III和IV中的相应区域上的多个沟槽130、230、330和430(见图3)。第一至第四间隔物122、222、322和422可以设置在多个沟槽130、230、330和430中的相应沟槽的相反侧。第一至第四间隔物122、222、322和422可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。在一些实施方式中，与图中所示的形状不同，第一至第四间隔物122、222、322和422可以具有L形或I形剖面。
第一至第四界面层132、232、332和432以及第一至第四栅极结构160、260、360和460可以分别顺序地形成在多个沟槽130、230、330和430(见图3)中。
第一至第四界面层132、232、332和432可以用于减少和/或防止衬底110与第一至第四栅极绝缘层134、234、334和434之间的界面问题。第一至第四界面层132、232、332和432可以包括例如硅氧化物、硅氮氧化物和/或金属硅酸盐。
第一至第四栅极绝缘层134、234、334和434可以包括具有比硅氧化物的介电常数高的介电常数的高k电介质材料，例如铪氧化物(HfO)、铪硅氧化物(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、镧氧化物(LaO)、镧铝氧化物(LaAlO)、锆氧化物(ZrO)、锆硅氧化物(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钽氧化物(TaO)、钛氧化物(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、铝氧化物(AlO)和/或铅钪钽氧化物(PbScTaO)。
第一至第四栅极绝缘层134、234、334和434可以分别在第一方向X上沿着第一至第四界面层132、232、332和432的上表面并且在第三方向Z上沿着第一至第四间隔物122、222、322和422的侧壁延伸。第一方向X可以平行于衬底110的上表面。第三方向Z可以垂直于衬底110的上表面。第一至第四栅极绝缘层134、234、334和434可以通过替换金属栅极工艺形成。在一些实施方式中，当使用先栅极工艺时，第一至第四栅极绝缘层134、234、334和434可以分别不在第三方向Z上沿着第一至第四间隔物122、222、322和422的侧壁延伸。
在衬底110的第一至第三区域I、II和III中的相应区域中，第一至第三材料层140、240和340可以分别设置在第一至第三栅极绝缘层134、234和334上。根据一些实施方式，第一材料层140、第二材料层240和第三材料层340可以分别具有第一厚度T1、第二厚度T2和第三厚度T3。第一至第三厚度T1、T2和T3可以彼此不同。第一厚度T1可以大于第二厚度T2。第二厚度T2可以大于第三厚度T3。
第一至第三材料层140、240和340可以包括具有各自不同厚度的钛氮化物(TiN)层作为功函数调整材料层。此外，衬底110的第四区域IV上可以不形成第四材料层。因此，第一至第四晶体管TR1、TR2、TR3和TR4可以分别具有彼此不同的阈值电压Vt1、Vt2、Vt3和Vt4。
在一些实施方式中，第一晶体管TR1和第二晶体管TR2可以是PMOS晶体管，第三晶体管TR3和第四晶体管TR4可以是NMOS晶体管。在这种情况下，与第三晶体管TR3和第四晶体管TR4相比，第一晶体管TR1和第二晶体管TR2可以分别具有相对较厚的第一材料层140和第二材料层240。第一材料层140和第二材料层240可以具有比第三材料层340大的厚度。这是因为，第一至第三材料层140、240和340中包括的钛氮化物(TiN)层可以是p型功函数调整材料层。
第一区域I和第四区域IV可以是相对低的电压区域，第二区域II和第三区域III可以是相对高的电压区域。第一区域I上的第一晶体管TR1可以是低压PMOS晶体管。第二区域II上的第二晶体管TR2可以是高压PMOS晶体管。第三区域III上的第三晶体管TR3可以是高压NMOS晶体管。第四区域IV上的第四晶体管TR4可以是低压NMOS晶体管。
第一区域I上的第一晶体管TR1的阈值电压Vt1可以低于第二区域II上的第二晶体管TR2的阈值电压Vt2。第三区域III上的第三晶体管TR3的阈值电压Vt3可以高于第四区域IV上的第四晶体管TR4的阈值电压Vt4。
在一些实施方式中，第一至第四区域I、II、III和IV的全部可以是PMOS区域，或者第一至第四区域I、II、III和IV的全部可以是NMOS区域。在一些实施方式中，第一至第四区域I、II、III和IV中的三个或更多个可以是PMOS区域，或者第一至第四区域I、II、III和IV中的三个或更多个可以是NMOS区域。每个区域上的晶体管的阈值电压可以通过功函数调整材料层的厚度例如钛氮化物(TiN)层的厚度来调节。
第一至第三栅电极层150、250和350可以分别设置在第一至第三材料层140、240和340上，第四栅电极层450可以设置在第四栅极绝缘层434上。第一至第四栅电极层150、250、350和450可以包括如上所述的多个导电层(例如TiAlC层、阻挡层和/或栅极金属层)。第一至第四阻挡层可以包括例如钛氮化物(TiN)层，并且可以减少和/或防止第一至第四栅极金属层中包括的材料扩散到第一至第四TiAlC层中。第一至第四栅极金属层可以包括例如铝和/或钨，并且可以在第一至第四区域I、II、III和IV上位于多个沟槽130、230、330和430(见图3)的部分内和/或填充多个沟槽130、230、330和430(见图3)的部分。
第一至第四栅极结构160、260、360和460可以不包括钽氮化物(TaN)层作为功函数调整材料层。第一至第四晶体管TR1、TR2、TR3和TR4的阈值电压可以通过第一至第三材料层140、240和340的不同厚度以及通过不形成第四材料层来调节。
图2至13是示出根据本发明构思的示例实施方式的制造半导体器件的方法的剖视图。图12示出图11的部分A1、A2、A3和A4的放大视图。
参照图2，第一虚设栅极结构124可以形成在衬底110的第一区域I上。第二虚设栅极结构224可以形成在衬底110的第二区域II上。第三虚设栅极结构324可以形成在衬底110的第三区域III上。第四虚设栅极结构424可以形成在衬底110的第四区域IV上。
第一至第四区域I、II、III和IV可以彼此连接或彼此间隔开。
第一虚设栅极结构124可以包括第一虚设栅极绝缘层126和第一虚设栅电极层128。第二虚设栅极结构224可以包括第二虚设栅极绝缘层226和第二虚设栅电极层228。第三虚设栅极结构324可以包括第三虚设栅极绝缘层326和第三虚设栅电极层328。第四虚设栅极结构424可以包括第四虚设栅极绝缘层426和第四虚设栅电极层428。
第一至第四虚设栅极绝缘层126、226、326和426可以分别形成在衬底110上，并且可以包括例如硅氧化物。第一至第四虚设栅电极层128、228、328和428可以分别形成在第一至第四虚设栅极绝缘层126、226、326和426上，并且可以包括例如多晶硅。
在一些实施方式中，杂质可以使用第一至第四虚设栅极结构124、224、324和424作为离子注入掩模被注入到衬底110中，以形成第一至第四源极/漏极区域。第一至第四间隔物122、222、322和422可以分别形成在第一至第四虚设栅极结构124、224、324和424的侧壁上。第一至第四间隔物122、222、322和422可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。第一至第四间隔物122、222、322和422可以通过形成间隔物层以覆盖第一至第四虚设栅极结构124、224、324和424并回蚀刻间隔物层而形成。
层间绝缘层120可以形成在衬底110上。层间绝缘层120可以覆盖第一至第四间隔物122、222、322和422的侧壁，并且可以暴露第一至第四虚设栅极结构124、224、324和424的上表面。为了暴露第一至第四虚设栅极结构124、224、324和424的上表面，层间绝缘层120可以通过在形成初始绝缘层之后执行平坦化工艺而形成。在一些实施方式中，层间绝缘层120可以由两个或更多个堆叠的绝缘层形成。
参照图3，第一至第四虚设栅极结构124、224、324和424可以被去除以在层间绝缘层120中形成多个沟槽，例如第一至第四沟槽130、230、330和430。
第一至第四沟槽130、230、330和430可以分别暴露第一至第四间隔物122、222、322和422的内侧壁以及衬底110的上表面。
当第一至第四虚设栅电极层128、228、328和428(见图2)由多晶硅形成时，第一至第四虚设栅电极层128、228、328和428(见图2)可以通过例如湿蚀刻工艺被去除，但本发明构思不限于此。在去除第一至第四虚设栅电极层128、228、328和428之后暴露的第一至第四虚设栅极绝缘层126、226、326和426(见图2)可以通过例如湿蚀刻工艺、干蚀刻工艺或其组合的蚀刻工艺被去除。
参照图4，第一至第四界面层132、232、332和432以及第一至第四初始栅极绝缘层134a、234a、334a和434a可以分别形成在由第一至第四沟槽130、230、330和430暴露的衬底110的上表面上。
第一至第四界面层132、232、332和432可以分别通过氧化由第一至第四沟槽130、230、330和430暴露的衬底110的上表面而形成，但本发明构思不限于此。第一至第四界面层132、232、332和432可以分别沿着第一至第四沟槽130、230、330和430的底表面形成。
第一至第四初始栅极绝缘层134a、234a、334a和434a可以分别形成在第一至第四沟槽130、230、330和430中。例如，第一至第四初始栅极绝缘层134a、234a、334a和434a可以分别沿着第一至第四沟槽130、230、330和430的侧壁并且沿着第一至第四界面层132、232、332和432的上表面形成。
第一至第四初始栅极绝缘层134a、234a、334a和434a可以形成在层间绝缘层120上。第一至第四初始栅极绝缘层134a、234a、334a和434a可以包括具有比硅氧化物的介电常数高的介电常数的高k电介质材料。第一至第四初始栅极绝缘层134a、234a、334a和434a可以基于将要形成的晶体管的类型而以预定厚度形成。
参照图5，第一至第四扩散层136、236、336和436以及第一至第四盖层138、238、338和438可以被顺序地形成。
第一至第四扩散层136、236、336和436可以分别沿着第一至第四初始栅极绝缘层134a、234a、334a和434a的表面共形地形成。第一至第四扩散层136、236、336和436可以包括钛氮化物(TiN)，但不限于此。
第一至第四盖层138、238、338和438可以分别形成在第一至第四扩散层136、236、336和436上。第一至第四盖层138、238、338和438可以分别填充第一至第四沟槽130、230、330和430并覆盖第一至第四扩散层136、236、336和436，从而限制第一至第四扩散层136、236、336和436暴露于外部环境。第一至第四盖层138、238、338和438可以包括例如非晶硅。
接着，可以执行退火工艺AP。第一至第四初始栅极绝缘层134a、234a、334a和434a可以包括氧原子。氧原子可以与另外的原子例如铪原子、锆原子、钽原子或钛原子键合。然而，其一些键可能断裂。当氧原子的键断裂时，可能产生泄漏电流。因此，晶体管的性能会降低。可以执行退火工艺AP以使氧原子键的断裂部分与氧原子重新结合。当执行退火工艺AP时，第一至第四扩散层136、236、336和436中的氧原子可以分别被提供给第一至第四初始栅极绝缘层134a、234a、334a和434a。
如果第一至第四扩散层136、236、336和436在退火工艺AP期间暴露于外部环境，则外部氧原子可以渗透到第一至第四扩散层136、236、336和436中，从而增加移动到第一至第四初始栅极绝缘层134a、234a、334a和434a的氧原子的数量。当比期望数量的氧原子多的氧原子被供应到第一至第四初始栅极绝缘层134a、234a、334a和434a中时，过量供应的氧原子会与由第一至第四沟槽130、230、330和430暴露的衬底110反应。因此，第一至第四界面层132、232、332和432的每个的厚度会增大，因而降低晶体管的性能。根据本发明构思的示例实施方式，因为第一至第四盖层138、238、338和438形成在第一至第四扩散层136、236、336和436上，所以第一至第四扩散层136、2365、336和436可以在退火工艺AP期间被阻隔于外部环境，因而适当地控制氧原子的供应。
退火工艺可以在约500℃到约1500℃的温度下执行。第一至第四扩散层136、236、336和436的每个的厚度可以取决于将要供应的氧原子的数量而被适当地控制。
形成第一至第四盖层138、238、338和438的非晶硅可以通过退火工艺AP转变成多晶硅。在第一至第四盖层138、238、338和438接触第一至第四扩散层136、236、336和436的区域中，形成第一至第四盖层138、238、338和438的多晶硅可以与形成第一至第四扩散层136、236、336和436的钛氮化物(TiN)化学结合。该结合可以导致第十一至第十四初始材料层142a、242a、342a和442a(见图6)的形成。
参照图5和6，第十一至第十四初始材料层142a、242a、342a和442a可以分别包括第十一至第十四初始下部层141a、241a、341a和441a、以及第十一至第十四初始上部层143a、243a、343a和443a。第十一至第十四初始上部层143a、243a、343a和443a可以由具有改善的结合强度的多晶硅形成。
第十一至第十四初始下部层141a、241a、341a和441a可以通过退火工艺AP形成。例如，第十一至第十四初始下部层141a、241a、341a和441a可以分别对应于第一至第四扩散层136、236、336和436的未与多晶硅反应而留下的相应部分。
如上所述，第十一至第十四初始上部层143a、243a、343a和443a可以分别经退火工艺AP通过第一至第四盖层138、238、338和438中的相应盖层与第一至第四扩散层136、236、336和436中的相应扩散层之间的化学键合而形成。因此，第十一至第十四初始上部层143a、243a、343a和443a可以与第十一至第十四初始下部层141a、241a、341a和441a化学键合。
根据一些实施方式，第十一至第十四初始材料层142a、242a、342a和442a可以由第一至第四盖层138、238、338和438的相应部分(用于改善第一至第四初始栅极绝缘层134a、234a、334a和434a的膜质量)以及第一至第四扩散层136、236、336和436中的相应扩散层构成。换言之，即使没有额外的工艺，用于执行另一功能的材料可以用作功函数调整材料。因此，可以提高半导体器件的制造效率和生产率。
在形成第十一至第十四初始上部层143a、243a、343a和443a之后，第一至第四盖层138、238、338和438可以通过蚀刻工艺被去除。此时，可以控制蚀刻工艺以不去除第十一至第十四初始上部层143a、243a、343a和443a。
参照图6，第一掩模图案MP1和第一光致抗蚀剂图案PR1被形成以覆盖第十一和第十三初始材料层142a和342a，并暴露第十二和第十四初始材料层242a和442a。
为了形成第一掩模图案MP1，掩模层可以形成在第十一至第十四初始材料层142a、242a、342a和442a上以填充第一至第四沟槽130、230、330和430。掩模层也可以形成在层间绝缘层120上。掩模层可以包括具有改善的间隙填充性质的材料。
第一光致抗蚀剂图案PR1可以形成在掩模层上。第一光致抗蚀剂图案PR1可以暴露掩模层的在第十二初始材料层242a和第十四初始材料层442a上的部分，并覆盖掩模层的在第十一初始材料层142a和第十三初始材料层342a上的另一部分。第一光致抗蚀剂图案PR1可以覆盖第一区域I和第三区域III并暴露第二区域II和第四区域IV。
掩模层的在第二区域II和第四区域IV上暴露的部分可以使用第一光致抗蚀剂图案PR1作为蚀刻掩模被蚀刻，因而在第十一初始材料层142a和第十三初始材料层342a上形成第一掩模图案MP1。暴露的掩模层可以通过例如反应离子蚀刻工艺的干蚀刻工艺被蚀刻。
参照图7，第十二初始材料层242a和第十四初始材料层442a(见图6)可以使用第一掩模图案MP1(见图6)和第一光致抗蚀剂图案PR1(见图6)作为蚀刻掩模被去除。因此，第二初始栅极绝缘层234a和第四初始栅极绝缘层434a可以被暴露。第一掩模图案MP1(见图6)和第一光致抗蚀剂图案PR1(见图6)可以被去除。
具体地，形成在第二初始栅极绝缘层234a和第四初始栅极绝缘层434a的表面上的第十二初始材料层242a和第十四初始材料层442a(见图6)可以使用第一掩模图案MP1(见图6)和第一光致抗蚀剂图案PR1(见图6)作为蚀刻掩模被去除。
第十二初始材料层242a和第十四初始材料层442a(见图6)可以通过例如湿蚀刻工艺被去除。在第十二初始材料层242a和第十四初始材料层442a(见图6)的去除期间，可以使用湿蚀刻工艺来最小化对第二初始栅极绝缘层234a和第四初始栅极绝缘层434a的蚀刻损坏。
接着，第十一初始材料层142a和第十三初始材料层342a上的第一掩模图案MP1(见图6)和第一光致抗蚀剂图案PR1(见图6)可以通过灰化和剥离工艺被去除，因而暴露第十一初始材料层142a和第十三初始材料层342a。
参照图8，第二十一至第二十四初始材料层144a、244a、344a和444a可以分别形成在第十一初始材料层142a和第十三初始材料层342a以及第二初始栅极绝缘层234a和第四初始栅极绝缘层434a上。
第二十一至第二十四初始材料层144a、244a、344a和444a可以分别沿着第十一初始材料层142a和第十三初始材料层342a的表面以及第二初始栅极绝缘层234a和第四初始栅极绝缘层434a的表面共形地形成。第二十一至第二十四初始材料层144a、244a、344a和444a可以包括例如钛氮化物(TiN)，但本发明构思不限于此。
第二掩模图案MP2和第二光致抗蚀剂图案PR2可以形成在第一区域I、第二区域II和第四区域IV上。第二掩模图案MP2和第二光致抗蚀剂图案PR2可以覆盖第二十一初始材料层144a、第二十二初始材料层244a和第二十四初始材料层444a，并暴露第二十三初始材料层344a。除了被覆盖和被暴露的区域上的差异之外，第二掩模图案MP2和第二光致抗蚀剂图案PR2可以分别与上述第一掩模图案MP1(见图6)和第一光致抗蚀剂图案PR1(见图6)基本相同。
参照图9，第十三初始材料层342a和第二十三初始材料层344a(见图8)可以使用第二掩模图案MP2(见图8)和第二光致抗蚀剂图案PR2(见图8)作为蚀刻掩模被去除，因而暴露第三初始栅极绝缘层334a。第二掩模图案MP2(见图8)和第二光致抗蚀剂图案PR2(见图8)可以被去除。
除了去除区域上的差异之外，使用第二掩模图案MP2(见图8)和第二光致抗蚀剂图案PR2(见图8)去除第十三初始材料层342a和第二十三初始材料层344a(见图8)可以与上述使用第一掩模图案MP1(见图6)和第一光致抗蚀剂图案PR1(见图6)去除第十二初始材料层242a和第十四初始材料层442a(见图6)基本相同。
通过参照图7至9描述的蚀刻工艺，第十二至第十四初始材料层242a、342a和442a可以被去除，并且第一区域I上的第十一初始材料层142a可以保留。包括由多晶硅形成的第十一初始上部层143a的第十一初始材料层142a可以仅留在第一区域I中。
参照图10，第三十一至第三十四初始材料层146a、246a、346a和446a可以分别形成在第二十一初始材料层144a、第二十二初始材料层244a和第二十四初始材料层444a以及第三初始栅极绝缘层334a上。
第三十一至第三十四初始材料层146a、246a、346a和446a可以分别沿着第二十一初始材料层144a、第二十二初始材料层244a和第二十四初始材料层444a的表面以及第三初始栅极绝缘层334a的表面共形地形成。第三十一至第三十四初始材料层146a、246a、346a和446a可以包括例如钛氮化物，但本发明构思不限于此。
第三掩模图案MP3和第三光致抗蚀剂图案PR3可以形成在第一至第三区域I、II和III上。第三掩模图案MP3和第三光致抗蚀剂图案PR3可以覆盖第三十一至第三十三初始材料层146a、246a和346a并暴露第三十四初始材料层446a。除了被覆盖和被暴露的区域上的差异之外，第三掩模图案MP3和第三光致抗蚀剂图案PR3可以分别与上述第一掩模图案MP1(见图6)和第一光致抗蚀剂图案PR1(见图6)基本相同。
参照图11，第二十四初始材料层444a和第三十四初始材料层446a(见图10)可以使用第三掩模图案MP3(见图10)和第三光致抗蚀剂图案PR3(见图10)作为蚀刻掩模被去除，因而暴露第四初始栅极绝缘层434a。第三掩模图案MP3(见图10)和第三光致抗蚀剂图案PR3(见图10)可以被去除。
除了去除区域上的差异之外，使用第三掩模图案MP3(见图10)和第三光致抗蚀剂图案PR3(见图10)去除第二十四初始材料层444a和第三十四初始材料层446a(见图10)可以与上述使用第一掩模图案MP1(见图6)和第一光致抗蚀剂图案PR1(见图6)去除第十二初始材料层242a和第十四初始材料层442a(见图6)基本相同。
因此，具有不同厚度的第一至第三初始材料层140a、240a和340a可以分别形成在第一至第三区域I、II和III上，并且第四初始栅极绝缘层434a可以在第四区域IV上被暴露。第一初始材料层140a可以由第十一初始材料层142a、第二十一初始材料层144a和第三十一初始材料层146a构成。第二初始材料层240a可以由第二十二初始材料层244a和第三十二初始材料层246a构成。第三初始材料层340a可以由第三十三初始材料层346a构成。
参照图12，第一初始材料层140a可以具有第一厚度T1，第二初始材料层240a可以具有第二厚度T2，第三初始材料层340a可以具有第三厚度T3。第一至第三厚度可以彼此不同。
第一厚度T1可以大于第二厚度T2。第二厚度T2可以大于第三厚度T3。此外，可以不存在第四初始材料层。
第一初始材料层140a可以由上金属层、下金属层、以及上金属层与下金属层之间的多晶硅层构成。上金属层可以由第二十一初始材料层144a和第三十一初始材料层146a构成。多晶硅层可以是第十一初始上部层143a。下金属层可以是第十一初始下部层141a。
多晶硅层的厚度TS可以小于上金属层的厚度TT和下金属层的厚度TB。上金属层的厚度TT可以大于下金属层的厚度TB。
参照图13，第一至第四初始栅电极层150a、250a、350a和450a可以分别形成在第一至第四区域I、II、III和IV上。
第一至第四初始栅电极层150a、250a、350a和450a的形成可以包括形成第一至第四TiAlC层、分别在第一至第四TiAlC层上形成第一至第四阻挡层、以及分别在第一至第四阻挡层上形成第一至第四栅极金属层。在图13中，为了描述的方便，第一至第四初始栅电极层150a、250a、350a和450a的每个被示出为具有单个层，但本发明构思不限于此。
第一至第四初始栅电极层150a、250a、350a和450a可以分别在第一至第四沟槽130、230、330和430内和/或填充第一至第四沟槽130、230、330和430，并覆盖第三十一至第三十三初始材料层146a、246a和346a以及第四初始栅极绝缘层434a。
接着，再参照图1，可以执行平坦化工艺以暴露层间绝缘层120的上表面，因而形成第一至第四栅极结构160、260、360和460。结果，第一至第四晶体管TR1、TR2、TR3和TR4可以分别形成在第一至第四区域I、II、III和IV上。
根据示例实施方式的半导体器件10包括第一至第四晶体管TR1、TR2、TR3和TR4。第一至第四晶体管TR1、TR2、TR3和TR4的阈值电压可以分别取决于第一至第三材料层140、240和340的每个的厚度以及第四材料层的缺失来控制。因此，第一至第三材料层140、240和340可以根据需要形成为具有各种厚度。
在根据本发明构思的示例实施方式的制造半导体器件10的方法中，因为用于执行另一功能的材料也用作功函数调整材料而无需额外的工艺步骤，所以可以提高制造效率和生产率。此外，因为该方法不包括去除沟槽130、230、330和430中相对较厚的钛氮化物层的工艺，所以可以降低工艺难度的程度，使得可以提高半导体器件的制造效率和生产率。
图14至16是示出根据本发明构思的示例实施方式的制造包括鳍型晶体管的半导体器件的方法的透视图。
在图14至16中，第一区域I指的是PMOS区域，第三区域III指的是NMOS区域。第二区域II(未示出)可以与第一区域I基本相同。第四区域IV(未示出)可以与第三区域III基本相同。
参照图14，第一鳍型有源图案110P和第三鳍型有源图案110N可以形成在衬底110上。第一鳍型有源图案110P可以形成在第一区域I上。第三鳍型有源图案110N可以形成在第三区域III上。
第一鳍型有源图案110P和第三鳍型有源图案110N可以在第一方向X上延伸。第一鳍型有源图案110P和第三鳍型有源图案110N可以每个是衬底110的一部分或者包括从衬底110生长的外延层。隔离层112可以被形成以覆盖第一鳍型有源图案110P和第三鳍型有源图案110N的每个的一部分，并且可以是深沟槽隔离层。
参照图15，第一虚设栅极结构124和第三虚设栅极结构324可以形成在衬底110上。第一虚设栅极结构124可以在第二方向Y上延伸并交叉第一鳍型有源图案110P。第三虚设栅极结构324可以在第二方向Y上延伸并交叉第三鳍型有源图案110N。
第一虚设栅极结构124可以包括第一虚设栅极绝缘层126和第一虚设栅电极层128。第三虚设栅极结构324可以包括第三虚设栅极绝缘层326和第三虚设栅电极层328。当形成第一虚设栅极结构124和第三虚设栅极结构324时，第一硬掩模图案128C和第三硬掩模图案328C可以用作蚀刻掩模。
参照图16，第一间隔物122和第三间隔物322分别形成在第一虚设栅极结构124(见图15)和第三虚设栅极结构324(见图15)的侧壁上。在形成第一间隔物122和第三间隔物322之后，第一鳍型有源图案110P和第三鳍型有源图案110N的不与第一虚设栅极结构124和第三虚设栅极结构324重叠的部分可以被去除以形成凹陷。
第一源极/漏极区域114和第三源极/漏极区域314可以分别形成在第一虚设栅极结构124和第三虚设栅极结构324的相反侧。第一源极/漏极区域114和第三源极/漏极区域314可以是升高的源极/漏极区域。在这种情况下，第一源极/漏极区域114和第三源极/漏极区域314的每个可以包括从衬底110生长的外延层。第一源极/漏极区域114和第三源极/漏极区域314可以通过注入杂质而形成。例如，第一源极/漏极区域114可以通过注入p型杂质而形成，第三源极/漏极区域314可以通过注入n型杂质而形成。
初始层间绝缘层可以被形成以覆盖第一鳍型有源图案110P和第三鳍型有源图案110N、第一虚设栅极结构124和第三虚设栅极结构324、以及第一源极/漏极区域114和第三源极/漏极区域314。可以对初始层间绝缘层执行平坦化工艺，以形成暴露第一虚设栅极结构124和第三虚设栅极结构324的上表面的层间绝缘层120。第一虚设栅极结构124和第三虚设栅极结构324可以被去除以形成第一沟槽130和第三沟槽330。
可以执行与参照图4至13描述的工艺基本相同的在形成第一沟槽130和第三沟槽330之后的工艺。将理解，为了描述的容易，也可以关于图14至16未示出的区域II和IV中的相似鳍型结构执行相似的工艺。
图17是示出根据本发明构思的示例实施方式的半导体器件的透视图。
参照图17，半导体器件20包括第一鳍型晶体管TR1、第二鳍型晶体管TR2、第三鳍型晶体管TR3和第四鳍型晶体管TR4。
半导体器件20包括分别形成在第一至第四区域I、II、III和IV上的第一至第四鳍型晶体管TR1、TR2、TR3和TR4。第一至第四鳍型晶体管TR1、TR2、TR3和TR4可以通过隔离层112彼此隔离。隔离层112可以是深沟槽隔离层。
第一至第三材料层140、240和340可以包括钛氮化物作为功函数调整材料。因为第一至第三材料层140、240和340可以具有不同的厚度，所以第一至第四鳍型晶体管TR1、TR2、TR3和TR4的阈值电压Vt1、Vt2、Vt3和Vt4可以彼此不同。
形成半导体器件20的元件和/或材料可以与参照图1描述的半导体器件10的元件和/或材料基本相同。
虽然已经参照本发明构思的示例实施方式显示和描述了本发明构思，但是本领域普通技术人员将理解，可以对本发明构思进行形式和细节上的各种改变而不背离如由所附权利要求阐明的本发明构思的精神和范围。
本申请要求享有2017年11月17日向韩国知识产权局提交的韩国专利申请第10-2017-0153964号的优先权，其全部内容通过引用在此合并。

Claims (20)

1.一种半导体器件，包括：
衬底，其包括第一区域、第二区域、第三区域和第四区域；
在所述第一区域上的第一栅极结构，所述第一栅极结构包括第一栅极绝缘层、具有第一厚度的第一材料层、以及第一栅电极层；
在所述第二区域上的第二栅极结构，所述第二栅极结构包括第二栅极绝缘层、具有第二厚度的第二材料层、以及第二栅电极层；
在所述第三区域上的第三栅极结构，所述第三栅极结构包括第三栅极绝缘层、具有第三厚度的第三材料层、以及第三栅电极层；以及
在所述第四区域上的第四栅极结构，所述第四栅极结构包括第四栅极绝缘层和第四栅电极层，
其中所述第一厚度、所述第二厚度和所述第三厚度彼此不同，以及
其中所述第一材料层包括下金属层、上金属层以及在所述下金属层与所述上金属层之间的多晶硅层。
2.根据权利要求1所述的半导体器件，其中，在所述第一材料层中，所述多晶硅层的厚度小于所述上金属层和所述下金属层的相应厚度。
3.根据权利要求1所述的半导体器件，其中，所述第一材料层的所述上金属层和所述下金属层包括与所述第二材料层和所述第三材料层相同的材料。
4.根据权利要求3所述的半导体器件，其中所述相同的材料是钛氮化物。
5.根据权利要求1所述的半导体器件，其中所述第一材料层的所述下金属层和所述多晶硅层化学键合。
6.根据权利要求1所述的半导体器件，还包括在所述第一区域上的第一晶体管、在所述第二区域上的第二晶体管、在所述第三区域上的第三晶体管和在所述第四区域上的第四晶体管，
其中所述第一晶体管包括所述第一栅极结构，
其中所述第二晶体管包括所述第二栅极结构，
其中所述第三晶体管包括所述第三栅极结构，
其中所述第四晶体管包括所述第四栅极结构，以及
其中所述第一晶体管具有第一阈值电压，所述第二晶体管具有第二阈值电压，所述第三晶体管包括第三阈值电压，所述第四晶体管包括第四阈值电压，以及
其中所述第一阈值电压、所述第二阈值电压、所述第三阈值电压和所述第四阈值电压彼此不同。
7.根据权利要求6所述的半导体器件，其中所述第一区域和所述第二区域是PMOS区域，
其中所述第三区域和所述第四区域是NMOS区域，
其中所述第一晶体管的所述第一阈值电压低于所述第二晶体管的所述第二阈值电压，以及
其中所述第三晶体管的所述第三阈值电压高于所述第四晶体管的所述第四阈值电压。
8.根据权利要求6所述的半导体器件，其中所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管是鳍型晶体管。
9.根据权利要求1所述的半导体器件，其中所述第一栅极绝缘层、所述第二栅极绝缘层、所述第三栅极绝缘层和所述第四栅极绝缘层每个包括具有相同厚度的高k电介质材料。
10.根据权利要求1所述的半导体器件，其中所述第一厚度大于所述第二厚度，以及
其中所述第二厚度大于所述第三厚度。
11.一种半导体器件，包括：
衬底，其包括第一区域、第二区域、第三区域和第四区域；
栅极绝缘层，其在所述第一区域、所述第二区域、所述第三区域和所述第四区域上；
在所述第一区域上的第一功函数调整层和多晶硅层；
第二功函数调整层，其在所述第一区域和所述第二区域上；
第三功函数调整层，其在所述第一区域、所述第二区域和所述第三区域上；以及
栅电极层，其在所述第一区域、所述第二区域、所述第三区域和所述第四区域上。
12.根据权利要求11所述的半导体器件，其中所述第一功函数调整层、所述第二功函数调整层和所述第三功函数调整层包括相同的材料。
13.根据权利要求11所述的半导体器件，其中所述第一功函数调整层和所述多晶硅层化学键合。
14.根据权利要求11所述的半导体器件，其中所述栅电极层的在所述第一区域、所述第二区域、所述第三区域和所述第四区域中的相应区域上的部分每个具有不同的厚度。
15.根据权利要求11所述的半导体器件，还包括在所述第一区域上的第一晶体管、在所述第二区域上的第二晶体管、在所述第三区域上的第三晶体管和在所述第四区域上的第四晶体管，
其中所述第一晶体管包括所述栅极绝缘层、所述第一功函数调整层、所述多晶硅层、所述第二功函数调整层、所述第三功函数调整层、以及所述栅电极层的第一部分，
其中所述第二晶体管包括所述栅极绝缘层、所述第二功函数调整层、所述第三功函数调整层、以及所述栅电极层的第二部分，
其中所述第三晶体管包括所述栅极绝缘层、所述第三功函数调整层、以及所述栅电极层的第三部分，
其中所述第四晶体管包括所述栅极绝缘层、以及所述栅电极层的第四部分，以及
其中所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管具有不同的相应阈值电压。
16.一种半导体器件，包括：
在衬底上的第一鳍型晶体管、第二鳍型晶体管、第三鳍型晶体管和第四鳍型晶体管，
其中所述第一鳍型晶体管、所述第二鳍型晶体管、所述第三鳍型晶体管和所述第四鳍型晶体管具有不同的相应阈值电压，
其中所述第一鳍型晶体管包括第一栅极绝缘层、第一材料层和第一栅电极层，
其中所述第二鳍型晶体管包括第二栅极绝缘层、第二材料层和第二栅电极层，
其中所述第二材料层比所述第一材料层薄，
其中所述第三鳍型晶体管包括第三栅极绝缘层、第三材料层和第三栅电极层，
其中所述第三材料层比所述第二材料层薄，
其中所述第四鳍型晶体管包括第四栅极绝缘层和第四栅电极层，以及
其中所述第一材料层包括下金属层、上金属层、以及在所述下金属层与所述上金属层之间的多晶硅层。
17.根据权利要求16所述的半导体器件，其中所述第一材料层的所述下金属层和所述多晶硅层化学键合。
18.根据权利要求16所述的半导体器件，其中，在所述第一材料层中，所述上金属层比所述下金属层厚，以及
其中所述下金属层比所述多晶硅层厚。
19.根据权利要求16所述的半导体器件，其中所述第一栅电极层、所述第二栅电极层、所述第三栅电极层和所述第四栅电极层包括相同的金属。
20.根据权利要求16所述的半导体器件，其中所述第一鳍型晶体管和所述第二鳍型晶体管是PMOS晶体管，
其中所述第三鳍型晶体管和所述第四鳍型晶体管是NMOS晶体管，
其中所述第一鳍型晶体管的第一阈值电压低于所述第二鳍型晶体管的第二阈值电压，以及
其中所述第三鳍型晶体管的第三阈值电压高于所述第四鳍型晶体管的第四阈值电压。
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