KR101632474B1 - 반도체 디바이스 형성 방법 - Google Patents

반도체 디바이스 형성 방법 Download PDF

Info

Publication number
KR101632474B1
KR101632474B1 KR1020130122507A KR20130122507A KR101632474B1 KR 101632474 B1 KR101632474 B1 KR 101632474B1 KR 1020130122507 A KR1020130122507 A KR 1020130122507A KR 20130122507 A KR20130122507 A KR 20130122507A KR 101632474 B1 KR101632474 B1 KR 101632474B1
Authority
KR
South Korea
Prior art keywords
silicon
region
dopant
containing material
ldd
Prior art date
Application number
KR1020130122507A
Other languages
English (en)
Other versions
KR20140112363A (ko
Inventor
천 시웅 차이
찬-천 왕
수-하오 리우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20140112363A publication Critical patent/KR20140112363A/ko
Application granted granted Critical
Publication of KR101632474B1 publication Critical patent/KR101632474B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

finFET 디바이스에 대한 어닐링에 의해 고농도 도핑된 소스 및 드레인 여역으로부터 도펀트를 구동시킴으로써 저농도 도핑 드레인(LDD) 영역을 도핑하는 메커니즘의 실시예가 제공된다. 이 메커니즘은 발전된 finFET 디바이스를 위해 이온 주입의 쉐도잉 효과에 의한 제한을 극복한다. 고농도 도핑된 소스 및 드레인 영역은 핀에 형성된 리세스로부터 하나 이상의 도핑된 실리콘 함유 재료를 에피텍셜 성장시킴으로써 형성된다. 그 다음, 발전된 어닐링 프로세스에 의해 도펀트가 LDD 영역 안으로 구동되며, 이는 LDD 영역 내의 목표로 하는 도펀트 레벨 및 프로파일을 달성할 수 있다.

Description

반도체 디바이스 및 이의 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING SAME}
본 출원은 2013년 3월 13일 출원되고 발명의 명칭이 "FinFET 디바이스의 저농도 도핑 드레인(LDD) 영역을 도핑하기 위한 메커니즘(Mechanisms for Doping Lightly-Doped-Drain(LDD) Regions for FinFET Devices)"인 미국 가특허 출원 번호 제61/780,784호의 우선권을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어 왔다. 이 성장 동안, 디바이스의 기능 밀도는 전반적으로 증가한 반면에, 디바이스 특징부 크기 또는 기하학적 크기는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 비용을 낮추며 그리고/또는 성능을 개선함으로써 이점을 제공한다. 이러한 스케일링 다운은 또한 IC 처리 및 제조의 복잡도를 증가시켰으며, 이들 발전이 실현되기 위해서는 IC 제조에서의 유사 발전이 필요하다.
마찬가지로, IC로부터의 성능 증가 및 기하학적 크기 축소에 대한 요구는 멀티게이트(multi-gate) 디바이스의 도입을 가져왔다. 이들 멀티게이트 디바이스는 소위 FinFET 디바이스로도 불리는 멀티게이트 핀 타입 트랜지스터를 포함하는데, 채널이 기판으로부터 연장하는 "핀" 상에 형성되기 때문이다. FinFET 디바이스는 디바이스의 게이트 폭의 축소를 가능하게 하면서 채널 영역을 포함한 핀의 측면 및/또는 상면에 게이트를 제공할 수 있다.
finFET 디바이스에 대한 어닐링에 의해 고농도 도핑된 소스 및 드레인 여역으로부터 도펀트를 구동시킴으로써 저농도 도핑 드레인(LDD) 영역을 도핑하는 메커니즘의 실시예가 제공된다. 이 메커니즘은 발전된 finFET 디바이스를 위해 이온 주입의 쉐도잉 효과에 의한 제한을 극복한다. 고농도 도핑된 소스 및 드레인 영역은 핀에 형성된 리세스로부터 하나 이상의 도핑된 실리콘 함유 재료를 에피텍셜 성장시킴으로써 형성된다. 그 다음, 발전된 어닐링 프로세스에 의해 도펀트가 LDD 영역 안으로 구동되며, 이는 LDD 영역 내의 목표로 하는 도펀트 레벨 및 프로파일을 달성할 수 있다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부가 축척대로 도시된 것은 아님을 강조한다. 사실상 다양한 특징부의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소되어질 수 있다.
도 1a는 일부 실시예에 따른 반도체 디바이스 구조의 실시예의 사시도이다.
도 1b는 일부 실시예에 따른 트랜지스터 영역의 상부도를 도시한다.
도 2는 일부 실시예에 따라 트랜지스터 영역에 저농도 도핑 드레인(LDD) 영역 및 소스/드레인 영역을 도핑하는 순차적 프로세스 플로우를 도시한다.
도 3a 내지 도 3j는 일부 실시예에 따라 도 2의 순차적 프로세스 플로우의 트랜지스터 영역의 단면도를 도시한다.
도 4는 일부 실시예에 따라 2 단계 사전가열 밀리초 어닐링의 온도 도면을 도시한다.
도 5는 일부 실시예에 따른 4개의 도펀트 프로파일을 도시한다.
도 6a는 (100) 및 (110) 배향에 대한 실리콘 결정질 구조를 도시한다.
도 6b는 일부 실시예에 따라 트랜지스터 영역의 표면의 결정 배향이 수반된 도 3i의 트랜지스터 영역을 도시한다.
도 7은 일부 실시예에 따라 도핑된 드레인 영역에 2개의 실리콘 함유 재료를 갖는 도 3i의 구조의 단면도를 도시한다.
다음의 개시는 본 발명의 다양한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 한다. 특정 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 또한, 이어지는 다음 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 개재하여 형성될 수 있는 실시예도 또한 포함할 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위하여 다양한 규모로 임의적으로 도시될 수 있다. 또한 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 다양한 실시예들 간의 관계를 지시하는 것은 아니다. 당해 기술 분야에서의 숙련자라면 여기에 구체적으로 기재되어 있지 않더라도 본 개시의 원리를 구현하는 다양한 등가물을 고안할 수 있을 것임을 이해하여야 한다.
또한 본 개시는 멀티게이트 트랜지스터 또는 여기에서 finFET 디바이스로 불리는 핀 타입 멀티게이트 트랜지스터의 형태로 본 실시예를 제시함을 주목한다. 이러한 디바이스는 p 타입 금속 산화물 반도체 FinFET 디바이스 또는 n 타입 금속 산화물 반도체 FinFET 디바이스를 포함할 수 있다. finFET 디바이스는 듀얼 게이트 디바이스, 트리 게이트 디바이스, 및/또는 기타 구성일 수 있다. finFET 디바이스는 마이크로프로세서, 메모리 디바이스, 및/또는 기타 IC와 같은 IC에 포함될 수 있다. 통상의 지식을 가진 자라면 본 개시의 양상으로부터의 이점을 얻을 수 있는 반도체 디바이스의 다른 실시예를 알 수 있을 것이다.
도 1a에는 일부 실시예에 따라 반도체 디바이스 구조(100)의 사시도가 예시되어 있다. 반도체 디바이스 구조(100)는 finFET 타입 구조를 포함한다. 반도체 디바이스 구조(100)는 기판(102), 복수의 핀(104), 복수의 격리 구조(isolation structure)(106), 및 각각의 핀(104) 상에 배치된 게이트 구조(108)를 포함한다. 게이트 구조(108)는 게이트 유전체 층(115), 게이트 전극 층(117), 및/또는 하나 이상의 추가의 층을 포함할 수 있다. 하드 마스크 층(120)은 게이트 전극 층(117) 위에 있다. 하드 마스크 층(120)은 게이트 구조(108)를 예를 들어 에칭에 의해 패터닝하는데 사용된다. 일부 실시예에서, 하드 마스크 층(120)은 실리콘 산화물과 같은 유전체 재료로 제조된다. 도 1a의 사시도는 게이트 구조(108)의 패터닝(또는 형성) 프로세스 후에 취해진다. 도 1a는 하나의 게이트 구조(108)만 도시하고 있다. 도 1a에 도시된 게이트 구조(108)와 유사하고 평행한 추가의 게이트 구조(들)(도시되지 않음)가 존재할 수 있다.
복수의 핀(104)의 각각은 소스 영역(110S) 및 드레인 영역(110D)을 포함하며, 소스 또는 드레인 특징부는 핀(104) 내에, 핀(104) 상에 그리고/또는 핀(104)을 둘러싸며 형성된다. 핀(104)의 채널 영역(112)은 게이트 구조(108) 아래에 있다. 도 1a에 도시된 바와 같이, 핀(104)의 채널 영역(112)은 길이(게이트 길이) L, 및 폭(게이트 폭) W을 갖는다. 일부 실시예에서, 길이(게이트 길이) L은 약 10 nm 내지 약 30 nm 범위이다. 일부 실시예에서, 폭(게이트 폭) W은 약 10 nm 내지 약 20 nm 범위이다. 일부 실시예에서, 핀(104)의 상면으로부터 게이트 구조(108)의 상면까지 측정되는, 게이트 구조(108)의 높이(게이트 높이) HG는 약 50 nm 내지 약 80 nm 범위이다. 일부 실시예에서, 격리 구조(106)의 표면으로부터 핀(104)의 상면까지 측정되는, 핀(104)의 높이(핀 높이) HF는 약 25 nm 내지 약 35 nm 범위이다.
기판(102)은 실리콘 기판일 수 있다. 대안으로서, 기판(102)은 게르마늄과 같은 다른 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 실시예에서, 기판(102)은 SOI(semiconductor on insulator)이다.
격리 구조(106)는 유전체 재료로 제조되며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FSG(fluoride-doped silicate glass), 로우 k(low-k) 유전체 재료, 및/또는 기타 적합한 절연 재료로 형성될 수 있다. 격리 구조(106)는 STI(shallow trench isolation) 특징부일 수 있다. 실시예에서, 격리 구조는 STI 특징부이고, 기판(102)에 트렌치를 에칭함으로써 형성된다. 그 다음, 트렌치는 절연 재료로 채워질 수 있으며, 화학 기계적 연마(CMP; chemical mechanical polish)가 이어진다. 격리 구조(106) 및/또는 핀 구조(104)에 대한 다른 제조 기술이 가능하다. 격리 구조(106)는 예를 들어 하나 이상의 라이너 층을 갖는 다층 구조를 포함할 수 있다.
핀 구조(104)는 하나 이상의 디바이스가 형성되는 활성 영역을 제공할 수 있다. 실시예에서, 트랜지스터 디바이스의 채널 영역(112)은 핀(104)에 형성된다. 핀(104)은 실리콘 또는 게르마늄과 같은 다른 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 핀(104)은 포토리소그래피 및 에칭 프로세스를 포함한 적합한 프로세스를 사용하여 제조될 수 있다. 포토리소그래피 프로세스는, 기판 위에(예를 들어 실리콘 층 상에) 놓이는 포토레지스트 층(레지스트)을 형성하고, 레지스트를 패턴에 노광시키며, 노광후 베이크(post-exposure bake) 프로세스를 수행하고, 레지스트를 현상하여 레지스트를 포함한 마스킹 요소(masking element)를 형성하는 것을 포함할 수 있다. 그 다음, 마스킹 요소는 에칭 프로세스가 격리 구조(106) 안으로 리세스를 형성하는 동안 기판의 영역을 보호하는데 사용될 수 있으며, 돌출 핀을 남긴다. 리세스는 반응성 이온 에칭(RIE; reactive ion etch) 및/또는 기타 적합한 프로세스를 사용하여 에칭될 수 있다. 기판(102) 상에 핀(104)을 형성하기 위한 방법의 다수의 다른 실시예가 적합할 수 있다.
게이트 구조(108)는 게이트 유전체 층(115), 게이트 전극 층(117) 및/또는 하나 이상의 추가 층을 포함할 수 있다. 실시예에서, 게이트 구조(108)는 금속 게이트 구조를 형성하는데 사용되는 교체 게이트(replacement gate) 프로세스에서 형성된 것과 같은 희생 게이트 구조이다. 실시예에서, 게이트 구조(108)는 폴리실리콘 층(게이트 전극 층(117)으로서)을 포함한다.
게이트 구조(108)의 게이트 유전체 층(115)은 실리콘 이산화물을 포함할 수 있다. 실리콘 산화물은 적합한 산화 및/또는 증착 방법에 의해 형성될 수 있다. 대안으로서, 게이트 구조(108)의 게이트 유전체 층은 하프늄 산화물(HfO2)과 같은 하이 k(high-k) 유전체 층을 포함할 수 있다. 대안으로서, 하이 k 유전체 층은 선택적으로 TiO2, HfZrO, Ta2O3, ZrO2, ZrSiO2, 이들의 조합과 같은 다른 하이 k 유전체, 또는 기타 적합한 재료를 포함할 수 있다. 하이 k 유전체 층은 원자층 증착(ALD) 및/또는 기타 적합한 방법에 의해 형성될 수 있다.
실시예에서, 게이트 구조(108)는 금속 게이트 구조일 수 있다. 금속 게이트 구조는 계면 층(들). 게이트 유전체 층(들), 일함수(work function) 층(들), 충전 금속 층(들), 및/또는 금속 게이트 구조에 대한 기타 적합한 재료를 포함할 수 있다. 일부 실시예에서, 금속 게이트 구조(108)는 캐핑 층, 에칭 정지 층, 및/또는 기타 적합한 재료를 더 포함할 수 있다. 계면 층은 실리콘 산화물 층(SiO2), 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수 있다. 계면 유전체 층은 화학적 산화, 열 산화, 원자층 증착(ALD), 화학적 기상 증착(CVD), 및/또는 기타 적합한 형성 프로세스에 의해 형성될 수 있다.
게이트 구조(108)에 포함될 수 있는 예시적인 p 타입 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 기타 적합한 p 타입 일함수 재료, 또는 이들의 조합을 포함한다. 게이트 구조(108)에 포함될 수 있는 예시적인 n 타입 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 기타 적합한 n 타입 일함수 재료, 또는 이들의 조합을 포함한다. 일함수 값은 일함수 층의 재료 조성과 연관되며, 따라서, 제1 일함수 층의 재료는 각자의 영역에 형성될 디바이스에서 원하는 문턱 전압 Vt이 달성되게끔 그의 일함수 값을 조정하도록 선택된다. 일함수 층(들)은 CVD, 물리적 기상 증착(PVD), 및/또는 기타 적합한 프로세스에 의해 증착될 수 있다. 충전 금속 층은 Al, W, 또는 Cu, 및/또는 기타 적합한 재료를 포함할 수 있다. 충전 금속은 CVD, PVD, 플레이팅, 및/또는 기타 적합한 프로세스에 의해 형성될 수 있다. 충전 금속은 일함수 금속 층(들) 위에 증착될 수 있으며, 그리하여 더미 게이트 구조의 제거에 의해 형성된 개구 또는 트렌치의 남은 부분을 채우게 된다.
상기에 기재한 반도체 디바이스 구조(100)는 핀(104) 및 게이트 구조(108)를 포함한다. 반도체 디바이스 구조(100)는 구조(100)를 이용하는 트랜지스터의 저농도 도핑 드레인(LDD) 영역 및 도핑된 소스/드레인 영역과 같은 다양한 특징부를 형성하도록 추가의 프로세싱을 필요로 한다. LDD 영역은 채널 영역 옆에 있으며 스페이서 아래에 있다. 용어 LDD 영역은 소스 및 드레인 영역 둘 다에 가까운 저농도 도핑 영역을 기재하는데 사용된다.
도 1b는 일부 실시예에 따라 도 1a의 핀(104) 중의 하나를 갖도록 형성되며 격리 구조(106)의 상부 표면(118)과 같은 표면 레벨에서 취해진 트랜지스터 영역(150)의 상부도를 도시한다. 트랜지스터 영역(150)은 도핑된 소스 영역(110S') 및 도핑된 드레인 영역(110D')을 포함하며, 이들은 표면(118)에서 각각 도 1a의 도핑된 소스 영역(110S) 및 도핑된 드레인 영역(110D)과 동일한 단면을 갖는다.
트랜지스터 영역(150)은 또한 채널 영역(112)을 포함하며, 이는 도 1a에 도시된 바와 같이 핀(104)의 일부이고 3 측면에서 게이트 구조(108)에 의해 둘러싸여 있다. 채널 영역(112)은 길이(게이트 길이) L 및 폭(게이트 폭) W을 갖는다. 트랜지스터 영역(150)은 또한 게이트 유전체 층(115) 및 게이트 전극 층(117)을 포함한다. 도 1b는 소스 영역(110S)과 채널 영역(112) 사이 그리고 드레인 영역(110D)과 채널 영역(112) 사이의 LDD 영역(113)을 도시한다. LDD 영역(113)은 스페이서(111)의 폭에 의해 정의되는 길이 LS 및 폭 W을 갖는다. 일부 실시예에서, LS는 약 5 nm 내지 약 10 nm 범위이다. 도 1b는 점선에 의해 또다른 게이트 구조(108)를 도시하고 있다. 이 다른 게이트 구조(108)는 상기에, 도 1a에 도시되지 않으며 게이트 구조(108)와 유사하고 평행한 것으로서 기재한 바 있다.
트랜지스터 영역(150)은 LDD 영역(113) 및 스페이서(111)와 같이 도 1a에 도시되지 않은 특징부, 그리고 도핑된 소스/드레인 영역(110S', 110D')(아래에 기재될 것임)과 같이 도 1a의 것과는 상이한 특징부를 갖는다. LDD 영역(113), 스페이서(111), 및 도핑된 소스/드레인 영역(110S', 110D')을 형성하는데 수반되는 프로세싱 순서 및 구조가 아래에 기재된다. LDD 영역(113)을 도핑하는 것은 FinFET 디바이스에 대한 난제인데, LDD 영역(113)은 이온 주입이 채용되는 경우 긴 게이트 구조에 의해 가려지기 때문이다. 이웃하는 게이트 구조(108) 사이의 나노미터(nm) 범위인 핀 간격도 또한, 밀리미터(mm) 범위인 상대적으로 더 큰 플라즈마 시스 두께로 인해 플라즈마 도핑의 사용도 제한한다. 결과적으로, 발전된 finFET 디바이스를 위한 LDD 영역(113)의 도핑 메커니즘에 대한 필요성이 존재한다.
도 2는 일부 실시예에 따라 트랜지스터 영역(150) 내의 소스/드레인 영역 및 LDD 영역을 도핑하는 순차적인 프로세스 플로우(200)를 도시한다. 도 3a 내지 도 3j는 일부 실시예에 따라 도 2의 순차적인 프로세스 플로우의 트랜지스터 영역의 단면도들을 도시한다. 아래에 기재된 공정 순서 및 구조는 주로 N 타입 finFET 디바이스에 대한 것이다. 그러나 아래에 기재한 실시예의 적어도 일부는 P 타입 finFET 디바이스에 대해 적용될 수 있다.
프로세스 플로우(200)는 동작 201에서 시작하며, 동작 201 동안 도 1a에 도시된 것과 같은 핀 및 게이트 구조를 갖는 기판이 제공된다. 기판은 핀(104), 격리 구조(106), 및 게이트 구조(들)(108)와 같은 구조를 형성하도록 다양한 공정 순서를 거친다.
도 3a는 일부 실시예에 따라 도 1a에 예시된 컷(131)에 따른 트랜지스터 영역(150)의 단면도를 도시한다. 도 3a는 2개의 이웃하는 게이트 구조(108)를 도시하고 있다. 상기 언급한 바와 같이, 도 1a에 도시된 게이트 구조(108)와 유사하며 이에 평행한 추가의 게이트 구조(들)가 존재할 수 있다. 도 3a는 도 3a에서의 2개의 이웃하는 게이트 구조(108)가 하나의 핀(104) 위에 형성되며 소스 영역(110S)이거나 드레인 영역(110D)일 수 있는 소스/드레인 영역에 의해 분리된 것을 보여준다. 설명을 단순하게 하기 위해, 상기 기재한 도 1b와 상관시키도록 소스/드레인 영역을 드레인 영역(110D)으로서 지정한다. 각각의 게이트 구조(108)는 게이트 전극 층(117) 및 게이트 유전체 층(115)을 포함한다. 하드 마스크 층(120)이 게이트 전극 층(117) 위에 형성된다. 하드 마스크 층(120)은 게이트 구조(108)의 패터닝을 돕는데 사용된다. 일부 실시예에서, 하드 마스크 층(120)의 두께 H1는 약 70 nm 내지 약 100 nm 범위이다. 일부 실시예에서, 게이트 전극 층(117)의 두께 H2는 약 80 nm 내지 약 100 nm 범위이다. 일부 실시예에서, 게이트 유전체 층(115)의 두께 H3은 약 2 nm 내지 약 3 nm 범위이다. 도 3a에서 채널 길이 L은 게이트 구조(108)의 게이트 전극 층(117)의 폭과 동일한 것으로 도시되어 있다. 게이트 구조(108) 바로 아래에 있는 채널 영역(112)도 또한 도 3a에 표시되어 있다.
도 3b는 일부 실시예에 따라 도 1a에 예시된 컷(132)에 따른 트랜지스터 영역(150)의 단면도를 도시한다. 도 3b는 격리 구조(106)에 의해 서로 분리(또는 격리)되어 있는 2개의 이웃하는 핀(104)을 도시하고 있다. 2개의 이웃하는 핀(104)의 각각은 양측에 격리 구조(106)를 갖는다. 각각의 핀(104)은 이웃하는 격리 구조(106)의 표면(118) 위로 돌출하는 부분을 갖는다. 핀(104)의 돌출하는 부분은 드레인 영역(110D)이다. 각각의 드레인 영역(110D)은 높이 HF 및 폭 W(게이트 폭이라고도 불림)을 갖는다. 일부 실시예에서, HF는 약 25 nm 내지 약 35 nm 범위이다. 드레인 영역(110D)의 높이 HF도 또한 도 3a에 표시되어 있다. 점선(118)은 격리 영역(106)의 표면 레벨을 나타낸다. 2개의 이웃하는 드레인 영역(110D)(또는 핀(104)의 상부 부분) 사이의 간격 W1은 약 10 nm 내지 약 20 nm 범위이다.
도 1b에 관련하여 상기 언급한 바와 같이, LDD 영역(113)은 영역을 도핑함으로써 형성되어야 한다. LDD 영역(113)은 이 단계에서 아직 도핑되지 않으며, 도 3a에서 영역을 가리키는 화살표로 표시된(113), 핀(104)의 게이트 유전체 층(115)의 에지에 가까이 위치된다. 많은 기술 노드에 대한 도핑 프로세스로서 이온 주입이 사용되었다. 이온 주입은 방향성(directional)이고, LDD 영역(113) 위의 개구(114)의 높은 종횡비의 결과로서 쉐도잉 효과(shadowing effect)에 의한 영향을 받을 수 있다. 개구(114)를 둘러싸는 게이트 구조(108)는(하드 마스크 층(120)과 함께) 기판(102)의 표면 위로부터 도달하는 도핑 이온의 시선(line of sight)을 차단한다. 그 결과, 제한된 양의 도펀트가 LDD 영역(113)에 도달할 수 있다. 그러나, 이온 주입은 LDD 영역(113)에 일부 양의 도펀트를 주입하기 위해 일부 실시예에서 사용될 수 있다. 일부 실시예에서, 이온 주입은 사용되지 않는다.
도 2는 LDD 영역(113)의 적어도 일부를 도핑하기 위해 이온 주입이 수행되는 선택적인 동작(202)을 나타낸다. LDD 영역(113)에 대한 충분한 도펀트 레벨을 제공하도록 또다른 도핑 메커니즘이 아래에 기재될 것이다. 일부 실시예에서, 이온 주입은 사용되지 않는다. 주입에 의해 LDD 영역(113)을 도핑하기 위해, 일부 실시예에 따르면 도 3c에 도시된 바와 같이, 게이트 구조(108)(구조 위에 하드 마스크 층(120)을 가짐) 및 드레인 영역(110D)과 같은 핀(104)의 노출된 표면을 덮도록 스페이서 층(116)이 기판(102) 위에 증착된다. 스페이서 층(116)은 실리콘 산화물, 실리콘 산질화물(SiON), 또는 실리콘 질화물(SiN)과 같은 유전체 재료로 제조된다. 일부 실시예에서, 증착 프로세스는 플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition) 프로세스이다. 다른 적합한 증착 프로세스도 또한 사용될 수 있다. 일부 실시예에서, 스페이서 층(116)의 두께는 약 2 nm 내지 약 4 nm 범위이다. 스페이서 층(116)은 스페이서 층(116)의 두께인, 채널 영역(112)으로부터의 오프셋(offset) 간격을 제공하며, 도펀트가 채널 영역(112)에 주입되는 것을 막는다.
도 3c는 LDD 영역(113)을 도핑하기 위해 이온 주입 프로세스(119)가 기판(102)에 대해 수행되는 것을 나타낸다. 도 3c에 도시된 바와 같이, 이온 주입 프로세스(119)의 도펀트 이온은 각도 θ로 기판(102)의 표면을 향하여 이동할 수 있다. 일부 실시예에 따르면, 각도 θ는 약 0 도 내지 약 45 도 범위이다. N 타입 finFET 디바이스에 대하여, 도펀트는 인(P) 또는 비소(As)일 수 있다. 도펀트는 핀(104)의 노출된 영역에 도달하도록 스페이서 층(116)을 관통한다. LDD 영역(113)에서의 도펀트 레벨은 약 1E20 내지 약 5E20 원자/cm3 범위이다. 이웃하는 게이트 구조의 쉐도잉 효과로 인해, LDD 영역(113)에서 높은 도펀트 레벨을 달성하는 것은 어렵다. 그 결과, 도핑의 다른 수단(들)이 필요하다.
도펀트 이온이 주입된 후에, 일부 실시예에 따르면, 동작 203에서 도펀트를 구동시켜 활성화하도록 열 어닐링이 수행된다. 열 어닐링은 급속 열 프로세싱(RTP; rapid thermal processing) 어닐링, 스파이크, 어닐링, 밀리초 어닐링 또는 레이저 어닐링을 이용할 수 있다. 스파이크 어닐링은 초 수준으로 피크 어닐링 온도에서 동작한다. 밀리초 어닐링은 밀리초 수준으로 피크 어닐링 온도에서 동작하며, 레이저 어닐링은 마이크로 초 수준으로 피크 어닐링 온도에서 동작한다.
소스 및 드레인 영역(110S 및 110D)도 또한 이온 주입에 의해 도핑된다. 도 3d는 드레인 영역(110D)이 도핑되는 것을 나타낸다. 시선으로 인해, 드레인 영역(110D)의 상부 표면(122)은 측벽(123)보다 더 많은 도펀트를 받는다. 영역(110D)의 하부 코너는 도 3d에 도시된 다른 표면에 비교하여 적은 양을 받을 것이다. 점선 프로파일(124)은 도펀트의 깊이를 예시하는데 사용된다. 더 높은 도펀트 농도(또는 레벨)를 갖는 영역은 더 높은 도펀트 깊이와 상관된다. 상기 언급한 바와 같이, 아래에 기재된 공정 순서 및 구조는 주로 N 타입 finFET에 대한 것이다. 기판(102)은 P 타입 및 N 타입 디바이스 둘 다를 가질 수 있다. N 타입 디바이스에 대한 도펀트 이온으로부터 P 타입 디바이스 영역을 보호하도록 리소그래피 패터닝 프로세스와 같은 추가의 프로세스가 수반될 것이다. P 타입 디바이스를 형성 및 도핑하는데 수반되는 공정 순서는 본 개시에서는 기재되지 않는다.
동작 201, 202, 또는 203 후에(사용되는 프로세스 플로우에 따라), 동작 204에서 스페이서(111)가 형성된다. 상기 언급한 바와 같이, 스페이서 층(116)은 오프셋을 제공하도록 증착된다. 스페이서 층(116)은 또한 오프셋 스페이서 층으로 불릴 수 있다. 일부 실시예에서, 스페이서는 메인 스페이서 층으로도 불릴 수 있는 다른 스페이서 층(125)을 포함한다. 스페이서 층(125)은 약 5 nm 내지 약 10 nm 범위의 두께를 갖는다. 스페이서 층(125)은 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 또는 탄소 도핑된 실리콘 질화물(SiCN)과 같은 유전체 재료로 제조된다. SiCN은, SiN 또는 SiON에 비교하여, H3PO4 및 HF와 같은 에천트에 대해 상대적으로 낮은 에칭 속도를 갖는다. 일부 실시예에서, 증착 프로세스는 PECVD 프로세스이다. 다른 적용 가능한 증착 프로세스가 또한 사용될 수 있다. 일부 실시예에서, 각각의 스페이서(111)는 약 5 nm 내지 약 10 nm 범위의 폭(또는 스페이서 층(116 및 125)의 추가된 두께)을 갖는다.
그 다음, 하드 마스크 층(120) 위의 그리고 또한 기판(102)의 다른 수평 표면 위의 스페이서 층을 제거하도록 에칭 프로세스가 수행된다. 에칭 프로세스는 오프셋 스페이서 층(116) 및 게이트 구조(108)의 측벽 상의 메인 스페이서 층(125)의 적어도 일부와 게이트 구조(108) 위의 하드 마스크 층(120)을 남긴다. 도 3e 및 도 3f는 일부 실시예에 따라 스페이서(111)가 형성된 후에 각각 도 3c 및 도 3d의 단면도를 도시한다.
스페이서(111)가 형성된 후에, 동작 205에서 N 타입 디바이스의 소스 및 드레인 영역이 에칭에 의해 리세싱된다(recessed). 하나 이상의 에칭 프로세스가 소스 및 드레인 영역을 리세싱하는데 사용될 수 있다. 에칭 프로세스(들)는 플라즈마 에칭 프로세스와 같은 건식 프로세스(들), 습식 에칭 프로세스(들), 또는 둘 다의 조합을 포함할 수 있다. 일부 실시예에서, 습식 에칭이 리세스(127)를 형성하는데 사용된다. 예를 들어, CF4, HF, TMAH(tetramethylammonium hydroxide), 또는 이들의 조합 등과 같은 에천트가 습식 에칭을 수행하고 리세스(127)를 형성하는데 사용될 수 있다.
도 3g 및 도 3h는 일부 실시예에 따라 리세스(127)가 형성된 후의 도 3e 및 도 3f의 단면도를 도시한다. N 타입 디바이스의 소스 및 드레인 영역을 리세싱하기 전에, 에칭을 막기 위해 포토레지스트로 기판(102) 상의 P 타입 디바이스 영역과 같은 다른 영역을 덮도록 포토리소그래피 프로세스가 사용될 수 있다. 그 결과, 에칭 프로세스 후에 그리고 다음 동작 전에 레지스트 제거 프로세스가 필요하다. 기판 상에 잔여 레지스트가 남아있지 않음을 보장하도록 추가적인 세척 프로세스가 사용될 수 있다. 도 3g 및 도 3h는 리세스(127)를 형성하도록 드레인 영역(110D)이 제거되고 드레인 영역(110D) 아래의 핀(104)의 일부가 제거되는 것을 나타낸다. 일부 실시예에서, 리세스(127)는 스페이서(111)의 일부 아래로 연장한다. 도 3g 및 도 3h에 도시된 리세스(127)의 형상(또는 아웃라인)은 단지 예시적인 것이다. 다른 형상도 또한 가능하다. 소스 영역(110S)이 또한 제거되고, 소스 영역에도 또한 리세스(127)가 형성된다(도시되지 않음). 격리 구조(106)의 표면(118) 아래의 리세스(127)의 깊이 HR는 약 10 nm 내지 약 20 nm 범위이다. 리세스(127)는 바닥에 각형(angular) 또는 둥근(rounded) 형상을 갖도록 형성될 수 있다.
리세스(127)가 형성된 후에, 일부 실시예에 따르면, 도 2의 동작 206에서, 도핑된 소스 및 드레인 영역(110D' 및 110S')을 형성하도록 에피텍셜 재료가 리세스(127) 내에 증착된다. 도핑된 소스 및 드레인 영역(110D' 및 110S')은 LDD 영역(113) 바로 옆에 위치되며, LDD 영역(113)은 채널 영역(112)과 소스/드레인 영역(110D', 110S') 사이에 있다. 도핑된 소스 및 드레인 영역(110D', 110S') 내의 도펀트는 어닐링에 의해 LDD 영역(113) 안으로 확산하여 LDD 영역(113)을 도핑할 수 있다. LDD 영역(113)을 도핑하기 위해, 도핑된 소스 및 드레인 영역(110D' 및 110S')의 도펀트 농도는 LDD 영역(113)의 요구되는 도펀트 농도보다 훨씬 더 높아야 한다. 예를 들어, LDD 영역(113) 내의 N 타입 도펀트의 도펀트 레벨(또는 농도)이 약 1E20 원자/cm3 이상의 값이라면, 도핑된 소스 및 드레인 영역의 도펀트 농도는 약 3E20 원자/cm3 이상의 값을 가져야 한다.
일부 실시예에서, 도핑된 소스 및 드레인 영역(110D' 및 110S')을 형성하기 위해 리세스(127)를 채우는 에피텍셜 재료는 실리콘 함유 재료(215)이다. 일부 실시예에서, 에피텍셜 성장된 실리콘 함유 재료(215)는 에피텍셜 증착/부분 에칭 프로세스를 적어도 한 번 반복하는 에피텍셜 증착/부분 에칭 프로세스에 의해 형성된다. 이러한 반복 증착/부분 에칭 프로세스는 또한 순환 증착/에칭(CDE; cyclic deposition etch) 프로세스로도 불린다.
일부 실시예에 따르면, 실리콘 함유 재료(215)의 증착은 실리콘 함유 재료(215)의 인시추 도핑을 포함한다. 예를 들어, n 타입 트랜지스터를 형성하는 것은 n 타입 도핑 전구체, 예를 들어 PH3(phosphine) 및/또는 기타 n 타입 도핑 전구체를 사용할 수 있다. 인시추 도핑 프로세스를 사용함으로써, 실리콘 함유 재료(215)의 도펀트 농도(또는 레벨)가 바람직하게 제어 및 달성될 수 있다. 일부 실시예에서, 실리콘 함유 재료(215)는 인으로 도핑되는 n 타입 도핑된 실리콘 층일 수 있다(Si:P). 일부 실시예에서, 실리콘 함유 재료(215)는 인과 탄소 둘 다로 도핑되는 n 타입 도핑된 실리콘 층일 수 있다(Si:CP). 탄소는 실리콘 함유 재료(215)로부터 인의 외부 확산(out-diffusion)을 지연시킬 수 있다. 다른 유형의 도펀트가 또한 포함될 수 있다. 일부 실시예에서, 인 도펀트는 약 7E20 원자/cm3 내지 약 3E21 원자/cm3 범위의 농도를 갖는다. 일부 실시예에서, 탄소 도펀트는 약 0.1% 내지 약 5%(원자 퍼센트) 범위의 농도를 갖는다.
일부 실시예에서, 실리콘 함유 재료(215)는 화학적 기상 증착(CVD; chemical vapor deposition), 예를 들어, LPCVD(low pressure CVD), ALCVD(atomic layer CVD), UHVCVD(ultrahigh vacuum CVD), RPCVD(reduced pressure CVD), 임의의 적합한 CVD, 분자 빔 에피텍시(MBE; molecular beam epitaxy) 프로세스, 임의의 적합한 에피텍셜 프로세스, 또는 이들의 임의의 조합에 의해 형성될 수 있다. 일부 실시예에서, 실리콘 함유 재료(215)의 증착은 약 750 ℃ 이하의 증착 온도를 가질 수 있다. 다른 실시예에서, 증착 온도는 약 500 ℃ 내지 약 750℃ 범위이다. 일부 실시예에 따르면, 증착 프로세스의 압력은 약 5 Torr 내지 약 500 Torr 범위이다.
실리콘 함유 재료(215)의 증착은 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2), 다른 실리콘 함유 전구체, 및/또는 이들의 임의의 조합과 같은 적어도 하나의 실리콘 함유 전구체를 사용할 수 있다. 일부 실시예에서, 실리콘 함유 전구체는 약 20 sccm(standard cubic centimeters per minute) 내지 약 500 sccm 범위의 유량을 가질 수 있다. p 타입 트랜지스터를 형성하는 다른 실시예에서, 실리콘 함유 재료(215)는 실리콘, 실리콘 게르마늄, 다른 반도체 재료, 및/또는 이들의 임의의 조합과 같은 적어도 하나의 재료로 제조될 수 있다.
상기 언급한 바와 같이, 일부 실시예에 따르면, 실리콘 함유 재료(215)의 증착은 실리콘 함유 재료(215)를 인시추 도핑하는 것을 포함한다. 예를 들어, n 타입 트랜지스터를 형성하는 것은 n 타입 도핑 전구체, 예를 들어 PH3과 같은 인 함유 가스, AsH3과 같은 비소 함유 가스, 기타 n 타입 도펀트 함유 가스, 또는 이들의 조합을 사용할 수 있다. 일부 실시예에서, n 타입 도핑 전구체는 약 20 sccm 내지 약 500 sccm 범위의 유량을 가질 수 있다. 일부 실시예에 따르면, MMS(monomethylsilane)와 같은 탄소 함유 가스도 또한 탄소로 실리콘 함유 재료(215)를 도핑하도록 포함된다. 일부 실시예에서, 탄소 함유 가스는 약 10 sccm 내지 약 600 sccm 범위의 유량을 갖는다.
리세스(127) 내의 실리콘 함유 재료(215)는 에피텍셜이다. 증착 프로세스는 리세스(127) 내의 실리콘 함유 재료의 얇은 에피텍셜 층 및 비결정질 표면 상의 비정질 실리콘 함유 재료를 형성한다. 에칭(또는 부분 에칭) 프로세스는 비정질 실리콘 함유 재료 그리고 또한 리세스(127) 내의 실리콘 함유 재료의 일부를 제거한다. 나머지 실리콘 함유 재료(215)가 리세스(127)의 각각에 형성된다.
일부 실시예에서, 에칭 프로세스(220)는 HCl, Cl2, GeH4, 기타 적합한 에칭 가스 및/또는 이들의 임의의 조합 중의 적어도 하나를 포함한 에칭 가스를 사용할 수 있다. 일부 실시예에 따르면, 에칭 가스의 유량은 약 50 sccm 내지 약 750 sccm 범위일 수 있다. 일부 실시예에서, 에칭 프로세스(220)의 압력은 약 5 Torr 내지 약 500 Torr 범위이다. 일부 실시예에서, 에칭 프로세스(220)는 약 590 ℃ 이하의 에칭 온도를 가질 수 있다. 다른 실시예에서, 에칭 온도는 약 500 ℃ 내지 약 590 ℃ 범위일 수 있다. 일부 실시예에서 실리콘 함유 재료(215)를 형성하기 위한 증착 프로세스 및 에칭 프로세스에 대한 공정 온도 및 압력은 동일하다.
에칭 프로세스는 에피텍셜 실리콘 함유 재료(215)의 제거 속도보다 높은 속도로 비결정질 표면 위의 비정질 실리콘 함유 재료를 제거할 것이다. 따라서, CDE 사이클 후에 기판 표면 상에는 에피텍셜 막만 남는다. 일부 실시예에 따르면 도 3i 및 도 3j에 도시된 바와 같이, 에피텍셜 증착/부분 에칭 프로세스는 원하는 두께에 도달할 때까지 다수회 반복된다. 그 결과, 이러한 반복 증착/부분 에칭 프로세스는 순환 증착/에칭(CDE) 프로세스라 불린다. 도 3i 및 도 3j는 일부 실시예에 따른 도핑된 드레인 영역(110D')의 단면도를 도시한다. 일부 실시예에서, 에피텍셜 실리콘 함유 재료(215)의 총 두께 HT는 약 40 nm 내지 약 50 nm 범위이다. 일부 실시예에서, 채널 영역(112)과 게이트 유전체 층(115) 사이의 표면(216) 위의 도핑된 드레인 영역(110D')의 높이(또는 두께) H4는 약 10 nm 내지 약 20 nm 범위이다. 일부 실시예에서, 표면(118) 위의 도핑된 드레인 영역(110D')의 높이(또는 두께) HSD는 약 35 nm 내지 약 45 nm 범위이다. 일부 실시예에 따르면, 2개의 이웃하는 도핑된 드레인 영역(110D') 사이의 가장 짧은 간격 W1은 약 10 nm 내지 약 20 nm 범위이다. 일부 실시예에서, 게이트 유전체(115)의 에지와 110D' 사이의 간격 DS는 약 7 nm 내지 약 10 nm 범위이다. 일부 실시예에 따르면, 게이트 유전체(115)의 에지와 110D' 사이의 가장 짧은 간격 DT는 약 3 nm 내지 7 nm 범위이다. 도핑된 소스 영역(110S')은 도핑된 드레인 영역(110D')과 비슷하다. 도핑된 드레인 영역(110D')에 대한 상기 기재는 도핑된 소스 영역(110S')에 대해서도 적용된다.
상기 언급한 바와 같이, 일부 실시예에 따르면, 에피테셜 실리콘 함유 재료(215)는 인과 탄소 둘 다로 도핑되는 n 타입 도핑된 실리콘 층이다. 탄소는 실리콘 함유 재료(215)로부터 인의 외부 확산을 지연시킬 수 있다. 인 및 탄소 도핑된 실리콘 층은 Si:CP 층이라 불릴 수 있다. CDE에 의해 증착된 실리콘 함유 재료(215) 내의 도펀트는 주입된 도펀트보다 더 높은 활성화 레벨을 갖는다. 상기 언급한 바와 같이, 일부 실시예에서, 도펀트 활성화 레벨은 약 7E20 원자/cm3 내지 약 3E21 원자/cm3 범위이다. P 또는 As와 같은 n 타입 도펀트는, LDD 영역(113) 내의 도펀트 농도를 증가시키도록 열 어닐링에 의해, 도 3i 및 도 1b에 도시된 바와 같이 스페이서(111) 아래에 있으며 도핑된 소스 및 드레인 영역(110D', 110S') 옆에 있는 LDD 영역(113) 안으로 구동될 수 있다. 일부 실시예에서, LDD 영역(113) 내의 목표 도펀트 레벨은 약 1E20 원자/cm3 내지 약 5E20 원자/cm3 범위이다. 열 어닐링은 도펀트를 소스 및 드레인 영역(110D' 및 110S') 안으로 구동시킬 뿐만 아니라 도펀트를 활성화시킬 수 있다.
도 2는 일부 실시예에 따라 도핑된 소스 및 드레인 영역 내의 도펀트를 LDD 영역 안으로 구동시키고 도펀트를 활성화시키기 위해 동작 207에서 어닐링이 수행되는 것을 나타낸다. 일부 실시예에 따르면, 도 3i에서의 점선(217)은 어닐링 후에 영역의 경계가 목표 LDD 도펀트 레벨을 갖는 것을 표시한다. LDD 영역(113)은 경계 내에 있다. 열 어닐링은 급속 열 프로세싱(RTP) 어닐링, 스파이크, 어닐링, 밀리초 어닐링, 레이저 어닐링, 또는 이들의 조합을 이용할 수 있다.
일부 실시예에서, 어닐링 프로세스는 2단계 사전가열(pre-heat) 밀리초 어닐링을 이용한다. 일부 실시예에서, 기판(102)은 먼저 예열(warm-up)을 거치고, 약 2 초 내지 약 20 초 범위의 지속기간을 가지고 약 400 ℃ 내지 약 600 ℃ 범위의 온도로 가열된다. 그 다음, 웨이퍼는 약 1 초 내지 약 20 초 범위의 지속기간 동안 약 700 ℃ 내지 약 900 ℃ 범위의 온도에서 제2 사전가열을 거친다. 제2 단계 사전가열의 중간 지점 중에, 웨이퍼의 온도는 밀리초 어닐링에 의해 피크 어닐 온도로 빠르게 올라간다. 예를 들어, 제2 단계 사전가열 중의 사전가열 지속기간이 4초인 경우, 웨이퍼 온도는 제2 단계 사전가열의 2초 후에 피크 어닐 온도로 올라간다. 이러한 급속 온도 상승을 달성하기 위해 제논(Xe) 아크 램프 또는 아르곤(Ar) 아크 램프와 같은 플래시 어닐 램프가 사용될 수 있다. 제2 단계 사전가열은 다른 2 초 동안 계속된다. 일부 실시예에 따르면, 밀리초 어닐링에 대한 피크 온도는 약 1 밀리초(ms) 내지 약 40 ms 범위의 지속기간 동안 약 950 ℃ 내지 약 1200 ℃의 범위이다.
도 4는 일부 실시예에 따른 2 단계 사전가열 밀리초 어닐링의 온도 도면을 도시한다. 도 4의 밀리초 어닐(또는 플래시 어닐) 부분은 1200 ℃를 목표로 하는 피크 온도와 함께 2 ms 내지 9 ms 복수의 밀리초 어닐링 시간(또는 침지(soak) 시간)의 프로파일을 포함한다. 기판은 600 ℃로 사전가열되고, 600 ℃에서 10초 동안 유지된다. 그 후에, 기판은 750 ℃로 상승되고, 4초 동안 750 ℃에서 유지된다. 상기 언급한 바와 같이, 제2 단계 사전가열은 또다른 2초 동안 지속된다. 제2 단계 사전가열의 중간에, 밀리초 어닐링이 수행된다. 다른 어닐링 프로세스도 또한 사용될 수 있다. 대안의 어닐링 프로세스의 세부사항은 발명의 명칭이 "게이트 층 증착 후의 어닐링 방법(Methods of Anneal After Deposition of Gate Layers)"이며 2011년 7월 15일 출원된 미국 특허 출원 제13/183,909호에 기재되어 있으며, 이는 그 전체가 여기에 포함된다. 그러나, 공정 조건은 본 개시에의 필요에 맞게 수정될 수 있다.
도 5는 일부 실시예에 따라 2개의 증착된 도펀트(인, P) 프로파일(501 및 503) 및 관련 어닐링후(post-anneal) 도펀트(인, P) 프로파일(502 및 504)을 도시한다. 프로파일(501)(추가 마크가 없는 실선)은 4개의 영역, 즉 드레인 영역(110D')(또는 소스 영역(110S'), 메인 스페이서 층(120) 아래, 오프셋 스페이서 층(116) 아래, 및 채널 영역(112) 내의 영역을 커버한다. 상기 언급한 바와 같이, 스페이서 층(120 및 116) 아래의 영역은 LDD 영역(113)이다. 프로파일(501)은, 드레인 영역(110D') 내의 증착된 에피텍셜 실리콘 함유 재료(215)가 약 3E21 원자/cm3의 농도를 갖는 것을 보여준다. 도펀트 농도는 채널 영역(112)의 에지에서 3E19 원자/cm3으로 급격하게 떨어진다. 스페이서 층(120 및 116) 아래와 채널 영역(112) 내의 도펀트는 CDE 증착 공정 동안 이들 영역으로 확산한다. 도 5에 도시된 실시예에서, 메인 스페이서 층(120)의 두께는 약 5 nm이고, 오프셋 스페이서 층(116)의 두께는 약 3 nm이다. 도펀트 프로파일(501)을 갖는 기판이 상기 기재한 밀리초 어닐링 프로세스를 사용하여 어닐링될 때, 프로세스는 약 750 ℃의 사전예열 온도를 사용하고 약 2ms 동안 약 1120 ℃에서 밀리초 어닐링을 거친다. 크로스(x) 마크를 포함한 프로파일(502)은, 밀리초 어닐링이 도펀트를 LDD 영역(113) 안으로 구동시키고 이 영역 내의 도펀트 농도를 약 4E20 원자/cm3 이상으로 증가시키는 것을 보여준다. 도 5에 도시된 바와 같이, 일부 도펀트는 채널 영역(112) 안으로 구동된다. FinFET 디바이스는 단채널 효과에 더 큰 내성을 갖는다. "온 전류(on current)" ION와 같은 디바이스 결과는 도핑된 소스 및 드레인 영역을 형성하는 상기 기재한 프로세스 및 LDD 이온 주입 없는 어닐링을 사용함으로써 약 10 %의 성능 개선을 보여준다. ION은 소스 및 드레인 영역 내의 더 높은 도펀트 밀도의 결과로서 Rexternal(외부 저항)의 감소로 인해 약 10%의 개선을 보여준다.
프로파일(503)(원형 마크임)은 증착된 도펀트 프로파일이고, 프로파일(504)(삼각형 마크임)은 프로파일(503)의 어닐링후 프로파일이다. 프로파일(504)에 대한 어닐링 프로세스는 프로파일(502)에 사용된 프로세스와 동일하다. 프로파일(503)은 드레인 영역(110D')에서 더 낮은 증착된 농도를 갖는다(7E20 원자/cm3). 더 낮은 증착된 도펀트 농도로 인해, 어닐링은 LDD 영역(113) 내의 도펀트 농도를 1E20 원자/cm3 이상으로 증가시킬 수가 없다. 도 5에서의 결과는, 증착된 재료(215)가 비교적 높은 도펀트(N 타입) 농도를 가져야 함을 나타낸다.
도 6a는 (100) 및 (110) 배향에 대한 Si(실리콘) 결정질 구조를 나타낸다. (110) 배향은 (100) 배향보다 더 열려 있다. 그 결과, 도펀트는 (100) 배향을 갖는 Si 표면보다 110 배향을 갖는 Si 표면에 들어갈 수 있다. 도 6b는 일부 실시예에 따라 트랜지스터 영역의 표면의 결정 배향이 동반된 도 3i의 트랜지스터 영역을 도시한다. 도 6b에 도시된 바와 같이, LDD 영역(113) 내의 N 타입 도펀트는 주로 계면(221)을 통해 영역에 공급된다. 충분하고 효율적인 도펀트 확산을 가능하게 하기 위해, 도핑된 소스 및 드레인 영역(110D' 및 110S')의 결정 배향은 도펀트가 계면(221)을 통해 확산하여 LDD 영역(113)에 도달할 수 있도록 수직으로 (110)인 것이 바람직하다. 기판(102)의 표면은 (100) 배향을 갖는다.
상기 기재한 바와 같이, 도핑된 소스/드레인 영역(110D', 110S')을 형성하도록 실리콘 함유 재료(215)를 에피텍셜 성장시키기 위해 상기 기재한 프로세스는 도핑된 재료(215)를 형성하는데 CDE 프로세스를 사용한다. 또한, 도펀트 농도는 도펀트 확산을 가능하게 할 만큼 높게 유지된다. 그러나, LDD 영역(113) 옆의 도핑된 소스의 얇은 층만 LDD 영역으로 도펀트를 제공하는 데에 필요하다. 나머지 소스/드레인 영역은 더 낮은 농도 레벨로 도핑될 수 있다. 도 7은 일부 실시예에 따라 증착후 어닐링 전에 그리고 도핑된 드레인 영역(110D')을 형성하도록 2개의 실리콘 함유 재료(215A 및 215B)를 갖는 도 3i의 구조의 단면도를 도시한다. 제1 실리콘 함유 재료(215A)가 먼저 형성되고, 이는 프로세스 방법, 막 특성, 및 도펀트 레벨(들) 전부에 있어서 상기 기재한 실리콘 함유 재료(215)와 유사하다. 목표한 도펀트 레벨에 도달하도록 LDD 영역(113)을 도핑하는 것을 가능하게 할 높은 도펀트 농도를 갖는다. 제1 실리콘 함유 재료(215A) 위에 제2 실리콘 함유 재료(215B)가 형성된다. 재료(215A 및 215B)는 둘 다 에피텍셜이다.
제2 실리콘 함유 재료(215B)는 재료(215A)를 형성하는데 사용된 프로세스와 유사한 CDE 프로세스에 의해 형성될 수 있지만, 더 낮은 도펀트 레벨을 갖는다. 그러나, 일부 실시예에서, 제2 실리콘 함유 재료(215B)는 비-CDE 에피텍셜 프로세스에 의해 형성된다. CDE 프로세스는 상대적으로 느리고, 따라서 재료(215B)를 형성하기 위해 대안의 에피텍셜 프로세스를 사용하는 것이 바람직할 수 있다. 예를 들어, 선택적 에피텍셜 성장(SEG; selective epitaxial growth) 프로세스가 제2 실리콘 함유 재료(215B)를 증착하는데 사용될 수 있다. 일부 실시예에 따르면, SEG 프로세스는 CDE 프로세스보다 더 높은 성장 속도를 갖는다. SEG 프로세스는 선택적 증착 프로세스이고, 이 프로세스에 의해 형성된 실리콘 함유 재료(215B)는 에피텍셜 실리콘 함유 재료(215A) 상에 증착한다. SEG 프로세스는 동시 증착 및 에칭을 이용한다. 일부 실시예에서, 실리콘 함유 재료(215B)는 인으로 도핑된다(Si:P).
일부 실시예에서, 재료(215B)의 N 타입 도펀트 농도는 약 1E20 원자/cm3 내지 약 5E20 원자/cm3 범위이다. 일부 실시예에서, 재료(215A)의 두께는 약 10 nm의 최소 두께를 갖는다. 일부 실시예에 따르면, 재료(215A)의 두께는 약 15 nm 내지 약 20 nm 범위이다.
상기 기재한 도핑 메커니즘은 N 타입 디바이스에 대한 것이지만, 프로세스 플로우 및 도펀트 타임의 필요한 수정으로써 유사한 도핑 메커니즘이 P 타입 디바이스에도 적용될 수 있다.
finFET 디바이스에 대한 어닐링에 의해 고농도 도핑된 소스 및 드레인 영역으로부터 도펀트를 구동시킴으로써 LDD 영역을 도핑하는 메커니즘의 실시예가 제공된다. 이 메커니즘은 발전된 finFET 디바이스를 위해 이온 주입의 쉐도잉 효과에 의한 제한을 극복한다. 고농도 도핑된 소스 및 드레인 영역은 핀에 형성된 리세스로부터 하나 이상의 도핑된 실리콘 함유 재료를 에피텍셜 성장시킴으로써 형성된다. 그 다음, 발전된 어닐링 프로세스에 의해 도펀트가 LDD 영역 안으로 구동되며, 이는 LDD 영역 내의 목표로 하는 도펀트 레벨 및 프로파일을 달성할 수 있다.
일부 실시예에서, 반도체 디바이스가 제공된다. 반도체 디바이스는 N 타입 핀 전계 효과 트랜지스터(N-finFET) 영역을 갖는 기판, 및 핀 구조 위에 형성된 게이트 구조를 포함하며, 핀 구조는 결정질 실리콘 함유 재료를 포함한다. 핀 구조의 일부는 이웃하는 격리 구조 위로 돌출한다. 반도체 디바이스는 또한 핀 구조 내의 채널 영역을 포함하고, 채널 영역은 게이트 구조에 의해 둘러싸인다. 반도체 디바이스는 도핑된 소스 또는 드레인 영역을 더 포함하며, 도핑된 소스 또는 드레인 영역은 스페이서 구조에 의해 채널 영역으로부터 분리된다. 또한, 반도체 디바이스는 소스 또는 드레인 영역과 채널 영역 사이의 저농도 도핑된 드레인(LDD) 영역을 포함한다. LDD 영역은 스페이서 구조 아래에 있다. 도핑된 소스 또는 드레인 영역의 N 타입 도펀트의 평균 도펀트 농도는 LDD 영역에 도펀트를 공급하도록 LDD 영역보다 상당히 더 높다.
일부 다른 실시예에서, 반도체 기판 상에 반도체 디바이스를 형성하는 방법이 제공된다. 방법은 제1 복수의 핀 및 제2 복수의 게이트 구조를 갖는 기판을 제공하고, 제2 복수의 게이트 구조의 각각 상에 스페이서를 형성하는 것을 포함한다. 방법은 또한, 제1 복수의 핀 사이의 격리 구조의 노출된 표면 아래에 제1 복수의 핀 내의 리세스를 형성하도록 복수의 게이트 구조에 의해 커버되지 않은 제1 복수의 핀의 일부를 에칭하는 것을 포함한다. 리세스는 핀에 이웃하는 격리 구조의 표면 아래에 있다. 방법은 리세스로부터 적어도 하나의 실리콘 함유 재료를 에피텍셜 성장시킴으로써 제2 복수의 게이트 구조에 대한 도핑된 소스 및 드레인 영역을 형성하는 것을 더 포함한다. 또한, 방법은 제1 복수의 핀 내의 그리고 스페이서 아래의 LDD 영역으로 도핑된 소스 및 드레인 영역 내의 도펀트를 구동시켜 LDD 영역을 도핑하도록 기판을 어닐링하는 것을 포함한다.
또 다른 일부 실시예에서, 반도체 기판 상에 반도체 디바이스를 형성하는 방법이 제공된다. 방법은 제1 복수의 핀 및 제2 복수의 게이트 구조를 갖는 기판을 제공하고, 제2 복수의 게이트 구조 근방의 복수의 핀 내에 저농도 도핑된 드레인(LDD) 영역을 도핑하는 것을 포함한다. 방법은 또한, 제2 복수의 게이트 구조의 각각 상에 스페이서를 형성하고, 제1 복수의 핀 사이의 격리 구조의 노출된 표면 아래에 제1 복수의 핀 내의 리세스를 형성하도록 복수의 게이트 구조에 의해 커버되지 않은 제1 복수의 핀의 일부를 에칭하는 것을 포함한다. 리세스는 핀에 이웃하는 격리 구조의 표면 아래에 있다. 방법은 리세스로부터 적어도 하나의 실리콘 함유 재료를 에피텍셜 성장시킴으로써 제2 복수의 게이트 구조에 대한 도핑된 소스 및 드레인 영역을 형성하는 것을 더 포함한다. 또한, 방법은 제1 복수의 핀 내의 그리고 스페이서 아래의 LDD 영역으로 도핑된 소스 및 드레인 영역 내의 도펀트를 구동시켜 LDD 영역을 도핑하도록 기판을 어닐링하는 것을 포함한다.
여기에 개시된 다양한 실시예들은 다양한 개시를 제공하며, 이들은 본 개시의 범위 및 사상으로부터 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 이해하여야 한다. 예를 들어, 여기에 개시된 실시예는 핀 영역에서의 인장 응력의 형성을 기재하고 있다. 그러나, 다른 실시예는 핀 영역을 덮는 관련 응력 층(예를 들어, 응력 전달 층)을 제공함으로써 핀 영역에 압축 응력을 형성하는 것을 포함할 수 있다. 압축 응력 발생 막의 예는 금속 질화물 조성물을 포함할 수 있다.
100: 반도체 디바이스 구조 102: 기판
104: 핀 106: 격리 구조(isolation structure)
108: 게이트 구조 110S: 소스 영역
110D: 드레인 영역 111: 스페이서
112: 채널 영역 113: LDD 영역
115: 게이트 유전체 층 117: 게이트 전극 층
127: 리세스 150: 트랜지스터 영역

Claims (10)

  1. 반도체 기판 상에 반도체 디바이스를 형성하는 방법에 있어서,
    복수의 핀 및 복수의 게이트 구조를 갖는 기판을 제공하는 단계;
    상기 복수의 게이트 구조의 각각 상에 스페이서를 형성하는 단계;
    상기 복수의 핀 사이의 격리 구조의 노출된 표면 아래에 상기 복수의 핀 내의 리세스를 형성하도록 상기 복수의 게이트 구조에 의해 커버되지 않은 상기 복수의 핀의 각각의 부분을 에칭하는 단계 - 상기 리세스는 상기 격리 구조의 노출된 표면 아래에 있음 - ;
    상기 리세스 내로부터 적어도 하나의 실리콘 함유 재료를 에피텍셜 성장시킴으로써 상기 복수의 게이트 구조에 대한 도핑된 소스 및 드레인 영역을 형성하는 단계; 및
    2 단계 사전 가열(pre-heat) 밀리초(millisecond) 어닐링을 사용하여 상기 기판을 어닐링하여 상기 도핑된 소스 및 드레인 영역 내의 도펀트를 상기 복수의 핀 내의 그리고 상기 스페이서 아래의 저농도 도핑된 드레인(LDD; lightly doped drain) 영역으로 이동시킴으로써 상기 LDD 영역을 도핑하는 단계를 포함하는 반도체 디바이스의 형성 방법.
  2. 청구항 1에 있어서, N 타입 핀 전계 효과 트랜지스터(finFET; fin field-effect-transistor) 디바이스를 형성하기 위해 도핑된 소스 및 드레인 영역 내의 도펀트는 N 타입인 것인, 반도체 디바이스의 형성 방법.
  3. 청구항 1에 있어서, 상기 도핑된 소스 및 드레인 영역은 1E20 원자/cm3 내지 5E20 원자/cm3 범위의 평균 도펀트 농도를 갖는 것인, 반도체 디바이스의 형성 방법.
  4. 청구항 1에 있어서, 상기 적어도 하나의 실리콘 함유 재료는 제1 실리콘 함유 재료 및 제2 실리콘 함유 재료를 포함하고, 상기 제1 실리콘 함유 재료는 먼저 성장되고 상기 제2 실리콘 함유 재료보다 높은 도펀트 농도를 갖는 것인, 반도체 디바이스의 형성 방법.
  5. 청구항 1에 있어서, 상기 적어도 하나의 실리콘 함유 재료는 순환 증착/에칭(CDE; cyclic deposition/etch) 프로세스에 의해 성장된 것인, 반도체 디바이스의 형성 방법.
  6. 청구항 4에 있어서, 상기 제1 실리콘 함유 재료의 두께는 15nm 내지 20nm 범위인 것인, 반도체 디바이스의 형성 방법.
  7. 청구항 1에 있어서, 상기 어닐링 프로세스는 피크(peak) 온도가 950 ℃ 내지 1200 ℃ 범위인 2 단계 사전 가열 밀리초 어닐링인 것인, 반도체 디바이스의 형성 방법.
  8. 청구항 1에 있어서, 각각의 핀 구조의 결정질 구조는 상기 기판의 표면에 수직인 (110) 배향을 가짐으로써 상기 LDD 영역의 효과적인 도핑을 가능하게 하는 것인, 반도체 디바이스의 형성 방법.
  9. 청구항 1에 있어서,
    상기 스페이서를 형성하기 전에 LDD 이온 주입을 수행하는 단계; 및
    상기 LDD 이온 주입 후에 도펀트 어닐링을 수행하는 단계를 더 포함하는 반도체 디바이스의 형성 방법.
  10. 반도체 기판 상에 반도체 디바이스를 형성하는 방법에 있어서,
    복수의 핀 및 복수의 게이트 구조를 갖는 기판을 제공하는 단계;
    상기 복수의 게이트 구조 근방의 상기 복수의 핀 내에 저농도 도핑된 드레인(LDD) 영역을 도핑하는 단계;
    상기 복수의 게이트 구조의 각각 상에 스페이서를 형성하는 단계;
    상기 복수의 핀 사이의 격리 구조의 노출된 표면 아래에 상기 복수의 핀 내의 리세스를 형성하도록 상기 복수의 게이트 구조에 의해 커버되지 않은 상기 복수의 핀의 일부를 에칭하는 단계 - 상기 리세스는 상기 핀에 이웃하는 격리 구조의 표면 아래로 연장함 - ;
    상기 리세스 내로부터 적어도 하나의 실리콘 함유 재료를 에피텍셜 성장시킴으로써 상기 복수의 게이트 구조에 대한 도핑된 소스 및 드레인 영역을 형성하는 단계; 및
    상기 기판 상에 2 단계 사전 가열(pre-heat) 밀리초(millisecond) 어닐링을 수행하여 상기 도핑된 소스 및 드레인 영역 내의 도펀트를 상기 복수의 핀 내의 그리고 상기 스페이서 아래의 상기 LDD 영역으로 이동시킴으로써 상기 LDD 영역을 도핑하는 단계를 포함하는 반도체 디바이스의 형성 방법.
KR1020130122507A 2013-03-13 2013-10-15 반도체 디바이스 형성 방법 KR101632474B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361780784P 2013-03-13 2013-03-13
US61/780,784 2013-03-13
US13/912,903 US9029226B2 (en) 2013-03-13 2013-06-07 Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
US13/912,903 2013-06-07

Publications (2)

Publication Number Publication Date
KR20140112363A KR20140112363A (ko) 2014-09-23
KR101632474B1 true KR101632474B1 (ko) 2016-06-21

Family

ID=51523719

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130122507A KR101632474B1 (ko) 2013-03-13 2013-10-15 반도체 디바이스 형성 방법

Country Status (3)

Country Link
US (1) US9029226B2 (ko)
KR (1) KR101632474B1 (ko)
TW (1) TWI531006B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019046301A1 (en) * 2017-09-03 2019-03-07 Applied Materials, Inc. CONFORMING HALOGEN DOPING IN 3D STRUCTURES USING A CONFORMING DOPING FILM DEPOSITION

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9537004B2 (en) 2011-05-24 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain formation and structure
US8884310B2 (en) * 2011-10-19 2014-11-11 Sunedison Semiconductor Limited (Uen201334164H) Direct formation of graphene on semiconductor substrates
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US9966467B2 (en) * 2013-09-27 2018-05-08 Phison Electronics Corp. Integrated circuit and code generating method
US9838389B2 (en) 2013-09-27 2017-12-05 Phison Electronics Corp. Integrated circuit, code generating method, and data exchange method
US9048303B1 (en) * 2014-01-30 2015-06-02 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US20150214331A1 (en) * 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
US9337279B2 (en) 2014-03-03 2016-05-10 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US20150380526A1 (en) * 2014-06-27 2015-12-31 Applied Materials, Inc. Methods for forming fin structures with desired dimensions for 3d structure semiconductor applications
US9558946B2 (en) * 2014-10-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US9508719B2 (en) 2014-11-26 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device with controlled end-to-end critical dimension and method for forming the same
KR102262827B1 (ko) 2014-12-30 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9502567B2 (en) 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin structure with extending gate structure
US9929242B2 (en) 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102291571B1 (ko) 2015-01-13 2021-08-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102287398B1 (ko) 2015-01-14 2021-08-06 삼성전자주식회사 반도체 장치
US9673112B2 (en) 2015-02-13 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor fabrication with height control through active region profile
US9525036B2 (en) * 2015-03-19 2016-12-20 Samsung Electronics Co., Ltd. Semiconductor device having gate electrode with spacers on fin structure and silicide layer filling the recess
US9543304B2 (en) * 2015-04-02 2017-01-10 Stmicroelectronics, Inc. Vertical junction FinFET device and method for manufacture
US9761584B2 (en) 2015-06-05 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Buried channel semiconductor device and method for manufacturing the same
US11063559B2 (en) 2015-06-05 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-implant channel semiconductor device and method for manufacturing the same
CN106384717B (zh) * 2015-07-29 2019-07-30 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
EP3356582B1 (en) 2015-10-01 2020-12-16 GlobalWafers Co., Ltd. Epitaxial growth of defect-free, wafer-scale single-layer graphene on thin films of cobalt
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
KR102413371B1 (ko) 2015-11-25 2022-06-28 삼성전자주식회사 반도체 소자
US11018259B2 (en) * 2015-12-17 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device comprising gate structure and doped gate spacer
WO2017113266A1 (zh) * 2015-12-31 2017-07-06 上海凯世通半导体有限公司 FinFET的掺杂方法
US10032913B2 (en) * 2016-01-08 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures, FinFET devices and methods of forming the same
US9530887B1 (en) * 2016-02-25 2016-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor device and manufacturing method thereof
US10141443B2 (en) * 2016-03-24 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices FinFET devices with optimized strained-sourece-drain recess profiles and methods of forming the same
JP6775804B2 (ja) 2016-05-12 2020-10-28 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． シリコン系誘電体上の六方晶窒化ホウ素の直接形成
CN107452627B (zh) * 2016-06-01 2020-12-18 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
US10170591B2 (en) * 2016-06-10 2019-01-01 International Business Machines Corporation Self-aligned finFET formation
US9893189B2 (en) * 2016-07-13 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing contact resistance in semiconductor structures
KR102575366B1 (ko) * 2016-11-09 2023-09-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10651171B2 (en) 2016-12-15 2020-05-12 Taiwan Semiconductor Manufacturing Co. Ltd. Integrated circuit with a gate structure and method making the same
US10453753B2 (en) * 2017-08-31 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Using a metal-containing layer as an etching stop layer and to pattern source/drain regions of a FinFET
US10361279B2 (en) 2017-11-24 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing FinFET structure with doped region
US10276692B1 (en) 2017-11-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin diode structure and methods thereof
US10224430B1 (en) 2017-12-06 2019-03-05 International Business Machines Corporation Thin film transistors with epitaxial source/drain and drain field relief
US10756089B2 (en) * 2018-05-16 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid semiconductor transistor structure and manufacturing method for the same
CN110534432B (zh) * 2018-05-25 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11101347B2 (en) 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Confined source/drain epitaxy regions and method forming same
US10937654B2 (en) 2019-01-24 2021-03-02 Micron Technology, Inc. Methods of doping a silicon-containing material and methods of forming a semiconductor device
US11069578B2 (en) 2019-05-31 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device
CN111048510A (zh) * 2019-12-25 2020-04-21 上海华力集成电路制造有限公司 一种FinFET源漏外延三层结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150029A1 (en) 2003-02-04 2004-08-05 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
US20070235802A1 (en) 2006-04-05 2007-10-11 Chartered Semiconductor Manufacturing Ltd Method to control source/drain stressor profiles for stress engineering
US20110223736A1 (en) * 2010-03-09 2011-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. LDD Epitaxy for FinFETs

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5279976A (en) 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
JP2894283B2 (ja) 1996-06-27 1999-05-24 日本電気株式会社 半導体装置の製造方法
US5877072A (en) 1997-03-31 1999-03-02 Intel Corporation Process for forming doped regions from solid phase diffusion source
US6232641B1 (en) 1998-05-29 2001-05-15 Kabushiki Kaisha Toshiba Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor
US6465842B2 (en) 1998-06-25 2002-10-15 Kabushiki Kaisha Toshiba MIS semiconductor device and method of fabricating the same
US6071762A (en) 1998-11-16 2000-06-06 Industrial Technology Research Institute Process to manufacture LDD TFT
US6238989B1 (en) 2000-03-10 2001-05-29 United Microelectronics Corp. Process of forming self-aligned silicide on source/drain region
US7176109B2 (en) 2001-03-23 2007-02-13 Micron Technology, Inc. Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6902980B2 (en) 2003-06-05 2005-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a high performance MOSFET device featuring formation of an elevated source/drain region
US6972222B2 (en) 2004-01-09 2005-12-06 Taiwan Semiconductor Manufacturing Company Temporary self-aligned stop layer is applied on silicon sidewall
US7030012B2 (en) 2004-03-10 2006-04-18 International Business Machines Corporation Method for manufacturing tungsten/polysilicon word line structure in vertical DRAM
US7361563B2 (en) 2004-06-17 2008-04-22 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a selective epitaxial growth technique
US7157374B1 (en) 2004-06-28 2007-01-02 Advanced Micro Devices, Inc. Method for removing a cap from the gate of an embedded silicon germanium semiconductor device
US7179696B2 (en) 2004-09-17 2007-02-20 Texas Instruments Incorporated Phosphorus activated NMOS using SiC process
US7037795B1 (en) 2004-10-15 2006-05-02 Freescale Semiconductor, Inc. Low RC product transistors in SOI semiconductor process
US7682940B2 (en) 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7479431B2 (en) 2004-12-17 2009-01-20 Intel Corporation Strained NMOS transistor featuring deep carbon doped regions and raised donor doped source and drain
US7687383B2 (en) 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films
US7226820B2 (en) 2005-04-07 2007-06-05 Freescale Semiconductor, Inc. Transistor fabrication using double etch/refill process
US7727845B2 (en) 2005-10-24 2010-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Ultra shallow junction formation by solid phase diffusion
US7638843B2 (en) 2006-05-05 2009-12-29 Texas Instruments Incorporated Integrating high performance and low power multi-gate devices
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US20080023752A1 (en) 2006-07-28 2008-01-31 International Business Machines Corporation BORON DOPED SiGe HALO FOR NFET TO CONTROL SHORT CHANNEL EFFECT
US7759199B2 (en) 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
CN101925986B (zh) 2008-01-25 2012-09-05 富士通半导体股份有限公司 半导体器件及其制造方法
JP5530602B2 (ja) 2008-04-09 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20090267118A1 (en) 2008-04-29 2009-10-29 International Business Machines Corporation Method for forming carbon silicon alloy (csa) and structures thereof
US7977754B2 (en) 2008-07-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Poly resistor and poly eFuse design for replacement gate technology
DE102008035812B4 (de) 2008-07-31 2011-12-15 Advanced Micro Devices, Inc. Flacher pn-Übergang, der durch in-situ-Dotierung während des selektiven Aufwachsens einer eingebetteten Halbleiterlegierung mittels eines zyklischen Aufwachs-Ätz-Abscheideprozesses gebildet wird
US8193049B2 (en) 2008-12-17 2012-06-05 Intel Corporation Methods of channel stress engineering and structures formed thereby
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8236709B2 (en) 2009-07-29 2012-08-07 International Business Machines Corporation Method of fabricating a device using low temperature anneal processes, a device and design structure
US8207023B2 (en) 2009-08-06 2012-06-26 Applied Materials, Inc. Methods of selectively depositing an epitaxial layer
US8211784B2 (en) 2009-10-26 2012-07-03 Advanced Ion Beam Technology, Inc. Method for manufacturing a semiconductor device with less leakage current induced by carbon implant
US8035141B2 (en) 2009-10-28 2011-10-11 International Business Machines Corporation Bi-layer nFET embedded stressor element and integration to enhance drive current
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
TWI419324B (zh) 2009-11-27 2013-12-11 Univ Nat Chiao Tung 具有三五族通道及四族源汲極之半導體裝置及其製造方法
US8299535B2 (en) 2010-06-25 2012-10-30 International Business Machines Corporation Delta monolayer dopants epitaxy for embedded source/drain silicide
KR101776926B1 (ko) 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8053344B1 (en) 2010-09-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8685847B2 (en) 2010-10-27 2014-04-01 International Business Machines Corporation Semiconductor device having localized extremely thin silicon on insulator channel region
US8357579B2 (en) 2010-11-30 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8642454B2 (en) 2011-05-19 2014-02-04 International Business Machines Corporation Low temperature selective epitaxy of silicon germanium alloys employing cyclic deposit and etch
US8809175B2 (en) * 2011-07-15 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of anneal after deposition of gate layers
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US8987099B2 (en) 2011-12-20 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for thermal treatment with epitaxial SiCP thermal stability improvement
US8816436B2 (en) 2012-05-16 2014-08-26 International Business Machines Corporation Method and structure for forming fin resistors
US9012310B2 (en) 2012-06-11 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation of source and drain regions
US8900958B2 (en) 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150029A1 (en) 2003-02-04 2004-08-05 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
US20070235802A1 (en) 2006-04-05 2007-10-11 Chartered Semiconductor Manufacturing Ltd Method to control source/drain stressor profiles for stress engineering
US20110223736A1 (en) * 2010-03-09 2011-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. LDD Epitaxy for FinFETs

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Ki-Heung Park 외, 'Gate Workfunction Engineering of Buck FinFETs for Sub-50 nm DRAM Cell Transistors', 2006 International Conference on Solid State Device and Materials, pp. 138-139*

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019046301A1 (en) * 2017-09-03 2019-03-07 Applied Materials, Inc. CONFORMING HALOGEN DOPING IN 3D STRUCTURES USING A CONFORMING DOPING FILM DEPOSITION
CN111095481A (zh) * 2017-09-03 2020-05-01 应用材料公司 使用保形掺杂物膜沉积在3d结构中的保形卤素掺杂
US11462630B2 (en) 2017-09-03 2022-10-04 Applied Materials, Inc. Conformal halogen doping in 3D structures using conformal dopant film deposition
CN111095481B (zh) * 2017-09-03 2024-01-02 应用材料公司 使用保形掺杂物膜沉积在3d结构中的保形卤素掺杂

Also Published As

Publication number Publication date
TW201436052A (zh) 2014-09-16
TWI531006B (zh) 2016-04-21
KR20140112363A (ko) 2014-09-23
US20140264575A1 (en) 2014-09-18
US9029226B2 (en) 2015-05-12

Similar Documents

Publication Publication Date Title
KR101632474B1 (ko) 반도체 디바이스 형성 방법
US11211455B2 (en) Formation of dislocations in source and drain regions of FinFET devices
US9583393B2 (en) Epitaxial growth of doped film for source and drain regions
US11145759B2 (en) Silicon germanium p-channel finFET stressor structure and method of making same
US9711620B2 (en) Method for FinFET device
US8871584B2 (en) Replacement source/drain finFET fabrication
US8361895B2 (en) Ultra-shallow junctions using atomic-layer doping
US20160087062A1 (en) Semiconductor devices and methods for manufacturing the same
US11949015B2 (en) Mechanisms for growing epitaxy structure of finFET device
KR101706434B1 (ko) 반도체 디바이스 구조 및 그 제조 방법
US9099412B2 (en) Selective laser anneal on semiconductor material
US10707315B2 (en) Hybrid doping profile
US20230012358A1 (en) Semiconductor device structure and methods of forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant