TWI567797B - FinFET doping method - Google Patents

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TWI567797B
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Jun Hua Hong
Jiong Chen
Guang Yao Jin
Jin Zhang
Chuan He
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Shanghai Kingstone Semiconductor Joint Stock Ltd Company
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    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
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Description

FinFET的摻雜方法
本發明關於一種摻雜方法，特別是關於一種FinFET的摻雜方法。
隨著積體電路從22nm技術節點往更小尺寸發展，製程會採用FinFET(鰭式場效電晶體，Fin是鰭的意思，FinFET命名根據電晶體的形狀與鰭的相似性)結構，旨在減少溝道效應，在抑制亞閾值電流和柵漏電流方面有著絕對的優勢。隨著集成度的提高，FinFET裝置取代傳統平面裝置將是必然的趨勢。
從裝置結構上講，隨著14nm以下製程的發展，FinFET結構高寬比(aspect ratio，即Fin的高度和兩根Fin之間的距離之比)的增大，離子注入的角度(注入方向和Fin頂面法線的夾角)也就越來越小，那麼注入至頂部的離子勢必會多於注入側壁的離子，再者，對於每一次頂面和兩個側壁的完整注入來說，由於不是垂直注入，每個側壁僅僅有一次離子注入，而頂面卻經歷了兩次的離子注入，這無疑加劇了Fin的頂部和Fin的側壁摻雜劑量的嚴重不均。目前，這種不均勻性是極為顯著的，甚至達到了頂部和側壁摻雜劑量之比為20：1，最優的，也要達到10：1。也就是說，頂部的摻雜量要遠遠大於側壁，這種不均勻性對於裝置性能 的優化是極為不利的。
再者，大劑量離子注入的能量一般也較高，那麼在較高能量的離子注入之後由於離子對Fin的轟擊會破壞Fin的單晶結構從而產生非晶化的問題。
從製程上講，現有製程步驟繁複，在摻雜時必須引入硬遮罩(hard mask)，這就進一步複雜化了整個製程。IBM公司於今年揭露一項專利申請(US20150079773)其中關於一種FinFET的摻雜方法，為了要在基板上形成NFET(N型場效應管)和PFET(P型場效應管)，IBM採用了以下製程。
a在所有Fin表面覆蓋氧化層。
b在形成PFET的Fin上覆蓋光阻。
c將覆蓋於待形成NFET的Fin上的氧化層去除，同時去除光阻。
d整體沉積N型摻雜劑。
e使N型摻雜劑擴散至Fin中形成NFET。
f去除剩餘的N型摻雜劑以及待形成PFET的Fin上的氧化層。
g再次形成一氧化層以覆蓋NFET和未摻雜的Fin(即待形成PFET的Fin)。
h在NFET上形成光阻。
i將未摻雜的Fin上的氧化層去除，同時去除光阻。
j整體沉積P型摻雜劑。
k使P型摻雜劑擴散至Fin中形成PFET。
l去除剩餘的P型摻雜劑以及NFET上的氧化層。
為了要形成不同摻雜類型的FET，必須要形成遮罩將無需摻雜的部分保護住，由於加上擴散摻雜過程的高溫，那麼這道遮罩必須是能夠承受高溫的，多為氧化層，這是一種硬遮罩(hard mask)，其形成製程和去除製程本身比較複雜，步驟非常繁複。
本發明要解決的技術問題是為了克服先前技術中Fin的頂部和側壁的摻雜劑量嚴重不均勻的缺陷、Fin在摻雜過程中被非晶體化以及摻雜過程中必須用到硬遮罩、製程複雜的缺陷，提供一種FinFET的摻雜方法，不直接將摻雜元素注入至Fin中，而是在Fin的頂部和側壁覆蓋電介質層來阻擋摻雜元素直接進入Fin，並通過離子注入後的熱處理來形成對Fin的摻雜從而對頂部和側壁的摻雜劑量進行控制，並保護Fin不受離子的直接轟擊。
本發明是通過下述技術方案來解決上述技術問題的。
一種FinFET的摻雜方法，該FinFET包括基板和位於基板上平行間隔設置的複數根Fin，每根Fin包括頂面、相對的第一側壁和第二側壁，其中該複數根Fin中包括用於形成NFET的第一Fin和用於形成PFET的第二Fin，該摻雜方法包括以下步驟。
步驟S1：在第一Fin的表面和第二Fin的表面形成電介質層，該電介質層覆蓋第一Fin的頂面、第一側壁和第二側壁以及覆蓋第二Fin的頂面、第一側壁和第二側壁。
步驟S2：在第二Fin對應的電介質層上形成光阻。
步驟S3：分別自第一Fin的第一側壁側和第一Fin的第二側壁側對第一Fin進行N型摻雜元素注入，之後去除第二Fin對應的電介質層上的光阻。
步驟S4：在第一Fin對應的電介質層上形成光阻。
步驟S5：分別自第二Fin的第一側壁側和第二Fin的第二側壁側對第二Fin進行P型摻雜元素注入，之後去除第一Fin對應的電介質層上的光阻。
步驟S6：熱處理使得N型摻雜元素擴散至第一Fin中並被啟動以及使得P型摻雜元素擴散至第二Fin中並被啟動。
其中該電介質層的厚度至少為1nm，N型元素和P型元素的注入能量為2keV以下。
因為Fin的立體結構，若要對Fin的側壁進行摻雜，那麼離子注入的方向將會與頂面呈一定角度，由此頂面將會經歷兩次摻雜，而每個側壁則均只經歷一次摻雜。再加上隨著集成度的提高，注入角度相對較小，頂面的投影劑量將遠大於側壁的投影劑量。在本發明的技術方案中，由於電介質層的存在，摻雜元素並未直接轟擊Fin，有一部分摻雜元素更是會停留於電介質層中，這樣在熱處理之後摻雜元素將能均勻地分佈於Fin的頂面和兩個側壁中。
與IBM的製程相比，本發明的製程步驟明顯減少了。在IBM的製程中，由於採用了擴散摻雜的方法，為了形成不同的摻雜類型，例如形成NFET時，必須先將PFET的 部分用硬遮罩覆蓋起來(因為光阻不耐擴散摻雜需要的高溫，因此只能採用氧化矽或氮化矽的硬遮罩)，而在形成PFET時，必須將NFET的部分也用硬遮罩覆蓋起來以保護已經摻雜形成的NFET。然而形成硬遮罩和去除硬遮罩的步驟本身是非常繁複的，這就增加了整個製程的難度和不確定性。對比本發明的步驟可以看出，本發明至少省略了一次形成硬遮罩和去除硬遮罩的步驟。再者因為採用離子注入作為摻雜手段，即使是不耐高溫的光阻也可作為遮罩擋住無需注入的區域。
較佳地，每種摻雜元素的注入包括以下步驟：以一第一注入角度對覆蓋於Fin的第一側壁和頂面的電介質層進行摻雜元素注入，該第一注入角度為注入方向與頂面的法線所成夾角。
以一第二注入角度對覆蓋於Fin的第二側壁和頂面的電介質層進行摻雜元素的注入，該第二注入角度為注入方向與頂面的法線所成夾角。
第一注入角度及/或該第二注入角度大於0°且小於等於45°。
較佳地，覆蓋於頂面的電介質層的厚度大於覆蓋於第一側壁和第二側壁上的電介質層的厚度。
較佳地，步驟S3或步驟S5中摻雜元素的注入能量為1keV以下，較佳地，步驟S3或步驟S5中摻雜元素的注入能量為800eV以下。
較佳地，注入的摻雜元素的劑量至少為3e15/cm2，較 佳地，注入的摻雜元素的劑量為1e16-1e17/cm2。
較佳地，該電介質層的厚度為1nm-10nm。較佳地，覆蓋於頂面的電介質層厚度為3nm-5nm，覆蓋於側壁的電介質層厚度為2nm-3nm。
較佳地，該電介質層為氮化物或氧化物或碳化物，較佳地，該電介質層為氮化矽或為二氧化矽或為氧化鋁。
較佳地，步驟S6中熱處理採用RTA(rapid thermal annealing，快速熱退火)，及/或步驟S6中熱處理溫度為950℃-1200℃。
本發明還提供一種FinFET的摻雜方法，該FinFET包括基板和位於基板上平行間隔設置的Fin，每根Fin包括頂面、相對的第一側壁和第二側壁，其特點在於，該摻雜方法包括以下步驟。
步驟S1：在每根Fin的表面形成電介質層，該電介質層覆蓋Fin的頂面、第一側壁和第二側壁。
步驟S2：以一第一注入角度自該第一側壁側對Fin進行摻雜元素的注入，該第一注入角度為注入方向與頂面的法線所成夾角。
步驟S3：以一第二注入角度自該第二側壁側對Fin進行摻雜元素的注入，該第二注入角度為注入方向與頂面的法線所成夾角。
步驟S4：熱處理使得摻雜元素擴散至Fin中並被啟動，其中該電介質層的厚度至少為1nm，摻雜元素的注入能量為2keV以下。
除了能優化Fin的摻雜均勻性以及改善非晶化程度，本發明通過離子注入製程和電介質層的結合，可以採用光阻來阻擋無需摻雜的區域，而省略至少一次傳統擴散製程中的形成硬遮罩和去除硬遮罩的步驟。
較佳地，第一注入角度及/或該第二注入角度大於0°且小於等於45°。
較佳地，覆蓋於頂面的電介質層的厚度大於覆蓋於第一側壁和第二側壁上的電介質層的厚度。
較佳地，步驟S2或步驟S3中摻雜元素的注入能量為1keV以下，較佳地，步驟S2或步驟S3中摻雜元素的注入能量為800eV以下。
較佳地，注入的摻雜元素的劑量至少為3e15/cm2，較佳地，注入的摻雜元素的劑量為1e16-1e17/cm2。
較佳地，該電介質層的厚度為1nm-10nm。較佳地，覆蓋於頂面的電介質層厚度為3nm-5nm，覆蓋於側壁的電介質層厚度為2nm-3nm。
較佳地，該電介質層為氮化物或氧化物或碳化物，較佳地，該電介質層為氮化矽或為二氧化矽或為氧化鋁。
較佳地，步驟S4中熱處理採用RTA，及/或步驟S4中熱處理溫度為950℃-1200℃。
本發明還提供一種FinFET的摻雜方法，該FinFET包括基板和位於基板上平行間隔設置的Fin，每根Fin包括頂面、相對的第一側壁和第二側壁，其特點在於，該摻雜方法包括以下步驟。
步驟S1：在每根Fin的表面形成電介質層，該電介質層覆蓋Fin的頂面、第一側壁和第二側壁。
步驟S2：對Fin進行電漿摻雜。
步驟S3：熱處理使得摻雜元素擴散至Fin中並被啟動，其中該電介質層的厚度至少為1nm。
較佳地，覆蓋於頂面的電介質層的厚度大於覆蓋於第一側壁和第二側壁上的電介質層的厚度。
較佳地，該電介質層的厚度為1nm-10nm。較佳地，覆蓋於頂面的電介質層厚度為3nm-5nm，覆蓋於側壁的電介質層厚度為2nm-3nm。
較佳地，該電介質層為該電介質層為氮化物或氧化物或碳化物，較佳地，該電介質層為氮化矽或為二氧化矽或為氧化鋁。
較佳地，步驟S3中熱處理採用RTA，及/或步驟S3中熱處理溫度為950℃-1200℃。。
在符合本領域常識的基礎上，上述各較佳條件，可任意組合，即得本發明各較佳實例。
本發明的積極進步效果在於：
1、本發明的摻雜方法中並不直接將摻雜元素注入至Fin中，而是採用較低的能量注入，加上對電介質層厚度的不同選擇，可以實現：部分摻雜元素停留於電介質層中，另外一部分摻雜元素進入Fin中，經過熱處理後實際進入Fin的頂面和側壁將均勻分佈，從而提高Fin的頂面與側壁的摻雜均勻性。
2、採用離子注入的方案中，由於未對Fin直接轟擊，因此不會對Fin造成很大損傷，使得Fin中得以較好的保留種籽層，有效緩解了Fin的非晶化問題。
3、通過摻雜電介質層與熱擴散的結合省去了至少一次形成硬遮罩和至少一次去除硬遮罩的步驟，可以使用光阻來覆蓋無需摻雜的部分，簡化了整體製程。
1‧‧‧基板
4‧‧‧光阻
21‧‧‧第一鰭(Fin)
22‧‧‧第二鰭(Fin)
31‧‧‧覆蓋於頂面的氮化矽
32‧‧‧覆蓋於側壁的氮化矽
41‧‧‧摻雜區域
42‧‧‧摻雜區域
100‧‧‧基板
200‧‧‧鰭(Fin)
201‧‧‧頂面
202‧‧‧側壁
300a‧‧‧電介質層
300b‧‧‧電介質層
圖1為本發明實施例1中未摻雜時的Fin的結構示意圖。
圖2為本發明實施例1中形成電介質層的示意圖。
圖3為本發明實施例1中PFET被光阻遮擋的示意圖。
圖4為本發明實施例1中N型元素自第一側壁側注入的示意圖。
圖5為本發明實施例1中N型元素自第二側壁側注入的示意圖。
圖6為本發明實施例1中NFET被光阻遮擋的示意圖。
圖7為本發明實施例1中P型元素自第一側壁側注入的示意圖。
圖8為本發明實施例1中P型元素自第二側壁側注入的示意圖。
圖9為本發明實施例1中形成N型摻雜區域和P型摻雜區域的示意圖。
圖10為本發明實施例1中去除電介質層後的Fin的結構示意圖。
圖11為本發明實施例2中未摻雜時的Fin的結構示意 圖。
圖12為本發明實施例2中形成電介質層的示意圖。
圖13為本發明實施例2中摻雜元素自第一側壁側注入的示意圖。
圖14為本發明實施例2中摻雜元素自第二側壁側注入的示意圖。
圖15為本發明實施例2中形成摻雜區域的示意圖。
圖16為本發明實施例2中去除電介質層後的Fin的結構示意圖。
圖17為硼元素注入覆蓋5nm電介質層的Fin中的分佈情況類比圖。
圖18為硼元素注入覆蓋3nm電介質層的Fin中的分佈情況類比圖。
下面通過實施例的方式進一步說明本發明，但並不因此將本發明限制在所述的實施例範圍之中。下列實施例中未注明具體條件的實驗方法，按照常規方法和條件，或按照商品說明書選擇。
實施例1
參考圖1至圖10，FinFET包括基板1和位於基板上平行間隔設置的複數根Fin，本實施例中示出兩根Fin，每根Fin包括頂面、相對的第一側壁和第二側壁，該複數根Fin中包括用於形成NFET的第一Fin21和用於形成PFET的第二Fin22，該摻雜方法包括以下步驟。
參考圖2，首先在Fin的表面形成電介質層，例如氮化矽，該氮化矽覆蓋所有Fin的頂面和兩個側壁，覆蓋於頂面的氮化矽以31表示，覆蓋於側壁的氮化矽以32表示，頂面的氮化矽厚度(例如5nm)大於側壁的氮化矽厚度(2nm)。
參考圖3，將第二Fin用光阻4保護起來。參考圖4，自第一Fin的第一側壁側(例如右側)注入N型元素，注入方向與第一Fin頂面法線的夾角為10°，注入能量為500eV。由於光阻4的保護，第二Fin不會受到影響。接著參考圖5，自第一Fin的第二側壁側(例如左側)注入N型元素，注入方向與第一Fin頂面法線的夾角也為10°，注入能量為500eV。由於注入能量較低，一部分的N型元素停留在氮化矽中，只有另一部分的N型元素被注入至第一Fin中。接著去除覆蓋於第二Fin處的光阻。
參考圖6，在第一Fin上的氮化矽上覆蓋光阻(依然以附圖標記4來表示)以保護已經注入過的結構。參考圖7至圖8，分別從右側和左側進行P型元素的注入，注入角度為10°，注入能量為300eV。這樣一部分的P型元素停留於覆蓋於第二Fin之上的氮化矽中，另一部分的P型元素被注入於第二Fin中。
參考圖9，去除光阻4之後對圖9所示結構進行熱處理，使得氮化矽中的N型元素和P型元素分別進入第一Fin中和第二Fin中並被啟動，另外注入至第一Fin和第二Fin中的摻雜元素也被啟動。參考圖10，之後去除該 氮化矽。
在本實施例中，僅形成一次電介質層、去除一次電介質層即可完成NFET和PFET的摻雜，比起IBM的製程而言步驟大為減少，製程大為簡化。
再者，由於Fin的三維結構，注入時必然是要與頂面呈一定角度的，為了保證Fin的兩個側壁都形成摻雜，Fin的頂面必然會有兩次注入摻雜，加上注入角度比較小，頂面的投影劑量比側面的投影劑量大很多，這就是Fin的摻雜均勻性非常差的根本原因。在本實施例中，並不直接將摻雜元素注入至Fin中，而是先形成電介質層再行注入並結合熱處理使摻雜元素擴散至Fin中，這樣經過熱處理之後的Fin的頂面和側壁的摻雜差異大為縮小。
而且，正因為摻雜元素並未直接轟擊Fin，而是直接轟擊電介質層，因此Fin中得以較為良好地保留種子層，從而緩解了非晶化的問題。
實施例2
參考圖11至圖16，FinFET包括基板100和位於基板上平行間隔設置的Fin200，每根Fin包括頂面201、相對的第一側壁和第二側壁(這裡側壁均以202表示)，該摻雜方法包括以下步驟。
參考圖12，在每根Fin的表面形成電介質層，該電介質層覆蓋Fin的頂面、第一側壁和第二側壁以及相鄰Fin之間的基板，圖12中以300a表示覆蓋於頂面的電介質層，以300b表示覆蓋於第一側壁、第二側壁上的電介 質層。該電介質層的厚度至少為2nm。
參考圖13，以一第一注入角度對Fin的第一側壁(例如右側)和頂面進行摻雜元素的注入，該第一注入角度為注入方向與頂面的法線所成夾角；
繼續參考圖14，以一第二注入角度對Fin的第二側壁(左側)和頂面進行摻雜元素的注入，該第二注入角度為注入方向與頂面的法線所成夾角，在本實施例中注入角度均為10°。其中，摻雜元素的注入能量為500eV以下，這樣有一部分摻雜元素停留於電介質層中，而另一部分則進入Fin中。
參考圖15，熱處理圖14得到的結構使得被注入至電介質層中的摻雜元素進入Fin中並被啟動，被注入至Fin中的摻雜元素也被啟動，由此在Fin的頂部和Fin的兩側壁上形成摻雜區域，分別以41和42來表示。之後去除該電介質層，參考圖16，得到Fin的摻雜結構，至此Fin的頂部及側壁的摻雜就完成了。
由於沒有對Fin造成直接的轟擊，而且離子注入之後有一部分的摻雜元素停留在電介質層中，因此Fin非晶化的問題得到較大緩解。再者，Fin的頂部和側壁的摻雜區域是通過熱處理的擴散作用得到的，因此相比直接對Fin進行離子注入而言，通過本發明的摻雜方法得到的摻雜區域是比較均勻的。
實施例3
實施例3的基本原理與實施例1相同，不同之處在 於：覆蓋於頂面的電介質層的厚度大於覆蓋於第一側壁和第二側壁上的電介質的厚度，例如，覆蓋於Fin頂面的電介質層的厚度為5nm，覆蓋於Fin兩個側壁上的電介質層的厚度為3nm。
模擬實驗
離子注入至電介質層的分佈情況類比
參考圖17和圖18，以300eV的硼離子注入為例(用類比軟體TRIM來類比)，分別採用氮化矽和二氧化矽作為電介質層，注入角度依然為10°(即對於Fin的頂面來說，注入方向與頂面法線的夾角為10°；而對於Fin的側壁來說，注入方向與側壁法線的夾角為80°)，分別模擬了電介質層厚度為5nm(結果參見圖17)和電介質層為3nm(結果參見圖18)的情況。其中，橫坐標表示注入深度(單位nm)，縱坐標表示原子濃度(atomic concentration，單位cm-3)。
電介質層為5nm的情況下，對於頂面來說，採用氮化矽的情況為：最終氮化矽中硼的原子濃度為2.8e16/cm3，而進入Si中的原子濃度為1.7e13/cm3。採用二氧化矽的情況為：二氧化矽中的原子濃度為2.7e16/cm3，進入Si中的原子濃度為1.1e15/cm3。
電介質層為3nm的情況下，對於頂面來說，採用氮化矽的情況為：最終氮化矽中硼的原子濃度為2.5e15/cm3，而進入Si中的原子濃度為1.3e13/cm3。採用二氧化矽的情況為：二氧化矽中的原子濃度為 2.3e15/cm3，進入Si中的原子濃度為1.6e14/cm3。
為了清楚地顯示Fin及電介質層和摻雜區域，圖式中的上述各個部分的大小並非按比例描繪，本領域技術人員應當理解附圖中的比例並非對本發明的限制。
雖然以上描述了本發明的具體實施方式，但是本領域的技術人員應當理解，這些僅是舉例說明，本發明的保護範圍是由所附申請專利範圍限定的。本領域的技術人員在不背離本發明的原理和實質的前提下，可以對這些實施方式做出多種變更或修改，但這些變更和修改均落入本發明的保護範圍。
41‧‧‧摻雜區域
42‧‧‧摻雜區域
300a‧‧‧電介質層
300b‧‧‧電介質層

Claims (21)

  1. 一種鰭式場效電晶體(FinFET)的摻雜方法，該鰭式場效電晶體(FinFET)包括基板和位於該基板上平行間隔設置的複數根鰭(Fin)，每根鰭(Fin)包括頂面、相對的第一側壁和第二側壁，該複數根鰭(Fin)中包括用於形成NFET的第一鰭(Fin）和用於形成PFET的第二鰭(Fin)，該鰭式場效電晶體(FinFET)的摻雜方法包括以下步驟：步驟S1：在第一鰭(Fin)的表面和第二鰭(Fin)的表面形成電介質層，該電介質層覆蓋該第一鰭(Fin)的頂面、第一側壁和第二側壁以及覆蓋該第二鰭(Fin)的頂面、第一側壁和第二側壁；步驟S2：在該第二鰭(Fin)對應的電介質層上形成光阻；步驟S3：分別自該第一鰭(Fin)的第一側壁側和該第一鰭(Fin)的第二側壁側對該第一鰭(Fin)進行N型摻雜元素注入，去除該第二鰭(Fin)對應的電介質層上的光阻；步驟S4：在該第一鰭(Fin)對應的電介質層上形成光阻；步驟S5：分別自該第二鰭(Fin)的第一側壁側和該第二鰭(Fin)的第二側壁側對該第二鰭(Fin)進行P型摻雜元素注入，去除該第一鰭(Fin)對應的電介質層上的光阻；以及 步驟S6：熱處理使得該N型摻雜元素擴散至該第一鰭(Fin)中並被啟動以及使得該P型摻雜元素擴散至該第二鰭(Fin)中並被啟動；該電介質層的厚度至少為1nm，該N型摻雜元素和該P型摻雜元素的注入能量為2keV以下。
  2. 如請求項1所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中每種摻雜元素的注入包括以下步驟：以一第一注入角度對覆蓋於鰭(Fin)的第一側壁和頂面的電介質層進行摻雜元素注入，該第一注入角度為注入方向與頂面的法線所成夾角；以一第二注入角度對覆蓋於鰭(Fin)的第二側壁和頂面的電介質層進行摻雜元素的注入，該第二注入角度為注入方向與頂面的法線所成夾角；該第一注入角度及/或該第二注入角度大於0°且小於等於45°。
  3. 如請求項1所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中覆蓋於該頂面的該電介質層的厚度大於覆蓋於該第一側壁和該第二側壁上的該電介質層的厚度。
  4. 如請求項1所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中步驟S3或步驟S5中摻雜元素的注入能量為1keV以下，較佳地，步驟S3或步驟S5中摻雜元素的注入能量為800eV以下。
  5. 如請求項1所記載之鰭式場效電晶體(FinFET)的摻雜 方法，其中注入的摻雜元素的劑量至少為3e15/cm2，較佳地，注入的摻雜元素的劑量為1e16-1e17/cm2。
  6. 如請求項1所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中該電介質層的厚度為1nm-10nm。
  7. 如請求項1所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中該電介質層為氮化物或氧化物或碳化物，較佳地，該電介質層為氮化矽或為二氧化矽或為氧化鋁。
  8. 如請求項1所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中步驟S6中之該熱處理採用快速熱退火(RTA)，且步驟S6中之該熱處理溫度為950℃-1200℃。
  9. 一種鰭式場效電晶體(FinFET)的摻雜方法，該鰭式場效電晶體(FinFET)包括基板和位於該基板上平行間隔設置的鰭(Fin)，每根鰭(Fin)包括頂面、相對的第一側壁和第二側壁，該鰭式場效電晶體(FinFET)的摻雜方法包括以下步驟：步驟S1：在每根鰭(Fin)的表面形成電介質層，該電介質層覆蓋鰭(Fin)的頂面、第一側壁和第二側壁；步驟S2：以一第一注入角度自該第一側壁側對鰭(Fin)進行摻雜元素的注入，該第一注入角度為注入方向與該頂面的法線所成夾角；步驟S3：以一第二注入角度自該第二側壁側對 鰭(Fin)進行摻雜元素的注入，該第二注入角度為注入方向與該頂面的法線所成夾角；以及步驟S4：熱處理使得該摻雜元素擴散至鰭(Fin)中並被啟動；該電介質層的厚度至少為1nm，該摻雜元素的注入能量為2keV以下。
  10. 如請求項9所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中該第一注入角度及/或該第二注入角度大於0°且小於等於45°。
  11. 如請求項9所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中覆蓋於該頂面的該電介質層的厚度大於覆蓋於該第一側壁和該第二側壁上的該電介質層的厚度。
  12. 如請求項9所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中步驟S2或步驟S3中摻雜元素的注入能量為1keV以下，較佳地，步驟S2或步驟S3中摻雜元素的注入能量為800eV以下。
  13. 如請求項9所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中注入的摻雜元素的劑量至少為3e15/cm2，較佳地，注入的摻雜元素的劑量為1e16-1e17/cm2。
  14. 如請求項9所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中該電介質層的厚度為1nm-10nm。
  15. 如請求項9所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中該電介質層為氮化物或氧化物或碳化物， 較佳地，該電介質層為氮化矽或為二氧化矽或為氧化鋁。
  16. 如請求項9所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中步驟S4中之該熱處理採用快速熱退火(RTA)，且步驟S4中之該熱處理溫度為950℃-1200℃。
  17. 一種鰭式場效電晶體(FinFET)的摻雜方法，該鰭式場效電晶體(FinFET)包括基板和位於該基板上平行間隔設置的鰭(Fin)，每根鰭(Fin)包括頂面、相對的第一側壁和第二側壁，該鰭式場效電晶體(FinFET)的摻雜方法包括以下步驟：步驟S1：在每根鰭(Fin)的表面形成電介質層，該電介質層覆蓋鰭(Fin)的頂面、第一側壁和第二側壁；步驟S2：對該鰭(Fin)進行電漿摻雜；以及步驟S3：熱處理使得摻雜元素擴散至該鰭(Fin)中並被啟動；該電介質層的厚度至少為1nm。
  18. 如請求項17所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中覆蓋於該頂面的該電介質層的厚度大於覆蓋於該第一側壁和該第二側壁上的該電介質層的厚度。
  19. 如請求項17所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中該電介質層的厚度為1nm-10nm。
  20. 如請求項17所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中該電介質層為該電介質層為氮化物或氧化物或碳化物，較佳地，該電介質層為氮化矽或為二氧化矽或為氧化鋁。
  21. 如請求項17所記載之鰭式場效電晶體(FinFET)的摻雜方法，其中步驟S3中之該熱處理採用快速熱退火(RTA)，且步驟S3中之該熱處理溫度為950℃-1200℃。
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