TW201545311A - 半導體裝置 - Google Patents

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power mosfet
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藤城敦
關達弘
小池信也
佐藤幸弘
蘆田喜章
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Abstract

本發明使半導體裝置之性能與可靠性提高。於半導體晶片CP1內，形成有開關用之功率MOSFETQ1、Q2，用以檢測功率MOSFETQ1之發熱之二極體DD1，用以檢測功率MOSFETQ2之發熱之二極體DD2，及複數個焊墊電極PD。功率MOSFETQ1及二極體DD1係配置於邊SD1側之第1MOSFET區域RG1，功率MOSFETQ2及二極體DD2係配置於邊SD2側之第2MOSFET區域RG2。二極體DD1沿著邊SD1而配置，二極體DD2沿著邊SD2而配置，於二極體DD1、DD2間將除源極用之焊墊電極PDS1、PDS2以外之所有焊墊電極PD沿著邊SD3而配置。

Description

半導體裝置
本發明係關於一種半導體裝置，尤其係關於一種應用於具有雙輸出之半導體裝置而有效之技術。
於引線框架之晶片搭載部上搭載半導體晶片，以接線等將引線框架之複數根引線與半導體晶片之複數個電極連接，並形成將晶片搭載部、半導體晶片、接線及複數根引線之內部引線部密封之密封樹脂部，將引線自引線框架切斷，對引線之外部引線部進行彎折加工，藉此製造半導體封裝形態之半導體裝置。
於日本專利特開平4-119004號公報(專利文獻1)中，記載有關於包含多系統之輸出電路之多通道輸出構成之功率輸出電路的技術。
於日本專利特開2004-236435號公報(專利文獻2)中，記載有於電晶體之過熱檢測中使用二極體之技術。
於日本專利特開2004-273824號公報(專利文獻3)中，記載有利用二極體檢測LDMOS(Laterally Diffused Metal Oxide Semiconductor，橫向擴散金屬氧化物半導體)之溫度之技術。
[先行技術文獻]
[專利文獻]
[專利文獻1]日本專利特開平4-119004號公報
[專利文獻2]日本專利特開2004-236435號公報
[專利文獻3]日本專利特開2004-273824號公報
根據本發明者之研究，可知以下內容。
作為開關元件，係利用可處理大電力之功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半場效電晶體)，藉由將形成有該功率MOSFET之半導體晶片封裝化，而獲得開關用之半導體封裝。例如，將該作為開關元件之功率MOSFET連接於電源與負載之間，藉由切換該功率MOSFET之導通與斷開，而可在將電源之輸出(電壓)供給至負載之狀態與不供給之狀態之間進行切換。
就此種開關元件而言，不僅有單獨使用之情形，亦有準備兩個開關元件且獨立控制其等而使用之情形。例如，可將作為開關元件之兩個功率MOSFET分別連接於電源與兩個負載之間，藉由一方之功率MOSFET而控制電源之輸出(電壓)向一方之負載之供給之導通．斷開，並以另一方之功率MOSFET控制電源之輸出(電壓)向另一方之負載之供給之導通．斷開。
於將作為開關元件之兩個功率MOSFET形成於彼此不同之兩個半導體晶片之情形時，考慮有將兩個半導體晶片分別封裝化，但此時，使構成包含開關元件之電子裝置之零件數增加，而導致成本之增大，並且該電子裝置整體之尺寸亦變大。又，亦考慮有將上述兩個半導體晶片單一封裝化，但此時，半導體封裝包含上述兩個半導體晶片，因此半導體封裝本身之尺寸變大，並且由於使用之半導體晶片之數變多而導致成本之增大。
因此，本發明者研究有將作為開關元件之兩個功率MOSFET形成於1個半導體晶片內。藉由將上述兩個功率MOSFET單晶片化，而可使包含上述兩個功率MOSFET之半導體封裝之尺寸變小，且亦可降低成本。各功率MOSFET之導通與斷開之切換可藉由與形成有兩個功率 MOSFET之半導體晶片不同之控制用之半導體晶片而進行。
然而，根據本發明者之研究，可知於將作為開關元件之兩個功率MOSFET形成於1個半導體晶片內之情形時，產生如下課題。
形成於半導體晶片內之功率MOSFET係作為開關元件而使用，於與功率MOSFET連接之負載短路等而在該功率MOSFET中流動過量之電流而過度地發熱之情形時，必需強制且迅速地使該功率MOSFET斷開。因此，有效的是預先於形成有作為開關元件之功率MOSFET之半導體晶片中，形成用以檢測該功率MOSFET之發熱(溫度)之二極體。於功率MOSFET中流動過量之電流而過度地發熱之情形時，可藉由二極體對該情形進行檢測，而強制地使功率MOSFET斷開。如此，於將作為開關元件之兩個功率MOSFET形成於1個半導體晶片內之情形時，只要預先將兩個二極體形成於該半導體晶片內，以一方之二極體對一方之功率MOSFET之發熱(溫度)進行檢測，以另一方之二極體對另一方之功率MOSFET之發熱(溫度)進行檢測即可。
然而，存在下述擔憂：於一方之功率MOSFET過度地發熱時，必需以一方之二極體對該情形進行檢測而強制地斷開上述一方之功率MOSFET，若另一方之二極體誤動作(誤檢測)，則甚至亦強制地斷開正常之狀態之(即不必使其斷開之)另一方之功率MOSFET。此種誤動作之發生使包含開關元件之半導體裝置之性能及可靠性降低。因此，期望防止二極體之誤動作，使包含開關元件之半導體裝置之性能及可靠性提高。
本發明之目的在於提供一種可提高半導體裝置之性能之技術。
又，本發明之目的在於提供一種可提高半導體裝置之可靠性之技術。
本發明之上述及其他目的與新穎之特徵係根據本說明書之記載及隨附圖式而明瞭。
若簡單地說明本案中所揭示之發明中之代表性者之概要，則如下所述。
代表性之實施形態中之半導體裝置係包含具有第1邊及與上述第1邊對向之第2邊之第1半導體晶片者，於上述第1半導體晶片內，形成有第1電路、第2電路、用以檢測上述第1電路之發熱之第1二極體、用以檢測上述第2電路之發熱之第2二極體、及複數個第1焊墊電極。上述第1電路係於上述第1半導體晶片之主面以較上述第2邊更接近上述第1邊之方式配置，上述第2電路係於上述第1半導體晶片之主面配置於上述第1電路與上述第2邊之間。上述第1二極體係於上述第1半導體晶片之主面以較上述第2電路更接近上述第1邊之方式配置，上述第2二極體係於上述第1半導體晶片之主面以較上述第1電路更接近上述第2邊之方式配置。並且，上述複數個第1焊墊電極包含電性連接於上述第1電路之第1源極用焊墊電極、及電性連接於上述第2電路之第2源極用焊墊電極，於上述第1半導體晶片之主面，在上述第1二極體與上述第2二極體之間，配置有除上述第1及第2源極用焊墊電極以外之上述複數個第1焊墊電極中之至少一個。
若簡單地說明由本案中所揭示之發明中之代表性者所獲得之效果，則如下所述。
根據代表性之實施形態，可提高半導體裝置之性能。
又，可提高半導體裝置之可靠性。
1‧‧‧半導體基板(基板)
1a‧‧‧基板本體
1b‧‧‧磊晶層
2‧‧‧場絕緣膜
3‧‧‧半導體區域
4‧‧‧半導體區域
5、5a‧‧‧溝槽
6‧‧‧閘極絕緣膜
6a‧‧‧虛設之閘極絕緣膜
7‧‧‧閘極電極
7a‧‧‧閘極引出用之配線部
7b‧‧‧虛設之閘極電極
8‧‧‧絕緣膜
9a、9b、9c、9d、9e‧‧‧接觸孔
10A‧‧‧陽極配線
10C‧‧‧陰極配線
10G‧‧‧閘極配線
10S‧‧‧源極配線
11‧‧‧半導體區域
12‧‧‧保護膜
13‧‧‧開口部
14‧‧‧金屬層
21‧‧‧多晶矽膜
21a‧‧‧n型矽部分
21b‧‧‧p型矽部分
22‧‧‧導電體膜
BD1、BD2、BD3、BD4、BD5、BD6‧‧‧接著層
BE‧‧‧背面電極
BT‧‧‧電源
BW‧‧‧接線
C1、C2‧‧‧位置
CL、CL1、CL2‧‧‧中心線
CL3、CL4、CL5‧‧‧線
CL6、CL7
CP1、CP2、CP101a、CP101b、CP201‧‧‧半導體晶片
DD1、DD2、DD3、DD4‧‧‧二極體
DP1、DP2‧‧‧晶片座
DR‧‧‧控制電路
GR‧‧‧保護環
LA1、LA2‧‧‧負載
LD、LD1、LD2‧‧‧引線
LD1D‧‧‧虛設之引線
MPL1、MPL2‧‧‧金屬板
MR‧‧‧密封部
MRa‧‧‧上表面
MRb‧‧‧下表面
MRc1、MRc2、MRc3、MRc4‧‧‧側面
OP、OP1‧‧‧開口部
PD、PD2、PDA1、PDA2、PDC1、PDC2、PDG1、PDG2、PDK1、PDK2‧‧‧焊墊電極
PDN1、PDN2、PDs1、PDS2、PDS3、PDS4、PDS101、PDS102‧‧‧焊墊電極
PKG‧‧‧半導體裝置
PWB‧‧‧安裝基板
PWL‧‧‧p型井
Q1、Q2、Q3、Q4‧‧‧功率MOSFET
RG1、RG201‧‧‧第1MOSFET區域
RG2、RG202‧‧‧第2MOSFET區域
RG3‧‧‧第3MOSFET區域
RG4‧‧‧第4MOSFET區域
SD1、SD2、SD3、SD201、SD202‧‧‧邊
SD4、SD5、SD6、SL‧‧‧焊錫
TE、TE1‧‧‧端子
TL‧‧‧懸吊引線
圖1係作為本發明之一實施形態之半導體裝置之俯視圖。
圖2係作為本發明之一實施形態之半導體裝置之仰視圖。
圖3係作為本發明之一實施形態之半導體裝置之剖面圖。
圖4係作為本發明之一實施形態之半導體裝置之剖面圖。
圖5係作為本發明之一實施形態之半導體裝置之剖面圖。
圖6係作為本發明之一實施形態之半導體裝置之平面透視圖。
圖7係作為本發明之一實施形態之半導體裝置之平面透視圖。
圖8係作為本發明之一實施形態之半導體裝置之平面透視圖。
圖9係表示作為本發明之一實施形態之半導體裝置之變形例的平面透視圖。
圖10係表示作為本發明之一實施形態之半導體裝置之安裝例的剖面圖。
圖11係表示作為本發明之一實施形態之半導體裝置之使用例的電路方塊圖。
圖12係表示作為本發明之一實施形態之半導體裝置中所使用之半導體晶片之晶片佈局的平面圖。
圖13係表示作為本發明之一實施形態之半導體裝置中所使用之半導體晶片之晶片佈局的平面圖。
圖14係作為本發明之一實施形態之半導體裝置中所使用之半導體晶片的主要部分剖面圖。
圖15係作為本發明之一實施形態之半導體裝置中所使用之半導體晶片的主要部分剖面圖。
圖16係作為本發明之一實施形態之半導體裝置中所使用之半導體晶片的主要部分剖面圖。
圖17係作為本發明之一實施形態之半導體裝置中所使用之半導體晶片的主要部分剖面圖。
圖18係作為本發明之一實施形態之半導體裝置中所使用之半導體晶片的主要部分剖面圖。
圖19係表示第1比較例之半導體晶片之晶片佈局之平面圖。
圖20係表示第2比較例之半導體晶片之晶片佈局之平面圖。
圖21係表示第1比較例之半導體晶片之晶片佈局之平面圖。
圖22係表示第2比較例之半導體晶片之晶片佈局之平面圖。
圖23係表示作為本發明之一實施形態之半導體裝置中所使用之半導體晶片中的二極體之配置位置之平面圖。
圖24係表示作為本發明之一實施形態之半導體裝置中所使用之半導體晶片中的二極體之配置位置之平面圖。
圖25係表示作為本發明之一實施形態之半導體裝置中所使用之半導體晶片中的二極體之配置位置之平面圖。
圖26係表示作為本發明之一實施形態之半導體裝置中所使用之半導體晶片中的二極體及焊墊電極之配置位置之平面圖。
圖27係表示作為本發明之一實施形態之半導體裝置中所使用之半導體晶片中的二極體及焊墊電極之配置位置之平面圖。
圖28係表示作為本發明之一實施形態之半導體裝置中所使用之半導體晶片中的二極體及焊墊電極之配置位置之平面圖。
圖29係表示作為本發明之一實施形態之半導體裝置中的半導體晶片之配置位置及利用接線之連接關係的平面圖。
圖30係表示對形成有功率MOSFET之半導體晶片之溫度變化進行模擬之結果的圖表。
圖31係表示對形成有功率MOSFET之半導體晶片之溫度變化進行模擬之結果的圖表。
圖32係本發明之其他實施形態之半導體晶片之主要部分剖面圖。
圖33係表示本發明之其他實施形態之半導體晶片之晶片佈局的平面圖。
圖34係表示本發明之其他實施形態之半導體晶片之晶片佈局的平面圖。
以下之實施形態中，於方便上有其需要時，分割為複數個部分或實施形態進行說明，但除特別明示之情形以外，其等並非彼此無關係者，而是一方為另一方之一部分或全部之變形例、詳細內容、補充說明等之關係。又，以下之實施形態中，於言及要素之數等(包括個數、數值、量、範圍等)之情形時，除特別明示之情形及原理上明顯限定為特定之數之情形等以外，並不限定於該特定之數，可為特定之數以上或以下。進而，以下之實施形態中，其構成要素(亦包括要素步驟等)除特別明示之情形及原理上明顯認為必需之情形等以外，當然並非必需者。同樣，以下之實施形態中，於言及構成要素等之形狀、位置關係等時，除特別明示之情形及原理上明顯認為並非如此之情形等以外，包含實質上與其形狀等近似或類似者等。上述內容對於上述數值及範圍亦相同。
以下，基於圖式詳細說明本發明之實施形態。再者，於用以說明實施形態之所有圖式中，對於具有同一功能之構件附上同一符號，而省略其重複之說明。又，以下之實施形態中，除特別必要時以外以同一或同樣之部分之說明為原則而不予以重複。
又，實施形態中所使用之圖式中，即便為剖面圖，亦有時為了容易觀察圖式而省略影線。又，即便為平面圖，亦有時為了容易觀察圖式而附上影線。
又，本案中，將場效電晶體記為MOSFET(Metal Oxide Semiconductor Field Effect Transistor)或僅記為MOS，但作為閘極絕緣膜，並不排除非氧化膜。因此，以下之說明中，亦可將MOSFET替換為MISFET(Metal Insulator Semiconductor Field Effect Transistor，金絕半場效電晶體)。
(實施形態1)
參照圖式說明本發明之一實施形態之半導體裝置。
<關於半導體裝置(半導體封裝)之構造>
圖1係作為本發明之一實施形態之半導體裝置PKG之俯視圖(平面圖)，圖2係半導體裝置PKG之仰視圖(平面圖)，圖3、圖4及圖5係半導體裝置PKG之剖面圖，圖6~圖8係半導體裝置PKG之平面透視圖(俯視圖)。圖6之A1-A1線之位置的半導體裝置PKG之剖面大致對應於圖3，圖6之A2-A2線之位置的半導體裝置PKG之剖面大致對應於圖4，圖6之A3-A3線之位置的半導體裝置PKG之剖面大致對應於圖5。又，圖6中，表示透視密封部MR時之半導體裝置PKG之上表面側之平面透視圖。又，圖7係圖6中進一步透視(省略)金屬板MPL1、MPL2時之半導體裝置PKG之平面透視圖(俯視圖)。又，圖8係圖7中進一步透視(省略)接線BW及半導體晶片CP1、CP2時之半導體裝置PKG之平面透視圖(俯視圖)。
本實施形態之半導體裝置PKG係將形成有作為開關用之場效電晶體之功率MOSFET(對應於後述之功率MOSFETQ1、Q2)之半導體晶片CP1、與控制用之半導體晶片CP2彙集(封裝)於1個半導體封裝內，而製成1個半導體裝置(半導體封裝)PKG。
圖1~圖8所示之本實施形態之半導體裝置PKG包含半導體晶片CP1、CP2，分別搭載半導體晶片CP1、CP2之晶片座(晶片搭載部)DP1、DP2，由導電體所形成之複數根引線LD，及將其等密封之密封部MR。
密封部(密封樹脂部)MR包含例如熱硬化性樹脂材料等樹脂材料等，且亦可包含填料等。例如，可使用包含填料之環氧樹脂等而形成密封部MR。除環氧系之樹脂以外，就實現低應力化等理由而言，亦可將例如添加有酚系硬化劑、聚矽氧橡膠及填料等之聯苯基系之熱硬化性樹脂用作密封部MR之材料。
密封部MR具有作為一方之主面之上表面(表面)MRa、作為上表面MRa之相反側之主面之下表面(背面、底面)MRb、與上表面MRa及下表面MRb交叉之側面MRc1、MRc2、MRc3、MRc4。即，密封部MR之外觀成為由上表面MRa、下表面MRb及側面MRc1、MRc2、MRc3、MRc4所包圍之薄板狀。密封部MR之上表面MRa及下表面MRb之平面形狀形成為例如矩形狀，亦可使該矩形(平面矩形)之角帶有圓度。於將密封部MR之上表面MRa及下表面MRb之平面形狀設為矩形之情形時，密封部MR之與其厚度交叉之平面形狀(外形形狀)成為矩形(四角形)。密封部MR之側面MRc1、MRc2、MRc3、MRc4中之側面MRc1與側面MRc3彼此對向，側面MRc2與側面MRc4彼此對向，側面MRc1與側面MRc2、MRc4彼此交叉，側面MRc3與側面MRc2、MRc4彼此交叉。
複數根引線(引線部)LD係由導電體所構成，較佳為包含銅(Cu)或銅合金等金屬材料。複數根引線LD各自之一部分密封於密封部MR內，另一部分自密封部MR之側面突出至密封部MR之外部。以下，將引線LD中之位於密封部MR內之部分稱為內部引線部，將引線LD中之位於密封部MR外之部分稱為外部引線部。
再者，本實施形態之半導體裝置PKG為各引線LD之一部分(外部引線部)自密封部MR之側面突出之構造，以下，基於該構造進行說明，但並不限定於該構造，例如，亦可採用各引線LD大部分不自密封部MR之側面突出，且各引線LD之一部分於密封部MR之下表面MRb露出之構成(QFN型之構成)等。
複數根引線LD係由複數根引線LD1與複數根引線LD2所構成。複數根引線LD中之複數根引線LD1係配置於密封部MR之側面MRc1側，複數根引線LD1之各外部引線部係自密封部MR之側面MRc1突出至密封部MR外。另一方面，複數根引線LD中之複數根引線LD2係配置於 密封部MR之側面MRc3側，複數根引線LD2之各外部引線部係自密封部MR之側面MRc3突出至密封部MR外。對各引線LD(LD1、LD2)之外部引線部進行彎折加工，以使外部引線部之端部附近之下表面位於與密封部MR之下表面MRb大致同一平面上。引線LD(LD1、LD2)之外部引線部係作為半導體裝置PKG之外部連接用端子部(外部端子)而發揮功能。
如根據圖3、圖4及圖6~圖8亦可知，晶片座DP1與晶片座DP2係以晶片座DP1之一邊與晶片座DP2之一邊平行之方式，以彼此具有特定之間隔而分離之狀態鄰接地配置，於接近密封部MR之側面MRc1之側配置有晶片座DP1，於接近密封部MR之側面MRc3之側配置有晶片座DP2。晶片座DP1為搭載半導體晶片CP1之晶片搭載部，晶片座DP2為搭載半導體晶片CP2之晶片搭載部。於半導體晶片CP1與半導體晶片CP2中，半導體晶片CP1更大(平面尺寸(面積)更大)，與此對應，於晶片座DP1與晶片座DP2中，搭載半導體晶片CP1之晶片座DP1更大(平面尺寸(面積)更大)。
晶片座DP1及晶片座DP2間係由構成密封部MR之樹脂材料填滿，晶片座DP1、DP2彼此電氣絕緣。於晶片座DP1、DP2之間未配置引線LD，而沿著晶片座DP1中之密封部MR之側面MRc1側之邊(與晶片座DP2對向之側之相反側之邊)配置(排列)有複數根引線LD1，且沿著晶片座DP2中之密封部MR之側面MRc3側之邊(與晶片座DP1對向之側之相反側之邊)配置(排列)有複數根引線LD2。即，於晶片座DP1與密封部MR之側面MRc1之間，沿著密封部MR之側面MRc1而配置(排列)有複數根引線LD1，於晶片座DP2與密封部MR之側面MRc3之間，沿著密封部MR之側面MRc3而配置(排列)有複數根引線LD2。
於密封部MR之下表面MRb，露出晶片座DP1、DP2之各下表面(背面)。於密封部MR之上表面MRa，未露出晶片座DP1、DP2。又， 於製造半導體裝置PKG時，由於將晶片座DP1、DP2連結於引線框架(之框架)等，而於密封部MR之側面MRc2與側面MRc4，露出晶片座DP1、DP2之一部分。
晶片座DP1、DP2係由導電體所構成，較佳為包含銅(Cu)或銅合金等金屬材料。若構成半導體裝置PKG之晶片座DP1、DP2及複數根引線LD由相同材料(相同金屬材料)所形成，則更佳。藉此，容易製作連結有晶片座DP1、DP2及複數根引線LD之引線框架，且使用引線框架之半導體裝置PKG之製造變得容易。
於晶片座DP1之上表面(主面)上，將半導體晶片CP1以使其表面(主面、上表面)朝上且使其背面(下表面)朝向晶片座DP1之狀態搭載。於晶片座DP2之上表面(主面)上，將半導體晶片CP2以使其表面(主面、上表面)朝上且使其背面(下表面)朝向晶片座DP2之狀態搭載。半導體晶片CP1(之背面)係經由接著層(接合材)BD1而接著固定於晶片座DP1(之上表面)，半導體晶片CP2(之背面)係經由接著層(接合材)BD2而接著固定於晶片座DP2(之上表面)。半導體晶片CP1、CP2係密封於密封部MR內，而不自密封部MR露出。
於半導體晶片CP1之背面(接著於晶片座DP1之側之主面)形成有背面電極BE。因此，用以接著半導體晶片CP1之接著層BD1具有導電性，經由該導電性之接著層BD1，而將半導體晶片CP1之背面電極BE與晶片座DP1接合固定並且電性連接。半導體晶片CP1之背面電極BE係與形成於半導體晶片CP1內之功率MOSFET(對應於後述之功率MOSFETQ1、Q2)之汲極電性連接。接著層BD1包含例如銀(Ag)漿料等導電性漿料型之接著材或焊錫等。
另一方面，於半導體晶片CP2之背面未形成背面電極。因此，用以接著半導體晶片CP2之接著層BD2可為導電性亦可為絕緣性，若以與接著層BD1相同之材料形成接著層BD2，則可簡化半導體裝置PKG 之組裝步驟。
半導體晶片CP1、CP2係於包含例如單晶矽等之半導體基板(半導體晶圓)之主面形成各種半導體元件或半導體積體電路之後，藉由切割等將半導體基板分離為各半導體晶片而製造者。半導體晶片CP1、CP2之與其厚度交叉之平面形狀為矩形(四角形)。半導體晶片CP1之平面面積較半導體晶片CP2更大，該平面面積之不同之原因在於以下之理由。即，半導體晶片CP2係形成有控制半導體晶片CP1之閘極之控制電路等，考慮半導體裝置PKG整體之尺寸，欲儘可能減小外形尺寸。與此相對，半導體晶片CP1係形成有功率MOSFET(對應於後述之功率MOSFETQ1、Q2)，於該功率MOSFET中，欲儘可能降低電晶體內產生之導通電阻。為降低導通電阻，可藉由擴寬單位電晶體單元面積之通道寬度而實現。因此，半導體晶片CP1之外形尺寸較半導體晶片CP2之外形尺寸更大地形成。
於半導體晶片CP1之表面(主面、上表面)，形成有複數個焊墊電極(焊墊、接合墊、端子)PD。關於半導體晶片CP1之焊墊電極PD之種類，之後將進行說明。又，於半導體晶片CP2之表面(主面、上表面)，形成有複數個焊墊電極(焊墊、接合墊、端子)PD2。此處，於半導體晶片CP1中，將彼此位於相反側之兩個主面中之形成有複數個焊墊電極PD之側之主面稱為半導體晶片CP1之表面，將與該表面為相反側且與晶片座DP1對向之側之主面稱為半導體晶片CP1之背面。同樣，於半導體晶片CP2中，將彼此位於相反側之兩個主面中之形成有複數個焊墊電極PD2之側之主面稱為半導體晶片CP2之表面，將與該表面為相反側且與晶片座DP2對向之側之主面稱為半導體晶片CP2之背面。
半導體晶片CP2之表面具有包含兩個長邊與較其等更短之兩個短邊之矩形狀之平面形狀，複數個焊墊電極PD2係於半導體晶片CP2之 表面沿著兩個長邊而排列。半導體晶片CP2之該兩個長邊中之一方之長邊與半導體晶片CP1相對向，另一方之長邊與複數根引線LD2相對向。
半導體晶片CP1之複數個焊墊電極PD包含大面積之兩個焊墊電極(接合墊)PDS1、PDS2，焊墊電極PDS1、PDS2以外之焊墊電極PD成為較焊墊電極PDS1、PDS2更小之面積。焊墊電極PDS1、PDS2為源極用之焊墊電極(接合墊)，且與形成於半導體晶片CP1內之功率MOSFET(對應於後述之功率MOFETQ1、Q2)之源極(後述之源極S1、S2)電性連接。詳細內容進行後述，焊墊電極PDS1為與形成於半導體晶片CP1內之後述之功率MOSFETQ1之源極電性連接的焊墊電極，焊墊電極PDS2為與形成於半導體晶片CP1內之後述之功率MOSFETQ2之源極電性連接的焊墊電極。於半導體晶片CP1中，焊墊電極PDS1與焊墊電極PDS2未電性連接。
半導體晶片CP1之表面具有包含邊SD1、SD2、SD3、SD4之矩形狀之平面形狀，於半導體晶片CP1之表面，沿著與半導體晶片CP2對向之側之邊SD3而配置有除焊墊電極PDS1、PDS2以外之焊墊電極PD，半導體晶片CP1之邊SD4(此處，半導體晶片CP1中邊SD4為與上述邊SD3對向之邊)與複數根引線LD1相對向。於半導體晶片CP1之表面中央側，在與邊SD3、SD4平行之方向上排列配置有焊墊電極PDS1與焊墊電極PDS2。
半導體晶片CP1之除焊墊電極PDS1、PDS2以外之複數個焊墊電極PD與半導體晶片CP2之複數個焊墊電極PD2之間、及複數根引線LD2(之內部引線部)與半導體晶片CP2之複數個焊墊電極PD2之間係經由作為導電性連接構件之複數個接線BW而電性連接。接線BW為導電性之連接構件，更特定而言為導電性之導線，較佳為包含金(Au)線或銅(Cu)線或鋁(Al)線等金屬細線。接線BW係密封於密封部MR內，而 不自密封部MR露出。
若更具體地進行說明，則半導體晶片CP2之複數個焊墊電極PD2中的於半導體晶片CP2之表面沿著與半導體晶片CP1對向之側之邊SD5而配置的複數個焊墊電極PD2，係與半導體晶片CP1之複數個焊墊電極PD中之除焊墊電極PDS1、PDS2以外之複數個焊墊電極PD經由接線BW而電性連接。又，半導體晶片CP2之複數個焊墊電極PD2中的於半導體晶片CP2之表面沿著與複數根引線LD2對向之側之邊SD6而配置的複數個焊墊電極PD2，係與複數根引線LD2(之內部引線部)經由接線BW而電性連接。即，各接線BW之兩端中之一方之端部係連接於半導體晶片CP2之焊墊電極PD2，另一方之端部係連接於半導體晶片CP1之焊墊電極PD或引線LD2之內部引線部。再者，相鄰之引線LD2之內部引線部間與引線LD2之內部引線部及晶片座DP2間係由構成密封部MR之材料填滿。
半導體晶片CP1之焊墊電極PDS1係經由金屬板MPL1而與引線LD1電性連接，半導體晶片CP1之焊墊電極PDS2係經由金屬板MPL2而與其他引線LD1電性連接。即，於半導體晶片CP1、CP2之焊墊電極PD、PD2中之焊墊電極PDS1、PDS2上，未連接接線BW而連接有金屬板MPL1、MPL2，於除焊墊電極PDS1、PDS2以外之焊墊電極PD、PD2連接有接線BW。金屬板MPL1、MPL2係密封於密封部MR內，而不自密封部MR露出。
更具體地進行說明，則亦如圖3所示，金屬板MPL1之一方之端部係經由導電性之接著層(接合材)BD3而與半導體晶片CP1之焊墊電極PDS1接合且電性連接，金屬板MPL1之另一方之端部係經由導電性之接著層(接合材)BD4而與引線LD1(之內部引線部)接合且電性連接。又，亦如圖4所示，金屬板MPL2之一方之端部係經由導電性之接著層(接合材)BD5而與半導體晶片CP1之焊墊電極PDS2接合且電性連接， 金屬板MPL2之另一方之端部係經由導電性之接著層(接合材)BD6而與引線LD1(之內部引線部)接合且電性連接。於密封部MR之側面MRc1配置有複數根引線LD1，於與連接有金屬板MPL1之引線LD1不同之引線LD1上連接有金屬板MPL2，且金屬板MPL1、MPL2彼此不短路。
為接合金屬板MPL1、MPL2而使用之接著層(接合材)BD3、BD4、BD5、BD6必須具有導電性，可使用例如銀漿料之類的導電性漿料型接著材或焊錫等。又，若以彼此相同之材料形成接著層(接合材)BD3、BD4、BD5、BD6，則可簡化半導體裝置PKG之組裝步驟。
金屬板MPL1、MPL2係由例如銅(Cu)、銅(Cu)合金、鋁(Al)或鋁(Al)合金之類的導電性及導熱性較高之金屬(金屬材料)所形成。就容易加工，導熱性較高，及較廉價之方面而言，若金屬板MPL1、MPL2由銅(Cu)或銅(Cu)合金所形成，則更佳。金屬板MPL1、MPL2之寬度較接線BW之寬度(直徑)更大(寬)。由於將半導體晶片CP1之源極用之焊墊電極PDS1、PDS2經由金屬板MPL1、MPL2而與引線LD1電性連接，故而與將半導體晶片CP1之源極用之焊墊電極PDS1、PDS2與引線LD1由導線連接之情形相比，可降低形成於半導體晶片CP1內之功率MOSFET(對應於後述之功率MOSFETQ1、Q2)之導通電阻。因此，可降低封裝電阻，可減少導通損失。又，藉由代替由金(Au)所形成之導線，使用由較金更廉價之金屬材料所形成之金屬板MPL1、MPL2，而可降低半導體裝置PKG之成本。
又，如圖6所示，亦可於各金屬板MPL1、MPL2設置開口部OP。設置該開口部OP係為了於半導體裝置PKG之製造步驟(組裝步驟)中，自開口部OP觀察將金屬板MPL1、MPL2與半導體晶片CP1之焊墊電極PDS1、PDS2之間接合之接著層BD3、BD5之狀態或量，或者緩和各金屬板MPL1、MPL2上產生之應力。
於密封部MR之側面MRc1配置有複數根引線LD1，亦可將其中之 任意數之引線LD1之內部引線部彼此於密封部MR內一體連結。於圖6~圖8之情形時，於密封部MR之側面MRc1配置有5根引線LD1，其中2根引線LD1之內部引線部彼此於密封部MR內一體連結，於其上經由上述接著層BD4而連接有金屬板MPL1，另外2根引線LD1之內部引線部彼此於密封部MR內一體連結，於其上經由上述接著層BD6而連接有金屬板MPL2。然而，連接有金屬板MPL1之引線LD1(即，經由金屬板MPL1而與半導體晶片CP1之焊墊電極PDS1電性連接之引線LD1)與連接有金屬板MPL2之引線LD1(即，經由金屬板MPL2而與半導體晶片CP1之焊墊電極PDS2電性連接之引線LD1)未連結，係由構成密封部MR之樹脂材料分離而電氣絕緣。又，於密封部MR之側面MRc1配置有複數根引線LD1，複數根引線LD1亦可包含與半導體晶片CP1、CP2之任一焊墊電極PD、PD2均不電性連接之虛設之引線LD1D。於圖6之情形時，在連接有金屬板MPL1之引線LD1與連接有金屬板MPL2之引線LD1之間，配置有虛設之引線LD1D。再者，引線LD1之內部引線部與晶片座DP1之間係由構成密封部MR之材料填滿，而彼此電氣絕緣。
晶片座DP1、DP2之各下表面(背面)自密封部MR之下表面MRb露出，於半導體晶片CP1、CP2之動作時所產生之熱主要自半導體晶片CP1、CP2之背面經由晶片座DP1、DP2而散熱至外部。因此，各晶片座DP1、DP2係較搭載於其上之各半導體晶片CP1、CP2之面積更大地形成，藉此可提高散熱性。又，由於半導體晶片CP1、CP2中發熱量較大的是半導體晶片CP1，故而藉由使搭載半導體晶片CP1之晶片座DP1之平面面積大於搭載半導體晶片CP2之晶片座DP2之平面面積，而可有效地散熱半導體晶片CP1之發熱，因此可進一步提高散熱特性。
圖9係表示本實施形態之半導體裝置PKG之變形例之平面透視圖 (俯視圖)，且係對應於上述圖8者。與上述圖8同樣地，於圖9中，亦表示透視密封部MR、金屬板MPL1、MPL2、接線BW及半導體晶片CP1、CP2時之半導體裝置PKG之上表面側之平面透視圖。
圖9所示之變形例之半導體裝置PKG與上述圖1~圖8之半導體裝置PKG之不同點在於以下方面。圖9所示之變形例之半導體裝置PKG中，於晶片座DP1、DP2、複數根引線LD1(之內部引線部)及複數根引線LD2(之內部引線部)形成有開口部OP1。該開口部OP1內係由構成密封部MR之材料填滿。藉由設置開口部OP1，可使晶片座DP1、DP2及引線LD1、LD2難以自密封部MR脫落。又，於製造半導體裝置PKG時，可使用連結有晶片座DP1、DP2及複數根引線LD之引線框架，此時，為使晶片座DP1、DP2穩定地連結於引線框架之框架，亦可追加懸吊引線(hanging lead)TL。該懸吊引線TL係於形成密封部MR後，將自密封部MR突出之部分切斷除去，而殘存密封部MR內之懸吊引線TL。圖9中，表示密封部MR內殘存之懸吊引線TL。圖9所示之變形例之半導體裝置PKG之其他構成與上述圖1~圖8之半導體裝置PKG相同，因此此處省略其說明。
其次，圖10係表示半導體裝置PKG之安裝例之剖面圖。圖10中，表示對應於上述圖3之剖面。
於用以安裝半導體裝置PKG之安裝基板(配線基板)PWB之上表面，形成有複數個端子TE。為將半導體裝置PKG安裝於安裝基板PWB上，如圖10所示，將半導體裝置PKG之各引線LD之外部引線部與安裝基板PWB之上表面之各端子TE，經由焊錫SL等之導電性之接合材而接合且電性連接。此時，於半導體裝置PKG之密封部MR之下表面MRb露出的晶片座DP1、DP2之各下表面亦與安裝基板PWB之上表面之端子TE經由焊錫SL等之導電性之接合材而接合且電性連接。搭載有半導體晶片CP2之晶片座DP2之下表面亦可不連接於安裝基板 PWB之端子TE，於連接於安裝基板PWB之端子TE之情形時，可使半導體晶片CP2之發熱經由晶片座DP2而散熱至安裝基板PWB。另一方面，如上所述，半導體晶片CP1之背面電極BE係經由導電性之上述接著層BD1而電性連接於晶片座DP1，因此將安裝基板PWB之複數個端子TE中之應與半導體晶片CP1之背面電極BE連接的端子TE1，經由焊錫SL等之導電性之接合材而連接於在密封部MR之下表面MRb露出之晶片座DP1(之下表面)。藉此，可將安裝基板PWB之複數個端子TE1經由晶片座DP1而電性連接於半導體晶片CP1之背面電極BE。又，伴隨於此，亦可將半導體晶片CP1之發熱經由晶片座DP1而散熱至安裝基板PWB。
如此，於半導體裝置PKG中，各引線LD(LD1、LD2)之外部引線部與於密封部MR之下表面MRb露出之晶片座DP1可作為半導體裝置PKG之外部連接用端子部(外部端子)而發揮功能。
又，為製造本實施形態之半導體裝置PKG，可使用例如如下之方法。即，準備一體連結有上述晶片座DP1、DP2及複數根引線LD之引線框架後，進行黏晶步驟，將半導體晶片CP1、CP2經由接合材(該接合材為上述接著層BD1、BD2)而搭載接合於該引線框架之上述晶片座DP1、DP2上。繼而，進行打線接合步驟，將半導體晶片CP1之焊墊電極PD與半導體晶片CP2之焊墊電極PD2之間、及半導體晶片CP2之焊墊電極PD2與上述引線LD2之間經由上述接線BW而連接。並且，將半導體晶片CP1之源極用之焊墊電極PDS1、PDS2與上述引線LD1之間經由上述金屬板MPL1、MPL2而連接。其後，進行鑄模步驟，形成上述密封部MR後，將上述晶片座DP1、DP2及引線LD自引線框架分離(切斷)，並對引線LD之外部引線部進行彎折加工，藉此可製造半導體裝置PKG。
<關於半導體裝置之電路構成>
其次，對半導體裝置PKG之電路構成進行說明。圖11係表示半導體裝置PKG之使用例之電路方塊圖。圖11中，以虛線包圍之部分為由半導體裝置PKG所構成之部分，以單點劃線包圍之部分為由半導體晶片CP1所構成之部分，以雙點劃線包圍之部分為由半導體晶片CP2所構成之部分。
如圖11所示，半導體裝置PKG包含開關用之兩個功率MOSFET(MOSFET：Metal Oxide Semiconductor Field Effect Transistor)Q1、Q2、與控制電路(驅動電路)DR。功率MOSFETQ1、Q2係藉由控制電路DR而控制，控制電路DR亦具備用以驅動功率MOSFETQ1、Q2之驅動電路(Driver Circuit)之功能。功率MOSFETQ1與功率MOSFETQ2係(藉由控制電路DR而)彼此獨立地被控制。
本實施形態中，功率MOSFETQ1(第1電路)與功率MOSFETQ2(第2電路)係內置於同一半導體晶片CP1內，控制電路DR係內置於其他半導體晶片CP2內。因此，功率MOSFETQ1(第1電路)與功率MOSFETQ2(第2電路)為形成於半導體晶片CP1內之電路，控制電路DR為形成於半導體晶片CP2內之電路。由於功率MOSFETQ1之汲極與功率MOSFETQ2之汲極電性連接於半導體晶片CP1之上述背面電極BE，故而彼此電性連接。因此，半導體晶片CP1之上述背面電極BE為功率MOSFETQ1、Q2之汲極用之背面電極。功率MOSFETQ1、Q2之汲極(共用之汲極)係與配置於半導體裝置PKG之外部之電源(電池等)BT連接。另一方面，功率MOSFETQ1之源極與功率MOSFETQ2之源極之間不短路，功率MOSFETQ1之源極係連接於半導體裝置PKG之外部所配置之負載LA1，功率MOSFETQ2之源極係連接於半導體裝置PKG之外部所配置之負載LA2。
功率MOSFETQ1之閘極與功率MOSFETQ2之閘極分別連接於控制電路DR。並且，可藉由自控制電路DR向功率MOSFETQ1之閘極供給 導通信號(使功率MOSFETQ1成為導通狀態之閘極電壓)，而使功率MOSFETQ1成為導通狀態，又，可藉由自控制電路DR向功率MOSFETQ2之閘極供給導通信號(使功率MOSFETQ2成為導通狀態之閘極電壓)，而使功率MOSFETQ2成為導通狀態。
若藉由自控制電路DR向功率MOSFETQ1之閘極供給導通信號，而功率MOSFETQ1成為導通狀態，則電源BT之電壓自功率MOSFETQ1輸出並供給至負載LA1。若藉由自控制電路DR向功率MOSFETQ1之閘極供給斷開信號(或者停止導通信號之供給)，而功率MOSFETQ1成為斷開狀態，則停止自電源BT向負載LA1之電壓供給。又，若藉由自控制電路DR向功率MOSFETQ2之閘極供給導通信號，而功率MOSFETQ2成為導通狀態，則電源BT之電壓自功率MOSFETQ2輸出並供給至負載LA2。若藉由自控制電路DR向功率MOSFETQ2之閘極供給斷開信號(或者停止導通信號之供給)，而功率MOSFETQ2成為斷開狀態，則停止自電源BT向負載LA2之電壓供給。如上所述之半導體晶片CP1之功率MOSFETQ1、Q2之導通/斷開之控制係藉由半導體晶片CP2之控制電路DR而進行。功率MOSFETQ1與功率MOSFETQ2係藉由控制電路DR而獨立地控制，因此可藉由控制電路DR而獨立地控制功率MOSFETQ1之導通/斷開之切換、與功率MOSFETQ2之導通/斷開之切換。
如此，半導體裝置PKG可作為進行自電源BT向負載LA1之電壓施加之導通．斷開之切換、與自電源BT向負載LA2之電壓施加之導通．斷開之切換的開關用之半導體裝置而發揮功能。又，半導體晶片CP1之各功率MOSFETQ1、Q2可作為開關元件(開關元件)而發揮功能。又，由於將功率MOSFETQ1、Q2之輸出供給至負載LA1、LA2，故而亦可將各功率MOSFETQ1、Q2視作輸出電路。又，亦可將半導體晶片CP1視作包含雙系統之輸出電路(即，功率MOSFETQ1與功率MOSFETQ2) 之半導體裝置。
又，於半導體裝置PKG之半導體晶片CP1內，設置有溫度檢測用之二極體DD1、DD2。二極體DD1為用以檢測功率MOSFETQ1之溫度之二極體(電路)，亦可將其視作用以檢測功率MOSFETQ1之發熱之二極體(電路)，為了可檢測功率MOSFETQ1之溫度(發熱)，將其配置於半導體晶片CP1之功率MOSFETQ1之附近。二極體DD2為用以檢測功率MOSFETQ2之溫度之二極體(電路)，亦可將其視作用以檢測功率MOSFETQ2之發熱之二極體(電路)，為了可檢測功率MOSFETQ2之溫度(發熱)，將其配置於半導體晶片CP1之功率MOSFETQ2之附近。又，亦可將二極體DD1、DD2視作溫度檢測電路。
二極體DD1、DD2之各陽極及各陰極分別連接於控制電路DR。二極體DD1、DD2係根據溫度而電壓-電流特性發生變化，因此藉由檢測(監控)各二極體DD1、DD2之電壓-電流特性，而可檢測半導體晶片CP1中之各二極體DD1、DD2之溫度(對應於半導體晶片CP1中之配置有各二極體DD1、DD2之區域之溫度)。因此，於半導體晶片CP1中，藉由於功率MOSFETQ1之附近配置二極體DD1，而可利用二極體DD1檢測功率MOSFETQ1之溫度(發熱)，且藉由於功率MOSFETQ2之附近配置二極體DD2，而可利用二極體DD2檢測功率MOSFETQ2之溫度(發熱)。
例如，於各二極體DD1、DD2中流動固恆定電流之狀態下檢測(監控)各二極體DD1、DD2之電壓(陽極及陰極間之電壓)，根據該電壓值，可獲知各二極體DD1、DD2之溫度。即，於各二極體DD1、DD2中，溫度越高，流動固恆定電流時之電壓越低，因此可利用該電壓檢測各二極體DD1、DD2之溫度。向各二極體DD1、DD2之恆定電流之供給及各二極體DD1、DD2之電壓(陽極及陰極間之電壓)之檢測係藉由半導體晶片CP2之控制電路DR而進行。又，亦可於對各二極體 DD1、DD2施加固定電壓之狀態下檢測(監控)各二極體DD1、DD2之電流(陽極及陰極間之電流)，根據該電流值而獲知各二極體DD1、DD2之溫度。
因此，於功率MOSFETQ1過度地發熱而二極體DD1之溫度高於特定之上限溫度(例如於二極體DD1中流動固定電流之狀態下，二極體DD1之陽極及陰極間之電壓低於特定之下限電壓)時，控制電路DR向功率MOSFETQ1之閘極供給斷開信號(或者停止導通信號之供給)，藉此將功率MOSFETQ1切換為斷開狀態。又，於功率MOSFETQ2過度地發熱而二極體DD2之溫度高於特定之上限溫度(例如於二極體DD2中流動固定電流之狀態下，二極體DD2之陽極及陰極間之電壓低於特定之下限電壓)時，控制電路DR向功率MOSFETQ2之閘極供給斷開信號(或者停止導通信號之供給)，藉此將功率MOSFETQ2切換為斷開狀態。藉此，於功率MOSFETQ1之過度發熱時，可利用二極體DD1對該情形進行檢測，而迅速地將功率MOSFETQ1切換為斷開狀態，又，於功率MOSFETQ2之過度發熱時，可利用二極體DD2對該情形進行檢測，而迅速地將功率MOSFETQ2切換為斷開狀態。
例如，於使功率MOSFETQ1導通而自電源BT對負載LA1施加電壓之狀態下，若負載LA1短路，則導致功率MOSFETQ1中流動大電流(較通常動作時更大之電流)，而功率MOSFETQ1過度地發熱。藉由以二極體DD1檢測由該功率MOSFETQ1之過度發熱所引起之溫度上升，而於負載LA1短路時，可迅速地將功率MOSFETQ1切換為斷開狀態。同樣，於使功率MOSFETQ2導通而自電源BT對負載LA2施加電壓之狀態下，若負載LA2短路，則導致功率MOSFETQ2中流動大電流(較通常動作時更大之電流)，而功率MOSFETQ2過度地發熱。藉由以二極體DD2檢測由該功率MOSFETQ2之過度發熱所引起之溫度上升，而於負載LA2短路時，可迅速地將功率MOSFETQ2切換為斷開狀態。
作為負載LA1、LA2，可使用期望經由開關用之半導體裝置PKG而連接於電源BT之任意之電子裝置(或電子零件)。此時，若將期望連接於同一電源BT之一對電子裝置(或電子零件)用作負載LA1、LA2，則本實施形態之半導體裝置PKG尤其有用。又，若將構成大致相同且期望獨立地控制之一對電子裝置(或電子零件)用作負載LA1、LA2，則本實施形態之半導體裝置PKG尤其有用。又，若為車載用(汽車用)，則多為構成大致相同且期望獨立地控制之一對電子裝置(其等為負載LA1、LA2)，因此本實施形態之半導體裝置PKG若用作車載用(汽車用)，則尤其有用。於車載用途之情形時，例如可將燈或馬達等用作負載LA1、LA2。此時之馬達，可例示例如電動車窗用之馬達或後視鏡用之馬達等。
又，本實施形態之半導體裝置PKG係藉由於半導體晶片CP1中內置二極體DD1、DD2，而於功率MOSFETQ1、Q2之過度發熱時可迅速地將功率MOSFETQ1、Q2切換為斷開狀態，因此若用於車載用(汽車用)等之要求較高之可靠性之半導體裝置，則尤其有用。
<關於半導體晶片之佈局>
其次，一面參照圖12及圖13，一面對半導體晶片CP1之晶片佈局進行說明。
圖12及圖13係表示半導體晶片CP1之晶片佈局之平面圖(俯視圖)，且表示半導體晶片CP1之表面側(即，形成有焊墊電極PD之側之主面)。圖12係表示設置有保護環GR之情形，圖13係表示未設置保護環之情形。再者，圖12及圖13為平面圖，但為了易於理解，而對於焊墊電極PD、形成有二極體DD1、DD2之區域、及保護環GR附上影線加以表示。又，二極體DD1、DD2與保護環GR實際上由後述之保護膜12覆蓋，但圖12及圖13中透視而表示。
本實施形態之半導體晶片CP1為以上述方式形成有功率 MOSFETQ1、Q2之半導體晶片，且如圖12及圖13所示，包含：形成有對應於上述功率MOSFETQ1之縱型之功率MOSFET的第1MOSFET區域RG1、與形成有對應於上述功率MOSFETQ2之縱型之功率MOSFET的第2MOSFET區域RG2。第1MOSFET區域RG1與第2MOSFET區域RG2係於半導體晶片CP1之兩側排列配置，且藉由元件分離用之絕緣膜等而彼此電氣性地分離。即，於俯視時半導體晶片CP1之大致一半為第1MOSFET區域RG1，剩餘之大致一半為第2MOSFET區域RG2。
更具體地進行說明，則於俯視時將半導體晶片CP1於半導體晶片CP1之相對向之兩邊SD1、SD2間均等地分為兩個區塊(區域)時，一方成為第1MOSFET區域RG1，於其上形成有對應於上述功率MOSFETQ1之縱型之功率MOSFET，另一方成為第2MOSFET區域RG2，於其上形成有對應於上述功率MOSFETQ2之縱型之功率MOSFET。即，於俯視時，夾持半導體晶片CP1之主面之中心線CL，而單側(邊SD1側)成為第1MOSFET區域RG1，另一單側(邊SD2側)成為第2MOSFET區域RG2。此處，中心線CL為虛擬線，於圖13及後述之圖23~圖25中由雙點劃線表示。再者，圖12中，為防止看不清圖式，省略了中心線CL之圖示，但圖12中，中心線CL亦位於與圖13相同之位置。中心線CL為將邊SD3之中心與邊SD4之中心連結之虛擬線，因此與邊SD1、SD2平行。中心線CL亦可為於邊SD1與邊SD2之間將半導體晶片CP1二等分之線。第1MOSFET區域RG1與第2MOSFET區域RG2之邊界與該中心線CL大致一致。
再者，半導體晶片CP1具有矩形狀之平面矩形狀，且包含構成該矩形之4條邊SD1、SD2、SD3、SD4，其中邊SD1與邊SD2彼此對向，邊SD3與邊SD4彼此對向，邊SD1與邊SD3、SD4彼此交叉，邊SD2與邊SD3、SD4彼此交叉。換言之，邊SD3與邊SD1、SD2彼此交叉，邊 SD4與邊SD1、SD2彼此交叉。邊SD1、SD2，SD3、SD4構成半導體晶片CP1之主面(此處為表面)之外周，若俯視時，則半導體晶片CP1之各邊SD1、SD2、SD3、SD4對應於半導體晶片CP1之各側面。
於半導體晶片CP1中，對應於功率MOSFETQ1之縱型之功率MOSFET形成於第1MOSFET區域RG1，且未形成於第2MOSFET區域RG2，又，對應於功率MOSFETQ2之縱型之功率MOSFET形成於第2MOSFET區域RG2，且未形成於第1MOSFET區域RG1。又，於半導體晶片CP1中，二極體DD1形成於第1MOSFET區域RG1，二極體DD2形成於第2MOSFET區域RG2。
然而，對應於功率MOSFETQ1之縱型之功率MOSFET係遍及第1MOSFET區域RG1之大部分面積而形成，而並非形成於第1MOSFET區域RG1之整個區域，於配置有二極體DD1之區域、配置有除源極用之焊墊電極PDS1以外之焊墊電極PD之區域、及配置有保護環GR之區域，未形成縱型之功率MOSFET。同樣，對應於功率MOSFETQ2之縱型之功率MOSFET係遍及第2MOSFET區域RG2之大部分面積而形成，而並非形成於第2MOSFET區域RG2之整個區域，於配置有二極體DD2之區域、配置有除源極用之焊墊電極PDS2以外之焊墊電極PD之區域、及配置有保護環GR之區域，未形成縱型之功率MOSFET。於圖12及圖13中，將形成有對應於功率MOSFETQ1之縱型之功率MOSFET的區域，以附有符號Q1之虛線包圍而模式性地表示，將形成有對應於功率MOSFETQ2之縱型之功率MOSFET的區域，以附有符號Q2之虛線包圍而模式性地表示。
如圖12及圖13所示，於半導體晶片CP1之表面，形成有複數個焊墊電極PD。各焊墊電極PD係由自形成於半導體晶片CP1之表面保護膜(對應於後述之保護膜12)之開口部(對應於後述之開口部13)露出的導電體膜(導電體膜圖案)所形成。
如上所述，半導體晶片CP1之複數個焊墊電極PD包含源極用之焊墊電極PDS1、PDS2，除此以外，亦包含閘極用之焊墊電極PDG1、PDG2、陽極用之焊墊電極PDA1、PDA2、陰極用之焊墊電極PDC1、PDC2、感測源極用之焊墊電極PDN1、PDN2、及感測凱式溫度(Kelvin)用之焊墊電極PDK1、PDK2。
於半導體晶片CP1之表面，源極用之焊墊電極PDS1、閘極用之焊墊電極PDG1、陽極用之焊墊電極PDA1、陰極用之焊墊電極PDC1、感測源極用之焊墊電極PDN1、及感測凱式溫度用之焊墊電極PDK1係配置(形成)於第1MOSFET區域RG1。又，於半導體晶片CP1之表面，源極用之焊墊電極PDS2、閘極用之焊墊電極PDG2、陽極用之焊墊電極PDA2、陰極用之焊墊電極PDC2、感測源極用之焊墊電極PDN2、及感測凱式溫度用之焊墊電極PDK2係配置(形成)於第2MOSFET區域RG2。
配置於第1MOSFET區域RG1之焊墊電極(接合墊)PDS1係與形成於第1MOSFET區域RG1之功率MOSFET(Q1)之源極電性連接。配置於第1MOSFET區域RG1之焊墊電極(接合墊)PDG1係與形成於第1MOSFET區域RG1之功率MOSFET(Q1)之閘極電性連接。配置於第1MOSFET區域RG1之焊墊電極(接合墊)PDA1係與形成於第1MOSFET區域RG1之二極體(DD1)之陽極電性連接。配置於第1MOSFET區域RG1之焊墊電極(接合墊)PDC1係與形成於第1MOSFET區域RG1之二極體(DD1)之陰極電性連接。
配置於第1MOSFET區域RG1之焊墊電極(接合墊)PDN1為用以檢測(監控)形成於第1MOSFET區域RG1之功率MOSFET(Q1)之源極電壓(電位)的焊墊電極(感測源極用之焊墊電極)，其與形成於第1MOSFET區域RG1之功率MOSFET(Q1)之源極電性連接。配置於第1MOSFET區域RG1之焊墊電極(接合墊)PDK1為用以檢測(監控)形成於第1MOSFET 區域RG1之功率MOSFET(Q1)之源極電流的焊墊電極(感測凱式溫度用之焊墊電極)，其與形成於第1MOSFET區域RG1之焊墊電極PDS1(PD)電性連接。
又，配置於第2MOSFET區域RG2之焊墊電極(接合墊)PDS2係與形成於第2MOSFET區域RG2之功率MOSFET(Q2)之源極電性連接。配置於第2MOSFET區域RG2之焊墊電極(接合墊)PDG2係與形成於第2MOSFET區域RG2之功率MOSFET(Q2)之閘極電性連接。配置於第2MOSFET區域RG2之焊墊電極(接合墊)PDA2係與形成於第2MOSFET區域RG2之二極體(DD2)之陽極電性連接。配置於第2MOSFET區域RG2之焊墊電極(接合墊)PDC2係與形成於第2MOSFET區域RG2之二極體(DD2)之陰極電性連接。
配置於第2MOSFET區域RG2之焊墊電極(接合墊)PDN2為用以檢測(監控)形成於第2MOSFET區域RG2之功率MOSFET(Q2)之源極電壓(電位)的焊墊電極(感測源極用之焊墊電極)，其與形成於第2MOSFET區域RG2之功率MOSFET(Q2)之源極電性連接。配置於第2MOSFET區域RG2之焊墊電極(接合墊)PDK2為用以檢測(監控)形成於第2MOSFET區域RG2之功率MOSFET(Q2)之源極電流的焊墊電極(感測凱式溫度用之焊墊電極)，其與形成於第2MOSFET區域RG2之焊墊電極PDS2(PD)電性連接。
如此，形成於半導體晶片CP1之表面之複數個焊墊電極PD中的經由半導體晶片CP1之內部配線而與形成於第1MOSFET區域RG1之元件或電路電性連接之焊墊電極PD係於半導體晶片CP1之表面，配置於第1MOSFET區域RG1。又，形成於半導體晶片CP1之表面之複數個焊墊電極PD中的經由半導體晶片CP1之內部配線而與形成於第2MOSFET區域RG2之元件或電路電性連接之焊墊電極PD係於半導體晶片CP1之表面，配置於第2MOSFET區域RG2。
又，於半導體晶片CP1之整個背面形成有上述背面電極BE，該背面電極BE係與形成於第1MOSFET區域RG1之功率MOSFET(Q1)之汲極、及形成於第2MOSFET區域RG2之功率MOSFET(Q2)之汲極兩者電性連接。
又，於圖12之情形時，於半導體晶片CP1之主面，在第1MOSFET區域RG1之外周與第2MOSFET區域RG2之外周形成有保護環GR。即，於半導體晶片CP1之第1MOSFET區域RG1，在由保護環GR所包圍之區域內，配置有對應於上述功率MOSFETQ1之縱型之功率MOSFET、二極體DD1、及應配置於第1MOSFET區域RG1之焊墊電極PD。又，於半導體晶片CP1之第2MOSFET區域RG2，在由保護環GR所包圍之區域內，配置有對應於上述功率MOSFETQ2之縱型之功率MOSFET、二極體DD2、及應配置於第2MOSFET區域RG2之焊墊電極PD。於半導體晶片CP1中，保護環GR係由與構成焊墊電極PD之導電體層(導電體膜)同層之導電體層(導電體膜)所形成，但與焊墊電極PD分離。保護環GR係由半導體晶片CP1之表面保護膜(對應於後述之保護膜12)覆蓋，因此保護環GR未於半導體晶片CP1之表面露出。
<關於半導體晶片之構造>
其次，對形成有上述功率MOSFETQ1、Q2及二極體DD1、DD2之半導體晶片CP1之構成進行更詳細之說明。
圖14~圖18係半導體晶片CP1之主要部分剖面圖。其中，圖14中，表示上述第1MOSFET區域RG1之一部分之剖面圖，具體而言，圖14中，表示將閘極用之焊墊電極PDG1與源極用之焊墊電極PDS1兩者橫切之剖面圖，圖12所示之B1-B1線之剖面圖大致對應於圖14。又，圖15中，表示上述第2MOSFET區域RG2之一部分之剖面圖，具體而言，圖15中，表示將閘極用之焊墊電極PDG2與源極用之焊墊電極PDS2兩者橫切之剖面圖，圖12所示之B2-B2線之剖面圖大致對應於 圖15。又，圖16表示第1MOSFET區域RG1之一部分之剖面圖，具體而言，圖16中，表示將二極體DD1與陽極用之焊墊電極PDA1橫切之剖面圖。又，圖17表示第2MOSFET區域RG2之一部分之剖面圖，具體而言，圖17中，表示將二極體DD2與陽極用之焊墊電極PDA2橫切之剖面圖。又，圖18表示將第1MOSFET區域RG1與第2MOSFET區域RG2之邊界橫切之剖面圖，圖12所示之B3-B3線之剖面圖大致對應於圖18。
上述功率MOSFETQ1、Q2及上述二極體DD1、DD2係形成於構成半導體晶片CP1之半導體基板(以下，僅稱為基板)1之主面。如圖14~圖18所示，基板1包含：包含例如導入有砷(As)之n+型之單晶矽等之基板本體(半導體基板、半導體晶圓)1a；及形成於基板本體1a之主面上之包含例如n-型之矽單晶的磊晶層(半導體層)1b。因此，基板1為所謂之磊晶晶圓。於該磊晶層1b之主面，形成有包含例如氧化矽等之場絕緣膜(元件分離區域)2。場絕緣膜2係由氧化矽等絕緣體所形成，可作為用以規定(劃定)活性區域之元件分離區域而發揮功能。
於第1MOSFET區域RG1中，在由該場絕緣膜2與其下層之p型井PWL所包圍之活性區域，形成有構成功率MOSFETQ1之複數個單位電晶體單元，功率MOSFETQ1係藉由將設置於第1MOSFET區域RG1之該等複數個單位電晶體單元並列連接而形成。同樣，於上述第2MOSFET區域RG2中，在由該場絕緣膜2與其下層之p型井PWL所包圍之活性區域，形成有構成功率MOSFETQ2之複數個單位電晶體單元，功率MOSFETQ2係藉由將設置於第2MOSFET區域RG2之該等複數個單位電晶體單元並列連接而形成。各單位電晶體單元係由例如溝槽閘極構造之n通道型之功率MOSFET所形成。
上述基板本體1a及磊晶層1b具有作為上述單位電晶體單元之汲極區域之功能。於基板1(半導體晶片CP1)之背面，形成有汲極電極用之 背面電極(背面汲極電極、汲極電極)BE。該背面電極BE係例如自基板1之背面起依序堆積鈦(Ti)層、鎳(Ni)層及金(Au)層而形成。於上述半導體裝置PKG中，半導體晶片CP1之該背面電極BE係經由上述接著層BD1而與上述晶片座DP1接合且電性連接。
又，形成於磊晶層1b中之p型之半導體區域3具有作為上述單位電晶體單元之通道形成區域之功能。進而，形成於該p型之半導體區域3之上部的n+型之半導體區域4具有作為上述單位電晶體單元之源極區域之功能。因此，半導體區域4為源極用之半導體區域。
又，於基板1內，形成有自其主面起於基板1之厚度方向上延伸之溝槽5。溝槽5係以下述方式形成：自n+型之半導體區域4之上表面起貫通n+型之半導體區域4及p型之半導體區域3，且於其下層之磊晶層1b中終止。於該溝槽5之底面及側面，形成有包含氧化矽等之閘極絕緣膜6。又，於溝槽5內，隔著上述閘極絕緣膜6而埋入有閘極電極7。閘極電極7包含例如導入有n型雜質(例如磷)之多晶矽膜。閘極電極7具有作為上述單位電晶體單元之閘極電極之功能。
於場絕緣膜2上之一部分，亦形成有包含與閘極電極7同一層之導電性膜之閘極引出用之配線部7a，閘極電極7與閘極引出用之配線部7a係一體形成且彼此電性連接。再者，於圖14之剖面圖中未表示之區域中，第1MOSFET區域RG1之各閘極電極7係與第1MOSFET區域RG1之閘極引出用之配線部7a一體連接，又，於圖15之剖面圖中未表示之區域中，第2MOSFET區域RG2之各閘極電極7係與第2MOSFET區域RG2之閘極引出用之配線部7a一體連接。閘極引出用之配線部7a係經由覆蓋其之絕緣膜8中所形成之接觸孔(開口部、貫通孔)9a而與閘極配線10G電性連接。
另一方面，源極配線10S係經由絕緣膜8中所形成之接觸孔(開口部、貫通孔)9b而與源極用之n+型之半導體區域4電性連接。又，上述 源極配線10S係與於p型之半導體區域3之上部且n+型之半導體區域4之鄰接間所形成的p+型之半導體區域11電性連接，並經由其而與通道形成用之p型之半導體區域3電性連接。
又，如圖16及圖17所示，於場絕緣膜(元件分離區域)2上，形成有二極體形成用之多晶矽膜21。該多晶矽膜21包含導入有n型雜質(例如磷)之n型矽部分(n型矽區域)21a、與導入有p型雜質(例如硼)之p型矽部分(p型矽區域)21b，n型矽部分21a與p型矽部分21b彼此鄰接，且於p型矽部分21b與n型矽部分21a之界面形成有PN接面。多晶矽膜21亦可由與閘極電極7或閘極引出用之配線部7a同一層之導電性膜所形成，但多晶矽膜21與閘極電極7(及閘極引出用之配線部7a)彼此分離，未電性連接。
藉由於p型矽部分21b與n型矽部分21a之間(界面)形成PN接面，而形成二極體DD1或二極體DD2。即，形成於第1MOSFET區域RG1之多晶矽膜21之p型矽部分21b成為二極體DD1之陽極，形成於第1MOSFET區域RG1之該多晶矽膜21之n型矽部分21a成為二極體DD1之陰極。又，形成於第2MOSFET區域RG2之多晶矽膜21之p型矽部分21b成為二極體DD2之陽極，形成於第2MOSFET區域RG2之該多晶矽膜21之n型矽部分21a成為二極體DD2之陰極。形成於第1MOSFET區域RG1之多晶矽膜21(即，形成二極體DD1之多晶矽膜21)與形成於第2MOSFET區域RG2之多晶矽膜21(即，形成二極體DD2之多晶矽膜21)係由同一層之導電性膜(多晶矽膜)所形成，但彼此分離，未電性連接。
於製造半導體晶片CP1時，於多晶矽膜21形成n型矽部分21a與p型矽部分21b，可採用將以光微影法形成之光阻圖案用作離子注入阻止遮罩之離子注入等。舉一例進行說明，則例如於基板1之整個主面形成多晶矽膜之後，於該多晶矽膜中之應導入n型雜質之區域內離子 注入n型雜質(例如磷等)，於應導入p型雜質之區域內離子注入p型雜質(例如硼等)。此時，於n型雜質之離子注入時，預先以光阻圖案覆蓋應導入p型雜質之區域，於p型雜質之離子注入時，預先以光阻圖案覆蓋應導入n型雜質之區域。此處，應導入n型雜質之區域包含上述閘極電極7、配線部7a及n型矽部分21a之形成預定區域，應導入p型雜質之區域包含上述p型矽部分21b之形成預定區域。其後，採用光微影法及乾式蝕刻法將上述多晶矽膜圖案化，藉此可形成包含經圖案化之上述多晶矽之上述閘極電極7、配線部7a及多晶矽膜21。
陽極配線10A係經由絕緣膜8中所形成之接觸孔(開口部、貫通孔)9c而與多晶矽膜21之p型矽部分21b電性連接。陰極配線10C係經由絕緣膜8中所形成之接觸孔(開口部、貫通孔)9d而與多晶矽膜21之n型矽部分21a電性連接。
閘極配線10G、源極配線10S、陽極配線10A及陰極配線10C係藉由下述方式形成：於形成有接觸孔9a、9b、9c、9d(及後述之接觸孔9e)之絕緣膜8上以填埋接觸孔9a、9b、9c、9d(及後述之接觸孔9e)之方式形成導電體膜22，並將該導電體膜22圖案化。即，閘極配線10G、源極配線10S、陽極配線10A及陰極配線10C係由經圖案化之導電體膜22所形成。又，亦可將經圖案化之導電體膜22視作配線。導電體膜22包含金屬膜，較佳為包含鋁膜或鋁合金膜。因此，閘極配線10G、源極配線10S、陽極配線10A及陰極配線10C包含同層之導電體膜22，但彼此分離。
保護環GR亦由經圖案化之導電體膜22所形成。即，保護環GR包含與閘極配線10G、源極配線10S、陽極配線10A及陰極配線10C同層之導電體膜22，但彼此分離。保護環GR係於絕緣膜8上延伸，且經由絕緣膜8中所形成之接觸孔(開口部、貫通孔)9e而與基板1(磊晶層1b)電性連接。
導電體膜22(包括閘極配線10G、源極配線10S、陽極配線10A、陰極配線10C及保護環GR)係由包含聚醯亞胺樹脂等之絕緣性之保護膜(絕緣膜)12覆蓋。即，於絕緣膜8上，以覆蓋導電體膜22(包括閘極配線10G、源極配線10S、陽極配線10A、陰極配線10C及保護環GR)之方式形成有保護膜12。該保護膜12為半導體晶片CP1之最上層之膜(絕緣膜)。保護膜12中形成有複數個開口部13，自各開口部13露出有導電體膜22之一部分。自開口部13露出之導電體膜22成為焊墊電極PD。
即，於第1MOSFET區域RG1中，藉由自開口部13露出之閘極配線10G而形成有上述功率MOSFETQ1之閘極用之焊墊電極PDG1，於第2MOSFET區域RG2中，藉由自開口部13露出之閘極配線10G而形成有上述功率MOSFETQ2之閘極用之焊墊電極PDG2。再者，於半導體晶片CP1中，第1MOSFET區域RG1中之閘極配線10G與第2MOSFET區域RG2中之閘極配線10G彼此分離且未電性連接，因此焊墊電極PDG1與焊墊電極PDG2之間未電性連接。
又，於第1MOSFET區域RG1中，藉由自開口部13露出之源極配線10S而形成有上述功率MOSFETQ1之源極用之焊墊電極PDS1，於第2MOSFET區域RG2中，藉由自開口部13露出之源極配線10S而形成有上述功率MOSFETQ2之源極用之焊墊電極PDS2。再者，於半導體晶片CP1中，第1MOSFET區域RG1中之源極配線10S與第2MOSFET區域RG2中之源極配線10S彼此分離且未電性連接，因此焊墊電極PDS1與焊墊電極PDS2之間未電性連接。
又，於第1MOSFET區域RG1中，藉由自開口部13露出之陽極配線10A而形成有上述二極體DD1之陽極用之焊墊電極PDA1，於第2MOSFET區域RG2中，藉由自開口部13露出之陽極配線10A而形成有上述二極體DD2之陽極用之焊墊電極PDA2。再者，於半導體晶片CP1 中，第1MOSFET區域RG1中之陽極配線10A與第2MOSFET區域RG2中之陽極配線10A彼此分離且未電性連接，因此焊墊電極PDA1與焊墊電極PDA2之間未電性連接。
又，於第1MOSFET區域RG1中，藉由自開口部13露出之陰極配線10C而形成有上述二極體DD1之陰極用之上述焊墊電極PDC1，於第2MOSFET區域RG2中，藉由自開口部13露出之陰極配線10C而形成有上述二極體DD1之陰極用之上述焊墊電極PDC2(焊墊電極PDC1、PDC2未表示於圖14~圖18之剖面圖中)。再者，於半導體晶片CP1中，第1MOSFET區域RG1中之陰極配線10C與第2MOSFET區域RG2中之陰極配線10C彼此分離且未電性連接，因此焊墊電極PDC1與焊墊電極PDC2之間未電性連接。
又，感測源極用之上述焊墊電極PDN1、PDN2及感測凱式溫度用之上述焊墊電極PDK1、PDK2亦藉由導電體膜22自開口部13露出而形成。
亦有時於焊墊電極PD(包括焊墊電極PDS1、PDS2、PDG1、PDG2、PDA1、PDA2、PDC1、PDC2、PDN1、PDN2、PDK1、PDK2)之表面(即，於開口部13之底部露出之部分之導電體膜22上)，以鍍敷法等形成金屬層14。該金屬層14包含例如自下起依序形成之銅(Cu)膜、鎳(Ni)膜及金(Au)膜之積層膜，或自下起依序形成之鈦(Ti)膜、鎳(Ni)膜及金(Au)膜之積層膜等。藉由於焊墊電極PD之表面形成金屬層14，可抑制或防止導電體膜22之鋁之表面之氧化。
於半導體裝置PKG中，如根據上述圖3~圖6等亦可知，於半導體晶片CP1之複數個焊墊電極PD中之焊墊電極PDS1、PDS2上接合金屬板MPL1、MPL2，於除焊墊電極PDS1、PDS2以外之焊墊電極PD(PDG1、PDG2、PDA1、PDA2、PDC1、PDC2、PDN1、PDN2、PDK1、PDK2)上連接接線BW。
於此種構成之半導體晶片CP1中，上述功率MOSFETQ1、Q2之單位電晶體之動作電流係於汲極用之磊晶層1b與源極用之n+型之半導體區域4之間，沿著閘極電極7之側面(即，溝槽5之側面)在基板1之厚度方向上流動。即，通道係沿著半導體晶片CP1之厚度方向而形成。
如此，半導體晶片CP1為形成有具有溝槽型閘極構造之縱型之MOSFET(功率MOSFET)的半導體晶片，上述功率MOSFETQ1、Q2分別由溝槽閘極型MISFET所形成。此處，所謂縱型之MOSFET，係對應於源極．汲極間之電流於半導體基板(基板1)之厚度方向(與半導體基板之主面大致垂直之方向)上流動之MOSFET。又，此處，作為上述功率MOSFETQ1、Q2，對形成有n通道型之功率MOSFET之情形進行了說明，但亦可使n型與p型之導電型顛倒等，而作為上述功率MOSFETQ1、Q2，形成p通道型之功率MOSFET。
<關於半導體晶片中之二極體之位置>
其次，對半導體晶片CP1中之二極體DD1、DD2之位置進行更詳細之說明。
圖19係表示第1比較例之半導體晶片CP101a、CP101b之晶片佈局之平面圖(俯視圖)，圖20係表示第2比較例之半導體晶片CP201之晶片佈局之平面圖(俯視圖)，且均相當於上述圖13。再者，圖19及圖20為平面圖，但為了易於理解，對於源極用之焊墊電極PDS101、PDS102、與形成有二極體DD1、DD2之區域附上影線加以表示。然而，圖19及圖20中，關於除源極用之焊墊電極PDS101、PDS102以外之焊墊電極，省略了圖示。
圖19所示之第1比較例之半導體晶片CP101a、CP101b中之半導體晶片CP101a為形成有上述功率MOSFETQ1之半導體晶片，半導體晶片CP101b為形成有上述功率MOSFETQ2之半導體晶片。即，與將上述功率MOSFETQ1、Q2單晶片化之本實施形態不同，於第1比較例 中，將上述功率MOSFETQ1、Q2以兩個半導體晶片CP101a、CP101b構成，上述功率MOSFETQ1由半導體晶片CP101a構成，_上述功率MOSFETQ2由半導體晶片CP101b構成。並且，半導體晶片CP101a中亦內置有上述二極體DD1，半導體晶片CP101b中亦內置有上述二極體DD2。
再者，圖19及圖20所示之焊墊電極PDS101為電性連接於功率MOSFETQ1之源極之焊墊電極(接合墊)，圖19及圖20所示之焊墊電極PDS102為電性連接於功率MOSFETQ2之源極之焊墊電極(接合墊)。又，圖19及圖20中，將形成有對應於功率MOSFETQ1之縱型之功率MOSFET的區域，以附有符號Q1之虛線包圍而模式性地表示，將形成有對應於功率MOSFETQ2之縱型之功率MOSFET的區域，以附有符號Q2之虛線包圍而模式性地表示。
然而，如圖19所示，於將上述功率MOSFETQ1、Q2以兩個半導體晶片CP101a、CP101b構成之第1比較例之情形時，產生如下課題。
即，於將功率MOSFETQ1、Q2以兩個半導體晶片CP101a、CP101b構成之情形時，考慮有將半導體晶片CP101a與半導體晶片CP101b分別封裝化。於此情形時，包含上述功率MOSFETQ1、Q2作為開關元件之電子裝置中，存在包含半導體晶片CP101a之半導體封裝與包含半導體晶片CP101b之半導體封裝。其會使構成包含上述功率MOSFETQ1、Q2作為開關元件之電子裝置之零件數增加，而導致成本之增大，並且增大該電子裝置整體之尺寸。又，亦考慮有將半導體晶片CP101a與半導體晶片CP101b單一封裝化。於此情形時，半導體封裝包含半導體晶片CP101a與半導體晶片CP101b兩者，因此半導體封裝本身之尺寸變大。其亦會使包含上述功率MOSFETQ1、Q2作為開關元件之電子裝置之尺寸增大。又，為構成上述功率MOSFETQ1、Q2而使用兩個半導體晶片CP101a、CP101b，因此使用 之半導體晶片之數變多，而導致成本之增大。
因此，考慮有將上述功率MOSFETQ1、Q2單晶片化。本實施形態之半導體晶片CP1與上述圖20所示之第2比較例之半導體晶片CCP201均為將上述功率MOSFETQ1、Q2單晶片化(即，使上述功率MOSFETQ1、Q2內置於1個半導體晶片中)者。
藉由將上述功率MOSFETQ1、Q2單晶片化，而使該半導體晶片封裝化之1個半導體封裝成為包含上述功率MOSFETQ1、Q2者，因此可減少構成將功率MOSFETQ1、Q2作為開關元件之電子裝置之零件數，而抑制成本，並且可減小該電子裝置整體之尺寸。又，藉由將功率MOSFETQ1、Q2單晶片化，可減小包含功率MOSFETQ1、Q2之半導體封裝之尺寸，且亦可降低成本。又，使用之半導體晶片之數亦較少即可，因此就此方面而言亦可降低成本。
另外，如上所述，為檢測由功率MOSFETQ1、Q2之過度發熱所引起之溫度上升，使用有二極體DD1、DD2。於如上述第1比較例般將功率MOSFETQ1、Q2以兩個半導體晶片CP101a、CP101b構成之情形時，如圖19所示，於形成有功率MOSFETQ1之半導體晶片CP101a中亦內置二極體DD1，於形成有功率MOSFETQ2之半導體晶片CP101b中亦內置二極體DD2。藉此，於半導體晶片CP101a中，可利用二極體DD1檢測由功率MOSFETQ1之過度發熱所引起之溫度上升，又，於半導體晶片CP101b中，可利用二極體DD2檢測由功率MOSFETQ2之過度發熱所引起之溫度上升。
於如上述第1比較例般將功率MOSFETQ1、Q2以兩個半導體晶片CP101a、CP101b構成之情形時，理想的是半導體晶片CP101a與半導體晶片CP101b使用相同構成之半導體晶片。其原因在於，於該情形時可使用半導體晶圓製造相同構成之複數個半導體晶片後，自該複數個半導體晶片選擇任意之兩個半導體晶片，將一方設為半導體晶片 CP101a，將另一方設為半導體晶片CP101b，因此對於半導體晶片CP101a與半導體晶片CP101b無需分別製作半導體晶片，可降低半導體晶片之製造成本。因此，如圖19所示，半導體晶片CP101a中之二極體DD1之配置位置與半導體晶片CP101b中之二極體DD2之配置位置相同。於圖19之情形時，於半導體晶片CP101a之左下之角部附近配置有二極體DD1，同樣地於半導體晶片CP101b之左下之角部附近配置有二極體DD2。圖21係變更圖19之第1比較例之半導體晶片CP101a、CP101b中之二極體DD1、DD2的配置位置者。如上所述，半導體晶片CP101a與半導體晶片CP101b為相同構成之半導體晶片，因此於圖21之情形時，於半導體晶片CP101a之右下之角部附近配置有二極體DD1，同樣地於半導體晶片CP101b之右下之角部附近配置有二極體DD2。
另一方面，於使功率MOSFETQ1、Q2內置於1個半導體晶片CP201中之情形時，考慮有將圖19所示之第1比較例之兩個半導體晶片CP101a、CP101b連結(相連)而成為1個半導體晶片CP201。圖20所示之第2比較例之半導體晶片CP201對應於將圖19所示之第1比較例之兩個半導體晶片CP101a、CP101b連結(相連)而成為1個半導體晶片者。
因此，圖20所示之第2比較例之半導體晶片CP201包含對應於半導體晶片CP101a之第1MOSFET區域RG201、與對應於半導體晶片CP101b之第2MOSFET區域RG202。因此，於第2比較例之半導體晶片CP201中，成為下述狀態：於第1MOSFET區域RG201，形成有對應於功率MOSFETQ1之縱型之功率MOSFET與二極體DD1，於第2MOSFET區域RG202，形成有對應於功率MOSFETQ2之縱型之功率MOSFET與二極體DD2。再者，第1MOSFET區域RG201相當於本實施形態中之第1MOSFET區域RG1，第2MOSFET區域RG202相當於本實施形態中之 第2MOSFET區域RG2，但關於二極體DD1、DD2及焊墊電極PD之配置位置，第2比較例與本實施形態不同，關於此，之後進行詳述。
於圖19之第1比較例之各半導體晶片CP101a、CP101b中，於左下之角部附近分別配置有二極體DD1、DD2，與此對應，於圖20之第2比較例之半導體晶片CP201中，於第1MOSFET區域RG201之左下之角部附近配置有二極體DD1，於第2MOSFET區域RG202之左下之角部附近配置有二極體DD2。然而，於圖20所示之第2比較例之半導體晶片CP201中，產生如下課題。
於圖20所示之第2比較例之半導體晶片CP201中，在功率MOSFETQ2過度地發熱之情形時，主要是第2MOSFET區域RG202之溫度上升，其可利用配置於第2MOSFET區域RG202之左下之二極體DD2進行檢測，因此控制電路(對應於上述控制電路DR之電路)可迅速地斷開功率MOSFETQ2。此時，配置於第1MOSFET區域RG201之左下之二極體DD1係遠離功率MOSFETQ2，因此不會檢測到功率MOSFETQ2之過度之溫度上升，從而功率MOSFETQ1不會斷開。
另一方面，於圖20所示之第2比較例之半導體晶片CP201中，在功率MOSFETQ1過度地發熱之情形時，主要是第1MOSFET區域RG201之溫度上升，其可利用配置於第1MOSFET區域RG201之左下之二極體DD1進行檢測，因此控制電路可迅速地斷開功率MOSFETQ1。此時，配置於第2MOSFET區域RG202之左下之二極體DD2亦接近功率MOSFETQ1，因此有不僅二極體DD1甚至二極體DD2亦檢測到功率MOSFETQ1之過度之溫度上升，從而根據二極體DD2之檢測而控制電路斷開功率MOSFETQ2之虞。其為二極體DD2之誤作動(誤檢測)。
又，圖22所示之第2比較例之半導體晶片CP201對應於將圖21所示之第1比較例之兩個半導體晶片CP101a、CP101b連結(相連)而成為1個半導體晶片者。於圖21之第1比較例之各半導體晶片CP101a、 CP101b中，在右下之角部附近分別配置有二極體DD1、DD2，與此對應，於圖22之第2比較例之半導體晶片CP201中，於第1MOSFET區域RG201之右下之角部附近配置有二極體DD1，於第2MOSFET區域RG202之右下之角部附近配置有二極體DD2。
於圖22所示之第2比較例之半導體晶片CP201中，在功率MOSFETQ1過度地發熱之情形時，可利用配置於第1MOSFET區域RG201之右下之二極體DD1檢測該情形，而控制電路迅速地斷開功率MOSFETQ1。此時，配置於第2MOSFET區域RG202之右下之二極體DD2係遠離功率MOSFETQ1，因此不會檢測到功率MOSFETQ1之過度之溫度上升，而功率MOSFETQ2不會斷開。
另一方面，於圖22所示之第2比較例之半導體晶片CP201中，在功率MOSFETQ2過度地發熱之情形時，可利用配置於第2MOSFET區域RG202之右下之二極體DD2檢測該情形，而控制電路迅速地斷開功率MOSFETQ2。此時，配置於第1MOSFET區域RG201之右下之二極體DD1亦接近功率MOSFETQ2，因此有不僅二極體DD2甚至二極體DD1亦檢測到功率MOSFETQ2之過度之溫度上升，從而根據二極體DD1之檢測而控制電路斷開功率MOSFETQ1之虞。其為二極體DD1之誤作動(誤檢測)。
原本，功率MOSFETQ1與功率MOSFETQ2應分別獨立地被控制，於功率MOSFETQ1過度地溫度上升時，必須斷開功率MOSFETQ1，而無需斷開功率MOSFETQ2，又，於功率MOSFETQ2過度地溫度上升時，必須斷開功率MOSFETQ2，而無需斷開功率MOSFETQ1。即，要求二極體DD1可靈敏地檢測到功率MOSFETQ1之過度之溫度上升(發熱)，而對於功率MOSFETQ2之溫度上升(發熱)遲鈍，另一方面，二極體DD2可靈敏地檢測到功率MOSFETQ2之過度之溫度上升(發熱)，而對於功率MOSFETQ1之溫度上升(發熱)遲鈍。因此，於形成有功率 MOSFETQ1、Q2之半導體晶片中，極其重要的是防止二極體DD1、DD2之誤作動，為此，本發明者發現重要的是對二極體DD1、DD2之配置位置進行設計。
圖23~圖25係表示本實施形態之半導體晶片CP1中之二極體DD1、DD2之配置位置的平面圖，且相當於上述圖12及圖13或圖19~圖22。再者，圖23~圖25為平面圖，但為了易於理解，對於源極用之焊墊電極PDS1、PDS2、與形成有二極體DD1、DD2之區域附上影線加以表示。然而，於圖23~圖25中，關於除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD，省略了圖示。又，於圖23~圖25中，將形成有對應於功率MOSFETQ1之縱型之功率MOSFET的區域，以附有符號Q1之虛線包圍而模式性地表示，將形成有對應於功率MOSFETQ2之縱型之功率MOSFET的區域，以附有符號Q2之虛線包圍而模式性地表示。
本實施形態中，於1個半導體晶片CP1內形成有功率MOSFETQ1、Q2。並且，於該半導體晶片CP1中，亦如上述圖12及圖13或圖23~圖25所示，於形成有功率MOSFETQ1(所對應之縱型之功率MOSFET)之第1MOSFET區域RG1亦形成(配置)有二極體DD1，於形成有功率MOSFETQ2(所對應之縱型之功率MOSFET)之第2MOSFET區域RG2亦形成(配置)有二極體DD2。並且，以下述方式設計二極體DD1、DD2之位置：配置於第1MOSFET區域RG1之二極體DD1係儘可能地遠離功率MOSFETQ2(所對應之縱型之功率MOSFET)而定位，且配置於第2MOSFET區域RG2之二極體DD2係儘可能地遠離功率MOSFETQ1(所對應之縱型之功率MOSFET)而定位。即，根據如下觀點設計二極體DD1、DD2之位置。
本實施形態中，首先，作為第1必要條件，於半導體晶片CP1之主面(之第1MOSFET區域RG1)，二極體DD1係以較第2MOSFET區域 RG2(更特定而言，為形成於第2MOSFET區域RG2之功率MOSFETQ2)更接近半導體晶片CP1之邊SD1之方式配置。並且，於半導體晶片CP1之主面(之第2MOSFET區域RG2)，二極體DD2係以較第1MOSFET區域RG1(更特定而言，為形成於第1MOSFET區域RG1之功率MOSFETQ1)更接近半導體晶片CP1之邊SD2之方式配置。
自其他觀點來敍述上述第1必要條件，則於半導體晶片CP1中，與自二極體DD1(之形成區域)至功率MOSFETQ2(所對應之縱型之功率MOSFET之形成區域)為止之距離相比，使自二極體DD1(之形成區域)至邊SD1為止之距離更小(更短)。並且，於半導體晶片CP1中，與自二極體DD2(之形成區域)至功率MOSFETQ1(所對應之縱型之功率MOSFET之形成區域)為止之距離相比，使自二極體DD2(之形成區域)至邊SD2為止之距離更小(更短)。
自進而其他觀點來敍述上述第1必要條件，則二極體DD1係位於較第1MOSFET區域RG1之中心線CL1更靠邊SD1側，且二極體DD2係位於較第2MOSFET區域RG2之中心線CL2更靠邊SD2側。即，二極體DD1係於半導體晶片CP1之主面，位於邊SD1與第1MOSFET區域RG1之中心線CL1之間，二極體DD2係於半導體晶片CP1之主面，位於邊SD2與第2MOSFET區域RG2之中心線CL2之間。該中心線CL1、CL2為虛擬線，於圖23~圖25中以單點劃線表示。中心線CL1與邊SD1平行，中心線CL2與邊SD2平行。中心線CL1亦可為於邊SD1與中心線CL之間將第1MOSFET區域RG1二等分之線，又，中心線CL2亦可為於邊SD2與中心線CL之間將第2MOSFET區域RG2二等分之線。
於圖23~圖25之任一情形時，均滿足該第1必要條件。
此處，半導體晶片CP1之邊SD1與邊SD2為於半導體晶片CP1之主面彼此對向之邊，較佳為邊SD1與邊SD2彼此平行。於半導體晶片CP1之主面，第1MOSFET區域RG1與第2MOSFET區域RG2之邊界(該 邊界與中心線CL大致一致)位於邊SD1與邊SD2之間(更特定而言，為邊SD1與邊SD2之大致中央)，且第1MOSFET區域RG1位於邊SD1側，第2MOSFET區域RG2位於邊SD2側。因此，邊SD1形成第1MOSFET區域RG1之端部，邊SD2形成第2MOSFET區域RG2之端部。因此，功率MOSFETQ1(所對應之縱型之功率MOSFET)係於半導體晶片CP1之主面以較邊SD2更接近邊SD1之方式配置，功率MOSFETQ2(所對應之縱型之功率MOSFET)係於半導體晶片CP1之主面以較邊SD1更接近邊SD2之方式配置。即，於半導體晶片CP1之主面，在功率MOSFETQ1與邊SD2之間配置有功率MOSFETQ2，在功率MOSFETQ2與邊SD1之間配置有功率MOSFETQ1。
於如上述第2比較例之半導體晶片CP201般，將完全相同構成之兩個半導體晶片(CP101a、CP101b)連結(相連)而成為1個半導體晶片之情形時，無法滿足上述第1必要條件。其原因在於，於如上述圖20般將二極體DD1以較功率MOSFETQ2更接近半導體晶片CP201之邊SD201之方式配置之情形時，二極體DD2係以較半導體晶片CP201之邊SD202更接近功率MOSFETQ1之方式配置。又，其原因在於，於如上述圖22般將二極體DD2較功率MOSFETQ1更接近半導體晶片CP201之邊SD202之方式配置之情形時，二極體DD1係以較半導體晶片CP201之邊SD201更接近功率MOSFETQ2之方式配置。與本實施形態不同地，於如上述圖20之半導體晶片CP201般二極體DD2接近功率MOSFETQ1之情形時，或於如上述圖22之半導體晶片CP201般二極體DD1接近功率MOSFETQ2之情形時，如上所述，存在二極體DD1或二極體DD2之任一者誤動作之可能性。
與此相對，本實施形態中，藉由滿足上述第1必要條件，即，藉由於半導體晶片CP1之第1MOSFET區域RG1，將二極體DD1以較功率MOSFETQ2更接近半導體晶片CP1之邊SD1之方式配置，而二極體 DD1與功率MOSFETQ2之間之距離(間隔)變大。因此，二極體DD1難以受到功率MOSFETQ2之發熱之影響，故而可抑制或防止由功率MOSFETQ2之發熱導致二極體DD1誤動作。又，本實施形態中，藉由滿足上述第1必要條件，即，藉由於半導體晶片CP1之第2MOSFET區域RG2，將二極體DD2以較功率MOSFETQ1更接近半導體晶片CP1之邊SD2之方式配置，而二極體DD2與功率MOSFETQ1之間之距離(間隔)變大。因此，二極體DD2難以受到功率MOSFETQ1之發熱之影響，故而可抑制或防止由功率MOSFETQ1之發熱導致二極體DD2誤動作。藉此，可提高半導體裝置之性能。又，可提高半導體裝置之可靠性。
圖23~圖25均滿足上述第1必要條件，因此於半導體晶片CP1中，可使二極體DD1與功率MOSFETQ2之間之距離(間隔)、及二極體DD2與功率MOSFETQ1之間之距離(間隔)兩者增大，故而可抑制或防止二極體DD1、DD2之誤動作。
又，為了能夠儘可能地防止二極體DD1、DD2之誤動作，理想的是除滿足上述第1必要條件以外，於半導體晶片CP1中，儘可能地增大二極體DD1與第2MOSFET區域RG2(功率MOSFETQ2)之間之距離，又，儘可能地增大二極體DD2與第1MOSFET區域RG1(功率MOSFETQ1)之間之距離。於半導體晶片CP1中，二極體DD1與第2MOSFET區域RG2(功率MOSFETQ2)之間之距離可於將二極體DD1沿著邊SD1配置時大致成為最大，又，二極體DD2與第1MOSFET區域RG1(功率MOSFETQ1)之間之距離可於將二極體DD2沿著邊SD2配置時大致成為最大。因此，本實施形態中，如圖25所示，二極體DD1較佳為於半導體晶片CP1之主面沿著邊SD1而配置，二極體DD2較佳為於半導體晶片CP1之主面沿著邊SD2而配置。藉此，於半導體晶片CP1中，可使二極體DD1與第2MOSFET區域RG2(功率MOSFETQ2)之 間之距離、及二極體DD2與第1MOSFET區域RG1(功率MOSFETQ1)之間之距離最大限度地增大，因此可提高二極體DD1、DD2之誤動作之防止效果。
即，圖23~圖25均滿足上述第1必要條件，因此可獲得抑制或防止二極體DD1、DD2之誤動作之效果，但圖25之情形(將二極體DD1沿著邊SD1配置，且將二極體DD2沿著邊SD2配置之情形)可使二極體DD1、DD2之誤動作之防止效果變得最大。藉此，可進一步提高半導體裝置之性能。又，可進一步提高半導體裝置之可靠性。
<關於半導體晶片中之焊墊電極>
本實施形態中，為了能夠儘可能地防止二極體DD1、DD2之誤動作，不僅對二極體DD1、DD2之配置位置進行了設計，亦對焊墊電極PD之配置位置進行了設計。
圖26~圖28係表示本實施形態之半導體晶片CP1中之二極體DD1、DD2及焊墊電極PD之配置位置的平面圖。上述圖23~圖25中，省略了除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD之圖示，但圖26~圖28中，圖示了包括源極用之焊墊電極PDS1、PDS2之所有焊墊電極PD。再者，圖26係對應於上述圖23中追加記載有除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD者，圖27係對應於上述圖24中追加記載有除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD者，圖28係對應於上述圖25中追加記載有除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD者。圖26~圖28為平面圖，但為了易於理解，對於焊墊電極PD、與形成有二極體DD1、DD2之區域附上影線加以表示。又，於圖26~圖28中，將形成有對應於功率MOSFETQ1之縱型之功率MOSFET的區域，以附有符號Q1之虛線包圍而模式性地表示，將形成有對應於功率MOSFETQ2之縱型之功率MOSFET的區域，以附有符號Q2之虛線包圍而模式性地表示。
本實施形態中，作為第2必要條件，於半導體晶片CP1之主面，在二極體DD1與二極體DD2之間，配置有除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD中之至少一個。
於圖26~圖28之任一情形時，均滿足該第2必要條件。即，半導體晶片CP1所包含之焊墊電極PD且除焊墊電極PDS1、PDS2以外之焊墊電極PD(於圖26~圖28之情形時為12個焊墊電極PD)中，於圖26之情形時，將8個焊墊電極PD配置於二極體DD1、DD2間，於圖27之情形時將10個焊墊電極PD配置於二極體DD1、DD2間，於圖28之情形時將12個全部焊墊電極PD配置於二極體DD1、DD2間。
源極用之焊墊電極PDS1、PDS2為較除焊墊電極PDS1、PDS2以外之焊墊電極PD更大之面積。於半導體晶片CP1中，源極用之焊墊電極PDS1形成於與功率MOSFETQ1相對應之縱型之功率MOSFET之正上方，且成為若功率MOSFETQ1導通，則源極用之焊墊電極PDS1中流動大電流之構成。又，於半導體晶片CP1中，源極用之焊墊電極PDS2形成於與功率MOSFETQ2相對應之縱型之功率MOSFET之正上方，且成為若功率MOSFETQ2導通，則源極用之焊墊電極PDS2中流動大電流之構成。因此，焊墊電極PDS1、PDS2會與功率MOSFETQ1、Q2一併成為發熱源。源極用之焊墊電極PDS1、PDS2中，流動較除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD更大之電流，因此其連接有上述金屬板MPL1、MPL2而非上述接線BW。
另一方面，半導體晶片CP1所包含之複數個焊墊電極PD中之除源極用之焊墊電極PDS1、PDS2以外的焊墊電極PD係形成於場絕緣膜(元件分離區域)2之正上方。又，除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD係與源極用之焊墊電極PDS1、PDS2相比，流動之電流較小，因此不會成為發熱源，又，其連接有上述接線BW。
即便藉由滿足上述第1必要條件，而使二極體DD1與功率 MOSFETQ2之間之距離(間隔)、及二極體DD2與功率MOSFETQ1之間之距離(間隔)增大，若功率MOSFETQ2過度地發熱，則該熱亦最終會傳遞至二極體DD1，又，若功率MOSFETQ1過度地發熱，則該熱亦最終會傳遞至二極體DD2。為了能夠儘可能地防止二極體DD1、DD2之誤動作，有效的是使功率MOSFETQ2之發熱難以傳遞至二極體DD1，且使功率MOSFETQ1之發熱難以傳遞至二極體DD2。
因此，如上述第2必要條件般，於半導體晶片CP1之主面，將除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD中之至少一個配置於二極體DD1與二極體DD2之間，藉此可使功率MOSFETQ2之發熱難以傳遞至二極體DD1，且使功率MOSFETQ1之發熱難以傳遞至二極體DD2。其原因在於形成下述散熱路徑：自配置於二極體DD1與二極體DD2之間之焊墊電極PD，經由與其連接之連接構件(此處為上述接線BW)，而散熱至半導體晶片CP1之外部。
即，藉由將焊墊電極PD(其中，除源極用之焊墊電極PDS1、PDS2以外)配置於二極體DD1與二極體DD2之間，而於功率MOSFETQ2過度地發熱時，在該熱傳遞至二極體DD1之前，可自位於其中途之焊墊電極PD(位於二極體DD1、DD2間之焊墊電極PD)，經由接線BW而散熱至半導體晶片CP1之外部。因此，可抑制由功率MOSFETQ2之發熱所引起之二極體DD1之溫度上升，而可抑制或防止二極體DD1之誤動作。又，藉由將焊墊電極PD(其中，除源極用之焊墊電極PDS1、PDS2以外)配置於二極體DD1與二極體DD2之間，而於功率MOSFETQ1過度地發熱時，在該熱傳遞至二極體DD2之前，可自位於其中途之焊墊電極PD(位於二極體DD1與二極體DD2之間之焊墊電極PD)，經由接線BW而散熱至半導體晶片CP1之外部。因此，可抑制由功率MOSFETQ1之發熱所引起之二極體DD2之溫度上升，而可抑制或防止二極體DD2之誤動作。
又，於除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD下配置有場絕緣膜(元件分離區域)2。該場絕緣膜(元件分離區域)2亦有助於抑制功率MOSFETQ2過度地發熱時之自功率MOSFETQ2向二極體DD1之傳熱、與功率MOSFETQ1過度地發熱時之自功率MOSFETQ1向二極體DD2之傳熱。因此，藉由將焊墊電極PD(其中，除源極用之焊墊電極PDS1、PDS2以外)配置於二極體DD1、DD2間，且藉由場絕緣膜2於該焊墊電極PD下延伸，可抑制由功率MOSFETQ2之發熱所引起之二極體DD1之溫度上升、與由功率MOSFETQ1之發熱所引起之二極體DD2之溫度上升，而可抑制或防止二極體DD1、DD2之誤動作。
如此，位於二極體DD1與二極體DD2之間之焊墊電極PD(其中，除源極用之焊墊電極PDS1、PDS2以外)能夠以阻礙自功率MOSFETQ2向二極體DD1之導熱、或自功率MOSFETQ1向二極體DD2之導熱之方式發揮作用。因此，本實施形態中，藉由如上述第2必要條件般，於半導體晶片CP1之主面，在二極體DD1與二極體DD2之間配置除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD中之至少一個，而可提高二極體DD1、DD2之誤動作之防止效果。藉此，可提高半導體裝置之性能。又，可提高半導體裝置之可靠性。
又，為了能夠儘可能地防止二極體DD1、DD2之誤動作，較佳為不僅滿足上述第2必要條件，且進而以下述方式設定焊墊電極PD之配置位置。即，較佳為將半導體晶片CP1所包含之複數個焊墊電極PD中之除源極用之焊墊電極PDS1、PDS2以外的所有焊墊電極PD於半導體晶片CP1之主面，配置於二極體DD1與二極體DD2之間。如此，除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD可阻礙半導體晶片CP1之導熱。因此，藉由將除會成為發熱源之源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD(即，可阻礙導熱之焊墊電極)全部配置於二極體DD1與二極體DD2之間，可準確地抑制或防止由功率 MOSFETQ2之發熱所引起之二極體DD1之溫度上升、與由功率MOSFETQ1之發熱所引起之二極體DD2之溫度上升。因此，可提高二極體DD1、DD2之誤動作之防止效果。藉此，可進一步提高半導體裝置之性能。又，可進一步提高半導體裝置之可靠性。
圖26~圖28中焊墊電極PD之配置均滿足上述第2必要條件，因此可獲得抑制或防止二極體DD1、DD2之誤動作之效果，但圖28之情形(將除源極用之焊墊電極PDS1、PDS2以外之所有焊墊電極PD配置於二極體DD1、DD2間之情形)可使二極體DD1、DD2之誤動作之防止效果變得最大。
又，更佳為將半導體晶片CP1所包含之複數個焊墊電極PD中之除源極用之焊墊電極PDS1、PDS2以外的所有焊墊電極PD，於半導體晶片CP1之主面在二極體DD1與二極體DD2之間沿著半導體晶片CP1之邊SD3而配置。如上所述，於除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD上，連接有接線BW之一端，該接線BW之另一端連接於半導體晶片CP2之焊墊電極PD2。藉由將除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD沿著半導體晶片CP1之邊SD3配置，而易於將接線BW與除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD連接，又，易於利用接線BW將半導體晶片CP1之焊墊電極PD(其中，除源極用之焊墊電極PDS1、PDS2以外)與半導體晶片CP2之焊墊電極PD2之間連接。
又，亦如圖28或上述12及圖13所示，較佳為二極體DD1係於半導體晶片CP1之主面，配置於由邊SD1與邊SD3所形成之角部附近，二極體DD2係於半導體晶片CP1之主面，配置於由邊SD2與邊SD3所形成之角部附近。藉此，於半導體晶片CP1中，不減少形成有功率MOSFETQ1、Q2(所對應之縱型之功率MOSFET)之區域的面積便可配置二極體DD1、DD2，並且可使二極體DD1與功率MOSFETQ2之距 離、及二極體DD2與功率MOSFETQ1之距離兩者增大，因此可有效地提高二極體DD1、DD2之誤動作防止效果。又，藉由於半導體晶片CP1之主面，在由邊SD1與邊SD3所形成之角部附近配置二極體DD1，且在由邊SD2與邊SD3所形成之角部附近配置二極體DD2，而可將配置於二極體DD1與二極體DD2之間之焊墊電極PD(其中，除源極用之焊墊電極PDS1、PDS2以外)配置為沿著邊SD3之位置。藉由沿著邊SD3而配置焊墊電極PD所獲得之效果如上所述。
又，半導體晶片CP1所包含之複數個焊墊電極PD中之與功率MOSFETQ1或二極體DD1電性連接的焊墊電極PD(包括上述焊墊電極PDG1、PDA1、PDC1、PDN1、PDK1)係於半導體晶片CP1之主面，配置於第1MOSFET區域RG1。又，半導體晶片CP1所包含之複數個焊墊電極PD中之與功率MOSFETQ2或二極體DD2電性連接的焊墊電極PD(包括上述焊墊電極PDG2、PDA2、PDC2、PDN2、PDK2)係於半導體晶片CP1之主面，配置於第2MOSFET區域RG2。自其他觀點來看，則半導體晶片CP1所包含之複數個焊墊電極PD中之與功率MOSFETQ1或二極體DD1電性連接的焊墊電極PD(包括上述焊墊電極PDG1、PDA1、PDC1、PDN1、PDK1)係於半導體晶片CP1之主面以較邊SD2更接近邊SD1之方式配置。又，半導體晶片CP1所包含之複數個焊墊電極PD中之與功率MOSFETQ2或二極體DD2電性連接的焊墊電極PD(包括上述焊墊電極PDG2、PDA2、PDC2、PDN2、PDK2)係以較邊SD1更接近邊SD2之方式配置。藉此，可縮短將功率MOSFETQ1、Q2及二極體DD1、DD2與複數個焊墊電極PD之間連接之配線(由上述導電體膜22所形成之配線)，因此該配線之走線變得容易，並且可降低配線電阻。
又，源極用之焊墊電極PDS1、PDS2係於半導體晶片CP1之主面，配置於除源極用之焊墊電極PDS1、PDS2以外之複數個焊墊電極 PD與邊SD4之間。自其他觀點來看，則於半導體晶片CP1之主面，將除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD於邊SD3側(即，以較邊SD4更接近之邊SD3之方式)進行配置，將源極用之焊墊電極PDS1、PDS2配置於邊SD4側(即，以較邊SD3更接近邊SD4之方式)進行配置。並且，源極用之焊墊電極PDS1係於半導體晶片CP1之主面，以較邊SD2更接近邊SD1之方式配置，源極用之焊墊電極PDS2係於半導體晶片CP1之主面，以較邊SD1更接近邊SD2之方式配置。即，源極用之焊墊電極PDS2係於半導體晶片CP1之主面，配置於源極用之焊墊電極PDS1與邊SD2之間，又，源極用之焊墊電極PDS1係於半導體晶片CP1之主面，配置於源極用之焊墊電極PDS2與邊SD1之間。藉此，可將半導體晶片CP1所包含之複數個焊墊電極PD(包括源極用之焊墊電極PDS1、PDS2)高效地配置於半導體晶片CP1之主面。
又，於半導體晶片CP1中，源極用之焊墊電極PDS1係形成(配置)於功率MOSFETQ1(所對應之縱型之功率MOSFET)之上部，源極用之焊墊電極PDS2係形成(配置)於功率MOSFETQ2(所對應之縱型之功率MOSFET)之上部。藉此，能夠以最短路徑將源極用之焊墊電極PDS1與功率MOSFETQ1(所對應之縱型之功率MOSFET)連接，又，能夠以最短路徑將源極用之焊墊電極PDS2與功率MOSFETQ2(所對應之縱型之功率MOSFET)連接。因此，可降低功率MOSFETQ1、Q2之導通電阻。
又，較佳為半導體晶片CP1所包含之複數個焊墊電極PD中之源極用之焊墊電極PDS1、PDS2各自的平面面積較除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD各自更大。即，較佳為源極用之各焊墊電極PDS1、PDS2之平面面積大於除此以外之各焊墊電極PD之平面面積。藉此，可有效地增大流動較除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD更大的電流之源極用之焊墊電極PDS1、PDS2之面 積。因此，可減少電流損失，且可有效地降低功率MOSFETQ1、Q2之導通電阻。又，易於將上述金屬板MPL1、MPL2連接於源極用之焊墊電極PDS1、PDS2。
又，於半導體晶片CP1所包含之複數個焊墊電極PD中之配置於二極體DD1與二極體DD2之間的焊墊電極PD(即，除源極用之焊墊電極PDS1、PDS2以外之焊墊電極PD)上，分別連接有接線BW。另一方面，於源極用之焊墊電極PDS1、PDS2上，分別連接有上述金屬板MPL1、MPL2。
圖29係表示本實施形態之半導體裝置PKG中之半導體晶片CP1與半導體晶片CP2之配置位置及利用接線BW之連接關係的平面圖。圖29係大致對應於上述圖7中僅取出半導體晶片CP1、CP2與將半導體晶片CP1、CP2(之焊墊電極PD、PD2)間連接之接線BW而表示者。
於本實施形態之半導體裝置PKG中，為了易於將半導體晶片CP1與半導體晶片CP2之間連接，亦如圖29或上述圖6及圖7所示，用以控制半導體晶片CP1之半導體晶片CP2係以較半導體晶片CP1之邊SD4更接近邊SD3之方式配置。並且，將於半導體晶片CP1之主面沿著邊SD3而配置之複數個焊墊電極PD(即，除焊墊電極PDS1、PDS2以外之焊墊電極PD)、與半導體晶片CP2之複數個焊墊電極PD2經由複數個接線BW而電性連接。
於此情形時，更佳為如圖29或上述圖6及圖7所示，以半導體晶片CP2之邊SD5與半導體晶片CP1之邊SD3相對向之方式配置半導體晶片CP1、CP2。又，更佳為於半導體晶片CP2之主面沿著邊SD5而配置(排列)複數個焊墊電極PD2(應電性連接於半導體晶片CP1之焊墊電極PD之焊墊電極PD2)。藉此，可容易且準確地將半導體晶片CP1中之焊墊電極PD(應電性連接於半導體晶片CP2之焊墊電極PD2之焊墊電極PD)與半導體晶片CP2中之焊墊電極PD2(應電性連接於半導體晶片CP1 之焊墊電極PD之焊墊電極PD2)經由接線BW而連接。
又，如圖29或上述圖6及圖7所示，半導體晶片CP2具有彼此對向之邊SD5與邊SD6。並且，若將半導體晶片CP2所包含之複數個焊墊電極PD2中之應與半導體晶片CP1之焊墊電極PD電性連接的焊墊電極PD2，於半導體晶片CP2之主面沿著邊SD5而配置，將應電性連接於引線LD2之焊墊電極PD2於半導體晶片CP2之主面沿著邊SD6而配置，則更佳。藉此，可容易且準確地將半導體晶片CP2(之焊墊電極PD2)與半導體晶片CP1(之焊墊電極PD)之間、及半導體晶片CP2(之焊墊電極PD2)與引線LD2之間(經由接線BW)連接。
於本實施形態之半導體裝置PKG中，於上述負載LA1短路等而於半導體晶片CP1中功率MOSFETQ1過度地發熱之情形時，藉由二極體DD1檢測該情形，可迅速地斷開功率MOSFETQ1，而可迅速地停止功率MOSFETQ1之過度發熱。此時，本實施形態中，可如上所述般防止二極體DD2之誤動作，因此功率MOSFETQ2可作為開關元件正常地使用。又，於上述負載LA2短路等而於半導體晶片CP1中功率MOSFETQ2過度地發熱之情形時，藉由二極體DD2檢測該情形，可迅速地斷開功率MOSFETQ2，而可迅速地停止功率MOSFETQ2之過度發熱。此時，可如上所述般防止二極體DD1之誤動作，因此功率MOSFETQ1可作為開關元件正常地使用。如此，於獨立控制之功率MOSFETQ1、Q2中，可僅斷開應斷開之功率MOSFET，而不斷開不應斷開之功率MOSFET，因此可準確地控制應獨立地控制之功率MOSFETQ1、Q2。
<模擬結果>
圖30及圖31係表示對形成有功率MOSFETQ1、Q2之半導體晶片之溫度變化進行模擬之結果的圖表。圖30中，表示於與本實施形態之半導體晶片CP1相對應之半導體晶片中，功率MOSFETQ2過度地發熱 時的與上述圖23所示之位置C1相對應之位置之溫度變化、及與上述圖23所示之位置C2相對應之位置之溫度變化。圖31係將圖30中之0~0.1秒之間放大表示之圖表。此處，功率MOSFETQ2之發熱之開始時間點對應於圖30及圖31之圖表之橫軸之起點(0秒)，將自功率MOSFETQ2之發熱開始之時間點起之經過時間設為圖30及圖31之圖表之橫軸。又，圖30及圖31之圖表之縱軸對應於溫度，且表示與上述圖23所示之位置C1相對應之位置之溫度、及與上述圖23所示之位置C2相對應之位置之溫度。又，於功率MOSFETQ1、Q2中之功率MOSFETQ2發熱且功率MOSFETQ1不發熱之狀態下進行模擬。關於功率MOSFETQ2之發熱量，假定下述情形：使與功率MOSFETQ2設為導通狀態時功率MOSFETQ2中通常流動之電流相比過量之電流(例如上述負載LA2短路時會流動之電流)於功率MOSFETQ2中流動。
於功率MOSFETQ2過度地發熱之情形時，不僅形成有功率MOSFETQ2之區域，位置C1及位置C2之溫度亦上升。此時，如圖30及圖31之圖表所示，於接近功率MOSFETQ2之位置C1，溫度急速上升，但於遠離功率MOSFETQ2之位置C2，溫度上升較位置C1平緩。於圖30及圖31之情形時，於位置C1，自功率MOSFETQ2之發熱開始起約0.02秒後達到峰值溫度之約160℃。位置C1之溫度於約0.02秒達到約160℃成為峰值後轉而下降，其反映了以上述二極體DD2檢測到功率MOSFETQ2之過度發熱而將功率MOSFETQ2切換為斷開狀態。因此，圖30及圖31之圖表中，功率MOSFETQ2係於橫軸之0秒~約0.02秒之間成為發熱狀態。另一方面，於位置C2，溫度上升較位置C1平緩，自功率MOSFETQ2之發熱開始起約0.1秒後達到約110℃，成為峰值溫度，其後溫度下降。與位置C1相比，位置C2之峰值溫度較低且顯示出峰值溫度之時間較遲之原因在於，與位置C1相比，位置C2更遠離功率MOSFETQ2。
因此，於如上述圖22之第2比較例之半導體晶片CP201般，將二極體DD1配置於相當於位置C1之位置之情形時，有於功率MOSFETQ2之過度發熱時二極體DD1之溫度甚至達到約160℃之可能性，因此有二極體DD1誤動作之可能性。與此相對，於如上述圖24及圖25(對應於本實施形態)般將二極體DD1配置於相當於位置C2之位置之情形時，在功率MOSFETQ2過度地發熱時，二極體DD1之溫度亦僅上升至約110℃為止，因此可準確地防止二極體DD1之誤動作。
例如，假定下述情形：設定為於二極體DD1之溫度達到170℃時強制地斷開功率MOSFETQ1，且於二極體DD2之溫度達到170℃時強制地斷開功率MOSFETQ2。於該情形時，若將二極體DD1配置於相當於位置C1之位置，則擔憂二極體DD1之誤動作，而藉由將二極體DD1配置於相當於位置C2之位置，可防止二極體DD1之誤動作。
因此，本實施形態中，可防止二極體DD1、DD2之誤動作，並且可較低地設定用以強制地斷開功率MOSFETQ1之二極體DD1之檢測溫度、與用以強制地斷開功率MOSFETQ2之二極體DD2之檢測溫度，因此可提高相對於功率MOSFETQ1之二極體DD1之靈敏度、與相對於功率MOSFETQ2之二極體DD2之靈敏度。因此，可提高包含具有功率MOSFETQ1、Q2及二極體DD1、DD2之半導體晶片CP1之半導體裝置PKG的性能。又，可提高可靠性。
(實施形態2)
圖32係本實施形態之半導體晶片CP1之主要部分剖面圖，且對應於上述實施形態1之上述圖18。與上述圖18同樣地，於圖32中，亦表示於半導體晶片CP1中，將第1MOSFET區域RG1與第2MOSFET區域RG2之邊界橫切之剖面圖。
本實施形態與上述實施形態1不同之方面在於，本實施形態之半導體晶片CP1中，於基板1設置有溝槽5a，於該溝槽5a內隔著虛設之閘 極絕緣膜6a而埋入有虛設之閘極電極7b。
溝槽5a為與構成功率MOSFETQ1、Q2用之溝槽閘極型MISFET之溝槽閘極的上述溝槽5以相同之步驟形成之溝槽。因此，溝槽5a與上述溝槽5之深度相同。
虛設之閘極絕緣膜6a為與功率MOSFETQ1、Q2用之溝槽閘極型MISFET之上述閘極絕緣膜6以相同之步驟形成的絕緣膜。因此，虛設之閘極絕緣膜6a與上述閘極絕緣膜6係由相同之絕緣材料所形成，例如，於上述閘極絕緣膜6為氧化矽膜之情形時，虛設之閘極絕緣膜6a亦由氧化矽膜所構成。又，虛設之閘極絕緣膜6a與上述閘極絕緣膜6係以相同步驟形成，與此對應，其等具有大致相同之厚度。
虛設之閘極電極7b包含與構成功率MOSFETQ1、Q2用之溝槽閘極型MISFET之溝槽閘極的上述閘極電極7以相同之步驟形成之導電體膜。因此，虛設之閘極電極7b與上述閘極電極7係由相同材料所形成，例如，於上述閘極電極7為多晶矽膜之情形時，虛設之閘極電極7b亦由多晶矽膜所構成。然而，於半導體晶片CP1之製造步驟中，以離子注入向上述閘極電極7內導入雜質之情形時，會存在該離子注入時虛設之閘極電極7b內亦導入有上述雜質之情形、及虛設之閘極電極7b內未導入上述雜質之情形。
虛設之閘極電極7b及虛設之閘極絕緣膜6a係與構成溝槽閘極型MISFET之閘極電極7及閘極絕緣膜6以相同之步驟形成，但虛設之閘極電極7b及虛設之閘極絕緣膜6a不構成溝槽閘極型MISFET。即，虛設之閘極電極7b不作為MISFET之閘極電極而發揮功能，又，虛設之閘極絕緣膜6a不作為MISFET之閘極絕緣膜而發揮功能。因此，將虛設之閘極電極7b及虛設之閘極絕緣膜6a稱為「虛設」。將虛設之閘極電極7b設為浮動電位(Floating Potential)，因此於半導體晶片CP1中，於虛設之閘極電極7b上未連接配線(半導體晶片CP1之內部配線、即由 上述導電體膜22所形成之配線)。因此，亦可將虛設之閘極電極7b視作浮動電位之導電體(導電體部、導電體膜)。又，亦可將溝槽5a視作埋入有浮動電位之導電體(即，虛設之閘極電極7b)之溝槽。
本實施形態中，將隔著虛設之閘極絕緣膜6a而埋入有虛設之閘極電極7b之溝槽5a設置於基板1，且以下述方式對該溝槽5a之形成位置進行設計。圖33係表示本實施形態之半導體晶片CP1之晶片佈局之平面圖，半導體晶片CP1中之溝槽5a之形成位置係以粗黑線表示。圖33係對應於上述圖12中追加有溝槽5a之形成位置者，圖33之B2-B2線之剖面圖大致對應於上述圖32。
即，本實施形態中，如根據圖32及圖33亦可知，於構成半導體晶片CP1之基板1之主面，在形成有功率MOSFETQ1用之溝槽閘極型MISFET之區域(圖33中以附有符號Q1之虛線包圍之區域)、與形成有功率MOSFETQ2用之溝槽閘極型MISFET之區域(圖33中以附有符號Q2之虛線包圍之區域)之間，形成(配置)有溝槽5a。溝槽5a係延伸至二極體DD1與二極體DD2之間(於圖33之情形時，為二極體DD1與二極體DD2之中間)為止，因此亦可以說於二極體DD1與二極體DD2之間形成有溝槽5a。又，自其他觀點來看，則於構成半導體晶片CP1之基板1之主面，在第1MOSFET區域RG1與第2MOSFET區域RG2之邊界，形成(配置)有溝槽5a。又，於半導體晶片CP1內設置保護環GR之情形時，於構成半導體晶片CP1之基板1之主面，在形成有功率MOSFETQ1用之溝槽閘極型MISFET之區域、與形成有功率MOSFETQ2用之溝槽閘極型MISFET之區域之間形成有保護環GR，因此於該保護環GR之下方形成(配置)有溝槽5a。由於將溝槽5a內所埋入之虛設之閘極電極7b設為浮動電位，故而其未電性連接於保護環GR。
本實施形態之其他構成與上述實施形態1相同，因此此處省略其 說明。
隔著虛設之閘極絕緣膜6a而埋入有虛設之閘極電極7b之溝槽5a能夠以阻礙導熱之方式發揮作用。即，若將形成有溝槽5a之區域與未形成溝槽5a之區域比較，則未形成溝槽5a之區域的基板1之平面方向(與基板1之主面平行之方向)之導熱更容易。因此，藉由將隔著虛設之閘極絕緣膜6a而埋入有虛設之閘極電極7b之溝槽5a設置於上述位置，可使功率MOSFETQ1之發熱，正因為存在溝槽5a而難以傳遞至第2MOSFET區域RG2，且可使功率MOSFETQ2之發熱，正因為存在溝槽5a而難以傳遞至第1MOSFET區域RG1。如此，藉由設置溝槽5a，而第2MOSFET區域RG2之二極體DD2更難以受到第1MOSFET區域RG1之功率MOSFETQ1之發熱之影響，又，第1MOSFET區域RG1之二極體DD1更難以受到第2MOSFET區域RG2之功率MOSFETQ2之發熱之影響，因此可更準確地防止二極體DD1、DD2之誤動作。藉此，可更準確地提高半導體裝置之性能。又，可更準確地提高半導體裝置之可靠性。又，後述之實施形態3中亦可使用本實施形態。
(實施形態3)
圖34係表示本實施形態之半導體晶片CP1之晶片佈局之平面圖(俯視圖)，且對應上述圖12、圖13、圖26~圖28等。再者，圖34為平面圖，但為了易於理解，對於焊墊電極PD、與形成有二極體DD1、DD2、DD3、DD4之區域附上影線而加以表示。又，圖34中，將形成有對應於功率MOSFETQ1之縱型之功率MOSFET的區域，以附有符號Q1之虛線包圍而模式性地表示，將形成有對應於功率MOSFETQ2之縱型之功率MOSFET的區域，以附有符號Q2之虛線包圍而模式性地表示。又，圖34中，將形成有對應於功率MOSFETQ3之縱型之功率MOSFET的區域，以附有符號Q3之虛線包圍而模式性地表示，將形成有對應於功率MOSFETQ4之縱型之功率MOSFET的區域，以附有符號 Q4之虛線包圍而模式性地表示。
上述實施形態1中，半導體晶片CP1內置有作為兩個開關元件之兩個功率MOSFETQ1、Q2、與用以檢測其等之發熱(溫度)之兩個二極體DD1、DD2。與此相對，本實施形態中，半導體晶片CP1內置有作為開關元件之n個(此處，n為3以上之整數)之功率MOSFET(於圖34之情形時，為4個功率MOSFETQ1、Q2、Q3、Q4)、與用以檢測其等之發熱(溫度)之n個二極體(於圖34之情形時，為4個二極體DD1、DD2、DD3、DD4)。於半導體晶片CP1之主面，自邊SD1朝向邊SD2之間依序排列配置有n個功率MOSFET。於圖34之情形時，於半導體晶片CP1之主面，於邊SD1與邊SD2之間自邊SD1朝向邊SD2，依序排列配置有功率MOSFETQ1、功率MOSFETQ3、功率MOSFETQ4及功率MOSFETQ2。以下，列舉半導體晶片CP1內所形成之作為開關元件之功率MOSFET之數n為4個的情形為例進行說明，但只要為3個以上即可，並不限定於4個。
半導體晶片CP1內所形成之各功率MOSFETQ1、Q2、Q3、Q4係作為彼此獨立地被控制之開關元件而發揮功能，且係藉由上述半導體晶片CP2而控制。本實施形態中，各功率MOSFETQ1、Q2、Q3、Q4之構成亦與上述實施形態1之各功率MOSFETQ1、Q2之構成大致相同，各二極體DD1、DD2、DD3、DD4之構成亦與上述實施形態1之各二極體DD1、DD2之構成大致相同。因此，半導體晶片CP1中所內置之功率MOSFETQ1、Q2、Q3、Q4各自係與上述實施形態1之功率MOSFETQ1、Q2同樣地，由形成於半導體晶片CP1之縱型之功率MOSFET、更特定而言為形成於半導體晶片CP1之溝槽閘極型之MISFET所形成。
功率MOSFETQ1、Q2、Q3、Q4之汲極電性連接於半導體晶片CP1之上述背面電極BE。與上述實施形態1同樣地，圖34所示之焊墊 電極PDS1為與形成於半導體晶片CP1內之功率MOSFETQ1之源極電性連接的焊墊電極(接合墊)，圖34所示之焊墊電極PDS2為與形成於半導體晶片CP1內之功率MOSFETQ2之源極電性連接的焊墊電極(接合墊)。又，圖34所示之焊墊電極PDS3為與形成於半導體晶片CP1內之功率MOSFETQ3之源極電性連接的焊墊電極(接合墊)，圖34所示之焊墊電極PDS4為與形成於半導體晶片CP1內之功率MOSFETQ4之源極電性連接的焊墊電極(接合墊)。半導體晶片CP1所包含之複數個焊墊電極PD包含源極用之焊墊電極PDS1、PDS2、PDS3、PDS4，且更包含與功率MOSFETQ1、Q2、Q3、Q4之各閘極電性連接之焊墊電極、與二極體DD1、DD2、DD3、DD4之各陽極電性連接之焊墊電極、與二極體DD1、DD2、DD3、DD4之各陰極電性連接之焊墊電極等。圖34中，關於焊墊電極PD，除源極用之焊墊電極PDS1、PDS2、PDS3、PDS4以外不予以區別而附上相同符號PD。於將本實施形態之半導體晶片CP1與上述實施形態1同樣地封裝化而構成半導體裝置PKG之情形時，不僅於源極用之焊墊電極PDS1、PDS2上，而且於源極用之PDS3、PDS4上亦連接與上述金屬板MPL1、MPL2相同之金屬板。
與上述實施形態1同樣地，本實施形態中，二極體DD1亦為用以檢測功率MOSFETQ1之發熱(溫度)之二極體，且與功率MOSFETQ1一併配置於第1MOSFET區域RG1，二極體DD2亦為用以檢測功率MOSFETQ2之發熱(溫度)之二極體，且與功率MOSFETQ2一併配置於第2MOSFET區域RG2。二極體DD3為用以檢測功率MOSFETQ3之發熱(溫度)之二極體，且與功率MOSFETQ3一併配置於第3MOSFET區域RG3，二極體DD4為用以檢測功率MOSFETQ4之發熱(溫度)之二極體，且與功率MOSFETQ4一併配置於第4MOSFET區域RG4。
如圖34所示，本實施形態之半導體晶片CP1係於俯視時，將半導體晶片CP1於半導體晶片CP1之對向之兩邊SD1、SD2間大致均等地分 為(即，四等分為)4個區塊(區域)，該4個區塊成為第1MOSFET區域RG1、第2MOSFET區域RG2、第3MOSFET區域RG3及第4MOSFET區域RG4。於半導體晶片CP1之主面，自邊SD1側至邊SD2側依序排列有第1MOSFET區域RG1、第3MOSFET區域RG3、第4MOSFET區域RG4及第2MOSFET區域RG2。圖34中，以雙點劃線表示之線CL3、CL4、CL5為於邊SD1與邊SD2之間將半導體晶片CP1四等分時之虛擬的邊界線(分割線)，且其與邊SD1、SD2平行。第1MOSFET區域RG1與第3MOSFET區域RG3之邊界與線CL3大致一致，第3MOSFET區域RG3與第4MOSFET區域RG4之邊界與線CL4大致一致，第4MOSFET區域RG4與第2MOSFET區域RG2之邊界與線CL5大致一致。
本實施形態之半導體晶片CP1中之第1MOSFET區域RG1及第2MOSFET區域RG2之構成係與上述實施形態1之半導體晶片CP1中之第1MOSFET區域RG1及第2MOSFET區域RG2之構成大致相同，因此此處主要對本實施形態之半導體晶片CP1中之第3MOSFET區域RG3及第4MOSFET區域RG4之構成進行說明。
於半導體晶片CP1之第3MOSFET區域RG3，配置有功率MOSFETQ3及二極體DD3、以及與功率MOSFETQ3或二極體DD3電性連接之焊墊電極PD。配置於第3MOSFET區域RG3之焊墊電極PD中，包含與功率MOSFETQ3之源極電性連接之焊墊電極PDS3、與功率MOSFETQ3之閘極電性連接之焊墊電極PD、與二極體DD3之陽極電性連接之焊墊電極PD、及與二極體DD3之陰極電性連接之焊墊電極PD。又，於半導體晶片CP1之第4MOSFET區域RG4，配置有功率MOSFETQ4及二極體DD4、以及與功率MOSFETQ4或二極體DD4電性連接之焊墊電極PD。配置於第4MOSFET區域RG4之焊墊電極PD中，包含與功率MOSFETQ4之源極電性連接之焊墊電極PDS4、與功率MOSFETQ4之閘極電性連接之焊墊電極PD、與二極體DD4之陽極電 性連接之焊墊電極PD、及與二極體DD4之陰極電性連接之焊墊電極PD。
為防止二極體DD3之誤動作，理想的是二極體DD3對於功率MOSFETQ3之發熱靈敏，且對於功率MOSFETQ1、Q2、Q4之發熱遲鈍，因此較佳為接近功率MOSFETQ3，且儘可能地遠離功率MOSFETQ1、Q2、Q4。又，為防止二極體DD4之誤動作，理想的是二極體DD4對於功率MOSFETQ4之發熱靈敏，且對於功率MOSFETQ1、Q2、Q3之發熱遲鈍，因此較佳為接近功率MOSFETQ4，且儘可能地遠離功率MOSFETQ1、Q2、Q3。
形成有二極體DD3之第3MOSFET區域RG3係由形成有功率MOSFETQ1之第1MOSFET區域RG1與形成有功率MOSFETQ4之第4MOSFET區域RG4夾持，因此若二極體DD3接近功率MOSFETQ1、Q4之任一者，則功率MOSFETQ1、Q4中之較近一方之功率MOSFET發熱時擔憂二極體DD3之誤動作。
為防止二極體DD3之誤動作，用以檢測功率MOSFETQ3之發熱之二極體DD3係於半導體晶片CP1之主面，以自應檢測發熱之功率MOSFETQ3之左右相鄰之功率MOSFETQ1、Q4算起的距離大致相同之方式配置。即，於半導體晶片CP1之主面(第3MOSFET區域RG3)，以二極體DD3與功率MOSFETQ1之間之距離(間隔)、及二極體DD3與功率MOSFETQ4之間之距離(間隔)大致相同的方式配置二極體DD3。即，於半導體晶片CP1之主面，在第3MOSFET區域RG3內且自功率MOSFETQ1、Q4算起為等距離之位置上配置二極體DD3。藉此，二極體DD3不接近功率MOSFETQ1及功率MOSFETQ4，因此可抑制或防止二極體DD3之誤動作。
關於二極體DD4，亦自相同觀點而言，為防止二極體DD4之誤動作，用以檢測功率MOSFETQ4之發熱之二極體DD4係於半導體晶片 CP1之主面，以自應檢測發熱之功率MOSFETQ4之左右相鄰之功率MOSFETQ2、Q3算起的距離大致相同之方式配置。即，於半導體晶片CP1之主面(第4MOSFET區域RG4)，以二極體DD4與功率MOSFETQ3之間之距離(間隔)、及二極體DD4與功率MOSFETQ2之間之距離(間隔)大致相同的方式配置二極體DD4。即，於半導體晶片CP1之主面，在第4MOSFET區域RG4內且自功率MOSFETQ2、Q3算起為等距離之位置上配置二極體DD4。藉此，二極體DD4不接近功率MOSFETQ3及功率MOSFETQ2，因此可抑制或防止二極體DD4之誤動作。
為了於半導體晶片CP1之主面，以二極體DD3及功率MOSFETQ1間之距離與二極體DD3及功率MOSFETQ4間之距離大致相同，又，二極體DD4及功率MOSFETQ3間之距離與二極體DD4及功率MOSFETQ2間之距離大致相同的方式配置二極體DD3、DD4，具體而言只要以下述方式進行即可。
即，如圖34所示，二極體DD3係於第3MOSFET區域RG3，配置於沿著邊SD3之方向之中央附近，二極體DD4係於第4MOSFET區域RG4，配置於沿著邊SD3之方向之中央附近。以其他觀點來表述上述內容，則二極體DD3係配置於第3MOSFET區域RG3之大致中心線CL6上，二極體DD4係配置於第4MOSFET區域RG4之大致中心線CL7上。
此處，中心線CL6、CL7為虛擬線，於圖34中以單點劃線表示。中心線CL6為與邊SD1、SD2平行且於線CL3與線CL4之間將第3MOSFET區域RG3二等分之線。中心線CL7為與邊SD1、SD2平行且於線CL4與線CL5之間將第4MOSFET區域RG4二等分之線。中心線CL6位於線CL3與線CL4之間(更特定而言為中央)，中心線CL7位於線CL4與線CL5之間(更特定而言為中央)。再者，本實施形態中，上述中心線CL1為於邊SD1與線CL3之間將第1MOSFET區域RG1二等分之 線，又，上述中心線CL2為於邊SD2與線CL5之間將第2MOSFET區域RG2二等分之線。
於與本實施形態不同地，使二極體DD3之位置自中心線CL6上之位置向第1MOSFET區域RG1側偏移之情形時，二極體DD3與功率MOSFETQ1之間之距離變近，於功率MOSFETQ1過度地發熱是，擔憂二極體DD3之誤動作。另一方面，於與本實施形態不同地，使二極體DD3之位置自中心線CL6上之位置向第4MOSFET區域RG4側偏移之情形時，二極體DD3與功率MOSFETQ4之間之距離變近，於功率MOSFETQ4過度地發熱時，擔憂二極體DD4之誤動作。
與此相對，本實施形態中，藉由將二極體DD3於第3MOSFET區域RG3，配置於沿著邊SD3之方向之中央附近(即，將二極體DD3配置於大致中心線CL6上)，而二極體DD3與功率MOSFETQ1之間之距離、及二極體DD3與功率MOSFETQ4之間之距離變為大致相同。因此，二極體DD3不接近功率MOSFETQ1及功率MOSFETQ4，故而可抑制或防止二極體DD3之誤動作。同樣地，藉由將二極體DD4於第3MOSFET區域RG4，配置於沿著邊SD3之方向之中央附近(即，將二極體DD4配置大致中心線CL7上)，而二極體DD4與功率MOSFETQ3之間之距離、及二極體DD4與功率MOSFETQ2之間之距離變為大致相同。因此，二極體DD4不接近功率MOSFETQ3及功率MOSFETQ2，故而可抑制或防止二極體DD4之誤動作。
又，若將第3MOSFET區域RG3中之二極體DD3之相對位置與第4MOSFET區域RG4中之二極體DD4之相對位置設為相同，則更佳。藉此，於半導體晶片CP1中，可將第3MOSFET區域RG3與第4MOSFET區域RG4設為相同構成(構造)。若將第3MOSFET區域RG3與第4MOSFET區域RG4設為相同構成，則易於製造半導體晶片CP1，因此可降低半導體晶片CP1之製造成本。
又，於半導體晶片CP1內所形成之開關用之功率MOSFET(對應於各功率MOSFETQ1、Q2、Q3、Q4者)之數n為3個之情形時，只要設為於圖34所示之本實施形態之半導體晶片CP1中，省略第4MOSFET區域RG4而將第3MOSFET區域RG3與第2MOSFET區域RG2直接相連之構成即可。又，於半導體晶片CP1內所形成之開關用之功率MOSFET(對應於各功率MOSFETQ1、Q2、Q3、Q4者)之數為5個以上之情形時，只要於圖34所示之本實施形態之半導體晶片CP1中，在第3MOSFET區域RG3與第4MOSFET區域RG4之間追加與第3MOSFET區域RG3相同之構成之MOSFET區域即可。
第1MOSFET區域RG1及第2MOSFET區域RG2之構成係與上述實施形態1之半導體晶片CP1中之第1MOSFET區域RG1及第2MOSFET區域RG2之構成大致相同，且二極體DD1、DD2之配置必須滿足上述第1必要條件。
然而，本實施形態中，於半導體晶片CP1之主面，第1MOSFET區域RG1與第2MOSFET區域RG2未鄰接，伴隨於此，上述第1必要條件變為如下。
即，本實施形態中，作為第1必要條件，於半導體晶片CP1之主面(之第1MOSFET區域RG1)，用以檢測功率MOSFETQ1之發熱(溫度)之二極體DD1係以較與第1MOSFET區域RG1(更特定而言為功率MOSFETQ1)鄰接之第3MOSFET區域RG3(更特定而言為功率MOSFETQ3)更接近半導體晶片CP1之邊SD1之方式配置。並且，於半導體晶片CP1之主面(之第2MOSFET區域RG2)，用以檢測功率MOSFETQ2之發熱(溫度)之二極體DD2係以較與第2MOSFET區域RG2(更特定而言為功率MOSFETQ2)鄰接之第4MOSFET區域RG4(更特定而言為功率MOSFETQ4)更接近半導體晶片CP1之邊SD2之方式配置。如此，只要將上述實施形態1之上述第1必要條件中說明二極體 DD1之位置時之「第2MOSFET區域RG2」及「功率MOSFETQ2」，於本實施形態中替換稱為「第3MOSFET區域RG3」及「功率MOSFETQ3」即可。同樣地，只要將上述實施形態1之上述第1必要條件中說明二極體DD2之位置時之「第1MOSFET區域RG1」及「功率MOSFETQ1」，於本實施形態中替換稱為「第4MOSFET區域RG4」及「功率MOSFETQ4」即可。本實施形態中，亦與上述實施形態1同樣地可抑制或防止二極體DD1、DD2之誤動作。
即，於形成有n個(n為3以上之整數)之功率MOSFET(對應於各功率MOSFETQ1、Q2、Q3、Q4者)與用以檢測其等之發熱之n個二極體的半導體晶片CP1中，在半導體晶片CP1之主面自邊SD1朝向邊SD2依序排列配置有n個功率MOSFET之情形時，上述第1必要條件變為如下。
即，用以檢測n個功率MOSFET中之最接近邊SD1之第1個功率MOSFET(於圖34之情形時為功率MOSFETQ1)之發熱的第1個二極體(於圖34之情形時為二極體DD1)，係於半導體晶片CP1之主面，以較與第1個功率MOSFET(Q1)鄰接之第2個功率MOSFET(於圖34之情形時為功率MOSFETQ3)更接近邊SD1之方式配置。並且，用以檢測n個功率MOSFET中之最接近邊SD2之第n個功率MOSFET(於圖34之情形時為功率MOSFETQ2)之發熱的第n個二極體(於圖34之情形時為二極體DD2)係於半導體晶片CP1之主面，以較與第n個功率MOSFET(Q2)鄰接之第n-1個功率MOSFET(於圖34之情形時為功率MOSFETQ4)更接近邊SD2之方式配置。並且，用以檢測第2個至第n-1個功率MOSFET(於圖34之情形時為功率MOSFETQ3、Q4)之發熱之第2個至第n-1個二極體(於圖34之情形時為二極體DD3、DD4)各自係於半導體晶片CP1之主面，以自應檢測發熱之功率MOSFET之左右相鄰之功率MOSFET算起的距離大致相同之方式配置。此處，將半導體晶片CP1內所形成之 n個功率MOSFET自邊SD1朝向邊SD2依序稱為第1個功率MOSFET、第2個功率MOSFET、…、第n個功率MOSFET、將用以檢測其等之發熱(溫度)之二極體稱為第1個二極體、第2個二極體、…、第n個二極體。
藉此，於形成有n個功率MOSFET與用以檢測其等之發熱之n個二極體之半導體晶片CP1中，可抑制或防止二極體之誤動作。因此，可提高半導體裝置之性能。又，可提高半導體裝置之可靠性。
又，與上述實施形態1同樣地，於本實施形態中，亦如圖34所示，二極體DD1較佳為於半導體晶片CP1之主面沿著邊SD1而配置，又，二極體DD2較佳為於半導體晶片CP1之主面沿著邊SD2而配置，藉此可提高二極體DD1、DD2之誤動作之防止效果。
如此，藉由對半導體晶片CP1之主面之二極體DD1、DD2、DD3、DD4之配置位置進行設計，而可防止二極體DD1、DD2、DD3、DD4之誤動作。
又，與上述實施形態1同樣地，於本實施形態中，亦如圖34所示，半導體晶片CP1所包含之複數個焊墊電極PD中之除源極用之焊墊電極PDS1、PDS2、PDS3、PDS4以外的焊墊電極PD較佳為沿著半導體晶片CP1之邊SD3而配置(排列)。
又，上述實施形態1中，除源極用之焊墊電極PDS1、PDS2以外之所有焊墊電極PD係於半導體晶片CP1之主面，配置於二極體DD1與二極體DD2之間。與此相對，本實施形態中，亦如圖34所示，較佳為將除源極用之焊墊電極PDS1、PDS2、PDS3、PDS4以外之所有焊墊電極PD配置於二極體DD1、DD2、DD3、DD4之間。藉此，可抑制由功率MOSFETQ2、Q3、Q4之發熱所引起之二極體DD1之溫度上升、由功率MOSFETQ1，Q3、Q4之發熱所引起之二極體DD2之溫度上升、由功率MOSFETQ1、Q2、Q4之發熱所引起之二極體DD3之溫度上 升、及由功率MOSFETQ1、Q2、Q3之發熱所引起之二極體DD4之溫度上升。因此，可提高二極體DD1、DD2、DD3、DD4之誤動作之防止效果。
以上，對於由本發明者所完成之發明，基於其實施形態進行了具體之說明，但本發明並不限定於上述實施形態，當然於不脫離其主旨之範圍內可進行各種變更。
[產業上之可利用性]
本發明係用於半導體封裝形態之半導體裝置及其製造方法而較佳者。
CP1‧‧‧半導體晶片
DD1、DD2‧‧‧二極體
GR‧‧‧保護環
PD、PDA1、PDA2、PDC1、PDC2、PDG1、PDG2、PDK1、PDK2、PDN1、PDN2、PDS1、PDS2‧‧‧焊墊電極
Q1、Q2‧‧‧功率MOSFET
RG1‧‧‧第1MOSFET區域
RG2‧‧‧第2MOSFET區域
SD1、SD2、SD3、SD4‧‧‧邊

Claims (22)

  1. 一種半導體裝置，其特徵在於：其係包含具有第1邊及與上述第1邊對向之第2邊之第1半導體晶片者，於上述第1半導體晶片內，形成有第1電路、第2電路、用以檢測上述第1電路之發熱之第1二極體、用以檢測上述第2電路之發熱之第2二極體、及複數個第1焊墊電極；上述第1電路係於上述第1半導體晶片之主面以較上述第2邊更接近上述第1邊之方式配置；上述第2電路係於上述第1半導體晶片之主面配置於上述第1電路與上述第2邊之間；上述第1二極體係於上述第1半導體晶片之主面以較上述第2電路更接近上述第1邊之方式配置；上述第2二極體係於上述第1半導體晶片之主面以較上述第1電路更接近上述第2邊之方式配置；上述複數個第1焊墊電極包含電性連接於上述第1電路之第1源極用焊墊電極、及電性連接於上述第2電路之第2源極用焊墊電極；於上述第1半導體晶片之主面，在上述第1二極體與上述第2二極體之間配置有除上述第1及第2源極用焊墊電極以外之上述複數個第1焊墊電極中之至少一個。
  2. 如請求項1之半導體裝置，其中上述第1二極體係於上述第1半導體晶片之主面沿著上述第1邊而配置；上述第2二極體係於上述第1半導體晶片之主面沿著上述第2邊而配置。
  3. 如請求項2之半導體裝置，其中除上述第1及第2源極用焊墊電極以外之上述複數個第1焊墊電極係於上述第1半導體晶片之主面配置於上述第1二極體與上述第2二極體之間。
  4. 如請求項3之半導體裝置，其中上述第1半導體晶片具有與上述第1及第2邊交叉之第3邊、以及與上述第3邊對向之第4邊；除上述第1及第2源極用焊墊電極以外之上述複數個第1焊墊電極係於上述第1半導體晶片之主面，在上述第1二極體與上述第2二極體之間沿著上述第3邊而配置。
  5. 如請求項4之半導體裝置，其中上述第1二極體係於上述第1半導體晶片之主面配置於由上述第1邊與上述第3邊所形成之第1角部附近；上述第2二極體係於上述第1半導體晶片之主面配置於由上述第2邊與上述第3邊所形成之第2角部附近。
  6. 如請求項5之半導體裝置，其中上述複數個第1焊墊電極中之與上述第1電路或上述第1二極體電性連接之上述第1焊墊電極，係於上述第1半導體晶片之主面以較上述第2邊更接近上述第1邊之方式配置；除上述第1及第2源極用焊墊電極以外之上述複數個第1焊墊電極中之與上述第2電路或上述第2二極體電性連接的上述第1焊墊電極，係於上述第1半導體晶片之主面以較上述第1邊更接近上述第2邊之方式配置。
  7. 如請求項6之半導體裝置，其中上述第1及第2源極用焊墊電極係於上述第1半導體晶片之主面，配置於除上述第1及第2源極用焊墊電極以外之上述複數個第1焊墊電極與上述第4邊之間； 上述第1源極用焊墊電極係於上述第1半導體晶片之主面以較上述第2邊更接近上述第1邊之方式配置；上述第2源極用焊墊電極係於上述第1半導體晶片之主面配置於上述第1源極用焊墊電極與上述第2邊之間。
  8. 如請求項7之半導體裝置，其中上述第1及第2源極用焊墊電極係平面面積較除上述第1及第2源極用焊墊電極以外之上述複數個第1焊墊電極更大。
  9. 如請求項8之半導體裝置，其中上述第1源極用焊墊電極形成於上述第1電路之上部；上述第2源極用焊墊電極形成於上述第2電路之上部。
  10. 如請求項9之半導體裝置，其中上述複數個第1焊墊電極包含電性連接於上述第1電路之第1閘極用焊墊電極、電性連接於上述第1二極體之第1陽極用焊墊電極及第1陰極用焊墊電極、電性連接於上述第2電路之第2閘極用焊墊電極、以及電性連接於上述第2二極體之第2陽極用焊墊電極及第2陰極用焊墊電極。
  11. 如請求項10之半導體裝置，其中於上述複數個第1焊墊電極中之配置於上述第1二極體與上述第2二極體之間的上述複數個第1焊墊電極上，分別連接有複數根導線。
  12. 如請求項11之半導體裝置，其更包含用以控制上述第1半導體晶片之第2半導體晶片；上述第2半導體晶片係以較上述第1半導體晶片之上述第4邊更接近上述第3邊之方式配置；上述第2半導體晶片包含分別連接有上述複數根導線之複數個第2焊墊電極。
  13. 如請求項12之半導體裝置，其中上述第2半導體晶片具有第5邊；以上述第2半導體晶片之上述第5邊與上述第1半導體晶片之上述第3邊相對向之方式配置有上述第1及第2半導體晶片；上述複數個第2焊墊電極係於上述第2半導體晶片之主面沿著上述第5邊而配置。
  14. 如請求項13之半導體裝置，其中上述第1電路及上述第2電路係分別由溝槽閘極型MISFET所形成。
  15. 如請求項14之半導體裝置，其中上述第1半導體晶片包含汲極用之背面電極；上述背面電極係電性連接於上述第1電路之汲極及上述第2電路之汲極。
  16. 如請求項15之半導體裝置，其中上述第1電路及上述第2電路分別為開關用之MISFET，且可彼此獨立地進行控制。
  17. 如請求項16之半導體裝置，其中於構成上述第1半導體晶片之半導體基板之主面，在形成有上述第1電路用之溝槽閘極型MISFET之區域、與形成有上述第2電路用之溝槽閘極型MISFET之區域之間，形成有埋入浮動電位之導電體之第1溝槽。
  18. 如請求項17之半導體裝置，其中上述第1溝槽為與構成上述溝槽閘極型MISFET之溝槽閘極之溝槽以相同之步驟形成的溝槽。
  19. 一種半導體裝置，其特徵在於：其係包含具有第1邊、與上述第1邊對向之第2邊、與上述第1及第2邊交叉之第3邊、及與上述第3邊對向之第4邊的第1半導體晶片者；於上述第1半導體晶片內，形成有為3以上之整數之n個第1電路、及用以分別檢測上述n個第1電路之發熱之n個二極體；於上述第1半導體晶片之主面，自上述第1邊向上述第2邊依序 排列配置有上述n個第1電路；用以對上述n個第1電路中之最接近上述第1邊之第1個上述第1電路之發熱進行檢測的第1個上述二極體，係於上述第1半導體晶片之主面，以較與上述第1個第1電路鄰接之第2個上述第1電路更接近上述第1邊之方式配置；用以對上述n個第1電路中之最接近上述第2邊之第n個上述第1電路之發熱進行檢測的第n個上述二極體，係於上述第1半導體晶片之主面，以較與上述第n個第1電路鄰接之第n-1個上述第1電路更接近上述第2邊之方式配置；用以檢測第2個至第n-1個上述第1電路之發熱之第2個至第n-1個上述二極體各自係於上述第1半導體晶片之主面，以自應檢測發熱之上述第1電路之左右相鄰之上述第1電路算起的距離大致相同之方式配置。
  20. 如請求項19之半導體裝置，其中上述第2個至第n-1個上述二極體係於上述第1半導體晶片之主面沿著上述第3邊而配置。
  21. 如請求項20之半導體裝置，其中上述第1個二極體於上述第1半導體晶片之主面沿著上述第1邊而配置；上述第2個二極體於上述第1半導體晶片之主面沿著上述第2邊而配置。
  22. 如請求項21之半導體裝置，其中上述第1半導體晶片更包含複數個焊墊電極；上述複數個焊墊電極包含分別電性連接於上述n個第1電路之n個源極用焊墊電極；除上述n個源極用焊墊電極以外之上述複數個焊墊電極係於上述第1半導體晶片之主面沿著上述第3邊而配置於上述n個二極體之間。
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