TW201830490A - 半導體裝置之形成方法 - Google Patents

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譚倫光
李秉紘
呂慧瀅
張家敖
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Abstract

一種半導體裝置之形成方法，包括沉積第一導電材料於設置於第一半導體結構及第二半導體結構之間的開口中。上述第一導電材料包括至少一第一孔洞(void)。上述方法亦包括移除上述第一導電材料之一部分以形成溝槽。上述溝槽暴露出上述至少一第一孔洞且上述溝槽係由第一導電材料之殘留部分所定義。上述方法亦包括沉積第二導電材料於上述溝槽中。上述第二導電材料及第一導電材料之殘留部分係形成虛設閘極層。

Description

半導體裝置之形成方法
本發明實施例係有關於一種半導體裝置及其形成方法，且特別有關於一種具有鰭片結構之半導體裝置及其形成方法。
半導體積體電路(IC)工業經歷了快速的成長。在積體電路演進的過程，裝置之功能密度普遍地增加，然而特徵尺寸(feature size)或幾何尺寸(geometry)則降低。上述尺寸之縮減普遍地可提升生產效率、降低成本及/或提高效能而提供了許多好處。持續降低之尺寸亦增加了積體電路之製程及生產的複雜性，而為了實現前述之優點，積體電路之製造需要同步的發展。
相同地，積體電路對於高效能及幾何尺寸縮減之需求使得多閘極裝置受到採用。上述多閘極裝置包括多閘極鰭式(fin-type)電晶體(因為通道係形成於自基板延伸之”鰭片”上)，其亦可稱為鰭式場效電晶體(fin field-effect transistor)裝置。鰭式場效電晶體裝置可縮小裝置之閘極寬度並提供一閘極，其位於包括通道區的鰭片之側邊及/或頂部上。
本發明實施例包括一種半導體裝置之形成方法，其包括沉積第一導電材料於設置於第一半導體結構及第二半導體結構之間的開口中。上述第一導電材料包括至少一第一孔洞(void)。上述方法亦包括移除第一導電材料之一部分以形成溝槽。上述溝槽暴露出上述至少一第一孔洞且係由上述第一導電材料之殘留部分所定義。上述方法亦包括沉積第二導電材料於上述溝槽中。上述第二導電材料及第一導電材料之殘留部分係形成虛設閘極層。
本發明實施例亦包括一種半導體裝置之形成方法，其包括形成第一虛設閘極層於複數個半導體鰭片(fin)上。上述第一虛設閘極層具有第一孔洞，且上述第一孔洞設置於上述複數個半導體鰭片之鄰近的(neighboring)鰭片之間。上述方法亦包括蝕刻上述第一虛設閘極層之位於第一孔洞之上及周圍之一部分，以露出上述第一孔洞並形成漸尖(tapered)的第一溝槽。上述漸尖的第一溝槽係由在上述蝕刻步驟之後殘留之第一虛設閘極層之第二部分所定義。上述方法亦包括以導電材料填充上述漸尖的第一溝槽以形成第二虛設閘極層。上述第二虛設閘極層具有設置於上述複數個半導體鰭片之鄰近的鰭片之間的第二孔洞。
本發明實施例更包括一種半導體裝置之形成方法，其包括形成第一虛設結構於相鄰的(adjacent)半導體鰭片(fin)之間以及設置在上述相鄰的半導體鰭片之間之隔離區域之上。上述第一虛設結構具有設置於上述相鄰的半導體鰭片之間之第一孔洞。上述方法亦包括移除上述第一虛設結構之具有 上述第一孔洞之一部分以形成第一溝槽以及襯於(line)第一溝槽之第一虛設襯層。上述第一溝槽設置於上述相鄰的半導體鰭片之間。上述方法亦包括沉積上述第一虛設結構之材料於上述第一虛設襯層之上並進入上述第一溝槽中以形成第二虛設結構。
20‧‧‧鰭式場效電晶體
22‧‧‧基板
24‧‧‧隔離區域
24a‧‧‧隔離區域之主要表面
26‧‧‧鰭片
28‧‧‧閘極介電質
30‧‧‧閘極電極
32、34‧‧‧源極/汲極區
40‧‧‧基板
42‧‧‧鰭片
42a‧‧‧鰭片之頂表面
44‧‧‧隔離區域
44a、44b‧‧‧隔離區域之頂表面
46‧‧‧虛設介電層
47、77‧‧‧開口
48‧‧‧第一虛設閘極層
50‧‧‧第一孔洞
52‧‧‧閘極間隔物
54、56‧‧‧磊晶源極/汲極區
58‧‧‧蝕刻停止層
59‧‧‧凹陷
60‧‧‧底部層間介電層
60a‧‧‧底部層間介電層之頂表面
61、71、81‧‧‧製程
62‧‧‧界面介電質
64‧‧‧閘極介電層
66‧‧‧蓋層之第一子層
68‧‧‧蓋層之第二子層
70‧‧‧虛設閘極
72、99‧‧‧罩幕
73‧‧‧第一虛設閘極結構
75‧‧‧第一漸尖的溝槽
79‧‧‧第二漸尖的溝槽
80‧‧‧第二虛設閘極層
82‧‧‧第二孔洞
83‧‧‧層狀結構
84‧‧‧導電材料
85‧‧‧介電質蓋
88‧‧‧功函數調整層
88a‧‧‧功函數調整層之表面
91‧‧‧犧牲虛設閘極層
92‧‧‧接觸
93‧‧‧罩幕層
100、200、300、400‧‧‧基板之區域
A-A、B-B‧‧‧剖面
P‧‧‧節距
TE‧‧‧橫向範圍
LE‧‧‧縱向範圍
W‧‧‧寬度
DP‧‧‧深度
D1-1、D1-2、D2-1、D2-2‧‧‧尺寸
以下將配合所附圖式詳述本發明之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖係根據一些實施例繪示出作為例子之一般性的鰭式場效電晶體(finFET)的立體圖。
第2、3A、3B、4A、4B、5-11、12A、12B及13-24圖係根據一些實施例繪示出鰭式場效電晶體之製程之中間步驟的剖面圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複 僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
根據不同的實施例提供鰭式場效電晶體(finFETs)及其形成方法。鰭式場效電晶體之製程之中間步驟係被繪示。一些於此描述之實施例係在使用後閘極製程(gate-last process)所形成之鰭式場效電晶體的脈絡下進行討論。一些實施例之變化例係被討論。所屬領域具通常知識者應理解，其他可能之修改可在其他實施例的範圍中被考慮。雖然係以特定的順序來說明方法實施例，然而亦可以任何合理的順序來進行其他不同的方法實施例，且相較於在此描述之方法實施例，其可包括較少或較多之步驟。
一些實施例可具有優點。提供一實施例方法，其所形成之犧牲虛設閘極層實質上沒有孔洞。上述犧牲虛設閘極層可於後續之閘極替換製程(replacement gate process)中被移除。隨著半導體製程技術進展到20nm以下(sub-20nm)之節點，可能需要上述實施例之方法以提供比傳統方法更好之間隙填充能力(gap-filling capabilities)並減少或實質上消除形成於犧 牲虛設閘極層中之孔洞。因為減少或實質上消除了於犧牲虛設閘極層中之孔洞，而可減少或避免在移除犧牲虛設閘極層的步驟之中或之後形成殘留物(例如：SiN殘留物)，因此可增進製造良率(manufacturing yield)。上述實施例之形成犧牲虛設閘極層的方法可應用在位於鄰近的鰭式場效電晶體之間之具有高深寬比(例如：約大於或等於7)的溝槽。上述實施例之形成犧牲虛設閘極層的方法亦可與目前可使用的儀器及製程相容，而可不需要新儀器之評估、校正及製造。此外，上述實施例之方法不須使用前驅氣體(其可包括SiH4、Si2H6及SiH2Cl2中之至少一者)，而可避免具有鰭式場效電晶體之半導體裝置的製造成本增加。
第1圖根據一實施例繪示出鰭式場效電晶體20的立體圖。鰭式場效電晶體20包括基板22上之鰭片26。鰭片26可提供形成有一或多個裝置之主動區。鰭式場效電晶體20亦包括隔離區域24。鰭片26自基板22突出且延伸過由隔離區域24之主要表面24a所形成之平面。第1圖的例子中，鰭片26亦位於鄰近的隔離區域24之間，並於鄰近的隔離區域24之間延伸。閘極介電質28襯於鰭片26之一部份(例如：鰭片26之側壁的一部份)。閘極介電質28亦形成於鰭片26之上表面(例如：鰭片26之距離基板22最遠且遠離基板22的表面)上。閘極電極30係設置於閘極介電質28之上，且亦可覆蓋隔離區域24之主要表面24a的一部份。鰭片26未被閘極介電質28或閘極電極30覆蓋之部分可形成源極/汲極區32及34。如第1圖所示，源極/汲極區32及34係相對於閘極介電質28及閘極電極30設置於鰭片26的相對側。第1圖 更繪示出使用於後文圖中的參考剖面。剖面A-A穿過鰭式場效電晶體20之通道、閘極介電質28及閘極電極30。在一些實施例中，剖面A-A係延伸於鰭片26之橫軸(transverse axis)。剖面B-B係垂直剖面A-A，且延伸於鰭片26之縱軸(longitudinal axis)並於如源極/汲極區32及34之間的電流的方向上。為了明確起見，後續圖示將參照上述參考剖面。
第2至24圖係為根據一實施例之鰭式場效電晶體20在製程之中間步驟的剖面圖。第2、3A、4A、5-11及12A圖係繪示出第1圖中所示之參考剖面A-A，惟其係繪示出多個鰭片的情況。第3B、4B、12B及13至24圖係繪示出第1圖中所示之參考剖面B-B，惟其係繪示出多個鰭片的情況。
第2圖係繪示出基板40，其可等同於第1圖中之基板22。基板40可為半導體基板，例如塊狀(bulk)半導體基板、絕緣層上半導體基板(semiconductor-on-insulator，SOI)、多層(multi-layered)或梯度(gradient)基板或類似之基板。基板40可包括半導體材料，例如元素半導體(包括Si及Ge)、化合物或合金半導體(包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb或GaInAsP之至少一者)或上述之組合。基板40可被摻雜或未被摻雜。在一具體的例子中，基板40係為塊狀矽基板。
第3A及3B圖根據一實施例繪示出鰭片42及隔離區域44之形成步驟。任一第3A及3B圖中所示之鰭片42可為第1圖中所示之鰭片26或為第1圖中所示之鰭片26在製程之中間步驟的情況。類似地，第3A及3B圖中所示之隔離區域44可為第1圖 中所示之隔離區域24或為第1圖中所示之隔離區域24在製程之中間步驟的情況。
在第3A及3B圖中，鰭片42係自基板40形成且突出自基板40。在一些實施例中，可在基板40中蝕刻出溝槽以形成鰭片42。可使用微影製程形成鰭片42。上述微影製程可包括形成光阻層(亦稱為光阻，其未被繪示於第3A及3B圖中)於基板40之上、將光阻於圖案化製程曝光、進行曝光後烘烤製程以及將光阻顯影以形成包括光阻之罩幕單元(masking element)。上述罩幕單元可在蝕刻製程在基板40中形成凹陷時被用來保護基板40之區域，使得鰭片42自基板40延伸。上述蝕刻可為任何合適的蝕刻製程，例如反應式離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似之製程或上述之組合。上述蝕刻可為異向性(anisotropic)蝕刻。如第3A及3B圖所示，任一鰭片42可具有橫向範圍TE(transverse extent，例如沿著鰭片42之橫軸測量之鰭片厚度)以及縱向範圍LE(longitudinal extent，例如沿著鰭片42之縱軸測量之鰭片長度)。任一鰭片42可具有頂表面42a。鰭片42的頂表面42a可為鰭片42之遠離基板40且距離基板40最遠的主要表面。在一些實施例中(例如第3A圖中的例子)，一鰭片42之橫向範圍TE可為相應鰭片42於頂表面42a之橫向寬度的判斷基準(例如，最寬橫向範圍)。
第3A及第3B圖中亦繪示出形成絕緣材料於鄰近的鰭片42之間以形成隔離區域44。絕緣材料可為氧化物(例如氧化矽)、氮化物、類似之材料或上述之組合。可以高密度電漿 化學氣相沉積法(high density plasma chemical vapor deposition，HDP-CVD)、流動式(flowable)化學氣相沉積法(例如：於遠距電漿系統中以化學氣相沉積法為基礎沉積一材料後，接著將之固化而轉變成另一如氧化物之材料)、類似之製程或上述之組合形成絕緣材料。可使用任何適當之製程所形成之其他絕緣材料。舉例而言，隔離區域44之絕緣材料可包括氧化矽、氮化矽、氮氧化矽、氟矽玻璃(fluoride-doped silicate glass，FSG)、低介電常數介電材料或其他適當之絕緣材料之至少一者。
隨著半導體製程技術進展到20nm以下(sub-20nm)之節點，縮小的特徵尺寸使得半導體之製造面臨挑戰。舉例而言，如第3A圖所示，在先進製程技術中(例如：20nm以下之節點)，鰭片42之節距P(例如：鄰近的鰭片42(例如：緊鄰的鰭片42)之間的距離)可約小於20nm(例如：約小於或等於10nm)，而各個鰭片42之橫向範圍TE可約小於10nm(例如：約7nm至8nm)。因此，鄰近的鰭片42之間的間隔(其可稱為溝槽)可具有高的深度比寬度之比值(其亦可稱為深寬比(aspect ratio))。在一些實施例中，位於鄰近的鰭片42之間的溝槽之深寬比可約大於或等於7。在具有高深寬比之溝槽中形成隔離區域44時，傳統的沉積方法可能無法具有良好之表現。然而，流動式化學氣相沉積法(FCVD)因其具有填充深寬比為7：1(或以上)之溝槽的能力而受到重視。流動式化學氣相沉積法之製程係形成可流動之介電薄膜，其可流動以填充鄰近的鰭片42之間的溝槽。通常，各種化學組成(chemistries)被添加至前驅物中以使得所沉積的薄膜可 以流動。舉例而言，可添加氮氫鍵結(nitrogen hydride bond)。在沉積可流動的薄膜之後，可將其固化然後退火以移除上述所添加之化學組成而形成絕緣材料(例如：氧化矽)。
在一些使用流動式化學氣相沉積法形成隔離區域44的實施例中，導入含矽的(silicon-containing)第一前驅物至具有基板40及鰭片42的沉積腔體中。在一些實施例中，含矽的前驅物係為矽烷胺(silylamine)，例如三甲基矽烷胺(trisilylamine，TSA)、二矽烷胺(disilylamine，DSA)或上述之組合。一或多個載送氣體亦可伴隨含矽的前驅物。載送氣體可包括He、Ar、N2、類似之氣體或上述之組合。接著，提供第二前驅物至沉積腔體中。在一些實施例中，第二前驅物係為含氮的(nitrogen-containing)前驅物。含氮的前驅物可包括NH3、N2、類似之前驅物或上述之組合。在一些實施例中，含氮的前驅物於沉積腔體外之遠距電漿系統(remote plasma system，RPS)中被活化成電漿。氧來源氣體(例如：O2或類似之氣體)可伴隨含氮的前驅物且於遠距電漿系統中被活化成電漿。在一些實施例中，於遠距電漿系統中產生之電漿係被載送氣體載送至沉積腔體中，上述載送氣體包括He、Ar、N2、類似之氣體或上述之組合。
在沉積腔體中，含矽的前驅物及含氮的前驅物係混合並反應以沉積含矽及氮的薄膜於基板40及鰭片42上。在一些實施例中，所沉積的薄膜具有可流動的特性。所沉積的薄膜之可流動的本質使得薄膜可流至相鄰的鰭片42之間的間隙或溝槽中。舉例而言，可以退火製程固化所沉積的薄膜。在一些 實施例中，於約500℃至600℃進行上述退火製程。舉例而言，上述退火製程可包括一系列進行之一或多個退火步驟。在各種實施例中，所沉積之薄膜於退火步驟之後轉變成氧化物(例如：氧化矽)而形成了隔離區域44。
第3A及第3B圖中亦繪示出可進行平坦化製程(例如：化學機械研磨(CMP))以移除形成於鰭片42之頂表面42a上之任何多餘的隔離區域44之絕緣材料。如第3A及第3B圖之例子所示，上述平坦化製程可使得隔離區域44之頂表面44a及鰭片42之頂表面42a在製程變異中共平面。隔離區域44之頂表面44a可為隔離區域44之遠離基板40且距離基板40最遠的主要表面。
雖然未具體繪示，可形成適當的井區於鰭片42或基板40之至少一者中。舉例而言，p型井區可形成於基板40之第一區域100及第二區域200中(繪示於第3B及後續的圖中)，且於其中將形成n型裝置(例如：n型鰭式場效電晶體)，而n型井區可形成於基板40之第三區域300及第四區域400中(繪示於第3B及後續的圖中)，且於其中將形成p型裝置(例如：p型鰭式場效電晶體)。
舉例而言，為了形成p型井區於第一區域100及第二區域200中，可形成光阻(未繪示於第3A及第3B圖中)於第一區域100、第二區域200、第三區域300及第四區域400中之鰭片42及隔離區域44之上。後續可圖案化上述光阻以露出基板40之第一區域100及第二區域200，但仍使其覆蓋第三區域300及第四區域400。可使用旋轉塗佈技術(spin-on technique)形成光 阻，且可使用適當之微影技術將之圖案化。在圖案化光阻後，可以光阻充當罩幕於第一區域100及第二區域200中進行p型雜質佈植而實質上避免了p型雜質被佈植至第三區域300及第四區域400中。P型雜質可為於第一區域100及第二區域200中佈植至濃度等於或小於1018cm-3(例如：約為1017cm-3至1018cm-3)之硼、氟化硼(BF2)或類似之雜質。舉例而言，在佈植之後可移除光阻(例如以適當之灰化製程(ashing process)移除光阻)。
再者，為了形成n型井區於第三區域300及第四區域400中，可形成光阻於第一區域100、第二區域200、第三區域300及第四區域400中之鰭片42及隔離區域44之上。後續可圖案化上述光阻以露出基板40之第三區域300及第四區域400，但仍使其覆蓋第一區域100及第二區域200。可使用旋轉塗佈技術(spin-on technique)形成光阻，且可使用適當之微影技術將之圖案化。在圖案化光阻後，可以光阻充當罩幕於第三區域300及第四區域400中進行n型雜質佈植而實質上避免了n型雜質被佈植至第一區域100及第二區域200中。n型雜質可為於第三區域300及第四區域400中佈植至濃度等於或小於1018cm-3(例如：約為1017cm-3至1018cm-3)之磷、砷或類似之雜質。舉例而言，在佈植之後可移除光阻(例如以適當之灰化製程(ashing process)移除光阻)。
在佈植p型及n型雜質之後，可進行退火製程以活化所佈植之p型及n型雜質。經退火之佈植可於第一區域100及第二區域200中形成p型井區並於第三區域300及第四區域400中形成n型井區。
如第4A及4B圖所示，可凹蝕隔離區域44以形成淺溝槽隔離(shallow trench isolation，STI)區域。舉例而言，可凹蝕第3A及第3B圖中所示之隔離區域44之頂表面44a以形成第4A及4B圖中所示之頂表面44b。凹蝕隔離區域44使得鰭片42自隔離區域44之頂表面44b所形成之平面突出。隔離區域44之頂表面44b可為隔離區域44遠離基板40且距離基板40最遠的主要表面。隔離區域44之頂表面44b可等同於第1圖中所示之隔離區域24的主要表面24a。鰭片42亦位於並延伸於鄰近的隔離區域44之間。可使用適當之蝕刻製程(例如：對於隔離區域44之材料具有選擇性之蝕刻製程)凹蝕隔離區域44。換句話說，蝕刻製程可消耗或移除隔離區域44之材料但實質上不影響鰭片42之材料。舉例而言，可使用CERTAS® etch或Applied Materials SICONI儀器或稀釋之氫氟酸(dilute hydrofluoric acid)以化學之方式移除氧化物來凹蝕隔離區域44。
關於第2、3A、3B、4A及4B圖所描述的製程，其僅為可如何形成鰭片42及隔離區域44的一個例子。在其他的實施例中，可形成介電層於第2圖中所示之基板40的主要表面上，可從上述介電層蝕刻出溝槽，可於上述溝槽中磊晶成長出磊晶鰭片，且可凹蝕上述介電層使得同質磊晶(homoepitaxial)及/或異質磊晶(heteroepitaxial)結構自上述介電層突出而形成了磊晶鰭片。以不同的磊晶成長之材料或磊晶鰭片結構來形成n型鰭式場效電晶體及p型鰭式場效電晶體可能是有利的。
請參照第5圖，形成虛設介電層46(例如：共形地形成)於鰭片42及隔離區域44上(例如：隔離區域44之頂表面44b 上)。舉例而言，虛設介電層46可為氧化矽、氮化矽、上述之組合或類似之材料，且可以適當之沉積或熱成長技術(例如：化學氣相沉積法、熱氧化法或類似之方法)形成。如第5圖所示，虛設介電層46之形成可定義出開口47，任一開口47可設置於鄰近的鰭片42(例如：緊鄰的鰭片42)之間。在一些實施例中，開口47之深寬比可定義為開口47之深度DP及寬度W的比值。任一開口47之深寬比可約大於或等於5。
如第6圖所示，使用製程61形成第一虛設閘極層48於虛設介電層46之上及鄰近的鰭片42之間。換句話說，可以第一虛設閘極層48之材料填充開口47。第一虛設閘極層48可包括導電材料且可包括多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬之至少一者。第一虛設閘極層48可包括相對於隔離區域44具有高蝕刻選擇性之其他材料。在一實施例中，沉積並再結晶非晶矽以形成多晶矽。製程61可包括沉積製程，例如物理氣相沉積法(physical vapor deposition，PVD)、化學氣相沉積法(CVD)、濺鍍沉積法(sputter deposition)或其他本領域已知之沉積導電材料的技術。在一些其他的例子中，製程61可為磊晶製程。在一些實施例中(例如：在第6圖的例子中)，可形成第一虛設閘極層48於虛設介電層46上並以如化學機械研磨之製程將其平坦化。
如前文所述，隨著半導體製程技術進展到20nm以下(sub-20nm)之節點，縮小的特徵尺寸使得半導體之製造面臨挑戰。舉例而言，如第6圖所示，鄰近的鰭片42之間的小節距P(其可約小於或等於10nm)可使得位於鄰近的鰭片42之間的開 口47具有高的深寬比，因而造成至少一個第一孔洞50形成於鄰近的鰭片42之間的第一虛設閘極層48中。換句話說，當開口47之深寬比約大於5時，形成第一虛設閘極層48之製程61(例如：化學氣相沉積製程CVD)可能具有差的間隙填充能力(gap-filling capabilities)，而使得至少一個第一孔洞50形成於第一虛設閘極層48中並位於一些或所有之鰭片42之間。上述之至少一個第一孔洞50彼此間的尺寸關係以及其與鰭片42之間的尺寸關係僅用來說明而並非用來限定。應注意的是，前述與形成隔離區域44相關之流動式化學氣相沉積製程可能不適用於第一虛設閘極層48之材料。
第7圖繪示出製程71，其蝕刻第6圖中所示之第一虛設閘極層48。製程71可消耗或移除第一虛設閘極層48之材料。如第7圖的例子中所示，進行製程71以露出第一虛設閘極層48中之上述至少一個第一孔洞50。製程71係形成了第一虛設閘極結構73，其襯於(例如：粗略地(coarsely)襯於)虛設介電層46及鰭片42。第一虛設閘極結構73可包括與第一虛設閘極層48類似之材料。製程71移除了設置於至少一個第一孔洞50之上或周圍的第一虛設閘極層48之材料，因而形成了第一漸尖(tapered)的溝槽75，其位於鄰近的鰭片42(例如：緊鄰的鰭片42)之間。漸尖的第一溝槽75之側壁可由第一虛設閘極結構73定義出來。如第7圖之例子所示，漸尖的第一溝槽75於其開口處可具有第一尺寸D1-1。第一尺寸D1-1可等同於漸尖的第一溝槽75之最寬橫向範圍(例如：寬度)。第7圖亦繪示出漸尖的第一溝槽75之第二尺寸D2-1，其可等同於漸尖的第一溝槽75之深度。漸 尖的第一溝槽75的深寬比(其可定義為第二尺寸D2-1與第一尺寸D1-1之比值)可小於第5圖中所示之開口47的深寬比。舉例而言，漸尖的第一溝槽75之深寬比可為開口47之深寬比的1/3至2/3。因漸尖的第一溝槽75具有較小之深寬比(例如：相較於開口47)，後續的沉積製程可能可有效地以第一虛設閘極層48之材料填充漸尖的第一溝槽75，因而可減少或實質上消除出現在虛設閘極層中的孔洞。
在一些實施例中，製程71可為包括使用含氯的(chlorine-containing)前驅物(例如：Cl2前驅物)之蝕刻製程。舉例而言，製程71可為使用氯之電漿反應式離子蝕刻(RIE)製程或使用含氯的蝕刻化學之濕式多晶矽蝕刻製程。在其他的實施例中，製程71可包括使用其他含鹵素的(halogen-containing)前驅物。製程71可為異向性蝕刻製程。第6圖中之製程61及第7圖中之製程71的組合可稱為沉積-蝕刻步驟。可重複此類的沉積-蝕刻步驟，其將於後文配合第8圖及第9圖進行說明。
如第8圖所示，重複製程61以使第一虛設閘極層48之材料(例如：多晶矽)填充漸尖的第一溝槽75。漸尖的第一溝槽75之深寬比可小於開口47之深寬比，然而製程61可能無法填充(例如：完全地填充)漸尖的第一溝槽75並避免孔洞的發生。因此，第8圖中進行的製程61可能使得第二虛設閘極層80具有至少一個形成於鄰近的鰭片42之間的第二孔洞82。在一些實施例中，例如於第8圖的例子中，可形成第二虛設閘極層80並將其平坦化(例如：以化學機械研磨製程)。相較於第6圖中之至少一個第一孔洞50，第8圖中之至少一個第二孔洞82可距離隔離區 域44較遠。換句話說，相較於至少一個第一孔洞50之最底部分，至少一個第二孔洞82之最底部分距離隔離區域44之頂表面44b較遠。上述之至少一個第二孔洞82彼此間的尺寸關係以及其與鰭片42之間的尺寸關係僅用來說明而並非用來限定。
如第9圖所示，重複製程71(例如：配合第7圖所述)。特別地，製程71蝕刻第8圖中所示之第二虛設閘極層80。製程71可消耗或移除第二虛設閘極層80之材料。如第9圖中的例子所描述，進行製程71以露出第二虛設閘極層80中之至少一個第二孔洞82。製程71係形成了第二虛設閘極結構77，其襯於(例如：粗略地襯於)虛設介電層46及鰭片42。第二虛設閘極結構77可包括類似於第一虛設閘極層48之材料。製程71移除了設置於至少一個第二孔洞82之上及周圍的第二虛設閘極層80之材料，而形成了位於鄰近的鰭片42(例如：緊鄰的鰭片42)之間之漸尖的第二溝槽79。漸尖的第二溝槽79之側壁可由第二虛設閘極結構77定義出來。如第9圖中之例子所示，漸尖的第二溝槽79於其開口處可具有第一尺寸D1-2。第一尺寸D1-2可等同於漸尖的第二溝槽79之最寬橫向範圍(例如：寬度)。第9圖亦繪示出漸尖的第二溝槽79之第二尺寸D2-2，其可等同於漸尖的第二溝槽79之深度。漸尖的第二溝槽79之深寬比(其可等同於第二尺寸D2-2與第一尺寸D1-2之比值)可小於第7圖中所示之漸尖的第一溝槽75之深寬比。舉例而言，漸尖的第二溝槽79之深寬比可為漸尖的第一溝槽75之深寬比的1/3至2/3。因為漸尖的第二溝槽79之深寬比較小(例如：相較於漸尖的第一溝槽75)，後續的沉積製程可能可有效地以第一虛設閘極層48之材料填充漸尖的 第二溝槽79，因而可減少或實質上消除出現在虛設閘極層中的孔洞。
如第10圖所示，重複製程61以使第一虛設閘極層48之材料(例如：多晶矽)填充漸尖的第二溝槽79而形成犧牲虛設閘極層91，其可實質上不具有孔洞。漸尖的第二溝槽79之深寬比可小於漸尖的第一溝槽75之深寬比，且製程61可能可填充(例如：完全地填充)漸尖的第二溝槽79(如第10圖所示)。在一些實施例中，例如於第10圖之例子中，可形成犧牲虛設閘極層91並將其以如化學機械研磨之製程平坦化。為了最終地形成實質上沒有孔洞之犧牲虛設閘極層91，所需之沉積-蝕刻步驟的次數可至少部分取決於鄰近的鰭片42之間的節距P。舉例而言，在一節距P約為10nm的實施例中，可能需要兩個沉積-蝕刻步驟(例如：第6、7、8及9圖所繪示之步驟)以最終地形成犧牲虛設閘極層91。然而，在一節距P約為7nm的實施例中，可能需要三個沉積-蝕刻步驟以最終地形成實質上不具有孔洞之犧牲虛設閘極層91。
可於閘極替換製程(replacement gate process)移除犧牲虛設閘極層91。舉例而言，可將犧牲虛設閘極層91移除(例如：使用一或多個蝕刻步驟)並以如金屬閘極之閘極替換之。換句話說，可將犧牲虛設閘極層91移除並於後續以閘極填充(gate-fill)製程(例如：後文參照第14至23圖所述之內容)將之替換。隨著半導體製程技術進展到20nm以下(sub-20nm)之節點，上述之形成犧牲虛設閘極層91之方法可提供較佳之間隙-填充能力(相較於傳統之方法)並減少或實質上消除形成於犧牲虛設 閘極層91中之孔洞。由於減少了或實質上消除了犧牲虛設閘極層91中之孔洞，而可於移除犧牲虛設閘極層91之步驟中或之後減少或避免殘留物(例如：SiN殘留物)之形成，因而可改善製造良率。前述形成犧牲虛設閘極層91之方法可應用在位於鄰近的鰭片42之間之具有高深寬比(例如：約大於或等於7)的溝槽。前述形成犧牲虛設閘極層91之方法亦可與現存的儀器及製程相容而不需新的儀器發展、校正及製造。此外，前述之方法不須使用前驅物氣體(其可包括SiH4、Si2H6及SiH2Cl2之至少一者)，而可避免製造具有鰭片42之半導體裝置的成本增加。
如第11圖所示，形成罩幕層93於犧牲虛設閘極層91上。舉例而言，罩幕層93可包括SiN、SiON或類似之材料。於此係以單一罩幕層93形成於任一鰭片42上為例。在其他的實施例中，不同的的罩幕層可形成於鰭片42之上。
如第12A及12B圖所示，可使用適當之微影及蝕刻技術圖案化罩幕層93以形成罩幕72。接下來可以適當之蝕刻技術將罩幕72之圖案轉移至犧牲虛設閘極層91及虛設介電層46以形成虛設閘極70。虛設閘極70覆蓋相應鰭片42之通道區。第12B圖亦繪示出可形成襯於虛設閘極70之側壁的閘極間隔物52於鰭片42之上(例如：任一鰭片42之縱向範圍LE的一部分上)。可以如化學氣相沉積或類似之製程沉積(例如：共形地沉積)一材料，並於後續以異向性蝕刻製程蝕刻上述材料而形成閘極間隔物52。閘極間隔物52之材料可為氮化矽、氮化碳矽(silicon carbon nitride)、上述之組合或類似之材料。
雖然未具體地繪示，可進行用於輕摻雜源極/汲極 區(LDD regions)之佈植。類似於前文參照第3A及第3B圖所述之佈植，可形成罩幕(例如：光阻)於第三區域300及第四區域400之上，但露出第一區域100及第二區域200，並可佈植n型雜質至第一區域100及第二區域200中之暴露的鰭片42。接著可移除上述罩幕。然後，可形成罩幕(例如：光阻)於第一區域100及第二區域200之上，但露出第三區域300及第四區域400，並可佈植p型雜質至第三區域300及第四區域400中之暴露的鰭片42。接著可移除上述罩幕。n型雜質可為前述之n型雜質之任一者或其組合，而p型雜質可為前述之p型雜質之任一者或其組合。輕摻雜源極/汲極區之雜質濃度可為1015cm-3至1016cm-3。可使用退火以活化所佈植之雜質。
如第13圖所示，磊晶源極/汲極區54及56可形成於鰭片42之源極/汲極區中。於第一區域100及第二區域200中，磊晶源極/汲極區54係形成於鰭片42之源極/汲極區中，使得各個鰭片42之虛設閘極70設置於相應之成對的磊晶源極/汲極區54之間。於第三區域300及第四區域400中，磊晶源極/汲極區56係形成於鰭片42之源極/汲極區中，使得各個鰭片42之虛設閘極70設置於相應之成對的磊晶源極/汲極區56之間。
可遮蔽第三區域300及第四區域400(例如：以硬罩幕)以形成第一區域100及第二區域200中之磊晶源極/汲極區54(其可用於n型裝置)。接著，蝕刻第一區域100及第二區域200中之鰭片42之源極/汲極區以形成凹陷(recess)。上述蝕刻步驟可為任何對鰭片42具有選擇性之合適的蝕刻步驟，且其可為異向性蝕刻。接著則於上述凹陷中磊晶地成長第一區域100及 第二區域200中之磊晶源極/汲極區54。可使用有機金屬化學氣相沉積(Metal-Organic CVD)、分子束磊晶(Molecular Beam Epitaxy，MBE)、液相磊晶(Liquid Phase Epitaxy，LPE)、氣相磊晶(Vapor Phase Epitaxy，VPE)、類似之方法或上述之組合進行磊晶成長。磊晶源極/汲極區54可包括任何適當的材料(例如：適用於n型鰭式場效電晶體之材料)。舉例而言，磊晶源極/汲極區54可包括矽、SiC、SiCP、SiP或類似之材料。磊晶源極/汲極區54可具有從相應鰭片42之外表面高起之表面且可具有晶面(facets)。接著，可以例如對於罩幕材料具有選擇性之蝕刻製程移除罩幕。
可遮蔽第一區域100及第二區域200(例如：以硬罩幕)以形成第三區域300及第四區域400中之磊晶源極/汲極區56(其可用於p型裝置)。接著，蝕刻第三區域300及第四區域400中之鰭片42之源極/汲極區以形成凹陷。上述蝕刻步驟可為任何對鰭片42具有選擇性之合適的蝕刻步驟，且其可為異向性蝕刻。接著則於上述凹陷中磊晶地成長第三區域300及第四區域400中之磊晶源極/汲極區56。可使用有機金屬化學氣相沉積、分子束磊晶、液相磊晶、氣相磊晶、類似之方法或上述之組合進行磊晶成長。磊晶源極/汲極區56可包括任何適當的材料(例如：適用於p型鰭式場效電晶體之材料)。舉例而言，磊晶源極/汲極區56可包括SiGe、SiGeB、Ge、GeSn或類似之材料。磊晶源極/汲極區56可具有從相應鰭片42之外表面高起之表面且可具有晶面。接著，可以例如對於罩幕材料具有選擇性之蝕刻製程移除罩幕。
可使用摻質佈植磊晶源極/汲極區54及56，其類似於前文參照第3A及第3B圖所述之製程。磊晶源極/汲極區54及56之雜質濃度可約為1019cm-3至1021cm-3。用於第一區域100及第二區域200中之源極/汲極區的n型雜質(例如：用於n型裝置)可為任何前述之適當的n型雜質，而用於第三區域300及第四區域400中之源極/汲極區的p型雜質(例如：用於p型裝置)可為任何前述之適當的p型雜質。在其他的實施例中，可於磊晶成長時原位摻雜(in-situ doped)磊晶源極/汲極區54及56。
第13圖中亦繪示出形成蝕刻停止層(ESL)58於磊晶源極/汲極區54及56、閘極間隔物52、罩幕72及隔離區域44之上。在一些實施例中，蝕刻停止層58可包括使用原子層沉積法(ALD)、化學氣相沉積法(CVD)、類似之方法或上述之組合所形成之氮化矽、氮化碳矽或類似之材料。底部層間介電層(ILD0)60係沉積於蝕刻停止層58之上。底部層間介電層60可為最接近鰭片42之介電層，且可包括磷矽玻璃(Phospho-Silicate Glass，PSG)、硼矽玻璃(Boro-Silicate Glass，BSG)、硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、無摻雜矽玻璃(undoped Silicate Glass，USG)或類似之材料，且可以任何適當之方法沉積(例如：化學氣相沉積法、電漿輔助化學氣相沉積法(plasma-enhanced CVD，PECVD)、流動式化學氣相沉積法、類似之方法或上述之組合)。
如第14圖所示，進行如化學機械研磨之平坦化製程以使底部層間介電層60之頂表面60a與虛設閘極70之頂表面對齊(level)。底部層間介電層60之頂表面60a可為遠離且距離基 板40最遠之主要表面。上述化學機械研磨製程亦可從虛設閘極70上移除罩幕72及蝕刻停止層58。因此，虛設閘極70之頂表面係經由底部層間介電層60露出。虛設閘極70及虛設介電層46係於一或多個蝕刻步驟中被移除，因而形成了凹陷59，其穿過底部層間介電層60且係由閘極間隔物52(例如：閘極間隔物52之內側壁)及鰭片42之頂表面42a所定義。任一凹陷59暴露出相應之鰭片42的通道區。任一通道區係設置於相應鰭片42之鄰近且成對的磊晶源極/汲極區54及56之間。上述一或多個蝕刻步驟對於虛設閘極70及虛設介電層46之材料可具有選擇性，且可為乾式蝕刻或濕式蝕刻。當上述蝕刻步驟在蝕刻虛設閘極70時，虛設介電層46可充當蝕刻停止層。移除虛設閘極70後，接著可蝕刻虛設介電層46。雖然未具體繪示，依據用於底部層間介電層60及虛設介電層46材料之相似性，在移除虛設介電層46時，可能會凹蝕或回蝕刻底部層間介電層60，上述凹蝕可能會造成蝕刻停止層58或閘極間隔物52之至少一者的一部分突出並高於底部層間介電層60之頂表面60a。第14圖中亦繪示出形成界面介電質(interfacial dielectric)62於任一凹陷59中及鰭片42之頂表面42a上(例如：於移除虛設介電層46之後)。舉例而言，界面介電質62可為使用熱氧化法或類似之方法所形成之氧化物或類似之材料。界面介電質62之厚度可約為10Å至100Å(例如：約40Å)。
接著，如第15圖所示，形成閘極介電層64於底部層間介電層60之頂表面上，且其於凹陷59中沿著閘極間隔物52之側壁(例如：內側壁)及界面介電質62之上設置。在一些實施例 中，閘極介電層64包括高介電常數介電材料，且在這些實施例中，閘極介電層64之介電常數之數值約大於7.0且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb之金屬氧化物或矽酸鹽(silicate)或上述之組合。可使用原子層沉積法、化學氣相沉積法、分子束沉積法(MBD)、類似之方法或上述之組合形成閘極介電層64。閘極介電層64之厚度可約為10Å至100Å(例如：約為30Å)。
接著，如第16圖所示，可形成蓋層於閘極介電層64上。在所繪示的實施例中，蓋層包括第一子層66及第二子層68。然而，在其他的實施例中，蓋層可為單一膜層或可包括更多之子層。蓋層可具有阻障層之功能，其可避免後續沉積之含金屬的(metal-containing)材料擴散至閘極介電層64或底部層間介電層60中。再者，若形成第一子層66與形成功函數調整層之材料相同，當形成功函數調整層(亦稱作“功函數金屬層”)於不同的區域100、200、300及400中時，第二子層68(如圖所示)可充當蝕刻停止層，將於後文對此更明確地描述。
第一子層66可包括以原子層沉積法、化學氣相沉積法或類似之方法沉積於閘極介電層64上之氮化鈦(TiN)或類似之材料。第二子層68可包括以原子層沉積法、化學氣相沉積法或類似之方法沉積於第一子層66上之氮化鉭(TaN)或類似之材料。蓋層之厚度可約為5Å至50Å(例如：約10Å)。在所繪示的實施例中，第一子層66之厚度可約為5Å至50Å(例如：約20Å)，而第二子層68之厚度約可為5Å至50Å(例如：約20Å)。於第16圖所示之例子中，因形成界面介電質62、閘極介電層64及蓋層(例如：第一子層66及第二子層68)，而於任一鰭片42上形成了穿過 底部層間介電層60且由蓋層(例如：第二子層68)所定義之凹陷59。
如第17圖所示，形成功函數調整層88於蓋層上(例如：於第二子層68上)。功函數調整層88可襯於凹陷59(例如：凹陷59之側壁及底表面)且亦可形成於設置於凹陷59外之第二子層68之部分上。功函數調整層88可為任何適當的材料，並用以調整裝置之功函數至考量所形成之裝置的應用後而期望之數值，且可使用任何適當的沉積製程沉積功函數調整層88。在一些實施例中，功函數調整層88包括以原子層沉積法、化學氣相沉積法或類似之方法沉積之Ti、TiAl、TaC、TiAlN、TaCN、TaSiN或類似之材料。功函數調整層88之厚度可約為10Å至100Å(例如：約30Å)。
如第18圖所示，形成罩幕99於功函數調整層88之上。在一些實施例中(例如：於第18圖所示之例子中)，罩幕99填充凹陷59且亦形成於設置於凹陷59外之功函數調整層88之部分上。舉例而言，罩幕99係形成於遠離基板40之功函數調整層88之表面88a上。在一些實施例中，罩幕99可為底部抗反射塗層(bottom anti-reflection coating，BARC)。在這樣的實施例中，底部抗反射塗層可包括以原子層沉積法、化學氣相沉積法或類似之方法沉積之氧化矽、氮氧化矽或類似之材料。在其他的實施例中，罩幕99可為使用旋轉塗佈技術形成之光阻。
如第19圖所示，可凹蝕罩幕99至被功函數調整層88襯著的凹陷59中，其可以對罩幕99具有選擇性之製程81來完成。換句話說，製程81消耗或移除罩幕99之材料，但未消耗或 實質上未影響(unperturbed)功函數調整層88之材料。由於凹蝕了罩幕99，罩幕99係部分地填充凹陷59。在罩幕99是底部抗反射塗層的實施例中，製程81可為等向性蝕刻製程或濕式蝕刻製程之至少一者。在這樣的實施例中，回蝕刻罩幕99，且可以製程旋鈕(process knobs)控制罩幕99被蝕刻之範圍，上述製程旋鈕係調整以回蝕刻製程81消耗罩幕99之速率。在罩幕99為光阻的實施例中，製程81可為灰化製程(ashing processing)。
如第20圖所示，進行對功函數調整層88具有選擇性之蝕刻步驟以移除功函數調整層88之露出的部分。換句話說，上述蝕刻移除或消耗了功函數調整層88之材料，但實質上未消耗或未影響蓋層(例如：第二子層68)之材料。如此一來，蓋層(例如：第二子層68)於上述蝕刻步驟中可充當蝕刻停止層。
如第21圖所示，蝕刻閘極介電層64及蓋層(包括第一子層66及第二子層68)之露出的部分(例如：使用罩幕99作為罩幕)。藉此，形成層狀結構83於第一、第二、第三及第四區域100、200、300及400中。舉例而言，上述蝕刻步驟可為乾式蝕刻或濕式蝕刻，其可對閘極介電層64及蓋層(例如：第一子層66及第二子層68)之材料具有選擇性。可調整製程參數以得到第21圖中之結構。在移除閘極介電層64及蓋層(例如：第一子層66及第二子層68)之露出的部分之後，使用與前文參照第19圖所述之製程81類似之製程移除罩幕99。
如第22圖所示，沉積導電材料84於上述開口中、層狀結構83上以及底部層間介電層60上。導電材料84可包括金屬，例如：W、Al、Co、Ru、上述之組合或類似之材料。在一 些其他的例子中，導電材料84可包括多晶矽。可使用化學氣相沉積法、物理氣相沉積法、類似之方法或上述之組合沉積導電材料84。舉例而言，用來沉積導電材料84之化學氣沉積製程可為低壓化學氣相沉積製程(LPCVD)或電漿輔助化學氣相沉積製程(PECVD)。導電材料84至少填充凹陷59未被層狀結構83填充之部分。導電材料84及層狀結構83可共同形成閘極結構，其可用於鰭片42。在沉積導電材料84時，相較於在開口之側壁上，導電材料84(例如：金屬)於開口之底部係以較大之速率累積(accumulate)，而可避免孔洞。此外，在一些實施例中，可控制用來沉積導電材料84於開口中之製程，使得不同方向之沉積具有不同之沉積速率，因此可均勻地填充開口，而避免孔洞形成於導電材料84中。
如第23圖所示，可進行平坦化製程(例如：化學機械研磨)以移除導電材料84之多餘的部分，其中上述多餘的部分係位於底部層間介電層60之頂表面上。後續可進行對導電材料84具有選擇性且對層狀結構83可能具有選擇性之受控制的回蝕刻步驟，以自底部層間介電層60之頂表面凹蝕導電材料84，而形成第23圖中所繪示之閘極結構。
如第24圖所示，形成介電質蓋85於導電材料84及層狀結構83上。為了形成介電質蓋85，可沉積介電蓋層於導電材料84及層狀結構83上之凹陷59的剩餘部分以及底部層間介電層60之頂表面上。介電蓋層可包括使用化學氣相沉積法、電漿輔助化學氣相沉積法或類似之方法所形成之氮化矽、氮化碳矽或類似之材料。接著，可以如化學機械研磨之製程平坦化介 電蓋層，以使其頂表面與底部層間介電層60之頂表面共平面而形成介電質蓋85。第24圖中亦繪示出上方層間介電層(ILD1)90。可沉積上方層間介電層90於底部層間介電層60及介電質蓋85之上，且形成接觸92，其穿過上方層間介電層90、底部層間介電層60及蝕刻停止層58至磊晶源極/汲極區54及56。上方層間介電層90係由介電材料所形成(例如：磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)或類似之材料)，且可以任何適當之方法沉積上方層間介電層90(例如：化學氣相沉積法及電漿輔助化學氣相沉積法)。形成用於接觸92之開口，其係穿過上方層間介電層90、底部層間介電層60及蝕刻停止層58。可使用適當的微影及蝕刻技術形成上述開口。襯層(例如：擴散阻障層、黏著層或類似之膜層)以及導電材料係形成於上述開口中。襯層可包括鈦、氮化鈦、鉭、氮化鉭或類似之材料。導電材料可為銅、銅合金、銀、金、鎢、鋁、鎳或類似之材料。可進行如化學機械研磨之平坦化製程以從上方層間介電層90之表面移除多餘的材料。殘留的襯層及導電材料係於上述開口中形成了接觸92。可進行退火製程以於磊晶源極/汲極區54及56各自與接觸92之間的界面形成矽化物。
雖然未明確地繪示，本領域具通常知識者應了解可於第24圖中之結構上進行其他製程。舉例而言，可形成各種金屬間介電層(inter-metal dielectrics，IMD)及與其相應之金屬化層於上方層間介電層90之上。此外，前文圖中所描述之製造流程僅為鰭式場效電晶體之製程的中間步驟的一個例子，且上述製造流程之變化例亦被考慮。
一些實施例可具有優點。一實施例之方法係被提供，而可形成實質上不具有孔洞之犧牲虛設閘極層。後續可於閘極替換製程中移除上述犧牲虛設閘極層。隨著半導體製程技術進展到20nm以下之節點，可能需要上述實施例之方法以提供比傳統方法更好之間隙填充能力(gap-filling capabilities)並減少或實質上消除形成於犧牲虛設閘極層中之孔洞。因為減少或實質上消除了於犧牲虛設閘極層中之孔洞，而可減少或避免在移除犧牲虛設閘極層的步驟之中或之後形成殘留物(例如，SiN殘留物)，因此可增進製造良率。上述實施例之形成犧牲虛設閘極層的方法可應用在位於鄰近的鰭式場效電晶體之間之具有高深寬比(例如：約大於或等於7)的溝槽。上述實施例之形成犧牲虛設閘極層的方法亦可與目前可使用的儀器及製程相容，而可不需要新儀器之評估、校正及製造。此外，上述實施例之方法不須使用前驅氣體(其可包括SiH4、Si2H6及SiH2Cl2中之至少一者)，而可避免具有鰭式場效電晶體之半導體裝置的製造成本增加。
在一實施例中，一方法可包括沉積第一導電材料於設置於第一半導體結構及第二半導體結構之間的開口中。上述第一導電材料包括至少一個第一孔洞。上述方法亦可包括移除上述第一導電材料之一部分以形成溝槽。上述溝槽係露出上述至少一個第一孔洞且係由第一導電材料之殘留部分所定義出。上述方法亦可包括沉積第二導電材料於上述溝槽中。上述第二導電材料及上述第一導電材料之殘留部分係形成虛設閘極層。
如本發明一實施例所述之方法，其中上述第一導電材料及第二導電材料包括多晶矽或多晶矽鍺其中之至少一者。
如本發明一實施例所述之方法，其中上述第一半導體結構及第二半導體結構各自包括第一鳍片結構及第二鰭片結構。
如本發明一實施例所述之方法，其中上述溝槽之深寬比約為上述開口之深寬比的2/3至1/5。
如本發明一實施例所述之方法，其中上述開口係由襯於上述第一半導體結構、第二半導體結構以及設置在第一半導體結構及第二半導體結構之間的隔離區域之虛設介電層所定義。
如本發明一實施例所述之方法，其中沉積上述第一導電材料於上述開口中之步驟包括物理氣相沉積、化學氣相沉積或濺鍍沉積其中之至少一者。
如本發明一實施例所述之方法，其中移除上述第一導電材料之部分的步驟包括蝕刻製程。
如本發明一實施例所述之方法，其中上述蝕刻製程包括含鹵素的前驅物。
如本發明一實施例所述之方法，其中上述含鹵素的前驅物包括含氯的前驅物。
在另一實施例中，一方法可包括形成第一虛設閘極層於複數個半導體鰭片上。第一虛設閘極層具有設置於上述複數個半導體鰭片之鄰近的鰭片之間的第一孔洞。上述方法亦 可包括蝕刻位於上述第一孔洞上及周圍之第一虛設閘極層之第一部分以露出上述第一孔洞並形成漸尖的第一溝槽。上述漸尖的第一溝槽係由在上述蝕刻步驟之後殘留之第一虛設閘極層之第二部分所定義。上述方法亦可包括以導電材料填充上述漸尖的第一溝槽以形成第二虛設閘極層。上述第二虛設閘極層具有設置於上述複數個半導體鰭片之鄰近的鰭片之間的第二孔洞。
如本發明另一實施例所述之方法，其中上述複數個半導體鰭片自基板突出，且上述第一孔洞與上述基板之主要表面的距離小於上述第二孔洞與上述基板之主要表面的距離。
如本發明另一實施例所述之方法，其中上述第一虛設閘極層之第二部分襯於上述複數個半導體鰭片。
如本發明另一實施例所述之方法，更包括：蝕刻位於上述第二孔洞上及周圍之第二虛設閘極層之第一部分以露出上述第二孔洞並形成漸尖的第二溝槽，其中上述漸尖的第二溝槽係由在上述蝕刻步驟之後殘留之第二虛設閘極層之第二部分所定義；以及以上述導電材料填充上述漸尖的第二溝槽以形成犧牲虛設閘極結構。
如本發明另一實施例所述之方法，其中上述犧牲虛設閘極結構不具有設置於上述複數個半導體鰭片之鄰近的鰭片之間的孔洞。
如本發明另一實施例所述之方法，其中上述複數個半導體鰭片之鄰近的鰭片之間的距離約大於7奈米且約小於10奈米。
在又一實施例中，一方法可包括形成第一虛設結構於相鄰的半導體鰭片之間以及設置在上述相鄰的半導體鰭片之間的隔離區域之上。上述第一虛設結構具有設置於上述相鄰的半導體鰭片之間的第一孔洞。上述方法亦可包括移除上述第一虛設結構之具有第一孔洞之部分，以形成襯於上述相鄰的半導體鰭片及隔離區域之第一虛設襯層。第一虛設襯層之相鄰的部分係被第一溝槽所隔開。上述方法亦可包括沉積上述第一虛設結構之材料於第一虛設襯層之上並進入上述第一溝槽中以形成第二虛設結構。
如本發明又一實施例所述之方法，其中形成上述第一虛設結構之步驟包括沉積製程。
如本發明又一實施例所述之方法，其中移除上述第一虛設結構之具有第一孔洞之部分的步驟包括異向性蝕刻製程。
如本發明又一實施例所述之方法，其中上述相鄰之半導體鰭片之間的距離約小於20奈米。
如本發明又一實施例所述之方法，其中上述第二虛設結構包括設置於上述相鄰之半導體鰭片之間的第二孔洞，且上述方法更包括：移除上述第二虛設結構之具有第二孔洞之部分以形成第二溝槽及襯於上述第二溝槽之第二虛設襯層；以及沉積上述第一虛設結構之材料於上述第二虛設襯層之上並進入上述第二溝槽中以形成不具有孔洞的犧牲虛設閘極。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各層 面。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

Claims (1)

  1. 一種半導體裝置之形成方法，包括：沉積一第一導電材料於一設置於一第一半導體結構及一第二半導體結構之間的開口中，該第一導電材料包括至少一第一孔洞(void)；移除該第一導電材料之一部分以形成一溝槽，該溝槽暴露出該至少一第一孔洞且係由該第一導電材料之一殘留部分所定義；以及沉積一第二導電材料於該溝槽中，該第二導電材料及該第一導電材料之殘留部分係形成一虛設閘極層。
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