TWI806726B - 半導體裝置和其製造方法 - Google Patents

半導體裝置和其製造方法 Download PDF

Info

Publication number
TWI806726B
TWI806726B TW111129034A TW111129034A TWI806726B TW I806726 B TWI806726 B TW I806726B TW 111129034 A TW111129034 A TW 111129034A TW 111129034 A TW111129034 A TW 111129034A TW I806726 B TWI806726 B TW I806726B
Authority
TW
Taiwan
Prior art keywords
annealing
dielectric film
semiconductor
layer
dielectric
Prior art date
Application number
TW111129034A
Other languages
English (en)
Other versions
TW202316493A (zh
Inventor
鄧運楨
蔡承峯
游莉琪
張惠政
育佳 楊
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202316493A publication Critical patent/TW202316493A/zh
Application granted granted Critical
Publication of TWI806726B publication Critical patent/TWI806726B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

本公開揭示一種使用多步驟退火處理的流動式化學氣相沉積和其製成的半導體裝置。在一實施例中，一種方法包括沉積流動式介電質膜在基板上。流動式介電質膜沉積在第一半導體鰭片和第二半導體鰭片之間。方法進一步包括在第一退火溫度下退火流動式介電質膜至少5小時以形成第一介電質膜、在高於第一退火溫度的第二退火溫度下退火第一介電質膜以形成第二介電質膜、在高於第一退火溫度的第三退火溫度下退火第二介電質膜以形成絕緣層、對絕緣層施行平坦化製程，以及將絕緣層蝕刻成基板上的淺溝槽隔離區域。

Description

半導體裝置和其製造方法
本公開是關於半導體裝置和其製造方法。
半導體裝置用於多種電子應用中，例如個人電腦、手機、數位相機和其他電子設備。製造半導體裝置通常是藉由在半導體基板上依序沉積絕緣或介電層、導電層和半導體層的材料上方，以及使用微影圖案化多個材料層以形成電路組件與其上的元件。
半導體工業透過不斷減小最小特徵尺寸而持續改善多個電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，從而允許在給定的區域中整合更多組件。然而，當最小特徵尺寸減小時，可能會造成額外的問題。
根據本公開的一些實施例，一種製造半導體裝置的方法包括以下步驟。沉積流動式介電質膜在基板上，其中流動式介電質膜沉積在第一半導體鰭片和第二半導體鰭片 之間。在第一退火溫度和至少5小時的退火時間下退火流動式介電質膜以形成第一介電質膜。在高於第一退火溫度的第二退火溫度下退火第一介電質膜以形成第二介電質膜。在高於第一退火溫度的第三退火溫度下退火第二介電質膜以形成絕緣層。對絕緣層施加平坦化製程，使得第一半導體鰭片和第二半導體鰭片的多個頂表面與絕緣層的頂表面齊平。蝕刻絕緣層以形成基板上的淺溝槽隔離區域。
根據本公開的一些實施例，一種半導體裝置包括基板、第一半導體鰭片和第二半導體鰭片。半導體裝置還包括由包括矽、氧和氮的材料所形成的淺溝槽隔離區域，其中淺溝槽隔離區域位於第一半導體鰭片和第二半導體鰭片之間，以及其中淺溝槽隔離區域中的氮濃度低於1%且大於0。半導體裝置還包括位於淺溝槽隔離區域、第一半導體鰭片和第二半導體鰭片上方的一或多個閘極結構。
根據本公開的一些實施例，一種製造半導體裝置的方法包括以下步驟。沉積流動式介電質膜在第一半導體鰭片和第二半導體鰭片之間的基板上。在第一退火溫度下執行第一退火步驟以從流動式介電質膜形成第一介電質膜，第一退火步驟是藉由在0.01大氣壓和25大氣壓之間的第一退火壓力下將流動式介電質膜暴露於第一混合氣體至少5小時，其中第一混合氣體包括H2O、O2和N2，以及其中第一混合氣體的H2O比例在5%和100%之間。在第二退火溫度下執行第二退火步驟以從第一介電質膜形成多個介電質區域，其中第二退火溫度高於第一退火溫度，以及 其中第二退火步驟執行的時長短於第一退火步驟。
50:基板
50N:n型區域
50P:p型區域
52:多層堆疊
54:第一半導體層
56:第二半導體層
58:遮罩
62:鰭片
64:奈米結構
66:奈米結構
68:通道區域
71:絕緣層
72:隔離區域
74:犧牲層
76:犧牲間隔物
78A:內襯/介電層
78B:填充材料/介電層
80:介電質覆蓋層
82:絕緣鰭片
84:虛擬閘極層
86:遮罩層
88:第一層間介電質
94:虛擬閘極
96:遮罩
98:閘極間隔物
104:源極/汲極凹槽
106:內部間隔物
108:源極/汲極區域
108A:內襯層
108B:主體層
108C:完成層
112:接觸蝕刻停止層
114:第一層間介電質
116:凹槽
118:開口
120:開口
124:閘極介電層
126:閘極電極層
130:閘極結構
132:隔離區域
134:蝕刻停止層
136:第二層間介電質
142:閘極接觸
144:源極/汲極接觸
146:金屬-半導體合金區域
172:流動式介電質膜
172A:區段
172B:區段
174:第一介電質膜
176:第二介電質膜
176A:硬殼層
A-A',AA-AA',B-B',BB-BB',C-C':截面
d1:間隙
d2:間隙
h1:高度
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。
第1圖根據一些實施例繪示示例奈米結構場效應電晶體的立體圖。
第2圖、第3圖和第11圖是根據一些實施例的奈米結構場效應電晶體在製造中間階段的立體圖。
第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第12圖、第13圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第18C圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第20C圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖、第27C圖、第28A圖、第28B圖、第28C圖、第29A圖、第29B圖、第29C圖、第30A圖、第30B圖和第30C圖是根據 一些實施例的奈米結構場效應電晶體在製造中間階段的截面圖。
第31圖根據一些實施例繪示示例鰭片場效應電晶體的立體圖。
第32A圖和第32B圖是根據一些實施例的鰭片場效應電晶體在製造中間階段的截面圖。
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相 應地解釋在此使用的空間相對描述符號。
本公開的多個實施例提供使用多步驟退火製程的流動式化學氣相沉積(flowable chemical vapor deposition，FCVD)的方法，以及其所製造的半導體裝置。多步驟退火製程可以包括第一退火步驟，使用低溫的濕蒸氣加熱流動式介電質膜相對長時間(例如，至少5小時)。多步驟退火製程可以接著包括中間退火步驟，使用另一個更高溫的濕蒸氣。多步驟退火製程可以包括在另一個更高溫度下的最終乾退火步驟。多步驟退火製程可以實現高比例的流動式化學氣相沉積轉換(conversion)和低氮雜質，用以改善流動式化學氣相沉積品質(例如，雜質程度、密度和蝕刻電阻方面)，且多步驟退火製程可以減少形成裝置層的總熱預算(thermal budget)，從而降低損壞半導體裝置的多個特徵的風險。
本文的實施例描述成具體的內容，即包括奈米結構場效應電晶體的晶粒。然而，本文的多個實施例可以應用至包括其他類型電晶體(例如，鰭片場效應電晶體(fin field-effect transistor，FinFET)、平面電晶體或類似者)的晶粒，其中其他類型電晶體代替或結合奈米結構場效應電晶體。
根據一些實施例，第1圖繪示奈米結構場效應電晶體(例如，奈米線場效應電晶體、奈米片場效應電晶體或類似者)的示例。第1圖是立體圖，為了清楚繪示而省略奈米結構場效應電晶體的一些特徵。奈米結構場效應電晶體 可以是奈米片場效應電晶體(nanosheet field-effect transistor，NSFET)、奈米線場效應電晶體(nanowire field-effect transistor，NWFET)、閘極全環繞場效應電晶體(gate-all-around field-effect transistor，GAAFET)或類似者。
奈米結構場效應電晶體包括基板50(例如，半導體基板)上的半導體鰭片62上方的奈米結構66(例如，奈米片、奈米線或類似者)，其中奈米結構66做為奈米結構場效應電晶體的通道區域。奈米結構66可以包括p型奈米結構、n型奈米結構或上述的組合。隔離區域72(例如淺溝槽隔離(shallow trench isolation，STI)區域)設置在鄰近的半導體鰭片62之間，其中半導體鰭片62可以從鄰近的隔離區域72之間凸出於隔離區域72之上。儘管本文使用的隔離區域72描述/繪示成與基板50分離，術語「基板」可以代表半導體基板自身或半導體基板與隔離區域的組合。另外，儘管半導體鰭片62的底部繪示成與基板50分離，半導體鰭片62的底部可以和基板50是單一連續的材料。在此示例中，半導體鰭片62代表從鄰近的隔離區域72之間延伸至隔離區域72之上的部份。
閘極結構130位於半導體鰭片62的頂表面上方且沿著奈米結構66的頂表面、側壁和底表面。磊晶源極/汲極區域108設置在位於閘極結構130的相對側上的半導體鰭片62上。磊晶源極/汲極區域108可以共享於多個半導體鰭片62之間。例如，鄰近的磊晶源極/汲極區域108 可以電性連接，例如透過使用相同的源極/汲極接觸耦合磊晶源極/汲極區域108。
絕緣鰭片82(也稱為混合鰭片(hybrid fin)或介電質鰭片)設置於隔離區域72上方，且位於鄰近的磊晶源極/汲極區域108之間。絕緣鰭片82阻擋磊晶生長，以避免在磊晶生長期間合併(coalescing)一些磊晶源極/汲極區域108。例如，絕緣鰭片82可以形成在單元邊界以分離鄰近單元的磊晶源極/汲極區域108。
第1圖進一步繪示後續圖式中使用的參考截面。截面A-A'沿著半導體鰭片62的縱軸，且在例如奈米場效應電晶體的磊晶源極/汲極區域108之間的電流方向上。截面B-B'沿著閘極結構130的縱軸，且在例如垂直於奈米場效應電晶體的磊晶源極/汲極區域108之間的電流方向的方向上。截面C-C'平行於截面B-B'，且延伸穿過奈米結構場效應電晶體的磊晶源極/汲極區域108。為了清楚繪示，隨後的圖式將參考這些參考截面。
根據一些實施例，第2圖至第30C圖是奈米結構場效應電晶體在製造中間階段的視圖。第2圖、第3圖和第11圖是立體圖。第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖和第30A圖繪示沿著類似於第1圖中的參考截面A-A'的截面圖。第4圖至第10圖、第12圖、第13圖、第14B圖、第15B 圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖和第30B圖繪示沿著類似於第1圖中的參考截面B-B'的截面圖。第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第21C圖、第22C圖、第23C圖、第24C圖、第25C圖、第26C圖、第27C圖、第28C圖、第29C圖和第30C圖繪示沿著類似於第1圖中的參考截面C-C'的截面圖。
在第2圖中，提供用於形成奈米結構場效應電晶體的基板50。基板50可以是半導體基板，例如塊材半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板或類似者，其可以是摻雜(例如，p型或n型雜質)或未摻雜的。基板50可以是晶圓，例如矽晶圓。一般而言，SOI基板是形成在絕緣體層上的半導體材料層。絕緣體層可以例如是埋藏式氧化物(buried oxide，BOX)層、氧化矽層或類似者。絕緣體層是在基板上，通常是矽或玻璃基板。也可以使用其他基板，例如多層或漸變基板。在一些實施例中，基板50的半導體材料可以包括矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦)、上述的組合或類似者。
基板50具有n型區域50N和p型區域50P。n 型區域50N可用於形成n型裝置，例如可以是n型奈米結構場效應電晶體的N型金屬氧化物半導體(N-Metal-Oxide-Semiconductor，NMOS)電晶體。p型區域50P可用於形成p型裝置，例如可以是p型奈米結構場效應電晶體的P型金屬氧化物半導體(P-Metal-Oxide-Semiconductor，PMOS)電晶體。n型區域50N可以與p型區域50P物理上分離(未特別繪示)，且任何數量的裝置特徵(例如，其他主動裝置、摻雜區域、隔離結構等)可以設置在n型區域50N和p型區域50P之間。儘管圖式中繪示一個n型區域50N和一個p型區域50P，但可以使用任何數量的n型區域50N和p型區域50P。
基板50可以輕摻雜p型或n型雜質。可以在基板50的上部執行防貫穿(anti-punch-through，APT)佈植以形成防貫穿區域。在防貫穿佈植期間，雜質可以佈植進基板50中。雜質可以具有與隨後形成於各個n型區域50N和p型區域50P中的源極/汲極區域相反的導電類型。防貫穿區域可以延伸於奈米結構場效應電晶體中的源極/汲極區域下方。防貫穿區域可以用於減少從源極/汲極區域至基板50的漏電流。在一些實施例中，防貫穿區域中的摻雜濃度在1018cm-3至1019cm-3的範圍中。
多層堆疊52形成於基板50上方。多層堆疊52包括交替的第一半導體層54和第二半導體層56。第一半導體層54由第一半導體材料所形成，且第二半導體層56 由第二半導體材料所形成。各個半導體材料可選自基板50的半導體材料選項。在繪示的實施例中，多層堆疊52包括三層第一半導體層54和三層第二半導體層56。應理解的是，多層堆疊52可以包括任何數量的第一半導體層54和第二半導體層56。例如，多層堆疊52可以包括各自是一到十層的第一半導體層54和第二半導體層56。
在繪示的實施例中且如隨後更詳細的描述，移除第一半導體層54以及圖案化第二半導體層56以形成n型區域50N和p型區域50P兩者中的奈米結構場效應電晶體的通道區域。第一半導體層54是將在隨後的製程中被移除的犧牲層(虛擬層)，以暴露第二半導體層56的頂表面和底表面。第一半導體層54的第一半導體材料是在第二半導體層56的蝕刻時具有高蝕刻選擇性的材料，例如矽鍺。第二半導體層56的第二半導體材料是適合n型和p型裝置兩者的材料，例如矽。
在另一個實施例(未特別繪示)中，圖案化第一半導體層54以形成一個區域(例如，p型區域50P)中的奈米結構場效應電晶體的通道區域，且圖案化第二半導體層56以形成另一個區域(例如，n型區域50N)中的奈米結構場效應電晶體的通道區域。第一半導體層54的第一半導體材料可以是適合p型裝置的材料，例如矽鍺(例如SixGe1-x，其中x可以在0至1的範圍中)、純鍺、III-V族化合物半導體、II-VI族化合物半導體或類似者。第二半導體層56的第二半導體材料可以是適合n型裝置的材料，例如矽、 碳化矽、III-V族化合物半導體、II-VI族化合物半導體或類似者。第一半導體材料和第二半導體材料可以在蝕刻另一者時具有高蝕刻選擇性，從而可以在免於移除第二半導體層56的情況下移除n型區域50N中的第一半導體層54，且可以在免於移除第一半導體層54的情況下移除p型區域50P中的第二半導體層56。各層可以具有薄的厚度，例如在5nm至30nm範圍中的厚度。
在第3圖中，在基板50和多層堆疊52中圖案化溝槽以形成半導體鰭片62、奈米結構64和奈米結構66。半導體鰭片62是基板50中經圖案化的條狀半導體。奈米結構64和奈米結構66分別包括第一半導體層54和第二半導體層56的剩餘部分。可以藉由任何可接受的蝕刻製程圖案化溝槽，例如反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、類似者或上述的組合。蝕刻可以是各向異性的。
可以藉由任何適合的方法圖案化半導體鰭片62和奈米結構64、奈米結構66。例如，可以使用一或多個光刻製程圖案化半導體鰭片62和奈米結構64、奈米結構66，包括雙圖案化或多圖案化製程。一般而言，雙圖案化或多圖案化製程結合光刻和自對準製程，從而允許形成的圖案具有例如小於使用單一直接光刻製程所獲得的間距。例如，在一實施例中，犧牲層形成於基板上方且使用光刻製程進行圖案化。使用自對準製程沿著經圖案化犧牲層的側邊形成間隔物。接著移除犧牲層，且剩餘間隔物可以藉著作為 遮罩58以圖案化半導體鰭片62和奈米結構64、奈米結構66。
在一些實施例中，各個半導體鰭片62和奈米結構64、奈米結構66具有寬度在8nm至40nm的範圍中。在繪示的實施例中，n型區域50N和p型區域50P中的半導體鰭片62和奈米結構64、奈米結構66具有實質上相同的寬度。在另一個實施例中，一個區域(例如，n型區域50N)中的半導體鰭片62和奈米結構64、奈米結構66寬於或窄於另一個區域(例如，p型區域50P)中的半導體鰭片62和奈米結構64、奈米結構66。此外，各個半導體鰭片62和奈米結構64、奈米結構66繪示成具有整體具有一致的寬度，但在其他實施例中，半導體鰭片62及/或奈米結構64、奈米結構66可以具有錐形(tapered)側壁，使得各個半導體鰭片62及/或奈米結構64、奈米結構66的寬度朝向基板50的方向連續增加。在這樣的實施例中，各個奈米結構64、奈米結構66可以具有不同的寬度且具有梯形(trapezoidal)形狀。
在第4圖至第11圖中，淺溝槽隔離區域72形成在基板50上方和鄰近的半導體鰭片62之間。第4圖至第11圖所述的步驟可以同時施加至n型區域50N和p型區域50P。淺溝槽隔離區域72設置在至少一部分的半導體鰭片62的周圍，使得至少一部分的奈米結構64、奈米結構66從鄰近的淺溝槽隔離區域72之間凸出。在繪示的實施例中，淺溝槽隔離區域72的頂表面低於半導體鰭片62 的頂表面。在一些實施例中，淺溝槽隔離區域72的頂表面高於或(在製程公差內)齊平半導體鰭片62的頂表面。
淺溝槽隔離區域72可以藉由任何適合的方法形成。例如，絕緣材料可以形成在基板50、奈米結構64和奈米結構66上方以及鄰近的半導體鰭片62之間。在一些如第4圖繪示的實施例中，絕緣材料可以是藉由流動式化學氣相沉積形成的氧化矽(例如，可以是SiO2)。
在第4圖中，流動式介電質膜172可以沉積在基板50、奈米結構64、奈米結構66和遮罩58(如果存在)上方以及鄰近的半導體鰭片62之間。例如，可以使用流動式化學氣相沉積製程先以流動狀態沉積流動式介電質膜172。可以使用一或多個製程腔室沉積流動式介電質膜172。形成流動式介電質膜172可以使用高密度電漿化學氣相沉積系統、電漿增強化學氣相沉積系統及/或次壓化學氣相沉積系統或者其他系統。沉積流動式介電質膜172可以包括流動和反應一或多個前驅物，包括含矽的流動式前驅物、氨(NH3)前驅物和含氧的流動式前驅物。可以在足夠高的溫度(例如，在10℃至500℃的範圍中)下提供至少含矽流動式前驅物和含氧流動式前驅物，以維持前驅物的流動狀態。含矽流動式前驅物可以包括三甲矽烷基胺(tri-silylamine，Si3NH9)或類似者。含氧流動式前驅物可以包括氧(O2)、臭氧(O3)、類似者或上述的組合。在反應之後，流動式介電質膜172可以包括一或多個類型的分子，其中分子包括一或多個矽、氧、氫和氮原子。
在第5圖中，可以在流動式介電質膜172上執行臭氧(O3)處理，以形成流動式介電質膜172的經臭氧處理區段172A。臭氧處理可以將流動式介電質膜172的上部轉換成更像氧化物，且改善流動式介電質膜172中的矽對矽鍵結強度/品質。在一些實施例中，臭氧處理可以允許至少流動式介電質膜的上部是透明的。此外，在臭氧處理之後，可以在流動式介電質膜172上執行紫外光(ultraviolet，UV)處理(例如，穿過透明上部)，以形成流動式介電質膜172的經紫外光處理區段172B。UV處理可以進一步改善流動式介電質膜172中的矽對矽鍵結品質/強度，且UV處理可以比臭氧處理抵達更深的深度。最強的UV處理區域可以位於區段172B的頂部(接近區段172A)。UV處理可以形成更多矽-矽鍵結且因此增加膜品質。
在第6圖中，可以執行第一退火步驟以從流動式介電質膜172製造第一介電質膜174。執行第一退火步驟可以藉由在處理腔室中以相對低的溫度(例如，最高500℃)加熱流動式介電質膜172相對長的退火時間(例如，至少5小時)，用以移除深處、溝槽中的氮雜質以及減少在退火製程期間形成硬殼(hard-shell)層。可以將流動式介電質膜172暴露於注入進處理腔室的第一混合氣體。第一混合氣體可以包括濕蒸氣(例如，H2O)，且第一混合氣體可以進一步包括O2、N2、類似者或上述的組合。第一混合氣體的水與承載氣體的比例可以在5%和100%之間。退火溫度可 以是最高500℃的第一退火溫度。退火流動式介電質膜172的壓力可以在0.01大氣壓(atmosphere，ATM)和25大氣壓之間。退火時間可以是至少5小時。考量到產量，退火時間可以是不多於24小時。此外，當使用長退火時間(例如，多於24小時)時，即使退火溫度低於500℃也可能產生硬殼層和導致副作用。退火可能導致在第一介電質膜174中形成硬殼。以相對低的溫度(例如，最高500℃)加熱流動式介電質膜172相對長的時間(例如，至少5小時)可以最小化第一退火步驟和任何隨後的退火步驟中形成的硬殼厚度。厚的硬殼可能減少或避免移除氮雜質。因此，藉由第一退火步驟所述的相對低的溫度加熱相對長的時間來最小化硬殼厚度，對於從流動式介電質膜172移除足夠多的氮雜質和改善所產生的第一介電質膜174的膜品質來說是重要的。結果而言，可以減少第一介電質膜174的氮濃度。
在第7圖中，可以執行中間退火步驟以從第一介電質膜174製造第二介電質膜176，用以增加矽酸化合物(例如，Si-OH)的含量。執行中間退火步驟可以是藉由在處理腔室中以高於第一退火溫度的第二退火溫度加熱第一介電質膜174。用於中間退火步驟的處理腔室可以相同於或不同於用於第一退火步驟的處理腔室。可以將第一介電質膜174暴露於注入進處理腔室的第二混合氣體。第二混合氣體可以包括濕蒸氣(例如，H2O)，且第二混合氣體可以進一步包括O2、N2、H2+O2、H2O2、H2+O2自由基、 O2自由基、H2O自由基、類似者或上述的組合。第二退火溫度可以是最高700℃。在一些實施例中，第二退火溫度可以在500℃和700℃之間。可以在退火壓力介於0.01大氣壓和25大氣壓之間下，將第一介電質膜174暴露於第二混合氣體。在中間退火步驟之後，第二介電質膜176可以包括具有大量矽酸化合物的氧化矽。
在一些實施例中，中間退火步驟可以包括多於一個退火子步驟以進一步改善膜品質。多個退火子步驟可以進一步減少氮雜質和最小化形成在第二介電質膜176中的硬殼層176A。各個退火子步驟的退火參數(例如，混合氣體成分、溫度、壓力等)可以相同於或不同於彼此，但在關於中間退火步驟的上述範圍內。
在第8圖中，可以執行最終退火步驟以從第二介電質膜176製造絕緣層71，用以改善氧化物品質。可以執行最終退火步驟以密實和脫水(dehydrate)第二介電質膜176，從而增加絕緣層71中的氧濃度。最終退火步驟可以是以高於第一退火溫度的第三退火溫度執行在第二介電質膜176上的乾退火製程。乾退火製程不需要處理腔室中的濕蒸氣。第三退火溫度可以是最高800℃。在一些實施例中，第三退火溫度也可以高於第二退火溫度。在一些額外的實施例中，第三退火溫度可以在700℃和800℃之間。不同的退火步驟(例如，第一、中間和最終退火步驟)可以具有不同的退火溫度及/或其他周圍退火參數(例如，混合氣體成分、壓力等)。
在最終退火步驟之後，絕緣層71可以主要包括氧化矽。絕緣層71可以另外包括氮原子，但其氮原子濃度低於各個第二介電質膜176、第一介電質膜174或流動式介電質膜172。絕緣層71中各處的氮濃度(例如，以原子百分比(atomic percentage)計)可以低於1%。此外，如第8圖中所示，絕緣層71中的氮濃度可以隨著絕緣層71中增加的深度(例如，從絕緣層71的頂部邊緣朝向絕緣層71的底部邊緣/下方基板50的方向)而漸少。在一些實施例中，絕緣層71中的氮濃度隨深度的漸少可以是或接近於線型。
在第9圖中，對絕緣層71施加移除製程以移除硬遮罩58上方的絕緣層71的多餘絕緣材料。在一些實施例中，可以使用平坦化製程，例如化學機械研磨(chemical mechanical polishing，CMP)、回蝕製程、上述的組合或類似者。平坦化製程暴露硬遮罩58，使得完成平坦化製程之後的硬遮罩58的頂表面和絕緣層71的頂表面齊平。
在沉積流動式介電質膜之後及/或在移除製程之後，可以執行上述的退火步驟。換而言之，在上方關於第9圖所述的移除製程之前及/或之後，可以執行關於第6圖至第8圖所述的第一退火步驟、中間退火步驟和最終退火步驟。
在第10圖和第11圖中，凹陷絕緣層71以形成淺溝槽隔離區域72。凹陷絕緣層71使得半導體鰭片62的上部從相鄰的淺溝槽隔離區域72之間凸出。此外，淺溝 槽隔離區域72的頂表面可以具有如所繪示的平坦表面、凸形表面、凹形表面(例如碟形)或上述的組合。可以使用可接受的蝕刻製程形成淺溝槽隔離區域72的平坦、凸形及/或凹形頂表面，例如對絕緣層71的材料具有選擇性的製程(例如，相比半導體鰭片62、奈米結構64、奈米結構66和硬遮罩58的材料，以更快速率蝕刻絕緣層71的材料)。例如，可以使用西式的氫氟酸(dilute hydrofluoric，dHF)移除氧化物。
第6圖至第8圖所述的多步驟退火製程實施例可以實現高比例的流動式化學氣相沉積轉換和低氮雜質。方法的實施例使用多步驟熱處理(例如，使用低退火溫度和長退火時間的第一退火步驟)以將流動式化學氣相沉積轉換成氧化物以及形成鰭片-鰭片間隙之間的介電層，其中介電層的氮濃度低於1%。在此情況下，可以改善流動式化學氣相沉積品質(例如，雜質程度、密度和蝕刻電阻方面)。此外，使用方法的實施例可以減少製程整合的總熱預算。
多步驟退火製程實施例具有益處且可以應用在多種結構設想。第12圖和第13圖示出可以應用多步驟退火製程實施例的結構示例。第12圖和第13圖對應於第4圖。第12圖和第13圖更詳細示出在沉積流動式介電質膜172之後的結構圖案密度差異造成的結果。例如，第12圖示出鰭片-鰭片間隙(例如，圖案密度)具有較大變化的結構。在一些實施例中，鰭片-鰭片間隙可以在17nm至500nm的範圍中。例如，第12圖中的鰭片-鰭片間隙d1和鰭片- 鰭片間隙d2可以分別是17nm和500nm。透過流動式化學氣相沉積，相比於較寬的間隙(例如，間隙d2)中的流動式介電質膜172部分，介電質材料以更快速率填充較窄的間隙(例如，間隙d1)中的流動式介電質膜172部分。在流動式化學氣相沉積沉積期間，當位於較寬間隙部分的流動式介電質膜172位於遮罩58的頂部正上方時，由於較窄間隙部分有更快的流動式化學氣相沉積速度，位於較窄間隙部分的流動式介電質膜172可以更高於較寬間隙部分的流動式介電質膜172。例如，取決於圖案密度和溝槽中深度，第12圖中的高度h1可以在100nm和600nm之間。由於可能形成的硬殼可能減緩氮雜質的移除，較窄部分的大高度流動式介電質膜172可能發生溝槽中底部的低轉換問題。多步驟退火製程實施例解決這些技術問題和改善氧化物品質。在一些實施例中，當圖案密度(例如，鰭片區域中或間隙區域中)在5%至95%的範圍中，可以使用多步驟退火製程實施例以改善淺溝槽隔離區域72的氧化物品質。
在另一個示例中，第13圖示出結構，其具有鰭片-鰭片間隙範圍可能很小但溝槽高度很深(例如，在30nm和400nm之間)，或者溝槽具有高縱橫比(例如，在2至40之間)。縱橫比(aspect ratio，h/d)可以表示成半導體鰭片62、半導體鰭片62上方的奈米結構64與奈米結構66和硬遮罩58(如果存在)的高度(h)以及鄰近兩個半導體鰭片62之間的距離(d)的比值。在一些實施例中，溝 槽高度可以是半導體鰭片62的高度。縱橫比可以表示成半導體鰭片62的高度以及鄰近兩個半導體鰭片62之間的距離的比值。深溝槽或溝槽的高縱橫比也可能造成溝槽中底部低轉換的技術問題。多步驟退火製程實施例解決這些技術問題和改善氧化物品質。
第4圖至第11圖繪示使用流動式化學氣相沉積形成淺溝槽隔離區域72的實施例。替代地，可以使用未使用流動式化學氣相沉積的其他實施例以形成第10圖和第11圖中示出的淺溝槽隔離區域72。例如，絕緣材料可以是氧化物(例如氧化矽)、氮化物(例如氮化矽)、類似者或上述的組合，其可以藉由化學氣相沉積(chemical vapor deposition，CVD)製程形成，例如高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、類似者或上述的組合。可以使用任何可接受的製程形成的其他絕緣材料。一旦形成絕緣材料，可以執行退火製程。在一實施例中，形成絕緣材料而使得多餘的絕緣材料覆蓋奈米結構64、奈米結構66。儘管各個淺溝槽隔離區域72繪示成單一層，一些實施例可以使用多層。例如，在一些實施例中，可以先沿著基板50、半導體鰭片62、奈米結構64和奈米結構66的表面形成內襯(未特別繪示)。之後，可以在內襯上方形成例如前文所述的絕緣材料。
接著對絕緣材料施加移除製程，以移除奈米結構64、奈米結構66上方的多餘絕緣材料。在一些實施例中，可以使用平坦化製程，例如化學機械研磨、回蝕製程、上 述的組合或類似者。在一些實施例中，平坦化製程可以暴露遮罩58或移除遮罩58。在平坦化製程之後，絕緣材料的頂表面和遮罩58或奈米結構64、奈米結構66的頂表面共平面(在製程公差內)。因此，遮罩58(如果存在)或奈米結構64、奈米結構66的頂表面穿過絕緣材料而暴露。在繪示的實施例中，遮罩58保留在奈米結構64、奈米結構66上。接著凹陷絕緣材料以形成淺溝槽隔離區域72。凹陷絕緣材料而使得至少一部分的奈米結構64、奈米結構66從鄰近的絕緣材料部分之間凸出。此外，藉由施加適當的蝕刻，淺溝槽隔離區域72的頂表面可以具有如所繪示的平坦表面、凸形表面、凹形表面(例如碟型)或上述的組合。可以使用任何可接受的蝕刻製程凹陷絕緣材料，例如對絕緣材料的材料具有選擇性的製程(例如，相比於半導體鰭片62和奈米結構64、奈米結構66的材料，以更快速率選擇性地蝕刻淺溝槽隔離區域72的絕緣材料)。例如，可以使用稀釋的氫氟酸作為蝕刻劑而執行氧化物移除。
前述的製程僅是可以形成半導體鰭片62和奈米結構64、奈米結構66的一個示例。在一些實施例中，可以使用遮罩和磊晶生長製程形成半導體鰭片62及/或奈米結構64、奈米結構66。例如，介電層可以形成在基板50的頂表面上方，以及溝槽可以蝕刻穿過介電層以暴露下方的基板50。磊晶結構可以磊晶生長在溝槽中，以及可以凹陷介電層而使得磊晶結構從介電層凸出以形成半導體鰭片62及/或奈米結構64、奈米結構66。磊晶結構可以包括 前述的交替半導體材料，例如第一半導體材料和第二半導體材料。在磊晶生長磊晶結構的一些實施例中，磊晶生長材料可以在生長期間原位摻雜從而避免先前及/或隨後的佈植，然而也可以一起使用原位和佈植摻雜。
此外，適當的阱(未特別繪示)可以形成在奈米結構64、奈米結構66、半導體鰭片62及/或基板50中。阱可以具有導電類型相對於隨後形成於各個n型區域50N和p型區域50P中的源極/汲極區域的導電類型。在一些實施例中，p型阱形成在n型區域50N中，且n型阱形成在p型區域50P中。在一些實施例中，p型阱或n型阱形成在n型區域50N和p型區域50P兩者中。
在具有不同阱類型的實施例中，使用例如光阻的遮罩(未特別繪示)可以實現用於n型區域50N和p型區域50P的不同佈植步驟。例如，光阻可以形成在n型區域50N中的半導體鰭片62、奈米結構64、奈米結構66和淺溝槽隔離區域72上方。圖案化光阻以暴露p型區域50P。可以使用旋塗技術形成光阻且可以使用可接受的光刻技術進行圖案化。一旦光阻經圖案化，在p型區域50P中執行n型雜質佈植，且光阻可以作為遮罩以實質上避免n型雜質佈植進n型區域50N。n型雜質可以是磷、砷、銻或類似者，其佈植進區域中的濃度在1013cm-3至1014cm-3的範圍中。在佈植之後，可以藉由例如任何可接受的灰化製程移除光阻。
在佈植p型區域50P之後或之前，例如光阻的遮 罩(未特別繪示)形成在p型區域50P中的半導體鰭片62、奈米結構64、奈米結構66和淺溝槽隔離區域72上方。圖案化光阻以暴露n型區域50N。可以使用旋塗技術形成光阻且可以使用可接受的光刻技術進行圖案化。一旦光阻經圖案化，在n型區域50N中執行p型雜質佈植，且光阻可以作為遮罩以實質上避免p型雜質佈植進p型區域50P。p型雜質可以是硼、氟化硼、銦或類似者，其佈植進區域中的濃度在1013cm-3至1014cm-3的範圍中。在佈植之後，可以藉由例如任何可接受的灰化製程移除光阻。
在佈植n型區域50N和p型區域50P之後，可以執行退火以修復佈植損壞和活化佈植的p型及/或n型雜質。在磊晶生長半導體鰭片62及/或奈米結構64、奈米結構66的磊晶結構的一些實施例中，生長材料可以在生長期間原位摻雜而可以避免佈植，然而也可以一起使用原位和佈植摻雜。
接續第10圖和第11圖，第14A圖至第30C圖繪示製造示例裝置的多個額外的步驟。第14A圖至第30C圖繪示n型區域50N和p型區域50P任一者中的特徵。例如，繪示的結構可以應用於n型區域50N和p型區域50P兩者中。下文將配合各個圖式描述n型區域50N和p型區域50P中的結構差異(如果存在)。如隨後將進一步詳細描述，絕緣鰭片82將形成在半導體鰭片62之間。第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、 第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖和第30A圖繪示半導體鰭片62和形成在其上的結構。第14B圖、第14C圖、第15B圖、第15C圖、第16B圖、第16C圖、第17B圖、第17C圖、第18B圖、第18C圖、第19B圖、第19C圖、第20B圖、第20C圖、第21B圖、第21C圖、第22B圖、第22C圖、第23B圖、第23C圖、第24B圖、第24C圖、第25B圖、第25C圖、第26B圖、第26C圖、第27B圖、第27C圖、第28B圖、第28C圖、第29B圖、第29C圖、第30B圖和第30C圖各個繪示兩個半導體鰭片62，以及在相應截面中設置在兩個半導體鰭片62之間的部分絕緣鰭片82與淺溝槽隔離區域72。
在第14A圖至第14C圖中，犧牲層74共形地形成在遮罩58、半導體鰭片62、奈米結構64、奈米結構66和淺溝槽隔離區域72上方。犧牲層74可以由半導體材料(例如選自基板50的候選半導體材料)所形成，半導體材料可以藉由例如氣相磊晶(vapor phase epitaxy，VPE)或分子束磊晶(molecular beam epitaxy，MBE)的生長製程、藉由例如化學氣相沉積或原子層沉積(atomic layer deposition，ALD)的沉積製程或類似者。例如，犧牲層74可以由矽或矽鍺所形成。
在第15A圖至第15C圖中，使用蝕刻製程圖案化犧牲層74以形成犧牲間隔物76，例如乾式蝕刻、濕式蝕刻或上述的組合。蝕刻製程可以是各向異性的。由於蝕刻 製程，移除遮罩58和奈米結構64、奈米結構66上方的部分的犧牲層74，且部分暴露奈米結構64、奈米結構66之間的淺溝槽隔離區域72。犧牲間隔物76設置在淺溝槽隔離區域72上方，且進一步設置在遮罩58、半導體鰭片62和奈米結構64、奈米結構66的側壁上。
在隨後的製程步驟中，虛擬閘極層84可以沉積在部分犧牲間隔物76上方(參考下方第20A圖至第20C圖)，且可以圖案化虛擬閘極層84以提供虛擬閘極94，其中虛擬閘極94包括下方的部分犧牲間隔物76(參考下方第21A圖至第21C圖)。這些虛擬閘極94(例如，虛擬閘極層84的圖案化部分和部分的犧牲間隔物76)可以接著以功能性閘極堆疊取代。具體而言，犧牲間隔物76在製程期間作為暫時間隔物以劃定絕緣鰭片的界線，且將隨後移除犧牲間隔物76和奈米結構64以及使用由奈米結構66環繞的閘極結構進行取代。犧牲間隔物76由相對於奈米結構66的材料蝕刻具有高蝕刻選擇性的材料所形成。例如，犧牲間隔物76可以由與奈米結構64相同的半導體材料所形成，使得犧牲間隔物76和奈米結構64可以在單一製程步驟中移除。替代地，犧牲間隔物76可以由不同於奈米結構64的材料所形成。
第16A圖至第18C圖繪示在鄰近半導體鰭片62和奈米結構64、奈米結構66的犧牲間隔物76之間形成絕緣鰭片82(也稱為混合鰭片或介電質鰭片)。絕緣鰭片82可以絕緣且物理性分離隨後形成的多個源極/汲極區域 (參考下方第23A圖至第23C圖)。
在第16A圖至第16C圖中，內襯78A和填充材料78B形成在結構上方。內襯78A藉由可接受的沉積製程共形地沉積在淺溝槽隔離區域72、遮罩58、半導體鰭片62、奈米結構64、奈米結構66和犧牲間隔物76的暴露表面上方，例如原子層沉積、化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)或類似者。內襯78A可以由相對於蝕刻半導體鰭片62、奈米結構64、奈米結構66和犧牲間隔物76具有高蝕刻選擇性的一或多個介電質材料所形成，例如可以是氮化矽、碳氮化矽、氧碳氮化矽或類似的氮化物。在隨後形成填充材料78B期間，內襯78A可以減少犧牲間隔物76的氧化，因此有利於隨後移除犧牲間隔物76。
接著，填充材料78B形成在內襯78A上方，填充半導體鰭片62、奈米結構64、奈米結構66之間未填充犧牲間隔物76或內襯78A的剩餘區域。填充材料78B可以形成絕緣鰭片82(參考第18A圖至第18C圖)下部的塊材，以絕緣隨後形成的多個源極/汲極區域之間(參考第23C圖)。形成填充材料78B可以藉由可接受的沉積製程，例如原子層沉積、化學氣相沉積、物理氣相沉積或類似者。填充材料78B可以由相對於蝕刻半導體鰭片62、奈米結構64、奈米結構66、犧牲間隔物76和內襯78A具有高蝕刻選擇性的一或多個介電質材料所形成，例如可以是氧化矽、氮氧化矽、氧碳氮化矽、氧碳化矽、類似者或上述 組合的氧化物。
在第17A圖至第17C圖中，可以使用一或多個可接受的平坦化及/或蝕刻製程移除高於遮罩58的頂表面的內襯78A和填充材料78B的上部。蝕刻製程可以對內襯78A和填充材料78B具有選擇性(例如，相對於犧牲間隔物76及/或遮罩58，以更快速率選擇性地蝕刻內襯78A和填充材料78B)。在蝕刻之後，內襯78A和填充材料78B的頂表面可以低於遮罩58的頂表面。在其他實施例中，可以凹陷填充材料78B至低於遮罩58的頂表面，但內襯78A維持在與遮罩58相同的水平面。
第18A圖至第18C圖繪示形成介電質覆蓋層80在內襯78A和填充材料78B上，從而形成絕緣鰭片82。介電質覆蓋層80可以填充內襯78A上方、填充材料78B上方和遮罩58的側壁之間的剩餘區域。可以藉由可接受的沉積製程形成介電質覆蓋層80，例如ALD、CVD、PVD或類似者。介電質覆蓋層80可以由相對於蝕刻半導體鰭片62、奈米結構64、奈米結構66、犧牲間隔物76、內襯78A和填充材料78B具有高蝕刻選擇性的一或多個介電質材料所形成。例如，介電質覆蓋層80可以包括高介電常數材料，例如氧化鉿、氧化鋯、氧化鋯鋁、氧化鉿鋁、氧化鉿矽、氧化鋁、類似者或上述的組合。
介電質覆蓋層80的形成可以首先覆蓋遮罩58和奈米結構64、奈米結構66。隨後，施加移除製程以移除介電質覆蓋層80的多餘材料。在一些實施例中，可以使用 平坦化製程，例如化學機械研磨、回蝕製程、上述的組合或類似者。平坦化製程暴露遮罩58，使得遮罩58、犧牲間隔物76和介電質覆蓋層80的頂表面共平面(在製程公差內)。在繪示的實施例中，在平坦化製程之後保留遮罩58。在另一個實施例中，平坦化製程也可以移除部分或整體遮罩58。
因此，絕緣鰭片82形成在犧牲間隔物76之間且接觸犧牲間隔物76。絕緣鰭片82包括內襯78A、填充材料78B和介電質覆蓋層80。犧牲間隔物76使絕緣鰭片82與奈米結構64、奈米結構66之間有所間隔，且藉由調整犧牲間隔物76的厚度可以調整絕緣鰭片82的尺寸。
在第19A圖至第19C圖中，使用例如蝕刻製程移除遮罩58。蝕刻製程可以是選擇性移除遮罩58且未顯著蝕刻絕緣鰭片82的濕式蝕刻。蝕刻製程可以是各向異性的。此外，蝕刻製程(或另外的選擇性蝕刻製程)也可以施加以將犧牲間隔物76的高度減少至類似於堆疊奈米結構64、奈米結構66的水平面(例如，在製程公差內相同的水平面)。在蝕刻製程之後，可以暴露堆疊奈米結構64、奈米結構66和犧牲間隔物76的最頂部表面，且這些最頂部表面可低於絕緣鰭片82的最頂部表面。
在第20A圖至第20C圖中，虛擬閘極層84形成在絕緣鰭片82、犧牲間隔物76、奈米結構64和奈米結構66上。由於奈米結構64、奈米結構66和犧牲間隔物76延伸至低於絕緣鰭片82，虛擬閘極層84可以沿著暴露的 絕緣鰭片82的側壁設置。可以沉積虛擬閘極層84，且接著藉由例如化學機械研磨平坦化虛擬閘極層84。虛擬閘極層84可以由導電或非導電材料所形成，例如非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物或類似者，其可以藉由PVD、CVD或類似者所沉積。虛擬閘極層84也可以由半導體材料(例如選自基板50的候選半導體材料)所形成，形成半導體材料可以藉由例如氣相磊晶或分子束磊晶的生長製程、例如化學氣相沉積或原子層沉積的沉積製程或類似者。虛擬閘極層84可以由相對於蝕刻絕緣材料(例如，絕緣鰭片82)具有高蝕刻選擇性的材料所形成。遮罩層86可以沉積在虛擬閘極層84上方。遮罩層86可以由介電質材料所形成，例如氮化矽、氮氧化物或類似者。在此示例中，橫跨n型區域50N和p型區域50P形成單一虛擬閘極層84和單一遮罩層86。
在第21A圖至第21C圖中，使用可接受的光刻和蝕刻技術圖案化遮罩層86以形成遮罩96。接著藉由任何可接受的蝕刻技術將遮罩96的圖案轉移至虛擬閘極層84以形成虛擬閘極94。虛擬閘極94覆蓋在隨後製程將暴露以形成通道區域的奈米結構64、奈米結構66的頂表面。遮罩96的圖案可以用於物理性分離鄰近的虛擬閘極94。虛擬閘極94也可以具有縱軸方向實質上垂直(在製程公差內)於半導體鰭片62的縱軸方向。在圖案化之後，可以藉由例如任何可接受的蝕刻技術自選性移除遮罩96。
犧牲間隔物76和虛擬閘極94集體沿著將圖案化以形成通道區域68的部分奈米結構66延伸。隨後形成的閘極結構將取代犧牲間隔物76和虛擬閘極94。形成虛擬閘極94在犧牲間隔物76上方允許隨後形成的閘極結構具有更高的高度。
如上所述，虛擬閘極94可以由半導體材料所形成。在這樣的實施例中，各個奈米結構64、犧牲間隔物76和虛擬閘極94由半導體材料所形成。在一些實施例中，奈米結構64和犧牲間隔物76由第一半導體材料(例如，矽鍺)所形成且虛擬閘極94由第二半導體材料(例如，矽)所形成，因此在替代閘極製程期間，可以在第一蝕刻步驟移除虛擬閘極94且可以在第二蝕刻步驟一起移除奈米結構64和犧牲間隔物76。當奈米結構64和犧牲間隔物76由矽鍺所形成時，奈米結構64和犧牲間隔物76可以具有相似的鍺濃度、奈米結構64可以具有大於犧牲間隔物76的鍺濃度，或者犧牲間隔物76可以具有大於奈米結構64的鍺濃度。在一些實施例中，奈米結構64由第一半導體材料(例如，矽鍺)所形成且犧牲間隔物76和虛擬閘極94由第二半導體材料(例如，矽)所形成，因此在替代閘極製程期間，可以在第一蝕刻步驟一起移除犧牲間隔物76和虛擬閘極94，且可以在第二蝕刻步驟移除奈米結構64。
閘極間隔物98形成在奈米結構64、奈米結構66上方以及在遮罩96(如果存在)和虛擬閘極94的暴露側壁上。形成閘極間隔物98可以藉由共形地沉積一或多個介電 質材料在虛擬閘極94上以及隨後蝕刻介電質材料。可接受的介電質材料可以包括氧化矽、氮化矽、氮氧化矽、氧碳氮化矽或類似者，形成介電質材料可以藉由共形的沉積製程，例如化學氣相沉積、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、原子層沉積、電漿增強原子層沉積(plasma-enhanced atomic layer deposition，PEALD)或類似者。可以使用藉由任何可接受的製程形成的其他絕緣材料。可以執行任何可接受的蝕刻製程(例如乾式蝕刻、濕式蝕刻、類似者或上述的組合)以圖案化介電質材料。蝕刻可以是各向異性的。當蝕刻介電質材料時，部分的介電質材料留在虛擬閘極94的側壁上(因此形成閘極間隔物98)。在蝕刻之後，閘極間隔物98可以具有彎曲側壁或可以具有筆直側壁。
此外，可以執行佈植以形成輕摻雜源極/汲極(lightly doped source/drain，LDD)區域(未特別繪示)。在具有不同裝置類型的實施例中，類似於前述的佈植，例如光阻的遮罩(未特別繪示)可以形成在n型區域50N上方同時暴露p型區域50P，以及可以將適當類型(例如，p型)的雜質佈植進p型區域50P中暴露的半導體鰭片62及/或奈米結構64、奈米結構66。接著可以移除遮罩。隨後，例如光阻的遮罩(未特別繪示)可以形成在p型區域50P上方同時暴露n型區域50N，以及可以將適當類型的雜質(例如，n型)佈植進n型區域50N中暴露的半導體鰭片62及 /或奈米結構64、奈米結構66。接著可以移除遮罩。n型雜質可以是任何前述的n型雜質，且p型雜質可以是任何前述的p型雜質。在佈植期間，虛擬閘極94保持覆蓋通道區域68，使得通道區域68維持實質上沒有形成LDD區域的雜質佈植。LDD區域可以具有雜質濃度在1015cm-3至1019cm-3的範圍中。可以使用退火以修復佈植損壞和活化佈植雜質。
應注意的是，先前所述總體上描述形成間隔物和LDD區域的製程。但可以使用其他製程和其他順序。例如，可以使用更少或更多的間隔物、可以使用不同的步驟順序、可以形成和移除額外的間隔物及/或類似者。此外，可以使用不同的結構和步驟形成n型裝置和p型裝置。
在第22A圖至第22C圖中，源極/汲極凹槽104形成在奈米結構64、奈米結構66和犧牲間隔物76中。在繪示的實施例中，源極/汲極凹槽104穿過奈米結構64、奈米結構66和犧牲間隔物76而延伸進半導體鰭片62。源極/汲極凹槽104也可以延伸進基板50。在多個實施例中，源極/汲極凹槽104可以延伸至基板50的頂表面而免於蝕刻基板50，可以蝕刻半導體鰭片62使得源極/汲極凹槽104的底表面設置低於淺溝槽隔離區域72的頂表面或類似者。形成源極/汲極凹槽104可以藉由使用各向異性蝕刻製程蝕刻奈米結構64、奈米結構66和犧牲間隔物76，例如RIE、NBE或類似者。在用於形成源極/汲極凹槽104的蝕刻製程期間，閘極間隔物98和虛擬閘極94集體遮罩 部分的半導體鰭片62及/或奈米結構64、奈米結構66。可以使用單一蝕刻製程以蝕刻各個奈米結構64、奈米結構66和犧牲間隔物76，或者可以使用多個蝕刻製程以蝕刻奈米結構64、奈米結構66和犧牲間隔物76。可以使用定時的蝕刻製程，以在源極/汲極凹槽104到達期望的深度之後停止蝕刻源極/汲極凹槽104。
內部間隔物106可以自選性形成在奈米結構64的側壁上，例如源極/汲極凹槽104所暴露的那些側壁上。如下文將進一步詳細描述，源極/汲極區域將隨後形成在源極/汲極凹槽104中，且隨後將以對應的閘極結構取代奈米結構64。內部間隔物106作為隨後形成的源極/汲極區域和隨後形成的閘極結構之間的隔離特徵。此外，內部間隔物106可以用於實質上避免隨後的蝕刻製程損壞隨後形成的源極/汲極區域，例如隨後用於移除奈米結構64的蝕刻製程。
作為形成內部間隔物106的一個示例，源極/汲極凹槽104可以橫向擴展。具體而言，可以凹陷源極/汲極凹槽104所暴露的奈米結構64的部分側壁。儘管奈米結構64的側壁繪示成凹形，奈米結構64的側壁可以是筆直或凸形。可以藉由任何可接受的蝕刻製程凹陷側壁，例如對奈米結構64具有選擇性(例如，相比於奈米結構66的材料，以更快速率選擇性地蝕刻奈米結構64的材料)。蝕刻可以是各向同性的。例如，當奈米結構66由矽所形成且奈米結構64由矽鍺所形成，蝕刻製程可以是使用四甲基氢氧 化銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(ammonium hydroxide，NH4OH)或類似者的濕式蝕刻。在另一個實施例中，蝕刻製程可以是使用氟基氣體(例如氟化氫(HF)氣體)的乾式蝕刻。在一些實施例中，可以持續執行相同的蝕刻製程以形成源極/汲極凹槽104和凹陷奈米結構64的側壁。接著在奈米結構64的凹陷側壁上形成內部間隔物106。形成內部間隔物106可以藉由共形地形成絕緣材料和隨後蝕刻絕緣材料。絕緣材料可以是氮化矽或氮氧化矽，然而也可以使用任何適合的材料，例如低介電常數介電質材料。沉積絕緣材料可以藉由共形的沉積製程，例如ALD、CVD或類似者。蝕刻絕緣材料可以是各向異性的。例如，蝕刻製程可以是乾式蝕刻，例如RIE、NBE或類似者。儘管內部間隔物106的外部側壁繪示成相對閘極間隔物98的側壁是凹陷的，內部間隔物106的外部側壁可以延伸超過或齊平閘極間隔物98的側壁。換而言之，內部間隔物106可以部分填充、完全填充或過填充側壁凹槽。另外，儘管內部間隔物106的側壁繪示成凹形的，內部間隔物106的側壁可以是筆直或凸形。
在第23A圖至第23C圖中，磊晶源極/汲極區域108形成在源極/汲極凹槽104中。磊晶源極/汲極區域108形成在源極/汲極凹槽104中，使得各個虛擬閘極94(和對應的通道區域68)設置在個別鄰近成對的磊晶源極/汲極區域108之間。在一些實施例中，閘極間隔物98 和內部間隔物106用於分別以適當的橫向距離分離磊晶源極/汲極區域108與虛擬閘極94和磊晶源極/汲極區域108與奈米結構64，使得磊晶源極/汲極區域108不會與所產生的奈米結構場效應電晶體中隨後形成的閘極發生短路。可以選擇磊晶源極/汲極區域108的材料以施加應力在對應的通道區域68中，從而改善表現。
形成n型區域50N中的磊晶源極/汲極區域108可以藉由遮蔽p型區域50P。接著，n型區域50N中的磊晶源極/汲極區域108磊晶生長在n型區域50N中的源極/汲極凹槽104中。磊晶源極/汲極區域108可以包括適合n型裝置的任何可接受的材料。例如，若奈米結構66是矽，n型區域50N中的磊晶源極/汲極區域108可以包括在通道區域68上施加拉伸應變(tensile strain)的材料，例如矽、碳化矽、摻雜磷的碳化矽、砷化矽、磷化矽或類似者。n型區域50N中的磊晶源極/汲極區域108可以稱為「n型源極/汲極區域」。n型區域50N中的磊晶源極/汲極區域108可以具有從半導體鰭片62和奈米結構64、奈米結構66的對應表面升起的表面，且磊晶源極/汲極區域108可以具有晶面(facet)。
形成p型區域50P中的磊晶源極/汲極區域108可以藉由遮蔽n型區域50N。接著，p型區域50P中的磊晶源極/汲極區域108磊晶生長在p型區域50P中的源極/汲極凹槽104中。磊晶源極/汲極區域108可以包括適合p型裝置的任何可接受的材料。例如，若奈米結構66是矽， p型區域50P中的磊晶源極/汲極區域108可以包括在通道區域68上施加壓縮應變(compressive strain)的材料，例如矽鍺、摻雜硼的矽鍺、磷化矽鍺、鍺、鍺錫或類似者。p型區域50P中的磊晶源極/汲極區域108可以稱為「p型源極/汲極區域」。p型區域50P中的磊晶源極/汲極區域108可以具有從半導體鰭片62和奈米結構64、奈米結構66的對應表面升起的表面，且磊晶源極/汲極區域108可以具有晶面。
磊晶源極/汲極區域108、奈米結構64、奈米結構66及/或半導體鰭片62可以佈植雜質以形成源極/汲極區域且接續退火，類似於前述關於形成LDD區域的製程。磊晶源極/汲極區域108可以具有雜質濃度在1019cm-3至1021cm-3的範圍中。源極/汲極區域的n型及/或p型雜質可以是任何前述的雜質。在一些實施例中，磊晶源極/汲極區域108可以在生長期間原位摻雜。
磊晶源極/汲極區域108可以包括一或多個半導體材料層。例如，各個磊晶源極/汲極區域108可包括內襯層108A、主體層108B和完成層108C(或者更普遍而言，第一半導體材料層、第二半導體材料層和第三半導體材料層)。任何數量的半導體材料層可以用於磊晶源極/汲極區域108。各個內襯層108A、主體層108B和完成層108C可以由不同的半導體材料所形成，且可以摻雜不同的雜質濃度。在一些實施例中，內襯層108A可以具有雜質濃度低於主體層108B，且完成層108C可以具有雜質濃度高 於內襯層108A且低於主體層108B。在磊晶源極/汲極區域108包括三個半導體材料層的實施例中，內襯層108A可以生長在源極/汲極凹槽104中，主體層108B可以生長在內襯層108A上，且完成層108C可以生長在主體層108B上。
由於用於形成磊晶源極/汲極區域108的磊晶製程，磊晶源極/汲極區域108的上表面具有向外橫向擴展的晶面，其中晶面超過半導體鰭片62和奈米結構64、奈米結構66的側壁。然而，絕緣鰭片82阻擋橫向磊晶生長。因此，在第27C圖繪示的磊晶製程完成之後，鄰近的磊晶源極/汲極區域108保持分離。磊晶源極/汲極區域108接觸絕緣鰭片82的側壁。在繪示的實施例中，生長磊晶源極/汲極區域108以使得磊晶源極/汲極區域108的上表面設置成低於絕緣鰭片82的頂表面。在多個實施例中，磊晶源極/汲極區域108的上表面設置成高於絕緣鰭片82的頂表面、磊晶源極/汲極區域108的上表面設置成部分高於絕緣鰭片82的頂表面和部分低於絕緣鰭片82的頂表面或類似者。
在第24A圖至第24C圖中，第一層間介電質(inter-layer dielectric，ILD)114沉積在磊晶源極/汲極區域108、閘極間隔物98、遮罩96(如果存在)或虛擬閘極94上方。第一層間介電質114可以由介電質材料所形成，其可以藉由任何適合的方法所沉積，例如化學氣相沉積、電漿增強化學氣相沉積、流動式化學氣相沉積或 類似者。可接受的介電質材料可以包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)或類似者。可以使用藉由任何可接受的製程形成的其他絕緣材料。
在一些實施例中，第一層間介電質114可以由相同或相似於淺溝槽隔離區域72的材料所形成。此外，當流動式化學氣相沉積用於沉積第一層間介電質114時，可以使用關於第4圖和第5圖所述的沉積技術和處理技術沉積和處理磊晶源極/汲極區域108、閘極間隔物98、遮罩96(如果存在)或虛擬閘極94上方的流動式介電質膜。另外，在沉積和處理第一層間介電質114之後，可以使用關於第6圖至第8圖所述的多步驟退火製程以改善第一層間介電質114的氧化物品質。多步驟退火製程實施例有益於且可應用至有關第一層間介電質114的多種結構設想。例如，若第一層間介電質114佔據的溝槽寬度變化很大(例如，從17nm至500nm)，或者溝槽高度很深(例如，大於200nm)，或者溝槽的縱橫比(高度除以寬度)很高(例如，在2至40之間)，多步驟退火製程實施例可以用於改善流動式化學氣相沉積品質和減少製程整合的總熱預算。在一些實施例中，第一層間介電質114中各處的氮濃度(例如，以原子百分比計)可以低於1%。此外，第一層間介電 質114中的氮濃度可以隨著第一層間介電質114增加的深度而漸少(例如，沿著從第一層間介電質114的頂部邊緣朝向下方基板50至第一層間介電質114的底部邊緣的方向)。在一些實施例中，第一層間介電質114中隨深度漸少的氮濃度可以是或接近於線性。
在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)112形成在第一層間介電質114與磊晶源極/汲極區域108、閘極間隔物98和遮罩96(如果存在)或虛擬閘極94之間。接觸蝕刻停止層112可以由介電質材料所形成，例如氮化矽、氧化矽、氮氧化矽或類似者，其相對於蝕刻第一層間介電質114具有高蝕刻選擇性。形成接觸蝕刻停止層112可以藉由任何適合的方法，例如CVD、ALD或類似者。
在第25A圖至第25C圖中，執行移除製程以齊平第一層間介電質114的頂表面與遮罩96(如果存在)或虛擬閘極94的頂表面。在一些實施例中，可以使用平坦化製程，例如化學機械研磨、回蝕製程、上述的組合或類似者。平坦化製程也可以移除虛擬閘極94上的遮罩96和沿著遮罩96的側壁的部分閘極間隔物98。在平坦化製程之後，閘極間隔物98、第一層間介電質114、接觸蝕刻停止層112和遮罩96(如果存在)或虛擬閘極94的頂表面共平面(在製程公差內)。因此，遮罩96(如果存在)或虛擬閘極94的頂表面穿過第一層間介電質114暴露在外。在繪示的實施例中，保留遮罩96，且平坦化製程齊平第一層間介電 質114的頂表面與遮罩96的頂表面。
在第26A圖至第26C圖中，在蝕刻製程中移除遮罩96(如果存在)和虛擬閘極94，從而形成凹槽116。在一些實施例中，藉由各向異性乾式蝕刻製程移除虛擬閘極94。例如，蝕刻製程可以包括乾式蝕刻製程，其中相比於第一層間介電質114或閘極間隔物98，製程使用的反應氣體以更快速率選擇性蝕刻虛擬閘極94。各個凹槽116暴露及/或覆蓋部分的通道區域68。作為通道區域68的部分的奈米結構66設置在鄰近成對的磊晶源極/汲極區域108之間。
接著移除奈米結構64的剩餘部分以擴展凹槽116，使得開口118形成在奈米結構66之間的區域中。也移除犧牲間隔物76的剩餘部分以擴展凹槽116，使得開口120形成在半導體鰭片62和絕緣鰭片82之間的區域中。移除奈米結構64和犧牲間隔物76的剩餘部分可以藉由任何可接受的蝕刻製程，其中相比於奈米結構66的材料，製程以更快速率選擇性地蝕刻奈米結構64和犧牲間隔物76的材料。蝕刻可以是各向同性的。例如，當奈米結構64和犧牲間隔物76由矽鍺所形成且奈米結構66由矽所形成，蝕刻製程可以是使用四甲基氢氧化銨、氫氧化銨或類似者的濕式蝕刻。遮罩58(如果存在)也可以被移除。在一些實施例中，執行修整製程(未特別繪示)以漸少奈米結構66的暴露部分的厚度。
在第27A圖至第27C圖中，閘極介電層124形 成在凹槽116中。閘極電極層126形成在閘極介電層124上。閘極介電層124和閘極電極層126是用於替代閘極的層，且各個環繞奈米結構66的全部側邊(例如，四個側邊)。因此，閘極介電層124和閘極電極層126形成在開口118和開口120中(參考第26A圖至第26C圖)。
閘極介電層124設置在半導體鰭片62的側壁及/或頂表面上；設置在奈米結構66的頂表面、側壁和底表面上；設置在鄰近磊晶源極/汲極區域108的內部間隔物106和在最頂部內部間隔物106的頂表面上的閘極間隔物98的側壁上；以及設置在絕緣鰭片82的頂表面和側壁上。閘極介電層124也可以形成在第一層間介電質114和閘極間隔物98的頂表面上。閘極介電層124可以包括例如氧化矽或金屬氧化物的氧化物、例如金屬矽酸鹽的矽酸鹽、上述的組合、上述的多層或類似者。閘極介電層124可以包括高介電常數介電質材料(例如，具有介電常數大於約7.0的介電質材料)，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽酸鹽和上述的組合。儘管第27A圖至第27C圖中繪示單層閘極介電層124，閘極介電層124可以包括任何數量的界面層和任何數量的主體層。
閘極電極層126可以包括含金屬材料，例如氮化鈦、氧化鈦、鎢、鈷、釕、鋁、上述的組合、上述的多層或類似者。儘管第27A圖至第27C圖中繪示單層閘極電極層126，閘極電極層126可以包括任何數量的功函數調整層、任何數量的阻障層、任何數量的黏著層和填充材料。
可以同時形成n型區域50N和p型區域50P中的閘極介電層124，使得各個區域中的閘極介電層124由相同的材料所形成，且可以同時形成閘極電極層126使得各個區域中的閘極電極層126由相同的材料所形成。在一些實施例中，可以使用不同製程形成各個區域中的閘極介電層124，使得閘極介電層124可以是不同的材料及/或具有不同的層數量，及/或可以使用不同的製程形成各個區域中的閘極電極層126，使得閘極電極層126可以是不同的材料及/或具有不同的層數量。當使用不同製程時，可以使用多個遮罩步驟以遮蔽和暴露適當的區域。
在第28A圖至第28C圖中，執行移除製程以移除閘極介電層124和閘極電極層126的材料的多餘部分，其中多餘部分位於第一層間介電質114和閘極間隔物98的頂表面上方，從而形成閘極結構130。在一些實施例中，可以使用平坦化製程，例如化學機械研磨、回蝕製程、上述的組合或類似者。當進行平坦化時，部分的閘極介電層124留在凹槽116中(因此形成閘極結構130的閘極介電質)。當進行平坦化時，部分的閘極電極層126留在凹槽116中(因此形成閘極結構130的閘極電極)。閘極間隔物98、接觸蝕刻停止層112、第一層間介電質114和閘極結構130的頂表面共平面(在製程公差內)。閘極結構130是所產生的奈米結構場效應電晶體的替代閘極，且可以稱為「金屬閘極」。各個閘極結構130沿著奈米結構66的通道區域68的頂表面、側壁和底表面延伸。閘極結構130 填充先前由奈米結構64、犧牲間隔物76和虛擬閘極94佔據的區域。
在一些實施例中，形成隔離區域132延伸穿過一些閘極結構130。形成隔離區域132以將閘極結構130分割(或切割)成多個閘極結構130。隔離區域132可以由介電質材料所形成，例如氮化矽、氧化矽、氮氧化矽或類似者，形成介電質材料可以藉由例如CVD、ALD或類似者的沉積製程。作為形成隔離區域132的一個示例，可以在期望的閘極結構130中圖案化開口。可以執行任何可接受的蝕刻製程(例如乾式蝕刻、濕式蝕刻、類似者或上述的組合)以圖案化開口。蝕刻可以是各向異性的。一或多個介電質材料層可以沉積在開口中。可以執行移除製程以移除介電質材料的多餘部分，其中多餘部分位於閘極結構130的頂表面上方，從而形成隔離區域132。
在第29A圖至第29C圖中，第二層間介電質136沉積在閘極間隔物98、接觸蝕刻停止層112、第一層間介電質114和閘極結構130上方。在一些實施例中，第二層間介電質136是藉由流動式化學氣相沉積方法形成的流動膜。在一些實施例中，第二層間介電質136由介電質材料所形成，例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃或類似者，其中沉積介電質材料可以藉由例如CVD、PECVD或類似者等任何適合的方法。
在一些實施例中，蝕刻停止層(etch stop layer， ESL)134形成在第二層間介電質136與閘極間隔物98、接觸蝕刻停止層112、第一層間介電質114和閘極結構130之間。蝕刻停止層134可以包括介電質材料(例如氮化矽、氧化矽、氮氧化矽或類似者)，其中介電質材料相對第二層間介電質136的蝕刻具有高蝕刻選擇性。
在第30A圖至第30C圖中，形成閘極接觸142和源極/汲極接觸144以分別接觸閘極結構130和磊晶源極/汲極區域108。閘極接觸142物理性和電性耦合至閘極結構130。源極/汲極接觸144物理性和電性耦合至磊晶源極/汲極區域108。
作為形成閘極接觸142和源極/汲極接觸144的一個示例，穿過第二層間介電質136和蝕刻停止層134形成用於閘極接觸142的開口，且穿過第二層間介電質136、蝕刻停止層134、第一層間介電質114和接觸蝕刻停止層112形成用於源極/汲極接觸144的開口。形成開口可以使用可接受的光刻和蝕刻技術。例如擴散阻障層、黏附層或類似者的內襯(未特別繪示)和導電材料形成在開口中。內襯可以包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似者。可以執行平坦化製程(例如化學機械研磨)以從第二層間介電質136的表面移除多餘的材料。剩餘的內襯和導電材料形成開口中的閘極接觸142和源極/汲極接觸144。可以在不同製程中或在相同製程中形成閘極接觸142和源極/汲極接觸144。儘管示出的閘極接觸142和源極/汲極接 觸144形成在相同的截面中，應理解各個閘極接觸142和源極/汲極接觸144可以形成在不同的截面中，從而可以避免接觸的短路。
金屬-半導體合金區域146可自選性形成在磊晶源極/汲極區域108和源極/汲極接觸144之間的界面。金屬-半導體合金區域146可以是由金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳等)所形成的矽化物區域、由金屬鍺化物(例如鍺化鈦、鍺化鈷、鍺化鎳等)所形成的鍺化物區域、由金屬矽化物和金屬鍺化物兩者所形成的矽鍺化物區域或類似者。藉由沉積用於源極/汲極接觸144的金屬在開口中和接著執行熱退火製程，可以在源極/汲極接觸144的材料之前形成金屬-半導體合金區域146。金屬可以是任何可以與磊晶源極/汲極區域108的半導體材料(例如，矽、矽鍺、鍺等)反應的金屬以形成低電阻金屬-半導體合金，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火(refractory)金屬、稀土金屬或上述的合金。沉積金屬可以是藉由例如ALD、CVD、PVD或類似者的沉積製程。在熱退火製程之後，可以執行清洗製程(例如濕清洗(wet clean))以從用於源極/汲極接觸144的開口移除任何金屬殘留物，例如從金屬-半導體合金區域146的表面。接著，源極/汲極接觸144的材料可以形成在金屬-半導體合金區域146上。
本公開的多個技術實施例(例如上述的多步驟退火製程)可以應用在包括其他類型電晶體(例如，鰭片場效應電晶體、平面電晶體或類似者)的晶粒上，其他類型電晶體 可以代替或結合奈米結構場效應電晶體。例如，上述的多步驟退火製程可以應用在鰭片場效應電晶體。
根據一些實施例，第31圖繪示一個鰭片場效應電晶體示例的立體圖。鰭片場效應電晶體包括基板50(例如，半導體基板)上的鰭片62。隔離區域72(例如，淺溝槽隔離區域)設置在基板50中，且鰭片62凸出高於隔離區域72且從相鄰的隔離區域72之間凸出。儘管隔離區域72描述/繪示成與基板50分離，本文所使用的術語「基板」可以用於代表僅是半導體基板或包括隔離區域的半導體基板。閘極介電層124沿著鰭片62側壁和位於鰭片62的頂表面上方，且閘極電極層126位於閘極介電層124上方。源極/汲極區域108設置在有關閘極介電層124和閘極電極層126的鰭片62的相對側。第31圖進一步繪示後續圖式中使用的參考截面。截面AA-AA'沿著閘極電極層126的縱軸且在例如垂直於鰭片場效應電晶體的源極/汲極區域108之間的電流方向的方向上。截面BB-BB'垂直於截面AA-AA'且沿著鰭片62的縱軸，以及在例如鰭片場效應電晶體源極/汲極區域108之間的電流方向上。
根據一些實施例，第32A圖和第32B圖是鰭片場效應電晶體的截面圖。第32A圖和第32B圖中的多個元件可以類似於上述關於第1圖至第30C圖的奈米場效應電晶體，其中類似的參考符號代指藉由類似製程形成的類似元件。第32A圖沿著第31圖中的參考截面AA-AA'繪示而成，且第32B圖沿著類似於第31圖中的截面BB-BB' 繪示而成。
第32A圖和第32B圖進一步繪示淺溝槽隔離區域72，其中可以使用類似於上述關於第4圖至第11圖的製程形成淺溝槽隔離區域72。例如，沉積淺溝槽隔離區域72可以使用流動式化學氣相沉積製程，且可以首先形成上述關於第4圖和第5圖的流動式狀態。可以執行上述關於第6圖至第8圖的多步驟退火製程以將流動式介電質膜硬化成淺溝槽隔離區域72。在一些實施例中，多步驟退火製程可以包括以相對低的溫度(例如，最高500℃)執行第一退火步驟相對長的時長(例如，至少5小時)。因此，在退火製程期間形成相對薄的硬殼，且可以改善所產生的淺溝槽隔離區域72的膜品質。
在沉積之後，可以蝕刻淺溝槽隔離區域72以定義開口，且絕緣鰭片82可以形成在開口中。絕緣鰭片82可以包括沉積在淺溝槽隔離區域72上方的介電層78A，使得介電層78A沿著淺溝槽隔離區域72的側壁和頂表面設置。介電層78A可以包括含碳介電質膜(例如，含碳氮化物(例如SiCN)或含碳氧化物(例如SiOC))、含金屬介電質膜(例如，含金屬氧化物(例如SiO和金屬的組合))、上述的組合或類似者。絕緣鰭片82可以進一步包括沉積在淺溝槽隔離區域72和介電層78A上方的介電層78B。介電層78B可以包括含碳介電質膜(例如，含碳氮化物(例如SiCN)或含碳氧化物(例如SiOC))、含金屬介電質膜(例如，含金屬氧化物(例如SiO和金屬的組合))或類似者。 絕緣鰭片82也可以包括沉積在介電層78A、介電層78B上方的介電質覆蓋層80。介電質覆蓋層80可以包括高介電常數材料，例如氧化鉿、氧化鋯、氧化鋯鋁、氧化鉿鋁、氧化鉿矽、氧化鋁、類似者或上述的組合。凸出於淺溝槽隔離區域72上方的介電層78A、介電層78B和介電質覆蓋層80的上部可以集體稱為虛擬絕緣鰭片82。
跟據一些實施例，可以應用多步驟退火製程實施例以形成淺溝槽隔離區域72。例如，絕緣材料可以沉積在基板50上方和在相鄰的鰭片62之間。絕緣材料可以相同或類似於上述流動式介電質膜172的材料，且可以藉由流動式化學氣相沉積製程所形成。可以使用關於第4圖和第5圖所述的沉積技術和處理技術來沉積和處理絕緣材料。在沉積和處理絕緣材料之後，可以執行關於第6圖至第8圖所述的多步驟退火製程以改善氧化物品質。接著，凹陷絕緣材料以形成淺溝槽隔離區域72。多步驟退火製程實施例有益於且可以應用至有關淺溝槽隔離區域72的多種結構設想。例如，若兩個鄰近鰭片62之間的距離變化很大(例如，從17nm至500nm)，或者鰭片62的高度很高(例如，大於200nm)或縱橫比(鰭片62的高度除以兩個鄰近鰭片62之間的距離)很高(例如，在2至40之間)，多步驟退火製程實施例可以用於改善流動式化學氣相沉積品質和減少製程整合的總熱預算。在一些實施例中，淺溝槽隔離區域72中各處的氮濃度(例如，以原子百分比計)可以低於1%。此外，淺溝槽隔離區域72中的氮濃度可以隨著淺 溝槽隔離區域72增加的深度而漸少(例如，在從淺溝槽隔離區域72的頂部邊緣朝向下方基板50至淺溝槽隔離區域72的底部邊緣的方向上)。在一些實施例中，淺溝槽隔離區域72中隨深度漸少的氮濃度可以是或接近於線性。
根據一些實施例，多步驟退火製程實施例可以用於形成第一層間介電質88。例如，第一層間介電質88可以沉積在源極/汲極區域108和閘極間隔物98上方。第一層間介電質88可以由相同或相似於上述第一層間介電質114的材料所形成，且可以藉由流動式化學氣相沉積製程所形成。可以使用關於第4圖和第5圖所述的沉積技術和處理技術來沉積和處理第一層間介電質88。在沉積和處理第一層間介電質88之後，可以執行關於第6圖至第8圖所述的多步驟退火製程實施例。多步驟退火製程實施例有益於且可以應用至有關第一層間介電質88的多種結構設想。例如，若第一層間介電質88所佔據的溝槽寬度變化很大(例如，從17nm至500nm)，或溝槽高度很深(例如，大於200nm)，或溝槽縱橫比(高度除以寬度)很高(例如，在2至40之間)，多步驟退火製程實施例可以用於改善流動式化學氣相沉積品質和減少製程整合的總熱預算。在一些實施例中，第一層間介電質88中各處的氮濃度(例如，以原子百分比計)可以低於1%。此外，第一層間介電質88中的氮濃度可以隨著第一層間介電質88增加的深度而漸少(例如，在從第一層間介電質88的頂部邊緣朝向下方基板50至第一層間介電質88的底部邊緣的方向上)。在一 些實施例中，第一層間介電質88中隨深度漸少的氮濃度可以是或接近於線性。
在多個實施例中，多步驟退火製程可以用於處理流動式介電質膜以改善流動式化學氣相沉積品質(例如，在雜質程度、密度和蝕刻電阻方面)和減少總熱預算。多步驟退火製程實施例可以包括在第一低溫執行長退火時間(例如，至少5小時)的第一濕退火步驟、在高於第一低溫的第二溫度執行的第二濕退火步驟，以及在高於第一低溫的第三溫度執行的第三乾退火步驟。多步驟退火製程實施例可以實現高比例的流動式化學氣相沉積轉換和低氮雜質。多步驟退火製程實施例也可以減少形成裝置層的總熱預算，從而減少損壞半導體裝置的多個特徵的風險。多步驟退火製程實施例描述成使用流動式化學氣相沉積形成淺溝槽隔離區域及/或層間介電質。所述的多步驟退火製程實施例也可以應用於使用流動式化學氣相沉積形成的半導體裝置中由氧化物(例如，低介電常數氧化物)所形成的任何部分，以改善氧化物品質。
根據本公開的實施例，一種製造半導體裝置的方法包括沉積流動式介電質膜在基板上。流動式介電質膜沉積在第一半導體鰭片和第二半導體鰭片之間。方法進一步包括在第一退火溫度和至少5小時的退火時間下退火流動式介電質膜以形成第一介電質膜，在高於第一退火溫度的第二退火溫度下退火第一介電質膜以形成第二介電質膜，在高於第一退火溫度的第三退火溫度下退火第二介電質膜以 形成絕緣層，對絕緣層施加平坦化製程以使得第一半導體鰭片和第二半導體鰭片的頂表面與絕緣層的頂表面齊平，以及蝕刻絕緣層以形成基板上的淺溝槽隔離區域。在一實施例中，沉積流動式介電質膜可以包括在10℃和500℃之間的溫度下反應流動式前驅物。流動式前驅物可以包括Si3NH9氣體、NH3氣體和O2氣體。在一實施例中，第一退火溫度可以是最高500℃，且退火流動式介電質膜可以包括在0.01大氣壓和25大氣壓之間的第一退火壓力下將流動式介電質膜暴露於第一混合氣體，退火時間至少5小時。在一實施例中，第一混合氣體可以包括H2O、O2或N2中至少一者，且第一混合氣體的H2O比例可以在5%和100%之間。在一實施例中，第二退火溫度可以是最高700℃，且退火第一介電質膜可以包括在0.01大氣壓和25大氣壓之間的第二退火壓力下將第一介電質膜暴露於第二混合氣體。在一實施例中，第二混合氣體可以包括O2、N2、H2+O2、H2O2、H2+O2自由基、O2自由基或H2O自由基中的至少一者。在一實施例中，退火第一介電質膜可以包括在第二退火溫度下執行至少兩個退火子步驟。在一實施例中，第三退火溫度可以是最高800℃，且退火第二介電質膜可以包括在包括O2或N2中的至少一者的周圍環境中乾退火(dry annealing)第二介電質膜。
根據本公開的實施例，一種半導體裝置包括基板和由包括矽、氧和氮的材料所形成的淺溝槽隔離區域。淺溝槽隔離區域在第一半導體鰭片和第二半導體鰭片之間，以 及淺溝槽隔離區域中的氮濃度低於1%且大於0。半導體裝置進一步包括一或多個閘極結構位於淺溝槽隔離區域、第一半導體鰭片和第二半導體鰭片上方。在一實施例中，淺溝槽隔離區域中的氮濃度可以在從淺溝槽隔離區域的頂部邊緣至淺溝槽隔離區域的底部邊緣的方向上漸少。在一實施例中，半導體裝置可以進一步包括一或多個閘極結構周圍的層間介電質。層間介電質可以由包括矽、氧和氮的第二材料所形成，層間介電質中的氮濃度可以低於1%且大於0。在一實施例中，層間介電質中的氮濃度可以在從層間介電質的頂部邊緣至層間介電質的底部邊緣的方向上漸少。在一實施例中，h1/d1的縱橫比可以至少是2，其中h1是第一半導體鰭片的高度，以及其中d1是第一半導體鰭片和第二半導體鰭片之間的距離。第一半導體鰭片和第二半導體鰭片可以鄰近於彼此。在一實施例中，半導體裝置可以進一步包括鄰近於彼此的第三半導體鰭片和第四半導體鰭片。d1/d2的比例至少是25，其中d1是鄰近於彼此的第一半導體鰭片和第二半導體鰭片之間的第一距離，以及其中d2是第三半導體鰭片和第四半導體鰭片之間的第二距離。
根據本公開的實施例，一種製造半導體裝置的方法包括沉積流動式介電質膜在第一半導體鰭片和第二半導體鰭片之間的基板上，以及在第一退火溫度下執行第一退火步驟以從流動式介電質膜形成第一介電質膜，其是藉由在0.01大氣壓和25大氣壓之間的第一退火壓力下將流動式 介電質膜暴露於第一混合氣體至少5小時。第一混合氣體包括H2O、O2和N2，且第一混合氣體的H2O比例在5%和100%之間。方法進一步包括在第二退火溫度下執行第二退火步驟以從第一介電質膜形成介電質區域。第二退火溫度高於第一退火溫度，且第二退火步驟執行的時長短於第一退火步驟。在一實施例中，在執行第一退火步驟之後且在執行第二退火步驟之前，方法可以進一步包括在中間退火溫度下執行中間退火步驟以形成第二介電質膜，且中間退火溫度可以高於第一退火溫度。在一實施例中，中間退火溫度可以是最高700℃，以及執行中間退火步驟可以包括在0.01大氣壓和25大氣壓之間的第二退火壓力下將第一介電質膜暴露於第二混合氣體。在一實施例中，第二退火溫度可以是最高800℃，以及執行第二退火步驟可以包括乾退火第二介電質膜。在一實施例中，第一退火溫度可以是最高500℃。在一實施例中，介電質區域可以是基板上方和複數個半導體鰭片之間的淺溝槽隔離區域，或者介電質區域可以是層間介電質。
前面概述一些實施例的特徵，使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
50:基板
62:鰭片
66:奈米結構
72:隔離區域
82:絕緣鰭片
108:磊晶源極/汲極區域
130:閘極結構
A-A',B-B',C-C':截面

Claims (10)

  1. 一種製造半導體裝置的方法，包括：沉積一流動式介電質膜在一基板上，其中該流動式介電質膜沉積在一第一半導體鰭片和一第二半導體鰭片之間；在一第一退火溫度和至少5小時的一退火時間下退火該流動式介電質膜以形成一第一介電質膜；在高於該第一退火溫度的一第二退火溫度下退火該第一介電質膜以形成一第二介電質膜；在高於該第一退火溫度的一第三退火溫度下退火該第二介電質膜以形成一絕緣層；對該絕緣層施加一平坦化製程，使得該第一半導體鰭片和該第二半導體鰭片的多個頂表面與該絕緣層的一頂表面齊平；及蝕刻該絕緣層以形成該基板上的一淺溝槽隔離區域。
  2. 如請求項1所述之方法，其中該第一退火溫度最高500℃，以及其中退火該流動式介電質膜包括：在0.01大氣壓和25大氣壓之間的一第一退火壓力下，將該流動式介電質膜暴露於一第一混合氣體至少5小時的該退火時間。
  3. 如請求項1所述之方法，其中該第二退火溫度最高700℃，以及其中退火該第一介電質膜包括：在0.01大氣壓和25大氣壓之間的一第二退火壓力下， 將該第一介電質膜暴露於一第二混合氣體。
  4. 如請求項1所述之方法，其中該第三退火溫度最高800℃，以及其中退火該第二介電質膜包括：在包括O2或N2中的至少一者的周圍環境中乾退火該第二介電質膜。
  5. 一種半導體裝置，包括：一基板；一第一半導體鰭片和一第二半導體鰭片；一淺溝槽隔離區域，由包括矽、氧和氮的材料所形成，其中該淺溝槽隔離區域位於該第一半導體鰭片和該第二半導體鰭片之間，以及其中該淺溝槽隔離區域中的一氮濃度低於1%且大於0；及一或多個閘極結構，位於該淺溝槽隔離區域、該第一半導體鰭片和該第二半導體鰭片上方。
  6. 如請求項5所述之半導體裝置，其中該淺溝槽隔離區域中的該氮濃度在從該淺溝槽隔離區域的一頂部邊緣至該淺溝槽隔離區域的一底部邊緣的方向上漸少。
  7. 如請求項5所述之半導體裝置，進一步包括：該一或多個閘極結構周圍的一層間介電質，其中該層間介電質由包括矽、氧和氮的一第二材料所形成，以及其中 該層間介電質中的一氮濃度低於1%且大於0。
  8. 如請求項7所述之半導體裝置，其中該層間介電質中的該氮濃度在從該層間介電質的一頂部邊緣至該層間介電質的一底部邊緣的方向上漸少。
  9. 如請求項5所述之半導體裝置，其中h1/d1的一縱橫比至少是2，其中h1是該第一半導體鰭片的一高度，以及其中d1是該第一半導體鰭片和該第二半導體鰭片之間的一距離，該第一半導體鰭片和該第二半導體鰭片鄰近彼此。
  10. 一種製造半導體裝置的方法，包括：沉積一流動式介電質膜在一第一半導體鰭片和一第二半導體鰭片之間的一基板上；在一第一退火溫度下執行一第一退火步驟以從該流動式介電質膜形成一第一介電質膜，該第一退火步驟是藉由在0.01大氣壓和25大氣壓之間的一第一退火壓力下將該流動式介電質膜暴露於一第一混合氣體至少5小時，其中該第一混合氣體包括H2O、O2和N2，以及其中該第一混合氣體的H2O比例在5%和100%之間；及在一第二退火溫度下執行一第二退火步驟以從該第一介電質膜形成多個介電質區域，其中該第二退火溫度高於該第一退火溫度，以及其中該第二退火步驟執行的時長短於 該第一退火步驟。
TW111129034A 2021-08-06 2022-08-02 半導體裝置和其製造方法 TWI806726B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163230111P 2021-08-06 2021-08-06
US63/230,111 2021-08-06
US17/738,527 US20230042726A1 (en) 2021-08-06 2022-05-06 Flowable Chemical Vapor Deposition (FcvD) Using Multi-Step Anneal Treatment and Devices Thereof
US17/738,527 2022-05-06

Publications (2)

Publication Number Publication Date
TW202316493A TW202316493A (zh) 2023-04-16
TWI806726B true TWI806726B (zh) 2023-06-21

Family

ID=85151834

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111129034A TWI806726B (zh) 2021-08-06 2022-08-02 半導體裝置和其製造方法

Country Status (2)

Country Link
US (1) US20230042726A1 (zh)
TW (1) TWI806726B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210175075A1 (en) * 2019-12-09 2021-06-10 Applied Materials, Inc. Oxygen radical assisted dielectric film densification

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170053996A1 (en) * 2015-08-20 2017-02-23 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170053996A1 (en) * 2015-08-20 2017-02-23 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices
US9634118B2 (en) * 2015-08-20 2017-04-25 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices

Also Published As

Publication number Publication date
US20230042726A1 (en) 2023-02-09
TW202316493A (zh) 2023-04-16

Similar Documents

Publication Publication Date Title
CN110957259A (zh) 半导体装置的形成方法
US11594618B2 (en) FinFET devices and methods of forming
CN113270473A (zh) 半导体装置及其形成方法
TWI828962B (zh) 半導體裝置及其形成方法
TW202207368A (zh) 形成半導體裝置的方法
KR20220109274A (ko) 트랜지스터 게이트 구조물 및 이의 형성 방법
TWI831110B (zh) 半導體裝置及其製造方法
TWI806726B (zh) 半導體裝置和其製造方法
US20220231022A1 (en) Semiconductor Device and Method
US20230253479A1 (en) Air Spacer and Method of Forming Same
US11894277B2 (en) Transistor gates and methods of forming thereof
TWI807706B (zh) 半導體裝置及其製造方法
CN115249657A (zh) 晶体管器件中的栅极结构及其形成方法
CN114725017A (zh) 半导体器件的导电特征及其形成方法
TW202203325A (zh) 半導體裝置的形成方法
CN113488387A (zh) 多层掩模层及其形成方法
CN113113408A (zh) 半导体装置
CN112750824A (zh) 半导体装置
KR102546906B1 (ko) Finfet 디바이스 및 방법
TWI804087B (zh) 電晶體裝置及其製造方法
US11557518B2 (en) Gapfill structure and manufacturing methods thereof
US20230268225A1 (en) Semiconductor device and method of forming the same
US11688807B2 (en) Semiconductor device and methods of forming
US11862468B2 (en) Semiconductor device and method
TWI844225B (zh) 半導體元件形成的方法