KR20100128465A - 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조 방법을 개시한다.
본 발명의 반도체 소자는 수직 채널 트랜지스터들 사이에 메탈 비트라인을 형성하고 비대칭 비트라인 콘택을 이용하여 메탈 비트라인을 그 양측에 있는 수직 채널 트랜지스터들 중 어느 한쪽에만 연결하는 구조를 갖는다. 이러한 구조를 통해 본 발명은 비트라인의 저항을 개선함과 동시에 비트라인 형성을 위한 공정마진을 확보할 수 있다.
Description
본 발명은 수직 채널 트랜지스터를 갖는 반도체 소자에 관한 것으로서, 보다 상세하게는 수직 채널 트랜지스터들 사이의 공간(폭)을 분리하지 않고 전체를 비트라인 영역으로 사용할 수 있는 수직 채널 트랜지스터를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소되고 있다. 그러나, 채널 길이의 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하게 된다.
이러한 문제점을 해결하기 위한 방법으로 접합 영역의 깊이를 감소시키거나 트랜지스터의 채널 영역에 리세스를 형성하여 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 소자의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 게이트 전극 양측에 접합 영역이 형성되는 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling) 하더라도 요구되는 소자 면적을 만족시키기 어렵다.
이러한 문제를 해결하기 위해 제안된 기술이 수직 채널 트랜지스터이다.
수직 채널 트랜지스터는 수직형 채널 구조를 둘러싸는 써라운딩 게이트(surrounding gate) 및 매몰 비트라인(Buried Bit Line)을 포함한다.
이러한 수직 채널 트랜지스터의 제조 방법을 간략하게 설명하면 다음과 같다.
먼저, 포토(Photo) 공정을 통해 반도체 기판의 셀 영역을 소정 깊이만큼 식각하여 상부 필라(Top pillar)를 형성한 후 상부 필라의 측벽을 둘러싸는 스페이서를 형성한다. 다음에, 그 스페이서를 식각 마스크로 사용하여 노출된 반도체 기판을 좀더 식각하여 트렌치를 형성한 후 그 트렌치에 대해 등방성 습식 식각 공정을 수행함으로써 상부 필라와 일체로 이루어지며 수직 방향으로 연장되는 하부 필라(Neck pillar)를 형성한다. 이때, 하부 필라는 상부 필라 보다 좁은 폭을 갖도록 형성된다.
다음에 하부 필라의 외주 측벽에 게이트 절연막 및 게이트 도전막으로 이루어진 써라운딩 게이트를 형성한 후 써라운딩 게이트에 인접한 반도체 기판에 이온주입을 수행하여 비트라인 불순물영역을 형성한다. 이어서, 불순물영역이 분리되는 깊이까지 반도체 기판을 식각하여 불순물영역이 분리된 매립 비트라인을 형성한다. 이때, 매립 비트라인 간의 단락을 방지하기 위해서는 반도체 기판을 상당히 깊게 식각해야 한다.
이후, 공지된 후속 공정들을 차례로 수행하여 종래 기술에 따른 수직형 트랜지스터를 갖는 반도체 소자를 완성한다.
그런데, 반도체 기판을 식각하여 매립 비트라인을 분리하는 방법은 반도체 소자의 집적도가 증가하여 매립 비트라인의 선폭이 작아질 수록 해당 공정을 진행하는데 필요한 치수(dimension)를 확보하는데 어려움이 있다.
또한, 매립 비트라인 형성 시 실리콘 기판에 직접 고농도의 이온주입 공정을 수행하게 되면 불순물의 확산으로 인해 바디 플로팅 현상이 유발되어 트랜지스터의 성능이 저하된다. 그렇다고 이온주입 공정시 도핑 농도를 감소시키면 매립 비트라인의 저항이 증가되는 문제점이 있다.
본 발명은 수직형 트랜지스터를 갖는 반도체 소자의 구조를 개선하여 디자인 룰이 감소하는 경우에도 비트라인의 저항을 감소시키면서 공정마진을 확보하고자 한다.
본 발명의 수직 채널 트랜지스터를 갖는 반도체 소자는 하부에 접합영역을 가지는 제 1 필라와 제 2 필라, 상기 제 1 필라와 상기 제 2 필라 사이에 매립된 비트라인, 및 상기 제 1 필라의 접합영역과 상기 비트라인을 연결시켜주는 비대칭 비트라인 콘택을 포함한다.
본 발명은 수직 채널 트랜지스터들 사이의 공간을 모두 활용하여 비트라인을 형성함으로써 비트라인의 저항을 개선할 수 있을 뿐아니라 비트라인을 형성하기 위한 공정 마진을 충분히 확보할 수 있다.
이러한 본 발명의 반도체 소자에서 상기 비트라인은 제 1 금속막 및 상기 제 1 금속막의 하면과 측면을 도포하는 제 2 금속막을 포함할 수 있다. 이때 제 1 금속막 및 제 2 금속막은 각각 텅스텐막 및 질화티타늄막으로 이루어질 수 있다.
본 발명의 반도체 소자에서 상기 비대칭 비트라인 콘택은 상기 메탈 비트라인의 일측면을 상기 제 1 필라의 접합영역과 연결시켜준다. 즉, 수직 채널 트랜지스터들 사이의 공간에 메탈 비트라인을 형성하되, 비대칭 비트라인 콘택의 높이까지 형성함으로써 비대칭 비트라인 콘택이 메탈 비트라인의 측면과 접촉되도록 한 다. 이러한 비대칭 비트라인 콘택은 코발트 실리사이드(CoSix)막, 티타늄 실리사이드(TiSix)막, 텅스텐 실리사이드(WSix)막, 니켈 실리사이드(NiSix)막 중 어느 하나를 포함할 수 있다.
본 발명의 반도체 소자는 상기 메탈 비트라인의 타측면과 상기 제 2 필라의 접합영역 사이에 형성된 절연막을 더 포함할 수 있다. 그리고, 본 발명의 반도체 소자는 상기 메탈 비트라인의 하부를 도포하며 상기 제 1 필라의 접합영역과 상기 제 2 필라의 접합영역을 분리하는 분리 산화막을 더 포함할 수 있다. 또한, 본 발명의 반도체 소자는 상기 제 1 필라 및 제 2 필라의 측면을 도포하는 버퍼 산화막을 더 포함할 수 있다.
본 발명의 반도체 소자 제조 방법은 실리콘 기판을 식각하여 일정 간격으로 이격된 제 1 필라 및 제 2 필라를 형성하는 제 1 단계, 상기 제 1 필라의 하부 및 상기 제 2 필라의 하부에 접합영역을 형성하는 제 2 단계, 상기 제 1 필라의 접합영역 측벽에는 비트라인 콘택을 형성하고 상기 제 2 필라의 접합영역 측벽에는 절연막을 형성하는 제 3 단계, 및 상기 비트라인 콘택과 상기 절연막 사이의 공간에 상기 비트라인 콘택과 접촉되는 비트라인을 형성하는 제 4 단계를 포함한다.
본 발명의 반도체 소자 제조 방법에서 상기 제 1 단계는 상기 제 1 필라와 상기 제 2 필라의 측벽 및 상기 제 1 필라와 상기 제 2 필라 사이의 실리콘 기판 상부에 버퍼 산화막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 반도체 소자 제조 방법에서 상기 제 2 단계는 상기 제 1 필라 및 상기 제 2 필라 사이의 상기 실리콘 기판에 제 1 불순물을 주입하여 불순물영역을 형성하는 단계, 상기 불순물영역을 소정깊이 식각하여 제 1 트렌치를 형성하고 상기 제 1 트렌치 및 상기 제 1 필라와 상기 제 2 필라의 표면에 스페이서 질화막을 형성하는 단계 및 상기 제 1 트렌치의 하부를 식각하여 상기 제 1 필라 하부의 불순물영역과 상기 제 2 필라 하부의 불순물영역을 분리하는 제 2 트렌치를 형성하는 단계를 포함한다. 이러한 제 2 단계는 상기 제 2 트렌치에 의해 노출된 실리콘 기판을 산화시켜 분리 산화막을 형성하는 단계를 더 포함할 수 있다.
또는 본 발명의 반도체 소자 제조 방법에서 상기 제 2 단계는 상기 제 1 필라 및 상기 제 2 필라 사이의 상기 실리콘 기판에 제 1 불순물을 주입하여 불순물영역을 형성하는 단계, 상기 불순물 영역을 소정깊이 식각하여 제 1 트렌치를 형성하고, 상기 제 1 트렌치 및 상기 제 1 필라와 상기 제 2 필라의 표면에 스페이서 질화막을 형성하는 단계, 상기 제 1 트렌치의 하부를 식각하여 제 2 트렌치를 형성하는 단계, 및 상기 제 2 트렌치의 하부에 상기 불순물 영역과 반대 극성의 불순물을 주입하는 단계를 포함할 수 있다.
본 발명의 반도체 소자 제조 방법에서 상기 제 3 단계는 상기 메탈 비트라인을 사이에 두고 마주보는 상기 제 1 필라의 측벽과 상기 제 2 필라의 측벽 중 상기 제 1 필라의 측벽에 형성된 스페이서 질화막에만 제 2 불순물을 주입하는 단계, 상기 제 2 불순물이 주입된 스페이서 질화막을 선택적으로 제거하는 단계, 상기 제 1 필라의 측벽에 제 1 금속막을 형성한 후 상기 제 1 금속막에 대해 열공정을 수행하는 단계 및 상기 제 1 금속막 중 상기 열공정에 의해 실리사이드화된 부분만 남도록 상기 제 1 금속막을 선택적으로 제거하는 단계를 포함할 수 있다. 이때, 상기 제 2 불순물은 보론(BF2) 이온이 경사주입에 의해 상기 스페이서 질화막에 주입될 수 있으며, 상기 제 1 금속막은 코발트(Co)막일 수 있다.
또는 본 발명의 반도체 소자 제조 방법에서 상기 제 3 단계는 상기 제 1 필라 및 상기 제 2 필라 사이를 폴리 실리콘으로 매립하는 단계, 상기 비트라인을 사이에 두고 마주보는 상기 제 1 필라의 측벽과 상기 제 2 필라의 측벽 중 상기 제 1 필라의 측벽에 형성된 스페이스 질화막만 노출되도록 상기 폴리 실리콘을 식각하는 단계, 노출된 상기 스페이서 질화막을 제거하는 단계, 및 상기 폴리 실리콘을 제거하는 단계를 포함할 수 있다. 이때, 스페이서 질화막은 인산을 이용한 클리닝 공정을 통해 제거될 수 있다.
본 발명의 반도체 소자 제조 방법에서 상기 제 4 단계는 상기 비트라인 콘택과 접촉되도록 상기 비트라인 콘택과 상기 절연막 사이의 공간에 제 2 금속막을 형성하는 단계 및 상기 제 2 금속막의 내부에 매립되도록 제 3 금속막을 형성하는 단계를 포함한다. 이때, 상기 제 2 금속막은 질화티타늄(TiN)막일 수 있으며, 상기 제 3 금속막은 텅스텐막일 수 있다.
본 발명은 수직 채널 트랜지스터를 갖는 반도체 소자에서 수직 채널 트랜지스터들 사이에 메탈 비트라인을 형성하고 그 메탈 비트라인을 양측의 수직 채널 트랜지스터들 중 어느 한쪽에만 연결시킴으로써 비트라인의 저항을 개선시킬 수 있음과 동시에 비트라인 형성을 위한 공정마진을 확보할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명에 따른 수직 채널 트랜지스터를 갖는 반도체 소자의 구성을 보여주는 사시도이다.
실리콘 기판(100)이 식각된 필라(108)의 상부에는 하드마스크층 패턴(110)이 형성되며, 필라의 측벽에는 버퍼 산화막(112)가 형성된다. 필라(108) 하부의 실리콘 기판(100)에는 불순물이온이 주입된 접합영역(122)이 형성된다. 분리 산화막(126)의 상부에는 질화티타늄막(134)이 형성되며, 텅스텐막(136)이 질화티타늄막(134)의 내측에 매립되도록 형성된다. 이러한 질화티타늄막(134) 및 텅스텐막(136)이 본 발명의 메탈 비트라인이 된다. 이때, 비트라인은 접합영역(118)의 높이만큼 형성될 수 있다. 분리 산화막(126)은 메탈 비트라인과 실리콘 기판(100) 사이를 분리시켜준다.
비트라인(134, 136) 양측의 접합영역(122)들 중 일측의 접합영역과 질화티타늄막(134) 사이에는 비대칭 비트라인 콘택(132)이 형성된다. 즉, 비대칭 비트라인 콘택(131)은 메탈 비트라인 양측에 있는 수직 채널 트랜지스터들 중 어느 일측만을 메탈 비트라인과 연결시켜준다. 이때, 타측의 접합영역(122)은 게이트용 스페이서 질화막(120)에 의해 메탈 비트라인과 분리된다. 이러한 비대칭 비트라인 콘택(132)은 실리콘기판에 접촉된 코발트막을 산화시킨 코발트 실리사이드막(CoSix)으로 이루어질 수 있으며, 10 ∼ 100 Å 정도의 두께를 갖는다.
메탈 비트라인과 평행한 방향을 따라 형성된 필라들 사이에는 층간절연 막(114)이 형성된다.
도 2 내지 도 13은 도 1의 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들이다. 이때, 도 2a 내지 도 13a는 도 1에서 X-X' 방향에 따른 단면도이며, 도 2b 내지 도 13b는 도 1에서 Y-Y' 방향에 따른 단면도이다.
도 2를 참조하면, 실리콘 기판(100) 상부에 패드 산화막(미도시)을 형성한 후 그 상부에 하드마스크층(102)을 형성한다. 이때, 하드마스크층(102)은 질화막(예컨대, Si3N4), 산화막 또는 이들의 적층구조 중 어느 하나로 이루어질 수 있다.
다음에, 하드마스크층(102) 상부에 반사 방지막(104) 및 감광막(미도시)을 형성한다. 이어서, 필라 영역을 정의하는 필라 마스크(미도시)를 이용하여 감광막을 노광한 후 노광된 감광막을 현상함으로써 감광막 패턴(106)을 형성한다.
다음에 도 3을 참조하면, 감광막 패턴(106)을 식각 마스크로 하여 반사 방지막(104), 하드마스크층(102) 및 실리콘 기판(100)을 순차적으로 식각함으로써 실리콘 기판의 일부가 수직방향으로 형성된 필라(108)가 형성된다. 이러한 식각 과정에서 감광막 패턴(106) 및 반사 방지막(104)이 제거되어 필라(108) 상부에 하드마스크층 패턴(110)만 남게 된다. 만약, 감광막 패턴(106) 및 반사 방지막(104)이 잔류하게 되면 별도의 식각공정을 통해 이들을 제거할 수 있다. 이때, 하드마스크층(102)이 질화막 및 산화막이 적층된 구조를 갖는 경우, 필라(108) 상부에 질화막만 남도록 산화막도 함께 제거할 수 있다.
다음에 도 4를 참조하면, 노출된 실리콘 기판을 산화시킴으로써 실리콘 기판(100)의 표면 및 필라(108)의 측벽에 버퍼 산화막(112)을 형성한다. 이러한 버 퍼 산화막(112)으로 실리콘산화막(SiO2)이 형성될 수 있다.
다음에 도 5를 참조하면, 버퍼 산화막(112) 및 하드마스크층 패턴(110) 상부에 층간절연막(114)을 형성한 후 하드마스크층 패턴(110)의 상부면이 노출될 때까지 층간 절연막(114)를 식각하여 평탄화한다.
다음에, 층간 절연막(114) 및 하드마스크층 패턴(110) 상부에 산화막(116), 반사 방지막(118) 및 감광막(미도시)을 순차적으로 형성한다. 이어서, 비트라인 영역을 정의하는 비트라인 마스크(미도시)를 이용하여 감광막을 노광한 후 노광된 감광막을 현상함으로써 감광막 패턴(120)을 형성한다.
다음에 도 6을 참조하면, 감광막 패턴(120)을 식각 마스크로 하여 반사 방지막(118), 산화막(116) 및 층간 절연막(114)을 순차적으로 식각한다. 이러한 식각 과정에서 감광막 패턴(120) 및 반사 방지막(118)은 제거된다. 만약, 감광막 패턴(120) 및 반사 방지막(118)이 잔류하게 되면 별도의 식각공정을 통해 이들을 제거할 수 있다.
다음에, 실리콘 기판(100)에 불순물을 주입하여 트랜지스터의 접합영역을 형성하기 위한 불순물영역(122)을 형성한다.
다음에 도 7을 참조하면, 필라(108)의 측벽에 형성된 버퍼 산화막(112)을 식각 마스크로하여 실리콘 기판(100)의 상부면(필라들 사이의 바닥면)에 형성된 버퍼 산화막(112)을 제거하여 실리콘 기판(100)을 노출시킨다. 이어서, 노출된 실리콘 기판(100)을 소정 깊이로 식각하여 후속 공정의 비대칭 비트라인 콘택이 형성될 영역을 정의하는 트렌치 T1를 형성한다.
다음에, 비대칭 비트라인 콘택 영역을 보호하기 위해 결과물 전면에 게이트용 스페이서 질화막(124)을 형성한다. 이때, 게이트용 스페이서 질화막(124)은 실리콘 질화막이 될 수 있다.
다음에 도 8을 참조하면, 트렌치 T1의 바닥면에 형성된 게이트용 스페이서 질화막(124) 및 실리콘 기판(100)을 식각하여 트렌치 T2를 형성한다. 이때, 트렌치 T2를 형성하는 것은 후속 공정의 메탈 비트라인이 형성될 공간을 확보하기 위함이다. 또한, 트렌치 T2는 서로 다른 비트라인에 연결되는 필라들의 하부에 형성된 불순물영역(122)이 분리될 수 있는 정도의 깊이로 식각된다.
다음에, 트렌치 T2에 의해 노출된 실리콘 기판(100)을 산화시켜 분리 산화막(126)을 형성한다. 이때, 분리 산화막(126)은 메탈 비트라인과 실리콘 기판(100) 사이를 분리시키기 위한 절연막이다. 본 실시예에서는 노출된 실리콘 기판(100)을 산화시킴으로써 분리 산화막을 형성하였으나 트렌치 T2에 절연물질을 매립하는 방법을 사용할 수도 있다.
다음에 도 9를 참조하면, 도 8의 결과물에 대해 보론(BF2) 이온을 경사이온주입하여 필라의 상부 및 일측면에 형성된 스페이서 질화막(SiN)(124)을 실리콘 보론질화막(SiBN)으로 변형시킨다. 즉, 게이트용 스페이서 질화막(124) 중 메탈 비트라인이 형성될 영역(T1, T2)을 사이에 두고 서로 마주보는 양 측벽 중 일측벽에만 보론 이온을 주입하기 위해 경사이온주입을 수행한다. 이러한 경사이온주입에 의해 산화막(116) 상부에 형성된 스페이서 질화막에도 보론 이온이 주입된다. 이러한 보론 이온의 주입에 의해 해당 영역의 스페이서 질화막(124)은 실리콘 보론질 화막(SiBN)으로 변형된다.
다음에 도 10을 참조하면, 도 9의 결과물에서 대해 질산(HF) 또는 수산화 용액(암모니아 등)을 이용한 클리닝 공정을 수행하여 실리콘 보론질화막을 선택적으로 제거한다. 다음에, 결과물 전체에 코발트(Co)막(130)을 형성한다. 이러한 코발트(Co)막(130)은 10 ∼ 100 Å 정도의 두께로 형성된다.
다음에 도 11을 참조하면, 도 10의 결과물에 대해 열공정을 수행함으로써 실리콘 기판과 접촉된 코발트막(130)을 코발트 실리사이드(CoSix)막(132)으로 변형시킨다. 즉, 코발트막(130)에 대해 열공정을 수행함으로써 코발트막(130) 중 실리콘 보론질화막이 제거되면서 노출된 실리콘 기판과 접촉된 부분이 코발트 실리사이드막으로 변형된다. 이러한 코발트 실리사이드막(132)은 수직 채널 트랜지스터의 접합영역(불순물영역)과 후속 공정에서 형성되는 메탈 비트라인을 연결해주는 본 발명의 비대칭 비트라인 콘택이 된다.
본 실시예에서는 비대칭 비트라인 콘택으로서 코발트 실리사이드막(132)을 사용하고 있으나, 티타늄 실리사이드(TiSix)막, 텅스텐 실리사이드(WSix)막, 니켈 실리사이드(NiSix)막 등을 사용할 수도 있다.
다음에, 클리닝 공정을 수행하여 코발트 실리사이드막(132) 만 남도록 코발트막(130)을 선택적으로 제거한다. 이어서, 전체 표면에 질화티타늄(TiN)막(134)을 형성한다.
다음에 도 12를 참조하면, 질화티타늄막(134) 상부에 텅스텐(W)막(136)을 형성한 후 질화티타늄막(134)이 노출될 때까지 텅스텐막(136)을 식각하여 평탄화한 다.
다음에 도 13을 참조하면, 도 12의 결과물에서 텅스텐막(136)을 에치백(Etch back)하여 코발트 실리사이드막(132) 즉 비트라인 콘택의 높이 만큼만 텅스텐막이 남도록 한다. 이때, 텅스텐막(136)에 대한 에치백 과정에서 노출된 질화티타늄막(134)도 함께 제거된다. 이에 따라, 질화티타늄막(134)의 내측에 텅스텐막(136)이 매립된 형태로 비트라인 콘택의 높이 만큼 질화티타늄막(134) 및 텅스텐막(136)이 형성된다. 이러한 에치백 과정을 통해 남겨진 질화티타늄막(134) 및 텅스텐막(136)이 본 발명의 메탈 비트라인이 된다.
본 실시예에서 텅스텐막(136)을 형성하기 이전에 질화티타늄막(134)을 먼저 형성하는 이유는 분리 산화막(126) 상에 텅스텐(136)을 바로 형성하게 되면 접착도가 좋지 않아 리프팅이 발생될 수 있기 때문이다.
다음에, 메탈 비트라인(134, 136) 상부에 층간절연막(미도시)을 형성한 후 도전물질을 이용하여 써라운딩 게이트 및 써라운딩 게이트를 연결하는 워드라인을 형성할 수 있다. 써라운딩 게이트 및 워드라인을 형성하는 방법은 어떠한 방법을 사용하여도 무방하다.
상술한 바와 같이, 본 발명은 수직 채널 트랜지스터들 사이의 영역에 메탈을 매립하여 비트라인을 형성하고 비대칭 비트라인 콘택을 이용하여 비트라인이 일측의 수직 채널 트랜지스터에만 연결되도록 한다. 이를 통해, 본 발명은 수직 채널 트랜지스터 사이의 길이 전체를 비트라인 영역으로 사용할 수 있고 메탈을 사용하여 비트라인을 형성함으로써 비트라인의 저항을 개선하고 공정 마진을 향상시킬 수 있다.
즉, 종래에는 수직 채널 트랜지스터들 사이의 실리콘 기판에 주입된 불순물을 분리하여 매립 비트라인을 형성함으로써 반도체 소자가 고집적화될 경우 그 불순물 영역을 분리하는 것이 용이하지 않았다. 그러나 본 발명에서와 같이 비트라인을 형성하는 경우 그러한 분리 공정이 필요치 않기 때문에 충분한 공정마진을 확보할 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
예컨대, 상술한 실시예에서는 필라들 사이의 불순물 영역(122)을 분리하기 위해 트렌치 T2를 충분히 깊게 식각하였다. 그러나, 트렌치 T2를 깊게 식각하지 않고 트렌치 T2의 하부에 불순물 영역(122)과 반대 극성의 불순물(예컨대, 보론과 같은 P형 불순물)을 주입하여 불순물 영역(122)을 분리할 수 있다. 즉, N형 불순물 영역(122) 사이에 P형 불순물을 주입함으로써 N형 불순물이 서로 침범하지 못하도록 할 수 있다.
또한, 상술한 실시예에서는 비트라인(136)을 사이에 두고 서로 마주보는 두 측벽 중 일측벽의 불순물 영역만을 노출시키기 위한 방법으로 스페이서 질화막(124)에 보론이온을 경사이온주입하였다. 그러나, 경사이온주입이 아닌 마스크를 이용할 수도 있다.
예컨대, 도 8의 결과물 상부에 폴리 실리콘을 매립한 후 마주보는 두 측벽 중 일측벽만 노출되도록 폴리 실리콘(미도시)을 일정깊이 만큼만 선택 식각한다. 이때, 식각은 비대칭 비트라인 콘택이 형성될 불순물 영역이 노출되는 깊이까지 이루어진다. 다음에, 예컨대 인산을 이용한 클리닝 공정을 통해 노출된 스페이서 질화막(124)을 선택적으로 제거한다. 이어서, 폴리, 산화막(126), 질화막(124)의 식각 선택비를 이용한 습식(wet) 클리닝을 수행하여 폴리만을 선택적으로 제거함으로써 상술한 이온경사주입 방법과 동일한 결과를 얻을 수 있다.
또한, 상술한 실시예에서는 메탈을 매립하여 비트라인을 형성하였으나 폴리(N+ Doped Poly)를 매립하여 비트라인을 형성할 수도 있다. 예컨대, 상술한 이온경사주입 및 클리닝을 통해 불순물 영역(122)이 노출된 상태에서 필라들 사이에 폴리 실리콘을 매립함으로써 비트라인을 형성할 수 있다. 이처럼, 폴리 실리콘을 매립하여 비트라인을 형성하는 경우에는, 노출된 불순물 영역(122)과 폴리 실리콘 사이의 콘택 형성이 불필요하므로 상술한 코발트 실리사이드막(132)을 형성하지 않아도 된다.
도 1은 본 발명에 따라 수직 채널 트랜지스터를 갖는 반도체 소자의 구성을 보여주는 사시도.
도 2 내지 도 13은 도 1의 반도체 소자의 제조 공정을 설명하기 위한 공정 단면도들.
Claims (18)
- 하부에 접합영역을 가지는 제 1 필라 및 제 2 필라;상기 제 1 필라 및 상기 제 2 필라 사이에 매립된 비트라인; 및상기 제 1 필라의 접합영역과 상기 비트라인을 연결시켜주는 비대칭 비트라인 콘택을 포함하는 수직 채널 트랜지스터를 갖는 반도체 소자.
- 제 1항에 있어서, 상기 비트라인은상기 비대칭 비트라인 콘택과 연결되는 제 1 금속막; 및상기 제 1 금속막의 하면과 측면을 도포하는 제 2 금속막을 포함하는 것을 특징으로 하는 수직 채널 트랜지스터를 갖는 반도체 소자.
- 제 1항에 있어서, 상기 비대칭 비트라인 콘택은상기 비트라인의 일측면을 상기 제 1 필라의 접합영역과 연결시켜주는 것을 특징으로 하는 수직 채널 트랜지스터를 갖는 반도체 소자.
- 제 3항에 있어서, 상기 비대칭 비트라인 콘택은코발트 실리사이드(CoSix)막, 티타늄 실리사이드(TiSix)막, 텅스텐 실리사이드(WSix)막, 니켈 실리사이드(NiSix)막 중 어느 하나인 것을 특징으로 하는 수직 채널 트랜지스터를 갖는 반도체 소자.
- 제 3항에 있어서,상기 비트라인의 타측면과 상기 제 2 필라의 접합영역 사이에 형성된 절연막을 더 포함하는 것을 특징으로 하는 수직 채널 트랜지스터를 갖는 반도체 소자.
- 제 1항에 있어서,상기 제 1 필라 및 제 2 필라의 측면을 도포하는 버퍼 산화막을 더 포함하는 것을 특징으로 하는 수직 채널 트랜지스터를 갖는 반도체 소자.
- 실리콘 기판을 식각하여 일정 간격으로 이격된 제 1 필라 및 제 2 필라를 형성하는 제 1 단계;상기 제 1 필라의 하부 및 상기 제 2 필라의 하부에 접합영역을 형성하는 제 2 단계;상기 제 1 필라의 접합영역 측벽에는 비트라인 콘택을 형성하고 상기 제 2 필라의 접합영역 측벽에는 절연막을 형성하는 제 3 단계; 및상기 비트라인 콘택과 상기 절연막 사이의 공간에 상기 비트라인 콘택과 접촉되는 비트라인을 형성하는 제 4 단계를 포함하는 반도체 소자 제조 방법.
- 제 7항에 있어서, 상기 제 1 단계는상기 제 1 필라와 상기 제 2 필라의 측벽 및 상기 제 1 필라와 상기 제 2 필 라 사이의 실리콘 기판 상부에 버퍼 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 7항에 있어서, 상기 제 2 단계는상기 제 1 필라 및 상기 제 2 필라 사이의 상기 실리콘 기판에 제 1 불순물을 주입하여 불순물영역을 형성하는 단계;상기 불순물영역을 소정깊이 식각하여 제 1 트렌치를 형성하고, 상기 제 1 트렌치 및 상기 제 1 필라와 상기 제 2 필라의 표면에 스페이서 질화막을 형성하는 단계; 및상기 제 1 트렌치의 하부를 식각하여 상기 제 1 필라 하부의 불순물영역과 상기 제 2 필라 하부의 불순물영역을 분리하는 제 2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 9항에 있어서,상기 제 2 트렌치에 의해 노출된 실리콘 기판을 산화시켜 분리 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 9항에 있어서, 상기 제 3 단계는상기 비트라인을 사이에 두고 마주보는 상기 제 1 필라의 측벽과 상기 제 2 필라의 측벽 중 상기 제 1 필라의 측벽에 형성된 스페이서 질화막에만 제 2 불순물 을 주입하는 단계;상기 제 2 불순물이 주입된 스페이서 질화막을 선택적으로 제거하는 단계;상기 제 1 필라의 측벽에 제 1 금속막을 형성한 후 상기 제 1 금속막에 대해 열공정을 수행하는 단계; 및상기 제 1 금속막 중 상기 열공정에 의해 실리사이드화된 부분만 남도록 상기 제 1 금속막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 11항에 있어서, 상기 제 2 불순물을 주입하는 단계는상기 제 2 불순물을 경사주입하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 11항에 있어서, 상기 제 2 불순물은보론(BF2) 이온인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 11항에 있어서, 상기 제 1 금속막은코발트(Co)막, 티타늄(Ti)막, 텅스텐(W)막, 니켈(Ni)막 중 어느 하나인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 11항에 있어서, 상기 제 4 단계는상기 비트라인 콘택과 접촉되도록 상기 비트라인 콘택과 상기 절연막 사이의 공간에 제 2 금속막을 형성하는 단계; 및상기 제 2 금속막이 매립되도록 제 3 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 9항에 있어서, 상기 제 3 단계는상기 제 1 필라 및 상기 제 2 필라 사이를 폴리 실리콘으로 매립하는 단계;상기 비트라인을 사이에 두고 마주보는 상기 제 1 필라의 측벽과 상기 제 2 필라의 측벽 중 상기 제 1 필라의 측벽에 형성된 스페이스 질화막만 노출되도록 상기 폴리 실리콘을 식각하는 단계;노출된 상기 스페이서 질화막을 제거하는 단계; 및상기 폴리 실리콘을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 16항에 있어서, 상기 스페이서 질화막을 제거하는 단계는인산을 이용하여 클리닝 공정을 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 7항에 있어서, 상기 제 2 단계는상기 제 1 필라 및 상기 제 2 필라 사이의 상기 실리콘 기판에 제 1 불순물 을 주입하여 불순물영역을 형성하는 단계;상기 불순물 영역을 소정깊이 식각하여 제 1 트렌치를 형성하고, 상기 제 1 트렌치 및 상기 제 1 필라와 상기 제 2 필라의 표면에 스페이서 질화막을 형성하는 단계;상기 제 1 트렌치의 하부를 식각하여 제 2 트렌치를 형성하는 단계; 및상기 제 2 트렌치의 하부에 상기 불순물 영역과 반대 극성의 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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