CN104952919B

CN104952919B - 一种半导体器件及其制造方法

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Publication number: CN104952919B
Application number: CN201410117475.9A
Authority: CN
Inventors: 刘金华
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-03-26
Filing date: 2014-03-26
Publication date: 2018-05-04
Anticipated expiration: 2034-03-26
Also published as: CN104952919A

Abstract

本发明提供一种半导体器件及其制造方法，所述半导体器件包括：半导体衬底；形成在半导体衬底中的具有第一掺杂类型的阱区；形成在半导体衬底上的具有所述第一掺杂类型的阱区外延层；形成在所述阱区外延层上的自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；形成在由自下而上层叠的阱区外延层、掺杂外延层和漏区外延层构成的叠层结构的两侧的栅极介电层；形成在栅极介电层外侧的栅极材料层，栅极介电层和栅极材料层构成双栅极结构；形成在双栅极结构和半导体衬底之间的隔离层；形成在阱区外延层的底角和阱区中的具有第二掺杂类型的源区。根据本发明，可以提升器件排布密度和工艺集成度。

Description

一种半导体器件及其制造方法

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种具有垂直PNPN结构的隧道场效应晶体管(TFET)及其制造方法。

背景技术

随着互补金属-氧化物-半导体(CMOS)的制造工艺节点的不断减小，如何降低功耗已经成为进一步提升金属-氧化物-半导体场效应晶体管(MOSFET)的性能的主要问题。降低功耗的一种方式是减低亚阈值摆动幅度(subthreshold swing，简称SS)，这意味着在阈值电压不变的前提下器件需要具有较低的关态电流。然而，众所周知的是，对于传统的MOSFET而言，由于器件本身固有的漂移-扩散机制，室温下的SS具有理论上的最小极限值(60mV/dec)。目前，克服这一极限值的最有希望的方法之一是引入额外的电流控制机制，例如带间隧穿。TFET正是基于带间隧穿使SS的最小值低于60mV/dec，同时可以几乎完全抑制短沟道效应的一种半导体器件。TFET具有PNPN结构，即在MOS栅极下方的衬底中形成的P⁺PN⁺(即P⁺源区P沟道区N⁺轻掺杂漏极)二极管中的P⁺源区和P沟道区之间插入N⁺掺杂注入区，以提升隧穿概率。然而，这种PNPN结构是沿着平行于衬底表面的方向水平排布的，不利于器件特征尺寸的进一步降低，即在器件具有更低的特征尺寸的情况下，形成N⁺掺杂注入区的工艺窗口更小，工艺复杂度大幅提升，进而造成制造成本的增加。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件，包括：半导体衬底；形成在所述半导体衬底中的具有第一掺杂类型的阱区；形成在所述半导体衬底上的具有所述第一掺杂类型的阱区外延层；形成在所述阱区外延层上的自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；形成在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧的栅极介电层；形成在所述栅极介电层的外侧的栅极材料层，所述栅极介电层和所述栅极材料层构成双栅极结构；形成在所述双栅极结构和所述半导体衬底之间的隔离层；形成在所述阱区外延层的底角和所述阱区中的具有所述第二掺杂类型的源区。

进一步，所述阱区外延层的构成材料与所述半导体衬底的构成材料相同。

进一步，所述第一掺杂类型为P型，所述半导体器件为NMOS，或者所述第一掺杂类型为N型，所述半导体器件为PMOS。

进一步，对于所述NMOS而言，所述掺杂外延层为N+外延层，所述漏区外延层为P+外延层；对于所述PMOS而言，所述掺杂外延层为P+外延层，所述漏区外延层为N+外延层。

进一步，对于所述NMOS而言，所述源区为N+源区；对于所述PMOS而言，所述源区为P+源区。

进一步，对于所述NMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直PNPN结构；对于所述PMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直NPNP结构。

本发明还提供一种半导体器件的制造方法，包括：提供半导体衬底，并实施阱区注入，在所述半导体衬底中形成具有第一掺杂类型的阱区；在所述半导体衬底中依次沉积形成隔离层和介电层，并在其中形成沟槽，其中所述沟槽贯穿所述介电层和所述隔离层且所述沟槽的底部与所述阱区接触；在所述沟槽中形成厚度小于沟槽深度的外延层；实施阱区注入，使所述外延层转变为具有所述第一掺杂类型的阱区外延层；在所述阱区外延层上形成自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；沉积形成牺牲材料层，以完全填充所述沟槽，并执行化学机械研磨直至露出所述介电层；去除所述介电层，并实施离子注入，以在所述阱区外延层的底角和所述阱区中形成具有所述第二掺杂类型的源区；在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧形成双栅极结构。

进一步，形成所述沟槽的步骤包括：在所述介电层上形成具有所述沟槽的图形的光刻胶层；以所述光刻胶层为掩膜，依次蚀刻所述介电层和所述隔离层，直至露出所述半导体衬底；采用灰化工艺去除所述光刻胶层。

进一步，所述双栅极结构包括形成在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧的栅极介电层和形成在所述栅极介电层的外侧的栅极材料层。

根据本发明，可以进一步缩减器件的特征尺寸，提升器件排布密度和工艺集成度。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为根据本发明示例性实施例的方法形成的具有垂直PNPN结构的TFET的示意性剖面图；

图2A-图2I为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的具有垂直PNPN结构的TFET及其制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

为了解决现有的具有水平PNPN结构的TFET在特征尺寸进一步减小时所面临的技术瓶颈，本发明提出一种具有垂直PNPN结构的TFET，其结构如图1所示，包括：半导体衬底100；形成在半导体衬底100中的阱区101，阱区101具有第一掺杂类型，对于NMOS而言，所述第一掺杂类型为P型，对于PMOS而言，所述第一掺杂类型为N型；形成在半导体衬底100上的阱区外延层，优选地，半导体衬底100的构成材料与阱区外延层的构成材料相同，阱区外延层具有所述第一掺杂类型；形成在阱区外延层上的自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层103和具有所述第一掺杂类型的漏区外延层104，对于NMOS而言，掺杂外延层103为N+外延层，漏区外延层104为P+外延层，对于PMOS而言，掺杂外延层103为P+外延层，漏区外延层104为N+外延层；形成在由自下而上层叠的阱区外延层、掺杂外延层103和漏区外延层104构成的叠层结构的两侧的栅极介电层106；形成在栅极介电层106的外侧的栅极材料层105，栅极介电层106和栅极材料层105构成双栅极结构；形成在双栅极结构和半导体衬底100之间的隔离层107；形成在阱区外延层的底角和阱区101中的具有所述第二掺杂类型的源区102，对于NMOS而言，源区102为N+源区，对于PMOS而言，源区102为P+源区。

[示例性实施例]

下面，参照图2A-图2I和图3来描述根据本发明示例性实施例的方法制作图1中示出的具有垂直PNPN结构的TFET的详细步骤。

参照图2A-图2I，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有将半导体衬底200分为NMOS区和PMOS区的隔离结构，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，作为示例，在本实施例中，隔离结构为浅沟槽隔离结构，为了简化，图示中予以省略。

接下来，实施阱区注入，在半导体衬底200中形成具有第一掺杂类型的阱区201。对于NMOS而言，所述第一掺杂类型为P型；对于PMOS而言，所述第一掺杂类型为N型。

接着，如图2B所示，在半导体衬底200中依次沉积形成隔离层207和介电层208，并在其中形成沟槽209。在本实施例中，隔离层207的材料优选氧化硅，介电层208的材料优选氮化硅。形成沟槽209的步骤包括：通过旋涂、曝光、显影等工艺在介电层208上形成具有沟槽209的图形的光刻胶层；以所述光刻胶层为掩膜，依次蚀刻介电层208和隔离层207，直至露出半导体衬底200；采用灰化工艺去除所述光刻胶层。

接着，如图2C所示，通过选择性外延生长工艺在沟槽209中形成外延层200’，外延层200’的厚度小于沟槽209的深度。在本实施例中，外延层200’的构成材料与半导体衬底200的构成材料相同。

接着，如图2D所示，实施阱区注入，使外延层200’转变为具有所述第一掺杂类型的阱区外延层。对于NMOS而言，所述阱区注入的注入离子为P型离子，例如B、Al、Ga、In、Tl等元素的离子；对于PMOS而言，所述阱区注入的注入离子为N型离子，例如P、N、As、Sb、Bi等元素的离子。

接着，如图2E所示，通过选择性外延生长工艺在阱区外延层上形成自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层203和具有所述第一掺杂类型的漏区外延层204。对于NMOS而言，掺杂外延层203为N+外延层，漏区外延层204为P+外延层；对于PMOS而言，掺杂外延层203为P+外延层，漏区外延层204为N+外延层。实施外延生长的同时，实施原位掺杂以形成具有N型掺杂离子或P型掺杂离子的外延层。

接着，如图2F所示，通过沉积工艺形成牺牲材料层207’，以完全填充沟槽209。牺牲材料层207’的构成材料与隔离层207的构成材料相同。然后，执行化学机械研磨直至露出介电层208。

接着，如图2G所示，通过蚀刻去除介电层208。在本实施例中，所述蚀刻为干法蚀刻或湿法蚀刻，所述蚀刻对介电层208和隔离层207具有高蚀刻选择比。

接着，如图2H所示，实施离子注入，以在阱区外延层的底角和阱区201中形成具有所述第二掺杂类型的源区202。对于NMOS而言，源区202为N+源区，对于PMOS而言，源区202为P+源区。

接着，如图2I所示，在由自下而上层叠的阱区外延层、掺杂外延层203和漏区外延层204构成的叠层结构的两侧形成栅极介电层206，并在栅极介电层206的外侧形成栅极材料层205，栅极介电层206和栅极材料层205构成双栅极结构。

在本实施例中，栅极介电层206的构成材料包括氧化物，例如二氧化硅(SiO₂)。栅极材料层205的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO₂)；金属硅化物包括硅化钛(TiSi)。栅极介电层206和栅极材料层205的形成方法可以采用本领域技术人员所熟习的任何现有技术，其中，采用热氧化工艺形成栅极介电层206，采用沉积工艺以及随后实施的图案化和蚀刻工艺形成栅极材料层205，所述沉积工艺优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)，在所述蚀刻过程中，同时去除位于漏区外延层204的顶部的牺牲材料层207’以及位于双栅极结构的外侧的半导体衬底200上的隔离层207。

至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作。根据本发明，可以进一步缩减TFET器件的特征尺寸，提升器件排布密度和工艺集成度。

参照图3，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。

在步骤301中，提供半导体衬底，并实施阱区注入，在半导体衬底中形成具有第一掺杂类型的阱区；

在步骤302中，在半导体衬底中依次沉积形成隔离层和介电层，并在其中形成沟槽；

在步骤303中，在沟槽中形成厚度小于沟槽深度的外延层；

在步骤304中，实施阱区注入，使外延层转变为具有所述第一掺杂类型的阱区外延层；

在步骤305中，在阱区外延层上形成自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；

在步骤306中，沉积形成牺牲材料层，以完全填充所述沟槽，并执行化学机械研磨直至露出介电层；

在步骤307中，去除介电层，并实施离子注入，以在阱区外延层的底角和阱区中形成具有所述第二掺杂类型的源区；

在步骤308中，在由自下而上层叠的阱区外延层、掺杂外延层和漏区外延层构成的叠层结构的两侧形成双栅极结构。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件，包括：

半导体衬底；

形成在所述半导体衬底中的具有第一掺杂类型的阱区；

形成在所述半导体衬底上的具有所述第一掺杂类型的阱区外延层；

形成在所述阱区外延层上的自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；

形成在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧的栅极介电层；

形成在所述栅极介电层的外侧的栅极材料层，所述栅极介电层和所述栅极材料层构成双栅极结构；

形成在所述双栅极结构和所述半导体衬底之间的隔离层；

形成在所述阱区外延层的底角和所述阱区中的具有所述第二掺杂类型的源区。

2.根据权利要求1所述的半导体器件，其特征在于，所述阱区外延层的构成材料与所述半导体衬底的构成材料相同。

3.根据权利要求1所述的半导体器件，其特征在于，所述第一掺杂类型为P型，所述半导体器件为NMOS，或者所述第一掺杂类型为N型，所述半导体器件为PMOS。

4.根据权利要求3所述的半导体器件，其特征在于，对于所述NMOS而言，所述掺杂外延层为N+外延层，所述漏区外延层为P+外延层；对于所述PMOS而言，所述掺杂外延层为P+外延层，所述漏区外延层为N+外延层。

5.根据权利要求3所述的半导体器件，其特征在于，对于所述NMOS而言，所述源区为N+源区；对于所述PMOS而言，所述源区为P+源区。

6.根据权利要求3所述的半导体器件，其特征在于，对于所述NMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直PNPN结构；对于所述PMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直NPNP结构。

7.一种半导体器件的制造方法，包括：

提供半导体衬底，并实施阱区注入，在所述半导体衬底中形成具有第一掺杂类型的阱区；

在所述半导体衬底中依次沉积形成隔离层和介电层，并在其中形成沟槽，其中所述沟槽贯穿所述介电层和所述隔离层且所述沟槽的底部与所述阱区接触；

在所述沟槽中形成厚度小于沟槽深度的外延层；

实施阱区注入，使所述外延层转变为具有所述第一掺杂类型的阱区外延层；

在所述阱区外延层上形成自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；

沉积形成牺牲材料层，以完全填充所述沟槽，并执行化学机械研磨直至露出所述介电层；

去除所述介电层，并实施离子注入，以在所述阱区外延层的底角和所述阱区中形成具有所述第二掺杂类型的源区；

在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧形成双栅极结构。

8.根据权利要求7所述的方法，其特征在于，所述第一掺杂类型为P型，所述半导体器件为NMOS，或者所述第一掺杂类型为N型，所述半导体器件为PMOS。

9.根据权利要求7所述的方法，其特征在于，所述阱区外延层的构成材料与所述半导体衬底的构成材料相同。

10.根据权利要求7所述的方法，其特征在于，形成所述沟槽的步骤包括：在所述介电层上形成具有所述沟槽的图形的光刻胶层；以所述光刻胶层为掩膜，依次蚀刻所述介电层和所述隔离层，直至露出所述半导体衬底；采用灰化工艺去除所述光刻胶层。

11.根据权利要求8所述的方法，其特征在于，对于所述NMOS而言，所述掺杂外延层为N+外延层，所述漏区外延层为P+外延层；对于所述PMOS而言，所述掺杂外延层为P+外延层，所述漏区外延层为N+外延层。

12.根据权利要求8所述的方法，其特征在于，对于所述NMOS而言，所述源区为N+源区；对于所述PMOS而言，所述源区为P+源区。

13.根据权利要求8所述的方法，其特征在于，对于所述NMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直PNPN结构；对于所述PMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直NPNP结构。

14.根据权利要求7所述的方法，其特征在于，所述双栅极结构包括形成在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧的栅极介电层和形成在所述栅极介电层的外侧的栅极材料层。