KR100589056B1 - 리세스 게이트 및 그 형성 방법 - Google Patents

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Abstract

리세스 게이트 및 그 형성 방법에 있어서, 실리콘 기판은 액티브 영역 및 소자 분리 영역으로 구분되고, 액티브 영역에 기저부가 상부에 비해 확장되며 기저부가 라운드된 형상의 리세스를 갖는다. 상기 리세스는 상기 액티브 영역의 장방향에서 소자 분리 영역과 이격되며, 상기 장방향과 실질적으로 수직하는 액티브 영역의 단방향에서는 리세스와 소자 분리 영역 사이에 실리콘이 잔류하지 않도록 소자 분리 영역의 측면에 의해 전체적으로 한정된다. 게이트 절연막은 리세스의 내부면 및 기판 표면 상에 구비된다. 게이트 전극은 게이트 절연막 상에 기판 상으로 돌출되도록 구비된다. 상기한 구조와 같이, 리세스된 게이트 하부가 확장됨으로서 유효채널 길이가 길어지고 실리콘 펜스도 제거될 수 있다. 또한, 리세스 상부의 치수를 작게 할 수 있어 미스 얼라인 마진(Miss align margin)을 크게 증가시킬 수 있다.

Description

리세스 게이트 및 그 형성 방법{Recessed gate and method for forming the same}
도 1a 및 도 1b는 일반적인 방법에 의해 형성된 리세스의 장방향 및 단방향 단면도이다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 리세스 게이트를 나타내는 장방향 및 단방향 단면도이다.
도3a 내지 도 3d는 도 2a 내지 도 2b에 도시된 리세스 게이트 형성 방법을 설명하기 위한 공정별 단면도이다.
도 4는 본 발명의 공정으로 진행한 후 리세스 부위를 장방향으로 절단한 단면을 전자 현미경으로 본 사진이다.
도 5는 본 발명의 공정으로 진행한 후 리세스 부위를 단방향으로 절단한 단면을 전자 현미경으로 본 사진이다
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 108: 액티브 영역
110 : 소자 분리 영역 120 : 제1 하드 마스크 패턴
130 : 예비 리세스 140 : 보호막
140a : 보호막 패턴 150 : 리세스
150a : 리세스 상부 150b : 리세스 기저부
160 : 게이트 절연막 180 : 게이트 전극
190 : 제2 하드 마스크 패턴 16 : 실리콘 펜스(silicon fence)
본 발명은 리세스 게이트 및 그 형성 방법에 관한 것으로, 보다 상세하게는, 리세스된 게이트 전극의 하부가 확장된 형태를 갖는 리세스 게이트 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라 패턴의 선폭 및 패턴간 간격이 좁아지고 있어 보다 정밀하고 정확한 패턴을 형성하는 기술이 요구된다. 게이트 선폭도 디자인룰에 따라 축소되어야 함으로 유효 채널을 확장하기 위해서 리세스된 게이드 전극을 갖는 모스트랜지스터가 제안되어 사용되고 있다.
도 1a 및 도 1b는 일반적인 방법에 의해 형성된 리세스의 장방향 및 단방향 단면도이다.
도 1b에서 보는 것과 같이, 액티브 영역이 정의되어 있는 기판(10)을 부분적으로 식각하여 리세스(14)를 형성하면, 소자 분리막(12)과 인접하여 형성되는 리세스(14) 부위에는 실리콘 펜스(16)가 남게된다.
도 1a에서 보는 것과 같이, 상기 실리콘 펜스(16)를 제거하기 위해서 상기 리세스(14) 형성 후 습식식각을 수행하면 소자 분리막(12)과 인접하지 않는 부위의 리세스(14) 중앙부위가 과도하게 확장되는(bowing) 현상이 발생하거나, 상부의 임계치수(CD: critical dimension)가 커져서 후속 공정 진행시 미스 얼라인 마진 (miss align margin) 확보가 어려워진다.
따라서, 본 발명의 제1 목적은 리세스의 상부의 폭이 확장되지 않으면서 실리콘 펜스가 형성되지 않는 리세스 게이트를 제공하는 데 있다.
본 발명의 제2 목적은 상기한 리세스 게이트 형성 방법을 제공한다.
상기와 같이 제1 목적을 달성한 본 발명의 일 측면에 따른 리세스 게이트는, 액티브 영역 및 소자 분리 영역이 정의되며 상기 액티브 영역에 기저부가 상부에 비해 확장되고 상기 기저부가 라운드된 형상의 리세스를 갖는 실리콘 기판과, 상기 리세스 내부면 및 상기 기판 표면 상에 구비되는 게이트 절연막과, 상기 게이트 절연막 상에 상기 기판 상으로 돌출되도록 구비되는 게이트 전극을 포함한다. 여기서, 상기 리세스는 상기 액티브 영역의 장방향에서 소자 분리 영역과 이격되며, 상기 장방향과 실질적으로 수직하는 단방향에서는 상기 리세스와 상기 소자 분리 영역 사이에 실리콘이 잔류하지 않도록 상기 소자 분리 영역의 측면에 의해 전체적으로 한정된다.
삭제
상기 제2 목적을 달성하기 위한 본 발명의 다른 측면에 따른 리세스 게이트 형성 방법은, 먼저 실리콘 기판 상에 액티브 영역과 소자 분리 영역을 형성한다. 다음에 상기 액티브 영역의 장방향으로 인접하는 소자 분리 영역과 이격되며, 상기 장방향과 실질적으로 수직하는 액티브 영역의 단방향으로 인접하는 소자 분리 영역의 측면에 의해 한정된 예비 리세스를 상기 액티브 영역에 형성한다. 이어서 상기 예비 리세스를 한정하는 측면들 상에 보호막 패턴을 형성한다. 상기 예비 리세스 저면 아래의 기판 부위를 등방성 식각함으로써, 상기 액티브 영역의 단방향으로 인접하는 소자 분리 영역의 측면에 의해 전체적으로 한정되며 기저부가 상부에 비하여 확장된 형상의 리세스를 형성한다. 다음에 상기 보호막 패턴을 제거하고, 상기 리세스의 내부면 및 상기 기판 표면 상에 게이트 절연막을 형성한다. 마지막으로, 상기 게이트 절연막 상에 상기 기판 상으로 돌출되도록 구비되는 게이트 전극을 형성한다.
삭제
본 발명에 따르면, 리세스된 부위의 게이트 하부가 확장되어 있어서 유효 채널 면적이 커지고, 리세스 중앙부위가 확장(bowing)되지 않아서 전기적으로도 안정된 구조를 가지고 있다. 또한, 리세스 상부 임계 치수는 확장되지 않기 때문에, 후속 공정의 미스 얼라인 마진(miss align margin)을 증가시킬 수 있다.
그러면, 첨부된 도면에 의하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a는 본 발명의 일실시예에 따른 리세스 게이트를 액티브 영역을 장방향으로 절단한 단면도이고, 도 2b는 도 2a에 도시된 리세스 게이트를 상기 액티브 영역의 단방향으로 절단한 단면도이다.
도 2a 및 도 2b를 참조하면, 액티브 영역(108) 및 소자 분리 영역(110)이 정의되어 있는 실리콘 기판(100)이 구비된다. 상기 소자 분리 영역(110)은 기판(100)에 구비되어 있는 트렌치 내에 절연막이 매립되며 그 측면은 경사를 갖는 형태로 이루어진다.
상기 기판(100)에는 게이트 전극이 형성되기 위한 영역을 정의하는 리세스(150)를 갖는다. 상기 리세스(150)는 상기 액티브 영역(108)에 위치한다. 그리고, 상기 리세스(150)의 적어도 일 측면 부위는 상기 소자 분리 영역(110)과 접하고 있다.
구체적으로, 상기 리세스(150)는 리세스 상부(150a) 및 리세스 기저부(150b)로 구분되어진다. 상기 리세스 상부(150a)는 측면이 일정 경사를 가지며, 상기 리세스 기저부(150b)는 라운드된 형상을 갖는다. 보다 상세하게는, 상기 액티브 영역(108)의 장방향에서 상기 리세스(150)는 소자 분리 영역(110)과 이격되어 있으며, 상기 리세스 기저부(150b)의 측면 및 저면이 라운드된 단면을 갖는다. 반면에, 상기 액티브 영역(108)의 장방향과 실질적으로 수직하는 상기 액티브 영역(108)의 단방향 단면을 나타내는 도 2b를 참조하면, 상기 리세스(150)는 인접하는 소자 분리 영역(110)의 측면에 의해 전체적으로 한정된다. 따라서, 상기 액티브 영역(108)의 단방향으로 상기 리세스(150)와 상기 소자 분리 영역(110) 사이에는 실리콘이 잔류하지 않기 때문에 상술한 바와 같은 실리콘 펜스가 형성되지 않는다.
또한, 상기 리세스의 기저부(150b)의 폭은 상기 리세스 상부(150a)의 폭에 비하여 더 넓다. 다시 말하면, 상기 리세스 기저부(150b)는 상부(150a)에 비해 폭이 확장된 형상을 갖는다.
상기 리세스(150) 내부면 및 기판(100) 표면에 상에 게이트 절연막(160) 및 게이트 전극(180)이 구비된다. 상기 게이트 전극(180)은 상기 리세스(150) 내부를 채우면서 기판(100) 상으로 돌출되어 상기 리세스(150)를 경유하는 라인 형상을 가질 수 있다. 상기 게이트 전극은 폴리실리콘 패턴(180a) 상에 실리사이드 패턴 또는 금속 패턴(180b)이 적층된 형상을 가질 수 있다. 또한, 상기 게이트 전극(180) 상에 하드 마스크 패턴(190)이 구비될 수 있다.
도 3a 내지 도 3d는 도 2a 내지 도 2b에 도시된 리세스 게이트의 형성 방법 을 설명하기 위한 공정별 단면도이다.
도 3a에 도시된 바와 같이, 실리콘 기판(100)상에 소자 분리 공정을 수행하여 소자 분리막을 형성함으로서, 액티브 영역(108) 및 소자 분리 영역(110)을 정의한다. 이때, 소자 분리 공정은 STI (shallow trench isolation) 공정을 포함한다. 상기 액티브 영역(108)과 소자 분리 영역(110)이 형성된 기판(100) 위에 버퍼 산화막(112)을 형성하고, 상기 버퍼 산화막(112) 상에 리세스 영역을 정의하는 제1 하드 마스크 패턴(120)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 제1 하드 마스크 패턴(120)을 식각 마스크로 이용하여 상기 기판(100)을 식각함으로서, 상기 액티브 영역(108) 내에 예비 리세스(130)를 형성한다. 상기 예비 리세스(130)는 상기 액티브 영역(108)의 장방향으로 인접하는 소자 분리 영역과 이격되며, 상기 액티브 영역(108)의 장방향과 실질적으로 수직하는 액티브 영역(108)의 단방향으로 인접하는 소자 분리 영역(108)에 의해 한정된다. 상기 예비 리세스(130)를 형성하는 공정은 건식 식각 공정을 통해 수행될 수 있다. 그리고, 상기 건식 식각을 수행한 이 후에 습식 세정 공정을 더 수행할 수도 있다. 이 때, 상기 예비 리세스(130)는 형성하고자하는 리세스 깊이인 제1 깊이(D2)(도 3d 참조)보다 얕은 제2 깊이(D1)를 갖도록 형성한다. 바람직하게는, 상기 예비 리세스(130)는 소자 분리 영역(110)과 접하는 부위에 실리콘 펜스가 형성되지 않을 정도의 깊이로 형성한다.
다음으로 도 3c에 도시 된 바와 같이, 상기 예비 리세스(130) 내부면 및 상기 제1 하드 마스크 패턴(120) 표면상에 상기 예비 리세스(130) 측벽이 습식 식각액 등에 의해 제거되지 않도록 하기 위한 보호막(140)을 형성한다.
상기 보호막(140)은 상기 기판(100)과 식각율이 다른 물질을 사용하여 형성한다. 즉, 상기 기판(100)을 식각하기 위한 식각 조건에서, 거의 식각되지 않는 물 질로서 상기 보호막(140)을 형성하여야 한다. 구체적으로, 상기 보호막(140)은 실리콘 산화막, 실리콘 질화막, 티타늄 질화막으로 이루어질 수 있다.
도 3d에서 보는 바와 같이, 상기 보호막(140)을 이방성으로 식각함으로서 보호막 패턴(140a)을 형성한다. 상기 보호막 패턴(140a)은 상기 예비 리세스(130)를 한정하는 측면들 상에 형성되어 있어 상기 예비 리세스(130)의 측면을 보호한다.
상기 보호막 패턴(140)을 식각 마스크 삼아서 상기 예비 리세스(130)의 저면 아래의 기판 부위를 등방성 식각함으로서, 상기 예비 리세스(130)에 비해 기저부가 확장된 형태의 리세스(150)를 완성한다. 상기 등방성 식각은 습식 식각 공정 또는 케미컬 건식 식각 공정에 의해 수행될 수 있다. 이에 따라, 상기 예비 리세스(130)로부터 기저부가 라운드 형태로 확장된 리세스(150)를 형성한다. 구체적으로, 상기 액티브 영역(108)의 단방향 단면을 나타내는 도 2b를 참조하면, 상기 등방성 식각은 인접하는 소자 분리 영역(110)의 측면에 의한 전체적으로 한정되도록 수행된다. 즉, 상기 액티브 영역(108)의 단방향에서 상기 소자 분리 영역(110)의 측면과 인접하는 존재하는 실리콘들이 완전히 제거되도록 수행된다.
상기와 같이, 등방성 식각을 수행함으로서 상기 리세스(150)와 상기 소자 분리 영역(110) 사이에 실리콘이 잔류하지 않기 때문에, 종래에 문제가 되었던 실리콘 펜스가 발생되지 않는다. 또한, 상기 등방성 식각을 수행하더라도 상기 리세스의 상부 측면에는 보호막 패턴(140a)이 형성되어 있어 리세스 상부(150a) 폭이 더 이상 확장되지 않게 된다. 따라서, 상기 리세스 상부(150a) 폭의 확장에 의해 발생되었던 미스 얼라인 문제도 최소화시킬 수 있다.
다시, 도 2a 및 도 2b를 참조하면, 상기 측벽에 남아있는 보호막 패턴(140a)을 완전히 제거한다.
또한, 상기 제1 하드 마스크 패턴(120) 및 버퍼 산화막(112)도 제거한다. 상기 리세스(150) 표면 및 기판 상에 게이트 절연막(160)을 형성한다. 상기 게이트 절연막(160) 상에 상기 리세스(150) 내부를 채우면서 상기 기판(100) 상으로 돌출되는 게이트 전극막을 형성한다. 상기 게이트 전극막은 폴리실리콘막, 실리사이드막 및 금속막으로 이루어진다. 바람직하게는, 상기 리세스(150) 내부를 채우도록 폴리실리콘막을 형성한 후, 상기 폴리실리콘막 상에 실리사이드막 또는 금속막을 형성한다.
다음에, 상기 게이트 전극막 상에 제2 하드 마스크 패턴(190)을 형성하고 통상의 패터닝 공정을 통해 패터닝함으로서 리세스 게이트를 완성한다.
도 4는 본 발명의 공정으로 진행한 후 리세스 부위를 장방향으로 절단한 단면을 전자 현미경으로 본 사진이다. 도 5는 본 발명의 공정으로 진행한 후 후 리세스 부위를 단방향으로 절단한 단면을 전자 현미경으로 본 사진이다.
도 4 및 5를 참조하면, 상기 리세스의 기저부는 라운드 되어 있고 실리콘 펜스가 없는 구조를 가지고 있다.
또한, 리세스의 기저부가 확장된 구조를 가짐으로서 게이트의 유효 채널 길이가 길다. 또한, 상기 리세스의 상부 임계치수 (critical dimension)가 기저부보다 작게 형성됨으로서 후속의 게이트 패터닝 공정 진행시 미스 얼라인 마진 (miss align margin)을 확보할 수 있다.
이렇듯 본 발명은 디자인룰이 작아지는 디바이스에서 약간의 미스 얼라인에 의해서도 재작업이나 디바이스 불량을 일으킬 수 있는 문제점을 리세스 상부의 임계 치수를 변경시키지 않고 리세스 하부만을 확장하는 형태로 리세스 게이트를 형성함으로서 해결하는 기술을 제공하고 있다.
본 발명은 바람직한 실시예에 대해 도시되고 기술되었지만, 본 기술 분야에 서 통상의 지식을 가지고 있는 자라면, 본 발명의 정신 및 영역을 벗어나지 않은 범위 내에서 전술한 실시예 및 다른 실시예로 여러 가지 변경이 이루어질 수 있음을 이해할 것이다.
따라서 본 발명의 방법에 의하면, 게이트 사진 공정 진행시 미스 얼라인 마진(miss align margin)을 증가시키면서 리세스 게이트를 형성할 수 있다. 또한, 상기 공정에 의해 형성된 리세스 게이트는 유효 채널의 길이가 증가된다. 따라서, 반도체 장치의 신뢰성을 높이고 제품 수율을 높이는 이점을 가지고 있다.

Claims (15)

  1. 액티브 영역 및 소자 분리 영역이 정의되며, 상기 액티브 영역에 기저부가 상부에 비해 확장되고 상기 기저부가 라운드된 형상의 리세스를 갖는 실리콘 기판;
    상기 리세스 내부면 및 상기 기판 표면 상에 구비되는 게이트 절연막; 및
    상기 게이트 절연막 상에 상기 기판 상으로 돌출되도록 구비되는 게이트 전극을 포함하되,
    상기 리세스는 상기 액티브 영역의 장방향에서 소자 분리 영역과 이격되며, 상기 장방향과 실질적으로 수직하는 단방향에서는 상기 리세스와 상기 소자 분리 영역 사이에 실리콘이 잔류하지 않도록 상기 소자 분리 영역의 측면에 의해 전체적으로 한정되는 것을 특징으로 하는 리세스 게이트.
  2. 제1항에 있어서, 상기 리세스의 상부 측벽은 경사를 갖는 것을 특징으로 하는 리세스 게이트.
  3. 실리콘 기판 상에 액티브 영역과 소자 분리 영역을 형성하는 단계;
    상기 액티브 영역의 장방향으로 인접하는 소자 분리 영역과 이격되며, 상기 장방향과 실질적으로 수직하는 액티브 영역의 단방향으로 인접하는 소자 분리 영역의 측면에 의해 한정된 예비 리세스를 상기 액티브 영역에 형성하는 단계;
    상기 예비 리세스를 한정하는 측면들 상에 보호막 패턴을 형성하는 단계;
    상기 예비 리세스 저면 아래의 기판 부위를 등방성 식각함으로써, 상기 액티브 영역의 단방향으로 인접하는 소자 분리 영역의 측면에 의해 전체적으로 한정되며, 기저부가 상부에 비하여 확장된 형상의 리세스를 형성하는 단계;
    상기 보호막 패턴을 제거하는 단계;
    상기 리세스의 내부면 및 상기 기판 표면 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 상기 기판 상으로 돌출되도록 구비되는 게이트 전극을 형성하는 단계를 포함하는 리세스 게이트 형성 방법.
  4. 제3항에 있어서 상기 보호막 패턴은 기판과 식각율이 다른 물질로 이루어지는 것을 특징으로 하는 리세스 게이트 형성 방법.
  5. 제3항에 있어서, 상기 보호막 패턴은 실리콘 산화막, 실리콘 질화막 또는 티타늄 질화막으로 이루어지는 것을 특징으로 하는 리세스 게이트 형성 방법.
  6. 제3항에 있어서, 상기 보호막 패턴은,
    보호막을 증착하는 단계; 및
    상기 보호막을 이방성 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 리세스 게이트 형성 방법.
  7. 제3항에 있어서, 상기 등방성 식각 공정은 습식 식각 또는 케미컬 건식 식각을 포함하는 것을 특징으로 하는 리세스 게이트 형성 방법.
  8. 삭제
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  11. 제3항에 있어서, 상기 액티브 영역 및 소자 분리 영역은 트렌치 소자 분리 공정에 의해 형성되는 것을 특징으로 하는 리세스 게이트 형성 방법.
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