KR19980079134A - 반도체장치의 소자분리방법 - Google Patents
반도체장치의 소자분리방법 Download PDFInfo
- Publication number
- KR19980079134A KR19980079134A KR1019970016809A KR19970016809A KR19980079134A KR 19980079134 A KR19980079134 A KR 19980079134A KR 1019970016809 A KR1019970016809 A KR 1019970016809A KR 19970016809 A KR19970016809 A KR 19970016809A KR 19980079134 A KR19980079134 A KR 19980079134A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- insulating layer
- insulating
- film
- mask
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000000926 separation method Methods 0.000 title description 4
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 230000008021 deposition Effects 0.000 claims abstract description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229920006254 polymer film Polymers 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000007740 vapor deposition Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 22
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 241001137251 Corvidae Species 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 235000015108 pies Nutrition 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명의 반도체 장치의 소자분리방법은 반도체 기판의 필드 영역을 노출시키는 제1절연막 패턴, 제2절연막 패턴 및 제3절연막 패턴을 형성한 후 이를 식각 마스크로 상기 반도체 기판을 식각하여 상기 필드영역에 트랜치를 형성한다. 상기 트랜치가 형성된 결과물 전면에 증착과 식각이 동시에 진행되는 플라즈마 CVD(Chemical Vapor Deposition) 방법에 의하여 상기 트랜치를 매립하면서 상기 트랜치를 제외한 활성 영역의 상부에 돌출부를 갖는 제4절연막을 형성한다. 계속하여, 상기 제4절연막 상에 마스크층을 형성한 후, 상기 돌출부에 형성된 상기 마스크층 및 제4절연막의 일부를 제거하여 활성 영역의 상부에서 상기 제4절연막의 일부를 노출시키는 마스크 패턴을 형성한다. 다음에, 상기 마스크 패턴을 식각 마스크로 하여 상기 노출된 제4절연막을 식각하여 상기 제2절연막 패턴을 노출시키는 제4절연막 패턴을 형성한다. 상기 마스크 패턴을 제거한다. 이어서, 상기 제4절연막 패턴을 상기 제1절연막 패턴이 노출될 때 까지 식각한 후 상기 제1절연막 패턴을 제거하는 단계를 포함한다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 STI(Shallow Trench Isolation)를 이용한 반도체 장치의 소자 분리 방법에 관한 것이다.
반도체장치의 제조에 있어서, 소자분리방법으로써 널리 이용되는 선택적 산화에 의한 소자분리(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)법은 측면산화에 의한 버즈비크(Bird's beak) 현상, 버퍼층의 응력에 의한 실리콘 기판의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등의 문제로 반도체 장치의 전기적 특성 향상 및 고집적화 추세에 난점이 되고 있다.
상기 LOCOS법의 문제점을 개선하기 위한 방법의 하나로 얕은 트렌치 분리(Shallow Trench Isolation; 이하, STI라 칭함)법이 제안되었다. 이 STI법은 반도체 기판을 식각하여 트렌치를 형성하고, 여기에 절연물질을 매립한 후 화학기계적연마(chemical-mechanical polishing: 이하, CMP라 칭함)하여 소자분리막을 형성한다. 이 STI법은 소자분리막의 형성에 있어서 상기 LOCOS법와 같이 열산화공정에 의하지 않으므로, 열산화공정으로 인해 유발되는 상기 LOCOS법의 단점들을 어느 정도 줄일 수 있고, 고집적화에 적합한 소자분리막의 형성이 가능하다.
그러나, 상기 종래의 STI법은 소자분리막이 화학기계적연마에 의하여 형성되기 때문에 트렌치 영역의 가운데가 접시모양으로 파이는 디싱(dishing)현상이 발생하여 소자분리 특성이 저하되고 국부적 평탄 불량을 유발하는 문제점이 있다.
따라서, 본 발명의 기술적 과제는 상기한 종래의 문제점을 해결할 수 있는 반도체 장치의 소자 분리 방법을 제공하는 것이다.
도 1 내지 도 10은 본 발명의 일 예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 예에 의한 반도체 장치의 소자분리방법은 반도체 기판 상에 제1절연막, 제2절연막 및 제3절연막을 순차적으로 형성한 후 상기 제1절연막, 제2절연막 및 제3절연막을 패터닝하여 상기 반도체 기판의 필드 영역을 노출시키는 제1절연막 패턴, 제2절연막 패턴 및 제3절연막 패턴을 형성하는 단계를 포함한다. 이어서, 상기 제1절연막 패턴, 제2절연막 패턴 및 제3절연막 패턴을 식각 마스크로 상기 반도체 기판을 식각하여 상기 필드영역에 트랜치를 형성한다. 상기 트랜치가 형성된 결과물 전면에 증착과 식각이 동시에 진행되는 플라즈마 CVD(Chemical Vapor Deposition) 방법에 의하여 상기 트랜치를 매립하면서 상기 트랜치를 제외한 활성 영역의 상부에 돌출부를 갖는 제4절연막을 형성한다. 계속하여, 상기 제4절연막 상에 마스크층을 형성한 후, 상기 돌출부에 형성된 상기 마스크층 및 제4절연막의 일부를 제거하여 활성 영역의 상부에서 상기 제4절연막의 일부를 노출시키는 마스크 패턴을 형성한다. 다음에, 상기 마스크 패턴을 식각 마스크로 하여 상기 노출된 제4절연막을 식각하여 상기 제2절연막 패턴을 노출시키는 제4절연막 패턴을 형성한다. 상기 마스크 패턴을 제거한다. 이어서, 상기 제4절연막 패턴을 상기 제1절연막 패턴이 노출될 때 까지 식각한 후 상기 제1절연막 패턴을 제거한다.
상기 트랜치 형성시 상기 제3절연막 패턴이 소모되어 제거된다. 상기 플라즈마 CVD방법은 HDP(High Density Plasma) 또는 ECR(Electron Cyclotron Resonance) 플라즈마를 이용한 CVD 방법이다. 또한, 상기 마스크층은 폴리실리콘층으로 형성되며, 상기 제1절연막은 질화막 또는 폴리실리콘막으로 형성된다. 상기 제2절연막은 SOG막으로 형성되며, 상기 제3절연막은 폴리머막, 플라즈마 TEOS막, 산화막 및 그 조합중에서 선택된 하나로 형성된다. 상기 제1절연막 패턴의 제거전에 결과물 전면에 산화공정을 실시하는 단계를 더 포함할 수 있다.
본 발명의 반도체 장치의 소자분리방법은 플라즈마 CVD법을 이용하여 트렌치 영역에 절연막을 효과적으로 매립하여 전체적(global ) 평탄화를 이룩할 수 있다.더욱이, 본 발명은 소자 분리 공정에 필요한 CMP 공정을 1회로 함으로써 비교적 저렴한 공정에 의하여 효율적으로 소자 분리를 행할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1 내지 도 10은 본 발명에 따른 반도체 장치의 소자 분리 방법을 설명하기 위한 단면도들이다.
도 1은 패드 산화막(102), 제1절연막(104), 제2절연막(106) 및 제3절연막(108)을 순차적으로 형성하는 단계를 나타낸다. 도 1을 참조하면, 반도체 기판(100)상에 약 110Å 두께의 패드 산화막(102)을 형성한다. 이어서, 상기 패드 산화막(102) 상에 제1절연막(104), 예컨대 질화막 또는 폴리실리콘막을 약 2000Å 두께의 두께로 형성한다. 계속하여, 상기 제1절연막(104) 상에 제2절연막(106), 예컨대 SOG막을 약 700Å의 두께로 형성한다. 다음에, 상기 제2절연막(106) 상에 제3절연막(108), 예컨대 폴리머막, 플라즈마 TEOS막, 산화막 및 그 조합중에서 선택된 막을 약 2500Å 두께로 형성한다.
도 2는 제3절연막 패턴(108a), 제2절연막 패턴(106a), 제1절연막 패턴(104a) 및 패드산화막 패턴(102a)을 형성하는 단계를 나타낸다. 도 2를 참조하면, 상기 제3절연막(108) 상에 사진공정을 이용하여 포토레지스트 패턴(110)을 형성한 후, 이를 마스크로 상기 제3절연막(108), 제2절연막(106), 제1절연막(104) 및 패드산화막(102)을 차례로 식각하여 후에 필드영역이 될 반도체 기판이 노출되도록 제3절연막 패턴(108a), 제2절연막 패턴(106a), 제1절연막 패턴(104a) 및 패드산화막 패턴(102a)을 형성한다. 이어서, 상기 마스크로 사용된 포토레지스트 패턴(110)을 제거한다.
도 3은 트렌치(112)를 형성하는 단계를 나타낸다. 도 3을 참조하면, 상기 제3절연막 패턴(108a), 제2절연막 패턴(106a), 제1절연막 패턴(104a) 및 패드산화막 패턴(102a)을 하드 마스크 패턴으로 상기 반도체 기판(100)을 식각하여 트랜치(112)를 형성한다. 이 때, 상기 하드 마스크 패턴을 구성하는 막들중 제3절연막 패턴(108a)은 트렌치(112)를 형성할 때 소모되어 없어진다.
도 4는 제4절연막(114)을 형성하는 단계를 나타낸다. 도 4를 참조하면, 트렌치(112)가 형성된 반도체 기판(100)의 전면에 증착과 식각이 동시에 진행되는 플라즈마 CVD(Chemical Vapor Deposition) 방법에 의하여 제4절연막(114)을 형성한다. 상기 플라즈마 CVD 방법으로서, 예를 들면 HDP(High Density Plasma) 또는 ECR(Electron Cyclotron Resonance) 플라즈마를 이용한 CVD 방법을 사용할 수 있다.
상기 플라즈마 CVD법은 HDP 플라즈마 또는 ECR 플라즈마를 이용한 절연막 형성시, 기판에 부 전압을 인가하여 플라즈마용 가스, 예컨대 아르곤 가스가 기판에 충돌함으로써 절연막의 증착과 식각이 동시에 진행되는 방법이다. 이와 같은 방법으로 형성된 제4절연막(114)은 트렌치 매립 특성이 우수하고 단차가 있는 패턴 상단부에 삼각형 또는 사다리꼴의 돌출부(115)가 형성되는 특징이 있다.
도 5는 마스크층(116)을 형성하는 단계를 나타낸다. 도 5를 참조하면, 상기 제4절연막(114) 상에 마스크층(116), 예컨대 폴리실리콘층을 약 1500Å의 두께로 형성한다. 상기 마스크층(116)은 후공정에서 상기 제4절연막(114)의 식각시 마스크층을 이용된다.
도 6은 마스크 패턴(116a)를 형성하는 단계를 나타낸다. 도 6를 참조하면, 상기 마스크층(116)이 형성된 결과물에 대하여 CMP 공정을 적용하여 상기 돌출부(115)가 형성된 부분에서 마스크층(116) 및 돌출부(115)를 구성하는 제4절연막(114)을 일부 제거함으로써, 활성 영역의 상부에서 상기 제4절연막(114)을 일부 노출시키는 마스크 패턴(116a)을 형성한다.
도 7은 제4절연막 패턴(114a)을 형성하는 단계를 나타낸다. 도 7를 참조하면, 상기 마스크 패턴(116a)을 식각 마스크로 하여 상기 노출된 제4절연막(114)을 식각하여 제4절연막 패턴(114a)을 형성한다.
도 8은 마스크 패턴(116a)를 제거하는 단계를 나타낸다. 도 8을 참조하면, 상기 마스크 패턴(116a)을 건식 또는 습식 식각에 의하여 제거하여 상기 제4절연막 패턴(114a)의 표면을 완전히 노출시킨다.
도 9는 소자분리막(118)을 형성하는 단계를 나타낸다. 도 9을 참조하면, 상기 제4절연막 패턴(114a)의 일부와 제2절연막 패턴(106a)을 습식 식각하여 상기 트렌치(112) 내에 소자 분리막(118)을 형성한다. 이 때, 제2절연막 패턴(106a)은 제4절연막 패턴(114a)에 비해 습식식각속도가 크기 때문에 완전히 제거된다. 다음에, 필요에 따라, 소자분리특성을 향상시키기 위해 습식산화공정을 더 수행할 수 있다.
도 10은 제1절연막 패턴(104a)을 제거하는 단계를 나타낸다. 도 10을 참조하면, 상기 제1절연막 패턴(104a)을 제거한다. 이렇게 되면, 반도체 기판(100) 상에는 소자분리막(118)이 형성된 필드영역과 그 외의 활성영역이 형성되어 반도체 장치의 소자 분리가 완성된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
상술한 바와 같이 본 발명에 의한 반도체 장치의 소자분리방법은 증착과 식각이 동시에 진행되는 플라즈마 CVD법을 이용하여 트렌치 영역에 절연막을 효과적으로 매립하여 소자분리한다. 따라서, 소자분리 특성을 향상시킬 수 있고 국부적 평탄 불량을 개선하여 전체적(global ) 평탄화를 이룩할 수 있다. 더욱이, 본 발명은 소자 분리 공정에 필요한 CMP 공정을 1회로 함으로써 비교적 저렴한 공정에 의하여 효율적으로 소자 분리를 행할 수 있다.
Claims (9)
- 반도체 기판 상에 제1절연막, 제2절연막 및 제3절연막을 순차적으로 형성하는 단계;상기 제1절연막, 제2절연막 및 제3절연막을 패터닝하여 상기 반도체 기판의 필드 영역을 노출시키는 제1절연막 패턴, 제2절연막 패턴 및 제3절연막 패턴을 형성하는 단계;상기 제1절연막 패턴, 제2절연막 패턴 및 제3절연막 패턴을 식각 마스크로 상기 반도체 기판을 식각하여 상기 필드영역에 트랜치를 형성하는 단계;상기 트랜치가 형성된 결과물 전면에 증착과 식각이 동시에 진행되는 플라즈마 CVD(Chemical Vapor Deposition) 방법에 의하여 상기 트랜치를 매립하면서 상기 트랜치를 제외한 활성 영역의 상부에 돌출부를 갖는 제4절연막을 형성하는 단계;상기 제4절연막 상에 마스크층을 형성하는 단계;,상기 돌출부에 형성된 상기 마스크층 및 제4절연막의 일부를 제거하여 활성 영역의 상부에서 상기 제4절연막의 일부를 노출시키는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 하여 상기 노출된 제4절연막을 식각하여 상기 제2절연막 패턴을 노출시키는 제4절연막 패턴을 형성하는 단계;상기 마스크 패턴을 제거하는 단계;상기 제4절연막 패턴을 상기 제1절연막 패턴이 노출될 때 까지 식각하는 단계; 및상기 제1절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 트랜치를 형성하는 단계에서 상기 제3절연막 패턴이 소모되어 제거되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 플라즈마 CVD 방법은 HDP(High Density Plasma) 또는 ECR(Electron Cyclotron Resonance) 플라즈마를 이용한 CVD 방법인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 마스크층은 폴리실리콘층으로 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 제4절연막 패턴은 습식 식각 방법에 의하여 식각되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 제1절연막은 질화막 또는 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 제2절연막은 SOG막으로 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 제3절연막은 폴리머막, 플라즈마 TEOS막, 산화막 및 그 조합중에서 선택된 하나로 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 제1절연막 패턴의 제거전에 결과물 전면에 산화공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970016809A KR100224700B1 (ko) | 1997-04-30 | 1997-04-30 | 반도체장치의 소자분리방법 |
| US08/950,325 US6071792A (en) | 1997-04-30 | 1997-10-14 | Methods of forming shallow trench isolation regions using plasma deposition techniques |
| JP10001022A JPH10303290A (ja) | 1997-04-30 | 1998-01-06 | 半導体装置の素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970016809A KR100224700B1 (ko) | 1997-04-30 | 1997-04-30 | 반도체장치의 소자분리방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980079134A true KR19980079134A (ko) | 1998-11-25 |
| KR100224700B1 KR100224700B1 (ko) | 1999-10-15 |
Family
ID=19504665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970016809A KR100224700B1 (ko) | 1997-04-30 | 1997-04-30 | 반도체장치의 소자분리방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6071792A (ko) |
| JP (1) | JPH10303290A (ko) |
| KR (1) | KR100224700B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020060815A (ko) * | 2001-01-12 | 2002-07-19 | 동부전자 주식회사 | 반도체 소자의 얕은 트렌치 분리 형성 방법 |
| KR100375229B1 (ko) * | 2000-07-10 | 2003-03-08 | 삼성전자주식회사 | 트렌치 소자분리 방법 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6306725B1 (en) * | 1997-11-19 | 2001-10-23 | Texas Instruments Incorporated | In-situ liner for isolation trench side walls and method |
| KR100253078B1 (ko) * | 1997-12-23 | 2000-04-15 | 윤종용 | 반도체 장치의 트렌치 격리 형성 방법 |
| TW406356B (en) * | 1998-08-24 | 2000-09-21 | United Microelectronics Corp | A method of manufacturing shallow trench isolation structure |
| JP2000164690A (ja) * | 1998-11-25 | 2000-06-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP3443358B2 (ja) * | 1999-03-24 | 2003-09-02 | シャープ株式会社 | 半導体装置の製造方法 |
| US6180489B1 (en) * | 1999-04-12 | 2001-01-30 | Vanguard International Semiconductor Corporation | Formation of finely controlled shallow trench isolation for ULSI process |
| US6171929B1 (en) * | 1999-06-22 | 2001-01-09 | Vanguard International Semiconductor Corporation | Shallow trench isolator via non-critical chemical mechanical polishing |
| US7253047B2 (en) * | 1999-09-01 | 2007-08-07 | Micron Technology, Inc. | Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry |
| US6194285B1 (en) * | 1999-10-04 | 2001-02-27 | Taiwan Semiconductor Manufacturing Company | Formation of shallow trench isolation (STI) |
| US6207533B1 (en) * | 1999-10-08 | 2001-03-27 | Chartered Semiconductor Manufacturing Ltd. | Method for forming an integrated circuit |
| US6242322B1 (en) * | 1999-12-03 | 2001-06-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming shallow trench isolation filled with high-density plasma oxide layer |
| US6391729B1 (en) * | 2000-03-09 | 2002-05-21 | Advanced Micro Devices, Inc. | Shallow trench isolation formation to eliminate poly stringer with controlled step height and corner rounding |
| US6372605B1 (en) * | 2000-06-26 | 2002-04-16 | Agere Systems Guardian Corp. | Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing |
| US6593210B1 (en) * | 2000-10-24 | 2003-07-15 | Advanced Micro Devices, Inc. | Self-aligned/maskless reverse etch process using an inorganic film |
| KR100379612B1 (ko) | 2000-11-30 | 2003-04-08 | 삼성전자주식회사 | 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법 |
| US6541349B2 (en) | 2001-01-18 | 2003-04-01 | International Business Machines Corporation | Shallow trench isolation using non-conformal dielectric and planarizatrion |
| US6593208B1 (en) * | 2001-02-14 | 2003-07-15 | Cypress Semiconductor Corp. | Method of uniform polish in shallow trench isolation process |
| US6586313B2 (en) * | 2001-11-29 | 2003-07-01 | Stmicroelectronics S.R.L. | Method of avoiding the effects of lack of uniformity in trench isolated integrated circuits |
| US8932937B2 (en) * | 2002-05-20 | 2015-01-13 | Taiwan Semiconductor Manufacturing Co., Ltd | Photoresist mask-free oxide define region (ODR) |
| KR20040038145A (ko) * | 2002-10-31 | 2004-05-08 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| CN107731678B (zh) * | 2017-08-24 | 2020-04-14 | 长江存储科技有限责任公司 | 三维存储器的制作方法 |
| CN109461696B (zh) * | 2018-10-15 | 2021-01-01 | 上海华虹宏力半导体制造有限公司 | 一种浅沟槽隔离结构的制作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100213196B1 (ko) * | 1996-03-15 | 1999-08-02 | 윤종용 | 트렌치 소자분리 |
-
1997
- 1997-04-30 KR KR1019970016809A patent/KR100224700B1/ko not_active IP Right Cessation
- 1997-10-14 US US08/950,325 patent/US6071792A/en not_active Expired - Lifetime
-
1998
- 1998-01-06 JP JP10001022A patent/JPH10303290A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100375229B1 (ko) * | 2000-07-10 | 2003-03-08 | 삼성전자주식회사 | 트렌치 소자분리 방법 |
| KR20020060815A (ko) * | 2001-01-12 | 2002-07-19 | 동부전자 주식회사 | 반도체 소자의 얕은 트렌치 분리 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6071792A (en) | 2000-06-06 |
| JPH10303290A (ja) | 1998-11-13 |
| KR100224700B1 (ko) | 1999-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100224700B1 (ko) | 반도체장치의 소자분리방법 | |
| US7365390B2 (en) | Method of fabricating recess transistor in integrated circuit device and recess transistor in integrated circuit device fabricated by the same | |
| KR100213196B1 (ko) | 트렌치 소자분리 | |
| US6057210A (en) | Method of making a shallow trench isolation for ULSI formation via in-direct CMP process | |
| US6159822A (en) | Self-planarized shallow trench isolation | |
| US6171929B1 (en) | Shallow trench isolator via non-critical chemical mechanical polishing | |
| KR100234416B1 (ko) | 반도체장치의 소자분리방법 | |
| US6355539B1 (en) | Method for forming shallow trench isolation | |
| KR19990067929A (ko) | 화학-기계적 연마법을 이용하지 않는 트랜지스터의 샐로우 트렌치 격리 방법 | |
| US6271147B1 (en) | Methods of forming trench isolation regions using spin-on material | |
| KR19980085035A (ko) | 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법 | |
| US6391739B1 (en) | Process of eliminating a shallow trench isolation divot | |
| US6828208B2 (en) | Method of fabricating shallow trench isolation structure | |
| US20010012675A1 (en) | Shallow trench isolation process | |
| KR100195237B1 (ko) | 개선된 트렌치와 로코스 조합형 소자분리방법 | |
| KR100505604B1 (ko) | 트렌치 소자분리 방법 | |
| KR100219539B1 (ko) | 반도체장치의 소자분리방법 | |
| KR19990006000A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR100954418B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100575616B1 (ko) | 반도체소자의 무경계 콘택홀 형성방법 | |
| KR100439105B1 (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR100561974B1 (ko) | 반도체 소자의 제조방법 | |
| KR100984854B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100373710B1 (ko) | 반도체 소자의 얕은 트렌치 소자 분리 영역 형성 방법 | |
| KR100444608B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19970430 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19970430 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19990628 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19990715 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19990716 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20020605 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20030609 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040329 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050607 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060630 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20070612 Start annual number: 9 End annual number: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080701 Start annual number: 10 End annual number: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20090615 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090615 Start annual number: 11 End annual number: 11 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20110610 |