TWI316745B - Isolation trecnhes for memory devices - Google Patents

Description

Ί316745 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於記憶體元件，且本發明係特別關於 用於記憶體元件之隔離溝槽。 【先前技術】 記憶體元件係典型提供作為電腦之内部儲存區域。用 語S己憶體係視為以積體電路晶片之形式的資料儲存。 概括而言，記憶體元件係含有：一陣列的記憶體單元，用 於儲存資料；及列與行解碼器電路，其耦接至該記憶體單 元陣列，以響應於一外部位址而存取該記憶體單元陣列。 有一種習稱為一快閃（flash)記憶體之非揮發性（n〇n_ volatile)記憶體。一快閃記憶體係一種電氣可拭除式可編 程的唯讀記憶體（EEPROM， electricaily_erasable programmable read_only mem〇ry)，其可拭除及重新編程於 區塊（M〇Ck)内。諸多現代的個人電腦（PC，personai computei〇 係令其BIOS儲存於一快閃記憶體晶片内，使得其若必要 時而可容易更新。該種BI〇s係有時稱為一快閃bi〇s。快 閃記憶體亦常用於無線電子元件，因為其致使製造業者能 夠Ik著其成為標準化而支援新的通訊協定且提供遠距升級 該元件之能力’用於增強的特徵。 一個典型的快閃記憶體係包含一記憶體陣列，其包括 、列八行方式而配置之大量的記憶體單元。各個記憶體單 元係包括能夠持有一電荷之-浮動閘極（floating-gate)場效 電 _ ^專單元係通常群組成為區塊。於一區塊之内的 5 1316745 —_____ I I 1日黎正替換肩 各個單70係可藉著充電該浮動閘極而個別電氣編程。該電 荷係可藉由一區塊拭除作業而移除自該浮動閘極。於一單 兀之資料係藉著於浮動閘極的電荷之存在或否而決定。 δ己憶體元件通常係運用半導體製造方法而形成於半導 體基板上。記憶體單元陣列係配置於基板上。形成於陣列 之内的基板中且填充一介電質之隔離溝槽（例如：淺溝槽隔 離（STI，shallow trench isolation))係提供該記憶體陣列上之 電壓隔離’藉著作用以防止外來的電流透過該基板而流通 於"己憶體單元之間。隔離溝槽係經常運用一種物理沉積程 序而真充具有例如尚彼度電漿（Hdp，high-density plasma) 氧化物。然而，對於快閃記憶體陣列之間距需求係經常要 ，求該等隔離溝槽具有相當窄的寬度，而造成大的長寬（或溝 槽深度對溝槽寬度）比。大的長寬比係當運用物理濺鍍程序 以填充此等溝槽時而經常引起孔洞（v〇id)形成於介電質之 内。 藉著旋塗介電質（S〇D，spin-on-dielectrics)而填充溝槽 I係可降低在填充期間之於介電質之内的孔洞之形成。然 而，旋塗介電質係通常在沉積於溝槽内之後而必須固化（或 退火），例如：運用一蒸汽氧化程序，其可造成基板與覆於 基板上的記憶體單元諸層之不想要的氧化。欲防止該氧 化，在藉著一旋塗介電質而填充溝槽之前，該等溝槽係可 以一氮化物内襯物（丨丨以幻而作内襯。關於氮化物内襯物之 一個問題係在於：其可儲存捕獲的電荷，此可不利影響該 記憶體元件之可靠度，且因此對該等記憶體單元有不/利= 6 1316745 響。 L熟日， 針對上述的理由以及以下的其他理由（熟悉本項技術人 士於詳讀及瞭解本說明書後將會明白），本項技術係有需要 用於現存的溝槽填充（trench-fill)方法之替代方案。 【發明内容】 關於填充隔離溝槽之上述的問題以及其他的問題係由 本發明所論述且將藉由研讀以下的說明書而瞭解。 ^ 針對於一個實施例，本發明係提出一種形成一記憶體 元件的彳分之方法。該方法係包括··形成一第一介電检 塞（Plug)於延伸至一基板内之一溝槽的一部分中，使得第 一介電栓塞的一上表面凹陷於基板的一上表面之下方。第 ;|電栓塞係具有一第一介電材料層與形成於第一介電材 料層上之一第二介電材料層。形成一第三介電材料之一第 一"電栓塞於第一介電栓塞的上表面上係包括於該方法 Ψ 〇 針對於另一個實施例，本發明係提出一種形成一記憶 體兀件的-部分之方法。該方法係包括：藉著形成第一介 電層於基板上，以一第一介電層内襯（lining)延伸至一基板 内之溝槽的一部分；以及，形成一第二介電層於第一介 該方法係包括.形成一第三介電層於第二介電層 上使件第二介電層係填充溝槽的一部分且使得第三介電 =的上表面係位於基板的一上表面之下方。移除第二介 :層的°卩分至第三介電層的上表面之一高度以暴露位於 第一"電層的上表面與基板的上表面之間的第一介電層之 16745 -正替換頁 —部分係包括於該方法中，如為形成_ Smii 之內 々心烕第四介電層於溝槽 ^填充該溝槽之-其餘部分。第四介電層的一部分 分:成於第三介電層的上表面上且於第—介電層的暴露部 :對於又一個實施例，本發明係提出—種記憶體元件， 二 =至一基板内之一溝槽。一第-介電检塞係配置 "u ’使得第-介電栓塞的__上表面係位於基板的 …面之下方。第一介電栓塞係具有—第-介電材料層 電二於第—介電材料層的一第二介電材料層。一第三介 '之—第二介電栓塞係配置於該溝槽中且於第一介電 才王塞的上表面上。 本發明之進-步的實施例係包括變化範嘴之方法及裝 罝。 【實施方式】 立於本發明之以下詳細說明中，係參照構成本說明的一 =之m中’本發明之可實行之特定實施例係作為 ^明=顯不。於圖式中，類似的元件符號係、描述於數個圖 ’之貫質類似的元件。此等實施例係詳細地描述以使熟悉 本項技術人士能夠實行本發明。係可利用其他的實施例， 且未偏離本發明料之前提下，係可進行結構、邏輯、盘 電氣的變化。運用於以下說明之用語“晶圓—)，，或 土板（substrate)係包括任何的基底（base)半導體結構。 者係I括.矽藍寶石（s〇s, silic〇n 〇n sapphire)技術碎 &緣體（SOI, siliC0n_⑽職^)技術、薄膜電晶體 8 1316745 年月日修正替換頁 thin film transistor)技術、摻雜與未摻雜的半導體、由一基 底半導體結構所支撐的一矽外延層、以及熟悉本項技術人 士所所熟知的其他半導體結構。再者，當以下說明參照一 曰曰圓或基板，先前的製程步驟係可利用以形成於基底半導 體結構中之區域/接面，且用語“晶圓，，或“基板”係包括 3有δ亥等區域/接面之基礎的諸層。因此，以下的詳細說明 並不在於限制，而且本發明之範疇係僅由申請專利範圍及 其均等者所界定。

第1圖係根據本發明之一個實施例的一種記憶體系統 1〇〇之簡化方塊圖。記憶體系統100係包括一積體電路記 隐體元件102，諸如：例如一 NAND或NOR記憶體元件之 决閃a己憶體元件、一 DRAM、SDRAM等等，其係包括 。己憶體單兀陣列1〇4與於記憶體陣列1〇4之周邊的一區

11玄區域係包括·一位址解碼器1 〇6、列存取電路1 、 仃存取電路110、控制電路112、輸入/輸出（I/O)電路114、 與位址緩衝器116。列存取電路108與行存取電路11〇 係可包括諸如高電壓泵（pump)之高電壓電路。記憶體系統 係包括一外部微處理器120或記憶體控制器，其係電 氣連接至記憶體元件1〇2以供記憶體存取而作為一電子系 統之部分者。記憶體元件102係接收經由一控制連結122 來^處理器120的控制訊號。記憶體單元係用以儲存經由 士貝料（DQ)連結124所存取之資料。位址訊號係經由一位 址連結126所接收’其於位址解碼器1〇6被解碼，以存取 5己憶體陣歹1G4。位址緩衝器電路116係閃鎖該等位址訊 9 1316745 號。記憶體Μ ; & m & A ^ a q% 3 f if正替換頁 賵早兀係響應於控制訊號與位址訊4¾7¾¾^^~^ 沾悉本項技術人士所將理解的是··係可提供另外的電路與 控制讯號’且第1圖之記憶體元件係已經簡化以助於將集 中重點於本發明。 m °己隐體P車歹1J 1 04係、包括以列與行之方式配置的記憶體 單元針對於—個實施例，記憶體單元係快閃記憶體單元， 其包括能夠持有一電荷之一浮動閉極的場效電晶體。該等 單元係可群組成為區塊。於一區塊之内的各個單元係可藉 著充電該浮動閘極而個別電氣編程。該電荷係可藉由一區 塊拭除作業而移除自該浮動閘極。 針對於一個實施例，記憶體陣列104係一個NOR快閃 記憶體陣列。該陣列之一列的各個記憶體單元之一控制閘 極係連接至一字組線，且該陣列之一行的各個記憶體單元 之汲極區域係連接至一位元線。用於NOR快閃記憶體 几件之記憶體陣列係由列存取電路（諸如：記憶體元件102 之列存取電路108)所存取，藉著選擇所連接至其控制閘極 之字組線而致動一列之浮動閘極記憶體單元。藉著使一不 同的電流（取決於其編程的狀態）自一連接的源極線至所連 接的行位元線而流動，該列之選擇的記憶體單元係接著置 放其資料值於行位元線上。 針對於另一個實施例，記憶體陣列1〇4係一 NAND快 閃記憶體陣列，其亦配置使得該陣列之一列的各個記憶體 單元之控制閘極連接至一字組線。然而，各個記憶體單元 係非直接由其汲極區域而連接至一行位元線。而是，該陣 1316745 年月日修正替換頁 虹--j 列之記憶體單元係以串列（string)方式配置在…—^ ，NAND串列），例如：各個串列為μ個記憶體單元，該 等記憶體單元係共同串聯連接（源極至没極）於-源極線與 一行位元線之間。NAND快閃記憶體元件之記憶體陣列係 著由列存取電路（諸如：記憶體元# 1 02之列存取電路！08) 所存取，藉著選擇連接至一記憶體單元的一控制間極之字 組線而致動-列之記憶體單元。此外，連接至各個串列之 未作選擇的記憶體單元之控制閘極的字組線係被驅動，以 2作各個串列之未作選擇的記憶體單元而作為通過（pass) 電晶體，使得其以未受到儲存資料值所限制之一方式而通 過電流。電流係接著透過各個串聯連接的串列自源極線至 行位元線而流通，其僅受限 又限於由各個串列之所選擇的記憶 體皁元。此係將該列之選擇的 值置放於行位元線上。隐體車几之電流編碼資料 第2八至2H圖係根據本發明之另一個實施例之於各種 製造階段期間的—猶—暗妙― ”的種δ己隐體兀件的部分(諸如：記憶體元件 的一州之剖面圖。第2Α圖係描繪在數 已經發生後之記憶體元件的部分。於第二個處理步驟 構之形成係眾所週知，將不詳述於本文。所騎的結 搬ΓΙΓ第Μ圖之結構係藉著形成一第一介電層 -個實施二Γ上（例如：發或類似者）而形成。針對於 個實施例，第一介電層20 摻雜的多晶矽層）係形成於第一介電層2〇2 如 。~層)，諸如:-穿_物;極_^ 切尽 導電層204 (例 上，且 1316745 r~_________ 月日修兵替換頁| 硬遮罩層206係形成於導電層204上。遮罩層206係可為 一第二介電層，諸如一氮化物層，例如氮化石夕（8丨3^^)層。 溝槽210係隨後形成透過遮罩層2〇6、導電層2〇4、與 第一介電層202且延伸至基板200中。此係可藉由圖案化 遮罩層206及蝕刻而達成。一第三介電層212係可接著形 成於由溝槽210所暴露之基板2〇〇的部分，藉以内襯形成 於基板200中之溝槽210的部分。 於第2B圖，諸如氮化物層（例如氮化矽層）之一第四介 ►電層220係形成於第2A圖之結構上，諸如：藉由毯狀 (blanket)沉積，且針對於一個實施例而作為一個氧化物障 壁層。明確而言，第四介電層220係形成於遮罩層2〇6的 上表面上及溝槽210通過之遮罩層2〇6、導電層2〇4、 與第一介電層202的部分上。第四介電層22〇亦形成於第 二介電層212上。以此方式’第四介電層22〇係内襯於溝 槽210。針對於一個實施例，第三介電層212係用以提供 於基板200與第四介電層22〇之間的黏著性，且作為一應 力消除（stress release)層以消除否則將會形成於基板2〇〇與 第四介電層220之間的應力。針對於另一個實施例，第三 介電層212係-墊（pad)氧化物層且可為一熱（thermai)氧化 物層。針對於另一個實施例，第三介電層212係例如為沉 積的二氧化矽（Si〇2)。 於第2C圖’-第五介電層咖係沉積於各個溝槽21〇 中第四介電層220上，以填充或部分填充溝槽21〇。針對 於個實施例，第五介電層23〇係旋塗介電質（s〇d)材料 12 1316745 年月日修正替$ 撕 8. Us 230諸如.一徒塗玻璃（spin-on glass)、含氫梦酸鹽HSQ、 八甲一石夕乳炫（hexamethyldisiloxane)、八甲三石夕氧貌 (〇Ctamethyltrisiloxane)、等等。若為必要，第五介電層23〇 係接著固化（或退火），例如：運用一蒸汽氧化程序。針對 於一個實施例，第四介電層22〇係用以防止基板2〇〇與導 電層204於固化期間之氧化。於第2D圖，第五介電層23〇 的°卩刀係被移除，諸如：藉由於一回蝕（etch-back)程序 中蝕刻使得第五介電層230的一上表面凹陷於個別的溝 槽,1〇中，例如：於基板2〇〇的一上表面之下方，而暴露 内襯於各個溝槽21〇之第四介電層22〇的一部分。 於第2E ® ’第四介電層22()之—部分係選擇性被移 于、（例如.運用一雙控制的濕式餘刻）至第五介電;f 230的 上表面之-高度，俾使第四介電I 22〇的一其餘部分插入 於第五介電層230與第三介電層212之間。即，第四 用 ^ 220係移除自遮罩層2〇6的一上表面，且位於各個溝槽 芦〇之第四介電層220的暴露部分係移除。此係暴露遮罩 曰_的上表面、溝槽21〇通過之遮罩層細、導電層咖 與第一介電層2〇2的部分、及位於基板200的上表面與第 I電層23G的上表面之間的第三介電層212的部分。第 ::電層220與第五介電層23〇的其餘部分係形成一第一 :;電栓塞232,其填充溝槽21〇的一下部分，如於 斤不，且具有凹陷於基㈣㈣上表面之下方的一上表面。 插，2F圖’—第六介電層24〇係毯狀沉積(例如 種物㈣鍍程序）於第2E圖之結構上且填充各個溝槽 13 1316745 —__ 年月曰修正替換頁 2i“ …士 to..8. \ L~ 未填充的部分。明確而言，第六介電層240係沉 積於遮罩層206的暴露上表面上、於溝槽21〇通過之遮罩 層206、導電層2〇4與第一介電層2〇2的暴露部分上、於 位於基板200的上表面與第五介電層23〇的上表面之間的 第一介電層212的部分上及於第一介電栓塞232上。針對 於一個實施例，第六介電層24〇係一高密度電漿（HDp)介 電材料，諸如：一高密度電漿（HDp)氧化物。注意：第一 η電拴塞232係減小溝槽2丨〇的其餘深度以及因此降低了 其長寬比，用於第六介電層24〇之沉積。溝槽21〇之減小 的長寬比係用以當沉積第六介電層24〇於溝槽21〇之未填 充部分時而減少孔洞之形成。 於第2G圖，第六介電層24〇之一部分係移除自第2f 圖之結構，例如：運用化學機械研磨法（CMp，ehemicai mechanical polishing)。即，第六介電層24〇係移除而使得 遮罩層206的上表面係暴露且使得於各個溝槽21〇内之第 八介電層240的一上表面係實質為同高於遮罩層2〇6的上 表面。注意：於各個溝槽210内之第六介電層24〇的部分 係形成一第二介電栓塞242，其通過遮罩層2〇6、導電層 204、第一介電層2〇2，延伸至基板2〇〇内而終止於第一介 電栓塞232。第三介電層212係插入於第二介電栓塞242 與基板200以及第一介電栓塞232與基板2〇〇之部份之間。 >主意：第四介電層220係位於各個溝槽2丨〇的下部分 中且因此遠離可運用以形成記憶體單元而配置於基板2⑼ 的上表面之諸層。此係用以減少關聯於儲存捕獲的電荷之 14 1316745 Γ — ——-—m

第四介電層220的門翻 k g 鞠I 物， 、d1題’尤其是當第四介電層220為氮化 記憶體單^利影響記憶體元件之可靠度，且因此不利影響 ^ 、 6係隨後移除以暴露該導電層204。舉例而言， 〃 I的氧化矽、氮化物、氧氮化物、氧化物-氮化物_ •物（〇N〇’ 〇Xlde-nitride_〇xide)層、等等之一閘間 (intergate)介電層25〇係接著形成於暴露的導電層2⑹上。 =^ #雜的多晶石夕層、—金屬層（例如n點金屬層）、 3有金屬層（例如：—金屬石夕化物層）、或類似者之一導 電層260係形成於閘間介電層250上，如於第2H圖所示。 秦 導電s 26G係、可包括：—或更多個導電材料或導電層、配 置於一多晶矽層之上的一金屬或含有金屬層、等等。針對 於另一個實施例’導電層204與260係個別形成一記憶體 陣列（諸如.第1圖之記憶體陣列104)之記憶體單元的一 浮動閘極與一控制閘極（或是字組線）。源極/汲極區域亦形 成於基板200之部分中（未顯示於第2G圖）而作為記憶體陣 列之一部分。針對於一個實施例，導電層204係延伸以改 良該洋動閘極之耦接。如上所述，以介電材料填充之溝槽 210係用以防止外來的電流透過該基板而流通於記憶體單 7L之間。 位於第1圖之記憶體陣列104的周邊區域之元件亦形 成於基板200上，且以介電材料填充之溝槽21〇 (如上所述） 係可形成於記憶體陣列1〇4的周邊區域與記憶體陣列1〇4 之間’且用以防止外來的電流透過基板而流通於周邊區域 15

1316745 與記憶體陣列104的元件之間。 結論 雖然特定實施例係已經圖示且說明於本文，熟悉本項 技術人士所將理解的是：用以達成相同目的之任何配置係 可替代顯示的特定實施例。熟悉本項技術人士係會清楚地 瞭解本發明之諸多修改。是以，本申請案在於涵蓋本發明 之任何的修改或變化。本發明明確地係僅由申請專利範圍 與其均等者所界定。 【圖式簡單說明】 第1圖係根據本發明之一個實施例的一種記憶體系統 之簡化方塊圖。 第2A至2H圖係根據本發明之另一個實施例之於各種 製造階段期間的-種記憶體元件的部分之剖面圖。 【主要元件符號說明】 1〇0 :記憶體系統 102 :積體電路記憶體元件 104 :記憶體陣列 1 〇 6 :位址解碼器 108 :列存取電路 110 :行存取電路 112 :控制電路 114 :輸入/輪出電路 116 .位址緩衝器 12 0 _外部微處理器 16 1316745 122 :控制連結 124 :資料連結 126 :位址連結 200 :基板 202 :第一介電層 204 :導電層 206 :遮罩層 2 1 0 :溝槽 φ 2 1 2 :硬遮罩層 220 :第四介電層 230 :第五介電層 • 232 :第一介電栓塞 - 240 :第六介電層 242 :第二介電栓塞 250 :閘間介電層 260 :導電層 • 17

Claims (1)

1316745 、申請專利範圍 1. 一種形成記憶體元件部分之方法，包含， 形成一第一介電栓塞於延伸至 分中，使得第—介電h # 土 —溝槽的一部 上表面之下方，甘士哲 ’陷於該基板的一 衣（下方，其巾第—介電栓塞係包、, 層，此層盘择Λ认4 Θ 疋 '主介電材料 層相接觸，而氮化物展,… 冤材料之間的-氮化物 方的、相㈣職板上表面之下 勺溝乜中且達到旋塗介電材料層的 化物層的末端和旋塗 之尚度，氮 電栓塞的上表u Β的上表面形成了該第-介 電掩塞的上表面上； 含：形成氮化物層於一 溝槽之一部分且配置於 形成一第二介電栓塞於第一介 其中，形成第一介電栓塞更包 介電内襯物上，該内襯物係内襯該 3亥基板上。 2. 如申請專利範圍第i項之方法，其中，形成第二介電 •栓塞係包含：形成第二介電栓塞之_部分於該内襯物上。 3. 如申請專利範圍第1項之方法，其中，第二介電栓塞 係一高密度電漿氧化物。 " 4. 如申請專利範圍第丨項之方法，其中，形成第—介電 栓塞更包含：固化旋塗介電材料。 5. 如申請專利範圍第4項之方法’其中，固化旋塗介電 材料係包含：一氧化程序。 6. —種形成§己憶體元件部分之方法，包含： I皆著形成一第一介電層與一基板接觸，以第一介電層 18 ....... ·. 8¾. Ί K正替顧 溝槽的-部分，該溝槽係延伸至該基板1 1316745 内襯 形成一第二介電層與第一介電層接觸； 形成-旋塗介電材料層與第二介電層接 介電材料層係填充該溝槽的-部分，且使得旋塗介電= 層的一上表面係位於該基板的一上表面之下方； ’、、 移除第二介電層的一部分至旋塗介電材料層的 之一高度，以暴露位於旋塗介電材料層的上表面免 的上表面之間的第一介電層之一部分；及 /土板 形第三介電層於該溝槽之内，藉以填充該溝槽之 其餘部分，其中，第二介雷思 甲弟一"電層的一部分係形成於 電材料層的上表面上且於第一介雷 ^ ;j冤層的暴露部分上。 7.如申請專利範圍第6項之方法，其中 形成於該基板的上表面上之—第;点a糸通過 電層上之—導電層。 弟四…與形成於第四介 8·如㈣專利㈣第6項之方法，其中，形成” 材料層更包含：退火旋塗介電材料層。 包 9,一種形成記憶體元件部分之方法，包含： .藉著形成-氧化物層與-基板的暴露Γ分捿觸，以該 氧化物層内襯_溝槽的一部分 内·’ °亥溝槽係延伸至該基板之 形成一氮化物層與該氧化物層接觸； 電居：#旋塗介電層與該氮化物層接觸’使得該旋塗介 =糸填充該溝槽的—部分，且使得_塗介 表面係位於基板的一上表面之下方； 19 1316745 移除該氧/L·此I?? ι9〇· 5* 1 氮化物層的一部分至琴 一'~~— —高声 旋塗介電層的上表面之 又 暴路位於該旋塗介雷展& 表面之門的七 θ的上表面與該基板的上 面之間的虱化物層之一部分；及 形成一高密度電漿氧化物層於 該溝槽之-其餘部分，Λ中…鐵之内…真充 部分係形成於該旋塗介電層的二=電漿氧化物層的一 暴露部分上。 表面上且於該氧化物層的

法’其中，該溝槽係通 隨介電層與形成於該穿 I 0.如申請專利範圍第9項之方 過开>成於該基板的上表面上之一穿 隨介電層上之一多晶石夕層。 形成該旋塗 退火該旋塗 Π ·如申請專利範圍第9項之方法，其中 "電層更包含：退火該旋塗介電層。 12.如申請專利範圍第η項之方法，其中 介電層係包含：一蒸汽氧化程序。 〃

1 3 _ —種形成記憶體元件部分 形成一溝槽通過配置於一第 第一介電層係配置於一基板的一 該基板内於該基板的上表面之下 面之下方的基板部分； 之方法，包含： 介電層上之一導電層， 上表面上，該溝槽延伸至 方’以暴露該基板的上表 籍著形成一第一介電層於該基板的上表面之下方的基 板暴露部分上’以第二介電層内襯於該基板的上表面之下 方的該溝槽； 形成一第三介電層’覆於該溝槽通過之導電層與第一 介電層的部分上，以及於第二介電層上； 20 1316745 年月日修替換頁_ 198. 5,-ti-* 形成一第四介電層於第三介電層上，使得第四介電層 係填充該溝槽至該基板的上表面之上方的一高度； 移除第四介電層之一部分，使得第四介電層的一上表 面為凹陷於該基板的上表面之下方； 選擇性移除第三介電層之一部分至第四介電層的上表 面之一高度，以暴露該溝槽通過之導電層與第一介電層的 部分以及位於第四介電層的上表面與該基板的上表面之間 之第二介電層的一部分；及

形成一第五介電層於該溝槽通過之導電層與第一介電 層的暴露部分上、第二介電層的暴露部分上、以及於第四 介電層的上表面上，其中，第五介電層係填充於第四介電 層的上表面之上方的該溝槽。 1 4.如申請專利範圍第1 3項之方法，其中，形成該溝槽 係包含：圖案化配置於該導電層上之一遮罩層以及蝕刻。 1 5 .如申請專利範圍第1 4項之方法，更包含：移除第五 介電層，以暴露該遮罩層之一上表面，且使得於該溝槽内 之第五介電層的一上表面實質上同高於該遮罩層之上表 面。 1 6.如申請專利範圍第1 5項之方法，其中，移除第五介 電層係包含：化學機械研磨。 1 7.如申請專利範圍第1 3項之方法，其中，選擇性移除 第三介電層之一部分係運用濕式蝕刻而達成。 1 8 .如申請專利範圍第1 3項之方法，其中，移除第四介 電層之一部分係包含：一回钱程序。 21 1316745 9畲· ！· f翁正替換頁 ^ 19·如申請專利範圍第13項之方法，其中， 係-旋塗介電層，且第五介電層係—高密度電漿氧化物層。 20. 如申請專利範圍第13項之方法，更包含：在移除第 四介電層之該部分之前固化第四介電層。 21. 一種形成記憶體元件部分之方法，包含： 形成一穿隧介電層於—基板的一上表面上； 形成一導電層於該穿隧介電層上； 形成一硬遮罩於該導電層上； 形成一溝槽，通過該硬遮罩、導電層、與穿隨介電層 且至該基板之内，以暴露於該基板的上表面之下方的^ 部分； 形成一應力消除與黏著層於該基板的上表面之下方的 基板暴露部分上； 形成-障壁層於該硬遮罩上、於該溝槽通過之導電層 與穿隧介電層的部分上、且於該應力消除與黏著層上； 形成-旋塗介電材料層於該障壁層上，使得該旋塗介 電材料層係填充該溝槽至該基板的上表面之上方的—高 度， 退火該旋塗介電材料層； 移除已退火的旋塗介電材料層之一部分，使得已退火 的旋塗介電材料層之一上表面凹陷於該基板的上表面之下 方； 選擇性移除該障壁層之一部分至已退火的旋塗介電材 料層之上表面的-高度’以暴露該硬遮罩、該溝槽通過之 22 1316745 θ#·鼠1 曰赛正替換頁 該導電層與穿隧介電層的部分、以及位於已退火的旋塗介 電材料層之上表面與該基板的上表面之間的該應力消除與 黏著層之一部分； 形成一高密度電漿介電材料層於該暴露的硬遮罩上、 該溝槽通過之該導電層與穿隧介電層的暴露部分上、該應 力消除與黏著層的暴露部分上、且於已退火的旋塗介電材 料層之上表面上，其中，該高密度電漿介電材料層係填充 於已退火的旋塗介電材料層之上表面的上方之溝槽；及 移除該高密度電漿介電材料層，以暴露該硬遮罩的一 上表面’且使得於該溝槽之内的高密度電漿介電材料層之 一上表面係實質為同高於該硬遮罩的上表面。 22 ·如申請專利範圍第21項之方法，其中，該應力消除 與黏著層係利於黏著該障壁層至該基板以及消除於該基板 與障壁層之間的應力。 23. 如申請專利範圍第21項之方法，其中，退火該旋塗 介電材料層係包含：一氧化程序。 24. 如申請專利範圍第23項之方法，其中，該障壁層係 作用以限制該基板於氧化程序期間之氧化。 25. 如申請專利範圍第21項之方法，其中，該穿隧介電 材料係一穿隧氧化物。 26. 如申請專利範圍第21項之方法，其中，該高密度電 漿介電材料係一高密度電漿氧化物。 如申清專利範圍第2 1項之方法，其中，該障壁層與 第二介電層係氮化物。 23 .1316745 一多 如申凊專利範圍第2】項之方法， 晶石夕層。 Ajjt正替類 其中，該導電層係 29·如申請專利範圍第21項之方法，其中 電水’丨電材料層係包含：化學機械研磨。 ^ _〇.如申晴專利範圍第2 1項之方法，其中 如已3 .圖案化該硬遮罩及蝕刻。 移除高密度 形成該溝槽

•如申清專利範圍第2 1項之方法 該障壁層之一邱 #刀係運用濕式蝕刻而達 2 ·如申凊專利範圍第3 1項之方法 的％塗介電材料層之—部分係包含：一 3 3 ·如申凊專利範圍第2 1項之方法 自§亥導電層而移除該硬遮罩； 其中’選擇性移除 成。 其中，移除已退火 回敍程序。 ’更包含：

>成一閘間介電層於該導電層上；及 形成另一個導電層於該閘間介電層上。 34·如申請專利範圍第21項之方法，其中 層於該穿隧介雷厗—人 开少成一導電 牙丨逐；丨电層上更包含：延伸該導電層。 35· -種形成記憶體元件部分之方法，包含. 形成—穿隧氧化物層於一基板的—上表面上； 形成一多晶矽層於該穿隧氧化物層上，· 形成一氮化物遮罩層於該多晶矽層上； 圖案化該氮化物遮罩層及蝕刻以形成— 化物遮罩|、多晶矽層、穿隧氧化物層且至 暴露於該基板的上表面之下方的基板部分； 溝措通過該氮 σ亥基极中，以 形成一第二氧化物層於該基板的上表面 ^ Τ方的基板 24 1316745 L-diS·.

暴露部分上； 形成一第二氮化物層於該氮化物遮罩層上、於該溝槽 通過之多晶矽層與穿隧氧化物層的部分上、以及於第二氧 化物層上； 形成-旋塗介電材料層於第二氮化物層上，使得該旋 塗介電材料層係填充該溝槽至該基板的上表面之上方的一 焉度；

利用-蒸汽氧化程序’退火該旋塗介電材料層； 蝕刻去除已退火的旋塗介電材料層之一部分，使得已 退火的旋塗介電材料層之一上表面凹陷於該基板的上表面 之下方； 、人 V ^ 口卜刀芏巳退火的旋 hi電材料層之上表面的一高度’以暴露該氮化物遮罩 層、該溝槽通過之多晶矽層與穿隧氧化物層的部分、及位 =已退火的旋塗介電材料層之上表面與該基板的上表面之 曰]的第二氧化物層之一部分； 兮、形成一高密度電漿氧化物層於暴露的氮化物遮罩層、 Γ溝糟通過之多晶珍層與穿隨氧化物層的暴露部分、^ 乳化物層的暴露部分 第— 之上 上以及於已退火的旋塗介電材料層 火；面上’纟中’該高密度電浆氧化物層係填充於已退 Μ塗介電材料層之上表面的上方之該溝槽；及 毵由化學機械研磨而移除該高密度電漿氧化 暴路該氮化物遮罩岸的，* . ^ 哕古… 皁層的一上表面，且使得於該溝槽之内的 Μ阿欲度電漿氧化物層表 笮之上表面係貫質為同高於該氮化 25 1316745 念月曰修正替換頁 物遮罩層的上表面。 36. 如申請專利範圍第35項之方法，更包含： 自該多晶矽層移除該氮化物遮罩； 形成一閘間介電層於該多晶矽層上；及 形成一導電層於該閘間介電層上。 37. —種形成浮動閘極記憶體元件部分之方法，包含： 形成一第一介電層作為一穿隧介電層於一半導體基板 上；

形成一第一導電層作為一浮動閘極層於第一介電層 上； 圖案化第一介電層與第一導電層，以界定至少一個隔 離區域； 移除該基板之一部分，以界定一溝槽於該至少一個隔 離區域中；

形成一第二介電層於該溝槽中之基板的暴露表面上； 形成一第三介電層於至少第二介電層上，其中，第三 介電層係含有不同於第二介電層之一介電材料； 形成一第四介電層於該溝槽中而覆蓋第三介電層之一 部分； 自該溝槽移除第三介電層之一暴露部分，藉以暴露第 二介電層之一部分； 形成一第五介電層於該溝槽中而覆蓋第二介電層之暴 露部分； 形成一第六介電層作為覆於第一導電層上之一閘間介 26 1316745 k 1，替換頁丨 電層； 形成一第二導電層作為覆於第六介電層上之一控制閘 極層；及 圖案化第一介電層、第一導電層、第六介電層與第二 導電層，以界定至少一個浮動閘極記憶體單元。 3 8 .如申請專利範圍第3 7項之方法，更包含： 在圖案化第一介電層與第一導電層之前，形成覆於第 一導電層上的一硬遮罩；及

在形成覆於第一導電層上的第六介電層之前，移除該 硬遮罩。 3 9.如申請專利範圍第37項之方法，其中，形成第三介 電層係包含：沉積一旋塗介電質層。 40.如申請專利範圍第39項之方法，其中，沉積該旋塗 介電質層更包含：沉積該旋塗介電質以填充該溝槽，固化 該旋塗介電質，及自該溝槽移除已固化的旋塗介電質之一 上部分，保留覆蓋第二介電層的部分之一下部_分。 4 1 ·如申請專利範圍第37項之方法，其中，第二導電層 係包含：一或更多個導電層。 42. 如申請專利範圍第4 1項之方法，其中，第二導電層 之該一或更多個導電層係包含一多晶石夕層與一含有金屬層 其中至少一者。 43. 如申請專利範圍第37項之方法，其中，形成一第一 導電層作為一浮動閘極層更包含：延伸該浮動閘極層。 44. 如申請專利範圍第37項之方法，其中，第六介電層 27 1316745

係包令· ,, •一或更多個介電層。 .種積體電路元件，包含·· 一溝槽，其延伸至—基板内； 塞的Γ第—介電检塞，配置於該溝槽中，使得第一介電拾 、 上表面係位在於哕其柘的 ,* 王 電栓塞係包含一第二 下方’第-介 第-介電二電材料層’此層與插入於該基板與 介電材❹的末"弟…材枓層相接觸’而第二 且達到第-介電材料層的—上表面…，：方的溝惰中 層的末端和篦一人+ n ^弟—介電材料 #弟一；丨電材料層的上表 塞的上表!{料風了 6亥第一介電检 tun . ^ ，、第—介電材料是旋塗介電質，且第一八 电材枓是氮化物；及 乐一介 一第三介電材料之一第二 於第-介電栓塞的上表面上。電‘塞’配置於該溝槽中 -第範圍第45項之積體輪件，更包含： 材料層伟插I 其係内襯該溝槽之-部分，第四介電 層如插入於該基板與第—介 々 ^ 之間且係插入於第-介電栓 i的弟-介電材料層 47…東 的—部分與該基板之間。 •:申4專利範圍第45項之積 二介電材料係_高密度電毁材料。 心牛其中’第 其中 該 "48.如申請專利範圍第45項之積體電路元件 旋塗介電質係被退火。 电路兀件 其中，第 弟四 49.如申請專利範圍第45項之 二介電栓塞係通過形成於路-件 J工衣面上之. 28 1316745

層上之一第五介電層。 5〇·—種積體電路元件，包含： 溝槽，具有一第一部分與一第二部分，第 延伸至一基板内且於該基板的一上表面之下方，第15々係 係通過配置於該基板的上表面上之一穿隧介電層逝—$分 該穿隧介電層上之一導電層； θ耔配置於 —第一介電材料層，内襯該溝槽之第—部分. 一第一介電栓塞’部分填充該溝槽之第—部八 介電栓塞係包含一第二介電材料層與一二第一 筮-八中u ;丨電材料層， 币一 ·Μ电材料層係配置於内襯該溝槽之第—八， φ , , 口丨刀的弟一介 上；及 ^ 層上，且第三介電材料層係形成於第二介電材料層 一立、第四介電材料之-第二介電栓塞’填充該溝槽之第 二部^的—尚未填充部分，且配置於内襯該溝槽之第一部 为的弟-介電材料層上’配置於第一介電栓塞的一上表面 上’且填充該溝槽之第二部分。 一八I如申請專利範圍第5〇項之積體電路元件，”，第 一 '電^料係一氧化物，且第二介電材料係-氮化、物。 三介電：申請專利範圍第Μ項之積體電路元件，其中，第 — 電材料係一退火的旋塗介電材料。 四介5電I/請專利範圍第50項之積體電路元件，其中，第 、材料係一高密度電漿氧化物。 A如申請專利範圍帛5〇項之積體電路元件，其中，該 29 月日U替換頁 :^ί· 5· 1 姿

1316745 導電層係一多晶石夕層 5 5 · —種記憶體元件，包含： 一溝槽，具有一第一部分與一第二部分，第一部分係 延伸至一基板内且於該基板的一上表面之下方，第二部分 係通過配置於該基板的上表面上之一穿隧介電層與配置於 s亥穿隧介電層上之一多晶矽層； 一氧化物層’内襯該溝槽之第一部分； 一第一介電栓塞’部分填充該溝槽之第一部分’第一 電栓塞係包含一氮化物層與一退火的旋塗介電材料層， 該氮化物層係配置於内襯該溝槽之第一部分的該氧化物層 上，且該退火的旋塗介電材料層係形成於該氮化物層上； 及 ， 一兩密度電漿氧化物之一第二介電栓塞，填充該溝槽 之第一部分的-尚未填充部分，且配置於内襯該溝槽之^ 部分的氧化物層Ji ’配置於第一介電栓塞的一 上’且填充該溝槽之第二部分。 56.—種記憶體元件，包含： 作為 之間 一記憶體單元陣列，形成於一基板上；及 -溝槽’位於該記憶體單元陣列之内：該溝槽 防止外來的電流透過該美拓 ……A 通於該等跡 ，S亥溝槽係包含： 用以 單元 一第一部分與一第二部分 内且於該基板的一上表面之下 5玄基板的上表面上之~穿隨介 第一部分係延伸至該基板 方，第-^ 〜°卩分係通過配置於 電層與g? ® ' -置於該穿隨介電層 30 1316745 上之一導電層； 一第一介電材料層，内襯該溝槽之第一部分； 一第一介電栓塞，部分填充該溝槽之第一部分，

第 介電栓塞係包含一第二介電材料層與一第三介電材料層， 第二介電材料層係配置於内襯該溝槽之第一部分的第一介 電材料層上，第三介電材料層係形成於第二介電材料層 上；及

一第四介電材料之一第二介電栓塞，填充該溝槽之第 一部分的一尚未填充部分、且配置於内襯該溝槽之第一部 分的第一介電材料層上、配置於第一介電栓塞的一上表面 上、且填充該溝槽之第二部分。 57.如申請專利範圍第56項之記憶體元件，其中，第一 介電材料係一氧化物，且第二介電材料係一氮化物。 5 8.如申請專利範圍第57項之記憶體元件，其中，第三 介電材料係一退火的旋塗介電材料。

59. 如申請專利範圍第58項之記憶體元件，其中，第四 介電材料係一高密度電漿氧化物。 60. 如申請專利範圍第59項之記憶體元件，其中，該導 電層係一多晶石夕層。 6 1. —種浮動閘極記憶體元件，包含： 一穿隧介電層，形成於該記憶體元件之一基板的一上 表面上 一浮動閘極層，形成於該穿隧介電層上； 一閘間介電層，形成於該浮動閘極層上； 31 ^16745 Si —控制閘極層，π + —i二入 成於該閘間介電層上； 内， 内； 弟—"電層，配 第二介带 配置於延伸至該基板内的一溝槽之 1 "电層传 ' 於该基板的一部分上且於該溝槽之 介電>，y ㈢’形成於該溝槽之内且於第 甘山 —部分上，其 〜U且π吊二力、電層的 電材料者；’、中，第四介電層係不同於第三介電層之一介 —第五介雷Μ , 电層，形成於該溝槽之内且於第四介電岸 ’第五介電爲曰 "iT'填充該溝槽的一部分，俾使第五介電声 的-上表：：位於該基板的上表面之下方；及 電曰 —第六介電層，形成於該溝槽之内且於第五介電層 表面上及於第三介電層的另一部分上。 曰 中’ 如:請專利範圍S 61項之浮動閉極記憶體元件，其 物第一 ；1電材料係一氧化物，且第四介電材料係一氮化 ，如申請專利範圍》62項之浮動問極記憶體元件，其 第五介電材料係一退火的旋塗介電材料。 孓如申請專利範圍冑63 ,員之浮動開極記憶體元件，其 ，第四介電材料係一高密度電漿氧化物。 /、 认如巾請專利範圍第61項之浮動閑極記憶體元件，盆 中，該閘間介電層係包含：一或更多個介電層。 〃 队如申請專利範圍第6丨項之浮動閉極記憶體元件，其 ，该控制閘極層係包含：一或更多個導電層。 67·如申請專利範圍第61項之浮動閉極記憶體元件，其

1316745 中，該浮動閘極層係多晶矽。 十一、圖式： 如次頁

'1316745 年月日修正替換頁 〇η Ά. ' ^ 七、指定代表圖： (一） 本案指定代表圖為：第（2 E )圖。 (二) 本代表圖之元件符號簡單說明： 200 :基板 202 :第一介電層 204 :導電層 206 :遮罩層 2 1 0 :溝槽 _ 2 1 2 :硬遮罩層 220 :第四介電層 230 :第五介電層 - 232 :第一介電栓塞 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式: (無） 4 4