KR20070057844A - 금속층을 갖는 반도체 디바이스를 형성하는 방법 - Google Patents

금속층을 갖는 반도체 디바이스를 형성하는 방법 Download PDF

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Abstract

금속층(24)이 금속 산화물(14)위에 형성되고, 금속 산화물은 반도체 기판(12)위에 형성된다. 금속층에 대한 소정의 중요 치수(critical dimension)가 결정된다. 금속 산화물에 금속층을 에칭 다운하고 금속층의 측벽에 풋팅(footing)(26)을 형성하기 위해 제1 에칭이 수행된다. 소정의 중요 치수를 목표로 정하기 위해 풋팅을 제거하기 위한 제2 에칭이 수행되고, 제2 에칭은 금속 산화물에 대해 선택적이다. 일 실시예에서, 금속층위에 도전층(22)이 형성된다. 도전층의 대부분은 금속층과 접하는 부분을 남겨둔 채 에칭될 수 있다. 다음에, 금속층과 접하는 남겨진 부분은 금속층에 선택적인 케미스트리(chemistry)를 이용하여 에칭될 수 있다.
케미스트리, 금속층, 도전층, NMOS, 금속 산화물, 반도체 기판

Description

금속층을 갖는 반도체 디바이스를 형성하는 방법{METHOD OF FORMING A SEMICONDUCTOR DEVICE HAVING A METAL LAYER}
본 발명은 일반적으로 반도체 디바이스, 특히, 금속층을 형성하는 것에 관한 것이다.
전형적으로, 폴리실리콘은 게이트 전극을 위해 이용되고, 복수 단계의 공정을 이용하여 패턴화된다. 복수 단계의 공정에서, 제1 이방성 에칭 단계는 폴리실리콘의 제1 부분을 신속하게 제거한다. 다음에, 하부 유전층에 선택적인 에칭은 폴리실리콘의 제2 부분을 제거한다. 이러한 에칭은 폴리실리콘의 제2 부분에 대해 테이퍼드(tapered) 측벽 프로파일을 형성하는 결과를 가져온다. 웨이퍼상에 남겨진 테이퍼링 및 실리콘 스트링거(stringer)를 제거하기 위해, 제3 에칭이 수행된다. HBr, CF4, Cl2, He/O2, 및 O2와 같은 몇몇 가스가 전형적으로 이용된다.
반도체 산업이 고-성능 디바이스로 나아감에 따라, 폴리실리콘 공핍(depletion)은 문제가 되고 최소화되거나 제거될 필요가 있다. 이러한 필요성을 해결할 수 있는 하나의 방식은 금속 제어 전극을 이용하는 것이다. 그러나, 폴리실리콘에 대해 이용되는 케미스트리는, 임의의 하부 게이트 유전층을 저 지(stopping on)하는 동안 금속 제어 전극을 에칭하는데 충분히 작용하지 않는다. 따라서, 금속 제어 전극을 에칭하기 위한 공정, 특히, 금속 산화물위의 금속 제어 전극을 에칭하기 위한 공정이 필요하게 된다.
본 발명은 일례로서 설명되고, 부가된 도면에 의해 제한되는 것은 아니며, 여기서 동일한 참조 부호는 동일한 엘리먼트를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 기판, 유전층, 금속층, 선택적 도전층 및 마스크를 갖는 반도체 디바이스의 부분 단면도를 도시한다.
도 2는 본 발명의 실시예에 따라 도전층의 일부를 패터닝한 후의 도 1의 반도체 디바이스를 도시한다.
도 3은 본 발명의 실시예에 따라 도전층의 다른 부분을 패터닝한 후의 도 2의 반도체 디바이스를 도시한다.
도 4는 본 발명의 실시예에 따라 금속층을 에칭하기 위해 제1 에칭을 수행한 후의 도 3의 반도체 디바이스를 도시한다.
도 5는 본 발명의 실시예에 따라 풋팅을 제거하기 위한 제2 에칭을 수행한 후의 도 4의 반도체 디바이스를 도시한다.
도 6은 본 발명의 실시예에 따라 유전층을 에칭한 후의 도 5의 반도체 디바이스를 도시한다.
당업자는 도면내의 엘리먼트는 단순화 및 명확화를 위해 도시되었으며 반드시 그 척도에 따라 도시된 것은 아니라는 것을 알아야 한다. 예컨대, 도면의 몇몇 엘리먼트의 치수는 본 발명의 실시예의 이해를 돕기 위해 다른 엘리먼트에 비해 과장될 수 있다.
도 1-6에 도시된 공정은 금속층을 갖는 게이트 스택(stack)을 형성하기 위한 플로우를 도시한다. 금속층은 완전 공핍형 반도체-온-절연체(FDSOI) 기판, 2중 금속 게이트 구조, finFET 금속 게이트 구조, 평면 2중 게이트 구조등 및 이들의 조합상의 게이트 구조의 일부가 될 수 있다.
금속층은 2 단계의 공정을 이용하여 에칭된다. 제1 단계에서 유전층위의 금속층의 대부분은 제거된다. 제2 단계는 금속층의 바닥의 중요 치수(CD)를 제어가능하게 설정하고 금속 스트링거를 제거한다. 예컨대, 일 실시예에서, 금속층이 TaSiN이고, 유전층이 HfO2인 곳에는, TaSiN을 에칭하기 위해 플루오르계 에칭이 제1 단계에서 이용된다. 이것은 HfO2에 양호한 선택성을 제공하고, 측벽 잔여물을 감소시키지만, TaSiN 프로파일내에 테이퍼(예컨대, 풋팅)를 유발한다. 제2 단계에서, 염소계 에칭은 측벽 테이퍼를 제어가능하게 제거하고, HfO2-TaSiN 계면에서의 TaSiN의 CD가 소정 범위내의 CD에 들어가거나 소정의 CD에 부합하도록 설정함으로써 에칭을 완료한다. 일 실시예에서, 폴리실리콘이 될 수 있는, 도전층이 형성되고 금속층을 패터닝하기 전에 패턴화된다. 일 실시예에서, 폴리실리콘층을 패턴화하기 위해 3단계의 접근법이 이용된다. 이 3단계의 접근법은 주 에칭, 소프트 에칭 랜딩, 오버 에칭(over etch)을 수행하는 것을 포함한다. 대조적으로, 금속층에 대한 2 단계의 에칭은 이러한 3개 모두를 포함하지 않고, 제1 단계로서 조합된 주 에칭 및 소프트 랜딩 에칭과 제2 단계로서 오버 에칭으로 보여질 수 있는 것을 포함한다. 조합된 금속 및 소프트 랜딩 에칭으로 인해, 테이퍼를 유발하고 하부 유전층에 대해 양호한 선택성을 갖는 소프트 랜딩 에칭 이전에 하부 유전층에 양호하지 않은 선택성으로 금속층에 대한 벌크(bulk) 에칭은 하지 않는다. 대신에, 조합된 금속 및 소프트 랜딩 에칭동안 측벽은 테이퍼링된다. 제2 에칭(오버 에칭)은 다음에 테이퍼링을 감소시키고 층의 중요 치수(CD)를 제어하는데 이용된다.
여기 개시된 에칭 공정은 습식 또는 건식 에칭이 될 수 있고, 건식 에칭이면, RIE(반응성 이온 에칭)와 같이, 순수하게 화학적, 순수하게 물리적, 또는 이 둘의 조합이 된다. 개시된 실시예에서, 모든 에칭은 건식 RIE 에칭인데, 그 이유는 건식 에칭이 순수하게 화학적 및 순수하게 물리적인 공정 모두에서 이점을 가져서 더 선호되기 때문이다. 도면과 관련하여 설명된 실시예에서, Applied Materials Centura 5200 DPS(decoupled plasma source) 툴이 이용되지만, 다른 툴도 이용될 수 있다. DPS 툴에 대해서는, 독립적인 바이어스 전력 제어로 유도적으로 결합된 소스가 선호되는데, 그 이유는 이러한 툴은 RIE 에칭동안 소스 및 바이어스 전력을 독립적으로 변화시킴으로써 형성되는 플라즈마를 독립적으로 제어할 수 있는 능력을 오퍼레이터에게 주기 때문이다. 이러한 제어는 다른 동작 모드보다 더 곧은 프로파일 및 더 양호한 중요 치수(CD) 제어를 제공한다. 당업자는 다른 툴, 특히 다른 제조업자에 의해 제조된 툴이 이용되면, 셋팅은 여기 개시된 것과는 달라질 수 있다는 것을 알아야 한다. 더 구체적으로, 셀프-바이어스 및 어플 라이드 바이어스(applied bias)의 양은 이용되는 툴 및 모드에 기초하여 변경될 수 있다. 도면 및 관련 설명으로부터 공정에 대해 더 잘 이해할 수 있다.
논의된 케미컬의 전체 양은 이에 대해 언급이 없거나 여기서 명백히 기술되든지 간에 200mm에 대한 것이다. 당업자는 이 양이 300mm 웨이퍼에 대해서는 2배와 같이 변화될 수 있다는 것을 알아야 한다. 또한, 이 양은 툴 및 이용되는 재료와 같은 여러 팩터에 따라 변할 수 있다.
반도체 기판(12), 유전층(14), 금속층(16), (선택적) 도전층(18), 및 마스크(20)를 구비하는 반도체 디바이스(10)의 일부가 도 1에 도시된다. 반도체 기판(12)은, 임의의 반도체 재료, 또는 갈륨 비소(GaAs), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 반도체-온-절연체(SOI)(예컨대, 완전 공핍 SOI(FDSOI), 실리콘-온-절연체, 등), 실리콘(Si), 질화 갈륨(GaN), 인화 인듐(InP) 등과 같은 재료의 조합 및 전술한 재료의 조합이 될 수 있다.
양호한 실시예에서, 유전층(14)은 고 유전율(hi-k) 유전체 또는 적어도 재료 중 하나가 hi-k유전체인 재료의 조합이다. 여기서 이용된 바와 같이, hi-k 재료는, 실리콘 이산화물보다 큰 유전율(k), 특히, 화학식대로의(stoichiometric) 실리콘 질화물보다 큰 유전율을 갖는 재료이다. 하프늄 산화물, 지르코늄 산화물등 그리고 이들의 조합과 같은 임의의 hi-k 유전체도 이용될 수 있다. 일 실시예에서, 유전층(14)은 실리콘 이산화물등을 포함한다. 예컨대, 유전층(14)은 본래 실리콘 이산화물일 수 있는, 실리콘 이산화물의 하부층을 갖는 하프늄 산화물이 될 수 있다.
금속층(16)은 반도체 디바이스(10)의 제어(예컨대, 게이트) 전극의 적어도 일부를 형성하고, 도전층(18)이 존재하지 않으면 전체 제어 전극이 될 수 있다. 일 실시예에서, 금속층(16)은 대략 200옹스트롬의 TaSiN 또는 TiN이다. 금속층(16)이 게이트 유전층(14)과 접촉하기 때문에, 금속층(16)를 위해 선택된 재료는 반도체 디바이스(10)의 일함수(work function)를 설정한다. 일 실시예에서, 금속층(16)은 금속 질화물을 포함하고, 일 실시예에서, 금속층(16)은 금속 실리콘 질화물을 포함한다.
도전층(18)은 선택적이다. 도전층(18)은 존재할 수 있고, 금속층(16)과 결합된 제어 전극의 일부를 형성할 수 있다. 일 실시예에서, 도전층(18)은 실리콘(예컨대, 폴리실리콘, 비결정 실리콘, 또는 비결정 실리콘 게르마늄) 또는 금속 또는 도전성 산화물과 같은 다른 도전성 재료를 포함한다. 도전층(18)이 상호접속 형성과 같은 후속 공정에 존재하도록 하는 것이 바람직할 수 있다. 일 실시예에서, 도전층(18)은 폴리실리콘이고, 폴리실리콘 게이트 전극과 부합되는 후속 공정이 이용될 수 있다. 이것은 비용 및 새로운 공정을 개발하고 이를 적합하게 하는 시간을 없앨 수 있다. 따라서, 도면에 도시된 실시예의 목적을 위해, 도전층(18)은 존재하고 폴리실리콘이 된다. 그러나, 다른 실시예는 도전층(18)에 대한 다른 재료를 이용할 수 있고 도전층(18)을 전혀 이용하지 않을 수 있다.
다른 실시예에서, 동일한 기판상에 NMOS 및 PMOS 금속 게이트 트랜지스터를 집적하기 용이하게 하기 위해 도전층(18)이 금속층(16)이 되는 것도 바람직하다. 트랜지스터 유형 중 하나는 제어 전극으로서 도전층(18)만을 가질 수 있고, 다른 트랜지스터 유형은 제어 전극으로서, 금속층(16) 및 도전층(18) 모두를 가질 수 있다. 이것은 NMOS 및 PMOS 금속 게이트 트랜지스터의 집적이 요망되는 실시예에 대한 공정을 간단하게 한다.
마스크(20)는 스핀-온(spin-on) ARC위의 포토레지스트와 같은 임의의 적절한 마스크가 될 수 있다. TEOS(tetraethylorthosilane) 또는 실리콘 질화물과 같은 희생 유전체(sacrificial dielectric)를 포함하는 하드마스크도 또한 마스크(20)에 이용될 수 있다. 예컨대, 마스크는 도 1에 도시된 형상으로 패턴화된 포토레지스트층이 될 수 있다. 당업자는 마스크, 특히 포토레지스트 마스크를 어떻게 형성하고 패턴화하는지 안다. 도전층(18)이 존재하지 않으면, 다음에 마스크(20)는 금속층(16)의 에칭동안 금속층(16)을 보호하기 위해 도전층(18)이 존재하는 상황보다 더 두꺼워야 하는데 그 이유는 금속층(16)은 제어 전극을 형성하기 위해 증가된 두께 요구를 갖기 때문이다.
도 2에 도시된 바와 같이, 마스크(20)는 도전층(18)이 존재하면 도전층(18)을 패턴화하는데 이용된다. 양호한 실시예에서, 부분적으로 패턴화된 도전층(19)을 형성하기 위해 제1 에칭이 수행되고, 이것은 벌크부(17) 및 잔여부(15)를 갖는다. 벌크부(17)는 잔여부(15)보다 큰 두께를 갖는다. 부분적으로 패턴화된 도전층(19)은 도전층(18)의 제1 또는 벌크부를 패터닝하여 형성된다. 제1 에칭이 신속하게 수행되어 대량 또는 도전층의 대부분이 신속하게 에칭되고, 이에 따라 공정 처리량을 증가시킨다. 잔여부(15)는 제1 에칭 공정 동안 상당히 에칭되지는 않는 다. 도전층(18)이 폴리실리콘이면, 대략 100sccm의 HBr, 대략 25sccm의 CF4 및 대략 60sccm의 Cl2 를 갖는 플라즈마를 이용하여 제1 에칭이 수행될 수 있다. HBr에 Cl2 를 더한 전체 가스 플로우는 공정동안 측벽 패시번트(sidewall passivant)의 양을 변경하기 위해 변하는 Cl2 에 대한 HBr의 비에 따라 고정될 수 있다. 일 실시예에서, 120:40으로부터 40:120 까지의 HBr:Cl2 의 비가 이용된다. 또한, HBr에 Cl2 를 더한 전체 가스 플로우는 챔버내에서 가스 잔여 시간에 영향을 주도록 변할 수 있다. 일 실시예에서, 대략 0 내지 50sccm의 CF4 가스가 이용된다. CF4 는 상이한 도핑 레벨로 실리콘 구조 사이에서 에칭 레이트에서의 차이를 다루는데 이용될 수 있다. 또한, 일 실시예에서 He에 30% O2가 혼합된 대략 16sccm의 He/O2가 피쳐(feature) 농도 의존성을 포함하는 패시번트 형성을 제어하기 위해 존재할 수 있다. 일 실시예에서, 대략 0 내지 30sccm의 He/O2 가 이용될 수 있다. HBr은 측벽 폴리머를 생성하는 폴리실리콘을 물리적으로 에칭하고, Cl2 는 이방성으로 에칭하고, CF4 도 또한 이방성으로 에칭하고 급속 에칭 레이트로 폴리실리콘을 에칭하기 때문에 HBr, CF4, 및 Cl2 가 바람직하다. 그러나, 특히, 상이한 재료가 이용된다면, 임의의 다른 플루오르 또는 염소 케미스트리와 같은 임의의 다른 적절한 케미스트리도 이용될 수 있다. 또한, 대략 75 내지 100와트의 고 바이어스 전력이 에 칭 속도를 증가시키기 위해 이용될 수 있다. 일 실시예에서, 이러한 에칭 공정에 대한 소스 전력과 여기 개시된 모든 에칭 공정에서는, 필요한 바와 같은 이온 농도를 증가시키는데 이용되는 더 높은 소스 전력으로 대략 200 내지 1200와트가 될 수 있다.
주 에칭으로 명칭될 수 있는, 제1 에칭이 수행된 후에, 도 3에 도시된 바와 같이, 제2 에칭 또는 소프트 랜딩 에칭이 잔여부(15)를 패턴화하고 패턴화된 도전층 또는 최상부 전극(22)을 형성하며, 금속층(16)을 노출시키기 위해 수행될 수 있다. 제2 에칭은 하부 금속층(16)의 손상을 방지하기 위해 제1 에칭보다 더 느린 에칭 레이트를 갖는다. 주 에칭에 비해 제2 에칭 단계에 대한 에칭 레이트를 감소시키기 위해, 폴리실리콘을 신속하게 에칭하는 Cl2 및 CF4 는 이용되지 않고 바이어스 전력은 감소된다. 일 실시예에서, 바이어스 전력은 대략 10-30와트이다. 일 실시예에서, 대략 50 내지 200sccm, 또는 더 구체적으로 대략 100sccm의 HBr 및 대략 0 내지 20sccm, 또는 더 구체적으로 대략 6sccm의 He/O2 가 플라즈마에서 이용되지만, 임의의 다른 적절한 케미스트리도 이용될 수 있다. 예컨대, 적은 양의 Cl2가 실리콘 프로파일 및 피쳐 로딩(feature loading)을 제어하도록 부가될 수 있다. HBr은 패턴화된 도전층(22)의 측벽의 새롭게 형성된 부분을 따라 측벽 폴리머를 생성하는 폴리실리콘을 물리적으로 에칭한다. 따라서, 주 에칭 및 소프트 랜딩 에칭 모두로부터 패턴화된 도전층(22)의 측벽은 그 위에 형성된 폴리머를 갖는다. 패턴화된 도전층상의 측벽 폴리머의 존재는, 후속적으로 금속층(16)을 에칭하기 위해 이용되는 케미스트리를 에칭하는 것으로부터 패턴화된 도전층을 보호하는데 바람직하다. He/O2 는 패시번트 형성을 제어하고, 몇몇 실시예에서는 매우 얇은 산화물의 하부층을 통한 주입을 위해 산소 소스를 제공한다. 주입을 통한 부가적인 산화물의 형성은 하부 재료에 대한 에칭 공정의 유효 선택도를 증가시키고, 하부 재료의 표면에 피팅(pitting)을 방지한다. 그러나, 이러한 제2 피쳐는, 더 큰 고유 에칭 선택도로 인해 HfO2 와 같은, 충분하게 두꺼운 금속 산화물에 대해서는 이용되지 않을 수 있다. 또한, 몇몇 애플리케이션에서 이용되는 동안, 산소 주입은 통상적으로 증가된 소스/드레인 실리콘 리세스로 인해 바람직하지 않다.
제2 또는 소프트 랜딩 에칭후에, 오버 에칭으로 명칭되는 제3 에칭이, 금속층(16)상에 잔류(도시되지 않음)할 수 있는 도전층(18)의 임의의 부분을 제거하기 위해 양호하게 수행될 수 있다. 오버 에칭은 금속층(16)의 피팅을 방지하기 위해 고안되었고, 따라서 금속층(16)의 인테그리티(integrity)는 손상되지 않는다. 일 실시예에서, 오버 에칭은 대략 0 내지 20sccm, 또는 더 구체적으로 대략 8sccm의 He/O2 및 대략 50 내지 200sccm, 또는 더 구체적으로 대략 100sccm의 HBr을 갖는 케미스트리로 플라즈마를 이용하여 수행된다. 일 실시예에서, 대략 50 내지 1509 와트, 또는 더 구체적으로 대략 90와트의 바이어스 전력이 이용된다. 오버 에칭 단계의 압력은 제1 및 제2 에칭에 비해 더 증가될 수 있어 에칭은 더 등방성이 된다. 예컨대, 소프트 랜딩 에칭이 대략 4 내지 35mT, 또는 더 구체적으로 25mT의 압력을 갖는 반면, 오버 에칭은 대략 35 내지 70mT, 또는 더 구체적으로 65mT의 챔버 압력 을 가질 수 있다.
(선택적인) 최상부 전극(22)을 형성하기 위해 도전층(18)을 패터닝한 후에, 2 단계의 에칭 공정을 이용하여 금속층(16)이 에칭되고, 여기서 패턴화된 도전층(22) 또는 마스크(20)는 마스크로서 이용된다. 금속층(16)은 유전층(14)과 직접 접촉하고, 따라서 에칭동안, 금속층(16)에 대한 에칭 공정은 유전층(14)을 손상하지 않도록 주의해야 한다. 도 4에 도시된 바와 같이, 제1 에칭 단계는 패턴화된 금속층(24)의 측벽을 따라 형성된 풋팅(26)이 형성되는 결과를 가져온다. 일 실시예에서, 풋팅(26)은 패턴화된 금속층(24)의 바닥부에 형성되고 유전층(14)과 접한다. 금속층(16)을 패턴화하고, 패턴화된 금속층(16) 및 풋팅(26)을 형성하기 위해, 플루오르(F)를 포함하는 케미스트리가 이용된다. 일 실시예에서, 케미스트리는 200mm의 웨이퍼에 대해 대략 25 내지 250sccm의 CF4를 포함한다. 당업자는 챔버가 그 크기가 더 크고 CF4의 양이 대략 2배가 되기 때문에 300mm 웨이퍼에 대해서도 알 수 있다. 따라서, 300mm 웨이퍼에 대해서는 50 내지 500sccm의 CF4가 이용될 수 있다. 플루오르가 이용되는 것이 바람직한데, 그 이유는 유전층(16)이 HfO2 이면 플루오르가 하부 유전층(16)에 대해 고 선택도를 갖기 때문이다. 또한, 플루오르는 Cl2 를 이용하는 경우보다 측벽 잔여물을 덜 생성한다. 또한, 플루오르는 원하는 풋팅(26)을 생성한다. 플루오르가 폴리실리콘을 에칭함에도 불구하고, 종래의 폴리실리콘 에칭 단계는, 도전층(18)이 존재하고 폴리실리콘이면 부가적인 측벽 에 칭을 방지하기 위해 패턴화된 도전층(22)의 측벽을 따라 패시베이션을 생성한다. 또한, 염소의 존재는, 패턴화된 도전층(22)이 폴리실리콘이고 금속층(16)이 TaSiN이면 패턴화된 도전층(22)의 측벽을 보호하는데 도움을 주는데, 그 이유는 염소가 TaSiN과 반응하여 폴리실리콘의 측벽상에 잔여물을 두는 휘발성 종(species)을 생성하기 때문이다. 일 실시예에서, 질소 또는 다른 희석제가 원한다면 에칭 레이트를 낮추기 위해 케미스트리에 부가될 수 있다.
에칭의 이방성을 제어하는 것이 바람직하기 때문에 Ar과 같은 비활성 가스가 챔버내에 도입되어 소정의 압력을 유지한 채 플루오르 함유 케미스트리를 희석할 수 있다. 일 실시예에서, 압력은 대략 3 내지 10mT이다. 일 실시예에서, 비활성 가스의 양은 전체 가스 플로우의 기껏해야 대략 50% 정도이다. 따라서, 일 실시예에서, 비활성 가스의 양은 플루오르 함유 케미스트리의 양과 대략 동일하다. 다른 실시예에서, 비활성 가스가 존재하지 않을 수 있다.
일 실시예에서, 소스 전력은 대략 200 내지 1000 와트이다. 에칭은 일정시각에서의 에칭이거나 종료점 제어를 이용하여 수행될 수 있다. 일 실시예에서, 2 단계 에칭 공정의 제1 에칭은 대략 20초이다.
풋팅(26)을 형성한 후에, 이들은 제2 에칭을 이용하여 제거되고 도 5에 도시된 바와 같이 단지 패턴화된 금속층(24)만이 남는다. 패턴화된 금속층(24)은 최상부 제어 전극(22)이 존재하면 바닥 제어 전극이고, 최상부 제어 전극(22)이 존재하지 않으면, 패턴화된 금속층(24)은 제어(예컨대 게이트) 전극이다. 에칭은 풋팅(26)을 제거하고, 소정의 CD를 얻고, 존재한다면, 금속 스트링거와 같은 웨이퍼 상의 임의의 다른 잔류물을 제거한다. 선택된 케미스트리는 하부 유전층에 대해 충분하게 선택적일 필요가 있다. 금속층의 벌크가 이미 제거되었기 때문에, 다량의 금속층이 예컨대, 단일 단계 금속 에칭에서와 같이 에칭될 필요가 있다면, 케미스트리는 유전층에 대해 덜 선택적일 수 있다.
풋팅(26)을 제거하기 위해, 염소(Cl)를 포함하는 케미스트리가 이용된다. 일 실시예에서, 케미스트리는 200mm웨이퍼에 대해 대략 20 내지 150sccm의 Cl2를 포함한다. 당업자는 챔버가 그 크기가 더 크고 Cl2의 양이 대략 2배가 되기 때문에 300mm 웨이퍼에 대해서도 알 수 있다. 따라서, 300mm 웨이퍼에 대해서는 40 내지 300sccm의 Cl2가 이용될 수 있다. 염소는 금속 및 폴리실리콘의 측벽을 따라 비휘발성 잔여물을 형성할 수 있지만, 제2 에칭은 염소에 대해 금속 스택을 노출시키는 양을 제한할 만큼 짧아서, 염소를 통해 바람직한 결과를 얻을 수 있다. 일 실시예에서, 제2 에칭 기간은 대략 8초이다.
에칭 블록으로 작용함으로써 에칭 레이트를 제어하는 것을 돕도록 염소 함유 가스를 희석화하기 위해 HBr이 제2 에칭에 부가될 수 있다. 일 실시예에서, HBr의 양은 전체 가스 플로우의 대략 0 내지 기껏해야 대략 50% 정도이다. 따라서, 일 실시예에서, HBr은 염소 함유 케미스트리의 양과 대략 동일하다.
일 실시예에서, 소스 전력은 대략 200 내지 1000와트이다. 양호하게는, 제2 에칭은 그것이 클린업(clean-up) 단계이므로 일정시각에서의 에칭이다. 일 실시예에서, 제2 에칭은 제1 에칭보다 그 시간이 짧다. 일 실시예에서, 압력은 대략 3 내지 10mT이다.
또한, 바이어스 전력은 낮아야 한다. 바이어스 전력이 낮아질수록 에칭되는 층의 측벽상에 잔여물이 덜 형성된다. 이러한 두개의 공정은 낮은 바이어스 전력을 갖는데, 그 이유는 금속층의 에칭동안 금속층의 측벽상에 잔여물이 형성되는 것을 방지하는 것이 바람직하고, 잔여물을 제거하기 위한 클린업 공정이 금속층에 손상을 줄 수 있기 때문이다. 제2 에칭에 대한 바이어스 전력은 제1 공정에서 이용된 바이어스 전력보다 크거나, 작거나 동일할 수 있다. 일 실시예에서, 바이어스 전력은 대략 30와트 이하이어야 한다. 낮은 바이어스 전력은, 여분의 측벽 거칠음(roughness)을 남기지 않고, 하부 유전층(14)에 손상을 주지 않고 에칭이 수행될 수 있도록 충분한 물리적인 스퍼터링을 제공한다. 바이어스 전력은 유전층(14)을 통해 기판으로 산소가 주입되는 것을 유발할 정도로 크면 안되는데, 그 이유는 이것이 소스/드레인 형성을 위해 반도체 기판(12)의 후속적인 에칭동안 산화물이 제거될 때 소스/드레인 리세스의 증가를 가져올 수 있기 때문이다.
풋팅을 제거한 후에, 유전층(14)은 도 6에 도시된 바와 같이 패턴화되어 패턴화된 유전층(25)을 형성하고, 이것은 반도체 디바이스의 유전층으로서 작용하게 되며, 이는 일 실시예에서 트랜지스터가 된다. 따라서, 패턴화된 유전층(25)은 게이트 유전층으로서 작용할 수 있다. 마스크(20), 패턴화된 최상부 전극(22) 또는 패턴화된 금속층(24)을 포함하는 스택이 마스크로 이용된다. 스택내의 재료에 선택적이고 유전층(14)을 에칭하는 임의의 케미스트리가 이용될 수 있다. 예컨대, HF 습식 케미스트리가 SiO2를 제거하는데 이용될 수 있고, 적합하게 튜닝된 Cl2-O2 건식 케미스트리 또는 고온, 비-플라즈마 Cl2 공정이 HfO2 에 이용될 수 있다.
패턴화된 유전층(14)을 형성한 후에, 당업자에게 공지되어 있는 그 이상의 공정이 수행된다. 후속 단계는 공지되어 있고, 이들에 대한 이해는 특허청구범위에 개시된 본 발명의 이해에 필수적인 것은 아니므로, 이러한 공정은 단지 간략하게 기술된다. 패턴화된 유전층(14)을 형성한 후에, 마스크(20)가 제거된다. (선택적으로, 패턴화된 도전층(22)의 노출 표면, 또는, 존재한다면, 도전층(18)이 존재하지 않는 경우 패턴화된 금속층(24)을 보호할 필요가 없으면, 도전층(18)을 패터닝한 후에 임의의 시간에 마스크(20)가 제거될 수 있다. 또한, 도면에는 도시되지 않았지만, 마스크(20)는 더 작은 CD를 갖는 제어 전극을 생성하도록 수평으로 트리밍될 수 있다. 또한, 마스크(20)는 에칭 공정동안 부식을 겪을 수 있다.) 후속 공정은 또한 반도체 기판(12)내부 또는 그 위에 소스/드레인 영역을 형성하고, 컨택트를 형성하고, 반도체 디바이스(10)를 다른 반도체 디바이스에 연결하는 상호 접속을 형성하는 것을 포함한다. 또한, 유전층은 상호 접속사이에 형성되어 필요하다면, 상호 접속을 다른 피쳐와 분리한다. 당업자에게 알려진 임의의 다른 부가적인 공정이 수행될 수 있다.
이제, 금속 제어 전극, 특히, 금속 산화물위의 금속 제어 전극을 패터닝하기 위한 방법이 제공되었음을 알 수 있다. 게이트 CD 및 프로파일 제어는 전술한 2 단계의 공정을 이용할 때 금속층에 대해 개선된다. 또한, 다음의 장점, 즉, 측벽 잔여물이 감소되고, 금속 산화물에 대해 더 양호한 선택도를 갖는 공정이 이용될 수 있다는 장점이 얻어질 수 있다.
전술한 설명에서, 본 발명은 특정 실시예를 참조하여 기술되었다. 그러나, 당업자는 다양한 변경 및 수정이 이하의 특허청구범위에 개시된 본 발명의 사상을 벗어남이 없이 구현될 수 있다는 것을 알 수 있다. 따라서, 명세서 및 도면은 제한적이라기보다는 예시적인 것으로 간주되어야 하며, 이러한 모든 수정은 본 발명의 범주내에 포함되도록 의도된다. 장점, 다른 장점들, 및 문제에 대한 해결책은 위에서 특정 실시예에 따라 기술되었다. 그러나, 더 잘 알 수 있게 되는 임의의 장점, 이점, 또는 해결책에 따른 다른 장점, 이점, 문제에 대한 해결책, 및 임의의 엘리먼트는 임의의 또는 모든 특허청구범위에 대해 중요하고, 필수적이거나 근본적인 특징 또는 엘리먼트로서 해석되어서는 안된다.
게다가, 명세서 및 특허청구범위내의, 용어, "전", "후", "최상부", "바닥", "위에", "아래에"등은 단지 설명을 위해 사용되었으며 반드이 영구적인 위치 관계를 나타내는 것은 아니다. 이렇게 이용된 용어는 적절한 환경에서 상호교환가능하고, 여기 개시된 본 발명의 실시예는 예컨대, 그렇게 도시된 것 또는 그렇지 않으면 여기 개시된 것과 다른 방위에서 동작할 수 있다는 것을 알 수 있다. 여기서 이용된 용어, "포함하는", "포함", 또는 임의의 다른 변형은 비 배타적인 포함을 커버하도록 의도되고, 엘리먼트의 리스트를 포함하는 공정, 방법, 아티클, 또는 장치는 이들 엘리먼트만을 포함하는 것은 아니며, 여기 명백하게 열거되지 않거나 이러한 공정, 방법, 아티클, 장치에 내재되지 않은 다른 엘리먼트도 포함할 수 있다. 여기 이용된 용어 "a" 또는 "an"는 하나 또는 그 이상으로 정의된다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계와,
    상기 반도체 기판위에 유전층을 형성하는 단계와,
    상기 유전층위에 금속층을 형성하는 단계와,
    제1 케미스트리(chemistry) 및 대략 30와트(Watt) 미만의 바이어스 전력으로 상기 금속층을 에칭하는 단계와 - 상기 제1 케미스트리는 플루오르를 포함함 -,
    제2 케미스트리로 상기 금속층을 에칭하는 단계 - 상기 제2 케미스트리는 염소(chlorine)를 포함함 - 를 포함하는 방법.
  2. 제1항에 있어서,
    상기 바이어스 전력은 대략 25와트 이하인 방법.
  3. 제1항에 있어서,
    상기 금속층위에 도전층을 형성하는 단계와,
    상기 도전층의 벌크(bulk)를 에칭하고, 상기 금속층과 접촉하는 부분을 남겨두는 단계와,
    상기 금속층에 선택적인 케미스트리를 이용하여 상기 부분을 에칭하는 단계를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 도전층은 실리콘을 포함하는 방법.
  5. 제1항에 있어서,
    플루오르를 포함하는 상기 케미스트리는 염소가 결핍된 방법.
  6. 제1항에 있어서,
    상기 반도체 기판은 반도체-온-절연체(SOI)를 포함하는 방법.
  7. 제1항에 있어서,
    상기 금속층은 금속 질화물, 및 금속 실리콘 질화물로 구성된 그룹으로부터 선택된 재료를 포함하는 방법.
  8. 반도체 디바이스를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계와,
    상기 반도체 기판위에 금속 산화물을 형성하는 단계와,
    상기 금속 산화물위에 금속층을 형성하는 단계와,
    상기 금속층의 소정의 중요 치수(critical dimension)를 결정하는 단계와,
    상기 금속 산화물에 상기 금속층을 에칭 다운하고 상기 금속층의 측벽에 풋 팅(footing)을 형성하기 위한 제1 에칭을 수행하는 단계와,
    소정의 중요 치수를 목표로 하기 위해 상기 풋팅을 제거하기 위한 제2 에칭을 수행하는 단계 - 상기 제2 에칭은 상기 금속 산화물에 대해 선택적임 - 를 포함하는 방법.
  9. 제8항에 있어서,
    상기 금속층은 제어 전극인 방법.
  10. 제8항에 있어서,
    상기 제1 에칭은 상기 금속 산화물에 선택적인 방법.
  11. 제8항에 있어서,
    상기 제1 에칭은 제1 케미스트리를 이용하여 수행되고, 상기 제1 케미스트리는 플루오르를 포함하고,
    상기 제2 에칭은 제2 케미스트리를 이용하여 수행되고, 상기 제2 케미스트리는 염소를 포함하는 방법.
  12. 제11항에 있어서,
    상기 제1 에칭은 대략 30와트 미만의 바이어스 전력을 이용하여 수행되는 방법.
  13. 제12항에 있어서,
    상기 바이어스 전력은 대략 25와트 이하인 방법.
  14. 제11항에 있어서,
    상기 플루오르를 포함하는 케미스트리는 염소가 결핍된 방법.
  15. 제8항에 있어서,
    상기 금속층위에 도전층을 형성하는 단계와,
    상기 도전층의 벌크를 에칭하고, 상기 금속층과 접촉하는 부분을 남겨두는 단계와,
    상기 금속층에 선택적인 케미스트리를 이용하여 상기 부분을 에칭하는 단계를 더 포함하는 방법.
  16. 제15항에 있어서,
    상기 도전층은 실리콘을 포함하는 방법.
  17. 제8항에 있어서,
    상기 반도체 기판은 반도체-온-절연체(SOI)를 포함하는 방법.
  18. 반도체 디바이스를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계와,
    상기 반도체 기판위에 금속 산화물을 형성하는 단계와,
    상기 금속 산화물위에 금속층을 형성하는 단계와,
    상기 금속층의 소정의 중요 치수를 결정하는 단계와,
    상기 금속층의 적어도 일부가 테이퍼드(tapered) 측벽을 갖도록 상기 금속층을 패터닝하기 위해 제1 에칭을 수행하는 단계와 - 상기 금속층은 테이퍼드 측벽을 지나는 길이가 소정의 중요 치수보다 큰 길이를 가짐 -,
    실질적으로 모든 금속층이 상기 소정의 중요 치수를 갖도록 상기 금속층을 패터닝하기 위해 제2 에칭을 수행하는 단계를 포함하는 방법.
  19. 제18항에 있어서,
    상기 제1 에칭을 수행하는 단계는 제1 케미스트리를 이용하는 단계를 더 포함하고, 상기 제1 케미스트리는 플루오르를 포함하고,
    상기 제2 에칭을 수행하는 단계는 제2 케미스트리를 이용하는 단계를 더 포함하고, 상기 제2 케미스트리는 염소를 포함하는 방법.
  20. 제18항에 있어서,
    플루오르를 포함하는 케미스트리는 염소가 결핍된 방법.
KR1020077006284A 2004-09-17 2005-08-23 금속층을 갖는 반도체 디바이스를 형성하는 방법 KR20070057844A (ko)

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