JP3088247B2 - 不揮発性半導体記憶装置及びその消去方法 - Google Patents

不揮発性半導体記憶装置及びその消去方法

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JP3088247B2 JP24239094A JP24239094A JP3088247B2 JP 3088247 B2 JP3088247 B2 JP 3088247B2 JP 24239094 A JP24239094 A JP 24239094A JP 24239094 A JP24239094 A JP 24239094A JP 3088247 B2 JP3088247 B2 JP 3088247B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に一括消去型EEPROM(EEPRO
M;電気的消去可能なプログラマブル読出し専用メモ
リ)の消去回路およびその消去方法に関する。
【0002】
【従来の技術】一括消去型EEPROMで一括消去処理
を行う場合、一般に高電圧の消去信号を一括消去型EE
PROM内部の記憶セルがすべて消去されるのに十分な
時間だけ印加することが必要とされる。
【0003】この場合、一括消去型EEPROMの内部
の記憶セルがすべて消去された後にも消去信号を印加し
続けると、記憶セルの閾値電圧が負値となる過消去状態
が発生し、使用不能になってしまうため、全記憶セルの
消去状態をチェックしながら消去信号を印加しなければ
ならない。
【0004】具体的には、短時間の単位消去時間だけ消
去信号を印加し、消去信号印加後に全記憶セルの消去状
態をチェックするという処理を繰り返し、全記憶セルが
消去された時点で一括消去処理を終了するという方法を
取ることが必要とされる。
【0005】また、一括消去処理を繰り返すと記憶セル
の消去特性が劣化する。消去特性の劣化に伴い消去に必
要な消去信号の印加時間は長くなっていき、製品寿命が
来ると消去信号を長時間印加しても、すべての記憶セル
を消去状態とすることができなくなる。
【0006】このため、一括消去型EEPROMを用い
た不揮発性半導体記憶装置を用いる場合、一括消去回数
を管理することが必要とされている。
【0007】従来の不揮発性半導体記憶装置では、消去
書込みの繰り返しによる一括消去型EEPROMの特性
劣化を検出するため、例えば特開平4−255997号
公報には、一括消去型EEPROMセルと、一括消去型
EEPROMセルの消去−書込み回数を計数する手段
と、一括消去型EEPROMセルの消去−書込み回数を
記憶する手段を有することを特徴とする、一括消去型E
EPROMが提案されている。
【0008】従来の不揮発性半導体記憶装置について図
面を参照して説明する。
【0009】図6は、前記特開平4−255997号公
報に提案される半導体記憶装置を参考として、従来の半
導体記憶装置の構成を説明するための作成されたブロッ
ク図である。
【0010】図6を参照して、一括消去型EEPROM
1は、読出し指示信号10、第1の読出し信号16、第
1の書込み信号21、第1の消去信号22、及び内部ア
ドレス・バス15を入力としている。
【0011】一括消去型EEPROM1は、読出し指示
信号10または第1の読出し信号16の入力により内部
アドレス・バス15のアドレス情報に対応する記憶セル
の記憶データをデータ・バス12に出力し、第1の書込
み信号21の入力により内部アドレス・バス15のアド
レス情報に対応する記憶セルに、データ・バス12上の
データを記憶し、第1の消去信号22の入力により内部
アドレス・バス15のアドレス情報に関係なく、内部の
全記憶セルの内容の一括消去動作を行う。
【0012】第2の制御手段30は、書込み指示信号
8、消去指示信号9、外部アドレス・バス11、及び計
数データ・バス25を入力とする。
【0013】第2の制御手段30は、消去指示信号9が
入力されないときには、内部アドレス・バス15に、入
力した外部アドレス・バス11の値をそのまま出力す
る。
【0014】そして、第2の制御手段30は、書込み指
示信号8の入力により、第1の消去書込み信号生成手段
3に書込み制御信号17を単位消去時間出力し、同時
に、選択信号19を有効レベルにする。
【0015】また、第2の制御手段30は、消去指示信
号9の入力により、例えば図8の流れ図に示す処理フロ
ーに従い、計数データ・バス25上のデータを用いなが
ら、内部アドレス・バス15、第1の読出し信号16、
書込み制御信号17、消去制御信号18、選択信号1
9、第2の読出し信号20、初期化信号13、初期値設
定信号33、及び消去書込み終了信号34を出力する。
【0016】第1の消去書込み信号生成手段3は、書込
み制御信号17、消去制御信号18、及び選択信号19
を入力とし、選択信号19が有効レベルかつ書込み制御
信号17が入力されているとき、その期間だけ、第1の
書込み信号21を出力する。また、第1の消去書込み信
号生成手段3は、選択信号19が有効レベルであり、か
つ消去制御信号18が入力されているとき、その期間だ
け、第1の消去信号22を出力する。
【0017】第2の消去書込み信号生成手段4は、書込
み制御信号17、消去制御信号18、選択信号19を入
力とし、選択信号19が無効レベルであり、かつ書込み
制御信号17が入力されているとき、その期間だけ、第
2の書込み信号23を出力する。また、第2の消去書込
み信号生成手段4は、選択信号19が無効レベルであ
り、かつ消去制御信号18が入力されているとき、その
期間だけ、第2の消去信号24を出力する。
【0018】消去パルス印加回数計数手段5は、消去制
御信号18、選択信号19、及び初期化信号13を入力
とし、初期化信号13が入力された時、内部に保持する
計数データを初期化し、選択信号19が無効レベルかつ
消去制御信号5が入力されたとき内部に保持する計数デ
ータに1加算する。内部に保持する計数データは常に計
数データ・バス25上に出力されている。
【0019】消去書込み回数計数手段31は、初期値設
定信号33、消去書込み終了信号34、及び内部読出し
データ・バス27を入力とし、初期値設定信号33の入
力により、内部に保持する計数データを内部読出しデー
タ・バス27上の値に初期化する。また、消去書込み回
数計数手段31は、消去書込み終了信号34の入力によ
り、その計数データに1加算する。内部に保持する計数
データは常に内部書込みデータ・バス26に出力されて
いる。
【0020】消去書込み回数記憶手段32は、第2の読
出し信号20、第2の書込み信号23、第2の消去信号
24、消去書込み回数読出し指示信号35、及び内部書
込みデータ・バス26を入力とし、第2の読出し信号2
0の入力により内部に保持する記憶データを内部読出し
データ・バス27に出力し、第2の書込み信号23の入
力により内部書込みデータ・バス26上のデータを記憶
し、第2の消去信号24の入力により記憶データの消去
動作を行う。また、消去書込み回数読出し指示信号35
の入力により、記憶データをデータ・バス12に出力す
る。
【0021】以上により、従来の不揮発性半導体記憶装
置40が構成される。
【0022】図7は、図6に示す不揮発性半導体記憶装
置40と、CPU39の接続図である。CPU39は書
込み指示信号8、消去指示信号9、読出し指示信号1
0、外部アドレス・バス11、及び消去書込み回数読出
し指示信号35を不揮発性半導体記憶装置40に出力
し、データ・バス12により互いにデータを入出力す
る。
【0023】次に図面を参照して従来の不揮発性半導体
記憶装置の一括消去動作を説明する。
【0024】図8は、日本電気株式会社発行のμPD2
8F4000データ・シート(暫定版、文書番号ID−
8627)に記載された一括消去時の流れ図を、図6に
示される従来の不揮発性半導体記憶装置40に適合する
ように、本発明者により修正されて記載された、一括消
去時の流れ図である。
【0025】図8を参照して、最初に第2の制御手段3
0が初期化信号13を出力し、消去パルス印加回数計数
手段5の内部の計数データを0に初期化する(ステップ
S101)。
【0026】次に、第2の制御手段30は、初期値設定
信号33、第2の読出し信号20を出力し、これによ
り、消去書込み回数記憶手段32は保持データを内部読
出しデータ・バス27に出力し、消去書込み回数計数手
段31は内部に保持する計数データを内部読出しデータ
・バス27上の消去書込み回数データに初期化する(ス
テップS102)。
【0027】ついで、第2の制御手段30は、選択信号
19を有効レベルにするとともに消去制御信号18を単
位消去時間だけ出力する(ステップS103)。これに
より第1の消去書込み制御信号生成手段3から一括消去
型EEPROM1に第1の消去信号22が単位消去時間
だけ出力され、一括消去型EEPROM1は単位消去時
間だけ一括消去動作を行う。同時に、消去パルス印加回
数計数手段5が内部に保持する計数データは1加算さ
れ、その値が計数データ・バス25に出力される。
【0028】その後、第2の制御手段30は、内部アド
レス・バス15にベリファイ・アドレスとして一括消去
する先頭アドレスを出力するとともに第1の読出し信号
16を出力する(ステップS104)。
【0029】次に、一括消去型EEPROM1は、内部
アドレス・バス15に対応する記憶セルの記憶データを
データ・バス12に出力し、第2の制御手段30は、デ
ータ・バス12上のデータが消去済みのデータかどうか
を比較する(ステップS105)。
【0030】ステップS105のベリファイ・ステップ
における比較結果が消去済みのデータの場合にはステッ
プS106に進み、消去済みのデータでない場合にはス
テップS109に進む。
【0031】比較結果が消去済みのデータの場合、第2
の制御手段30は、内部アドレス・バス15に出力して
いるアドレスが一括消去する最終アドレスかどうかを比
較する(ステップS106)。
【0032】比較結果が最終アドレスの場合には、ステ
ップS107に進み、最終アドレスでない場合にはステ
ップS110に進む。
【0033】ステップS107では、第2の制御手段3
0は消去書込み終了信号34を出力し、これにより消去
書込み回数計数手段31の内部の計数データは1加算さ
れ、1加算した値が内部書込みデータ・バス26に出力
される。
【0034】次に、ステップS108にて、第2の制御
手段30は、選択信号19に無効レベルを出力するとと
もに第2の消去信号24を出力して消去書込み回数記憶
手段32の記憶データを消去する。その後、選択信号1
9に無効レベルを出力し、第2の書込み信号23を出力
する。これにより、消去書込み回数記憶手段32は内部
書込みデータ・バス26上の消去書込み回数データを記
憶する。ステップS108が終了した時点で一括消去動
作が終了する。
【0035】一方、前記ステップS105のベリファイ
・ステップにおける比較結果が消去済みのデータでない
場合には、ステップS109において、第2の制御手段
30は、計数データ・バス25上の計数データが予め定
められた選別基準回数よりも大きいかどうかを比較す
る。
【0036】選別基準回数よりも大きい場合、一括消去
型EEPROM1は不良品と判断され、処理を中断す
る。選別基準回数を上回っていない場合にはステップS
103に進み、再び、単位消去時間だけ一括消去型EE
PROM1の一括消去動作を行う。
【0037】また、前記ステップS106における比較
結果が最終アドレスでない場合には、ステップS110
において、第2の制御手段30は、内部アドレス・バス
15に出力していたベリファイ・アドレスを1アドレス
分加算(即ちインクリメント)して内部アドレス・バス
15に出力し、ステップS105に進む。ステップS1
05では1アドレス分インクリメントされたアドレスの
記憶セルについて、記憶データが消去済みのデータかど
うかを比較する。
【0038】以上の処理フローにより、1回の一括消去
動作が終了し、通算の消去書込み回数が、消去書込み回
数記憶手段32に記憶される。CPU38は、消去書込
み回数読出し指示信号35を不揮発性半導体記憶装置4
0に出力して消去書込み回数をデータ・バス12から読
出すことができる。
【0039】
【発明が解決しようとする課題】前記従来の一括消去型
EEPROMを用いた不揮発性半導体記憶装置の場合、
消去書込みの繰り返しによる一括消去型EEPROMの
特性劣化を検出するために消去書込み回数を計数し、記
憶する手段を内部に有し、またその計数値を外部に出力
する手段を有しているため、不揮発性半導体記憶装置を
制御するCPUの消去書込み回数を管理する負担を軽減
することができる。
【0040】しかしながら、前記不揮発性半導体記憶装
置においては、一括消去型EEPROMの内部の記憶セ
ルがすべて消去された後にも、消去信号を印加し続けた
ために、記憶セルが過消去状態となり使用不能になるこ
とを管理する手段を有していない。
【0041】このため、図8の流れ図に示すように、一
括消去時には、短時間の単位消去時間だけの消去信号の
印加と全記憶セルの消去状態のチェックを繰り返し、全
記憶セルが消去された時点で一括消去処理を終了すると
いう方法を取ることが必要とされる。
【0042】ここで、一括消去型EEPROMの一括消
去時の現実的な特性として、単位消去時間を10ms、
消去信号印加と消去状態チェックの繰り返し回数の平均
を50回、1ワードの読出し時間を1μs、一括消去す
るアドレス領域を16Kワード(1K=1024)と想
定すると、全記憶セルの消去状態を1回チェックするの
に要する平均時間は、次式(1)で与えられ約10ms
となり、一括消去処理に要する平均時間は、次式(2)
から約1000msとなる。
【0043】
【数1】
【0044】 (10ms+10ms)×50=1000ms …(2)
【0045】したがって、全記憶セルの消去状態のチェ
ックに要する時間が一括消去処理の全所要時間の50%
近くを占めるため、一括消去処理時間を非常に増加させ
るという欠点を有する。
【0046】従って、本発明は前記問題点を解消し、一
括消去型EEPROMを用いた記憶装置の一括消去処理
時間を短縮化する不揮発性半導体記憶装置及びその消去
方法を提供することを目的とする。
【0047】
【課題を解決するための手段】前記目的を達成するため
に、本発明の不揮発性半導体記憶装置は、一括消去型E
EPROMを有する不揮発性半導体記憶装置において、
前記一括消去型EEPROMの前回の一括消去に要した
消去信号のパルス印加回数を記憶する記憶手段と、その
パルス印加回数の指数関数とし、前回の消去に要したパ
ルス印加回数よりも短い回数を出力する変換手段と、一
括消去の際に、前記変換手段が出力するパルス印加回数
までは前記一括消去型EEPROMの記憶セルの消去状
態チェックを行わずに連続して消去信号を前記一括消去
型EEPROMに印加し、前記変換手段が出力するパル
ス印加回数を経過した後は、予め定めた単位消去時間の
間消去信号を印加する処理と記憶セルの消去状態をチェ
ックする処理とを繰り返し、全記憶セル消去状態とな
った時点で一括消去処理を終了すると共に、今回の消去
信号のパルス印加回数を前記記憶手段に格納するように
制御する制御手段と、を有するものである。
【0048】本発明における前記制御手段においては、
好ましくは、一括消去処理終了時の消去信号パルス印加
回数が、前記記憶手段に記憶されている消去信号パルス
印加回数と一致する場合には、前記記憶手段への格納処
理を行わないことを特徴とする。
【0049】
【0050】さらに、本発明において、前記制御手段
は、好ましくは、第1の制御手段と、比較手段と、計数
手段と、を有し、前記第1の制御手段は、一括消去処理
の開始時に前記計数手段の計数値を初期化し前記比較手
段から一致信号が入力されるまで前記一括消去型EEP
ROMに前記単位消去時間の消去信号を印加し消去終了
時には前記計数手段の内容を前記記憶手段に格納し、前
記計数手段は、前記第1の制御手段が前記単位消去時間
の消去信号を印加する度に計数値に1を加算し、前記比
較手段は、前記計数手段と前記記憶装置の内容が一致し
ている場合に前記一致信号を前記第1の制御手段に出力
する、ことを特徴とする。
【0051】
【0052】
【0053】また、本発明は、一括消去型EEPROM
を有する不揮発性半導体記憶装置の消去方法において、
前記一括消去型EEPROMの一括消去に要する消去信
号のパルス印加回数を記憶する記憶手段を、備え、一括
消去の際に、前記記憶手段に記憶されたパルス印加回数
の指数関数とする、前回の消去に要したパルス印加回数
よりも短いパルス印加回数に変換し、変されたパルス
印加回数までは前記一括消去型EEPROMの記憶セル
の消去状態チェックを行わずに連続して消去信号を前記
一括消去型EEPROMに印加し、前記変換されたパル
ス印加回数を経過した後は、記憶セルの消去状態をチェ
ックし、記憶セルが消去状態にない時には、予め定めた
単位消去時間の間消去信号を印加する処理と記憶セルの
消去状態をチェックする処理とを繰り返し、全記憶セル
の消去状態となった時点で一括消去処理を終了し、一括
消去処理終了時の消去信号のパルス印加回数が、前記記
憶手段に記憶されている消去信号のパルス印加回数と異
なる場合には、前記記憶手段へ今回の消去信号のパルス
印加回数を格納し、一括消去処理終了時の消去信号のパ
ルス印加回数が、前記記憶手段に記憶されている消去信
のパルス印加回数と一致する場合には、前記記憶手段
への格納処理を行わないことを特徴とする不揮発性半導
体記憶装置の消去方法を提供する。
【0054】
【0055】
【作用】本発明によれば、前回の一括消去型EEPRO
Mの一括消去に要した消去信号の印加時間までは一括消
去型EEPROMの記憶セルの消去状態チェックを行わ
ずに連続して消去信号を一括消去型EEPROMに印加
する手段を有しているため、EEPROMの記憶セルの
信頼性を維持したまま、一括消去処理に要する時間を短
縮することができる。
【0056】本発明の不揮発性半導体記憶装置の回路規
模は、従来の不揮発性半導体記憶装置と同程度であり、
外部のCPUの負荷も前記従来例と比較して特別に増加
しない。
【0057】さらに本発明によれば、前記記憶手段に記
憶されている内容を一定の規則で変換して、前記制御手
段に出力する変換手段を有することにより、電源電圧が
変動した場合においても、記憶セルの信頼性を維持した
まま消去処理を短縮することが可能である。
【0058】また、本発明の第3の視点によれば、一括
消去型EEPROM以外に必要な回路の規模が非常に小
さいにもかかわらず、前記従来例よりも一括消去時の処
理時間を短縮できるという効果がある。そして、本発明
によれば、一括消去型EEPROMの記憶セルの信頼性
を維持したまま高速な不揮発性半導体記憶装置を容易に
実現することができる。
【0059】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
【0060】
【実施例1】図1は、本発明の第一の実施例の構成を示
すブロック図である。図1において図6の従来例と同一
の機能を有する要素には、同一の参照符号が付されてい
る。また、図1の一括消去型EEPROM1は、図6に
示した従来例と同様の構成である。
【0061】図1を参照して、第1の制御手段2は、書
込み指示信号8、消去指示信号9、及び外部アドレス・
バス11、一致信号14を入力とする。
【0062】第1の制御手段2は、消去指示信号9が入
力されないときには、内部アドレス・バス15に外部ア
ドレス・バス11の値をそのまま出力する。
【0063】また、第1の制御手段2は、書込み指示信
号8の入力により第1の消去書込み信号生成手段3に書
込み制御信号17を単位消去時間出力し、同時に選択信
号19を有効レベルにする。
【0064】消去指示信号9の入力により、第1の制御
手段2は、図2の流れ図に示す処理フローに従い、入力
された一致信号14を用いながら、内部アドレス・バス
15、第1の読出し信号16、書込み制御信号17、消
去制御信号18、選択信号19、初期化信号13を出力
する。
【0065】第1の制御手段2は、好ましくは、マイク
ロコンピュータと、制御プログラムを格納したROM等
で実現される。
【0066】第1の消去書込み信号生成手段3、第2の
消去書込み信号生成手段4、消去パルス印加回数計数手
段5の構成は、図6に示した前記従来例と同様である。
【0067】比較手段6は、計数データ・バス25と、
内部読出しデータ・バス27と、を入力とし、計数デー
タ・バス25上のデータと内部読出しデータ・バス27
上のデータが一致している場合に、一致信号14を、第
1の制御手段2に送出する。
【0068】消去パルス印加回数計数手段5、比較手段
6はそれぞれ、第1の制御手段2を構成するマイクロコ
ンピュータ(不図示)のソフトウェア処理で実現しても
よい。
【0069】消去パルス印加回数記憶手段7は、第2の
書込み信号23、第2の消去信号24、及び内部書込み
データ・バス26を入力とし、第2の書込み信号23の
入力により、内部書込みデータ・バス26上のデータを
記憶し、第2の消去信号24の入力により、記憶データ
の消去動作を行う。記憶データは、内部読出しデータ・
バス27に出力されている。
【0070】以上により、本実施例の不揮発性半導体記
憶装置36が構成される。
【0071】次に図面を参照して、本実施例の不揮発性
半導体記憶装置の一括消去動作を説明する。
【0072】図2は、本発明の第一の実施例に係る不揮
発性半導体記憶装置の一括消去時の動作を示す流れ図で
ある。
【0073】最初に、第1の制御手段2が初期化信号1
3を出力し、消去パルス印加回数計数手段5の内部の計
数データを「0」に初期化する(ステップS1)。
【0074】次に、第1の制御手段2は、選択信号19
を有効レベルにするとともに、消去制御信号18を単位
消去時間だけ出力する(ステップS2)。
【0075】これにより、第1の消去書込み制御信号生
成手段3から一括消去型EEPOM1に第1の消去信号
22が単位消去時間だけ出力され、一括消去型EEPR
OM1は単位消去時間だけ一括消去動作を行う。同時
に、消去パルス印加回数計数手段5内部に保持される計
数データが1加算され、その値が計数データ・バス25
に出力される。
【0076】比較手段6において、計数データ・バス2
5上の消去パルス印加回数と、内部読出しデータ・バス
27上の前回一括消去時の消去パルス印加回数と、が比
較され、その比較結果が一致信号14として出力され、
第1の制御手段2は、一致信号14がアクティブである
か否かを判定する(ステップS3)。
【0077】一致信号14が出力されている場合(即ち
一致信号14がアクティブの時)、ステップS4に進
み、一致信号14が出力されていない場合(即ち一致信
号14がインアクティブの時)には、ステップS2に進
む。
【0078】ステップS4では、第1の制御手段2は、
内部アドレス・バス15にベリファイ・アドレスとして
一括消去する先頭アドレスを出力するとともに、第1の
読出し信号16を出力する。
【0079】次に、一括消去型EEPROM1は、内部
アドレス・バス15に対応する記憶セルの記憶データを
データ・バス12に出力し、第1の制御手段2は、デー
タ・バス12上のデータが消去済みのデータかどうかを
判定する(ステップS5)。
【0080】ステップS5のベリファイ処理の判定結果
が、消去済みのデータである場合にはステップS6に進
み、消去済みのデータでない場合はステップS8に進
む。
【0081】ステップS6では、第1の制御手段2は、
内部アドレス・バス15に出力されるアドレスが、一括
消去する最終アドレスかどうか判定する。判定結果が最
終アドレスの場合にはステップS7に進み、最終アドレ
スでない場合にはステップS10に進む。
【0082】ステップS7では、第1の制御手段2は、
一致信号14がまだ出力されているかどうか、すなわ
ち、ステップS3において前回の消去パルス印加回数分
だけ単位消去時間の消去信号を印加した後に、その後の
ステップにて、消去信号を印加していないかどうかを判
定する。
【0083】一致信号14がいまだ出力されている場合
には、今回の消去パルス印加回数が前回の消去パルス印
加回数に一致しているため、一括消去処理を終了する。
【0084】一致信号14が出力されていない場合に
は、ステップS11に進む。
【0085】一方、前記ステップS5における判定結果
が消去済みのデータでない場合、ステップS8におい
て、第1の制御手段2は、計数データ・バス25上の計
数データが選別基準回数よりも大きいかどうか比較す
る。
【0086】選別基準回数よりも大きい場合、一括消去
型EEPROM1を不良品と判断し処理を中断する。選
別基準回数を上回っていない場合には、ステップS9に
進む。
【0087】ステップS9では、第1の制御手段2は、
選択信号19を有効レベルにするとともに消去制御信号
18を単位消去時間だけ出力する。
【0088】これにより、第1の消去書込み制御信号生
成手段3から一括消去型EEPROM1に第1の消去信
号22が単位消去時間だけ出力され、一括消去型EEP
ROM1は単位消去時間だけ一括消去動作を行う。同時
に消去パルス印加回数計数手段5が内部に保持する計数
データは1加算され、その値が計数データ・バス25に
出力される。そして、ステップS4のベリファイ処理に
進む。
【0089】また、最終アドレスのベリファイ処理が終
了したかを判定するステップS6において、判定結果が
最終アドレスでない場合には、ステップS10に進み、
第1の制御手段2は、内部アドレス・バス15に出力し
ていたベリファイ・アドレスを1アドレス分加算(即ち
インクリメント)して内部アドレス・バス15に出力
し、ステップS5に進み、1アドレス分インクリメント
されたアドレスの記憶セルの記憶データが消去データで
あるか否かを判定する。
【0090】最終アドレスのベリファイが終了した後の
ステップS7の判定において、一致信号14が出力され
ていない場合には、ステップS11において、第1の制
御手段2は、選択信号19に無効レベルを出力するとと
もに、第2の消去信号24を出力して、消去パルス印加
回数記憶手段7の記憶データを消去する。その後、選択
信号19に無効レベルを出力し、第2の書込み信号23
を出力する。これにより、消去パルス印加回数記憶手段
7は、内部書込みデータ・バス26上の消去パルス印加
回数計数データを記憶し、一括消去処理を終了する。
【0091】以上説明したように、本発明の第1の実施
例に係る不揮発性半導体記憶装置においては、一括消去
時に消去パルス印加回数記憶手段7に記憶されている前
回の一括消去時に要した消去パルス印加回数に達するま
では、一括消去型EEPROM1の記憶セルの消去状態
のチェックを行うことなく、単位消去時間の第1の消去
信号22を印加し続け、前回の消去パルス印加回数に達
したときに初めて記憶セルの消去状態チェックを行い、
全記憶セルが消去状態となっていなければ単位消去時間
の消去信号22の印加と消去状態チェックを繰り返し、
全記憶セルが消去状態となった時点で、消去パルス印加
回数を消去パルス印加回数記憶手段7に記憶するように
動作する。
【0092】一般に、一括消去型EEPROMの一括消
去に要する消去信号の印加時間は、電源電圧が一定の場
合、一括消去処理を繰り返す度に単調に増加するため、
前回の消去信号の印加時間までは連続して消去信号を印
加した場合においても、一括消去型EEPROMの記憶
セルが過消去状態となって使用不能となる恐れはない。
【0093】したがって、本実施例によれば、一括消去
型EEPROM1の信頼性を維持したまま、一括消去処
理に要する時間を短縮することが可能である。
【0094】本実施例の不揮発性半導体記憶装置では、
一般に、一括消去処理の繰り返しに対して、一括消去処
理に要する消去信号印加時間の前回からの増加は、平均
して一単位消去時間程度であるため、前記したように、
一括消去型EEPROMの一括消去時の単位消去時間を
10ms、消去信号印加の繰り返し回数の平均を50
回、全記憶セルの消去状態を1回チェックするのに要す
る平均時間を約10msとして、全体の消去時間は、次
式(3)から510msとなり、記憶セルの信頼性を維
持したまま一括消去処理時間を約50%程度短縮するこ
とができるという効果を有する。
【0095】 10ms×50+10ms=510ms …(3)
【0096】
【実施例2】図3は、本発明の第2の実施例の構成を示
すブロック図である。図3において、図1と同一の機能
を有する要素には同一の参照番号が付されている。以下
では、本実施例について前記第1の実施例との相違点を
説明する。
【0097】図3を参照して、本実施例は、図1に示す
前記第1の実施例における、比較手段6と内部読出しデ
ータ・バス27との間に、変換テーブル28と変換テー
ブル・データ・バス29を追加したものである。
【0098】変換テーブル28は、消去パルス印加回数
記憶手段7から出力される内部読出しデータ・バス27
を入力とし、内部の変換規則に一括消去型EEPROM
1の一括消去特性に適した変換表を有し、内部読出しデ
ータ・バス27上のデータを変換表に従って変換した結
果を、変換テーブル・データ・バス29に出力する。
【0099】変換テーブル28は、例えば256バイト
程度のROM等により容易に実現できる。
【0100】変換テーブル28の好ましい変換規則とし
ては、例えば入力データを0.90乗した値(入力デー
タ、すなわち内部読出しデータ・バス27上のデータを
NとしてN0.9)を指示するものでよい。
【0101】一般に、一括消去EEPROM1の消去特
性は、電源電圧に対して指数関数の関係を有するため、
前回の一括消去時の単位消去信号の印加回数に達するま
で記憶セルの消去状態のチェックを行わないうちに、電
源電圧が変動した場合、記憶セルが過消去状態になり使
用不能となる恐れがある。
【0102】本実施例においては、変換テーブル28と
して入力データの0.90乗を出力するものを用いた場
合、例えば電源電圧が10%変動した場合においても、
記憶セルを過消去状態にすることなく、一括消去処理時
間を短縮することを可能とするものである。
【0103】なお、本実施例に係る不揮発性半導体記憶
装置においては、消去パルス印加回数記憶手段7から出
力される内部読出しデータ・バス27が変換テーブル2
8により変換出力された値が変換テーブル・データ・バ
ス29を介して比較手段6に入力され、比較手段6は、
消去パルス印加回数計数手段5から出力される計数デー
タ・バス25の値と、変換テーブル28の出力を比較し
て一致信号14を出力する点が、前記第1の実施例と相
違するが、一括消去時の処理は図2に示した前記第1の
実施例の一括消去時の動作と同様であるため、説明を省
略する。
【0104】
【実施例3】図4は、本発明の第3の実施例の構成を示
すブロック図であり、図5は本発明の第3の実施例の一
括消去時の動作を示す流れ図である。図5において、図
1と同一の機能を有する要素には同一の参照番号が付さ
れている。
【0105】図4を参照して、本実施例は、図1に示す
前記第1の実施例から消去パルス印加回数記憶手段7へ
の書込みを行うための手段を省略したものである。
【0106】本実施例の消去パルス印加回数記憶手段7
は、例えば出荷時の値を予め記憶格納したROMまたは
PROMで実現することができる。これにより、前記従
来例の不揮発性半導体記憶装置よりも、一括消去時の処
理時間を短縮することが可能である。
【0107】図5は、本発明の第一の実施例に係る不揮
発性半導体記憶装置の一括消去時の動作を示す流れ図で
ある。図5の流れ図において、図2に示した前記第1の
実施例と同一の処理ステップには同一のステップ符号が
付されている。
【0108】図5を参照して、本実施例では、図2に示
す前記第1の実施例におけるステップS7、S11の処
理が省略されている点が、前記第1の実施例の一括消去
処理と相違している。
【0109】すなわち、ステップS6では、第1の制御
手段2は、内部アドレス・バス15に出力されるアドレ
スが一括消去する最終アドレスかどうかを判定し、判定
結果が最終アドレスの場合には一括消去処理を終了す
る。
【0110】本実施例では、最終アドレスの記憶セルの
記憶データのベリファイ・ステップ終了後において、消
去パルス印加回数計数データの消去パルス印加回数記憶
手段7への書込み処理は行なわれない。
【0111】そして、本実施例では、消去パルス印加回
数記憶手段7の消去処理、書込み処理を行う必要がない
ため回路規模を非常に小さくできるという利点を有す
る。
【0112】
【発明の効果】以上説明したように、本発明に係る不揮
発性半導体装置によれば、前回の一括消去型EEPRO
Mの一括消去に要した消去信号の印加時間までは一括消
去型EEPROMの記憶セルの消去状態チェックを行わ
ずに連続して消去信号を一括消去型EEPROMに印加
する手段を有しているため、EEPROMの記憶セルの
信頼性を維持したまま、一括消去処理に要する時間を短
縮することができる。
【0113】ここで一括消去型EEPROMの一括消去
時の現実的な特性として、単位消去時間を10ms、消
去信号印加と消去状態チェックの繰り返し回数の平均を
50回、1ワードの読出し時間を1μs、一括消去する
アドレス領域を16Kワードと仮定すると、全記憶セル
の消去状態を1回チェックするのに要する平均時間は、
1/2×1μs×16Kワードで与えられ、約10ms
となり、従来の不揮発性半導体記憶装置では一括消去処
理に要する平均時間は、(10ms+10ms)×50
=1000msとなるが、本発明の不揮発性半導体記憶
装置によれば、一般に、一括消去処理の繰り返しに対し
て、一括消去処理に要する消去信号印加時間の前回から
の増加は、平均して一単位消去時間程度であるため、1
0ms×50+10ms=510ms、となり、記憶セ
ルの信頼性を維持したまま一括消去処理時間を約50%
程度短縮することができるという効果を有する。
【0114】また、本発明の不揮発性半導体記憶装置の
回路規模は、従来の不揮発性半導体記憶装置と同程度で
あり、外部のCPUの負荷も従来例から増加しないとい
う利点がある。
【0115】さらに本発明の第2の視点によれば、変換
テーブルを備えたことにより電源電圧が変動した場合に
おいても、記憶セルの信頼性を維持したまま消去処理を
短縮することが可能である。
【0116】さたにまた、本発明の第3の視点によれ
ば、一括消去型EEPROM以外に必要な回路の規模が
非常に小さいにもかかわらず、従来例よりも一括消去時
の処理時間を短縮できるという効果がある。
【0117】そして、本発明によれば、一括消去型EE
PROMの記憶セルの信頼性を維持したまま高速な不揮
発性半導体記憶装置を容易に実現することができる。
【0118】本発明の不揮発性半導体記憶装置の消去方
法によれば、記憶セルの信頼性を維持したまま、一括消
去処理時間を従来例よりも、約50%程度短縮すること
ができるという効果を有する。
【0119】また、本発明の第3の視点によれば、一括
消去型EEPROM以外に必要な制御回路の規模が非常
に小さいにもかかわらず、従来例よりも一括消去時の処
理時間を短縮できるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例の不揮発性半導体記憶装置の
構成を示すブロック図である。
【図2】図1に示す本発明の一実施例の不揮発性半導体
記憶装置の消去時の動作を説明する流れ図である。
【図3】本発明の第2の実施例の不揮発性半導体記憶装
置の構成を示すブロック図である。
【図4】本発明の第3の実施例の不揮発性半導体記憶装
置の構成を示すブロック図である。
【図5】図4に示す本発明の第3の実施例の不揮発性半
導体記憶装置の消去時の動作を説明する流れ図である。
【図6】従来の不揮発性半導体記憶装置の構成を示すブ
ロック図である。
【図7】図6に示す従来の不揮発性半導体記憶装置とC
PUとの接続関係を示すブロック図である。
【図8】図6に示す従来の不揮発性半導体記憶装置の一
括消去時の動作を説明する流れ図である。
【符号の説明】
1 一括消去型EEPROM 2 第1の制御手段 3 第1の消去書込み信号生成手段 4 第2の消去書込み信号生成手段 5 消去パルス印加回数計数手段 6 比較手段 7 消去パルス印加回数記憶手段 8 書込み指示信号 9 消去指示信号 10 読出し指示信号 11 外部アドレス・バス 12 データ・バス 13 初期化信号 14 一致信号 15 内部アドレス・バス 16 第1の読出し信号 17 書込み制御信号 18 消去制御信号 19 選択信号 20 第2の読出し信号 21 第1の書込み信号 22 第1の消去信号 23 第2の書込み信号 24 第2の消去信号 25 計数データ・バス 26 内部書込みデータ・バス 27 内部読出しデータ・バス 28 変換テーブル 29 変換テーブル・データ・バス 30 第2の制御手段 31 消去書込み回数計数手段 32 消去書込み回数記憶手段 33 初期値設定信号 34 消去書込み終了信号 35 消去書込み回数読出し指示信号 36 第1の不揮発性半導体記憶装置(第1の実施例) 37 第2の不揮発性半導体記憶装置(第2の実施例) 38 第3の不揮発性半導体記憶装置(第3の実施例) 39 CPU 40 不揮発性半導体記憶装置(従来例)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】一括消去型EEPROMを有する不揮発性
    半導体記憶装置において、前記一括消去型EEPROM
    の前回の一括消去に要した消去信号のパルス印加回数
    記憶する記憶手段と、そのパルス印加回数の指数関数と
    し、前回の消去に要したパルス印加回数よりも短い回数
    を出力する変換手段と、一括消去の際に、前記変換手段
    が出力するパルス印加回数までは前記一括消去型EEP
    ROMの記憶セルの消去状態チェックを行わずに連続し
    て消去信号を前記一括消去型EEPROMに印加し、
    記変換手段が出力するパルス印加回数を経過した後は、
    予め定めた単位消去時間の間消去信号を印加する処理と
    記憶セルの消去状態をチェックする処理とを繰り返し、
    全記憶セル消去状態となった時点で一括消去処理を終
    了すると共に、今回の消去信号のパルス印加回数を前記
    記憶手段に格納するように制御する制御手段と、を有す
    る不揮発性半導体記憶装置。
  2. 【請求項2】前記制御手段において、一括消去処理終了
    時の消去信号のパルス印加回数が、前記記憶手段に記憶
    されている消去信号のパルス印加回数と一致する場合に
    は、前記記憶手段への格納処理を行わないことを特徴と
    する請求項1記載の不揮発性半導体記憶装置。
  3. 【請求項3】前記制御手段が、第1の制御手段と、比較
    手段と、計数手段と、を有し、前記第1の制御手段は、
    一括消去処理の開始時に前記計数手段の計数値を初期化
    前記比較手段から一致信号が入力されるまで前記一
    括消去型EEPROMに前記単位消去時間の消去信号を
    印加し消去終了時には前記計数手段の内容を前記記憶
    手段に格納し、前記計数手段は、前記第1の制御手段が
    前記単位消去時間の消去信号を印加する度に計数値に1
    を加算し、前記比較手段は、前記計数手段と前記変換手
    段の出力の内容が一致している場合に前記一致信号を前
    記第1の制御手段に出力する、ことを特徴とする請求項
    1記載の不揮発性半導体記憶装置。
  4. 【請求項4】一括消去型EEPROMを有する不揮発性
    半導体記憶装置の消去方法において、前記一括消去型E
    EPROMの一括消去に要する消去信号のパルス印加回
    を記憶する記憶手段を、備え、一括消去の際に、前記
    記憶手段に記憶されたパルス印加回数の指数関数とす
    る、前回の消去に要したパルス印加回数よりも短いパル
    ス印加回数に変換し、変されたパルス印加回数までは
    前記一括消去型EEPROMの記憶セルの消去状態チェ
    ックを行わずに連続して消去信号を前記一括消去型EE
    PROMに印加し、前記変換されたパルス印加回数を
    過した後は、記憶セルの消去状態をチェックし、記憶セ
    ルが消去状態にない時には、予め定めた単位消去時間の
    間消去信号を印加する処理と記憶セルの消去状態をチェ
    ックする処理とを繰り返し、全記憶セルの消去状態とな
    った時点で一括消去処理を終了し、一括消去処理終了時
    の消去信号のパルス印加回数が、前記記憶手段に記憶さ
    れている消去信号のパルス印加回数と異なる場合には、
    前記記憶手段へ今回の消去信号のパルス印加回数を格納
    し、一括消去処理終了時の消去信号のパルス印加回数
    が、前記記憶手段に記憶されている消去信号のパルス印
    加回数と一致する場合には、前記記憶手段への格納処理
    を行わないことを特徴とする不揮発性半導体記憶装置の
    消去方法。
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