DE69735918T2 - Verbesserungen bei oder in Bezug auf nichtflüchtige Speicheranordnungen - Google Patents

Verbesserungen bei oder in Bezug auf nichtflüchtige Speicheranordnungen Download PDF

Info

Publication number
DE69735918T2
DE69735918T2 DE69735918T DE69735918T DE69735918T2 DE 69735918 T2 DE69735918 T2 DE 69735918T2 DE 69735918 T DE69735918 T DE 69735918T DE 69735918 T DE69735918 T DE 69735918T DE 69735918 T2 DE69735918 T2 DE 69735918T2
Authority
DE
Germany
Prior art keywords
voltage
memory cells
control gate
column
cell column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69735918T
Other languages
English (en)
Other versions
DE69735918D1 (de
Inventor
Kemal T. Plano San
Cetin No.1114 Dallas Kaya
Freidoon Plano Mehrad
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Application granted granted Critical
Publication of DE69735918D1 publication Critical patent/DE69735918D1/de
Publication of DE69735918T2 publication Critical patent/DE69735918T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

  • TECHNISCHES GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft das Gebiet nichtflüchtiger Speichervorrichtungen und insbesondere ein Verfahren zum Testen und Einstellen von Schwellenspannungen bei Flash-EEPROMs.
  • HINTERGRUND DER ERFINDUNG
  • Die Verwendung elektrisch löschbarer, programmierbarer Nurlesespeicher-(EEPROM)-Vorrichtungen mit Floating-Gate-Transistoren ist gut etabliert. Bei diesen Vorrichtungen wird jedes Bit durch einen Feldeffekttransistor (FET) dargestellt, in dem ein Polysilicium-Floating-Gate von Oxidschichten umgeben ist, die es sowohl von einem Polysilicium-Steuer-Gate als auch von dem Substrat isolieren. Das Floating-Gate kann eine Ladung tragen, um einen programmierten Zustand (logische 1) anzugeben, während das Nichtvorhandensein einer Ladung einen gelöschten Zustand (logische 0) angibt. In dem programmierten Zustand ist die Schwellenspannung des FETs höher als in dem gelöschten Zustand. Dies bietet ein Mittel zum Erfassen des Zustands eines Bits oder einer Zelle.
  • Bei manchen EEPROMs, die als Flash-EEPROMs bekannt sind, können Zellen gleichzeitig in großen Blöcken elektrisch gelöscht werden. Eines der Probleme, die bei Flash-EEPROMs auftreten, ist ein übermäßiges Löschen von Zellen. Eine übermäßig gelöschte Zelle weist ein Floating-Gate mit einer positiven Ladung auf, wodurch bewirkt wird, dass der Kanal unter dem Floating-Gate selbst dann leitend ist, wenn keine Spannung an das Steuer-Gate angelegt ist. Dies bewirkt einen Leckstrom, der das genaue Lesen anderer Zellen in ihrer Spalte parallel verbundener Zellen stören kann.
  • Ein Verfahren zum Verhindern eines übermäßigen Löschens besteht darin, die Zellen durch Anwenden von Licht-Löschimpulsen in Schritten zu löschen, wobei nach jedem Schritt geprüft wird, ob alle Zellen gelöscht worden sind. Wenngleich durch dieses Verfahren gewährleistet wird, dass die Schwellenspannungen aller Zellen unter einen bestimmten Wert gebracht werden, führt es nicht notwendigerweise dazu, dass die Zellen identische Schwellenspannungen aufweisen. Wegen der Änderung der physikalischen Eigenschaften der Zellen ergibt sich stattdessen eine Verteilung von Schwellenspannungen um einen Mittelwert. Diese Verteilung kann einer Normalverteilung ähneln. Zum Erreichen einer Gleichmäßigkeit über den EEPROM ist es erwünscht, diese Verteilung zu verengen oder zu verdichten, um jede Schwellenspannung so dicht wie möglich an einen Mittelwert zu bringen.
  • Ein anderes Problem, das bei Flash-EEPROMs auftritt, ist die begrenzte Anzahl von Programmier-und-Lösch-Zyklen, denen die Zellen unterzogen werden können. Wenn ein Programmierschritt für eine ausgewählte Zelle nach einem Flash-Löschen des Felds ausgeführt wird, bewirkt eine hohe Vorspannung an der Bitleitung für die ausgewählte Zelle, dass alle anderen Zellen mit niedrigen Schwellenspannungen, die in derselben Spalte liegen wie die ausgewählte Zelle, einen Leckstrom leiten. Wegen Kanalkurzschlusseffekten und einer Potentialkopplung zwischen der Bitleitung und dem Floating-Gate kann dieses Lecken selbst dann auftreten, wenn die Zellen in derselben Spalte wie die ausgewählte Zelle positive Schwellenspannungen aufweisen.
  • Infolge des Leckstroms während der Programmierung bombardieren Elektronen den Hochspannungs-Drain-Kanal-Übergang, wodurch Elektronen-Loch-Paare unterhalb der Oxidschicht freigegeben werden, welche das Floating-Gate von dem Kanal trennt. Diese Elektronen-Loch-Paare werden in der Oxidschicht eingefangen, wodurch Grenzschichtzustände oder -fallen und Oxidladungen erzeugt werden. Die Oxidschicht wechselwirkt dann mit dem Substrat und verhält sich wie ein Kondensator, wodurch das Floating-Gate von dem Kanal abgeschirmt wird. Diese Phänomene bewirken eine allmähliche Beeinträchtigung der Transkonduktanz einer Zelle. Bei einer verringerten Transkonduktanz leitet die Zelle nicht das erwartete Stromniveau, wenn sie "eingeschaltet" ist, woraus sich ein ungenaues Lesen des Bitwerts der Zelle und folglich ein Chip-Fehler ergibt.
  • Eine Anordnung zur Korrektur übermäßig gelöschter Bits zum Ausführen eines Korrekturvorgangs an übermäßig gelöschten Speicherzellen in einem Feld von Flash-EEPROM-Speicherzellen während Programmierungsoperationen ist in US-A-5 335 198 beschrieben. Eine Messschaltungsanordnung wird verwendet, um den Spaltenleckstrom zu erfassen, der darauf hinweist, dass ein übermäßig gelöschtes Bit mit derselben Bitleitung verbunden ist wie eine ausgewählte Speicherzelle. Falls ein übermäßig gelöschtes Bit festgestellt wird, wird ein Impulszähler aktiviert, um Programmierimpulse an das Steuer-Gate der ausgewählten Speicherzelle anzulegen und so die negative Schwellenspannung des übermäßig gelöschten Bits zu einer positiven Spannung zurückzuprogrammieren.
  • Ein anderes Verfahren ist in US-A-5 554 868 offenbart. Übermäßig gelöschte Speicherzellen werden durch Legen des Steuer-Gates der Speicherzellen an Masse und Messen des Drain-Source-Stroms erfasst. Falls irgendeine Zelle im übermäßig gelöschten Zustand erfasst wird, werden die Floating-Gates aller Zellen mit Tunnelelektronen geladen. Daher werden Source-Leitungen an Masse gelegt, Drain-Elektroden potentialfrei gelassen und die Steuer-Gates der Speicherzellen einer Spannung mit demselben hohen Pegel ausgesetzt, der zum Programmieren verwendet wird. Dann wird das ganze Feld wieder gelöscht, und der Zyklus wird wiederholt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Erfindung sieht ein Verfahren zum Verdichten einer Schwellenspannungsverteilung eines Floating-Gate-EEPROMs nach Anspruch 1 vor.
  • Ein technischer Vorteil der vorliegenden Erfindung besteht darin, dass das Verfahren zum Verdichten einer Schwellenspannungsverteilung eines Floating-Gate-EEPROMs verhindert, dass Leckströme durch benachbarte Zellen geleitet werden, wenn eine Zelle programmiert wird. Ein anderer technischer Vorteil besteht darin, dass durch Testen und Einstellen ein gesamtes Speicherzellenfeld schnell abgeschlossen werden kann. Ein weiterer technischer Vorteil besteht darin, dass der Leckstrom von benachbarten Zellen während des Lesens einer Zelle verringert oder beseitigt wird.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung, ihrer Aufgaben und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Zusammenhang mit der anliegenden Zeichnung Bezug genommen, worin:
  • 1 ein teilweise in Blockform ausgeführtes schematisches Diagramm eines Floating-Gate-Speicherzellenfelds ist,
  • 2 eine Schnittansicht einer typischen Floating-Gate-Speicherzelle des im Speicherzellenfeld verwendeten Typs ist und
  • 3 ein Flussdiagramm eines Verfahrens zum Testen und Einstellen von Schwellenspannungen in Flash-EEPROMs gemäß der vorliegenden Erfindung ist.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die bevorzugte Ausführungsform der vorliegenden Erfindung und ihre Vorteile lassen sich am besten anhand der 1 bis 3 der Zeichnung verstehen, wobei gleiche Bezugszahlen für gleiche und entsprechende Teile der verschiedenen Darstellungen verwendet werden.
  • In 1 ist ein als Beispiel dienendes Feld 5 von Speicherzellen in einem Speicherchip dargestellt. Das Feld 5 ist einsetzbar, um binäre Daten zu speichern, zu lesen und zu löschen. Jede Zelle in dem Feld 5 ist ein Floating-Gate-Transistor 10 mit einer Source-Elektrode 11, einer Drain-Elektrode 12, einem Floating-Gate 13 und einem Steuer-Gate 14. Die Zellen 10 werden durch ein Steuersystem gesteuert, das einen Wortleitungsdecodierer 16, einen Spaltendecodierer 19, einen Mikroprozessor 21 und einen Stromvergleicher 30, der an den Spaltendecodierer 19 angeschlossen ist, aufweist. Jedes der Steuer-Gates 14 in einer Zeile von Zellen 10 ist mit einer Wortleitung 15 verbunden, die wiederum mit dem Wortleitungsdecodierer 16 verbunden ist. Jede der Source- Elektroden 11 in einer Zeile von Zellen 10 ist mit einer Source-Leitung 17 verbunden. Jede der Drain-Elektroden 12 in einer Spalte von Zellen 10 ist mit einer Drain-Spaltenleitung 18 verbunden, die auch als Bitleitung bekannt ist, welche wiederum mit dem Spaltendecodierer 19 verbunden ist. Jede der Source-Leitungen 17 ist über eine gemeinsame Spaltenleitung 17a mit dem Spaltendecodierer 19 verbunden. Der Mikroprozessor 21 kommuniziert mit dem Spaltendecodierer 19 und dem Wortleitungsdecodierer 16. Unter anderem stellt der Mikroprozessor 21 fest, ob Daten in den Zellen 10 zu speichern, aus diesen zu löschen oder aus diesen zu lesen sind.
  • 2 zeigt einen Querschnitt einer typischen Floating-Gate-Zelle 10 des Typs, der im Speicherzellenfeld 5 aus 1 verwendet wird. Die Source-Elektrode 11 und die Drain-Elektrode 12 sind durch Störstellendiffusion in einem Halbleitersubstrat 23 mit Störstellen des zu Diffusionen der Source-Elektrode 11 und der Drain-Elektrode 12 entgegengesetzten Typs gebildet. Der Bereich des Substrats 23 zwischen der Source-Elektrode 11 und der Drain-Elektrode 12 ist der Zellenkanal 24. Das Floating-Gate 13 ist aus einer Polysiliciumschicht gebildet, die gegenüber dem Kanal 24 durch einen Gate-Isolator 25 isoliert ist. Das Polysilicium-Steuer-Gate 14, das mit einer Wortleitung 15 aus 1 verbunden ist, ist gegenüber dem Floating-Gate 13 durch einen Zwischenebenenisolator 26 isoliert.
  • In 3 ist ein Programmlöschzyklus des Speicherzellenfelds 5 unter Einschluss eines Verdichtungsprüfungsschritts gemäß der vorliegenden Erfindung dargestellt. Das Verfahren beginnt in Schritt 100. Typischerweise wird das Speicherzellenfeld 5 vor seiner ersten Verwendung durch Belichtung mit Ultraviolettstrahlung vollständig gelöscht. Hierdurch wird die gesamte Ladung von den Floating-Gates 13 der Zellen 10 in dem Feld 5 gelöscht.
  • Das Verfahren wird in Schritt 102 fortgesetzt, wo ausgewählte Zellen 10 in dem Feld 5 auf einen Logikzustand 1 programmiert werden. In diesem Schritt legt der Wortleitungsdecodierer 16, ansprechend auf Wortleitungs-Adresssignale auf einer Leitung 20r und auf Signale vom Mikroprozessor 21, eine vorgewählte erste Programmierspannung Vp1, in diesem Beispiel etwa +12 V, an die Wortleitung 15 einer ausgewählten Zelle 10 an. Der Spaltendecodierer 19 legt auch eine zweite Programmierspannung Vp2 (etwa +3 bis +10 V) an die Bitleitung 18 für die ausgewählte Zelle 10 an. Die Source-Leitungen 17 werden auf ein Referenzpotential Vss gelegt, das das Massepotential sein kann. Alle nicht ausgewählten Bitleitungen 18 werden auf das Referenzpotential Vss gelegt oder bleiben potentialfrei.
  • Diese Programmierspannungen erzeugen einen hohen Drain-Source-Strom in dem Kanal der ausgewählten Speicherzelle 10, was zur Erzeugung von Kanal-Heißelektronen und Lawinendurchbruchselektronen in der Nähe des Drain-Kanal-Übergangs führt. Diese Elektronen werden durch das Kanaloxid in das Floating-Gate 13 der ausgewählten Zelle 10 injiziert. Die Programmierzeit wird so ausgewählt, dass sie ausreichend lang ist, um das Floating-Gate 13 mit einer negativen Programmierspannung von etwa –2 V bis –6 V in Bezug auf die Kanalzone zu programmieren.
  • Das Floating-Gate 13 der ausgewählten Zelle 10 wird mit während der Programmierung injizierten Heißelektronen geladen, und die Elektronen machen wiederum den Source-Drain-Pfad unter dem Floating-Gate 13 der ausgewählten Zelle 10 während des nachstehend beschriebenen Leseschritts nichtleitend, was als ein Logikzustand 1 interpretiert wird. Nicht ausgewählte Zellen 10 haben Source-Drain-Pfade unter dem Floating-Gate 13, die während des Leseschritts leitend bleiben, was als Logikzustand 0 interpretiert wird.
  • Es sei bemerkt, dass für gemäß dieser als Beispiel dienenden Ausführungsform hergestellte Speicherzellen 10 der Kopplungskoeffizient zwischen einem Steuer-Gate 14 und einem Floating-Gate 13 in etwa 0,6 beträgt. Daher legt eine Programmierspannung Vp1 von +12 V an einer ausgewählten Wortleitung 15 und einem Steuer-Gate 14 eine Spannung von in etwa +7,2 V an das ausgewählte Floating-Gate 13 an. Die Spannungsdifferenz zwischen dem Floating-Gate 13 und der an Masse gelegten Source-Leitung 17 ist ungenügend, um einen Fowler-Nordheim-Tunnelstrom durch das Gate-Oxid zwischen der Source-Elektrode 11 und dem Floating-Gate 13 zum Laden des Floating-Gates 13 einer ausgewählten oder nicht ausgewählten Zelle 10 hervorzurufen.
  • Nachdem alle ausgewählten Zellen 10 in dem Feld 5 programmiert worden sind, wodurch ein Block binärer Daten in dem Feld 5 gespeichert wird, wird das Verfahren in Schritt 104 fortgesetzt, wo Daten aus dem Feld 5 ausgelesen werden und für den vorgesehenen Zweck verwendet werden. In diesem Schritt legt der Wortleitungsdecodierer 16, ansprechend auf Wortleitungs-Adresssignale auf den Leitungen 20r und auf Signale vom Mikroprozessor 21, eine vorgewählte positive Spannung Vcc an die ausgewählte Wortleitung 15 an. Diese Spannung wird so ausgewählt, dass sie höher als die Schwellenspannung des Transistors 10 in einem Löschzustand und niedriger als die Schwellenspannung des Transistors 10 in einem programmierten Zustand ist. In diesem Beispiel beträgt Vcc etwa +4 oder +5 V. Der Wortleitungsdecodierer 16 legt auch eine niedrige Spannung, wie Masse, an ausgewählte Wortleitungen 15 an.
  • Der Spaltendecodierer 19 legt eine vorgewählte positive Spannung Vsen, in diesem Beispiel etwa +1 V, zumindest an die ausgewählte Bitleitung 18 an und eine niedrige Spannung, wie Masse, an die Source-Leitung 17 an. Die ausgewählte Zelle hat auf diese Weise eine positive Drain-Source-Vorspannung und ist, abhängig davon, ob die Wortleitungsspannung größer oder kleiner als die Schwellenspannung der ausgewählten Zelle 10 ist, was wiederum davon abhängt, ob die Zelle programmiert (logische 1) oder gelöscht (logische 0) ist, entweder leitend oder nichtleitend.
  • Der Spaltendecodierer 19 verbindet, ansprechend auf Signale auf Adressleitungen 20d, die ausgewählte Bitleitung 18 der ausgewählten Zelle 10 mit einem Daten-Ein-/Ausgabeanschluss 22. Der leitende oder nichtleitende Zustand der Zelle 10, die mit der ausgewählten Bitleitung 18 und der ausgewählten Wortleitung 15 verbunden ist, wird durch einen Leseverstärker (nicht dargestellt) erfasst, der an den Daten-Ein-/Ausgabeanschluss 22 angeschlossen ist.
  • Abhängig von der Anwendung, für die das Speicherzellenfeld 5 verwendet wird, kann der vorstehend beschriebene Leseschritt mit einer beliebigen Häufigkeit ausgeführt werden, bevor zum nächsten Schritt in dem Prozess übergegangen wird. Erst nachdem die Daten in dem Feld 5 gelesen und verwendet worden sind und festgestellt wurde, dass die Daten nicht mehr in dem Feld 5 gespeichert zu werden brauchen, geht das Verfahren von Schritt 104 zu Schritt 106. In Schritt 106 wird ein Flash-Löschen des gesamten Felds 5 ausgeführt, um alle Zellen 10 auf einen Logikzustand 0 zu setzen. Diesem Schritt kann in manchen Fällen ein Vorbereitungsschritt vorangestellt werden, in dem alle Zellen 10 auf einen Logikzustand 1 programmiert werden, bevor der Löschschritt ausgeführt wird.
  • In dem Löschschritt 106 lässt der Spaltendecodierer 19 alle Bitleitungen 18 potentialfrei oder an eine hohe Impedanz angeschlossen, beispielsweise an einen im "AUS"-Zustand vorgespannten Feldeffekttransistor. Der Wortleitungsdecodierer 16 legt alle Wortleitungen 15 auf die Referenzspannung Vss, die Masse sein kann. Der Spaltendecodierer 19 legt auch eine hohe positive Spannung Vee, in diesem Beispiel etwa +10 V bis +15 V, an alle Source-Leitungen 17 an. Alternativ kann Vss negativ, beispielsweise –9 V, sein, während Vee niedriger als gemäß der zuvor beschriebenen Ausführungsform, beispielsweise +6 V, sein kann. In jedem Fall hat die Potentialdifferenz zwischen dem Floating-Gate und der Source-Elektrode die gleiche Polarität und in etwa den gleichen Betrag. Vee kann sogar lediglich 0 V oder Masse betragen, wobei Vss auf einen entsprechenden negativen Wert gelegt ist, um in etwa die gleiche Potentialdifferenz zwischen den beiden aufrechtzuerhalten.
  • Diese Löschspannungen erzeugen eine ausreichende Feldstärke über die Gate-Oxidzone, um einen Fowler-Nordheim-Tunnelstrom zu erzeugen, der Ladung von dem Floating-Gate 13 überträgt, wodurch jede Speicherzelle 10 in dem Feld 5 gelöscht wird. Weil das Potential auf der Wortleitung 15 0 V oder negativ ist, bleibt die Zelle 10 während des Löschens im nichtleitenden Zustand.
  • Aus diesem Grund und auch wegen der Tatsache, dass die Drain-Elektrode 12 potentialfrei ist, werden keine Kanal-Heißträger erzeugt.
  • Eine alternative Flash-Löschprozedur ist im Kaya u.a. am 27. Juni 1995 erteilten US-Patent US-A-5 428 878, das auf den Erwerber der vorliegenden Erfindung übertragen ist, beschrieben. Diese Flash-Löschprozedur beinhaltet das Anlegen von Licht-Löschimpulsen in Schritten, wobei nach jedem Schritt geprüft wird, ob die Schwellenspannungen aller Zellen unter ein vorgegebenes Niveau verringert worden sind.
  • Nachdem ein Flash-Löschen in Schritt 106 nach einem oder mehreren der zuvor beschriebenen Verfahren oder unter Verwendung eines anderen Verfahrens ausgeführt wurde, wird ein Verdichtungsprüfungsprozess gemäß der vorliegenden Erfindung, beginnend in Schritt 108, ausgeführt. Der allgemeine Zweck dieses Prozesses besteht darin, die Schwellenspannungen der Zellen 10 in dem Feld 5 zu testen, um festzustellen, ob sich irgendwelche der Schwellenspannungen unter einer vorgewählten positiven Spannung befinden. Falls irgendwelche der Schwellenspannungen unter dem vorgewählten Wert liegen, kann ein nachstehend beschriebener Verdichtungsschritt ausgeführt werden, um die Schwellenspannungen dieser Zellen 10 zu erhöhen.
  • Der Verdichtungsprüfungsprozess beginnt in Schritt 108, in dem die erste Bitleitung 18 oder die erste Spalte von Zellen 10 in dem Feld 5 zur Verdichtungsprüfung ausgewählt wird. Das Verfahren wird in Schritt 110 fortgesetzt, in dem der Spaltendecodierer 19 eine vorgewählte positive Spannung Vsen, welche die Lese-Drain-Vorspannung ist, die während des Leseschritts 104 an die Bitleitung angelegt wird und die in diesem Beispiel in etwa +1 V beträgt, an die ausgewählte Bitleitung 18 anlegt und eine niedrige Spannung, wie Masse, an die Source-Leitung 17 anlegt. Der Wortleitungsdecodierer 16 legt eine positive Spannung an alle Wortleitungen 15 an. In diesem Beispiel kann die positive Spannung von 1 V bis etwa 3,2 V reichen, wobei der letztgenannte Wert die maximale Schwellenspannung der Lösch-Schwellenspannungsverteilung ist.
  • Diese positive Spannung wird ausgewählt, um die Beschädigung der Zelle 10 während des Programmierens benachbarter Zellen zu minimieren.
  • Das Verfahren wird dann in Schritt 112 fortgesetzt, in dem der Spaltendecodierer 19, ansprechend auf Signale auf den Adressleitungen 20d, die ausgewählte Bitleitung 18 mit einem Stromvergleicher 30 verbindet. Die ausgewählte Bitleitung 18 leitet einen Strom, der der kombinierte Leckstrom für alle Zellen 10 in der ausgewählten Spalte ist. In Schritt 114 vergleicht der Stromvergleicher 30 den kombinierten Leckstrom mit einem Referenzstrom Iref, in diesem Beispiel etwa 8 μA. Im Entscheidungsschritt 116 stellt der Stromvergleicher 30 fest, ob der kombinierte Leckstrom für die Spalte größer als der Referenzstrom ist.
  • Falls der kombinierte Leckstrom größer als der Referenzstrom ist, wodurch angegeben wird, dass eine oder mehrere der Zellen 10 in der Spalte Schwellenspannungen unterhalb des gewünschten Niveaus haben, geht das Verfahren zu Schritt 122, wo ein nachstehend beschriebener Verdichtungsschritt für die ausgewählte Spalte ausgeführt wird.
  • Falls der kombinierte Leckstrom kleiner als der Referenzstrom ist, wodurch angegeben wird, dass keine Verdichtung für die ausgewählte Spalte notwendig ist, wird das Verfahren im Entscheidungsschritt 118 fortgesetzt. In diesem Schritt stellt der Mikroprozessor 21 fest, ob weitere Spalten zu prüfen sind. Falls dies der Fall ist, wird das Verfahren in Schritt 120 fortgesetzt, in dem die nächste Spalte im Feld 5 für die Verdichtungsprüfung ausgewählt wird. Das Verfahren wird dann in Schritt 110 fortgesetzt, in dem eine Verdichtungsprüfung für die ausgewählte Spalte ausgeführt wird, wie zuvor beschrieben wurde.
  • Dieser Prozess wird wiederholt, bis alle Spalten in dem Feld 5 geprüft und, falls erforderlich, verdichtet worden sind. Falls der Mikroprozessor 21 im Entscheidungsschritt 118 feststellt, dass in dem Feld 5 keine weiteren Spalten mehr zu prüfen sind, wird das Verfahren in Schritt 102 fortgesetzt, in dem das Feld 5 reprogrammiert werden kann, um einen neuen Datenblock zu speichern.
  • Wenn im Entscheidungsschritt 116 festgestellt wird, dass die Schwellenspannungen für die ausgewählte Spalte in dem Feld 5 zu verdichten sind, wird das Verfahren in Schritt 122 fortgesetzt. In diesem Schritt legt der Wortleitungsdecodierer 16, ansprechend auf Wortleitungs-Adresssignale auf den Leitungen 20r und auf Signale vom Mikroprozessor 21, eine vorgewählte erste Programmierspannung Vp1, in diesem Beispiel etwa +1 V bis +5 V, an alle Wortleitungen 15 an. Der Spaltendecodierer 19 legt auch eine zweite Programmierspannung Vp2, in diesem Beispiel etwa +4 V bis +7 V, an die ausgewählte Bitleitung 18 an.
  • Alle Source-Leitungen 17 werden auf eine dritte Programmierspannung Vp3, in diesem Beispiel etwa +1 V bis +2 V, angehoben. Diese positive Source-Spannung wird angelegt, um die Beschädigung des Felds 5 während des Verdichtens zu verringern.
  • Diese Programmierspannungen erzeugen einen Zustand eines verhältnismäßig niedrigen Stroms (von der Drain-Elektrode 12 zur Source-Elektrode 11) im Kanal jeder der Zellen 10 in der ausgewählten Spalte, was zur Erzeugung von Kanal-Heißelektronen und Lawinendurchbruchselektronen führt, die über das Kanaloxid in die Floating-Gates 13 der Zellen 10 injiziert werden. Die Verdichtungszeit wird so ausgewählt, dass sie ausreichend lang ist, um die unerwünschte positive Ladung von allen Floating-Gates 13 in der Spalte zu entfernen und die Schwellenspannungsverteilung zu verdichten. In diesem Beispiel liegt die Verdichtungszeit in der Größenordnung einer Millisekunde, während derer die gesamte Spalte verdichtet wird. Die kleine Programmierspannung Vp1 bewirkt natürlich keinen ausreichenden Fowler-Nordheim-Tunnelstrom durch das Gate-Oxid zwischen der Source-Elektrode 11 und dem Floating-Gate 13, um die Floating-Gates 13 der Zellen 10 zu laden. Die Floating-Gates 13 der Zellen 10 werden jedoch langsam mit während der Verdichtung injizierten Heißelektronen geladen.
  • Nachdem die Schwellenspannungen für die ausgewählte Spalte verdichtet worden sind, wird das Verfahren im Entscheidungsschritt 118 fortgesetzt, in dem der Mikroprozessor 21 feststellt, ob in dem Feld 5 noch Spalten zu prüfen sind. Wenn alle Spalten geprüft und, wenn nötig, verdichtet worden sind, kehrt das Verfahren zu Schritt 102 zurück, in dem das Feld 5 reprogrammiert werden kann, um einen neuen Datenblock zu speichern.
  • Wenn die Verdichtungsprüfungs- und Verdichtungsschritte wie beschrieben nach jedem Flash-Löschen des Felds 5 ausgeführt werden, leiten Zellen, die in derselben Spalte liegen wie eine Zelle, die gerade programmiert wird, keinen erheblichen Leckstrom. Daher baut sich in den Zellen eine Oxidladung viel langsamer auf als es der Fall wäre, wenn die Verdichtungsprüfungs- und Verdichtungsschritte nicht vorhanden wären. Hierdurch wird die Beeinträchtigung der Transkonduktanz der Zellen verzögert, wodurch die Anzahl der Programmierzyklen, denen die Zellen unterzogen werden können, während sie voll funktionsfähig bleiben, vergrößert wird.

Claims (9)

  1. Verfahren zum Verdichten einer Schwellenspannungsverteilung eines Floating-Gate-EEPROMs mit den folgenden sequenziellen Schritten: a) Auswählen einer Zellenspalte mit einer Anzahl von Speicherzellen (10), b) Anlegen einer positiven Steuer-Gate-Spannung an einen Steuer-Gate-Anschluss (14) jeder Speicherzelle (10) der ausgewählten Zellenspalte, c) Erfassen eines von der Anzahl der Speicherzellen (10) der ausgewählten Zellenspalte geleiteten Gesamtstroms, d) Vergleichen des Gesamtstroms mit einem Referenzstrom und e) Erhöhen der jeweiligen Schwellenspannungen der Speicherzellen (10) der ausgewählten Zellenspalte ansprechend auf den Vergleichsschritt, wobei das Erhöhen der jeweiligen Schwellenspannungen die folgenden Schritte aufweist: e1) Anlegen einer positiven Spannung an jeweilige Source-Anschlüsse (11) der Anzahl von Speicherzellen (10) der ausgewählten Zellenspalte, e2) Anlegen einer positiven Drain-Spannung an die jeweiligen Drain-Anschlüsse (12) der Anzahl von Speicherzellen (10) der ausgewählten Zellenspalte und e3) Anlegen einer positiven Steuer-Gate-Spannung an die jeweiligen Steuer-Gate-Anschlüsse (14) der mehreren Speicherzellen (10) der ausgewählten Zellenspalte.
  2. Verfahren nach Anspruch 1, wobei die positive Steuer-Gate-Spannung von Schritt e3) nicht so hoch ist, dass am Gate-Oxid ein Fowler-Nordheim-Tunnelstrom hervorgerufen wird, der das Floating-Gate laden würde, jedoch ausreicht, um zu bewirken, dass Kanal-Heißelektronen und Lawinendurchbruchselektronen in das Floating-Gate injiziert werden.
  3. Verfahren nach einem der vorstehenden Ansprüche, wobei der Auswahlschritt a) den Schritt des Auswählens einer Zellenspalte mit einer Anzahl an eine gemeinsame Bitleitung (18) angeschlossener Speicherzellen (10) aufweist.
  4. Verfahren nach einem der vorstehenden Ansprüche mit dem weiteren Schritt: Flash-Löschen des Floating-Gate-EEPROMs vor dem Schritt a) des Auswählens der Zellenspalte, so dass das Verdichtungsverfahren am Ende der Flash-Löschprozedur auftritt.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei die an einen Steuer-Gate-Anschluss (14) von jeder der Speicherzellen (10) der in Schritt b) ausgewählten Zellenspalte angelegte Steuer-Gate-Spannung größer als null Volt ist und Schritt b) weiter aufweist: b2) Anlegen einer positiven Drain-Spannung an Drain-Anschlüsse der Anzahl von Zellen (10), wobei die positive Steuer-Gate-Spannung nicht kleiner als die positive Drain-Spannung ist.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei die in Schritt b) an den Steuer-Gate-Anschluss (14) jeder Speicherzelle (10) angelegte positive Steuer-Gate-Spannung im Bereich von 1 V bis 3,2 V liegt.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei die an den Steuer-Gate-Anschluss (14) jeder Speicherzelle (10) während des Schritts e3) angelegte positive Steuer-Gate-Spannung im Bereich von 1 V bis 5 V liegt.
  8. Verfahren nach Anspruch 7, wobei die während des Schritts e3) an die jeweiligen Drain-Anschlüsse der mehreren Speicherzellen (10) angelegte positive Drain-Spannung im Bereich von 4 V bis 7 V liegt.
  9. Verfahren nach einem der Ansprüche 7 oder 8, wobei während des Schritts des Erhöhens der jeweiligen Schwellenspannungen der Speicherzellen (10) der ausgewählten Zellenspalte ansprechend auf den Vergleichsschritt die Differenz zwischen der Spannung am Steuer-Gate-Anschluss der Anzahl von Speicherzellen (10) der ausgewählten Spalte und der Spannung am Source- Leitungs-Anschluss der Anzahl von Speicherzellen (10) der ausgewählten Spalte kleiner oder gleich 4 V ist.
DE69735918T 1996-10-08 1997-10-08 Verbesserungen bei oder in Bezug auf nichtflüchtige Speicheranordnungen Expired - Lifetime DE69735918T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US2797196P 1996-10-08 1996-10-08
US27971P 2008-02-12

Publications (2)

Publication Number Publication Date
DE69735918D1 DE69735918D1 (de) 2006-06-29
DE69735918T2 true DE69735918T2 (de) 2007-01-11

Family

ID=21840832

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69735918T Expired - Lifetime DE69735918T2 (de) 1996-10-08 1997-10-08 Verbesserungen bei oder in Bezug auf nichtflüchtige Speicheranordnungen

Country Status (4)

Country Link
US (1) US5909397A (de)
EP (1) EP0836196B1 (de)
JP (1) JPH10125099A (de)
DE (1) DE69735918T2 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4229482B2 (ja) * 1997-10-24 2009-02-25 株式会社ルネサステクノロジ フラッシュメモリ内蔵マイクロコンピュータ
KR100305032B1 (ko) * 1999-06-22 2001-11-01 윤종용 반도체 메모리 장치
JP4138173B2 (ja) 1999-08-26 2008-08-20 株式会社ルネサステクノロジ 不揮発性半導体記憶装置およびその消去方法
US6128219A (en) * 1999-10-27 2000-10-03 Stmicroelectronics, S.R.L. Nonvolatile memory test structure and nonvolatile memory reliability test method
US6684173B2 (en) * 2001-10-09 2004-01-27 Micron Technology, Inc. System and method of testing non-volatile memory cells
US7345918B2 (en) * 2005-08-31 2008-03-18 Micron Technology, Inc. Selective threshold voltage verification and compaction
US7986553B2 (en) * 2007-06-15 2011-07-26 Micron Technology, Inc. Programming of a solid state memory utilizing analog communication of bit patterns
US9711211B2 (en) 2015-10-29 2017-07-18 Sandisk Technologies Llc Dynamic threshold voltage compaction for non-volatile memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04222994A (ja) * 1990-12-26 1992-08-12 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5371706A (en) * 1992-08-20 1994-12-06 Texas Instruments Incorporated Circuit and method for sensing depletion of memory cells
US5428621A (en) * 1992-09-21 1995-06-27 Sundisk Corporation Latent defect handling in EEPROM devices
JPH06251593A (ja) * 1993-02-24 1994-09-09 Matsushita Electron Corp フラッシュメモリの消去あるいは書き込み制御方法
US5424991A (en) * 1993-04-01 1995-06-13 Cypress Semiconductor Corporation Floating gate nonvolatile memory with uniformly erased threshold voltage
US5335198A (en) * 1993-05-06 1994-08-02 Advanced Micro Devices, Inc. Flash EEPROM array with high endurance
US5521867A (en) * 1993-12-01 1996-05-28 Advanced Micro Devices, Inc. Adjustable threshold voltage conversion circuit
US5412603A (en) * 1994-05-06 1995-05-02 Texas Instruments Incorporated Method and circuitry for programming floating-gate memory cell using a single low-voltage supply
EP0757355B1 (de) * 1995-07-31 2000-04-19 STMicroelectronics S.r.l. Gemischtes serielles paralleles dichotomisches Leseverfahren für nichtflüchtige Mehrpegel-Speicherzellen und Leseschaltung mit Verwendung eines solchen Verfahrens

Also Published As

Publication number Publication date
EP0836196A2 (de) 1998-04-15
JPH10125099A (ja) 1998-05-15
EP0836196B1 (de) 2006-05-24
DE69735918D1 (de) 2006-06-29
US5909397A (en) 1999-06-01
EP0836196A3 (de) 1999-06-09

Similar Documents

Publication Publication Date Title
DE60220590T2 (de) Verfahren zur Reduzierung von Kopplungseffekten zwischen multi-level Speicherelementen eines nicht flüchtigen Speichers
DE4035660C2 (de) Elektrisch programmierbare Speichereinrichtung und Verfahren zum Zugreifen/Programmieren von Speicherzellen
DE4207934C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung und Programmierverfahren für eine nichtflüchtige Halbleiterspeichervorrichtung
DE10392492B4 (de) Durch Algorithmus dynamisierte Referenzprogrammierung
DE10002266B4 (de) Nichtflüchtiges Halbleiterspeicherbauelement und Programmierverfahren hierfür
DE3016176C2 (de) Prüfschaltung für löschbare programmierbare Festwertspeicher
DE10052326B4 (de) Nichtflüchtiges Halbleiterspeicherbauelement und Programmierverfahren hierfür
US5696717A (en) Nonvolatile integrated circuit memory devices having adjustable erase/program threshold voltage verification capability
DE602004013347T2 (de) Verfahren zum identifizieren nichtflüchtiger speicherelmente mit schlechter subschwellensteigung oder schwacher transkonduktanz
DE60316931T2 (de) System und verfahren zum erzeugen einer referenzspannung durch mitteln der von zwei komplementär programmierten dual bit referenzzellen gelieferten spannungen
DE69633049T2 (de) Nichtflüchtige speicherzellen, die nur positive ladungsträger zum speichern der daten gebrauchen
DE102005030661B4 (de) Nichtflüchtiges Halbleiterspeicherbauelement und Verfahren zum Betreiben und Herstellen eines nichtflüchtigen Halbleiterspeicherbauelementes
DE60216010T2 (de) Verfahren und Schaltung zum Auslesen von Doppelbit-Speicherzellen unter Verwendung einer Vielzahl von Doppelbit-Referenz-Speicherzellen, die beidseitig gelesen werden
DE19649410C2 (de) Nichtflüchtige Speicherzelle und Verfahren zum Programmieren derselben
DE3637682A1 (de) Prueffaehiger, nicht-fluechtiger halbleiterspeicher mit variablem schwellenwert
DE10297640T5 (de) Schema für das Source-Seitige Spannungserfassen beim Auslesen mit virtüller Masse in einem Flash-Epromarray mit Vorladen des Benachbarten Bits
DE102005049845A1 (de) Verfahren zum Testen einer Speicheranordnung, Speicheranordnung und Testeinheit zum Testen einer solchen
DE102005057553A1 (de) Nicht volatiles Speicherbauelement und Verfahren zur Verhinderung eines Heisse-Elektronen-Programmier-Störungsphänomens
DE102005045031A1 (de) Programmierverfahren und Programmierwiederaufnahmeverfahren für ein nichtflüchtiges Speicherbauelement
DE112004000703B4 (de) Verfahren zum Betrieb einer Doppelzellenspeichereinrichtung mit einer verbesserten Lesebereichsspanne über die Lebensdauer hinweg
DE60015770T2 (de) Flashspeicheranordnung mit extern ausgelöster erfassung und heilung von fehlerhaften zellen
DE102005030874B3 (de) Verfahren und integrierter Schaltkreis zum Erkennen eines Zustandes einer Speicherzelle
DE69731255T2 (de) Verfahren zum Löschen eines nichtflüchtigen Speichers
DE102005031892B4 (de) Verfahren zum Programmieren von Multi-Bit-Charge-Trapping-Speicherzellenanordnungen und Speicherbauelement
DE102010053557A1 (de) NAND-Programmiertechnik

Legal Events

Date Code Title Description
8364 No opposition during term of opposition