KR940018868A - 반도체 메모리 - Google Patents

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KR940018868A
KR940018868A KR1019930028256A KR930028256A KR940018868A KR 940018868 A KR940018868 A KR 940018868A KR 1019930028256 A KR1019930028256 A KR 1019930028256A KR 930028256 A KR930028256 A KR 930028256A KR 940018868 A KR940018868 A KR 940018868A
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아쯔시 다까스기
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가나미야지 준
오끼뎅끼 고오교오 가부시끼이샤
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Abstract

DRAM메모리 셀을 이용하여, 1칩상에 DRAM과 ROM을 만들어, 사용자가, 그것들의 사용용량을 자유롭게 결정할 수 있다.
DRAM과 ROM의 액세스 동작은, 전혀 종래의 DRAM과 같으므로, 개발코스트나 개발기간도 대폭으로 단축할 수 있고, 더욱이 시장분쟁을 최소하게 저지할 수 있다.
종래의 DRAM 메모리 셀에 새롭게 VCC용 전위배선(33i)와 VSS용 전위배선(33i/)를 설치하고, 메모리셀(31li, …)와 콘턱트배선(33i)와 VSS용 전위배선(33i/)를 설치하고, 메모리 셀(31li, …) 콘덕트를 취하므로서 그 메모리 셀을 ROM화한다.
콘턱트를 취하지않은 메모리 셀(32i), …는 DRAM메모리 셀을 위해, 사전에 콘턱트를 취하여 ROM 기록해둔 데이터를 공통데이터로하고, 나머지의 콘덕트를 취하고있지 않은 DRAM 메모리 셀을 고쳐쓰는 것으로, ROM데이터를 여러가지로 변경하여 쓰여진다.

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예를 표시하는 DRAM의 요부의 회로도, 제9도는 본 발명의 제4의 실시예의 DRAM의 칼럼단위를 표시하는 회로도, 제24도는 본 발명의 제19의 실시예의 DRAM의 칼럼단위를 표시하는 회로도.

Claims (46)

  1. 상보적인 두개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되고 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한 반도체메모리에 있어서, 상기 고정전위에 웅한 달리하는 레벨의 전위가 인가되는 제1 및 제2의 전위배선을 설치하고, 상기 비트선쌍의 내, 정논리측의 소정의 메모리셀과 상기 제1의 전위배선과를 접속하는 동시에, 상기 비트선쌍의 내, 부논리측의 소정의 메모리셀과 상기 제2의 전위배선과를 접속하는 구성으로 한 것을 특징으로 하는 반도체메모리.
  2. 상보적인 2개의 비트선으로되고, Y어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되고, X어드레스에 근거해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 고정전위에 응한 달리한 레벨의 전위가 인가되는 제1 및 제2의 전위배선과, 상기 비트선쌍의 내, 정논리측의 메모리셀에는 X어드레스가 연속하는 워드선이 접속하고, 부논리측의 메모리 셀에는 별도의 X어드레스가 연속하는 워드선이 접속하는 것같은 그 워드선이 선택되도록 구성된 X데코더수단과를 설치하고, 상기 비트선쌍의 내, 정논리측의 소정의 메모리셀과 상기 제1의 전위배선과를 접속하는 동시에, 상기 비트선쌍의 내, 부논리측의 소정의 메모리셀과 상기 제2의 전위배선과를 접속하는 구성으로 한 것을 특징으로 하는 반도체메모리.
  3. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비하고, 오픈비트선구성의 반도체메모리에 있어서, 상기 고정전위에 응한 달리하는 레벨의 전위가 인가되는 제1 및 제2의 전위배선을 설치하고, 상기 비트선쌍의 내, 정논리측의 소정의 메모리셀과 상기 제1의 전위배선을 설치하고, 상기 비트선쌍의 내, 정논리측의 소정의 메모리셀과 상기 제1의 전위배선과를 접속하는 동시에, 상기 비트선쌍의 내, 부논리측의 소정의 메모리셀과 상기 제2의 전위배선과를 접속하는 구성으로 한 것을 특징으로 하는 반도체메모리.
  4. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한 반도체메모리에 있어서, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위 배선을 설치하고, 상기 비트선쌍의 내, 정논리측의 소정의 메모리셀과 상기 전위배선과를 접속하는 구성으로 한 것을 특징으로 하는 반도체메모리.
  5. 상보적인 2개의 비트선으로 된, Y 어드레스에 근거해서 선택되는 복수의 비트쌍과, 상기 비트선쌍에 대해서 교차배치되어, X 어드레스에 근거해서, 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선내, 정논리측의 소정의 메모리셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선과, 상기 비트선쌍의 내, 정논리측의 메모리셀에는 X 어드레스가 연속하는 워드선이 접속하고, 부논리측의 메모리셀에는 별도의 X 어드레스가 연속하는 워드선이 접속하는 그 워드선이 선택되도록 구성된 X 데코더수단과를, 설치한 것을 특징으로 하는 반도체메모리.
  6. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한, 오픈비트선구성의 반도체메모리에 있어서, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선을 설치하고, 상기 비트선쌍의 내, 정논리측의 소정의 메모리셀과 상기 전위배선과를 접속하는 구성으로 한 것을 특징으로 하는 반도체메모리.
  7. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속된 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한 반도체 메모리에 있어서, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선을 설치하고, 상기 비트선쌍의 내, 부논리측의 소정의 메모리셀과, 상기 전위배선과를 접속하는 구성으로 한것을 특징으로 하는 반도체메모리.
  8. 상보적인 2개의 비트선으로된, Y 어드레스에 근거해서 선택되는 복수의 비트쌍과, 상기 비트선쌍에 대해서 교차배치되어, X 어드레스에 근거해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 내, 부논리측의 소정의 메모리셀과 접속되어, 상기 고정전위에 따른 레벨의 전위가 인가되는 전위배선과, 상기 비트선쌍의 내, 정논리측의 메모리셀에는 X 어드레스가 연속하는 워드선이 접속하고, 부논리측의 메모리셀에는 별도의 X어드레스가 연속하는 워드선이 접속하도록 그 워드선이 선택되도록 구성된 X 데코더수단과를, 설치한 것을 특징으로 하는 반도체메모리.
  9. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한, 오픈비트선구성의 반도체메모리에 있어서, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위 배선을 설치하고, 상기 비트선쌍의 내, 부논리측이 소정의 메모리셀과를 상기 전위배선과를 접속하는 구성으로 한 것을 특징으로 하는 반도체메모리.
  10. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해 교치배치된 복수의 워드선과, 상기 각 비트선쌍과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 내, 정논리측이 소정의 메모리셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 제1의 전위배선과, 상기 비트선쌍의 내, 부논리측이 소정의 메모리셀과 접속되어, 상기 제1의 전위배선에 인가되는 전위와는 달리하는 레벨의 전위가 인가되는 제2의 전위배선과를 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 제1, 제2의 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  11. 상보적인 2개의 비트선으로 되고, Y 어드레스에 기초해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되고, X 어드레스에 기초해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 내, 정논리측의 소정의 메모리셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 제1의 전위배선과, 상기 비트선쌍의 내, 부논리측의 소정의 메모리셀과 접속되어, 상기 제1의 전위배선에 인가되는 전위과는 틀리는 레벨의 전위가 인가되는 제2의 전위배선과, 상기 비트선쌍의 내, 정논리측의 메모리셀에는 X 어드레스가 연속하는 워드선이 접속하고, 부논리측의 메모리셀에는 별도의 X 어드레스가 연속하는 워드선이 접속하도록 그 워드선이 선택되도록 구성된 X 데코더 수단과를 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 제1, 제2의 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  12. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍의 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 오픈비트선구성의 반도체메모리에 있어서, 상기 비트선쌍의 내, 정논리측의 소정의 메모리셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 제1의 전위배선과, 상기 비트선쌍의 내, 부논리측의 소정의 메모리셀과 접속되어, 상기 제1의 전위배선에 인가되는 전위와는 틀리는 레벨의 전위인가되는 제2의 전위배선과를 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 제1, 제2의 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온ㆍ오프제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  13. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한 반도체메모리에 있어서, 상기 비트선쌍의 내, 정논리측의 소정의 메모리셀과 접속되어, 상기 고정전위에 따른 레벨의 전위가 인가되는 전위배선과, 상기 비트선쌍의 내, 정논리측의 메모리셀에는 X어드레스가 연속하는 워드선이 접속하고 부논리측의 메모리 셀에는 별도의 X어드레스가 연속하는 워드선이 접속함과 같은 그 워드선이 선택되도록 구성된 X디코더 수단과를 설치하고, 상기 정논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼 게이트로, 구성한 것을 특징으로 하는 반도체 메모리.
  14. 상보적인 2개의 비트선으로 되고, Y 어드레스에 기초해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되어, X 어드레스에 기초해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한 반도체메모리에 있어서, 상기 비트선쌍의 내, 정논리측의 소정의 메모리셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선과, 상기 비트선쌍의 내, 정논리측의 메모리셀에는 X 어드레스가 연속하는 워드선이 접속하고, 부논리측의 메모리 셀에는 별도의 X 어드레스가 연속하는 워드선이 접속하도록 그 워드선이 선택되도록 구성된 X 데코더수단과를 설치하고, 상기 정논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  15. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한, 오픈비트구성의 반도체메모리에 있어서, 상기 비트선쌍의 내, 정논리측의 소정의 메모리셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선을 설치하고, 상기 정논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프 제어되는 트랜스퍼 게이트로 구성한 것을 특징으로 하는 반도체메모리.
  16. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한 반도체메모리에 있어서, 상기 비트선내, 부논리측의 소정의 메모리셀과 접속되고, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선을 설치하고, 상기 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속된 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼 게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  17. 상보적인 2개의 비트선으로 되며, Y 어드레스에 근거하여 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되고, X 어드레스에 근거해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리 셀과를 구비한 반도체메모리에 있어서, 상기 비트선쌍의 내, 부논리측의 소정의 메모리셀과 접속되며, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선과, 상기 비트선쌍의 내, 정논리측의 메모리셀에는 X 어드레스가 연속하는 워드선이 접속하고, 부논리측의 메모리셀에는 별도의 X 어드레스가 연속하는 워드선이 접속하도록 그 워드선이 선택되도록 구성된 X 데코더수단과를 설치하고, 상기 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로 구성한 것을 특징으로 하는 반도체메모리.
  18. 상보적 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한, 오픈 비트선구성의 반도체메모리에 있어서, 상기 비트선쌍의 내, 부논리측의 소정의 메모리셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선을 설치하고, 상기 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로 구성한 것을 특징으로 하는 반도체메모리.
  19. 상보적인 2개의 비트선으로 되고, Y 어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되고, X 어드레스에 근거해서 선택적으로 활성화 되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되고, 상기 고정전위에 의한 레벨의 전위가 인가되는 전위배선과, 상기 부논리측의 메모리셀로부터의 출력을 상기 X 어드레스에 의해 판별하여 역상으로 하는 논리변환수단과를, 설치한 것을 특징으로 하는 반도체메모리.
  20. 제19항에 있어서, 상기 비트선쌍의 내, 정논리측의 메모리셀에는 X 어드레스가 연속하는 워드선이 접속하고, 부논리측의 메모리 셀에는 별도의 X 어드레스가 연속하는 워드선이 접속하도록 그 워드선이 선택되도록 구성된 X 데코더 수단을, 설치한 것을 특징으로 한 반도체메모리.
  21. 상보적 2개의 비트선으로 되고, Y 어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되고, X 어드레스에 근거해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되고 소정전위가 인가되는 복수의 메모리셀과를 구비한, 오픈 비트선구성의 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되고, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선과, 상기 부논리측의 메모리셀로부터의 출력을 상기 X 어드레스에 의해 판별하여 역상으로 하는 논리변환수단과를, 설치한 것을 특징으로 하는 반도체메모리.
  22. 상보적인 2개의 비트선으로 되고, Y 어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되고, X 어드레스에 근거해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리셀과 접속되어, 상기 고정전위에 응해서 레벨의 전위가 인가되는 전위배선과, 상기 정논리측의 메모리셀로부터의 출력을 상기 X 어드레스에 의해 판별하여 역상으로 하는 논리변환수단과를, 설치한 것을 특징으로 하는 반도체메모리.
  23. 상보적 2개의 비트선으로되고, Y 어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선상에 대해서 교차배치되고, X 어드레스에 근거해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍의 워드선과의 교차개소에 각각 접속되고 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되고, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선과, 상기 비트선쌍의 내, 정논리측의 메모리셀에는 X 어드레스가 연속하는 워드선이 접속하고, 부논리측의 메모리셀에는 별도의 X 어드레스가 연속하는 워드선이 접속하도록 그 워드선이 선택되도록 구성된 X 데코더 수단과, 상기 정논리측의 메모리셀로부터의 출력을 상기 X 어드레스에 의해 판별하여 역상으로 하는 논리변환수단과를, 설치한 것을 특징으로 하는 반도체메모리.
  24. 상보적인 2개의 비트선으로 되고, Y 어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되고, X 어드레스에 근거해서 선택적으로 활성화 되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한, 오픈비트선구성의 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되어, 상기 고정전위에 응해서 레벨의 전위가 인가되는 전위배선과, 상기 정논리측의 메모리셀로부터의 출력을 상기 X 어드레스에 의해 판별하여 역상으로 하는 논리변환수단과를, 설치한 것을 특징으로 하는 반도체메모리.
  25. 상보적인 2개의 비트선으로 된, Y 어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되어, X 어드레스에 근거해서 선택적으로 활성화되는 복수이 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선과, 상기 부논리측의 메모리셀로부터의 출력을 상기 X 어드레스에 의해 판별하여 역상으로 하는 논리변화수단과를 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  26. 상보적인 2개의 비트선으로 되고, Y 어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되어, X 어드레스에 근거해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되어 상기 고정전위에 응한 레벨의 전위가 인가되는 전위 배선과, 상기 비트선쌍의 내, 정논리측의 메모리셀에는 X 어드레스가 연속하는 워드선이 접속하고, 부논리측의 메모리셀에는 별도의 X 어드레스가 연속하는 워드선이 접속하도록 그 워드선이 선택되도록 구성된 X 데코더 수단과, 상기 부논리측의 메모리셀로부터의 출력을 상기 X 어드레스에 의해 판별하여 역상으로 하는 논리변환수단과를 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  27. 상보적인 2개의 비트선으로 되고, Y 어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되고, X 어드레스에 근거해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한, 오픈 비트선구성의 반도체 메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선과, 전기 부논리측의 메모리셀로부터의 출력을 상기 X 어드레스에 의해 판별하여 역상으로 하는 논리변환수단과를 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼 게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  28. 상보적인 2개의 비트선으로 된, Y 어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되어, X 어드레스에 근거해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선과, 상기 정논리측의 메모리셀로부터의 출력을 상기 X 어드레스에 의해 판별하여 역상으로 하는 논리변환수단과를 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  29. 상보적 2개의 비트선으로 되며, Y 어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되어, Y 어드레스에 근거해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선과, 상기 비트선쌍의 내, 정논리측의 메모리셀에는 X 어드레스가 연속하는 워드선이 접속하고, 부논리측의 메모리셀에는 별도의 X 어드레스가 연속하는 워드선이 접속하도록 그 워드선이 선택되도록 구성된 X 데코더수단과, 상기 정논리측의 메모리셀로부터의 출력을 상기 X 어드레스에 의해 판별하여 역상으로 하는 논리변환수단과를 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프 제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  30. 상보적인 2개의 비트선으로 되며, Y 어드레스에 근거해서 선택되는 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치되어, X 어드레스에 근거해서 선택적으로 활성화되는 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수이 메모리셀과를 구비한, 오픈 비트선구성의 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되고, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선과, 상기 정논리측의 메모리셀로부터의 출력을 상기 X 어드레스에 의해 판별하여 역상으로 하는 논리변환수단과를 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프 제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  31. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선을, 설치한 것을 특징으로 하는 반도체메모리.
  32. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한, 오픈 비트선구성의 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선을, 설치한 것을 특징으로 하는 반도체메모리.
  33. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속된 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리셀과 접속되어, 소정의 전위가 인가되는 전위배선을 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전기 배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  34. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속되어 소정의 고정전위가 인가되는 복수의 메모리셀과를 구비한, 오픈비트선구성의 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되어, 상기 고정전위에 응한 레벨의 전위가 인가되는 전위배선을 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  35. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속된 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리셀과 접속되어, 전위 OV가 인가되는 전위배선을 설치한 것을 특징으로 하는 반도체메모리.
  36. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속된 복수의 메모리셀과를 구비한, 오픈 비트선구성의 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되어, 전위 OV가 인가되는 전위배선을, 설치한 것을 특징으로 하는 반도체메모리.
  37. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속된 복수의 메모리셀과를, 구비한 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리셀과 접속되어, 전위 OV가 인가되는 전위배선을 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  38. 상보적인 2개의 비트선으로 된 복수의 비트선쌍과, 상기 비트선쌍에 대해서 교차배치된 복수의 워드선과, 상기 각 비트선쌍과 워드선과의 교차개소에 각각 접속된 복수의 메모리셀과를 구비한, 오픈비트선구성의 반도체메모리에 있어서, 상기 비트선쌍의 정논리측 및 부논리측의 소정의 메모리 셀과 접속되어, 전위 OV가 인가되는 전위배선을 설치하고, 상기 정논리측 및 부논리측의 소정의 메모리셀을, 상기 비트선과 상기 전위배선과의 사이에 접속되어 상기 워드선의 전위에 의해 온, 오프제어되는 트랜스퍼게이트로, 구성한 것을 특징으로 하는 반도체메모리.
  39. 제1 및 제2의 비트선과, 상기 제1의 비트선에 일단을 각각 접속한 복수의 트랜지스터로 구성된 제1의 트랜지스터군과, 상기 제2의 비트선에 일단을 각각 접속한 복수의 트랜지스터로 구성된 제2의 트랜지스터군과, 상기 제1의 트랜지스터군의 각 게이트전극에 각각 접속하는 복수의 워드선으로 구성된 제1의 워드선군과, 상기 제2의 트랜지스터군의 각 게이트전극에 각각 접속하는 복수의 워드선으로 구성된 제2의 워드선군과, 제1의 전위레벨로 유지되어야 할 제1의 전위배선과, 제1의 전하축적수단과를 구비하고, 상기 제1의 트랜지스터군에 속하는 각 트랜지스터의 타단은, 상기 제1의 전위배선 또는 상기 제1의 전하축적수단에 접속하고 있는 것을 특징으로 하는 반도체 메모리.
  40. 제39항에 있어서, 상기 제1의 전위배선에 타단을 접속한 상기 각 트랜지스터는, 더우기 그 타단을 상기 제1의 전하축적수단에도 접속하고 있는 것을 특징으로 하는 반도체메모리.
  41. 제39항 또는 제40항에 있어서, 상기 제1의 전하축적수단은, 복수의 제1의 용량수단을 가지며, 상기 제1의 전하축적수단에 타단을 접속한 상기 각기 각 트랜지스터는, 상기 복수의 제1의 용량 수단의 하나에 그 타단을 접속한 것을 특징으로 하는 반도체메모리.
  42. 제39항, 제40항 또는 제41항에 있어서, 상기 제2의 트랜지스터군에 속하는 각 트랜지스터의 타단, 상기 제1의 전위배선 또는 상기 제2의 전하 축적수단에 접속하고 있는 것을 특징으로 하는 반도체 메모리.
  43. 제39항, 제40항 또는 제41항에 있어서, 제2의 전위레벨로 유지해야 할 제2의 전위배선과, 제2의 전하축적수단과를 가지며, 상기 제2의 트랜지스터군에 속하는 트랜지스터의 타단은, 상기 제2의 전위배선 또는 상기 제2의 전하축적수단에 접속하고 있는 것을 특징으로 하는 반도체메모리.
  44. 제43항의 반도체메모리에 있어서, 상기 제2의 전위배선에 타단을 접속한 상기 각 트랜지스터는, 더욱이 그 타단을 상기 제2의 전하축적 수단에도 접속하고 있는 것을 특징으로 하는 반도체 메모리.
  45. 제43항 또는 제44항에 있어서, 상기 제2의 전하축적수단은, 복수의 제2의 용량수단을 가지며, 상기 제1의 전하축적수단에 타단을 접속한 상기 각 트랜지스터는, 상기 복수의 제2의 용량수단의 하나에 그 타단을 접속한 것을 특징으로 하는 반도체메모리.
  46. 제39항, 제40항, 제41항, 제42항, 제43항, 제44항 또는 제45항에 있어서, 연속한 X 어드레스에 응답하고, 상기 제1의 워드선군 또는 상기 제2의 워드선군의 어느 한 항에 있어서의 상기 복수의 워드선을 연속하여 구동하는 X 데코더수단을 가지는 것을 특징으로 하는 반도체메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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