WO2000051184A1 - Dispositif a circuit integre en semiconducteur - Google Patents

Dispositif a circuit integre en semiconducteur Download PDF

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WO2000051184A1
WO2000051184A1 PCT/JP1999/006989 JP9906989W WO0051184A1 WO 2000051184 A1 WO2000051184 A1 WO 2000051184A1 JP 9906989 W JP9906989 W JP 9906989W WO 0051184 A1 WO0051184 A1 WO 0051184A1
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electrode
lines
line
sub
pair
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PCT/JP1999/006989
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English (en)
French (fr)
Inventor
Nobutaka Itou
Syuichi Miyaoka
Yuji Yokoyama
Michiaki Nakayama
Mitsugu Kusunoki
Kazumasa Takashima
Hideki Sakakibara
Tooru Kobayashi
Original Assignee
Hitachi, Ltd
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Publication date
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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    • G—PHYSICS
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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Definitions

  • the present invention relates to a semiconductor integrated circuit device and, more particularly, to a technology effective for use in a large-scale integrated circuit including a dynamic RAM (random 'access' memory) and a logic circuit for controlling the memory.
  • a dynamic RAM random 'access' memory
  • a logic circuit for controlling the memory for controlling the memory.
  • the inventors of the present application have used a dynamic memory cell as a memory to increase the storage capacity, and a buffer memory using a static memory cell has been proposed as a technique for speeding up the read operation.
  • a dynamic memory cell as a memory to increase the storage capacity
  • a buffer memory using a static memory cell has been proposed as a technique for speeding up the read operation.
  • Multi-bit data is read out from the storage unit to the above-mentioned buffer memory at a time, and data is input / output to / from external devices via the buffer memory.
  • the buffer memory as a cache memory, it is possible to increase the speed of the memory operation when viewed from the outside of the semiconductor integrated circuit device.
  • To read data it is necessary to provide a number of main amplifiers corresponding to each bit. The main amplifier widens the width signal of the sense amplifier.
  • the amplitude of the input signal that is input is larger than that of the sense amplifier, and it is necessary to perform high-speed operation. A relatively large current is required to flow. Conversely, in the sense amplifier, the operating current is narrowed down in order to stably sense the small signal read out to the bit line in accordance with the presence or absence of the information charge stored in the small storage capacity. It is necessary,:,
  • the signal read out to the bit line is a minute voltage near the center voltage of the operating voltage.
  • a minute voltage near the center voltage is input to the CM0S latch configuration sense amplifier, the N-channel type and the P-channel type Both MOSFETs are turned on. Therefore, if the current for sensing operation is increased, a large through current will be generated through the MOSFETs in the ON state. In this method, the output signal is positively fed back to the input, so that the read signal voltage fluctuates due to the influence of the through current and the possibility of malfunction is increased.
  • the main amplifier amplifies the amplified signal of the sense amplifier. Since the amplitude of the input signal input is larger than that of the sense amplifier, it is stable by allowing a larger current to flow than the above sense amplifier. In addition, it is possible to perform the width operation at high speed. However, if a batch reading of multi-bit memory cells is performed for high-speed data input / output to / from external devices, the main amplifier must be compared to a general-purpose dynamic RAM. And the number of peripheral circuits, such as address selection circuits, can cause malfunctions in the logic circuits that make up the buffer memory due to noise on the power supply lines during the operation of the main amplifier. It was found to happen.
  • a semiconductor integrated circuit device comprising a read-write section including A first electrode corresponding to a plate electrode having the same structure as that of the first embodiment, and a second electrode having a plurality of storage nodes of the storage capacity shared by a plurality of storage nodes are formed in series with each other. It is arranged adjacent to the read / write section, and the series circuit of the two capacitors is connected between the operating voltages of the read / write section.
  • FIG. 1 is a schematic layout diagram showing an embodiment of a semiconductor integrated circuit device equipped with a dynamic RAM according to the present invention
  • FIG. 2 is a layout diagram in which a part of the memory array unit of FIG. 1 is enlarged.
  • FIG. 3 is a schematic layout diagram showing one embodiment of a subarray and its peripheral circuits in a dynamic RAM according to the present invention.
  • FIG. 4 is a circuit diagram showing an embodiment simplified around the sense amplifier section of the dynamic RAM according to the present invention.
  • FIG. 5 is a schematic layout diagram showing one embodiment of a semiconductor integrated circuit device equipped with a dynamic RAM according to the present invention
  • FIG. 6 is a schematic sectional structural view showing one embodiment of a dynamic memory cell and its peripheral circuit (logic circuit) part.
  • FIG. 7 shows an embodiment of a noise suppression capacity used in the present invention.
  • FIG. 8 is a schematic plan view showing one embodiment of a noise suppression capacitor used in the present invention.
  • FIG. 9 is a schematic plan view showing one embodiment of a noise suppression capacitor used in the present invention.
  • FIG. 10 is an equivalent circuit diagram of the noise suppression capacity shown in FIG.
  • FIG. 11 is a plan view showing an embodiment of the main amplifier section of FIG. 1.
  • FIG. 12 is a plan view showing an embodiment of the main amplifier section of FIG.
  • FIG. 14 is a timing chart for explaining an example of a write operation of the dynamic RAM unit of the semiconductor integrated circuit device according to the present invention.
  • FIG. 14 is a timing chart of the dynamic RAM unit of the semiconductor integrated circuit device according to the present invention.
  • FIG. 15 is a timing chart for explaining an example of a read operation.
  • FIG. 15 is a schematic diagram showing another embodiment of a semiconductor integrated circuit device equipped with a dynamic RAM according to the present invention.
  • FIG. 16 is a schematic layout diagram showing another embodiment of a semiconductor integrated circuit device on which a dynamic RAM according to the present invention is mounted, and FIG. The semiconductor integrated circuit equipped with the dynamic RAM force according to the present invention. It is a further schematic Reiau Bok view showing another embodiment of the apparatus.
  • FIG. 1 shows a semiconductor device having a dynamic RAM according to the present invention.
  • a schematic layout diagram of one embodiment of a body integrated circuit device is shown.
  • the main part of each circuit block constituting the dynamic RAM to which the present invention is applied is shown so as to be clearly understood, and is shown by a known semiconductor integrated circuit manufacturing technology.
  • the storage unit constituted by the dynamic memory cells is divided into two parts vertically with respect to the longitudinal direction of the chip (vertical direction in FIG. 1), and two parts vertically.
  • the stored storage units are each divided into four memory array units.
  • the above four memory array units are divided into left and right with a peripheral circuit unit extending in the vertical center part as a center.
  • the peripheral circuit in the vertical center is not particularly limited, but is provided with an X-system address select circuit for performing a word line selecting operation and the like.
  • Each of the memory arrays is divided into two equal parts vertically.
  • the memory array part divided into two equal parts below S ⁇ is further divided into two equal parts by centering on the MA noise C (capacity) shown in the figure. In other words, one memory array part is divided into four equal parts up and down
  • Peripheral circuits are provided on the chip center side of the four memory array units.
  • the peripheral circuits near the chip center are provided mainly for Y-system address selection circuits that mainly perform bit line selection operations.
  • a static RAM (SRAM macro) as a buffer memory is provided on the chip center side of the above four memory array parts, that is, a total of eight memory chips divided into four at the top and bottom of the semiconductor chip.
  • a total of eight static RAMs are provided for each memory array.
  • a logic circuit for controlling input / output of data with the memory array unit is also provided.
  • the external port that constitutes the first port A first input / output circuit for inputting / outputting data to / from a terminal is provided.
  • a static RAM (RAM macro) is provided at the center of the chip. This static RAM is different from the external terminal constituting the first port, and performs input / output of data from the external terminal constituting the second port.
  • the static RAM can be exchanged with the SRAM macro as the buffer memory through the above-described internal logic circuit and the like.
  • the first and second boats are not particularly limited, but data is input and output in a unit of 16 bits.
  • FIG. 2 is a layout diagram in which a part of the memory array section of FIG. 1 is enlarged. That is, of the memory array of FIG. 1, the array power of a part indicated by a dotted line in FIG. Fig. 2 shows an enlarged view.
  • a sense amplifier area SA is formed vertically above and below a sub-array (memory cell array) SARY, and a sub-word drive area S WD is formed left and right, that is, a memory in which dynamic memory cells are arranged in a matrix.
  • the cell array is divided by the sense amplifier area SA and the sub-line area SWD.
  • the intersection between the sense amplifier area SA and the sub-word drive area SWD is an intersection area (cross area).
  • the sense amplifiers provided in the sense amplifier area SA are configured by a shared sense method and, except for the sense amplifiers SA arranged at both upper and lower ends of the array, complementary bits are provided on the left and right (up and down) around the sense amplifier SA.
  • a single sub-array SARY shown as an enlarged view, which is selectively connected to the complementary bit line of the memory cell array on either the left or right 2 5 6 and complementary bit lines (or orthogonal) Data lines) are 2 5 6 pairs.
  • eight regular subarrays SARY are provided in the bit line direction.
  • five sub-arrays SARY are provided in the word line direction.
  • One redundant sub-array is provided near the center in the bit line direction. This redundant sub-array is provided with its own sense amplifier so that it can be independently selected.
  • One sub-array has a storage capacity of 256 ⁇ 256, and 5 ⁇ 8-40 such sub-arrays are provided in one array.
  • the memory array section has eight arrays in total. Therefore, one memory array section has a storage capacity of 256 Mbits x 256 Mbits. As described above, one semiconductor integrated circuit device has a capacity of 8 Mbits. Since the number of memory array units is provided, the total memory capacity is about 160 Mbits.
  • a sub-word select driver SWD is arranged to select one sub-node line from sub-node lines assigned four by four in the complementary bit line direction.
  • the sub-word select driver SWD forms a select signal for selecting one of the four sub-code select lines extending in the arrangement direction of the sub-code drivers.
  • one main code is provided. Line selection and one of the five sub-array sub-lines are selected.
  • a total of 36 bits of data can be input / output through the main input / output lines extending vertically on the sub-word driver SWD.
  • a total of 36 main amplifiers MA and light amplifiers WA are provided below the array.
  • the main amplifier MA, the light amplifier and its control circuit RWC are arranged in two stages.
  • the two-stage main amplifier MA, light amplifier and its control circuit RWC are provided below the two-stage main amplifier MA, write amplifier and its control circuit RW C via the MA noise suppression capacitor.
  • These main amplifier MA, light amplifier and its control circuit RWC correspond to a similar array provided on the lower side not shown.
  • the array divided vertically above and below the MA noise countermeasure capacitor, the corresponding main amplifier MA, the corresponding write amplifier, and the control circuit RW C are mirror-inverted in a mirror-inverted form. Be placed. This can be easily understood from the overall layout diagram in FIG.
  • the memory array section is divided into four memory arrays vertically and horizontally, 72 bits each from the two memory arrays on the left, and 7 bits each from the two memory arrays on the right. Memory access in units of 2 bits is made possible. Therefore, memory access power in units of 288 bits in total ⁇ these 288 bits of data that can be
  • the data is transferred between the RAM macro and the RAM macro in half-144-bit units. That is, the main amplifier MA, the write amplifier, and the control circuit RWC are divided into four parts as described above.
  • the data is transferred in batches corresponding to the upper and lower memory arrays,
  • the noise suppression capacitor is provided on the power supply line of the main amplifier MA and reduces noise generated on the power supply lines (VDD, VSS) during the amplification operation.
  • Such multi-bit data reading can be performed at high speed.
  • the write amplifier performs write operations simultaneously on as many as 288 memory cells, and the parasitic capacitance of the bit line connected to the memory cells and the input / output lines leading to the memory cells is detected. An electric current flows to increase the voltage or discharge.
  • the above-mentioned noise suppression capacitor is useful in reducing the noise of the power supply lines V DD and V SS even during such writing.
  • the noise suppression capacitor is placed as control noise C between the control circuit (address selection circuit) of the DRAM section and the SRAM macro. Also, the capacitor C is arranged between the RAM and the RAM as an I / O noise C. Each of these capacitors C has the same structure as that of the MA noise C.
  • the noise generated on each power supply line is provided by arranging the noise countermeasure C at the boundary of each circuit. Can be reduced to contribute to the stabilization of the circuit.
  • FIG. 3 is a schematic layout diagram showing an embodiment of a sub-array and its peripheral circuits in the dynamic RAM according to the present invention. Same figure In FIG. 2, four sub-arrays SBARY in the memory array shown in FIG. 2 are representatively shown. In FIG. 3, the region where the sub-array S BARY is formed is shaded to distinguish a sub-pad region, a sense amplifier region and a cross area provided around the region.
  • the sub-array S BARY is not particularly limited, but is divided into the following four types. That is, assuming that the word lines extend in the horizontal direction, the first sub-array SB ARY arranged at the lower right is arranged with 256 sub-line SWL forces, and the complementary bit line pair is from 256 pairs. Be composed. Therefore, 256 sub-drivers SWD corresponding to the 256 sub-drivers SWL are divided and arranged on the left and right of the sub-array in a unit of 128.
  • the 256 sense amplifiers SA provided corresponding to the 256 pairs of complementary bit lines BL are arranged alternately in addition to the shared sense amplifier system described above, and are arranged above and below the sub-array. Are arranged in 1 2 8 pieces at
  • the second sub-array SB ARY arranged at the upper right is not particularly limited, but is provided with 256 normal (sub-word lines) SWLs and 8 spare (redundant) lines, and complementary bit line pairs. Consists of 256 pairs. Therefore, the 264 sub-drivers SWD corresponding to the above-mentioned 256.68 sub-driver lines SWL are divided and arranged on the left and right of the sub-array in a unit of 132.
  • the amplifiers are arranged vertically one by one in the same manner as described above. That is, 128 pairs of complementary bit lines out of the 156 pairs formed in the subarray S BAR Y arranged above and below the right side are shared switch switches with respect to the sense amplifier SA sandwiched therebetween. Commonly connected via S FET,-,
  • the third sub-array SB ARY arranged at the lower left is the sub-array adjacent to the right
  • the sub word line SWL is composed of 256 lines.
  • 128 sub-word drivers are divided and arranged.
  • 128 sub-word lines SWL are The sub-array S BAR Y, which is connected in common to the 128 sub-word drivers SWD formed in the sandwiched area, is arranged in the lower left as described above, and has 256 regular pairs of complementary bit lines.
  • four pairs of spare (redundant) bit lines 4 RED are provided. Therefore, 260 sense amplifiers SA corresponding to the above-mentioned 260 pairs of complementary bit lines BL are: It is divided into 130 sub-arrays above and below this sub-array.
  • the fourth sub-array S BARY arranged on the upper left has, like the right adjacent sub-array SB ARY, 256 regular sub-line SWL and eight spare sub-nodes, and the lower adjacent sub-array Similarly, four spare bit lines are provided in addition to the regular complementary bit line pairs of 256, so that the sub-driver SWDs are divided into 132 units on the left and right sides, and are SAs are divided into 130 units at the top and bottom.
  • each sub-array SB ARY has a spare sub-node line, a spare complementary bit line force, and a power that can be individually remedied. What cannot be remedied by use is remedied by the redundant sub-array.
  • the normal sub-array may include only the normal sub-word line and the complementary bit line, and the repair may be replaced with a spare sub-line and a spare complementary bit line provided in the redundant sub-array.
  • the main lead line MWL is extended in the horizontal direction as described above, one of which is exemplarily shown as a representative, and the column selection line YS is shown as one of which is exemplarily represented. Is extended vertically.
  • the above A sub-lead line SWL is arranged in parallel with the main lead line MW L, and a complementary bit line BL (shown in the figure) is arranged in parallel with the above-mentioned ram selection line YS.
  • sub-node selection lines FX 0 B to FX 7 B are used to pass through four (eight) sub-arrays in the same way as the main node line MW L Is extended to Then, four subword selection lines, FX 0 B to FX 3 B, and four sub word selection lines, FX 4 B to FX 7 B, are strongly separated and extended on the upper and lower subarrays.
  • the reason for assigning a set of sub-line selection lines FX0B to FX7B to one subarray and extending them on the subarray is to reduce the memory chip size. Is for:
  • the wiring itself is The above eight sub-node selection lines FX 0 B to FX 7 B are commonly assigned to the upper and lower two sub-arrays, and they are mixed together on the sub-array in parallel with the main sub-line. By arranging in such a manner, it can be formed without providing a special wiring-dedicated area,
  • one main line is provided for eight sub-lines, and one sub-line is selected to select one of the eight sub-lines.
  • the selection line is the key. Since the main lead line MWL is formed by dividing one of eight sub-lead lines SWL formed according to the memory cell pitch, the wiring pitch of the main lead line MWL Has become loose c, therefore, the main ⁇ -Using the same wiring layer as the MWL and forming the sub-node selection lines between the main-node lines can be made relatively easily with only a slight sacrifice of the wiring bitness. Is,
  • the sub-word driver SWD of this embodiment has a configuration in which one sub-word line SWL is selected by using a selection signal supplied through the above-mentioned sub-word selection line FX0B and the like and a selection signal obtained by inverting the selection signal. take.
  • the sub-driver SWD is configured to simultaneously select the sub-line lines SWL of the sub-arrays arranged on the left and right of the sub-driver SWD;
  • a select signal from the first sub-mode select line FX0B is provided in the upper left cross area.
  • a second sub-node selection line FX0 for supplying a selection signal to the above-mentioned 64 sub-node drivers arranged vertically through a sub-node selection line driving circuit FXD.
  • the first sub-line selection line FX 0 B is extended in parallel with the main line MWL and the sub-line SWL, whereas the second sub-line selection line is The sub-driver region is extended in parallel with the column selection line YS and the complementary bit line BL, which are orthogonal to it.
  • the second sub-word selection lines FX 0 to FX 7 also have even FX 0, 2, 4, 6 and odd FX. Divided into 1, 3, 5, and 7 and distributed to the sub-drivers SWD provided on the left and right of the sub-array S BAR Y.
  • the sub-node selection line driving circuits FXD are arranged in a two-part distribution above and below one cross area. That is, as described above, in the upper left cross area, the lower sub-selection line driving circuit arranged on the lower side corresponds to the first sub-selection line FX0B.
  • the two sub-line selection line drive circuits FXD provided in the middle middle left mouth selection line are FXD power, the first sub word selection line FX2B and FX4B are supported, and the left bottom left corner selection line
  • the sub-node selection line and the driving circuit arranged above the line correspond to the first sub-node selection line FX6B.
  • the sub-path selection iR spring drive circuit power located on the lower side ⁇ corresponding to the above-mentioned first sub-word selection line FX 1 B, and the two Sub-line select line and drive circuit FXD The first sub-line select line FX3B and the sub-line select line drive circuit corresponding to FX5B and located above the cross area in the lower center are the above-mentioned sub-line select lines and drive circuits.
  • the sub-selection line driving circuit disposed on the lower side corresponds to the first sub-selection line FX 0 B.
  • the drive circuit FXD corresponds to the first sub-node selection line FX2B and FX4B, and the right The sub-node selection line drive circuit located above the lower cross area In the sub-driver provided at the end of the memory array in this manner, which corresponds to the first sub-node selection line FX6B, there is no sub-array on the right side.
  • the sub-line selection line FXB is arranged in the gap between the bit lines of the main line MWL on the sub-array as in this embodiment, a special line channel is not required, so that eight sub-arrays can be arranged in one sub-array. Arranging the sub-line select lines does not increase the memory chip size. However, the area of the cross region increases to form the above-mentioned sub-node selection line driving circuit FXD, which hinders high integration.
  • Switch circuit provided corresponding to the main input / output line MI ⁇ and the local input / output line LI 0 as shown by the dotted line Peripheral circuits such as I OSW, power MOS SFET driving sense amplifier, shared switch M ⁇ S FET driving circuit, precharge MOS FET driving circuit and other peripheral circuits are formed.
  • the sub-selection line driving circuit FXD is shared by the two sub-arrays under the upper Z to suppress an increase in area.
  • an N-channel type MOS FET is provided to supply the ground potential VSS of the circuit to the sense amplifier.
  • This N-channel type MOSFET supplies the ground potential to the common source line (CSN) of the width M ⁇ SFET of the N-channel type MOS FET constituting the sense amplifier based on the power on both sides of the sense amplifier row. .
  • the N-channel type power MOSFET provided in the A-side cross area and the B-side cross area provided in the B-side cross area are provided.
  • the ground potential is supplied by both of the N-channel type power M 0 SFETs.
  • the sub-word line drive circuit SWD selects the sub-line lines of the left and right sides of the sub-array with the center as the center.
  • the two left and right sense amplifiers are activated corresponding to the sub-line of the two sub-arrays that have been selected:
  • the address selection M 0 SFET is turned on, and the storage capacitor is turned off. This is because the charge is combined with the bit line charge, and it is necessary to perform a rewrite operation of returning the state of the original charge after activating the sense amplifier. Therefore, except for the one corresponding to the subarray at the end of the above, the power MOSFET is used to activate the sense amplifiers on both sides of the power MOSFET. On the other hand, the power MOSFET is provided at the end of the subarray group.
  • the above-mentioned self-sense amplifier is of a shielded sense type, and among the subarrays arranged on both sides of the sense amplifier, the shared switch corresponding to the complementary bit line on the side where the above-mentioned sub-line is not selected.
  • the MOSFET When the MOSFET is turned off and disconnected, the read signal of the complementary bit line corresponding to the selected sub-node line is amplified, and the memory capacity of the memory cell is returned to the original charge state And perform a rewrite operation.
  • FIG. 4 is a circuit diagram of a simplified embodiment focusing on the sense amplifier section of the dynamic RAM according to the present invention.
  • a sense amplifier 16 sandwiched between two sub-arrays 15 from above and below and a circuit provided in the cross-over area 18 are exemplarily shown, and others are shown as block diagrams. Is
  • MOS is understood to be a simplified term for a metal 'oxide' semiconductor configuration.
  • MOS which is commonly used in recent years, is one of the essential parts of semiconductor devices. Includes those that replace mail with non-metallic electrical conductors, such as polysilicon, and those that replace oxide with other insulators.
  • CMOS has also come to be understood to have broad technical implications in response to changes in the perception of MOS as described above.
  • MOS FETs have similarly narrow implications Rather than being understood in the above, it has become meaningful to include a broadly defined configuration that can be considered as an insulated gate field effect transistor.
  • the CMOS, MOS FET, etc. of the present invention follow common names,
  • a typical example of the dynamic memory cell is one provided between the sub-line SWL provided in the one sub-array 15 and one of the complementary bit lines BL and BLB.
  • the gate of the dynamic memory cell which is composed of an address selection MOS FET Qm and a memory Cs, is connected to a sub-word line SWL.
  • the drain of ETQm is connected to bit line BL, and the storage capacitor C s is connected to the source.
  • the other electrode of the storage capacitor C s is shared and receives a plate voltage VPLT:
  • a negative back bias voltage VBB is applied to the substrate (channel) of the address selection MOSFET Qm.
  • the selection level of SWL is set to a high level 3 ⁇ 4ffV PP higher than the high level of the bit line by the threshold voltage of the address selection MOS FET Qm.
  • the sense amplifier When the sense amplifier is operated at the power supply voltage VDD such as 1.8 V, the high level amplified by the sense amplifier and given to the bit line is set to the above-mentioned internal voltage VDD level. Therefore, the high voltage VPP corresponding to the above word line selection level is set to VDD i Vth ten (:: about 3.6 V) 'A pair of sub-arrays provided on the left side of the sense amplifier
  • VDD i Vth ten (:: about 3.6 V) 'A pair of sub-arrays provided on the left side of the sense amplifier
  • the complementary bit lines BL and BLB are arranged in parallel as shown in the figure, and are appropriately crossed as necessary to balance the bit line capacity. And BLB are connected to the input / output node of the unit circuit of the sense amplifier by the shared switch M 0 SFE TQ 1 and Q 2.
  • the unit circuit of the sense amplifier is composed of N-channel type MOS FETs Q5, Q6 and P-channel type wide MOS SFETMO SF ETQ7, Q8, which have a gate and drain cross-connected to form a latch. Consists of: The sources of N-channel MOSFETs Q5 and Q6 are connected to a common source line CSN. The sources of P-channel MOSFETs Q7 and Q8 are connected to a common source line CSP. A power switch MOSFET is connected to the common source lines CSN and CSP, respectively.
  • the common source line CSN to which the sources of the N-channel type wide MOSFETs Q5 and Q6 are connected is connected to the N-channel type bar-switch MOSFET Q14 provided in the cross area 18 described above. Operating voltage corresponding to ground potential is applied
  • the common source line CSP to which the source of the P-channel type wide MOS FETQ 7 and Q 8 is connected has the N-channel type provided in the cross area 18 above.
  • a version MO SFE TQ 15 is provided.
  • the boosted voltage VPP is applied to the gate, and the drain pump is connected to the power supply voltage VDD.
  • the voltage slightly lowered from the source with respect to the power supply voltage VDD may be used as the operating voltage of the sense amplifier.
  • the sense amplifier activation signal SAP supplied to the gate of the N-channel type power MOSFET TQ 15 is not particularly limited, but its high level is a signal of the boosted voltage VPP level.
  • the N-channel type MOSFETQ 15 can be turned on by the boosted voltage VPP to output VDD.
  • the input / output nodes of the unit circuit of the sense amplifier consist of equalizing MOSFET Q11 that shorts the complementary bit line, and switch MOSFETs Q9 and Q10 that supply the half precharge voltage VBLR to the complementary bit line.
  • Precharge circuits are provided.
  • the gates of these MOSFETs Q9 to Q11 are supplied with a precharge signal PCB in common.
  • a driver circuit for forming the precharge signal PCB is provided with an inverter circuit in the cross area so that the falling speed is high.
  • the MOSFETs Q9 to Ql1 which constitute the above-mentioned free-ranging circuit, are switched at high speed through inverter circuits provided separately in each cross area.
  • the cross area 18 includes, in addition to the circuit shown in FIG. 4, a half-precharge circuit for the common source lines CSP and CSN of the sense amplifier, a single-input / output line LI Half-precharge circuit, shared selection signal lines SHR and SHL distributed driver circuits, etc.
  • the unit circuit of the sense amplifier is connected to similar complementary bit lines BL and BLB of the sub-array 15 on the lower side of the figure via shared switch MOSFETs Q3 and Q4.
  • Switch MOSFETs Q12 and Q13 When the selection signal YS is set to a selection level (high level), the switch is turned on, and the input / output node of the unit circuit of the sense amplifier and the local input / output lines L101 and LI01 are formed. B, LI 02, LI 02 B, etc. For example, when the sub-lead line SWL of the upper sub-array is selected, the upper shield switch MOSFETs Q1 and Q2 of the sense amplifier are kept on, and the lower shared switch MOSFETs Q3 and Q4 are off. ,
  • the input / output node of the sense amplifier is connected to the complementary bit lines BL and BLB on the upper side of the sense amplifier, and widens the minute signal of the memory cell connected to the selected sub-word line SWL.
  • the signal is transmitted to the local input / output lines L101 and LI01B through the switch circuits (Q12 and Q13).
  • the local input / output lines LI 01 and LI 01 B are connected to a main input / output line MI 0 via a switch circuit I ⁇ SW composed of N-channel type MOS FETs Q 19 and Q 20 provided in the cross area 18. , MI 0 B.
  • the so-called analog gate in which a P-channel MOS FET is provided in parallel with the omitted power MOSFETs Q20 and Q20, can achieve higher speed at any time.
  • the input terminal of the main amplifier MA included in the read / write circuit 61 and the output terminal of the write amplifier WA are connected to the main input / output 10 and MIOB.
  • the column switch circuit is configured such that a plurality of pairs of complementary bit lines BL and BLB are changed to a plurality of pairs of input / output lines LI 01 and 1018 corresponding to the selection signal YS 102 and LI. 02B and so on. Therefore, in each of the sub-arrays selected by the selection operation of one main word line, the plurality of pairs of column switch circuits provided corresponding to the pair of sense amplifiers provided on both sides thereof. Selects a plurality of pairs of complementary bit lines, as shown in FIG. In each of the memory arrays divided into right and left as described above, memory access in units of 72 bits is enabled.
  • the main amplifier MA and the light amplifier WA included in the above-described re-driving circuit 61 perform data input / output between the SRAM macro and the main amplifier MA.
  • a total of 288 read-write circuits are divided into 144 upper and lower halves, each of which is divided into two halves, each with a SRAM macro. Will be forwarded,
  • FIG. 5 is a schematic layout diagram of an embodiment of a semiconductor integrated circuit device equipped with a dynamic RAM according to the present invention.
  • the memory array capacity corresponding to 1/4 of the memory array section in FIG. 1 is shown ; that is, the memory cell array is 4 ⁇ 9 as shown in an enlarged view in FIG.
  • Two memory cell arrays are formed by such a sub-array group, and a main amplifier and a noise suppression storage node area are provided at the center of the two memory cell arrays.
  • the main amplifier section shown in the figure includes the main amplifier MA, the light amplifier WA, and the read-write control circuit RWC as described above. Each of these circuits has an operating voltage VDD and a circuit ground potential VSS. A storage node region for noise suppression is provided in common between power supply lines that provide the following. In other words, the power supply voltage line V DD coupled to the main amplifier MA, the light amplifier WA, and the lead light control circuit R W C and the circuit ground line V S S are provided with noise suppression capacities.
  • the noise suppression capacitor is composed of a plurality of capacitors with the same storage node layer as the information capacity of the dynamic memory cell.
  • the storage node layer which is commonly connected by a diffusion layer formed on the surface of the semiconductor substrate via a contact portion, is similar to Ta205 formed on the surface.
  • Such an insulating film dielectric film
  • the main amplifier MA, the write amplifier WA, and the read / write control circuit RWC function to absorb noise generated when the respective circuits operate. .
  • FIG. 6 shows a schematic cross-sectional structural diagram of an embodiment of a dynamic memory cell and its peripheral circuit (logic circuit).
  • the storage capacitor of the memory cell has a so-called concave crown (CROWN) configuration, in which a storage node SN composed of a polysilicon layer and an insulating film (dielectric film) such as Ta205 are used to form a plate electrode PL.
  • the above storage node SN is connected to one of the source and drain of the address selection MOS FET via a storage controller SNCT composed of tungsten W and a plug PLUG composed of a polysilicon layer:
  • the other source and drain of the address selection MOS FET are shared for the two memory cells and connected to the bit line composed of the first metal layer M1 via the bit line connection BLCT.
  • the bit line Ml is made of a metal material such as tungsten W.
  • the gate electrode of the MOS FET is formed of the first polysilicon layer FG, and the sub-gate line as described above. Formed integrally with,
  • the MOS FET in the peripheral circuit (logic) section has a gate insulating film that is thinner than that of the MOSFET, which is not particularly limited. As a result, as described above, a high-speed operation can be performed even with a low-amplitude input signal formed by the power supply voltage VDD such as 1.8 V as described above.
  • the gate insulating film is formed to be thick, and the area where the gate insulating film is formed is formed.
  • a large threshold voltage such as about 1.8 V is provided, which reduces the leakage current when it is off and reduces the c which is adapted to increase the retention time of the memory Kyabashi evening accumulated information charges
  • FIG. 7 is a schematic cross-sectional structural view of an embodiment of a noise suppression capacitor used in the present invention.
  • the plate electrode PL, the dielectric film, and the storage node SN have the same structure as the storage capacity of the memory cell.
  • the storage control SNCT and the plug PULG have large diameters. Three examples of such large diameter storage control SNCT and PULB PULG are shown in (A) or (C).
  • a plug PULG for making an electrical connection with the diffusion layer n2 is shared by the storage nodes SN arranged in the X direction in the figure.
  • the storage controller SNCT that connects the plug PULG and the storage node SN is separated corresponding to each storage node SN.
  • the storage controller SNCT is different from the storage controller SNCT. The diameter is increased up to the size of the bottom surface of the zinc SN.
  • the storage control SNCT for connecting the plug PULG to the storage node SN also extends in the X direction in the figure. It is common to the storage nodes SN that line up. As is clear from the cross-sectional views as viewed from the Y direction in FIGS. 7 (A) and (B), the storage nodes SN arranged in the X direction, and the storage controllers SNCT and plugs provided correspondingly.
  • PULG is constructed by separating those adjacent to each other in the Y direction.
  • FIG. 7 (C) a storage node SNCT and a plug PULG are also separately formed corresponding to the storage node SN.
  • the difference from the storage capacity is that the storage node is enlarged to the size of the bottom surface of the storage node SN and the diameter is increased, and the storage controller as described in (A) to (C) above is used.
  • the bit line connection BLCT that connects to the bit line like a memory cell is not formed, so the size is increased as described above and the parasitic resistance is reduced. It is not a necessary condition when viewed as a noise countermeasure capacity according to the present invention, that is, the force is a desirable form because of simple noise absorption.
  • the structure of the memory cache as shown in FIG. A configuration in which a plurality of capacitors are connected in parallel by the diffusion layer n10 may be used as it is.
  • FIG. 8 is a schematic plan view showing an embodiment of a noise suppression calibrator used in the present invention.
  • a plan view corresponding to FIG. 7 (A) or (B) is shown.
  • Those located on the outer peripheral portion of the capacity are formed slightly larger in size.
  • the plug PULG or the storage control SNCT is shared in addition to the above, the plug PULG formed on both ends (upper and lower ends in the same figure) in the shared direction and the plug PULG or the left or right both ends are formed.
  • the storage control SNCT is designed to be large in order to correct the rounding of the element butter in semiconductor exposure technology,
  • the plurality of storage nodes SN are connected in parallel by the diffusion layer L provided on the semiconductor substrate side to form one electrode, and the
  • the other electrode is formed by forming the remote electrode PL.
  • a relatively large capacity such as a storage capacity of a dynamic memory cell, which has a small memory capacity, is used, and the power noise is absorbed by connecting them in parallel. It forms a capacitor with a capacitance value,
  • FIG. 9 shows a schematic plan view of an embodiment of a noise suppression device used in the present invention.
  • a plate electrode PL of a storage capacitor of a dynamic memory cell has a sense amplifier. Operation of 1/2 of WE voltage is supplied. For example, when operating at the power supply voltage VDD, a voltage such as VDD 2 is supplied. Therefore, the high level corresponding to the power supply voltage VDD and the low level power such as the circuit ground potential VSS and the stored information power are written. In this case, only VDD / 2 voltage is applied in any case., If such a storage capacity is used as it is as a power noise countermeasure capacitor as described above, a voltage twice as large as VDD is applied. , May cause reliability problems
  • the flat electrode PL The diffusion layer L forming the other electrode of the first capacitor in which the power supply voltage VDD is applied to the wiring layer forming the bit line BL is connected to the wiring layer forming the bit line BL by the connection portion LCNT.
  • the first metal wiring layer M 1 is connected to the first metal wiring layer M 1 through the through hole B LTH
  • the second capacity plate electrode PL is connected to the first metal wiring layer M 1 through the through hole BLTH.
  • the diffusion layer L forming the other electrode of the second capacitor is connected to the wiring layer forming the bit line BL by the connection portion LCNT, and the circuit ground is connected to the wiring layer BL. It supplies the potential VSS (GND).
  • VSS ground
  • the power supply voltage can be reduced while using a low withstand voltage device such as the storage capacity of a dynamic memory cell. It can be used as a noise countermeasure capacitor between VDD and the circuit ground potential VSS,
  • FIG. 10 shows an equivalent circuit diagram of the noise countermeasure capacitor shown in FIG. 9.
  • the sub-array has a configuration of 256 ⁇ 256 as described above, one capacitor is provided.
  • the 256 sub-line is connected to 256 memory cells. Therefore, it is possible to form a capacitor in which 256 storage capacitors are connected in parallel by using the region where the sub-word lines corresponding to the sub-arrays are formed.
  • the capacitance for noise suppression is reduced. It is formed,.
  • the capacitance value of the memory capacity is as small as about 30 fF, the large number of these capacitors are connected in parallel as described above, so that the main amplifier MA and the light amplifier WA operate. It is possible to realize a relatively large capacitance value that reduces the relatively large noise generated in the power supply lines VDD and VSS. '' In this case, the resistance R on the storage node side is the storage controller. Represents the parasitic resistance of the SNCT and the plug PULG
  • FIG. 11 is a plan view of an embodiment of the main amplifier 'section. You. In the main amplifier section, a capacitor for suppressing power supply noise is formed in the center, and the main amplifier section and the array are mirrored as shown in FIG.
  • the main amplifier consists of a main amplifier (Main Amp), a write amplifier (Write A immediately), and a control circuit (MA / WA Control) for controlling these amplifiers.
  • Main Amp Main Amp
  • write A immediately write A immediately
  • control circuit MA / WA Control
  • FIG. 12 is a plan view showing an embodiment of the main pump section.
  • a plan view centering on the power supply line is shown, and the power supply lines VDD and VSS are paired corresponding to the main amplifier and the light amplifier and the control circuit in the two-stage configuration.
  • the P-channel that constitutes the main amplifier, the light amplifier, and the control circuit is used.
  • a knock-bias voltage supply line VDBB that places the source and the well of the MOSFET in a reverse-biased state in the N-well region where the type M 0 SFET is formed and the P-well region where the N-channel MOSFET is formed And VSBB will be provided.
  • the one back bias voltage supply line V SBB is provided commonly at the center of the two-stage circuit.
  • the power supply voltage VDD is applied to the N-well region of the main embed ′.
  • a higher back bias voltage VDBB is applied, and a negative voltage VSBB lower than the circuit ground potential is applied to the P-well region.
  • VDBB higher back bias voltage
  • VSBB negative voltage VSBB lower than the circuit ground potential
  • the sub-threshold leakage current (tailing current) flowing through the P-channel MOSFET and the N-channel M0 SFET that are turned off is significantly reduced by more than one digit, and the current consumption during non-operation. Can be greatly reduced ..,
  • the main amplifier when the main amplifier operates, that is, when the read-Z write operation is performed on the dynamic RAM, the same potential as the power supply voltage VDD is supplied to the N-pole region of the main amplifier. Then, the ground potential VSS of the circuit is applied to the P-well region. As a result, the source of the P-channel MOSFET and the N-channel MOSFET have the same potential, and the threshold voltage is reduced. A large current can flow even with a small input voltage, and high-speed read / write operation can be realized.
  • Two noise suppression capacitors are provided at the center of the main amplifier, and the first capacitor is connected in series by being connected at the center.
  • the first capacitor is connected to the power supply voltage VDD and the second The capacitor is connected to the ground potential VSS of the circuit.
  • the power supply voltage VDD and the ground line VSS which are formed by connecting these two capacitors in series, are connected via wiring that extends in a direction orthogonal to the direction in which the capacitor extends.
  • the power supply voltage line VDD of the two-stage main amplifier and the ground line VSS of the circuit are interconnected.
  • the main amplifier section is formed corresponding to the array, the noise suppression capacity and the noise suppression capacity are also an array. Therefore, it is possible to arrange the main amplifier section between the arrays, and to form a noise suppression capacitor in the center using the storage capacity of the dynamic memory cell. In this case, a capacitance having a large capacitance value can be efficiently formed with a small area in the layout.
  • FIG. 13 is a timing chart for explaining an example of the write operation of the dynamic RAM unit of the semiconductor integrated circuit device according to the present invention.
  • the signal is divided into a control system and a data system.
  • the control system consists of a write amplifier clock signal CLK1, a latch signal A and a latch output B, and a write pulse C formed thereby. It consists of a clock CLK 2 to capture the data, write data D from the logic circuit (SRAM), its latch output E, and write data transmitted to the memory cells. That is, the data to be written is determined by the clock CLK2, and the write data F to be supplied to the memory cell by the write pulse C of the self-control system is output.
  • FIG. 14 is a timing chart for explaining an example of the read operation of the dynamic RAM unit of the semiconductor integrated circuit device according to the present invention.
  • the control system consists of a select clock signal CLK3, a select signal G from a logic circuit, a decoder signal H, a decoder clock signal CLK4, and a decoder latch signal I.
  • the overnight system consists of an output clock signal CLK5, main amplifier output data J, selected output data K, and output data M to the logic circuit.
  • FIG. 15 is a schematic layout diagram of another embodiment of the semiconductor integrated circuit device equipped with the dynamic RAM according to the present invention.
  • the memory units 101, 102 constituted by the dynamic memory cells are arranged with respect to the longitudinal direction of the chip 100 (vertical direction in FIG. 14) as in FIG.
  • the storage units 102, 102 divided vertically into two, and vertically divided into two, are respectively four memory array units 101A, 101B, 101C, 101 D and 102A, 102B, 102C, 102D (hereinafter referred to as DRAM macros).
  • Each DRAM macro is the same as each memory array section in Fig. 1. The description is omitted.
  • the control human input terminals and data input / output terminals TS of the DRAM macros 101A-101D and 102A-A02D are arranged on the CEN side of the chip center.
  • SRAM macros SM1 to SM8 are provided as buffer memories in the chip center part CEN; and between the storage units 101 and 102, the SRAM macros SM1 to SM8 are provided.
  • LOG1, LOG2 and LOG3 for controlling the input and output of data are arranged. That is, the above-mentioned logic part LOG2 and the above-mentioned SRAM macros SM1-SM4, and the above-mentioned logic parts LOG3 and LOG3
  • the first and second input / output circuits (I / O circuits) 1/01 and I / 02 that input / output data to / from external terminals are connected between the SRAM macro SM5 and SM8, respectively.
  • each DRAM macro 101 A 101 D, 102 A—102 D corresponds to the first and second input / output circuits I ZO 1, I / 02 are arranged almost in parallel.
  • the DRAM macro 101 A-101D, the input / output circuit I / 1 and SRAM macro SMI SM4 and DRAM macro 2 0 1 A— 201 D, I / O circuit IZO2 and SRAM macro SM5-SM8 are arranged in line symmetry.
  • the I / O circuits 1/01 and I / 2 have the same Evening C is included ;
  • the L distributed to all macros varies in the wiring length of signals aggregated from all macros.
  • the average distance between each DRAM macro 101A 101D and 102A-1102D can be reduced, and the latency can be reduced. It will be possible.
  • a pair of the DRAM macro 101A and the SRAM macro SM1 is arranged based on the pair, symmetrically with respect to the line L11, and the DRAM macros 101A, 102A, SRAM macro SMI, 3] ⁇ 5 is laid out in line symmetry with respect to 12, 2, L13, and LI4, so that the SRAM macro uses the buffer memory of the DRAM macro DRAM macros and SRAM macros (101 A and SM 1, 101 B and SM 2/101 C and SM 3/101 D and SM 4 Z 201 A, SM5Z102B, SM6 / 102C, SM7 / 102D, and SM8) can have a uniform distance, minimize signal delays, and reduce latency. be able to.;
  • FIG. 16 is a schematic layout diagram of another embodiment of the semiconductor integrated circuit device equipped with the dynamic RAM according to the present invention.
  • the SRAM port at the center is omitted in the embodiment of FIG. 1, and the input / output circuits I / 01 and I / 02 are connected to the DRAM macro 101A-1101D, 1 0 2 A-1 0 2 D Control input terminals and data input / output terminals TS are arranged in parallel and symmetrically. This makes the distance between the DRAM macro and the corresponding I / O circuit uniform.
  • FIG. 17 is a schematic layout diagram of still another embodiment of a semiconductor integrated circuit device equipped with a dynamic RAM according to the present invention.
  • a central portion of a chip is shown.
  • I / O circuits I / O 1 and I / O 2 are grouped together and the SRAM macro SM1 SM 8 is connected to the DRAM macro 10 1 A-10 1 D, 10 2 A 1 0 2 D one-to-one (or (1: N) and by symmetrically arranging the DRAM macro, the delay between the DRAM and the SRAM can be minimized.
  • Amplification MOSFET of a sense amplifier that amplifies the minute voltage read from the dynamic memory cell to the bit line, a column switch for selecting the bit line, a memory array including a MOSFET, and the column switch
  • a dynamic memory cell comprising: a read-write section including a main amplifier for reading storage information of a selected memory cell; and a logic circuit section for performing data input / output operation with the read-write section.
  • a first electrode corresponding to a plate electrode having the same structure as that of the storage cache of the first embodiment, and a second electrode having a plurality of storage nodes shared by the storage cache and a second electrode having the same structure.
  • the above-mentioned memory arrays By providing the above-mentioned memory arrays on both sides so as to sandwich the above-mentioned read / write section, there is obtained an effect that the above-mentioned cable carrier can be efficiently formed corresponding to the memory arrays.
  • (3) By providing a write amplifier and a read Z-write control circuit further in the self-reliable drive section, the layout of the memory access path to the memory array section can be rationally arranged, and the capacity for power supply noise suppression This can contribute to the reduction of noise during lighting.
  • the above-mentioned sub-line is a hierarchical one-line system, such as a plurality of sub-lines, which are commonly assigned to the main line and the main line.
  • the gate of the dynamic select memory cell is connected to the gate of the dynamic select memory cell, and the sub-driver which receives the signal of the main line and the signal of the sub-node select line is used for the above operation.
  • One of the sub word lines is selected, and the memory array is divided and configured by the sub word driver and the sense amplifier. The effect can be obtained if the operation can be stabilized and high reliability can be exhibited effectively while achieving high-speed operation.
  • a peripheral circuit constituting an address selection circuit for the bit line or word line is arranged between the memory array section and a logic circuit section, and is composed of the plate electrode having the same structure as that of the storage capacitor.
  • a first electrode, a second electrode in which a plurality of storage nodes of the storage capacitor are shared, and two capacitors each having the same are connected in series to form a connection between the peripheral circuit and the logic circuit unit.
  • the influence of noise between the peripheral circuit unit and the logic circuit unit can be reduced by connecting the series circuit of the two capacitors between the operating voltages Is obtained.
  • a data input / output circuit for inputting / outputting data to / from an external terminal of the semiconductor integrated circuit device;
  • the storage node of the storage capacitor is connected in series with the second electrode, which has a plurality of shared nodes, and two capacitors each having a second electrode.
  • the semiconductor substrate is formed in the same process as the source and drain diffusion layers of the address selection MOSFET and commonly connects a plurality of storage nodes corresponding to the plate electrodes.
  • a first electrode made of a conductive polysilicon layer formed so as to join the storage node to the dielectric film, a conductive layer having one end connected to the diffusion layer; And a contact part connecting the first electrode and the second electrode to form a capacitor for power supply noise suppression by using the same process as the memory cell.
  • connection portion and the second electrode By forming the connection portion and the second electrode to have the same size as the bottom surface of the first electrode, the internal resistance as a capacitor can be reduced, so that the noise reduction effect can be enhanced. '
  • a memory cell array including a plurality of potential lines, a plurality of bit lines, and a plurality of dynamic memory cells provided at intersections of the plurality of potential lines and the bit lines.
  • a plurality of sense amplifiers connected to the plurality of bit lines for amplifying a signal read from the dynamic memory cell, and a common data provided commonly to the plurality of bit lines.
  • a power switch for selectively transmitting signals obtained on the plurality of bit lines to the common data line; a main amplifier for amplifying a signal obtained on the common data line; A pair of power supply lines connected to the main amplifier for supplying a power supply voltage to the main amplifier; a stabilization circuit including a capacitor provided between the pair of power supply lines; Each memory cell is described
  • One electrode of the storage capacitor is connected to a corresponding bit line via a source / drain path of the selected MOS FET, and the other electrode is provided on a predetermined substrate formed on a semiconductor substrate.
  • One electrode of the capacitor is formed in the plate electrode forming step in correspondence with the shape of the plate electrode, and the one electrode is formed in the predetermined shape, thereby achieving high integration of the semiconductor integrated circuit device.
  • a memory cell array including a plurality of potential lines, a plurality of bit lines, and a plurality of dynamic memory cells provided at intersections of the plurality of potential lines and the bit lines.
  • a plurality of sense amplifiers connected to the plurality of bit lines and extending a signal read from the dynamic memory cell; and a common data line provided in common to the plurality of bit lines.
  • a power switch for selectively transmitting signals obtained on the plurality of bit lines to the common data line, a main amplifier for amplifying a signal obtained on the common data line, and a main amplifier connected to the main amplifier.
  • a pair of power supply lines for supplying a power supply voltage to the main amplifier; and a voltage stabilization provided between the pair of power supply lines.
  • a plurality of memory cells each including a storage capacity and a selection MOSFET, and one electrode of the storage capacity corresponds to a source / drain path of the selection MOSFET.
  • the other electrode is connected to a plate electrode of a predetermined shape formed on a semiconductor substrate, and the first electrode is connected in series between the pair of power supply lines as the voltage stabilizing circuit.
  • the third and fourth capacitive elements are first electrodes having the above-mentioned predetermined shapes, respectively, to achieve high integration and high-speed operation of the semiconductor integrated circuit device, thereby achieving stable operation and high reliability. Can be realized, ,
  • the first electrodes of the first and third capacitance elements are connected to one of the pair of power lines, and the second electrodes of the first and third capacitance elements are connected to the second and third electrodes.
  • the configuration of the memory array can adopt various embodiments.
  • the word line is configured by a word shut-down system in addition to the above-described hierarchical single-line system.
  • memory memory is a dynamic memory cell Anything can be used as long as it is formed in the same process as the memory capacity.
  • INDUSTRIAL APPLICABILITY The present invention can be widely used for a semiconductor integrated circuit device including a dynamic RAM, an internal logic circuit for controlling read / write operations thereof, a buffer memory, and the like. Industrial use ⁇ t raw
  • the present invention can be widely used for a semiconductor integrated circuit device having a dynamic RAM, an internal logic circuit for controlling the read / write operation of the RAM, a buffer memory, and the like.

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Description

明 細 書
技術分野
この発明は、 半導体集積回路装置に関し、主としてダイナミック型 R A M (ランダム 'アクセス ' メモリ） とそのメモリ制御を行う論理回路 とを搭載してなる大規模集積回路に利用して有効な技術に関するもので ある。 背景技術
本発明を成した後の調査によって、 後で説明する本発明の電源ノイズ 低減技術に関連するものとして、 特開平 1 0 7 4 9 0 8号公報、 特開 平 3— 2 8 0 2 9 8号公報、 特開平 2— 1 7 7 0 8 2号公報記載の発明 の存在が本発明者等に報告された。 上記公報に記載の発明は、 いずれに おいてもダイナミック型メモリセルからの微小な読み出し信号をセンス するセンスアンプの増幅動作時に発生する電源ノィズの低減技術に関連 するもの力認められる。 その中で特開平 1 0 - 7 4 9 0 8号公報に記載 の発明ではメモリセルの記憶キャパシ夕と同一の工程で形成したキャパ シ夕をセンスアンプの電源間に配置するというものである。 しかしなが ら、 同公報のいずれにおいても、 後で説明する本願発明のような上記セ ンスアンプのセンス出力を増幅するメインアンプで発生する電源ノィズ に関しての言己載は一切見当たらない,，
本願発明者等においては、 大記憶容量化のためにダイナミック型メモ リセルを言己憶部として用い、 その読み出し動作の高速動作化を図る手法 として、 スタティ ック型メモリセルを用いたバッファメモリを設け、 上 記記憶部から上記 くッファメモリに対して多ビッ トからなるデ一タを一 括して読み出しておいて、 かかるバッファメモリを介して外部との間で デ一夕の入出力を行うようにすることを検討した。 つまり、 上記バッフ ァメモリをキャッシュメモリとして動作させることにより、 半導体集積 回路装置の外部から見たときのメモリ動作の高速化を図ることができる 上記のようにダイナミ ック型メモリセルから多ビッ 卜のデータを読み 出すためには、 それぞれのビッ 卜に対応して多数のメインアンプを設け ることが必 になる。 メインアンプは、 上記センスアンプの增幅信号を 增幅するものであり、 センスアンプに比べて入力される入力信号の振幅 が大きい, . そして、 高速動作を行うことが必 であるため、 上記センス ァンプに比べて比較的大きな電流を流すことが必要とされる。 逆に言え ば、 上記センスアンプでは、 微小な記憶キャパシ夕に蓄積された情報電 荷の有無に対応してビッ 卜線に読み出された微小信号を安定的にセンス するために動作電流を絞り込むことが必要である,：，
つまり、 ビッ ト線に読み出される信号は、 動作電圧の中心電圧付近の 微小電圧であり、 かかる中心電圧付近の微小電圧を C M 0 Sラッチ構成 のセンスアンプに入力すると、 Nチヤンネル型と Pチヤンネル型の両增 幅 M O S F E Tが共にオン伏態となる,， このため、 センス動作のための 電流を大きくすると上記ォン状態の両增幅 MO S F E Tを通して大きな 貫通電流が発生してしまう， C MO Sラッチ回路では出力信号が入力に 正帰還されるという増幅動作を行うものであるので、 上記貫通電流の影 響により上記読み出し信号電圧が変動して誤動作が発生する可能性が高 くなるものである
したがって、 前記公報のようにセンスアンプの動作の高速化のために 自身の増幅動作により発生するノィズが問題となるような大きな動作電 流に設定してそれをキヤバシ夕で吸収するという手法は、 ヮード線方向 のメモリセル列に一対一に対応して設けられる多数のセンスアンプにお いて、 ノイズ低減用のキャパシタをそれぞれ設ける必、要があり、 高集積 にできるというダイナミック型メモリセルの特徴を生かすという観点か らは得策ではない。 つまり、 センスアンプの動作の安定化を優先させて 単純にセンスァンプの動作電流を絞り込むという簡単な構成の方が合理 的である。
上記メィンァンプでは上記センスァンプの増幅信号を増幅するもので あり、 センスアンプに比べて入力される入力信号の振幅力《大きいから、 上記のセンスアンプに比べて大きな電流を流すようにすることにより安 定的にしかも高速な增幅動作を行うようにすることができる。 し力、しな がら、 外部との間での高速なデ一夕の入出力のために多ビッ 卜のメモリ セルの一括読み出しを行うとすると、 汎用のダイナミック型 R AMに比 ベてメインアンプの数も膨大なものとなり、 メインアンプの動作時での 電源線にノイズによって、 アドレス選択回路等の周辺回路ゃバっファメ モリを構成する論理回路部において誤動作を発生させてしまうという問 題の生じることが判明した。
したがって、 この発明は、 高集積化、 高速動作及び動作の安定化を実 現したダイナミック型 R A Mを内蔵した半導体集積回路装置を提供する ことを目的としている。 この発明の前記ならびにそのほかの目的と新規 な特徵は、 本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明 すれば、 下記の通りである。 すなわち、 ダイナミック型メモリセルから ビッ ト線に読み出された微小電圧を増幅するセンスアンプの增幅 MO S F E T、 上記ビット線を選択するカラムスィッチ M O S F E Tと含むメ モリアレイ、 上記カラムスィッチを通して選択されたメモリセルの記憶 情報を読み出すメインアンプを含むリ一ドライ卜部及び上記リ一トライ ト部との間でデ一夕の入出力動作を行う論理回路部とを備えた半導体集 積回路装置であって、上記ダイナミック型メモリセルの記憶キャパシタ と同一構造のプレー卜電極に対応した第 1電極と、 上記記憶キャパシ夕 の蓄積ノ一ドの複数個が共通化されてなる第 2電極とそれぞれを持つ 2 つのキャパシ夕を直列形態にし、上記リ一ドライト部に隣接して配置し 、 かつ上記リ―ドライ卜部の動作電圧間に上記 2つのキャパシ夕の直列 回路を接続する。 図面の簡単な説明
第 1図は、 この発明に係るダイナミック型 R AMが搭載された半導体 集積回路装置の一実施例を示す概略レイァゥト図であり、
第 2図は、 第 1図のメモリアレイ部の一部分を拡大したレイァゥ卜図 であり、
第 3図は、 この発明に係るダイナミック型 R AMにおけるサブアレイ とその周辺回路の一実施例を示す概略レイアウト図であり、
第 4図は、 この発明に係るダイナミック型 R AMのセンスアンプ部を 中心にして簡略化されたー実施例を示す回路図であり、
第 5図は、 この発明に係るダイナミック型 R AMが搭載された半導体 集積回路装置の一実施例を示す概略レイアウト図であり、
第 6図は、 ダイナミック型メモリセルとその周辺回路 （論理回路） 部 の一実施例を示す概略断面構造図であり、
第 7図は、 この発明に用いられるノィズ対策用キャパシ夕の一実施例 を示す概略断面構造図であり、
第 8図は、 この発明に用いられるノィズ対策用キャパシタの一実施例 を示す概略平面図であり、
第 9図は、 この発明に用いられるノィズ対策用キャパシタの一実施例 を示す概略平面図であり、
第 1 0図は、 第 9図に示したノイズ対策用キャパシ夕の等価回路図で あり、
第 1 1図は、 第 1図のメインアンプ部の一実施例を示す平面図であり 第 1 2図は、 第 1図のメインアンプ部の一実施例を示す平面図であり 第 1 3図は、 この発明に係る半導体集積回路装置のダイナミック型 R A M部のライト動作の一例を説明するためのタイミング図であり、 第 1 4図は、 この発明に係る半導体集積回路装置のダイナミック型 R A M部のリ一ド動作の一例を説明するためのタイミング図であり、 第 1 5図は、 この発明に係るダイナミック型 R AMが搭載された半導 体集積回路装置の他の一実施例を示す概略レイァゥト図であり、 第 1 6図は、 この発明に係るダイナミック型 R AMが搭載された半導 体集積回路装置の他の一実施例を示す概略レイ Ύゥ卜図であり、 第 1 7図は、 この発明に係るダイナミック型 R AM力搭載された半導 体集積回路装置の更に他の一実施例を示す概略レイァゥ卜図である。
発明を実施するための最良の形態
この発明をより詳細に説述するために、 添付の図面に従つてこれを説 明する。
第 1図には、 この発明に係るダイナミック型 R A M力搭載された半導 体集積回路装置の一実施例の概略レイァゥト図が示されている。 同図に おいては、 この発明が適用されるダイナミック型 R AMを構成する各回 路ブロックのうち、 その主要部力く判るように示されており、 それが公知 の半導体集積回路の製造技術により、 単結晶シリコンのような 1個の半 導体基板上において形成される,，
この実施例では、 特に制限されないが、 ダイナミック型メモリセルに より構成された記憶部は、 チップの長手 （第 1図の縦方向） に対して上 下に 2分割される,， 上下に 2分割された記憶部は、 それぞれが 4個のメ モリアレイ部に分けられる。 上記 4個のメモリアレイ部は、 それぞれが 縦中央部に延在する周辺回路部を中心にして左右に分割される。 上記縦 中央部の周辺回路は、 特に制限されないが、 ワード線の選択動作等を行 う X系ァドレス選択回路が設けられる 上記縦中央部の周辺回路を中心 にして左右に 2分割されたメモリアレイ部は、 それぞれが上下に 2等分 される . そして、 上言 S±下に 2等分されたメモリアレイ部は、 図示され た M Aノイズ用 C (キャパシ夕） を中心にして更に上下に 2等分される つまり、 1つのメモリアレイ部は上下に 4等分される
上記 4個のメモリアレイ部のチップ中央側には周辺回路が設けられる 上記チップ中央寄りの周辺回路は、 主としてビッ 卜線の選択動作を行 う Y系のアドレス選択回路力く設けられる . そして、 上記 4個のメモリア レイ部のチップ中央側は、 バッファメモリとしてのスタティ ック型 R A M ( S R AMマクロ） が設けられる,， つまり、 半導体チップの上下にお いてそれぞれ 4分割されてなる合計 8個のメモリアレイ部に対応して合 計 8個のスタティ ック型 R AM力待設けられる。 これらスタティ ック型 R AMに隣接して、 図示しないが、 上記メモリアレイ部との間でのデ一夕 の入出力の制御を行う論理回路も合わせて設けられる，
半導体チップの短手方向の中央部には、 第 1のポー卜を構成する外部 端子との間でのデータの入出力を行う第 1の入出力回路が設けられる。 特に制限されないが、 チップの中央部には、 スタティ ック型 R AM ( R AMマクロ） が設けられる。 このスタティ ック型 R AMは、 上記第 1の ポ一卜を構成する外部端子とは異なり、 第 2のポートを構成する外部端 子からのデ一夕の入出力が行われる。 上記スタティ ック型 R AMは、 前 記の内部の論理回路等を介して、 上記バッファメモリとしての S R AM マクロとの間でデ一夕のやり取りは可能とされる。 特に制限されな L、が 、 上記第 1及び第 2ボ一卜は、 特に制限されないが、 1 6ビッ 卜の単位 でデ一夕の入出力が行われるようにされる。
第 2図には、 上記第 1図のメモリアレイ部の一部分を拡大したレイァ ゥト図が示 されている つまり、 第 1図のメモリアレイのうち、 同図 で点線で示した一部分のアレイ力 第 2図に拡大して示されている。 こ の実施例では、 サブアレイ （メモリセルアレイ） S A R Yを挟んで上下 にセンスアンプ領域 S A、 左右にサブワードドラ 領域 S WD力く形成 される,， つまり、 ダイナミ ック型メモリセルがマトリックス配置される メモリセルアレイは、 上記センスアンプ領域 S Aとサブヮード線領域 S W Dにより分割して構成される ,，
上記センスアンプ領域 S Aと、 上記サブワードドラィ く領域 S W Dの 交差部は、 交差領域 （クロスエリア） とされる。 上記センスアンプ領域 S Aに設けられるセンスアンプは、 シェアードセンス方式により構成さ れ、 上記アレイの上下両端に配置されるセンスアンプ S Aを除いて、 セ ンスアンプ S Aを中心にして左右 （上下） に相補ビッ ト線が設けられ、 左右いずれかのメモリセルァレイの相補ビッ 卜線に選択的に接続される 拡大図として示された 1つのサブアレイ S A R Yは、 特に制限されな いが、 サブヮ一ド線が 2 5 6本と、 それと直交する相補ビッ ト線 （又は データ線） が 2 5 6対とされる。 上記 1つのアレイには、 上記正規のサ ブアレイ S A R Yがビッ ト線方向に 8個設けられる。 また、 ワード線方 向には 5個のサブアレイ S A R Yが設けられる。 そして、 ビッ ト線方向 の中央寄りに 1個の冗長サブアレイが設けられる。 この冗長サブアレイ は、 それを独立して選択できるようにするために、 それ専用のセンスァ ンプカ《設けられるものである。
1つのサブァレイは、 2 5 6 X 2 5 6のような記憶容量を持ち、 かか るサブレイは、 1つのアレイで 5 X 8 - 4 0個設けられることになる。 上言己メモリアレイ部は、 全体で 8個のアレイを持つものである。 したが つて、 1つのメモリアレイ部は、 2 5 6 X 2 5 6 X 4 0 X 8 2 0 Mビ ッ 卜のような記憶容量を持つ, 前記のように 1つの半導体集積回路装置 では、 8個のメモリアレイ部が設けられるから、 全体で 1 6 0 Mビッ ト のような記憶容量を持つようにされる..
この実施例では、 メインワード線の数を減らすために、 言い換えるな らば、 メィンヮ一ド線の配線ピッチを緩やかにするために、 特に制限さ れないが、 1つのメインヮ一ド線に対して、 相補ビッ 卜線方向に 4本か らなるサブヮ一ド線を配置させる。 相補ビッ ト線方向に対して 4本ずつ が割り当てられたサブヮ一ド線の中から 1本のサブヮ一ド線を選択する ために、 サブワード選択ドライバ S WDが配置される。 このサブワード 選択ドライバ S WDは、 上記サブヮ一ドドライバの配列方向に延長され る 4本のサブヮード選択線の中から 1つを選択する選択信号を形成する 上記のアレイにおいは、 1つのメインヮ一ド線の選択と 5個のサブァ レイでの 1本ずつのサブヮ一ド線が選択される。 後述する力ラム選択動 作によって、 サブワードドライバ S WD上を縦方向に延長されるメイン 入出力線を通して全体で 3 6ビッ トのデ一夕の入出力力可能にされる。 それに対応して全体で 3 6個のメインアンプ MAとライ 卜アンプ WAが 上記アレイの下側に設けられる。 同図では、 上記メインアンプ MAとラ ィ 卜アンプ及びその制御回路 RWCとが 2段に分けられて配置される。 上記 2段からなるメインアンプ M Aとライトアンプ及びその制御回路 RW Cの下側には、 MAノイズ対策用容量を介して、 2段からなるメイ ンアンプ MAとライ トアンプ及びその制御回路 RWC力く設けられる。 こ れらのメインアンプ MAとライ 卜アンプ及びその制御回路 RWCは、 図 示しない下側に設けられる同様なアレイに対応するものである。 つまり 、 上記 MAノィズ対策用容量を中心にして上下に 分割されてなるァレ ィとそれぞれに対応したメインアンプ MAとライ 卜アンプ及びその制御 回路 RW Cがミラ一反転された形態で対称的に配置される。 このことは 、 第 1図の全体のレイァゥト図から容易に理解できょう。
メモリアレイ部は、 第 1図に示したように上下左右に 4個のメモリア レイに分割されており、 左側の 2つのメモリアレイからそれぞれ 7 2ビ ッ 卜ずつ、 右側の 2つのメモリアレイから 7 2ビッ 卜ずつの単位でのメ モリアクセスが可能にされる それ故、 全体で 2 8 8ビッ 卜の単位での メモリアクセス力《可能にされる これらの 2 8 8ビッ 卜のデータは、 S
R A Mマクロとの間ではその半分の 1 4 4ビッ 卜の単位でデ一夕転送さ れる,， つまり、 メインアンプ M Aとライ 卜アンプ及びその制御回路 RW Cは、 上言 Ξ±下左右に 4つに分割されたメモリアレイのうちの左右に分 割された 2つのメモリアレイに対応したもの （7 2 ÷ 7 2 ) 力 U組とさ れて、 S R AMマクロとの間で 1 4 4ビッ 卜ずつ上下のメモリアレイに 対応して 回に分けて転送される,，
このようにダイナミック型 R AM側において、 2 8 8ビッ トもの読み 出しを行う場合には、 それに対応して 2 8 8個ものメインアンプ MAを 同時動作させること力必要となる,， したがって、 その入力信号振幅が比 較的大きいから、 センスアンプ S Aと同様な CMOSラッチ回路からな る增幅回路を用 L、た場合でも、 貫通電流そのものはセンスアンプ S Aに 比べて小さい反面、 その数が汎用 D ARMに比べて多いために電源線に は大きな電流が流れることとなつて無視できない大きなノィズを発生さ せてしまう。
上記ノィズ対策用容量は、 かかるメィンアンプ M Aの電源供給線に設 けられて、 その増幅動作時に電源供給線 （VDD， VS S) に発生する ノイズを低減させるものである.， これにより、 上記のような多ビッ 卜の データ読み出しを高速に行うようにすることができる。 書き込み動作時 には、 ライトアンプによって上記 2 88個ものメモリセルに対して一斉 に書き込み動作が行われるものであり、 メモリセルが接続されたビッ ト 線やそれに至る入出力線の寄生容量をチャ一ジアップしたり、 あるいは デイスチャージさせるための電流が流れる。 上記ノイズ対策容量は、 こ のような書き込み時にも電源供給線 V DD, V S Sのノィズを低減させ る上で有益である.
第 1図において、 上記ノイズ対策用容量は、 DRAM部のコント口一 ル回路 （アドレス選択回路） と SRAMマクロとの間にもコントロール ノイズ用 Cとして配置される,. 同様に、 入出力回路部と上記 RAMマク 口との間にも I /Oノイズ用 Cとして配置される . これらの各容量 Cは 、 前記 MAノイズ用 Cと同じ構造のキヤバシ夕が用いられる,:， これによ り、 半導体集積回路装置を大きく DRAM部と SRAMマクロ部及び入 出力回路部とに分けたとき、 それぞれの各回路の境に上記ノィズ対策用 Cを配置することにより、 互いの電源供給線で発生するノィズの伝搬が 低減されて回路の安定化動作に寄与することができるい
第 3図には、 この発明に係るダイナミック型 RAMにおけるサブァレ ィとその周辺回路の一実施例の概略レイァゥ卜図が示されている。 同図 には、 第 2図に示されたメモリアレイの中の 4つのサブアレイ S B AR Yが代表として示されている。 第 3図においては、 サブアレイ S BAR Yが形成される領域には斜線を付すことによって、 その周辺に設けられ サブヮードドライ く領域、 センスアンプ領域及びクロスエリアとを区別 するものである。
サブアレイ S BARYは、 特に制限されないが、 次のような 4種類に 分けられる。 つまり、 ワード線の延長方向を水平方向とすると、 右下に 配置される第 1のサブアレイ S B ARYは、 サブヮード線 SWL力《2 5 6本配置され、 相補ビッ ト線対は 2 5 6対から構成される。 それ故、 上 言己 2 5 6本のサブヮ一ド線 S W Lに対応した 2 5 6個のサブヮ一ドドラ ィバ SWDは、 かかるサブアレイの左右に 1 2 8個ずつに分割して配置 される、 上記 2 5 6対の相補ビッ 卜線 BLに対応して設けられる 2 5 6 個のセンスアンプ S Aは、 前記のようなシェア一ドセンスアンプ方式に 加えて、 さらに交互配置とし、 かかるサブアレイの上下において 1 2 8 個ずつに分割して配置される：
右上配置される第 2のサブアレイ S B ARYは、 特に制限されないが 、 正規のサブワード線 SWLが 2 5 6本に加えて 8本の予備 （冗長） ヮ -ド線カ設けられ、 相補ビッ ト線対は 2 5 6対から構成される。 それ故 、 上記 2 5 6十 8本のサブヮ一ド線 SWLに対応した 2 6 4個のサブヮ 一ドドライバ SWDは、 かかるサブアレイの左右に 1 3 2個ずつに分割 して配置される， センスアンプは、 上記同様に 1 2 8個ずつが上下に配 置される。 すなわち、 上記右側の上下に配置されるサブアレイ S BAR Yに形成される 1 5 6対のうちの 1 2 8対の相補ビッ ト線は、 それに挟 まれたセンスアンプ S Aに対してシェア一ドスィツチ MO S FETを介 して共通に接続される, -,
左下配置される第 3のサブアレイ S B ARYは、 右隣接のサブアレイ S BAR Yと同様にサブワード線 SWLが 2 5 6本により構成される。 上記同様に 1 2 8個のサブワードドライバが分割して配置される,， 上記 下側左右に配置されたサブアレイ S BAR Yの 2 5 6本のうちの 1 2 8 本のサブワード線 SWLは、 それに挟まれた領域に形成された 1 2 8個 のサブワードドライバ S W Dに対して共通に接続される 上記のように 左下配置されるサブアレイ S BAR Yは、 2 5 6対からなる正規の相補 ビッ ト線 B Lに加えて、 4対の予備 （冗長） ビッ 卜線 4 R E D力設けら れるい それ故、 上記 2 6 0対からなる相補ビッ 卜線 B Lに対応した 2 6 0個のセンスアンプ S Aは、 かかるサブアレイの上下に 1 3 0個ずつに 分割して配置される
左上配置される第 4のサブアレイ S BARYは、 右隣接のサブアレイ S B ARYと同様に正規のサブヮ一ド線 SWLが 2 5 6本に予備サブヮ —ド線が 8本設けられ、 下隣接のサブアレイと同様に正規の相補ビッ 卜 線対の 2 5 6対に加えて、 予備のビッ 卜線が 4対設けられるので、 サブ ヮードドライバ SWDは、 左右に 1 3 2個ずつ分割して配置され、 セン スァンプ S Aは上下に 1 3 0ずつが分割して配置される。
このように個々のサブアレイ S B ARYには、 予備のサブヮ一ド線ゃ 予備の相補ビッ 卜線力 <設けられ、 個々に救済が可能である力^ かかる予 備のサブワード線や相補ビッ 卜線を用いても救済できないものが、 前記 冗長サブアレイによって救済される。 あるいは、 正規のサブアレイは、 正規のサブワード線と相補ビッ 卜線のみとし、 その救済を冗長サブァレ ィに設けらた予備のサブヮ一ド線及び予備の相補ビッ 卜線に置き換える ようにしてもよい,
メインヮ一ド線 MWLは、 その 1つが代表として例示的に示されてい るように前記のような水平方向に延長される,， また、 カラム選択線 YS は、 その 1つが代表として例示されるように縦方向に延長される。 上記 メインヮード線 MW Lと平行にサブヮ一ド線 S W Lが配置され、 上記力 ラム選択線 Y Sと平行に相補ビッ 卜線 B L (図示ぜす） が配置されるも のである,：，
上記 4個からなるサブアレイに対して、 8本のサブヮ一ド選択線 F X 0 B〜F X 7 B力く、 メインヮ一ド線 MW Lと同様に 4組 （8個） のサブ アレイを貫通するように延長される。 そして、 サブワード選択線 F X 0 B〜F X 3 Bからなる 4本と、 F X 4 B〜F X 7 Bからなる 4本と力く上 下のサブアレイ上に分けて延長させるようにするい このように 2つのサ ブアレイに対して 1組のサブヮ一ド選択線 F X 0 B〜 F X 7 Bを割り当 て、 かつ、 それらをサブアレイ上を延長させるようにする理由は、 メモ リチップサイズの小型化を図るためである:
つまり、 各サプアレィに対して上記 8本のサブヮ一ド選択線 F X 0 B - F X 7 Bを割り当て、 しかもそれをセンスアンプエリア上の配線チヤ ンネルに形成した場合、 第 1図のメモリアレイのように短辺方向の 3 2 個ものセンスアンプで、 8 x 3 2二 2 5 6本分もの配線チヤンネルが必 要になるものである:， これに対して、 上記の実施例では、 配線そのもの が、 上下 2つのサブアレイに対して上記 8本のサブヮ一ド選択線 F X 0 B〜F X 7 Bを共通に割り当て、 し力、も、 それをサブアレイ上をメイン ヮ一ド線と平行に互いに混在させるように配置させることにより、 格別 な配線専用領域を設けることなく形成することができる,，
サブアレイ上には、 8本のサブヮ一ド線に対して 1本のメインヮ一ド 線が設けられるものであり、 その 8本の中の 1本のサブヮ―ド線を選択 するためにサブヮ一ド選択線が 、要になるものである。 メモリセルのピ ツチに合わせて形成されるサブヮード線 S W Lの 8本分に 1本の割り合 いでメインヮ一ド線 MW Lが形成されるものであるために、 メインヮ一 ド線 MW Lの配線ピッチは緩やかになっている c, したがって、 メインヮ ―ド線 MWLと同じ配線層を利用して、 上記サブヮ一ド選択線をメイン ヮ一ド線の間に形成することは配線ビッチの緩やかさを少し犠牲にする だけで比較的容易にできるものである、
この実施例のサブヮ一ドドライバ SWDは、 上記サブヮ一ド選択線 F X 0 B等を通して供給される選択信号と、 それを反転させた選択信号と を用いて 1つのサブワード線 SWLを選択する構成を採る。 そして、 サ ブヮ一ドドライバ SWDは、 それを中心として左右に配置されるサブァ レイのサブヮード線 SWLを同時に選択するような構成を採るものであ る;，
上記メインヮード線 MWLと平行に延長されるものを第 1のサブヮー ド選択線 FX 0 Bとすると、 左上部のクロスエリアに設けられ， 上記第 1のサブヮ一ド選択線 FX 0 Bからの選択信号を受けるサブヮ一ド選択 線駆動回路 FXDを介して、上記上下に配列される 6 4個のサブヮ一ド ドライバに選択信号を供給する第 2のサブヮ一ド選択線 FX 0力設けら れる ,， 上記第 1のサブヮ一ド選択線 FX 0 Bは上記メインヮ一ド線 MW L及びサブヮ一ド線 SWLと平行に延長されるのに対して上言己第 2のサ ブヮ―ド選択線は、 それと直交するカラム選択線 Y S及び相補ビット線 B Lと平行にサブヮ一ドドライバ領域上を延長される。 上記 8本の第 1 のサブワード選択線 FX 0 B〜FX 7 Bと同様に、 上記第 2のサブヮ一 ド選択線 FX 0〜FX 7も、 偶数 FX 0, 2, 4， 6と、 奇数 FX 1， 3, 5, 7とに分割されてサブアレイ S BAR Yの左右に設けられたサ ブヮ一ドドライバ SWDに振り分けられて配置される,，
上記サブヮ一ド選択線駆動回路 FXDは、 同図において園で示したよ うに、 1つのクロスエリアの上下に 2個ずつ分配して配置される。 つま り、上記のように左上部のクロスエリァでは、 下側に配置されたサブヮ 一ド選択線駆動回路が上記第 1のサブヮ一ド選択線 F X 0 Bに対応され 、 左中間部のク口スェリァに設けられた 2つのサブヮ一ド選択線駆動回 路 F X D力く、 第 1のサブワード選択線 F X 2 Bと、 F X 4 Bに対応され 、 左下部のク口スェリァの上側に配置されたサブヮ一ド選択線,駆動回路 が上言己第 1のサブヮ一ド選択線 F X 6 Bに対応される。
中央上部のクロスエリアでは、 下側に配置されたサブヮ一ド選 iR泉駆 動回路力《上記第 1のサブワード選択線 F X 1 Bに対応され、 中央中間部 のクロスエリアに設けられた 2つのサブヮ一ド選択線,駆動回路 F X D力く 、 第 1のサブヮ一ド選択線 F X 3 Bと、 F X 5 Bに対応され、 中央下部 のクロスエリァの上側に配置されたサブヮード選択線駆動回路が上記第 1のサブヮ一ド選択線 F X 7 Bに対応される,， そして、 右上部のクロス エリァでは、 下側に配置されたサブヮ一ド選択線駆動回路が上記第 1の サブヮ一ド選択線 F X 0 Bに対応され、 右中間部のクロスエリアに設け られた 2つのサブヮ一ド選択線.駆動回路 F X Dが、 第 1のサブヮ一ド選 択線 F X 2 Bと、 F X 4 Bに対応され、 右下部のクロスエリァの上側に 配置されたサブヮ一ド選択線駆動回路が上記第 1のサブヮ一ド選択線 F X 6 Bに対応される， このようにメモリアレイの端部に設けられたサブ ヮ―ドドラィ 'くでは、 その右側にはサブアレイが存在しないから、 左側 だけのサブヮ一ド線 S W Lのみを.駆動する
この実施例のようにサプアレイ上のメインヮ一ド線 MW Lのビツチの 隙間にサブヮ一ド選択線 F X Bを配置する構成では、 格別な 線チヤン ネルが不要にできるから、 1つのサブアレイに 8本のサブヮ一ド選択線 を配置するようにしてもメモリチップが大きくなることはない。 しかし ながら、 上記のようなサブヮ一ド選択線駆動回路 F X Dを形成するため にクロス領域の面積力く増大し、 高集積化を妨げることとなる,， つまり、 上記クロスエリアには、 同図において点線で示したようなメイン入出力 線 M I◦や口一カル入出力線 L I 0に対応して設けられるスィツチ回路 I OSWや、 センスアンプを駆動するパワー MO SFET、 シェア一ド スィツチ M〇S FETを駆動するための駆動回路、 プリチャージ MOS F E Tを駆動する駆動回路等の周辺回路が形成されるために面積的な余 裕が無いからである,： このため、 第 3図の実施例では、 上 Z下の 2つの サブアレイでサブヮード選択線駆動回路 FX Dを共用して面積増加を抑 えている,，
上記クロスエリアのうち、 偶数に対応した第 2のサブヮ一ド選択線 F X 0〜FX 6の延長方向 Aに配置されたものには、 特に制限されないが 、 後述するようにセンスアンプに対して動作電圧 VDDを供給する Nチ ヤンネル型のバヮ一 MO S F E TQ 1 5、 及びセンスアンプに対して回 路の接地電位 VS Sを供給するための Nチャンネル型のパワー MOS F E TQ 1 4力《設けられる
上記クロスエリアのうち、 奇数に対応した第 2のサブヮ一ド選 i 泉 F X 1〜FX 7の延長方向 Bに配置されたものには、 ビッ 卜線のプリチヤ —ジ及びィコライズ用 MOSFETをオフ状態にさせるィンバ一夕回路 と、 特に制限されないが、 センスアンプに対して回路の接地電位 VS S を供給するための Nチヤンネル型のバヮ一 MO S FE Tが設けられる。 この Nチャンネル型のパヮ一 MOSFETは、 センスアンプ列の両側力、 らセンスアンプを構成する Nチヤンネル型 MOS FETの增幅 M〇S F ETの共通ソース線 （ C S N ) に接地電位を供給するものである。 つま り、 センスアンプエリアに設けられる 11 8個又は 130個のセンスァ ンプに対しては、 上記 A側のクロスエリアに設けられた Nチャンネル型 のパワー MO S F E Tと、 上記 B側のクロスエリァに設けられた Nチヤ ンネル型のパワー M 0 S F E Tの両方により接地電位が供給される。 上記のようにサブワード線駆動回路 SWDは、 それを中心にして左右 両側のサプアレィのサブヮ一ド線を選択する， これに対して、 上記選択
1 β された 2つのサブアレイのサブヮ一ド線に対応して左右 2つのセンスァ ンブが活性化される： つまり、 サブワード線を選択状態にすると、 アド レス選択 M 0 S F E Tがォン状態となり、 記憶キャパシタの電荷がビッ ト線電荷と合成されてしまうので、 センスアンプを活性化させてもとの 電荷の状態に戻すという再書き込み動作を行う必要があるからである。 このため、 上言己端部のサブアレイに対応したものを除いて、 上記パワー M O S F E Tは、 それを挟んで両側のセンスァンプを活性化させるため に用いられる， これに対して、 サブアレイ群の端に設けられたサブァレ ィの右側又は左側に設けられたサブヮ一ド線.駆動回路 S WDでは、 上記 サブアレイのサブワード線しか選択しないから、 上記バヮ一 MO S F E Tは、 上記サプアレィに対応した片側のセンスアンプ群のみを活性ィ匕す るものである。
上言己センスアンプは、 シヱァ一ドセンス方式とされ、 それを挟んで両 側に配置されるサブアレイのうち、 上記サブヮ一ド線が非選択された側 の相補ビッ ト線に対応したシェア一ドスィツチ M O S F E Tがオフ状態 にされて切り離されることにより、 上記選択されたサブヮ一ド線に対応 した相補ビッ ト線の読み出し信号を増幅し、 メモリセルの言己憶キャパシ 夕をもとの電荷状態に戻すと 、う再書き込み動作を行う
第 4図には、 この発明に係るダイナミック型 R AMのセンスアンプ部 を中心にして簡略化された一実施例の回路図が示されている。 同図にお いては、 2つのサブアレイ 1 5に上下から挟まれるようにされたセンス ァンプ 1 6と前記交差ェリア 1 8に設けられる回路が例示的に示され、 他はプロック図として示されている
本願において、 用語 「M O S」 は、 本来はメタル'オキサイド 'セミ コンダクタ構成を簡略的に呼称するようになったものと理解される。 し かし、 近年の一般的呼称での M O Sは、 半導体装置の本質部分のうちの メ夕ルをポリシリコンのような金属でない電気導電体に換えたり、 ォキ サイ ドを他の絶縁体に換えたりするものもの含んでいる。 CMOSもま た、 上のような M OSに付いての捉え方の変化に応じた広い技術的意味 合いを持つと理解されるようになってきている.， MO S F E Tもまた同 様に狭い意味で理解されているのではなく、 実質上は絶縁ゲート電界効 果トランジスタとして捉えられるような広義の構成をも含めての意味と なってきている。 本発明の CMOS、 MO S F E T等は一般的呼称に習 つている,，
ダイナミック型メモリセルは、 上記 1つのサブアレイ 15に設けられ たサブヮード線 SWLと、 相補ビッ ト線 B L, B L Bのうちの一方のビ ッ ト線 B Lとの間に設けられた 1つが代表として例示的に示されている , ダイナミ ック型メモリセルは、 アドレス選択 MOS FETQmと言己憶 キヤバシタ C sから構成される 了ドレス選択 MOS FETQmのゲ一 トは、 サブワード線 SWLに接続され、 この MO S F ETQmのドレイ ンがビッ ト線 B Lに接続され、 ソ一スに記憶キャバシタ C sが接続され る。 記憶キャバシ夕 C sの他方の電極は共通化されてプレー卜電圧 V P LTが与えられる: 上記アドレス選択 MOSFETQmの基板 （チャン ネル） には負のバックバイアス電圧 V B Bが印加される 上記サブヮ― ド線 SWLの選択レベルは、 上記ビッ ト線のハイレベルに対して上記ァ ドレス選択 MOS FETQmのしきい値電圧分だけ高くされた高 ¾ffV PPとされる。
センスアンプを 1. 8 Vのような電源電圧 VDDで動作させるように した場合、 センスアンプにより増幅されてビッ ト線に与えられるハイレ ベルは、 上記内部電圧 VDDレベルにされる。 したがって、 上記ワード 線の選択レベルに対応した高電圧 V P Pは V D D i Vth十 （：： 3. 6 V程度） にされる' センスアンプの左側に設けられたサブアレイの一対 の相補ビッ ト線 BLと B L Bは、 同図に示すように平行に配置され、 ビ ッ ト線の容量バランス等をとるために必要に応じて適宜に交差させられ る, かかる相補ビッ ト線 B Lと B L Bは、 シェア一ドスィツチ M 0 S F E TQ 1と Q 2によりセンスアンプの単位回路の入出力ノードと接続さ れる。
センスアンプの単位回路は、 ゲ一トとドレインとが交差接続されてラ ッチ形態にされた Nチャンネル型の増幅 M OSFETQ5, Q6及び P チヤンネル型の增幅 MO S FETMO S F ETQ 7， Q 8から構成され る:. Nチャンネル型 MO S FETQ 5と Q 6のソースは、 共通ソース線 C SNに接続される Pチャンネル型 MOSFETQ 7と Q 8のソース は、 共通ソース線 C S Pに接続される.. 上記共通ソース線 C SNと C S Pには、 それぞれパワースィッチ MO S F ETが接続される。 特に制限 されないが、 Nチャンネル型の增幅 MOSFETQ 5と Q 6のソースが 接続された共通ソース線 C SNには、 上記クロスエリア 1 8に設けられ た Nチヤンネル型のバヮ一スィツチ MOSFETQ 1 4により接地電位 に対応した動作電圧が与えられる
特に制限されないが、 上記 Pチヤンネル型の增幅 MOS F ETQ 7と Q 8のソ一スが接続された共通ソ一ス線 C S Pには、 上言己クロスエリア 1 8に設けられた Nチヤンネル型のバヮ一 MO S F E TQ 1 5が設けら れる。 センスアンプをォ一パードライブさせる場合には、 電源電圧 VD Dを内部回路で昇圧した電圧を用いるようにすることもできる。 つまり 、 Nチャンネル型のバヮ一スィッチ MOS FETを 1個追加し、 センス Ύンプの動作開始時のみに一時的に電源電圧 V D Dを内部回路で昇圧し た電圧をセンスアンプに供給するようにしてもよ L V■
センスアンプ'動作速度の電源電圧 VDD依存性を軽減するために、 ゲ 一卜に昇圧電圧 VP Pが印加され、 ドレインカ <電源電圧 VDDに接続さ れ、 ソ―スから上記電源電圧 V D Dに対してわずかに降圧された上記電 圧をセンスアンプの動作電圧とするものであってもよい。 上記 Nチヤン ネル型のパワー MO S F E TQ 15のゲ一卜に供給されるセンスアンプ 活性ィ匕信号 SAPは、 特に制限されないが、 そのハイレベルが昇圧電圧 VP Pレベルの信号とされる, つまり、 昇圧電圧 VP Pにより上記 Nチ ャンネル型 MO S F ETQ 15をオン状態にして VDDを出力させるこ とができる。
上記センスアンプの単位回路の入出力ノードには、 相補ビッ ト線を短 絡させるィコライズ MOSFETQ 1 1と、 相補ビッ 卜線にハーフプリ チャージ電圧 VBLRを供給するスィッチ MOSFETQ 9と Q 1 0力、 らなるプリチャージ回路が設けられる これらの MO S F E TQ 9〜Q 1 1のゲートは、 共通にプリチヤ一ジ信号 PC Bが供給される。 このプ リチャージ信号 PC Bを形成するドライバ回路は、 図示しないが、 上言己 クロスエリアにィンバ一夕回路を設けて、 その立ち下がりを高速にする つまり、 メモリアクセスの開始時にヮ一ド線選択タイミングに先行し て、 各クロスエリアに分散して設けられたインバー夕回路を通して上言己 フ'リチヤ一ジ回路を構成する MOSFETQ9〜Q l 1を高速に切り替 えるようにするものである.， 上記クロスエリア 1 8には、 第 4図に示し た回路以外にも、 ^必要に応じて、 センスアンプのコモンソース線 CS P と C SNのハーフフリチャージ回路、 口一カル入出力線 L I〇のハーフ プリチヤ一ジ回路、 シェア一ド選択信号線 S H Rと S H Lの分散ドラィ バ回路等も設けられる,，
センスアンプの単位回路は、 シェア一ドスィツチ MOSFETQ 3と Q 4を介して図下側のサブアレイ 15の同様な相補ビッ 卜線 BL, BL Bに接続される。 スィッチ MOSFETQ 12と Q1 3は、 カラムスィ ツチ回路を構成するものであり、 上記選択信号 YSが選択レベル （ハイ レベル） にされるとオン状態となり、 上記センスアンプの単位回路の入 出カノ一ドとローカル入出力線 L 101と L I 01 B、 L I 02, L I 02 B等とを接続させる。 例えば、 上側のサブアレイのサブヮ一ド線 S WLが選択されたときには、 センスァンプの上側のシヱァ一ドスイッチ MOSFETQ 1と Q2はオン状態のままにし、 下側シェア一ドスィッ チ MOSFETQ3と Q4とをオフ状態にさせる,，
これにより、 センスアンプの入出力ノードは、 上言己上側の相補ビッ ト 線 BL， B L Bに接続されて、 選択されたサブワード線 SWLに接続さ れたメモリセルの微小信号を增幅し、 上記カラムスィツチ回路 （Q 1 2 と Q 13) を通して口一カル入出力線 L 101, L I 01 Bに伝える。 上記口一カル入出力線 L I 01， L I 01 Bは、 クロスエリア 1 8に設 けられた Nチヤンネル型 MOS FETQ 1 9, Q 20からなるスィツチ 回路 I〇 SWを介してメイン入出力線 M I 0， M I 0 Bに接続される。 同図では、 省略されている力 MO S F E TQ 19， Q2 0と並列に P チヤンネル型 MOS FETを設けた、 いわゆるアナログゲ一卜とするこ とによりいつそうの高速化を図ることができる。 上言己メィン入出力 10， M I OBには、 リードライ ト回路 6 1に含まれるメインアンプ M Aの入力端子とライ トアンプ W Aの出力端子が接続される。
特に制限されないが、 上記カラムスィッチ回路は、 1つの選択信号 Y Sにより複数対の相補ビッ 卜線 BL， BL Bをそれに対応した複数対の 口一カル入出力線 L I 01, し 1018とし 102， L I 02 B等と接 続させる,， それ故、 1つのメインワード線の選択動作により選択された それぞれサブアレイにおいて、 その両側に設けられる一対のセンスアン プに対応して設けられる上記複数対のカラムスィツチ回路により複数対 の相補ビッ ト線が選択されることになる,， このようにして、 前記第 1図 のように左右に分割されたメモリアレイのそれぞれにおいて、 7 2ビッ 卜の単位でのメモリァクセスが可能にされる。
上記リ一ドライ 卜回路 6 1に含まれるメインアンプ MAとライ 卜アン ブ' WAは、 S R AMマクロとの間でデ一夕の入出力が行われる。 つまり 、 全体で 2 8 8個からなるリ一ドライ ト回路は、 上下に半分ずつ 1 4 4 個ずつに分けられて、 S R AMマクロとの間で 1 4 4ビッ トずつ 2回に 分けてデータの転送が行われるようにされる,，
第 5図には、 この発明に係るダイナミック型 R AM力〈搭載された半導 体集積回路装置の一実施例の概略レイァゥト図が示されている。 同図に おいては、 第 1図のメモリアレイ部の 1 / 4に対応したメモリアレイ力 示されている ;， つまり、 メモリセルアレイは、 第 2図に拡大図として示 された 4 X 9個のサブアレイにより構成される:. このようなサブアレイ 群により 2つのメモリセルアレイが構成されて、 その中央部にメインァ ンプ部とノィズ対策用ストレージノ一ド領域が設けられる。
同図のメインアンプ部は、 前記のようなメインアンプ MA、 ライ トァ ンプ WA及びリ一ドライ ト制御回路 RW Cを含むものであり、 これらの 各回路に動作電圧 V D Dと回路の接地電位 V S Sとを与える電源線の間 に、 ノィズ対策用ストレ一ジノ一ド領域が共通に設けられる。 つまり、 上記メインアンプ MA、 ライ トアンプ WA及びリードライ 卜制御回路 R W Cに結合される電源電圧線 V D Dと回路の接地線 V S Sにノィズ対策 用のキャパシ夕カ <設けられる,，
ノイズ対策用キャパシタは、 その拡大図に示されているように、 ダイ ナミ ック型メモリセルの情報キャパシ夕と同じストレ一ジノード層を持 つ複数のキャパシ夕から構成される， ストレージノード層は、 コンタク 卜部を介して半導体基板表面に形成された拡散層により共通に接続され る 上記ス卜レ一ジノード層は、 その表面に形成された T a 2 0 5のよ うな絶縁膜 （誘電体膜） 力く設けられ、 その上にプレー卜電極カ'複数のス トレ—ジノード層に共通に設けられる つまり、 上記メモリセルの情報 記憶キャバシ夕の複数個が並列接続された形態とされて比較的大きな容 量値を持つようにされ、 上記メインアンプ MA、 ライ トアンプ WA及び リ一ドライト制御回路 RWCの各回路が動作する際に発生するノイズを 吸収するように作用する。
第 6図には、 ダイナミ ック型メモリセルとその周辺回路 （論理回路） 部の一実施例の概略断面構造図力示されている。 メモリセルの記憶キヤ バシ夕は、 いわゆる凹型クラウン （CROWN) 構成とされ、 ポリシリ コン層からなるス卜レージノ一ド SNと T a 205のような絶縁膜 （誘 電体膜） 介してプレート電極 PLが形成される 上記ストレ一ジノード S Nは、 夕ングステン W等からなるストレ一ジコント S N C T及びボリ シリコン層からなるブラグ P L U Gを介してアドレス選択 M OSFET の一方のソース， ドレインと接続される:
アドレス選択 MO S F E Tの他方ソース， ドレインは、 2つのメモリ セルに対して共通化されてビッ 卜線接続部 B L C Tを介して第 1層目の 金属層 M 1からなるビッ ト線に接続される, このビッ ト線 Mlは、 タン グステン Wのような金属材料が用いられる,， MO S F ETのゲ一ト電極 は第 1層目のポリシリコン層 FGにより構成され、 前記のようなサブヮ ―ド線と一体的に形成される,
周辺回路 （論理） 部の MO S F E Tは、 特に制限されない力 了ドレ ス選択 MOS F ETに比べて薄いゲ一ト絶縁膜を持つようにされる。 こ れにより、 低しきい値電圧として、 前記のように 1. 8 Vのような電源 電圧 V D Dにより形成される低振幅の入力信号でも高速に動作するよう にされる。 これに対して、 メモリセルのアドレス選択 MOSFETは、 そのゲ一卜絶縁膜が厚く形成されること、 及びそれが形成されるゥエル 領域に負のバックノくィァス電圧 V B Bが印加されることにより、 約 1. 8 Vのような大きなしきい値電圧を持つようにされ、 それがオフ状態の ときのリーク電流を低減させて、 小さな記憶キャバシ夕の蓄積された情 報電荷の保持時間を長くするようにされる c
第 7図には、 この発明に用いられるノイズ対策用キャパ'シタの一実施 例の概略断面構造図が示されている,， 同図のキヤバシ夕は、 基本的には 前記第 6図に示したメモリセルの記憶キャパシ夕と同一であり、 特にプ レート電極 PL、 誘電体膜及びストレ一ジノード SNは、 記憶キャパシ 夕と同じ構造にされる。 この実施例では、 ス卜レ一ジノード SN側の寄 生抵抗を減らすために、 ストレ一ジコント SNCTとプラブ PULGと が大口径とされる。 このようなストレ一ジコント SNCTとプラブ PU LGの大口径化の例として （A) ないし （C) のような 3通りが示され ている。
第 7図 （A) では、 拡散層 n二との電気的接続を行うプラグ PULG が図の X方向に並ぶス卜レ一ジノード SNに対して共通ィ匕される。 また 、 上記プラグ PULGとストレ一ジノード SNとを接続するストレ一ジ コント S N C Tは、 それぞれのストレ一ジノード S Nに対応して分離さ れているが、 メモリセルの記憶キヤバシ夕とは異なり、 ストレ一ジノ一 ド S Nの底面の大きさまで大口径化されるものである
第 7図 （ B ) では、 拡散層 n丄 との電気的接続を行うプラグ P U L G に加えて、 上記プラグ PULGとス卜レ一ジノード SNとを接続するス トレ一ジコント SNCTも図の X方向に並ぶストレ一ジノ一ド SNに対 して共通化される。 上記第 7図 （A) 及び （B) の Y方向から見た断面 図から明らかなように、 上記 X方向に並ぶストレ一ジノード SNと、 そ れに対応して設けられるストレ一ジコント SNCTとプラグ PULGと は、 Y方向に隣接するものが分離されて構成される このようにキャパ シ夕のス卜レ一ジノ―ドを共通接続するためのストレ一ジコン卜 SNC Tとブラグ P U L Gの大口径化により、 そこで発生する寄生抵抗を減ら すことができ、 高周波ノイズまでの吸収を良くすることができる。 第 7図 （C) では、 ストレージノード SNに対応してストレージコン 卜 S N C T及びブラグ P U L Gもそれぞれ分離して形成される。 ただし 、 言己憶キャパシ夕と異なる点は、 上記ス卜レ一ジノード SNの底面の大 きさまで拡大して大口径化されるものである 上記 （A) ないし （C) のようなストレ一ジコント SNCT及びプラグ PULGの大口径化は、 メモリセルのようにビッ ト線との接続を行うビッ ト線接続部 B L C Tを 形成することがないので上記のように大きく形成し、 その寄生抵抗値を 小さくすることがノィズ吸収の簡単から望ましい形態である力^ 本願発 明に係るノィズ対策用容量としてみたときには必須の条件とはならない , つまり、 前記第 6図に示したような記憶キヤバシ夕の構造をそのまま 利用し、 拡散層 n十によつて複数のキャパシタを並列接続させる構成で あってもよい。
第 8図には、 この発明に用いられるノイズ対策用キヤバシ夕の一実施 例の概略平面図が示されている。 この実施例では、 前記第 7図 （A) 又 は （B) に対応した平面図が示されている, キャパ'シ夕の外周部に位置 するものは、 そのサイズが若干大きく形成されるい つまり、 上記プラグ PULG又はこれに加えてストレ一ジコン卜 SNCTを共通化する場合 、 共通化した方向の両端側 （同図の上下端） に形成されるものと、 左右 両端の上記プラグ PUL G又はこれに加えてストレ一ジコント SNCT は、 半導体露光技術での素子バタ一ンのなまりを補正すべく大き目に形 成される,，
半導体基板側に設けられた拡散層 Lによって上記複数のストレージノ -ド SNが並列に接続されて一方の電極を形成し、 これ対応してプレー
2 δ 卜電極 P Lが形成されることによつて他方の電極を構成する。 これによ り、 ダイナミ ック型メモリセルの記憶キャパシ夕のような小さな言己憶容 量を持つキヤバシ夕を利用し、 それらを並列に接続させることによって 電源ノィズを吸収するような比較的大きな容量値のキャパシタを形成す るものである,，
第 9図には、 この発明に用いられるノィズ対策用キヤバシ夕の一実施 例の概略平面図が示されている . ダイナミ ック型メモリセルの記憶キヤ パシ夕のプレート電極 P Lには、 センスアンプの動作 WEの 1/2の電 圧が供給される。 例えば、 電源電圧 VDDで動作する場合には、 VDD 2のような電圧が供給される それ故、 電源電圧 VDDに対応したハ ィレベルと回路の接地電位 V S Sのようなロウレベル力く記憶情報力く書き 込まれた場合、 いずれも VDD/ 2電圧しか印加されない,， このような 記憶キャバシ夕をそのまま前記のような電源ノィズ対策用容量として用 いると、 VDDのような 2倍もの大きな電圧が印加され、 信頼性に問題 が生じる可能性がある
この実施例では、 2つのキヤハシ夕を直列接続して用いるようにする ことにより、 それぞれのキヤハシ夕に V D D Z 2の電圧しか印加されな いようにするものである. このため、 フ 'レート電極 P Lに電源電圧 VD Dを印加するようにした第 1のキャパシ夕の他方の電極を構成する拡散 層 Lをビッ ト線 BLを構成する配線層に接続部 LCNTにより接続し、 この配線層 B Lと第 1層目の金属配線層 M 1とをスルーホール B LTH を介して接続させる,， 第 2のキャパシ夕のプレート電極 P Lは、 上記第 1層目の金属配線層 M 1とをスルーホール B L T Hを介して接続させる , そして、 この第 2のキヤハシ夕の他方の電極を構成する拡散層 Lをビ ッ ト線 BLを構成する配線層に接続部 LCNTにより接続し、 この配線 層 B Lに回路の接地電位 V S S (GND) を供給するものである。 また 、 第 9図に示されるように、 2つのキヤバシ夕の共通接続ノードに V D D Z 2を供給することにより、 各キヤバシ夕に印加される電圧を V D D Z 2に維持できるから、 各キャパシタの信頼性の向上をより一層図るこ とができる。
このように 2つのキャパシ夕を電源電圧 V D Dと回路の接地電位 V S Sとの間に直列形態に接続することにより、 ダイナミック型メモリセル の記憶キャパシ夕のような低耐圧のものを用いつつ、 電源電圧 V D Dと 回路の接地電位 V S Sとの間にノィズ対策用容量として用いるようにす ることができる,，
第 1 0図には、 第 9図に示したノイズ対策用キャパシタの等価回路図 が示されている,， 例えば、 前記のようにサブアレイが 2 5 6 X 2 5 6構 成の場合、 1本のサブヮ一ド線には 2 5 6個のメモリセルが接続される 。 したがって、 サブアレイに対応したサブワード線が形成される領域を 用いて、 2 5 6個の記憶キヤハシ夕を並列接続させた容量を形成するこ とができるい このようなサブワード線の複数個を組として、 複数組を並 列接続して前記第 1と第 2のキヤハシタを形成し、 それを電源電圧 V D Dと回路の接地電位 V S Sとの間に直列接続させることにより、 上記ノ ィズ対策用容量が形成される,.
言己憶キャパシ夕の容量値は、 約 3 0 f Fのように小さいけれども、 そ れが上記のように多数個が並列形態に接続されることによって、 メイン アンプ M Aやライ トアンプ W Aの動作時に電源供給線 V D Dと V S Sに 発生する比較的大きなノィズを低減させるような比較的大きな容量値を 実現することができるものとなる.」 この場合、 ストレ一ジノード側の抵 抗 Rは前記ストレ一ジコント部 S N C Tとプラグ P U L Gにおける寄生 抵抗を表すものである
第 1 1図には、 上記メインアンプ'部の一実施例の平面図が示されてい る。 メインアンプ部は、 中央部に電源ノイズ対策用容量が形成され、 そ れを挟んで前記第 1図に示したようにメインアンプ部とアレイとがミラ
—反転された形態で対称的に形成される。
メインアンプ部は、 メインアンプ (Main Amp). ライ 卜アンプ (Write A 即） 及びこれらを制御する制御回路 (MA/WA Control ) が 1組とされて、 その複数組が 2段構成にされて配置される このような 2つのアレイに 対応したメインアンプ部の中央部に電源ノイズ対策用容量を配置するこ とにより、 小さな専有面積で効率のよいノィズ吸収を行うようにするこ とができる。
第 1 2図には、 上記メィンァンプ部の一実施例の平面図が示されてい る。 同図では、 電源供給線を中心にした平面図が示されており、 上記 2 段構成にされたメインアンプ及びライ 卜アンプと制御回路に対応して電 源供給線 V D Dと V S Sがー対とされて 2対ずつ延長される この実施 例では、 特に制限されないが、 デ一夕保持状態での低消費電力化を図る ために、 上記メインアンプ及びライ 卜アンプと制御回路を構成する Pチ ヤンネル型 M 0 S F E Tが形成される Nゥヱル領域と、 Nチャンネル型 M O S F E Tが形成される Pゥェル領域に、 M O S F E Tのソースとゥ エルとを逆ノくィ了ス状態にするノくックバィァス電圧供給線 V D B Bと V S B Bが設けられる。 特に制限されないが、 上記一方のバックバイアス 電圧供給線 V S B Bは、 上記 2段構成の回路の中央部に共通に設けられ る
例えば、 半導体集積回路装置が非動作状態に置かれるとき、 言い換え るならば、 上記ダイナミック型 R AMに対してリードもライ トも行わな いときには、 メインアンブ'部の Nゥエル領域に電源電圧 V D Dよりも高 い電圧にされたバックバイアス電圧 V D B Bを印加し、 Pゥエル領域に は回路の接地電位よりも低い負の電圧 V S B Bを印加する。 これにより 、 Pチヤンネル型 MOSFET及び Nチャンネル型 MOSFETのソ一 スとゥヱルとが逆 z <ィァス状態とされ、 基板効果によってしき 、値電圧 が大きくなる。 このため、 オフ状態にされる Pチャンネル型 MO S F E Tと Nチャンネル型 M 0 S F E Tにお 、てそれぞれ流れるサブスレッシ ョルドリーク電流 （テーリング電流） 力 <1桁以上も大幅に低減され、 非 動作時の消費電流を大幅に低減させることができる..，
これに対して、 メインアンプ部が動作を行うとき、 つまり、 ダイナミ ック型 RAMに対してリード Zライ 卜動作を行うときには、 上記メイン ァンプ部の Nゥヱル領域に電源電圧 V D Dと同じ電位を供給し、 Pゥェ ル領域には回路の接地電位 VS Sを印加する これにより、 Pチャンネ ル型 MO S F E T及び Nチャンネル型 MO S F ETのソースとゥエルと が同電位となり、 しき 、値電圧が小さくなつて小さな入力電圧でも大き な電流を流すことができ、 高速なリード/ライ ト動作を実現することが できる
上記メインァンプ部の中央部には、 ノィズ対策容量が 2個設けられ、 その中央部で接続されることより直列形態に接続される 第 1のキャパ シ夕は電源電圧 V D Dに接続され、 第 2のキヤハシ夕は回路の接地電位 VS Sに接続される これら 2つのキヤハシ夕が直列接続されてなる電 源電圧 VDDと接地線 VS Sとは、 その延長方向と直交する方向に延長 される配線を介して、 上記 2段構成のメインアンプ部の電源電圧線 VD D及び回路の接地線 V S Sと相互に接続される .
前記のようにダイナミ ック型メモリセルの記憶キャ 'シ夕を用 L、た場 合には、 前記メインアンプ部がァレィに対応して形成されること力、ら、 ノイズ対策容量もいわばアレイと同様に構成できる: したがって、 ァレ ィ間にメインアンプ部を配置し、 その中央部にノイズ対策容量をダイナ ミック型メモリセルの記憶キャバシ夕を利用して形成するようにした場 合には、 レイァゥ卜的に小さな面積で大きな容量値の容量を効率よく形 成することができるものとなる,，
第 1 3図には、 この発明に係る半導体集積回路装置のダイナミック型 R AM部のライ ト動作の一例を説明するためのタイミング図が示されて いる。 信号は制御系とデータ系に分かれ、 制御系としてライ 卜アンプ用 クロック信号 C L K 1、 そのラツチ信号 A及びラツチ出力 Bとそれによ り形成されたライトパルス Cからなる, . データ系は、 書き込みデ一夕を 取り込むためのクロック C L K 2と、 論理回路 （S R AM) からの書き 込みデータ D、 そのラツチ出力 Eとメモリセルに伝えられる書き込みデ —夕 Fからなる。 つまり、 クロック C L K 2により書き込むデータを確 定し、 それを上言己制御系のライ 卜パルス Cによりメモリセルに供給する 書き込みデ一夕 Fを出力させる，
第 1 4図には、 この発明に係る半導体集積回路装置のダイナミック型 R AM部のリ―ド動作の一例を説明するためのタイミング図が示されて いる， 信号は前記同様に制御系とデータ系に分かれ、 制御系としてセレ ク ト用クロック信号 C L K 3、 論理回路からのセレク ト信号 G、 デコ一 ダ信号 H及びデコ一ダ用クロック信号 C L K 4とデコ一ダラッチ信号 I からなる,， デ一夕系は、 出力用クロック信号 C L K 5と、 メインアンプ 出力データ J、 セレク 卜後出力データ K及び論理回路への出力データ M からなる。
この実施例では、 前記メインアンプより增幅された 2 8 8ビッ 卜から なるデータは、 7 2ビッ 卜と 7 2ビッ 卜を 1組とする 2組分のデータが 上記セレク ト信号のデコード出力により選択されて出力される。 つまり 、 この実施例では、 論理回路 （S R A M) 部とは上記メモリアレイ部に 設けられ、 ノィズ低減用容量を中心にして設けられる 4プロックに分け られたメィンアンプ部の出力がセレク 卜されて出力されるものである。 第 1 5図には、 この発明に係るダイナミック型 RAMが搭載された半 導体集積回路装置の他の一実施例の概略レイアウト図が示されている。 この実施例では、 ダイナミック型メモリセルにより構成された言己憶部 1 0 1, 1 0 2は、 前記図 1と同様にチップ 1 0 0の長手 （第 1 4図の縦 方向） に対して上下に 2分割される， 上下に 2分割された記憶部 1 0 2 , 1 0 2は、 それぞれが 4個のメモリアレイ部 1 0 1 A、 1 0 1 B、 1 0 1 C、 1 0 1 Dと 1 0 2 A、 1 0 2 B、 1 0 2 C、 1 0 2 D (以下、 DRAMマクロという） に分けられる.. それぞれの DRAMマクロは、 前記図 1の各メモリアレイ部と同様であるので、 その説明を省略する。 なお、 各 DRAMマクロ 1 0 1 A— 1 0 1 Dと 1 0 2 A— A 0 2 Dの制 御人力端子及びデータ入出力端子 T Sは、 チップ中央部 C E N側に配置 される。
この実施例では、 チップ中央部 CENにバッファメモリとしての 8個 の S RAMマクロ SM1 - SM8が設けられる,； そして、 上記記憶部 1 0 1と 1 0 2の間には、上記 DRAMマクロに対してデータの入出力の 制御等を行なう論理部 LOG 1、 LOG 2、 LOG 3が配置される、， つ まり、 上記論理部 LOG 2と上記 SRAMマクロ SM1— SM4、 及び 上記論理部 LOG 3と上記と上記 SRAMマクロ SM 5 - SM8との間 に、 外部端子との間でのデータの入出力を行う第 1と第 2の入出力回路 ( I /O回路） 1 /01， I /02がそれぞれ設けられる,.,
また、 各 DRAMマクロ 1 0 1 A 1 0 1 D, 1 0 2 A— 1 0 2 Dの 制御入力端子及びデータ入出力端子 T Sの配置に対して、 第 1及び第 2 の入出力回路 I ZO 1， I /02はほぼ並行に配置される。 また、 四辺 形のチップ 1 0 0の長手方向の半分の長さに対応する部分に設けられた 線し 1 1に対して、 DRAMマクロ 1 0 1 A - 1 0 1 D、 入出力回路 I / 1及び SRAMマクロ SMI SM4と DRAMマクロ 2 0 1 A— 2 0 1 D、 入出力回路 I ZO 2及び SRAMマクロ SM 5 - SM8は線 対称に配置される この入出力回路 1 /01， I / 2には、 前記図 1 と同様にノイズ対策用のキヤバシ夕 Cが含まれる ;，
このように各 DRAMマクロからほぼ等距離にある中央部 CENに入 出力回路 ΙΖΟ Ι, IZO 2を配置することにより、 全マクロに分配あ る L、は全マクロから集約する信号の配線長のばらつきの最小化が可能に なる,， また、 各 DRAMマクロ 1 0 1 A 1 0 1 D, 1 0 2 A - 1 0 2 Dとの平均距離を短縮化することができ、 レイテンシィの短縮化が可能 になる。
また、 DRAMマクロ 1 0 1 Aと SRAMマクロ SM1とを一対とし 、 それをもとに線 L 1 1に対して線対称に配置し、 そして、 DRAMマ クロ 1 0 1 A， 1 0 2 A、 SRAMマクロ SMI, 3]^5を糸泉し 1 2, L 1 3， L I 4に対してそれぞれ線対称に配置する， それによつて、 S RAMマクロを D R AMマクロのバッファメモリ利用するような方式に おいて、 対とされた DRAMマクロと SRAMマクロ （ 1 0 1 Aと SM 1 ,, 1 0 1 Bと S M 2 / 1 0 1 Cと S M 3 / 1 0 1 Dと S M 4 Z 2 0 1 Aと SM5Z1 0 2 Bと SM6 / 1 0 2 Cと S M 7 / 1 0 2 Dと S M 8 ) の間の距離が均一にでき、 信号の遅延を最小化できるとともに、 レイ テンシィの短縮化を図ることができる.；
第 1 6図には、 この発明に係るダイナミ ック型 RAMが搭載された半 導体集積回路装置の他の一実施例の概略レイアウト図が示されて Lヽる。 この実施例では、 図 1の実施例において中央部の S R AMマク口が省略 れたものであり、 入出力回路 I /01， I /02を DRAMマクロ 1 0 1 A - 1 0 1 D, 1 0 2 A - 1 0 2 Dの制御入力端子及びデータ入出力 端子 TSの配置に対して並行かつ、 対称に配置するものである。 これに より、 DRAMマクロとそれに対応した I /0回路の距離を均一化して
ί 2 シィの短縮化を図るようにするものである，
第 1 7図には、 この発明に係るダイナミック型 RAMが搭載された半 導体集積回路装置の更に他の一実施例の概略レイァゥト図が示されてい る,， この実施例では、 チップの中央部に入出力回路 Iノ01， I /0 2 を纏めて配置し、 SRAMマクロSM1 SM 8を DRAMマクロ 1 0 1 A - 1 0 1 D, 1 0 2 A 1 0 2 Dと 1対 1 (あるいは 1対 N) かつ 、 DRAMマクロと対称に隣接して配置することにより、 DRAM- - S RAM間のディ レイを最小化することができる。
上記の各実施例から得られる作用効果は、 下記の通りである。 すなわ ち、
( 1) ダイナミック型メモリセルからビッ 卜線に読み出された微小電 圧を増幅するセンスアンプの増幅 MOSFET、 上記ビッ ト線を選択す るカラムスィッチ MOS F ETと含むメモリアレイ、 上記カラムスィッ チを通して選択されたメモリセルの記憶情報を読み出すメインアンプを 含むリ一ドライ ト部及び上記リ一トライ ト部との間でデータの入出力動 作を行う論理回路部とを備え、 上記ダイナミック型メモリセルの記憶キ ャバシ夕と同一構造のプレート電極に対応した第 1電極と、 上記記憶キ ャハシ夕の蓄積ノ一ドの複数個が共通化されてなる第 2電極とそれぞれ を持つ 2つのキヤハシ夕を直列形態にし、 上記リ一ドライ 卜部に隣接し て配置し、 かつ上記リ一ドライ 卜部の動作電圧間に上記 2つのキャパシ 夕の直列回路を接続することにより、 半導体集積回路装置の高集積化、 高速動作を図りつつ動作の安定化と高信頼性を実現することができると いう効果が得られる
( 2 ) 上記リードライ ト部を挟むように両側に上言己メモリアレイを設 けることにより、 上記キヤハシタをメモリアレイに対応して効率よく形 成することができるという効果が得られる ( 3 ) 上言己リ一ドライ ト部に更にライトアンプとリード Zライ 卜制御 回路を設けることにより、 メモリアレイ部へのメモリアクセス経路を合 理的にレイァゥト配置できるとともに、 電源ノイズ対策用容量をライ 卜 時でのノィズ低減にも寄与させることができるという効果が得られる。 ( 4 ) 上記ヮ一ド線をメインヮ一ド線かかるメインヮ一ド線に対して 共通に割り当てられてなる複数のサブヮ一ド線のような階層ヮ一ド線方 式とし、 上記サブヮ一ド線に対して上記ダイナミ ック型メモリセルのァ ドレス選択 M O S F E Tのゲ一卜を接続し、 上記メインヮ一ド線の信号 とサブヮ一ド選択線の信号とを受けるサブヮ一ドドライバにより上言己複 数のうちの 1つのサブワード線を選択し、 サブワードドライバと上記セ ンスアンプとにより上記メモリアレイが分割して構成することにより、 メモリアレイ部での大記憶容量化が可能となつて上記高集積化、 高速動 作を図りつつ動作の安定化と高信頼性を有効に発揮できると 、う効果が 得られる,，
( 5 ) 上記メモリアレイ部とビッ ト線又はワード線のアドレス選択回 路を構成する周辺回路を論理回路部との間に配置し、 上記記憶キャバシ 夕と同一構造の上記プレ―卜電極からなる第 1電極と、 上記記憶キャ シ夕の蓄積ノ一ドの複数個が共通化されてなる第 2電極とそれぞれを持 つ 2つのキャパシタを直列形態にして上記周辺回路と上記論理回路部と の間に配置し、 かつ、 その動作電圧間に上記 2つのキャパシ夕の直列回 路を接続することにより、 上記に加えて周辺回路部と論理回路部との間 でのノィズの影響を低減させることができるという効果が得られる。
( 6 ) 半導体集積回路装置の外部端子との間でデータの入出力を行う デ一夕入出力回路に上記記憶キャ シ夕と同一構造の上記プレ一卜電極 力、らなる第 1電極と、 上記記憶キャバシ夕の蓄積ノ―ドの複数個力共通 化されてなる第 2電極とそれぞれを持つ 2つのキャパシ夕の直列形態に して上記データ入出力回路に隣接して配置させ、 かつ、 その動作電圧間 に上記 2つのキャパシ夕の直列回路を接続することにより、 上記に加え て入出力回路と論理回路等との間でのノィズの影響を低減させることが できるという効果が得られる。
( 7 ) 上記 2つのキヤバシタとして、 それぞれが上記アドレス選択 M O S F E Tのソース， ドレイン拡散層と同一工程で形成され、 上記プレ ―卜電極に対応した複数個の蓄積ノードを共通接続するように半導体基 板上に形成された拡散層を設け、 上記蓄積ノードを誘電体膜に接合する ように形成された導電性のポリシリコン層からなる第 1電極と、 上記拡 散層に一端側が接続された導電性のボリシリコン層からなる第 2電極と 、 上記第 1電極と第 2電極間を接続するコンタク 卜部とで構成すること により、 メモリセルと同一の工程を利用して電源ノィズ対策用の容量を 形成することができるという効果が得られる
( 8 ) 上記コン夕ク ト部及び第 2電極として、 上記第 1電極の底面の 大きさと同等に形成することにより、 キャパ'シタとしての内部抵抗を低 減できるのでノィズ低減効果を高めることができるという効果が得られ '、
( 9 ) 第 1方向に沿つて延在する第 1仮想直線にそつて配置される複 数の蓄積ノ―ドに対応した上記第 2電極を一体的に形成することにより 、 キャパシ夕としての内部抵抗を L、つそう低減できるのでノィズ低減効 果をより高めることができるという効果が得られる
( 1 0 ) 第 1方向に沿って延在する第 1仮想直線にそって配置される 複数の蓄積ノ―ドに対応した上記第 2電極とともに上記コンタク ト部を 一体的に形成することによって、 キャパシ夕としての内部抵抗をいつそ う低減できるのでノィズ低減効果をより高めることができるという効果 が得られる。
5 ( 1 1 ) 複数のヮ一ド線と、 複数のビッ 卜線と、 前記複数のヮ一ド線 とビッ ト線との交差部に設けられた複数のダイナミック型メモリセルと を含むメモリセルアレイと、 上記複数のビッ 卜線に接続され、 上記ダイ ナミ ック型メモリセルから読み出された信号を増幅する複数のセンスァ ンプと、 上言己複数のビッ 卜線に共通に設けられた共通データ線と、 上記 複数のビッ ト線に得られた信号を上記共通デ一タ線に選択的に伝える力 ラムスイッチと、 上記共通デ一夕線に得られた信号を増幅するメインァ ンプと、 上記メインアンプに接続され、 該メインアンプに電源電圧を供 給する一対の電源線と、 上記一対の電源線の間に設けられた容量素子を 含む安定化回路とを備え、 かつ上記複数のダイナミック型メモリセルは それぞれ記憶容量と選択 M O S F E Tとを含み、 上記記憶容量の一方の 電極は上記選択 MO S F E Tのソース♦ ドレイン通路を介して対応する ビッ ト線に接続され、 他方の電極は半導体基板上に形成された所定の形 状のプレート電極に対応させ、 上記容量素子の一方の電極を上記プレー ト電極形成工程において形成され、 該一方の電極は上記所定の形状とす ることにより、 半導体集積回路装置の高集積化、 高速動作を図りつつ動 作の安定化と高信頼性を実現することができるという効果が得られる。
( 1 2 ) 複数のヮ一ド線と、 複数のビッ ト線と、 前記複数のヮ一ド線 とビッ 卜線との交差部に設けられた複数のダイナミック型メモリセルと を含むメモリセルアレイと、 上記複数のビッ 卜線に接続され、 上記ダイ ナミック型メモリセルから読み出された信号を增幅する複数のセンスァ ンプと、 上言己複数のビッ ト線に共通に設けられた共通データ線と、 上記 複数のビッ 卜線に得られた信号を上記共通データ線に選択的に伝える力 ラムスィツチと、 上記共通デ一夕線に得られた信号を増幅するメインァ ンプと、 上記メインアンプに接続され、 該メインアンプに電源電圧を供 給する一対の電源線と、 上記一対の電源線の間に設けられた電圧安定化 回路とを備え、 上記複数のダイ十ミック型メモリセルはそれぞれ記憶容 量と選択 M O S F E Tとを含み、 力、つ上記記憶容量の一方の電極は上記 選択 M O S F E Tのソース · ドレイン通路を介して対応するビッ卜線に 接続され、 他方の電極は半導体基板上に形成された所定の形状のプレ一 ト電極に対応させ、 上記電圧安定化回路として、 上記一対の電源線間に 直列接続された第 1容量素子及び第 2容量素子と、 上記第 1容量素子に 並列接続された第 3容量素子と、上記第 2容量素子に並列接続された第 4容量素子を含んで、 上記第 1、 第 2、 第 3及び第 4容量素子はそれぞ れ上記所定の形状を有す第 1電極とすることにより、 半導体集積回路装 置の高集積化、 高速動作を図りつつ動作の安定化と高信頼性を実現する ことができるという効果が得られる,，
( 1 3 ) 上記第 1及び第 3容量素子の上記各第 1電極を上記一対の電 源線の一方に接続し、上記第 1及び第 3容量素子の各第 2電極と、 上記 第 2及び第 4容量素子の上記各第 1電極とを共通に接続し、 上記第 2及 び第 4容量素子の各第 2電極が上記一対の電源線の他方に接続すること により、 電源安定化のための容量を高信頼性をもつて高密度に形成する ことができるという効果が得られる:
( 1 4 ) 上記第 1電極を上記フレート電極形成工程において形成する ことにより、 相互の接続が簡単となり、 電源安定化のための容量を高密 度にしかも簡単に形成することができるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが 、 本願発明は前記実施例に限定されるものではなく、 その要旨を逸脱し ない範囲で種々変更可能であることはいうまでもない。 例えば、 メモリ アレイの構成は、 種々の実施例形態を採ることができる,， ワード線は、 前記のような階層ヮ一ド線方式の他にヮ―ドシャッ ト方式により構成す るものであつてもよ 、,， 言己憶キャハシ夕は、 ダイナミック型メモリセル の記憶キャパシ夕と同じ工程で形成されるものであれば何であつてもよ い。 この発明は、 ダイナミック型 R AMとそのリード/ライ ト動作の制 御を行う内部論理回路、 バッファメモリ等を備えた半導体集積回路装置 に広く利用することができる。 産業上の利用可^ t生
この発明は、 ダイナミ ック型 R AMとそのリード Zライ 卜動作の制御 を行う内部論理回路、 バッファメモリ等を備えた半導体集積回路装置に 広く利用することができる
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Claims

請 求 の 範 囲
1 . 言己憶キヤバシ夕とァドレス選択 M O S F E Tとからなり、 上記ァドレス選択 M O S F E Tのゲ一卜がヮ一ド線に接続され、 一方の ソース， ドレインが上記ヮ一ド線と交差するビッ ト線に接続され、 他方 のソース， ドレイン力く上記記憶キャパシ夕の一方の電極に対応した蓄積 ノードに接続され、 上記記憶キャパシ夕の他方の電極に対応したプレー 卜電極に所定の電圧が印加されてなるダイナミック型メモリセルと、 上 記ビッ 卜線に読み出された上記記憶キャパシタの情報電荷に従つた微小 電圧を增幅するセンスアンプの增幅 M 0 S F E Tと、 上記ビッ ト線を選 択するカラ厶スィツチ M O S F E Tとを含むメモリアレイと、
上記力ラムスイッチを通して選択されたメモリセルの記憶情報を読み 出すメインアンプを含むリ一ドライ ト部と、
上記リートライ ト部との間でデー夕の入出力動作を行う論理回路部と を備え、 上記記憶キヤハシ夕と同一構造の上記プレー卜電極からなる 第 1電極と、 上記記憶キャパシ夕の蓄積ノ一ドの複数個が共通化されて なる第 2電極とそれぞれを持つ 2つのキヤバシタを直列形態にして上記 リ一ドライ卜部に隣接して配置し、 かつ上記リ一ドライ ト部の動作電圧 間に上言己 2つのキャパシ夕の直列回路を接続してなることを特徴とする 半導体集積回路装置
2 . 請求の範囲第 1項において、
上記リ一ドラィ 卜部は、 それを挟んで両側に上記メモリァレ カ《設け られるものであることを特徴とする半導体集積回路装置。
3 . 請求き範囲第 2項において、
上記リードライ ト部は、 更にライ トアンプとリード Zライ ト制御回路 を含むものであることを特徴とする半導体集積回路装置,:.
4 . 請求の範囲第 3項において、 上記ワード線は、 メインワード線と、 かかるメインワード線に対して 共通に割り当てられてなる複数のサブヮ一ド線からなり、
上記サブヮ―ド線に対して上記ダイナミック型メモリセルのアドレス 選択 M O S F E Tのゲ一卜が接続され、
上記サブヮ一ド線は、 上記メインヮード線の信号とサブヮ一ド選択線 の信号とを受けるサブヮ一ドドライバにより上記複数のうちの 1つが選 択されるものであり、
上記サブワードドライバと上記センスアンプとにより上記メモリァレ ィが分割して構成されることを特徴とする半導体集積回路装置
5 . 請求の範囲第 4項において、
上記メモリアレイ部のビッ ト線又はヮ一ド線のァドレス選択回路を構 成する周辺回路カ<上記論理回路部との間に配置され、
上記記憶キャパシ夕と同一構造の上記プレ―ト電極からなる第 1電極 と、 上言己言己憶キヤハシ夕の蓄積ノードの複数個が共通化されてなる第 2 電極とそれぞれを持つ 2つのキャパシ夕を直列形態にして上記周辺回路 と上記論理回路部との間に配置し、 力、つ、 その動作電圧間に上記 2つの キャパ'シ夕の直列回路を接続してなることを特徴とする半導体集積回路
6 . 請求の範囲第 5項において、
半導体集積回路装置の外部端子との間でデー夕の入出力を行うデー夕 入出力回路を更に備え、
上記記憶キャバシ夕と同一構造の上記プレート電極からなる第 1電極 と、 上記記憶キャパシ夕の蓄積ノードの複数個が共通化されてなる第 2 電極とそれぞれを持つ 2つのキヤハシ夕の直列形態にして上記デ一タ入 出力回路に隣接して配置させ、 力、つ、 その動作電圧間に上記 2つのキヤ 'くシ夕の直列回路を接続してなることを特徴とする半導体集積回路装置
7 . 請求の範囲第 6項において、
上記 2つのキヤバシ夕は、 それぞれが上記ァドレス選択 M 0 S F E T のソース， ドレイン拡散層と同一工程で形成され、 上記プレート電極に 対応した複数個の蓄積ノ一ドを共通接続するように半導体基板上に形成 された拡散層と、
上記蓄積ノ一ドは、誘電体膜に接合するように形成された導電性のポ リシリコン層からなる第 1電極と、 上記拡散層に一端側が接続された導 電性のポリシリコン層からなる第 2電極と、上記第 1電極と第 2電極間 を接続するコンタク卜部とからなることを特徴とする半導体集積回路装
8 . 請求の範囲第 7項において、
上記コンタクト部及び第 2電極は、 上記第 1電極の底面の大きさと同 等に形成されるものであることを特徴とする半導体集積回路装置。
9 . 請求の範囲第 7項において、
第 1方向に沿って延在する第 1仮想直線にそって配置される複数の蓄 積ノ一ドに対応した上記第 2電極力《一体的に形成されることを特徴とす る半導体集積回路装置.，
10. 請求の範囲第 9項において、
第 1方向に沿って延在する第 1仮想直線にそって配置される複数の蓄 積ノードに対応した上記第 2電極とともに上記コンタクト部が一体的に 形成されることを特徴とする半導体集積回路装置,.
11. 複数のワード線と、 複数のビット線と、前記複数のワード線とビッ ト線との交差部に設けられた複数のダイナミック型メモリセルとを含む メモリセルアレイと、
上記複数のビッ卜線に接続され、 上記ダイナミック型メモリセルから 読み出された信号を増幅する複数のセンスアンプと、
上記複数のビット線に共通に設けられた共通データ線と、
上記複数のビット線に得られた信号を上記共通デ一タ線に選択的に伝 えるカラムスィッチと、
上記共通データ線に得られた信号を増幅するメインアンプと、 上記メィンアンプに接続され、該メィンアンプに電源電圧を供給する 一対の電源線と、
上記一対の電源線の間に設けられた容量素子を含む安定化回路とを備 え、
上記複数のダイナミック型メモリセルはそれぞれ記憶容量と選択 M 0
S F E Tとを含み、
上記記憶容量の一方の電極は上記選択 M O S F E Tのソース · ドレイ ン通路を介して対応するビット線に接続され、 他方の電極は半導体基板 上に形成された所定の形状のプレート電極に対応し、
上記容量素子の一方の電極は上記プレート電極形成工程において形成 され、 該一方の電極は上記所定の形状を有することを特徴とする半導体
12. 複数のヮ一ド線と、 複数のビット線と、前記複数のヮ一ド線とビッ 卜線との交差部に設けられた複数のダイナミック型メモリセルとを含む メモリセルアレイと、
上言己複数のビット線に接続され、 上記ダイナミック型メモリセルから 読み出された信号を増幅する複数のセンスアンプと、
上記複数のビット線に共通に設けられた共通データ線と、
上記複数のビッ卜線に得られた信号を上記共通デ一タ線に選択的に伝 えるカラ厶スィツチと、
上記共通データ線に得られた信号を増幅するメ
A 2 上記メィンアンプに接続され、 該メィンアンプに電源電圧を供給する 一対の電源線と、
上記一対の電源線の間に設けられた電圧安定化回路とを備え、 上記複数のダイナミック型メモリセルはそれぞれ記憶容量と選択 M O S F E Tとを含み、
上記記憶容量の一方の電極は上記選択 M O S F E Tのソース ' ドレイ ン通路を介して対応するビット線に接続され、 他方の電極は半導体基板 上に形成された所定の形状のプレ一卜電極に対応し、
上記電圧安定化回路は、 上記一対の電源線間に直列接続された第 1容 量素子及び第 2容量素子と、上記第 1容量素子に並列接続された第 3容 量素子と、 上記第 2容量素子に並列接続された第 4容量素子とを含み、 上記第 1、 第 2、 第 3及び第 4容量素子はそれぞれ上記所定の形状を 有す第 1電極を備えたことを特徴とする半導体集積回路装置。
13. 請求の範囲第 12項において、
上記第 1及び第 3容量素子の上記各第 1電極が上記一対の電源線の一 方に接続され、
上記第 1及び第 3容量素子の各第 2電極と、 上記第 2及び第 4容量素 子の上言己各第 1電極とが共通に接続され、
上記第 2及び第 4容量素子の各第 2電極が上記一対の電源線の他方に 接続されたことを特徴とする半導体集積回路装置
14. 請求の範囲第 13項において、
上記第 1電極は上記プレ一卜電極形成工程において形成されたことを 特徵とする半導体集積回路装置,
15. 複数のワード線と、 複数のビッ卜線と、 前記複数のワード線とビッ ト線との交差部に設けられた複数のダイナミック型メモリセルとを含む メモリセルアレイと、
4 ?> 上言己複数のビッ 卜線に接続され、 上記ダイナミ ック型メモリセルから 読み出された信号を増幅する複数のセンスアンプと、
上言己複数のセンスアンプに共通に設けられた共通データ線と、 上記複数のセンスアンプから得られた信号を選択的に上記共通デ一夕 線に伝えるカラムスィッチと、
上記共通デ一夕線に伝えられた信号を増幅するメインアンプと、 上記メィンアンプに接続され、 該メインアンブに一対の電源電圧を供 給する一対の電源線と、
上記一対の電源線の間に直列接続された第 1安定化容量素子及び第 2 安定化容量素子とを備え、
上記第 1安定化容量素子と第 2安定化容量素子の共通接続点に、 上記 一対の電源電圧の中間電圧が供給されることを特徴とする半導体集積回
16. 請求の範囲第 15項において、
上言己第 1安定化容量素子及び第 2安定化容量素子は、 上記ダイナミッ ク型メモリセルを構成する記憶容量素子と同一工程で形成されることを 特徴とする半導体集積回路装置
17. 請求の範囲第 15項において、
上記ダイナミ ック型メモリセルを構成する記憶容量素子の一対の対向 電極の形状は、 上記第 1安定化容量素子と第 2安定化容量素子のそれぞ れの一対の対向電極の形状と共通の形状を有することを特徴とする半導 体集積回路装置,，
18. 複数のヮ一ド線と、 複数のビッ ト線と、 前記複数のヮ一ド線とビッ ト線との交差部に設けられた複数のダイナミック型メモリセルとを含む メモリセルアレイと、
上記複数のビッ ト線に接続され、 上記ダイナミ ック型メモリセルから 読み出された信号を増幅する複数のセンスアンプと、
上記複数のセンスアンプに共通に設けられた共通デ一タ線と、 上記複数のセンスアンプから得られた信号を選択的に上記共通デ一夕 上記共通データ線に伝えられた信号を増幅するメィンァンプと、 上記メィンァンプに接続され、 該メインアンプに一対の電源電圧を供 給する一対の電源線と、
上記一対の電源線の間に設けられた安定化容量素子とを備え、 上記ダイナミック型メモリセルを構成する記憶容量素子の一対の対向 電極の形状は、 上記安定化容量素子の一対の対向電極の形状と共通の形 状を有することを特徴とする半導体集積回路装置.
19. 複数のヮ一ド線と、 複数のビッ ト線と、 前記複数のヮ一ド線とビッ ト線との交差部に設けられた複数のダイナミック型メモリセルとを含む メモリセルアレイと、
上言己複数のビッ 卜線に接続され、 上記ダイナミ ック型メモリセルから 読み出された信号を増幅する複数のセンスアンプと、
上言己複数のセンスアンプに共通に設けられた共通デ一夕線と、 上言己共通データ線に伝えられた信号を増幅するメィンァンプと、 上記メインァンブから得られたデ一夕を外部に出力するデ一タ出力回 路と、
上記メィンアンプに接続され、 該メインアンプに一対の電源電圧を供 給する一対の第 1電源線と、
上記デ一夕出力回路に接続され、 該デ一夕出力回路に一対の電源電圧 を供給する一対の第 2電源線と、
上記一対の第 1電源線の間に設けられた第 1安定化容量素子と、 上記一対の第 2電源線の間に設けられた第 2安定化容量素子とを備え 上記ダイナミック型メモリセルを構成する記憶容量素子の一対の対向 電極の形状は、 上記第 1及び第 2安定化容量素子のそれぞれの一対の対 向電極の形状と共通の形状を有することを特徴とする半導体集積回路装 置,，
20. 請求の範囲第 19項において、
上記第 1及び第 2安定化容量素子は、 上記ダイナミック型メモリセル を構成する記憶容量素子と同一工程で形成されることを特徼とする半導
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